半導体装置及び半導体装置の評価方法
【課題】大規模な被測定トランジスタの特性を高精度に測定する半導体装置及びそれを用いた評価方法を提供する。
【解決手段】n行m列のマトリクス状に配列される被測定トランジスタDUTを有する評価セルC11〜Cnmと、被測定トランジスタにストレス電圧を印加するためのドレインストレス線DVS等と、評価セルを選択するための行選択信号供給用の行選択線X1〜Xnと、列選択信号供給用の列選択線Y1〜Ymと、入力される行選択信号と列選択信号に応じて被測定トランジスタの選択/非選択を表す選択信号を出力する選択回路10と、を備え、選択信号供給回路に入力される選択制御信号等により行選択信号と列選択信号を生成し、評価セル各々に設けられた第1のトランジスタT1〜第9のトランジスタT9を切り替え、被測定トランジスタDUTの測定評価、或いは被測定トランジスタDUTへのストレス電圧印加を行う。
【解決手段】n行m列のマトリクス状に配列される被測定トランジスタDUTを有する評価セルC11〜Cnmと、被測定トランジスタにストレス電圧を印加するためのドレインストレス線DVS等と、評価セルを選択するための行選択信号供給用の行選択線X1〜Xnと、列選択信号供給用の列選択線Y1〜Ymと、入力される行選択信号と列選択信号に応じて被測定トランジスタの選択/非選択を表す選択信号を出力する選択回路10と、を備え、選択信号供給回路に入力される選択制御信号等により行選択信号と列選択信号を生成し、評価セル各々に設けられた第1のトランジスタT1〜第9のトランジスタT9を切り替え、被測定トランジスタDUTの測定評価、或いは被測定トランジスタDUTへのストレス電圧印加を行う。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の評価方法に関し、特にDUT(Device Under Test)である被測定トランジスタの特性を評価するための半導体装置及び半導体装置の評価方法に関する。
【背景技術】
【0002】
半導体の微細プロセスを開発する場合、微細素子(トランジスタ、抵抗素子等)の特性の評価解析を行うため、種々の寸法の素子からなるTEG(Test Element Group)を半導体ウェハに作製し、その評価解析結果を基にプロセス条件等を設定することで大量生産に耐えうる素子を開発している。これまでのプロセス開発では、TEG中に作製された個々のトランジスタの特性を評価、解析することで最適なプロセス条件とトランジスタ構造を設定できた。しかし、微細化が進むにつれて複数のトランジスタ間において、例えばトランジスタのチャネル長(L)、チャネル幅(W)の出来上がり寸法の差に起因する特性ばらつき、或いは、トランジスタの閾値電圧を決定するチャネル注入のばらつき(不純物ばらつき)に起因する特性ばらつきが無視できなくなってきた。
【0003】
また、トランジスタ周辺の状態によって、トランジスタに加えられるストレスが変わり、トランジスタの特性が変化するという現象も無視できなくなってきている。このような状況から、例えば加工レベルが45nmの微細プロセスでは、隣接したトランジスタであっても両者の特性がばらついてしまうので、SRAM(Static Random Access Memory)等の微小信号をペアトランジスタ(隣接した2つのトランジスタ)で検知するような検知回路、増幅回路は動作マージンが低下するか、あるいは動作不能になることが予測されている。この場合、個々のトランジスタの評価のみでは十分なデータが得られないため、大量のトランジスタの特性を評価し、統計処理して分析を行ない、システマティックな特性差とばらつきによる特性差とを分離して解析できるような大規模なTEGが必要である。
【0004】
従来、大規模な素子評価を行うTEGとして、例えば図21(a)に示すように複数個の被測定トランジスタをn行m列のマトリックス状に配置して評価できるDMA(Device Matrix Array)−TEGがある(非特許文献1参照)。
同図を参照して従来技術におけるDMA−TEGの構成を以下に説明する。DUT11〜DUTnmは被測定トランジスタである。1行目に属する被測定トランジスタDUT11〜DUT1mのドレインは、共通ドレイン線D1に接続され、ソースは共通ソース線S1に接続されている。共通ドレイン線D1はスイッチSW2を介してドレイン電圧が供給される共通のドレインフォース線(Drain Force)に接続されている。また、共通ドレイン線D1の電圧をモニターするために、副ドレインセンス線DS1がスイッチSW1を介してドレインセンス線(Drain Sense)に接続されている。また、共通ソース線S1は共通のソース電源(Source Force)に接続されている。さらに、この共通ソース線S1の電圧をモニターするために、共通ソース線S1はスイッチSW3を介してソースセンス線(Source Sense)に接続されている。なお、上記のスイッチSW1〜SW3は、図21(b)に示す回路構成をしており、ここでは図示しないデコーダの出力信号によって制御される。
【0005】
上述と同様な接続がn行まで繰り返され、n行目においては被測定トランジスタDUTn1〜DUTnmが設けられている。また、1列目に属する被測定トランジスタDUT11〜DUTn1のゲートは共通ゲート線G1に接続され、同様にしてm列目に属する被測定トランジスタDUT1m〜DUTnmのゲートは共通ゲート線Gmに接続されている。
また、共通ゲート線G1にはゲート選択回路500を介してゲート電圧VG1またはゲート非選択電圧VGXの何れかが供給される。選択信号EN1がハイレベル(選択)になるとゲート電圧VG1がゲート線G1に供給され、選択信号EN1がローレベル(非選択)になると、ゲート非選択電圧VGXがゲート線G1に供給される。ゲート非選択電圧VGXは通常はゼロボルトであるが、必要に応じてマイナス電圧も供給できる。
このような構成のDMA−TEGにより、n×m個の被測定トランジスタDUT11〜DUTnmの特性を測定評価できる。
【0006】
一方、近年、特にPチャネル型MOSトランジスタにおいて、ストレス変動による特性劣化と、その回復が時々刻々と変化する、いわゆるNBTI(Negative Bias Temperature Instability)の問題が顕著になっており、この解明を行う評価が盛んになっている。
しかしながら、この特性は、ストレス時間、回復時間に依存しており、従来は単体トランジスタでのみ評価しており、大規模な評価方法がなかった。
【先行技術文献】
【非特許文献】
【0007】
【非特許文献1】Yoshiyuki Shimizu, Mitsuo Nakamura, Toshimasa Matsuoka, and Kenji Taniguchi,“Test structure for precise statistical characteristics measurement of MOSFETs”, IEEE 2002 Int. Conference on Microelectronic Test Structure(ICMTS 2002), pp. 49-54, April 2002
【非特許文献2】Sanjay Rangan, Neal Mielke, and Everett C.C.Yeh, “Universal Recovery Behavior of Negative Bias Temperature Instability”,IEEE 2003
【非特許文献3】M.Denais, A.Bravaix, V.Huard, C.Parthasarathy, G.Ribed, F.Perrier, Y.Rey-Tauriac, and N.Revil,“On-the-fly characterization of NBTI in ultra-thin gate oxide PMOSFET’s”,IEDM 2004
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、上述の従来技術に係るDMA−TEGによりNBTI試験を行うこととした場合、全ての被測定トランジスタDUT11〜DUTnmにストレス電圧印加後、個々の被測定トランジスタの特性を順番に測定することになるので、測定が後になる被測定トランジスタの特性が回復してしまい、ストレス時間に対応した特性変化量を正確に求めることができないという問題があった。
また、特性回復による測定の精度の劣化を避けるために、各被測定トランジスタ毎にストレス電圧印加後すぐに特性を測定することも可能であるが、ストレス印加時間が被測定トランジスタの数に比例してしまうため、膨大な評価時間を要してしまうという問題があった。また、被測定トランジスタの選択に使用される各信号線も評価のたびに充放電を要し、消費電流の増加を招く問題があった。さらには、消費電流の増加により、測定系の内部電位安定のための時間を要するため、評価時間がさらに伸びてしまうという問題があった。
本発明は、上述した事情に鑑みてなされたものであり、大規模な被測定トランジスタの特性を高精度かつ短時間に測定することが可能な半導体装置及び半導体装置の評価方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記問題を解決するために、本発明は、半導体装置に係る第1の解決手段として、被測定トランジスタの特性を評価するための半導体装置であって、
n行m列(n、mは正の整数)のマトリクス状に配列されていると共に被測定トランジスタを有するn×m個の評価セルと、
各行毎に設けられ、各行に属する前記評価セルを選択するための行選択信号の供給用の行選択線と、
各列毎に設けられ、各列に属する前記評価セルを選択するための列選択信号の供給用の列選択線と、
前記被測定トランジスタ用のドレイン端子にストレス電圧を印加するためのドレイン電源線と、
前記被測定トランジスタ用のソース端子にストレス電圧を印加するためのソース電源線と、
前記被測定トランジスタ用のゲート端子にストレス電圧を印加するためのゲート電源線と、
前記被測定トランジスタ用のドレイン電圧を供給するための主ドレイン電源線と、
前記被測定トランジスタ用のソース電圧を供給するための主ソース電源線と、
前記被測定トランジスタ用のゲート電圧を供給するための主ゲート電源線と、
各行または各列毎に設けられ、当該各行または各列に属する前記被測定トランジスタにドレイン電圧を供給するための副ドレイン電源線と、
各行または各列毎に設けられ、当該各行または各列に属する前記被測定トランジスタにソース電圧を供給するための副ソース電源線と、
各行または各列毎に設けられ、当該各行または各列に属する前記被測定トランジスタにゲート電圧を供給するための副ゲート電源線と、
前記副ドレイン電源線に対応して設けられ、当該副ドレイン電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ドレイン電源線と前記主ドレイン電源線を接続または非接続とするドレイン電源線切替回路と、
前記副ソース電源線に対応して設けられ、当該副ソース電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ソース電源線と前記主ソース電源線を接続または非接続とするソース電源線切替回路と、
前記副ゲート電源線に対応して設けられ、当該副ゲート電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ゲート電源線と前記主ゲート電源線を接続または非接続とするゲート電源線切替回路と、
前記被測定トランジスタのドレイン電圧を検出するための主ドレイン電圧検出線と、
前記被測定トランジスタのソース電圧を検出するための主ソース電圧検出線と、
前記被測定トランジスタのゲート電圧を検出するための主ゲート電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する前記被測定トランジスタのドレイン電圧を検出するための副ドレイン電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する前記被測定トランジスタのソース電圧を検出するための副ソース電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する前記被測定トランジスタのゲート電圧を検出するための副ゲート電圧検出線と、
前記副ドレイン電圧検出線に対応して設けられ、当該副ドレイン電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ドレイン電圧検出線と前記主ドレイン電圧検出線を接続または非接続とするドレイン検出線切替回路と、
前記副ソース電圧検出線に対応して設けられ、当該副ソース電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ソース電圧検出線と前記主ソース電圧検出線を接続または非接続とするソース検出線切替回路と、
前記副ゲート電圧検出線に対応して設けられ、当該副ゲート電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ゲート電圧検出線と前記主ゲート電圧検出線を接続または非接続とするゲート検出線切替回路と、
各列選択線に列選択信号を供給すると共に各行選択線に行選択信号を供給する選択信号供給回路と、を備え、
前記評価セルの各々は、
一方の入力端子が自己の行に属する前記行選択線と接続され、他方の入力端子が自己の列に属する前記列選択線と接続されていると共に、当該接続された行選択線に供給される行選択信号及び列選択線に供給される列選択信号に応じて自己の被測定トランジスタの選択/非選択を表す選択信号を出力する選択回路と、
前記選択信号に応じて、前記ドレイン端子と前記ドレイン電源線を接続または非接続とする第1のスイッチと、
前記選択信号に応じて、前記ソース端子と前記ソース電源線を接続または非接続とする第2のスイッチと、
前記選択信号に応じて、前記ゲート端子と前記ゲート電源線を接続または非接続とする第3のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ドレイン電源線と自己の被測定トランジスタのドレイン端子を接続または非接続とする第4のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ソース電源線と自己の被測定トランジスタのソース端子を接続または非接続とする第5のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ゲート電源線と自己の被測定トランジスタのゲート端子を接続または非接続とする第6のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ドレイン電圧検出線と自己の被測定トランジスタのドレイン端子を接続または非接続とする第7のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ソース電圧検出線と自己の被測定トランジスタのソース端子を接続または非接続とする第8のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ゲート電圧検出線と自己の被測定トランジスタのゲート端子を接続または非接続とする第9のスイッチと、
を備え、
前記選択信号供給回路は、選択制御信号と、クロック信号と、列アドレス信号と、行アドレス信号と、テスト信号とを入力とし、
前記テスト信号の状態に応じて、通常評価モード、第1のテストモードのいずれかのモードに移行し、
前記通常評価モードでは、前記選択制御信号の状態に応じて、前記列アドレス信号及び行アドレス信号を基に前記列選択信号及び前記行選択信号を生成する第1のアドレスモードと、前記クロック信号に同期してカウント動作を行い、当該カウント結果を基に前記列選択信号及び前記行選択信号を生成する第2のアドレスモードとを切り替え、
前記第1のテストモードでは、全ての評価セルを非選択にするための前記列選択信号及び前記行選択信号を生成する、ことを特徴とする。
【0010】
また、半導体装置に係る第2の解決手段として、上記第1の解決手段において、前記テスト信号の状態に応じて、第2のテストモードに移行し、
前記第2のテストモードでは、全ての評価セルを選択するための前記列選択信号及び前記行選択信号を生成することを特徴とする。
【0011】
また、半導体装置に係る第3の解決手段として、上記第1または第2の解決手段において、前記第2のアドレスモードでは、
一番目の前記クロック信号に同期して、前記列アドレス信号及び行アドレス信号を基に前記列選択信号及び前記行選択信号を生成し、
二番目以降の前記クロック信号に同期して、カウント動作を行うことを特徴とする。
【0012】
また、半導体装置に係る第4の解決手段として、上記第1〜第3の解決手段において、前記n行m列のマトリクス状に配列されている評価セルは、前記列アドレス信号及び前記行アドレス信号のうちのj(jは正の整数)ビットのアドレスにより、2のj乗にアレイ分割され、分割された各々のアレイにおいて、前記被測定トランジスタのチャネル幅及びチャネル長が同一であることを特徴とする。
【0013】
また、半導体装置に係る第5の解決手段として、上記第4の解決手段において、前記アレイ間において、前記被測定トランジスタのチャネル幅若しくはチャネル長、又はチャネル幅及びチャネル長が異なることを特徴とする。
【0014】
また、半導体装置に係る第6の解決手段として、上記第1〜第5のいずれかの解決手段において、前記ドレイン電源線、前記ソース電源線、前記ゲート電源線、前記主ドレイン電源線、前記主ソース電源線、前記主ゲート電源線、前記主ドレイン電圧検出線、前記主ソース電圧検出線、前記主ゲート電圧検出線、電源線、接地線及び前記被測定トランジスタにバックバイアス電圧を与えるウェル電圧線が各々接続されるパッド電極並びに、前記選択制御信号、前記テスト信号、前記クロック信号、前記列アドレス信号及び前記行アドレス信号が各々入力されるパッド電極を備え、前記パッド電極は、チップの一辺に沿って配置されることを特徴とする。
【0015】
一方、本発明は、半導体評価方法に係る第1の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、上記第1〜第6のいずれかの解決手段に記載の半導体装置を使用し、前記通常評価モードの第1のアドレスモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第1のアドレスモードに対応する状態に設定し、評価対象となる評価セルの位置を表す列アドレス信号と行アドレス信号を前記選択信号供給回路に入力する第1の工程と、
前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第2の工程と、
前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第1の工程により選択された評価セルの被測定トランジスタの特性評価を行う第3の工程と、を有することを特徴とする。
【0016】
また、本発明は、半導体評価方法に係る第2の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、上記第1〜第6のいずれかの解決手段に記載の半導体装置を使用し、前記通常評価モードの第2のアドレスモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第2のアドレスモードに対応する状態に設定する第1の工程と、
前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第2の工程と、
前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第1の工程により選択された評価セルの被測定トランジスタの特性評価を行う第3の工程と、を有することを特徴とする。
【0017】
また、本発明は、半導体評価方法に係る第3の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、上記第1〜第6のいずれかの解決手段に記載の半導体装置を使用し、前記第1のテストモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を第1のテストモードに対応する状態に設定する第1の工程と、
前記ドレイン電源線に所望のストレス電圧を供給し、前記ソース電源線に所望のストレス電圧を供給し、前記ゲート電源線に所望のストレス電圧を供給して、全ての被測定トランジスタのストレステストを行う第2の工程と、を有することを特徴とする。
【0018】
また、本発明は、半導体評価方法に係る第4の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、上記第2〜第6のいずれかの解決手段に記載の半導体装置を使用し、前記第2のテストモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を第2のテストモードに対応する状態に設定する第1の工程と、
前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第2の工程と、
前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、全ての被測定トランジスタの特性評価を行う第3の工程と、を有することを特徴とする。
【0019】
また、本発明は、半導体評価方法に係る第5の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
上記第1または第2の解決手段に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第1の特性評価結果を取得する第1の工程と、
前記第1の工程に引き続いて上記第3の解決手段に記載の半導体装置の評価方法を用いて、前記被測定トランジスタにストレスを所望の時間印加する第2の工程と、
前記第2の工程に引き続いて上記第1または第2の解決手段に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第2の特性評価結果を取得する第3の工程と、を有し、
前記第1の特性評価結果、前記第2の特性評価結果及び前記時間に基づき、前記被測定トランジスタのストレス時間依存性を導出することを特徴とする。
【0020】
また、本発明は、半導体評価方法に係る第6の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
上記第2の解決手段に記載の半導体装置の評価方法を用いて、前記n×m個の評価セルの被測定トランジスタの特性評価を行い第1の特性評価結果を取得する第1の工程と、
前記第1の特性評価結果に基づき、上記第1または第2の解決手段に記載の半導体装置の評価方法のいずれか一方を選択する第2の工程と、
選択された前記評価方法により前記n×m個の評価セルの一部の評価セルの被測定トランジスタの特性評価を行う第3の工程と、
を有することを特徴とする。
【0021】
また、本発明は、半導体評価方法に係る第7の解決手段として、上記第6の解決手段に記載の半導体装置を、2行k列(kは正の整数)配置し、上記第1の解決手段に記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第1の工程においては、前記テスト信号、前記選択制御信号、前記列アドレス信号及び前記行アドレス信号を、複数配置された前記半導体装置へ同時に入力して同一モードに設定し、
前記第2の工程においては、前記複数配置された前記半導体装置の各々に対して、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給し、
前記第3の工程においては、前記複数配置された前記半導体装置の各々の前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第1の工程により選択された評価セルの被測定トランジスタの特性評価を行うことを特徴とする。
【0022】
また、本発明は、半導体評価方法に係る第8の解決手段として、上記第6の解決手段に記載の半導体装置を、2行k列(kは正の整数)配置し、上記第2の解決手段に記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第1の工程においては、前記テスト信号、前記選択制御信号、前記列アドレス信号及び前記行アドレス信号を、複数配置された前記半導体装置へ同時に入力して同一モードに設定し、
前記第2の工程においては、前記複数配置された前記半導体装置の各々に対して、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給し、
前記第3の工程においては、前記複数配置された前記半導体装置の各々の前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第1の工程により選択された評価セルの被測定トランジスタの特性評価を行うことを特徴とする。
【0023】
また、本発明は、半導体評価方法に係る第9の解決手段として、上記第6の解決手段に記載の半導体装置を、2行k列(kは正の整数)配置し、上記第3の解決手段に記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第1の工程においては、前記テスト信号を、複数配置された前記半導体装置へ同時に入力して前記第1のテストモードに設定し、
前記第2の工程においては、前記複数配置された前記半導体装置の全ての被測定トランジスタに対して、前記ドレイン、前記ソース電圧及び前記ゲート電圧を供給することを特徴とする。
【0024】
また、本発明は、半導体評価方法に係る第10の解決手段として、上記第6の解決手段に記載の半導体装置を、2行k列(kは正の整数)配置し、上記第4の解決手段に記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第1の工程においては、前記テスト信号を、複数配置された前記半導体装置へ同時に入力して前記第2のテストモードに設定し、
前記第2の工程においては、前記複数配置された前記半導体装置の各々に対して、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給し、
前記第3の工程においては、前記複数配置された前記半導体装置の各々の前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記半導体装置各々について、全ての被測定トランジスタの特性評価を行うことを特徴とする。
【0025】
また、本発明は、半導体評価方法に係る第11の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
上記第7または第8の解決手段に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第1の特性評価結果を取得する第1の工程と、
前記第1の工程に引き続いて上記第9の解決手段に記載の半導体装置の評価方法を用いて、前記被測定トランジスタにストレスを所望の時間印加する第2の工程と、
前記第2の工程に引き続いて上記第7または第8の解決手段に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第2の特性評価結果を取得する第3の工程と、を有し、
前記第1の特性評価結果、前記第2の特性評価結果及び前記時間に基づき、前記被測定トランジスタのストレス時間依存性を導出することを特徴とする。
【0026】
また、本発明は、半導体評価方法に係る第12の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
上記第8の解決手段に記載の半導体装置の評価方法を用いて、前記n×m個の評価セルの被測定トランジスタの特性評価を行い第1の特性評価結果を取得する第1の工程と、
前記第1の特性評価結果に基づき、上記第7または第8の解決手段に記載の半導体装置の評価方法のいずれか一方を選択する第2の工程と、
選択された前記評価方法により前記n×m個の評価セルの一部の評価セルの被測定トランジスタの特性評価を行う第3の工程と、を有することを特徴とする。
【発明の効果】
【0027】
本発明によれば、n行m列のマトリクス状に配列された評価セルの被測定トランジスタのソース、ドレイン、ゲートの各端子にストレス電圧を印加するためのスイッチを設け、スイッチの開閉を行選択信号及び列選択信号が入力される選択回路で行うこととした。
これにより、n×m個の評価セルのうちの一つの評価セルの被測定トランジスタを測定評価している間、残りの評価セルの被測定トランジスタにおいてストレス電圧印加状態を維持することができる。従って、本発明により、被測定トランジスタ各々についてストレス時間に対応した特性変化量を正確に求めることができる半導体装置を実現できる。
【図面の簡単な説明】
【0028】
【図1】本発明の一実施形態に係る半導体装置の回路構成図である。
【図2】図1における評価セルの回路構成図である。
【図3】本発明の一実施形態に係る半導体装置の選択信号供給回路の回路構成図である。
【図4】図3におけるセルテスト回路の回路構成図である。
【図5】図4におけるカウンタ回路の回路構成図である。
【図6】図4におけるカウンタ制御回路の回路構成図とその動作に関するタイミングチャートである。
【図7】図4におけるデコード信号出力回路、セレクタ回路の回路構成図である。
【図8】本発明の一実施形態に係る半導体装置の動作に関する真理値表である。
【図9】本発明の一実施形態に係る半導体装置の動作に関するタイミングチャートである。
【図10】本発明の一実施形態に係る半導体装置の動作に関するタイミングチャートである。
【図11】本発明の一実施形態に係る半導体装置の動作に関するタイミングチャートである。
【図12】本発明の一実施形態に係る半導体装置の動作に関するタイミングチャートである。
【図13】本発明の一実施形態に係る半導体装置を用いた被測定トランジスタのバイアス状態を示す表である。
【図14】本発明の一実施形態に係る半導体装置のレイアウト概念図である。
【図15】本発明の一実施形態に係る半導体装置のパッド電極の仕様図である。
【図16】本発明の一実施形態に係る半導体装置を4チップ同時測定行う際の概念図である。
【図17】図16の測定に際して使用するプローブカードの端子仕様図である。
【図18】本発明の一実施形態に係る半導体装置の回路構成図である。
【図19】図18における評価セルの回路構成図である。
【図20】本発明の一実施形態に係る半導体装置に関する補足説明図である。
【図21】従来の半導体装置の回路構成図である。
【発明を実施するための形態】
【0029】
以下、図面を参照して、本発明の一実施形態について説明する。
図1は、第1実施形態に係る半導体装置の回路構成図である。この図1に示すように、本実施形態に係る半導体装置は、n行m列(n、mは正の整数)のマトリックス状に配列されたn×m個の評価セルC11〜Cnm内に設けられた被測定トランジスタの特性を評価するためのDMA−TEGである。そして、1つの評価セル内には、例えば45nmの微細プロセスで作製されたPチャネル型MOS(Metal Oxide Semiconductor)トランジスタである被測定トランジスタDUTが設けられている。なお、この評価セルC11〜Cnmの詳細な内部回路構成については後述する。
【0030】
第1実施形態に係る半導体装置は、その動作モードとして、通常評価モードと第1、第2のテストモードを有している。通常評価モードにおいては、2つのアクセス方法により、上述したn×m個の評価セルのうち、任意の評価セル内の被測定トランジスタDUTを測定評価することができる。また、DUT全選択モード(第2のテストモード)においては、全評価セルの被測定トランジスタDUTのドレイン等の端子に一括して電圧を供給し、Ion(ソース・ドレイン間に流れる電流)等を測定評価できる。さらに、DUT全非選択モード(第1のテストモード)テストモードにおいては、全評価セルの被測定トランジスタDUTのドレイン等の端子に一括してストレス電圧を供給し、NBTI等のストレス電圧印加を行うことができる。また、通常評価モードにおいては、一つの評価セルの被測定トランジスタDUTを測定評価している間、残りの全ての評価セルの被測定トランジスタDUTにストレス電圧を印加することができる。
【0031】
図1において、ドレインストレス線DVS(ドレイン電源線)は、被測定トランジスタのドレインにストレス電圧を印加するための電源線であり、その一端は外部の電源供給装置と接続するためのドレインストレス端子DVSPと接続されている。
ソースストレス線SVS(ソース電源線)は、被測定トランジスタのソースにストレス電圧を印加するための電源線であり、その一端は外部の電源供給装置と接続するためのソースストレス端子SVSPと接続されている。
ゲートストレス線GVS(ゲート電源線)は、被測定トランジスタのゲートにストレス電圧を印加するための電源線であり、その一端は外部の電源供給装置と接続するためのゲートストレス端子GVSPと接続されている。
【0032】
主ドレインフォース線DF(主ドレイン電源線)は、被測定トランジスタにドレイン電圧を供給するための電源線であり、その一端は外部の電源供給装置(図示省略)と接続するためのドレイン電源端子DFPと接続されている。
主ソースフォース線SF(主ソース電源線)は、被測定トランジスタにソース電圧を供給するための電源線であり、その一端は外部の電源供給装置と接続するためのソース電源端子SFPと接続されている。
主ゲートフォース線GF(主ゲート電源線)は、被測定トランジスタにゲート電圧を供給するための電源線であり、その一端は外部の電源供給装置と接続するためのゲート電源端子GFPと接続されている。
【0033】
副ドレインフォース線DF1〜DFm(副ドレイン電源線)は、各列毎に設けられ、各列に属する評価セルの被測定トランジスタにドレイン電圧を供給するための電源線である。具体的には、副ドレインフォース線DF1は、1列目に属する評価セルC11〜Cn1と接続されており、副ドレインフォース線DFmは、m列目に属する評価セルC1m〜Cnmと接続されている。
副ゲートフォース線GF1〜GFm(副ゲート電源線)は、各列毎に設けられ、各列に属する評価セルの被測定トランジスタにゲート電圧を供給するための電源線である。具体的には、副ゲートフォース線GF1は、1列目に属する評価セルC11〜Cn1と接続されており、副ゲートフォース線GFmは、m列目に属する評価セルC1m〜Cnmと接続されている。
副ソースフォース線SF1〜SFm(副ソース電源線)は、各列毎に設けられ、各列に属する評価セルの被測定トランジスタにソース電圧を供給するための電源線である。具体的には、副ソースフォース線SF1は、1列目に属する評価セルC11〜Cn1と接続されており、副ソースフォース線SFmは、m列目に属する評価セルC1m〜Cnmと接続されている。
【0034】
主ドレインセンス線DS(主ドレイン電圧検出線)は、被測定トランジスタのドレイン電圧を検出するための電圧検出線であり、その一端は外部の電圧測定器(図示省略)と接続するためのドレインセンス端子DSPと接続されている。
主ゲートセンス線GS(主ゲート電圧検出線)は、被測定トランジスタのゲート電圧を検出するための電圧検出線であり、その一端は外部の電圧測定器と接続するためのゲートセンス端子GSPと接続されている。
主ソースセンス線SS(主ソース電圧検出線)は、被測定トランジスタのソース電圧を検出するための電圧検出線であり、その一端は外部の電圧測定器と接続するためのソースセンス端子SSPと接続されている。
【0035】
副ドレインセンス線DS1〜DSn(副ドレイン電圧検出線)は、各行毎に設けられ、各行に属する評価セルの被測定トランジスタのドレイン電圧を検出するための電圧検出線である。具体的には、副ドレインセンス線DS1は、1行目に属する評価セルC11〜C1mと接続されており、副ドレインセンス線DSnは、n行目に属する評価セルCn1〜Cnmと接続されている。
副ゲートセンス線GS1〜GSn(副ゲート電圧検出線)は、各行毎に設けられ、各行に属する評価セルの被測定トランジスタのゲート電圧を検出するための電圧検出線である。具体的には、副ゲートセンス線GS1は、1行目に属する評価セルC11〜C1mと接続されており、副ゲートセンス線GSnは、n行目に属する評価セルCn1〜Cnmと接続されている。
副ソースセンス線SS1〜SSn(副ソース電圧検出線)は、各行毎に設けられ、各行に属する評価セルの被測定トランジスタのソース電圧を検出するための電圧検出線である。具体的には、副ソースセンス線SS1は、1行目に属する評価セルC11〜C1mと接続されており、副ソースセンス線SSnは、n行目に属する評価セルCn1〜Cnmと接続されている。
【0036】
列選択線Y1〜Ymは、各列毎に設けられ、各列に属する評価セルを選択するための選択線である。各列選択線Y1〜Ymの一端はYセレクト用メインデコーダMDY(図3におけるYセレクト用メインデコーダMDYに相当する)と接続されている。このYセレクト用メインデコーダMDYから出力されるYセレクト信号(列選択信号)YS1〜YSmは、各列選択線Y1〜Ymを介して各列に属する評価セルに入力する。具体的には、例えば1列目の列選択線Y1は1列目に属する評価セルC11〜Cn1と接続されており、Yセレクト用メインデコーダMDYから出力されるYセレクト信号YS1は列選択線Y1を介して評価セルC11〜Cn1に入力する。同様に、例えばm列目の列選択線Ymはm列目に属する評価セルC1m〜Cnmと接続されており、Yセレクト用メインデコーダMDYから出力されるYセレクト信号YSmは列選択線Ymを介して評価セルC1m〜Cnmに入力する。
【0037】
行選択線X1〜Xnは、各行毎に設けられ、各行に属する評価セルを選択するための選択線である。各行選択線X1〜Xnの一端はXセレクト用メインデコーダMDX(図3におけるXセレクト用メインデコーダMDXに相当する)と接続されている。このXセレクト用メインデコーダMDXから出力されるXセレクト信号(行選択信号)XS1〜XSnは各行選択線X1〜Xnを介して各行に属する評価セルに入力する。具体的には、例えば1行目の行選択線X1は1行目に属する評価セルC11〜C1mと接続されており、Xセレクト用メインデコーダMDXから出力されるXセレクト信号XS1は行選択線X1を介して評価セルC11〜C1mに入力する。同様に、例えばn行目の行選択線Xnはn行目に属する評価セルCn1〜Cnmと接続されており、Xセレクト用メインデコーダMDXから出力されるXセレクト信号XSnは行選択線Xnを介して評価セルCn1〜Cnmに入力する。
【0038】
電源線切替回路PSW1〜PSWmは、各列毎に設けられ、各列に属する列選択線に供給されるYセレクト信号に応じて、当該列に属する副ドレインフォース線と主ドレインフォース線DFを接続または非接続とし、当該列に属する副ソースフォース線と主ソースフォース線SFを接続または非接続とし、及び当該列に属する副ゲートフォース線と主ゲートフォース線GFを接続または非接続とする回路である。
各電源線切替回路PSW1〜PSWmは、それぞれ3つのNチャネル型MOSトランジスタから構成されている。具体的には、例えば、1列目に属する電源線切替回路PSW1は、トランジスタDFT1(ドレイン電源線切替回路)、トランジスタGFT1(ゲート電源線切替回路)及びトランジスタSFT1(ソース電源線切替回路)から構成されている。
【0039】
トランジスタDFT1のドレイン端子は主ドレインフォース線DFと接続され、ソース端子は1列目に属する副ドレインフォース線DF1と接続され、ゲート端子は1列目に属する列選択線Y1と接続されている。トランジスタGFT1のドレイン端子は主ゲートフォース線GFと接続され、ソース端子は1列目に属する副ゲートフォース線GF1と接続され、ゲート端子は1列目に属する列選択線Y1と接続されている。トランジスタSFT1のドレイン端子は主ソースフォース線SFと接続され、ソース端子は1列目に属する副ソースフォース線SF1と接続され、ゲート端子は1列目に属する列選択線Y1と接続されている。
【0040】
同様に、m列目に属する電源線切替回路PSWmは、トランジスタDFTm、トランジスタGFTm及びトランジスタSFTmから構成されている。トランジスタDFTmのドレイン端子は主ドレインフォース線DFと接続され、ソース端子はm列目に属する副ドレインフォース線DFmと接続され、ゲート端子はm列目に属する列選択線Ymと接続されている。トランジスタGFTmのドレイン端子は主ゲートフォース線GFと接続され、ソース端子はm列目に属する副ゲートフォース線GFmと接続され、ゲート端子はm列目に属する列選択線Ymと接続されている。トランジスタSFTmのドレイン端子は主ソースフォース線SFと接続され、ソース端子はm列目に属する副ソースフォース線SFmと接続され、ゲート端子はm列目に属する列選択線Ymと接続されている。
【0041】
検出線切替回路SSW1〜SSWnは、各行毎に設けられ、各行に属する行選択線に供給されるXセレクト信号に応じて、当該行に属する副ドレインセンス線と主ドレインセンス線DSを接続または非接続とし、当該行に属する副ソースセンス線と主ソースセンス線SSを接続または非接続とし、及び当該行に属する副ゲートセンス線と主ゲートセンス線GSを接続または非接続とする回路である。
各検出線切替回路SSW1〜SSWnは、それぞれ3つのNチャネル型MOSトランジスタから構成されている。具体的には、例えば、1行目に属する検出線切替回路SSW1は、トランジスタDST1(ドレイン検出線切替回路)、トランジスタGST1(ゲート検出線切替回路)及びトランジスタSST1(ソース検出線切替回路)から構成されている。
【0042】
トランジスタDST1のソース端子は主ドレインセンス線DSと接続され、ドレイン端子は1行目に属する副ドレインセンス線DS1と接続され、ゲート端子は1行目に属する行選択線X1と接続されている。トランジスタGST1のソース端子は主ゲートセンス線GSと接続され、ドレイン端子は1行目に属する副ゲートセンス線GS1と接続され、ゲート端子は1行目に属する行選択線X1と接続されている。トランジスタSST1のソース端子は主ソースセンス線SSと接続され、ドレイン端子は1行目に属する副ソースセンス線SS1と接続され、ゲート端子は1行目に属する行選択線X1と接続されている。
【0043】
同様に、n行目に属する検出線切替回路SSWnは、トランジスタDSTn、トランジスタGSTn及びトランジスタSSTnから構成されている。トランジスタDSTnのソース端子は主ドレインセンス線DSと接続され、ドレイン端子はn行目に属する副ドレインセンス線DSnと接続され、ゲート端子はn行目に属する行選択線Xnと接続されている。トランジスタGSTnのソース端子は主ゲートセンス線GSと接続され、ドレイン端子はn行目に属する副ゲートセンス線GSnと接続され、ゲート端子はn行目に属する行選択線Xnと接続されている。トランジスタSSTnのソース端子は主ソースセンス線SSと接続され、ドレイン端子はn行目に属する副ソースセンス線SSnと接続され、ゲート端子はn行目に属する行選択線Xnと接続されている。
【0044】
続いて、評価セルC11〜Cnmの詳細な内部回路構成について説明する。なお、各評価セルC11〜Cnmにおける内部回路構成は共通であるため、以下では評価セルC11を代表として、図1から評価セルC11に関連する回路部分のみ抽出した図2を用いて説明する。
図2に示すように、評価セルC11は、被測定トランジスタDUT、選択回路10、第1のトランジスタT1(第4のスイッチ)、第2のトランジスタT2(第5のスイッチ)、第3のトランジスタT3(第6のスイッチ)、第4のトランジスタT4(第7のスイッチ)、第5のトランジスタT5(第8のスイッチ)、第6のトランジスタT6(第9のスイッチ)、第7のトランジスタT7(第1のスイッチ)、第8のトランジスタT8(第2のスイッチ)及び第9のトランジスタT9(第3のスイッチ)から構成されている。
上述したように、被測定トランジスタDUTは、例えば45nmの微細プロセスで作製されたPチャネル型MOSトランジスタである。また、第1のトランジスタT1〜第9のトランジスタT9は、特性の安定した3V系のNチャネル型MOSトランジスタであり、選択回路10も同一プロセスによって作製された3V系のMOSトランジスタから構成されている。
【0045】
選択回路10は、一方の入力端子が自己の(DMA内において評価セルが位置する場所の)行に属する行選択線(ここではX1)と接続され、他方の入力端子が自己の列に属する列選択線(ここではY1)と接続されていると共に、当該接続された行選択線X1に供給されるXセレクト信号XS1及び列選択線Y1に供給されるYセレクト信号YS1に応じて自己の被測定トランジスタDUTの選択/非選択を表す選択信号を出力する。具体的には、この選択回路10は、NAND回路10a(否定論理積回路)及び論理反転回路10b(インバータ回路)から構成されている。
NAND回路10aは、一方の入力端子が自己の行に属する行選択線(ここではX1)と接続され、他方の入力端子が自己の列に属する列選択線(ここではY1)と接続されている。そして、行選択線X1に供給されるXセレクト信号XS1と列選択線Y1に供給されるYセレクト信号YS1との否定論理積信号を、論理反転回路10b及び第7のトランジスタT7(第1のスイッチ)〜第9のトランジスタT9(第3のスイッチ)に対して出力する。また、論理反転回路10bは、NAND回路10aの出力信号を論理反転し、被測定トランジスタDUTの選択/非選択を表す選択信号を、第1のトランジスタT1(第4のスイッチ)〜第6のトランジスタT6(第9のスイッチ)に対して出力する。
【0046】
第1のトランジスタT1は、上記選択信号に応じて、自己の列(ここでは1列目)に属する副ドレインフォース線DF1と自己の被測定トランジスタDUTのドレイン端子を接続または非接続とするものであり、そのドレイン端子は副ドレインフォース線DF1と接続され、ソース端子は被測定トランジスタDUTのドレイン端子と接続され、ゲート端子は選択回路10(詳細には論理反転回路10b)の出力端子と接続されている。
第2のトランジスタT2は、上記選択信号に応じて、自己の列(ここでは1列目)に属する副ソースフォース線SF1と自己の被測定トランジスタDUTのソース端子を接続または非接続とするものであり、そのソース端子は副ソースフォース線SF1と接続され、ドレイン端子は被測定トランジスタDUTのソース端子と接続され、ゲート端子は選択回路10(詳細には論理反転回路10b)の出力端子と接続されている。
第3のトランジスタT3は、上記選択制御信号に応じて、自己の列(ここでは1列目)に属する副ゲートフォース線GF1と自己の被測定トランジスタDUTのゲート端子を接続または非接続とするものであり、そのドレイン端子は副ゲートフォース線GF1と接続され、ソース端子は被測定トランジスタDUTのゲート端子と接続され、ゲート端子は選択回路10(詳細には論理反転回路10b)の出力端子と接続されている。
【0047】
第4のトランジスタT4は、上記選択信号に応じて、自己の行(ここでは1行目)に属する副ドレインセンス線DS1と自己の被測定トランジスタDUTのドレイン端子を接続または非接続とするものであり、そのソース端子は副ドレインセンス線DS1と接続され、ドレイン端子は被測定トランジスタDUTのドレイン端子と接続され、ゲート端子は選択回路10(詳細には論理反転回路10b)の出力端子と接続されている。
第5のトランジスタT5は、上記選択信号に応じて、自己の行(ここでは1行目)に属する副ソースセンス線SS1と自己の被測定トランジスタDUTのソース端子を接続または非接続とするものであり、そのソース端子は副ソースセンス線SS1と接続され、ドレイン端子は被測定トランジスタDUTのソース端子と接続され、ゲート端子は選択回路10(詳細には論理反転回路10b)の出力端子と接続されている。
第6のトランジスタT6は、上記選択信号に応じて、自己の行(ここでは1行目)に属する副ゲートセンス線GS1と自己の被測定トランジスタDUTのゲート端子を接続または非接続とするものであり、そのソース端子は副ゲートセンス線GS1と接続され、ドレイン端子は被測定トランジスタDUTのゲート端子と接続され、ゲート端子は選択回路10(詳細には論理反転回路10b)の出力端子と接続されている。
【0048】
第7のトランジスタT7は、上記選択信号に応じて、ドレインストレス線DVSと自己の被測定トランジスタDUTのドレイン端子を接続または非接続とするものであり、そのソース端子はドレインストレス線DVSと接続され、ドレイン端子は被測定トランジスタDUTのドレイン端子と接続され、ゲート端子は選択回路10(詳細にはNAND回路10a)の出力端子と接続されている。
第8のトランジスタT8は、上記選択信号に応じて、ソースストレス線SVSと自己の被測定トランジスタDUTのソース端子を接続または非接続とするものであり、そのソース端子はソースストレス線SVSと接続され、ドレイン端子は被測定トランジスタDUTのソース端子と接続され、ゲート端子は選択回路10(詳細にはNAND回路10a)の出力端子と接続されている。
第9のトランジスタT9は、上記選択信号に応じて、ゲートストレス線GVSと自己の被測定トランジスタDUTのゲート端子を接続または非接続とするものであり、そのソース端子はゲートストレス線GVSと接続され、ドレイン端子は被測定トランジスタDUTのゲート端子と接続され、ゲート端子は選択回路10(詳細にはNAND回路10a)の出力端子と接続されている。
【0049】
このように、本実施形態に係る半導体装置では、評価セルの回路構成として、1つの被測定トランジスタ毎にケルビンセンス評価を行うことができる完全分離型ケルビンセンス方式を採用している。ここで、本実施形態に係る半導体装置の動作を説明する前に、その前提となる完全分離型ケルビンセンス方式について、図20を参照して予備説明を行う。なお、図20では、図1に対応する部分を省略しており、電源線切替回路PSW1及び検出線切替回路SSW1に相当する回路を省略し、第1のトランジスタT1のドレイン端子と主ドレインフォース線DFとを直接接続し、第2のトランジスタT2のソース端子と主ソースフォース線SFとを直接接続し、第3のトランジスタT3のドレイン端子と主ゲートフォース線GFとを直接接続し、第4のトランジスタT4のソース端子と主ドレインセンス線DSとを直接接続し、第5のトランジスタT5のソース端子と主ソースセンス線SSとを直接接続し、第6のトランジスタT6のソース端子と主ゲートセンス線GSとを直接接続した場合を図示している。
【0050】
図20において、列選択線Y1及び行選択線X1に論理レベル「1」を示すYセレクト信号YS1及びXセレクト信号XS1が供給されて評価セルC11が選択されると、選択回路10のうち、NAND回路10aから論理レベル「0」を示す信号、論理反転回路10bから論理レベル「1」を示す信号が出力される。これにより、第1のトランジスタT1〜第6のトランジスタT6の全てはオン状態となり、被測定トランジスタDUTのドレイン端子は主ドレインフォース線DF及び主ドレインセンス線DSと接続され、ソース端子は主ソースフォース線SF及び主ソースセンス線SSと接続され、ゲート端子は主ゲートフォース線GF及び主ゲートセンス線GSと接続される。
【0051】
このような状態で、外部の電源供給装置から主ドレインフォース線DFにドレイン電圧を供給し、主ソースフォース線SFにソース電圧を供給し、主ゲートフォース線GFにゲート電圧を供給することで被測定トランジスタDUTを駆動させ、主ドレインセンス線DSに生じるドレイン電圧を検出すると共に主ソースセンス線SSに生じるソース電圧、主ゲートセンス線GSに生じるゲート電圧を検出することにより、被測定トランジスタDUTの特性評価を行う。
【0052】
一方、列選択線Y1及び行選択線X1の少なくとも一方に論理レベル「0」を示すYセレクト信号YS1またはXセレクト信号XS1が出力されて評価セルC11が非選択とされると、選択回路10の出力は論理レベル「0」となる。この場合、第1のトランジスタT1〜第6のトランジスタT6の全てはオフ状態となり、被測定トランジスタDUTは非選択状態となる。
このように完全分離型ケルビンセンス方式を採用した評価セルでは、個々の被測定トランジスタに対してスイッチ(トランジスタ)が設けられており、完全に分離されたケルビンセンス評価が可能となるので高精度の評価が可能である。
【0053】
しかしながら、例えば、図20に示す評価セルをn=m=128のマトリクス状に配置し、16K個の被測定トランジスタDUTの評価が可能な中規模のDMA−TEGを構成する場合において、一つの被測定トランジスタDUTの特性評価に約10μ秒要すると仮定する。すると、ストレス電圧印加後最後の被測定トランジスタDUTの評価を行うまでに大凡128×128×10μsec≒0.16sec要する。この間、被測定トランジスタDUTは、第1のトランジスタT1〜第6のトランジスタT6はオフしており、ストレス電圧が印加されない。一般に、NBTI試験では、PMOSトランジスタの特性はm秒オーダーで回復してしまうので、実際にストレスが印加されている時間に対応した特性変動量を正確に測定ができないという問題が生じる。
【0054】
また、かかる問題を回避するために、被測定トランジスタDUT各々に対して、ストレス電圧印加後直ちに特性評価を行うことも考えられるが、大凡ストレス時間を16K倍した時間をストレス電圧印加に要してしまい、測定時間が増加する問題が生じる。
また、被測定トランジスタDUTの16K個の被測定トランジスタDUTをストレス電圧印加状態にするには、上述の第1のトランジスタT1〜第6のトランジスタT6のゲートを全てオンする必要があるので、ゲート容量の充放電及び選択回路10等の充放電に大電流を消費してしまう問題も生じる。また、ゲートを全てオンする時の消費電流により、選択回路等の内部電位安定のため、被測定トランジスタDUTの測定をある時間待たなければならず、測定時間がさらに増加する問題も生じる。
【0055】
そこで、本実施形態では、完全分離型ケルビンセンス方式を採用した評価セルをマトリクス状に配置してDMA−TEGを構成する場合において、図2を用いて説明したように、各列に属する列選択線に供給されるYセレクト信号及び各行に属する行選択線に供給されるXセレクト信号に応じて、副ドレインフォース線DF1と自己の被測定トランジスタDUTのドレイン端子を接続または非接続とする第1のトランジスタT1、副ソースフォース線SF1と自己の被測定トランジスタDUTのソース端子を接続または非接続とする第2のトランジスタT2、副ゲートフォース線GF1と自己の被測定トランジスタDUTのゲート端子を接続または非接続とする第3のトランジスタT3、副ドレインセンス線DS1と自己の被測定トランジスタDUTのドレイン端子を接続または非接続とする第4のトランジスタT4、副ソースセンス線SS1と自己の被測定トランジスタDUTのソース端子を接続または非接続とする第5のトランジスタT5、副ゲートセンス線GS1と自己の被測定トランジスタDUTのゲート端子を接続または非接続とする第6のトランジスタT6、ドレインストレス線DVSと自己の被測定トランジスタDUTのドレイン端子を接続または非接続とする第7のトランジスタT7、ソースストレス線SVSと自己の被測定トランジスタDUTのソース端子を接続または非接続とする第8のトランジスタT8、ゲートストレス線GVSと自己の被測定トランジスタDUTのゲート端子を接続または非接続とする第9のトランジスタT9を設けている。
【0056】
また、評価セル内に、NAND回路10a及び論理反転回路10bから構成される選択回路10を備え、NAND回路10aの出力信号を、第7のトランジスタT7(第1のスイッチ)〜第9のトランジスタT9(第3のスイッチ)のゲートへと入力させ、論理反転回路10bの出力信号を、第1のトランジスタT1(第4のスイッチ)〜第6のトランジスタT6(第9のスイッチ)のゲートへと入力させる。
これにより、1つの評価セルの被測定トランジスタDUTを評価中に、残りの評価セルの被測定トランジスタDUTにストレス電圧が印加されるようにして、上記問題を解決している。
【0057】
以下、図1に示す本実施形態に係る半導体装置の動作説明において、1つの評価セルの被測定トランジスタDUTを評価中に、残りの評価セルの被測定トランジスタDUTには、ストレス電圧が印加される原理について説明する。なお、以下では、評価セルC11の被測定トランジスタDUTを評価対象として選択する場合を例示して説明する。
【0058】
まず、列選択線Y1及び行選択線X1に論理レベル「1」を示すYセレクト信号YS1及びXセレクト信号XS1が供給されて評価セルC11が選択されると、1列目に属する電源線切替回路PSW1におけるトランジスタDFT1、トランジスタGFT1及びトランジスタSFT1が全てオン状態となる。これにより、1列目に属する副ドレインフォース線DF1と主ドレインフォース線DFとが接続され、副ゲートフォース線GF1と主ゲートフォース線GFとが接続され、副ソースフォース線SF1と主ソースフォース線SFとが接続される。
【0059】
一方、他の列(2列目〜m列目)に属する列選択線Y2〜Ymには、論理レベル「0」を示すYセレクト信号YS2〜YSmが供給されるため、2列目〜m列目に属する電源線切替回路PSW2〜PSWmにおける各トランジスタはオフ状態となる。これにより、2列目〜m列目に属する副ドレインフォース線DF2〜DFm、副ゲートフォース線GF2〜GFm及び副ソースフォース線SF2〜SFmは、主ドレインフォース線DF、主ゲートフォース線GF及び主ソースフォース線SFと非接続状態となる。
【0060】
また、この時、1行目に属する検出線切替回路SSW1におけるトランジスタDST1、トランジスタGST1及びトランジスタSST1が全てオン状態となるため、1行目に属する副ドレインセンス線DS1と主ドレインセンス線DSとが接続され、副ゲートセンス線GS1と主ゲートセンス線GSとが接続され、副ソースセンス線SS1と主ソースセンス線SSとが接続される。
【0061】
一方、他の行(2行目〜n行目)に属する行選択線X2〜Xnには、論理レベル「0」を示すXセレクト信号XS2〜XSnが供給されるため、2行目〜n行目に属する検出線切替回路SSW2〜SSWnにおける各トランジスタはオフ状態となる。これにより、2行目〜n行目に属する副ドレインセンス線DS2〜DSm、副ゲートセンス線GS2〜GSm及び副ソースセンス線SS2〜SSmは、主ドレインセンス線DS、主ゲートセンス線GS及び主ソースセンス線SSと非接続状態となる。
【0062】
そして、評価セルC11では、選択回路10を構成する論理反転回路10bから論理レベル「1」を示す選択信号が出力され、第1のトランジスタT1〜第6のトランジスタT6の全てはオン状態となる。そして、被測定トランジスタDUTのドレイン端子は、副ドレインフォース線DF1(つまり主ドレインフォース線DF)及び副ドレインセンス線DS1(つまり主ドレインセンス線DS)と接続され、ソース端子は副ソースフォース線SF1(つまり主ソースフォース線SF)及び副ソースセンス線SS1(つまり主ソースセンス線SS)と接続され、ゲート端子は副ゲートフォース線GF1(つまり主ゲートフォース線GF)及び副ゲートセンス線GS1(つまり主ゲートセンス線GS)と接続される。
【0063】
一方、評価セルC11以外のセル、すなわち残りの(16k−1)個の評価セルC21〜Cnmにおいては、選択回路10を構成する論理反転回路10bからは論理レベル「0」を示す選択信号が出力される。そして、被測定トランジスタDUTのドレイン端子は、主ドレインフォース線DF及び主ドレインセンス線DSと、ソース端子は主ソースフォース線SF及び主ソースセンス線SSと、ゲート端子は主ゲートフォース線GF及び主ゲートセンス線GSと、それぞれ非接続状態とされる。しかし、選択回路10を構成するNAND回路10aからは論理レベル「1」を示す選択信号が出力されるので、被測定トランジスタDUTのドレイン端子はドレインストレス線DVSと、ソース端子はソースストレス線SVSと、ゲート端子はゲートストレス線GVSと、それぞれ接続状態とされる。
【0064】
このような状態で、外部の電源供給装置からドレイン電源端子DFP(主ドレインフォース線DF)にドレイン電圧VDを供給し、ソース電源端子SFP(主ソースフォース線SF)にソース電圧VSを供給し、ゲート電源端子GFP(主ゲートフォース線GF)にゲート電圧VGを供給することで評価セルC11の被測定トランジスタDUTを駆動させる。この時、外部の電圧測定器によって、ドレインセンス端子DSP(主ドレインセンス線DS)の電圧を測定すると共にソースセンス端子SSP(主ソースセンス線SS)の電圧、ゲートセンス端子GSP(主ゲートセンス線GS)の電圧を測定することにより、被測定トランジスタDUTのドレイン端子電圧、ソース端子電圧及びゲート端子電圧を監視し、各端子電圧が所望の電圧になるように電源供給装置から供給するドレイン電圧VD、ソース電圧VS及びゲート電圧VGを調整する。
【0065】
例えば、ドレイン電圧VD及びソース電圧VSを固定し、ゲート電圧VGを所望の範囲で振った場合のドレイン−ソース間に流れる電流を測定することにより、被測定トランジスタDUTの特性評価を行う。なお、ドレイン電流またはソース電流を測定するためには、ドレイン電源端子DFPまたはソース電源端子SFPと電源供給装置との間に直列に電流計を接続すれば良い。
【0066】
一方、外部の電源供給装置からドレインストレス端子DVSP(ドレインストレス線DVS)にドレインストレス電圧を供給し、ソースストレス端子SVSP(ソースストレス線SVS)にソースストレス電圧を供給し、ゲートストレス端子GVSP(ゲートストレス線GVS)にゲートストレス電圧を供給することで、(16k−1)個の評価セルC21〜Cnmの被測定トランジスタDUTをストレス印加状態とする。
【0067】
このように、評価セルC11が選択されて被測定トランジスタDUTの特性評価が行われている間、他の評価セルC21〜Cnmにおける第1のトランジスタT1〜第6のトランジスタT6の全てはオフ状態となる。しかし、第7のトランジスタT7〜第9のトランジスタT9の全てはオン状態にあるため、C21〜Cnmにおける被測定トランジスタDUTは、ドレイン端子がドレインストレス線DVSと、ソース端子がソースストレス線SVSと、ゲート端子がゲートストレス線GVSと、各々電気的に接続されている状態となる。すなわち、評価セルC11の被測定トランジスタDUTを評価中に、残りの(16k−1個)の評価セルC21〜Cnmの被測定トランジスタDUTには、ストレス電圧が印加されている状態となっている。
【0068】
続いて、図3〜図8を参照して、本実施形態に係る半導体装置の構成について詳細に説明する。
図3は、列選択線Y1〜YmにYセレクト信号YS1〜YSmを供給し、行選択線X1〜XnにXセレクト信号XS1〜XSnを供給する回路の全体回路図である。この図3に示すように、本実施形態に係る半導体装置は、Xセレクト信号及びYセレクト信号を供給するための回路として、セルテスト回路20、Xセレクト用プリデコーダPDX、Yセレクト用プリデコーダPDY、Xセレクト用メインデコーダMDX及びYセレクト用メインデコーダMDYを備えている。なお、図3では、n=m=128の場合を想定している。また、セルテスト回路20、Xセレクト用プリデコーダPDX、Yセレクト用プリデコーダPDY、Xセレクト用メインデコーダMDX及びYセレクト用メインデコーダMDYは、本発明における選択信号供給回路を構成するものである。
【0069】
セルテスト回路20は、セレクタ制御信号SELCONT(選択制御信号)、クロック信号CLK(クロック信号)、7ビットのYアドレス信号AY0〜AY6(列アドレス信号)、7ビットのXアドレス信号AX0〜AX6(行アドレス信号)、テスト信号TEST0及びTEST1(2つのテスト信号)を入力とする。そして、これら各信号を基にXアドレスデコード信号AXDEC0〜6及びAXDECB0〜6を生成して、Xセレクト用プリデコーダPDXに対して出力する。また、Yアドレスデコード信号AYDEC0〜6及びAYDECB0〜6を生成して、Yセレクト用プリデコーダPDYに対して出力する。
【0070】
なお、以下、7ビットのアドレス信号であるYアドレス信号AY0〜AY6を統合して、Yアドレス信号AY<6:0>と表わし、同様に、Xアドレス信号AX0〜AX6を、Xアドレス信号AX<6:0>と表わす。また、Yアドレスデコード信号AYDEC0〜6をYアドレスデコード信号AYDEC<6:0>、Yアドレスデコード信号AYDECB0〜6をYアドレスデコード信号AYDECB<6:0>と表わし、同様に、Xアドレスデコード信号AXDEC0〜6をXアドレスデコード信号AXDEC<6:0>、Xアドレスデコード信号AXDECB0〜6をXアドレスデコード信号AXDECB<6:0>と表わす。
【0071】
また、以下の説明においては、Yアドレス信号AY<6:0>の全ての論理レベルが「0」の場合、すなわち、AY6を最上位ビット(Most Significant Bit:以下MSBとする)、AY0を最下位ビット(Least Significant Bit:以下LSBとする)として、AY<6:0>の論理レベルが「0000000」のとき、これを16進数でAY<6:0>=「00h」と表わすものとする。例えば、AY<6:0>の論理レベルが「1111111」のときは「7Fh」となる。Xアドレス信号AX<6:0>、Yアドレスデコード信号AYDECB<6:0>、Yアドレスデコード信号AYDECB<6:0>、Xアドレスデコード信号AXDEC<6:0>及びXアドレスデコード信号AXDECB<6:0>についても、Yアドレス信号AY<6:0>と同様に、「00h」の様に表わすものとする。
【0072】
図4は、セルテスト回路20の内部回路構成図である。この図4に示すように、セルテスト回路20は、14個のデコード信号出力回路DC(デコード信号出力回路DC0〜DC13)、14個のセレクタ回路ST(セレクタ回路ST0〜ST13)、カウンタ回路CT、カウンタ制御回路CTMS及びセルテスト回路20に入力されるセレクタ制御信号SELCONT、Yアドレス信号AY<6:0>及びXアドレス信号AX<6:0>の各々を論理反転する複数の論理反転回路から構成されている。
また、セルテスト回路20を構成する、これらの回路について更に詳細に説明するため、カウンタ回路CTについては図5に、カウンタ制御回路CTMSについては図6に、デコード信号出力回路DC及びセレクタ回路STについては図7に、それぞれ回路構成を示している。以下、各図にもとづいて、セルテスト回路20の回路構成について説明する。
【0073】
まず、図4におけるカウンタ回路CTの回路構成について説明する。
図4に示すカウンタ回路CTは、カウンタ制御回路CTMSから入力されるカウンタモード設定信号ADRCNTM、カウンタ開始アドレスラッチ信号ADRLTCH及びカウンタアドレス初期化信号ADRINIT、セルテスト回路20に入力されるクロック信号CLK、同じくセルテスト回路20に入力されるYアドレス信号AY<6:0>及びXアドレス信号AX<6:0>の論理反転信号を入力とし、カウンタアドレス信号CA0〜13をセレクタ回路ST0〜13に対して出力する。以下、14ビットのカウンタアドレス信号CA0〜13を、カウンタアドレス信号CA<13:0>と表わす。なお、カウンタアドレス信号CA<13:0>のうち、カウンタアドレス信号CA<6:0>はYアドレス信号AY<6:0>と、カウンタアドレス信号CA<13:7>はXアドレス信号AX<6:0>と対応関係にある。また、以下、カウンタアドレス信号CA<13:0>の論理反転信号をカウンタアドレス信号CAB<13:0>、Yアドレス信号AY<6:0>の論理反転信号をYアドレス信号AYB<6:0>、Xアドレス信号AX<6:0>の論理反転信号をXアドレス信号AXB<6:0>とする。
【0074】
なお、以下の説明においては、カウンタアドレス信号CA<13:0>の全ての論理レベルが「0」の場合、すなわち、カウンタアドレス信号CA13をMSB、カウンタアドレス信号CA0をLSBとして、CA<13:0>の論理レベルが「00000000000000」のとき、これを16進数でCA<13:0>=「0000h」と表わすものとする。例えば、CA<13:0>の論理レベルが「11111111111111」のときは「3FFFh」となる。カウンタアドレス信号CAB<13:0>についても、カウンタアドレス信号CA<13:0>と同様に「0000h」の様に表わすものとし、Yアドレス信号AYB<6:0>、Xアドレス信号AXB<6:0>、カウンタアドレス信号CA<6:0>及びカウンタアドレス信号CA<13:7>については、上述のYアドレス信号AY<6:0>と同様に、「00h」の様に表わすものとする。
【0075】
カウンタ回路CTは、カウント動作におけるカウンタ開始アドレスを、Yアドレス信号AYB<6:0>及びXアドレス信号AXB<6:0>の論理レベルにより決定すべく、カウンタ制御回路CTMSと接続される。そして、カウンタ制御回路CTMSから入力されるカウンタモード設定信号ADRCNTM、カウンタ開始アドレスラッチ信号ADRLTCH、カウンタアドレス初期化信号ADRINITに基づいてカウント動作を行う。
【0076】
図5は、カウンタ回路CTの具体的な回路構成図であり、図6は、カウンタ回路CTを制御する上述の各制御信号を生成するカウンタ制御回路CTMSの具体的な回路構成図である。
図5に示すカウンタ回路CTは、リセット端子付きD型フリップフロップDFc0〜13、各々のD型フリップフロップのD端子及びCLK端子に接続されるセレクタ回路、各々のD型フリップフロップのQB端子に接続される論理反転回路から構成されている。
カウンタ回路CTは、カウント動作の際(各々のD型フリップフロップのRB端子に入力されるカウンタモード設定信号ADRCNTMの論理レベルが「1」の期間)、最初のクロック信号CLKの立ち上がりエッジに同期して、Yアドレス信号AYB<6:0>及びXアドレス信号AXB<6:0>を取り込み、その論理レベルに応じたカウンタアドレス信号CA<13:0>を出力する。そして、以降クロック信号CLKの立ち上がりエッジに同期して、カウンタの値を1ずつ増やし、カウンタアドレス信号CA<13:0>からなる14ビットのアドレスを1ずつインクリメントしていく。
【0077】
例えば、AY<6:0>=AX<6:0>=「00h」の場合、カウンタアドレス信号CA<13:0>=「0000h」となり、カウンタアドレスの開始アドレスは、「0000h」となる。以降、カウンタアドレス信号CA<13:0>は、カウンタモード設定信号ADRCNTMが「1」の間、クロック信号CLKの立ち上がりエッジに同期して、「0001h」から「3FFFh」までインクリメントされる。これは、AY<6:0>が「00h」から「7Fh」まで1ずつ増え、Yアドレスが「7Fh」から「00h」に戻る度に、Xアドレスが1ずつインクリメントされ、「00h」から「7Fh」まで増えていくことに対応する。
【0078】
このようなカウント動作を実現するため、カウンタ制御回路CTMSは、カウンタモード設定信号ADRCNTM等の制御信号を、図6に示す回路構成で生成する。
図6(a)に示すカウンタ制御回路CTMSは、リセット端子(RB端子)付きD型フリップフロップDFcs1〜2、各D型フリップフロップのRB端子及びQB端子に接続される論理反転回路等の論理回路から構成されている。
カウンタ制御回路CTMSは、セレクタ制御信号SELCONT、テスト信号TEST0、テスト信号TEST1及びクロック信号CLKが入力され、カウンタモード設定信号ADRCNTM、カウンタ開始アドレスラッチ信号ADRLTCH、カウンタアドレス初期化信号ADRINITをカウンタ回路CTに対して出力する。
【0079】
図6(b)は、カウンタ制御回路CTMSの動作タイミングチャートである。以下、図6(a)に示すカウンタ制御回路CTMSの動作を、図6(b)に示すタイミングチャートを用いて説明する。
時刻tcs1以前において、例えば、セレクタ制御信号SELCONT、テスト信号TEST0及びTEST1の全ての論理レベルが「0」の場合、カウンタモード設定信号ADRCNTMの論理レベルは「0」、カウンタアドレス初期化信号ADRINITの論理レベルは「0」である。D型フリップフロップDFcs1は、RB端子に入力されるカウンタモード設定信号ADRCNTMの論理レベルが「0」であるので、QB端子(ノードAとする)の論理レベルを強制的に「1」に保持している。また、D型フリップフロップDFcs2も、RB端子に入力されるカウンタ開始アドレスラッチ信号ADRLTCHの論理レベルが「0」であるので、QB端子(ノードBとする)の論理レベルを強制的に「1」に保持している。なお、この期間においては、D型フリップフロップDFcs1〜2は、各RB端子の論理レベルが「0」であるので、入力クロック信号CLKが入力されても、カウンタ制御回路CTMSの各ノード及び出力信号の論理レベルに変化はない。
【0080】
時刻tcs1において、例えばセレクタ制御信号SELCONTの論理レベルが「1」に遷移すると、カウンタモード設定信号ADRCNTMの論理レベルが「1」に遷移する。しかし、クロック信号CLKはまだ入力しないので、ノードAの論理レベルは「1」に保持され、カウンタ開始アドレスラッチ信号ADRLTCHの論理レベルは「0」のままである。また、D型フリップフロップDFcs2のノードBの論理レベルは「1」に保持されているので、カウンタモード設定信号ADRCNTMの論理レベルが「1」に遷移したことにより、カウンタアドレス初期化信号ADRINITの論理レベルは「1」に遷移する。
【0081】
時刻tcs2において、クロック信号CLKの論理レベルが「1」に遷移すると、D型フリップフロップDFcs1は、D端子から「1」を取り込み、QB端子(ノードA)を「0」にする。これにより、カウンタ開始アドレスラッチ信号ADRLTCHの論理レベルは「1」に遷移する。しかし、D型フリップフロップDFcs2は、CLK端子の論理レベルが「0」であるので、QB端子(ノードB)の論理レベルを「1」に保持している。
時刻tcs3において、クロック信号CLKの論理レベルが「0」に遷移すると、D型フリップフロップDFcs2は、D端子から「1」を取り込み、ノードBの論理レベルを「0」にする。これにより、カウンタアドレス初期化信号ADRINITの論理レベルは「0」に遷移する。その後は、クロック信号CLKが入力されても、D端子の論理レベルが「1」に固定されているので、ノードA及びノードBの論理レベルは「0」のまま保持され、カウンタ開始アドレスラッチ信号ADRLTCHの論理レベルは「1」、カウンタアドレス初期化信号ADRINITの論理レベルは「0」のまま保持される。
【0082】
時刻tcs4において、例えば、セレクタ制御信号SELCONTの論理レベルが「1」の状態で、テスト信号TEST0の論理レベルが「1」に遷移すると、カウンタモード設定信号ADRCNTMの論理レベルが「0」に遷移する。D型フリップフロップDFcs1は、カウンタモード設定信号ADRCNTMが入力されるRB端子の論理レベルが「0」になるので、ノードAの論理レベルを「1」に遷移させ、カウンタ開始アドレスラッチ信号ADRLTCHの論理レベルを「0」に遷移させる。また、D型フリップフロップDFcs2も、カウンタ開始アドレスラッチ信号ADRLTCHが入力されるRB端子の論理レベルが「0」となるので、ノードBの論理レベルを「1」に遷移させる。以降、クロック信号CLKが入力されても、D型フリップフロップDFcs1のD端子の論理レベル、ノードAの論理レベル、D型フリップフロップDFcs2のD端子の論理レベル及びノードBの論理レベルは「1」であるので、カウンタ制御回路CTMSの各ノード及び出力信号の論理レベルに変化はない。
【0083】
時刻tcs5において、セレクタ制御信号SELCONTの論理レベルが「1」の状態で、例えばテスト信号TEST0の論理レベルが「0」に遷移すると、時刻tcs1と同じく、カウンタモード設定信号ADRCNTMの論理レベルが「1」に遷移する。このとき、クロック信号CLKの論理レベルは「1」であるが、このクロック信号CLKの立ち上がりのとき、カウンタモード設定信号ADRCNTMの論理レベルは「0」であったので、D型フリップフロップDFcs1のノードA及びD型フリップフロップDFcs2のノードBの論理レベルはいずれも「1」に保持されている。また、ノードBの論理レベルが「1」であるので、カウンタアドレス初期化信号ADRINITの論理レベルは「1」に遷移する。
時刻tcs6において、クロック信号CLKが立ち上がり、続いて時刻tcs7において立下ることで、時刻tcs2及びtcs3のときと同じく、時刻tcs6においてカウンタ開始アドレスラッチ信号ADRLTCHの論理レベルは「1」に遷移され、時刻tcs7においてカウンタアドレス初期化信号ADRINITの論理レベルが「0」に遷移される。
【0084】
このように、カウンタ制御回路CTMSは、セレクタ制御信号SELCONT、テスト信号TEST0及びTEST1の論理レベルの組合せにより、カウンタモード設定信号ADRCNTMの論理レベルが「1」になると、カウンタアドレス初期化信号ADRINITの論理レベルを「1」に遷移させる。また、カウンタモード設定信号ADRCNTMの論理レベルが「1」の状態で、クロック信号CLKが入力されると、その最初のクロック信号CLKの立ち下がりに同期して、カウンタアドレス初期化信号ADRINITの論理レベルを「0」に遷移させる。
【0085】
また、カウンタ制御回路CTMSは、カウンタモード設定信号ADRCNTMの論理レベルが「1」の状態で、クロック信号CLKが入力されると、その最初のクロック信号CLKの立ち上がりに同期して、カウンタ開始アドレスラッチ信号ADRLTCHの論理レベルを「1」に遷移させる。また、カウンタモード設定信号ADRCNTMの論理レベルが「0」に遷移すると、カウンタ開始アドレスラッチ信号ADRLTCHの論理レベルを「0」に遷移させる。
【0086】
図5に示すカウンタ回路CTは、入力されるカウンタモード設定信号ADRCNTM等の制御信号を生成するカウンタ制御回路CTMSの論理構成を以上のような構成としたので、カウンタモード設定信号ADRCNTMの論理レベルに応じて、以下のカウント動作を行う。
カウンタモード設定信号ADRCNTMの論理レベルが「1」になる以前において(図6(b)の時刻tcs1以前に相当する)、カウンタモード設定信号ADRCNTMが入力されるD型フリップフロップDFc0〜13の各RB端子の論理レベルは「0」であるので、各QB端子の論理レベルは、全て「1」、すなわち、カウンタアドレス信号CAB<13:0>=「3FFFh」である。これにより、カウンタアドレス信号CA<13:0>=「0000h」である。
【0087】
カウンタモード設定信号ADRCNTMの論理レベルが「1」になると(図6(b)の時刻tcs1に相当する)、D型フリップフロップDFc0〜13の各RB端子の論理レベルは「1」となるので、カウンタ回路CTは、カウント動作に移行する。また、カウンタアドレス初期化信号ADRINITの論理レベルが「1」となることで、D端子に接続された各セレクタ回路は、Yアドレス信号AYB<6:0>及びXアドレス信号AXB<6:0>をD端子へ出力する。また、CLK端子に接続されたセレクタ回路は、カウンタ開始アドレスラッチ信号ADRLTCHをCLK端子へ出力する。ただし、カウンタ開始アドレスラッチ信号ADRLTCHの論理レベルは「0」であるので、各QB端子の論理レベルは全て「1」、すなわち、カウンタアドレス信号CAB<13:0>=「3FFFh」である。
【0088】
最初のクロック信号CLKが入力されると(図6(b)の時刻tcs2に相当する)、カウンタ開始アドレスラッチ信号ADRLTCHの論理レベルは「1」となり、D型フリップフロップDFc0〜13は、各D端子からYアドレス信号AYB<6:0>及びXアドレス信号AXB<6:0>を取り込み、QB端子の論理レベルを遷移させる。例えば、AY<6:0>=「02h」、AX<6:0>=「00h」であるとすると、D型フリップフロップDFc1のQB端子の論理レベルのみ「0」となり、他のD型フリップフロップのQB端子の論理レベルは、全て「1」となる。すなわち、CAB<13:0>=「3FFDh」である。これにより、カウンタアドレス信号CA<13:0>は、「0002h」となる。すなわち、セルテスト回路に入力されるアドレス信号の論理レベルに応じて、カウント動作における開始アドレスが設定される。
【0089】
最初のクロック信号CLKが立ち下がると(図6(b)の時刻tcs3に相当する)、カウンタアドレス初期化信号ADRINITの論理レベルは「0」となり、各D型フリップフロップのD端子はアドレス信号とは電気的に非接続にされ、各QB端子と電気的に接続される。また、D型フリップフロップDFc0のCLK端子には、クロック信号CLKが入力され、その他のD型フリップフロップのCLK端子は、前段のD型フリップフロップのQB端子と電気的に接続される。なお、カウンタアドレス信号CA<13:0>は、「0002h」のままである。
【0090】
以降、カウンタ回路CTは、クロック信号CLKの立ち上がりに同期してカウント動作を進める。すなわち、カウンタ回路CTは、カウンタアドレス信号CA<13:0>を、「0002h」を開始アドレスとして、1ビットずつインクリメントし、「0003h」、「0004h」と、クロック信号CLKが入力されるたびにインクリメントされたカウンタアドレス信号CA<13:0>を生成し、セレクタ回路ST0〜ST13に対して出力する。
カウンタモード設定信号ADRCNTMの論理レベルが「0」になると(図6(b)の時刻tcs4に相当する)、カウンタモード設定信号ADRCNTMが入力されるD型フリップフロップDFc0〜13の各RB端子の論理レベルは全て「0」となるので、各QB端子の論理レベルは全て「1」、すなわち、カウンタアドレス信号CAB<13:0>は「3FFFh」となる。これにより、カウンタアドレス信号CA<13:0>は、「0000h」へとリセットされる。
【0091】
このように、カウンタ回路CTは、カウント動作の際(カウンタモード設定信号ADRCNTMの論理レベルが「1」の期間)、最初のクロック信号CLKの立ち上がりエッジに同期して、Yアドレス信号AYB<6:0>及びXアドレス信号AXB<6:0>を取り込み、その論理レベルに応じたカウンタアドレス信号CA<13:0>を出力する。そして、以降クロック信号CLKの立ち上がりエッジに同期して、カウンタの値を1ずつ増やし、カウンタアドレス信号CA<13:0>からなる14ビットのアドレスを1ずつインクリメントしていく。また、カウンタ回路CTは、図4に示すように、カウンタアドレス信号CA<13:0>をセレクタ回路ST0〜13に対して出力する。
【0092】
次に、図4におけるセレクタ回路ST0〜ST13について、図7(a)を用いて説明する。
図7(a)に示すセレクタ回路STは、セレクタ回路ST0〜ST13と同一の回路構成を示している。セレクタ回路STは、図7(a)に示すように論理反転回路及びNチャネル型MOSトランジスタ及びPチャネル型MOSトランジスタから構成される。
セレクタ回路STは、セレクタ制御信号SELCONTの論理反転信号であるSEL信号と、カウンタアドレス信号CA(カウンタアドレス信号CA<13:0>のいずれか1ビット)と、Xアドレス信号AX又はYアドレス信号AY(カウンタアドレス信号CA<13:0>のいずれか1ビットに対応する、Xアドレス信号<6:0>又はYアドレス信号<6:0>のいずれか1ビット)とを入力とし、SEL信号の論理レベルに応じてカウンタアドレス信号CAと、Xアドレス信号AX又はYアドレス信号AYのいずれか一方を選択的に、アドレス信号ATESTとしてデコード信号出力回路DCに対して出力する。
【0093】
具体的には、SEL信号の論理レベルが「0」(つまりセレクタ制御信号SELCONTの論理レベルが「1」)の場合に、カウンタアドレス信号CAを出力し、SEL信号の論理レベルが「1」(つまりセレクタ制御信号SELCONTの論理レベルが「0」)の場合に、Xアドレス信号AX又はYアドレス信号AYを出力する。すなわち、セレクタ回路STは、セレクタ制御信号SELCONT(選択制御信号)の状態に応じて、Xアドレス信号AX又はYアドレス信号AY(第1のアドレスモード)と、カウンタアドレス信号(第2のアドレスモード)を切り替えて、デコード信号出力回路DCに対して出力する。
【0094】
次に、図4におけるデコード信号出力回路DC0〜DC13について図7(b)を用いて説明する。
図7(b)に示すデコード信号出力回路DCは、デコード信号出力回路DC0〜DC13と同一の回路構成を示す。
デコード信号出力回路DCは、図7(b)に示すように論理反転回路及び否定論理積回路から構成され、上述のセレクタ回路STの出力信号ATESTと、テスト信号TEST0の論理反転信号TESTB0と、テスト信号TEST1の論理反転信号TESTB1が入力される。
【0095】
デコード信号出力回路DCは、TESTB0信号及びTESTB1信号の両方の論理レベルが「1」の場合(つまりテスト信号TEST0及びTEST1の両方の論理レベルが「0」の場合)、セレクタ回路STの出力信号ATESTと同じ論理レベルの信号であるアドレスデコード信号ADEC、その論理反転信号であるアドレスデコード信号ADECBを出力する。
【0096】
また、デコード信号出力回路DCは、TESTB0の論理レベルが「0」(テスト信号TEST0の論理レベルが「1」)且つTESTB1の論理レベルが「1」(テスト信号TEST1の論理レベルが「0」)の場合、論理レベルが「0」のアドレスデコード信号ADEC及びADECBを出力する。
さらに、デコード信号出力回路DCは、TESTB0の論理レベルに関係なく(テスト信号TEST0のレベルに関係なく)、TESTB1の論理レベルが「0」(テスト信号TEST1の論理レベルが「1」)の場合、論理レベルが「1」のアドレスデコード信号ADEC及びADECBを出力する。
【0097】
デコード信号出力回路DC及びセレクタ回路STを以上の様な回路構成とすることで、図4に示すデコード信号出力回路DC0は、セレクタ制御信号SELCONTの論理レベルが「1」であって、テスト信号TEST0及びTEST1の両方の論理レベルが「0」の場合、Yアドレス信号AY0と同じ論理レベルの信号であるYアドレスデコード信号AYDEC0を出力すると共に、その論理反転信号であるYアドレスデコード信号AYDECB0を出力する。
また、デコード信号出力回路DC0は、セレクタ制御信号SELCONTの論理レベルが「0」であって、テスト信号TEST0及びTEST1の両方の論理レベルが「0」の場合、カウンタ回路CTが出力するカウンタアドレス信号CA0と同じ論理レベルの信号であるYアドレスデコード信号AYDEC0を出力すると共に、その論理反転信号であるYアドレスデコード信号AYDECB0を出力する。
【0098】
一方、デコード信号出力回路DC0は、セレクタ制御信号SELCONTの論理レベルに関わらず、テスト信号TEST0が「1」且つテスト信号TEST1の論理レベルが「0」の場合、論理レベルが「0」のアドレスデコード信号AYDEC0及びAYDECB0を出力する。
さらに、デコード信号出力回路DC0は、セレクタ制御信号SELCONT及びテスト信号TEST0の論理レベルに関係なく、テスト信号TEST1の論理レベルが「1」の場合、論理レベルが「1」のアドレスデコード信号AYDEC0及びAYDECB0を出力する。
【0099】
デコード信号出力回路DC1〜DC6も、同様に、それぞれセレクタ回路ST1〜ST6に接続され、Yアドレスデコード信号AYDEC1〜6及びAYDECB1〜6を出力する。すなわち、例えば、デコード信号出力回路DC6は、セレクタ回路ST6の出力信号と、TESTB0信号及びTESTB1とを入力とし、セレクタ制御信号SELCONT、TEST0信号及びTEST1信号の論理レベルに応じて、Yアドレスデコード信号AYDEC6及びYアドレスデコード信号AYDECB6を出力する。
【0100】
また、Xアドレスデコード信号を出力するデコード信号出力回路DC7〜DC13も、同様に、それぞれセレクタ回路ST7〜ST13に接続され、Xアドレスデコード信号AXDEC0〜6及びAXDECB0〜6を出力する。すなわち、例えば、デコード信号出力回路DC13は、セレクタ回路ST13の出力信号と、TESTB0信号及びTESTB1とを入力とし、セレクタ制御信号SELCONT、TEST0信号及びTEST1信号の論理レベルに応じて、Xアドレスデコード信号AXDEC6及びXアドレスデコード信号AXDECB6を出力する。
【0101】
以上がセルテスト回路20の説明であり、以下では図3に戻って説明を続ける。
Yセレクト用プリデコーダPDYは、セルテスト回路20から入力されるYアドレスデコード信号AYDEC<6:0>及びAYDECB<6:0>をプリデコード処理した後、その処理結果であるプリデコード信号をYセレクト用メインデコーダMDYに出力する。Yセレクト用メインデコーダMDYは、Yセレクト用プリデコーダPDYから入力されるプリデコード信号を基にYセレクト信号YS1〜YSm(m=128)を生成して列選択線Y1〜Ymに供給する。
【0102】
Xセレクト用プリデコーダPDXは、セルテスト回路20から入力されるXアドレスデコード信号AXDEC<6:0>及びAXDECB<6:0>をプリデコード処理した後、その処理結果であるプリデコード信号をXセレクト用メインデコーダMDXに出力する。Xセレクト用メインデコーダMDXは、Xセレクト用プリデコーダPDXから入力されるプリデコード信号を基にXセレクト信号XS1〜XSn(n=128)を生成して行選択線X1〜Xnに供給する。
【0103】
以上のように構成される半導体装置の入力信号と出力信号との関係を表す真理値表を図8に示す。なお、図8において「X」は「Invalid」、すなわち、論理レベルが「0」でも「1」でも当該動作モードに関係しないことを示す。
この図8に示すように、テスト信号TEST0及びTEST1の両方の論理レベルが「0」で且つセレクタ制御信号SELCONTの論理レベルが「0」の場合(図中No.1で示す)、半導体装置は、通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)状態となる。そして、入力されるYアドレス信号AY<6:0>及びXアドレス信号AX<6:0>と同じ論理レベルの信号であるYアドレスデコード信号AYDEC<6:0>及びXアドレスデコード信号AXDEC<6:0>を出力すると共に、その論理反転信号であるYアドレスデコード信号AYDECB<6:0>及びXアドレスデコード信号AXDECB<6:0>を出力する。例えば、AY<6:0>=「02h」、AX<6:0>=「00h」であるとすると、AYDEC<6:0>=「02h」、AXDEC<6:0>=「00h」、AYDECB<6:0>=「7Dh」、AXDECB<6:0>=「7Fh」を出力する。
【0104】
また、テスト信号TEST0及びTEST1の両方の論理レベルが「0」で且つセレクタ制御信号SELCONTの論理レベルが「1」の場合、半導体装置は、通常評価モード(カウンタアクセス:通常評価モードにおける第2のアドレスモード)状態となる。そして、カウンタ回路CTが出力するカウンタアドレス信号CA<6:0>と同じ論理レベルの信号であるYアドレスデコード信号AYDEC<6:0>を出力すると共に、その論理反転信号であるYアドレスデコード信号AYDECB<6:0>を出力する。また、カウンタ回路CTが出力するカウンタアドレス信号CA<13:7>と同じ論理レベルの信号であるXアドレスデコード信号AXDEC<6:0>を出力すると共に、その論理反転信号であるXアドレスデコード信号AXDECB<6:0>を出力する。
【0105】
なお、カウンタアクセスにおいては、上述のように、クロック信号CLKの最初の立ち上がりで取り込んだYアドレス信号AY<6:0>及びXアドレス信号AX<6:0>の論理レベルを、カウンタアドレス信号CA<6:0>及びカウンタアドレス信号CA<13:7>の論理レベルとする(図中No.2−1で示す開始アドレスの設定)。そして、以降クロック信号CLKの立ち上がりに同期して、カウンタアドレス信号CA<13:0>を1ビットずつインクリメントしていく(図中No.2−2で示す)。例えば、クロック信号CLKの最初の立ち上がりにおいてAY<6:0>=「04h」、AX<6:0>=「02h」であるとすると、CA<6:0>=「04h」、CA<13:7>=「02h」であり、AYDEC<6:0>=「04h」、AXDEC<6:0>=「02h」、AYDECB<6:0>=「7Bh」、AXDECB<6:0>=「7Dh」を出力する。そして、以降クロック信号CLKが入力されると、CA<6:0>=「05h」、「06h」、「07h」とカウンタアドレス信号CAをLSBから1ビットずつインクリメントし、AYDEC<6:0>を「05h」、「06h」、「07h」と、AYDECB<6:0>を「7Ah」、「79h」、「78h」と変化させる。
【0106】
また、セレクタ制御信号SELCONT及びテスト信号TEST0の論理レベルに関係なく、TEST1の論理レベルが「1」の場合(図中No.3で示す)、半導体装置は、テストモード(DUT全選択モード:第2のテストモード)状態となる。そして、Yアドレスデコード信号AYDEC<6:0>、Yアドレスデコード信号AYDECB<6:0>、Xアドレスデコード信号AXDEC<6:0>及びXアドレスデコード信号AXDECB<6:0>の論理レベルは全て「1」となる。すなわち、AYDEC<6:0>=AYDECB<6:0>=AXDEC<6:0>=AXDECB<6:0>=「7Fh」となる。
【0107】
また、セレクタ制御信号SELCONTの論理レベルに関係なく、テスト信号TEST0の論理が「1」且つTEST1の論理が「0」の場合(図中No.4で示す)、半導体装置は、テストモード(DUT全非選択モード:第1のテストモード)状態となる。そして、Yアドレスデコード信号AYDEC<6:0>、Yアドレスデコード信号AYDECB<6:0>、Xアドレスデコード信号AXDEC<6:0>及びXアドレスデコード信号AXDECB<6:0>の論理レベルは全て「0」となる。すなわち、AYDEC<6:0>=AYDECB<6:0>=AXDEC<6:0>=AXDECB<6:0>=「00h」となる。
【0108】
続いて、上記のようにセルテスト回路20、Xセレクト用プリデコーダPDX、Yセレクト用プリデコーダPDY、Xセレクト用メインデコーダMDX及びYセレクト用メインデコーダMDYを備えた半導体装置の動作及び被測定トランジスタDUTの評価方法について、図9〜図13を用いて説明する。
図9は、本実施形態における半導体装置が、通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)から、テストモード(DUT全非選択モード:第1のテストモード)へ移行し、その後、再び通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)へ移行する場合の各信号の時間的関係を表すタイミングチャートである。
【0109】
また、図10は、本実施形態における半導体装置が、通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)と、テストモード(DUT全非選択モード:第1のテストモード)の間を移行する場合の各信号の時間的関係を表すタイミングチャートである。
図11は、本実施形態における半導体装置が、テストモード(DUT全非選択モード:第1のテストモード)後の通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)から、通常評価モード(カウンタアクセス:通常評価モードにおける第2のアドレスモード)へ移行する場合の各信号の時間的関係を表すタイミングチャートである。
【0110】
また、図12は、本実施形態における半導体装置が、通常評価モード(カウンタアクセス:通常評価モードにおける第2のアドレスモード)からテストモード(DUT全非選択モード:第1のテストモード)へ移行し、その後、再び通常評価モード(カウンタアクセス:通常評価モードにおける第2のアドレスモード)へ移行する場合の各信号の時間的関係を表すタイミングチャートである。
【0111】
図13は、各モードにおける被測定トランジスタDUTのバイアス状態を表したものであり、図8に示した真理値表における各モードに対応する。図中、通常評価モード(ランダムアクセス及びカウンタアクセス)においては、任意の評価セルの被測定トランジスタDUTのトランジスタ特性を評価でき、その他の評価セルの被測定トランジスタDUTにはストレス電圧を印加できる。また、DUT全非選択(第1のテストモード)においては、すべての評価セルの被測定トランジスタDUTにストレス電圧を印加できる。これらについて、モード間の移行も含めて以下に詳述する。
【0112】
図9においては、主ドレインフォース線DFに0.95V、主ソースフォース線SFに1.0V、主ゲートフォース線GFに0.6V、ドレインストレス線DVS及びソースストレス線SVSに3.0V、ゲートストレス線GVSに0Vを供給する場合を表している。また、Yアドレス信号AY<6:0>及びXアドレス信号AX<6:0>は、上述の通り、16進法でそれぞれアドレスを表している。
【0113】
また、説明の都合上、AY<6:0>=「00h」かつAX<6:0>=「00h」で選ばれる評価セルを評価セルA0とし、評価セルA0の被測定トランジスタDUTのドレイン端子電圧をVD(A0)、ソース端子電圧をVS(A0)、ゲート端子電圧をVG(A0)と表している。同様に、AY<6:0>=「00h」かつAX<6:0>=「01h」で選ばれる評価セルを評価セルA1とし、評価セルA1の被測定トランジスタDUTのドレイン端子電圧をVD(A1)、ソース端子電圧をVS(A1)、ゲート端子電圧をVG(A1)と表している。また、AY<6:0>=「7Fh」かつAX<6:0>=「7Fh」で選ばれる評価セルを評価セルA2とし、評価セルA2の被測定トランジスタDUTのドレイン端子電圧をVD(A2)、ソース端子電圧をVS(A2)、ゲート端子電圧をVG(A2)と表している。
【0114】
図13に示すように、通常評価モードにおける選択された評価セルの被測定トランジスタDUTのバイアス状態は、ドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vであり、この状態でソース端子からドレイン端子へ流れる電流を測定評価する。また、テストモードにおける全ての評価セルの被測定トランジスタDUTのバイアス状態は、ドレイン端子電圧VD及びソース端子電圧は3.0V、ゲート端子電圧VGは0Vであり、この状態はNBTI試験におけるストレス電圧が印加されている状態である。
【0115】
図9に示すように、時刻t1〜t2及びt3〜t4において、テスト信号TEST0及びTEST1の両方の論理レベルが「0」で且つセレクタ制御信号SELCONTの論理レベルが「0」であるので、半導体装置は、通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)状態となる。そして、入力されるYアドレス信号AY<6:0>及びXアドレス信号AX<6:0>と同じ論理レベルの信号であるYアドレスデコード信号AYDEC<6:0>及びXアドレスデコード信号AXDEC<6:0>を出力するとともに、その論理反転信号であるYアドレスデコード信号AYDECB<6:0>及びXアドレスデコード信号AXDECB<6:0>を出力する。
【0116】
すなわち、この場合、ユーザがYアドレス信号AY<6:0>及びXアドレス信号AX<6:0>を自由に設定することにより、所望のXY座標(行及び列)に配置されている評価セルの被測定トランジスタDUTを選択することができる(ランダムアクセス:通常評価モードにおける第1のアドレスモード)。
例えば、評価セルA0が時刻t1において選択された場合、主ドレインフォース線DFに0.95V、主ソースフォース線SFに1.0V、主ゲートフォース線GFに0.6Vが供給されているので、評価セルA0の被測定トランジスタDUTのドレイン端子電圧VD(A0)は0.95V、ソース端子電圧VS(A0)は1.0V、ゲート端子電圧VG(A0)は0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13においてランダムアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
【0117】
一方、評価セルA0以外の(16K−1)個の評価セルについては、選択回路10のうち論理反転回路10bの出力の論理レベルが「0」であるので、被測定トランジスタDUTは、主ドレインフォース線DF、主ソースフォース線SF、主ゲートフォース線GFに電気的に接続されない。
従って、上述の通りドレイン電源端子DFPまたはソース電源端子SFPと電源供給装置との間に直列に接続された電流計により、評価セルA0のみの電流を測定できる。
【0118】
また、評価セルA0以外の(16K−1)個の評価セルについては、選択回路10のうちNAND回路10aの出力の論理レベルが「1」であり、ドレインストレス線DVS及びソースストレス線SVSに3.0V、ゲートストレス線GVSに0Vが供給されているので、図に示す評価セルA1及びA2の様に、被測定トランジスタDUTのドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなる。すなわち、被測定トランジスタDUTは、NBTI試験におけるストレス電圧が印加されていることになる(図13においてランダムアクセスモードにおける被測定トランジスタDUT以外のバイアス状態に相当する)。
【0119】
次に、AY<6:0>=「00h」かつAX<6:0>=「01h」にアドレスが切り替わると、評価セルは評価セルA0から評価セルA1となり、評価セルA1の被測定トランジスタDUTのドレイン端子電圧VD(A1)は0.95V、ソース端子電圧VS(A1)は1.0V、ゲート端子電圧VG(A1)は0.6Vとなり、被測定トランジスタDUTのソース端子からドレイン端子へ電流が流れる。(図13においてランダムアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
一方、評価セルA0は、被測定トランジスタDUTのドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなり、NBTI試験におけるストレス電圧が印加されることになる(図13においてランダムアクセスモードにおける被測定トランジスタDUT以外のバイアス状態に相当する)。
【0120】
このように、時刻t1〜t2の間において、AY<6:0>及びAX<6:0>を、AY<6:0>=「00h」かつAX<6:0>=「00h」から、例えばXアドレス信号AX0をLSB、Yアドレス信号AY6をMSBとして1ビットずつ変化させていき、最後にアドレスをAY<6:0>=「7Fh」かつAX<6:0>=「7Fh」として評価セルA2の被測定トランジスタDUTの電流を測定評価する。これにより、16K個の評価セルの被測定トランジスタDUT全ての電流を測定評価できる。また、測定評価されている評価セル以外の(16k−1)個の評価セルの被測定トランジスタDUTには、NBTI試験におけるストレス電圧が印加されている状態となる。
【0121】
次に、テストモード(時刻t2〜t3)において、時刻t2にテスト信号TEST0の論理レベルが「1」になると、セルテスト回路20は、「00h」のYアドレスデコード信号AYDEC<6:0>及び「00h」のXアドレスデコード信号AXDEC<6:0>を出力するとともに、「00h」のYアドレスデコード信号AYDECB<6:0>及び「00h」のXアドレスデコード信号AXDECB<6:0>を出力する。従って、全ての評価セルの選択回路10のうちNAND回路10aの出力の論理レベルが「1」、論理反転回路10bの出力の論理レベルが「0」となる。この場合、図に示す評価セルA0〜A2の様に、全ての評価セルの被測定トランジスタDUTのドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなり、16K個の評価セルの被測定トランジスタDUT全てに、NBTI試験のストレス電圧が印加されることになる(図13におけるDUT全非選択のバイアス状態に相当する)。
【0122】
次に、時刻t3において、テスト信号TEST0の論理レベルが「0」になると、テストモードは終了し、通常評価モードに移行する。通常評価モード(時刻t3〜t4)において、Yアドレス信号AY<6:0>及びXアドレス信号AX<6:0>を、先の時刻t1〜t2におけるアドレスと同じ順番で切り替えていくことで、16K個の評価セルの被測定トランジスタDUT全てのドレイン電流を測定できる。また、時刻t3〜t4において、電流を測定評価しているDUT以外のDUTは全てストレス電圧が印加された状態とすることができる。
【0123】
また、評価セルの被測定トランジスタDUTに追加ストレスを加えることも可能である。一般にPMOSトランジスタのNBTI試験においては、時間の経過とともにPMOSトランジスタの閾値電圧の絶対値が増大する(ドレイン電流は減少する)傾向にあることが知られており、閾値電圧がストレス時間の経過に従ってどのように変化していくかを評価する必要がある。本実施形態における半導体装置においては、次に説明するように、ストレス電圧印加後の測定評価のあと、更にストレス電圧を追加して印加することもできるので、閾値電圧とストレス時間の依存性を調査する評価も可能である。
【0124】
図10は、テストモード後の通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)から再びテストモード(DUT全非選択モード:第1のテストモード)へ移行し、その後再び通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)と移行する場合の各信号の時間的関係を表すタイミングチャートである。
【0125】
図10においては、説明の便宜上、図9の説明に用いた評価セルA0及びA2の2ビットにアクセスする場合を示している。図10において、セレクタ制御信号SELCONT、テスト信号TEST0及びテスト信号TEST1の論理レベルが全て「0」である期間(時刻t1〜t3、時刻t4〜t6、時刻t7〜t9)において、セルテスト回路20は通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)状態にある。そして、残りの期間、すなわちテスト信号TEST0の論理レベルが「1」である期間(時刻t3〜t4、時刻t6〜t7)において、セルテスト回路20はテストモード(DUT全非選択モード:第1のテストモード)状態にある。
【0126】
例えば、評価セルA0を例にとると、時刻t1〜t2において、被測定トランジスタDUTのストレス電圧印加前の初期特性を測定評価する。続く時刻t2〜t3において、評価セルA2の被測定トランジスタDUTが測定評価されている間、評価セルA0にはストレス電圧が印加される。また、時刻t3〜t4においても、全評価セルの被測定トランジスタDUTが全非選択モードにあるから、評価セルA0にはストレス電圧が印加される。従って、評価セルA0について、1回目のストレス時間(t4−t2)経過後、時刻t4〜t5において被測定トランジスタDUTの1回目のストレス電圧印加後の特性を測定評価することになる。また、同様に、更に2回目のストレス時間(t7−t5)経過後、時刻t7〜t8において被測定トランジスタDUTの2回目のストレス電圧印加後の特性を測定評価することになる。
【0127】
同様に、評価セルA2については、1回目のストレス時間が(t5−t3)、2回目のストレス時間が(t8−t6)となり、これら各々のストレス時間は、特性測定時間が評価セル毎に同一とすれば、評価セルA0の一回目及び2回目のストレス時間と同一時間とすることができる。また、テスト信号TEST0の論理レベルが「1」にある時間(時刻t3〜t4及び時刻t6〜7)の時間の設定はユーザが任意に行えるので、上述の1回目のストレス時間、2回目のストレス時間はユーザが任意に設定できる。従って、評価セルA0、A2について、例えば横軸をストレス時間、縦軸を被測定トランジスタのソース・ドレイン間電流としたグラフを作成する場合、同一ストレス時間において評価セルA0、A2についてプロットすることも可能となる。
【0128】
ここで、評価セル(ここでは評価セルA0、A2の2ビット)、ストレス印加の回数(ここでは2回)、測定内容(ここでは電流測定)は例示である。従って、16k全ての評価セルについて、ストレス回数及び時間を変化させ評価することで、同一のストレス時間経過における、例えば閾値電圧特性の変化依存性を求めることも可能であり、16k個の中に異常な(他と比べてNBTI試験における特性変動の大きい)被測定トランジスタDUTがあるかどうかを探し出すことができる。
【0129】
また、上述の通常評価モードにおいては、ランダムアクセスによる測定評価の動作を説明したが、カウンタアクセス(通常評価モードにおける第2のアドレスモード)による測定評価を行うことができる。
図11は、本実施形態における半導体装置が、テストモード後の通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)から、通常評価モード(カウンタアクセス:通常評価モードにおける第2のアドレスモード)へ移行する場合の各信号の時間的関係を表すタイミングチャートである。
【0130】
時刻t1〜t2の期間においては、AY<6:0>=「7Fh」かつAX<6:0>=「7Eh」の評価セルが選択され、図11においては図示しないが、被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、ランダムアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
【0131】
また、時刻t2〜t3の期間においては、AY<6:0>=「7Fh」かつAX<6:0>=「7Fh」の評価セルが選択され、被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、ランダムアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
続いて、時刻t3〜t4の期間においては、全ての評価セルの被測定トランジスタDUTのドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなり、16K個の評価セルの被測定トランジスタDUT全てに、NBTI試験のストレス電圧が印加されることになる(図13におけるDUT全非選択のバイアス状態に相当する)。
【0132】
ストレス印加後の時刻t4〜t5の期間においては、AY<6:0>=「00h」かつAX<6:0>=「00h」の評価セルが選択され、被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、ランダムアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
続く時刻t5〜t6の期間においては、AY<6:0>=「00h」かつAX<6:0>=「01h」の評価セルが選択され、被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、ランダムアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
【0133】
時刻t6において、セレクタ制御信号SELCONTの論理レベルが「1」となると、図4におけるセレクタ制御信号SELCONTの論理反転信号であるSEL信号の論理レベルが「0」となり、セレクタ回路ST0〜ST13は、カウンタアドレス信号CAを選択的に、デコード信号出力回路DC0〜13に対して出力する。
このとき、カウンタ回路CTは、D型フリップフロップDFc0〜Dfc13のRB端子に入力されるカウンタモード設定信号ADRCNTM及び、D端子,CLK端子に接続されたセレクタ回路の切替信号であるカウンタアドレス初期化信号ADRINITの論理レベルがいずれも「1」となる(上述の図6(b)の時刻tcs1またはtcs5に相当する)。これにより、カウンタ回路CTは、カウント動作に移行するが、まだ、クロック信号CLKが入力されないので、QB端子の論理レベル(カウンタアドレス信号CAB<13:0>の論理レベル)は全て「1」である。すなわち、カウンタアドレス信号CAB<13:0>=「3FFFh」である。従って、カウンタアドレス信号CA<13:0>は、「0000h」となり、セレクタ回路ST0〜ST13は、デコード信号出力回路DC0〜13に対して、全て論理レベルが「0」のカウンタアドレス信号CAを出力する。
【0134】
これにより、セルテスト回路20は、「00h」のYアドレスデコード信号AYDEC<6:0>(AYDECB<6:0>は「7Fh」)、「00h」のXアドレスデコード信号AXDEC<6:0>(AXDECB<6:0>は「7Fh」)を出力し、評価セルA0が選択される。選択された評価セルA0の被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、カウンタアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
【0135】
時刻t7において、最初のクロック信号CLKが入力されると、カウンタ回路CTにおけるカウンタ開始アドレスラッチ信号ADRLTCHの論理レベルは「1」となり、D型フリップフロップDFc0〜13は、各D端子からアドレス信号(Yアドレス信号AY0B〜AY6B、Xアドレス信号AX0B〜AX6B)を取り込み、QB端子の論理レベルを遷移させる(上述の図6(b)の時刻tcs2またはtcs6に相当する)。
図11においては、Yアドレス信号<6:0>が「00h」、Xアドレス信号が「02h」であるので、D型フリップフロップDFc8のQB端子の論理レベル(CA8Bの論理レベル)のみ「0」となり、他のD型フリップフロップのQB端子の論理レベルは、全て「1」となる。これにより、カウンタアドレス信号CA<13:0>は、「0100h」(Yアドレス信号AY及びXアドレス信号AXにそれぞれ対応するカウンタアドレス信号CA<6:0>は「00h」、カウンタアドレス信号CA<13:7>は「02h」)となる。
【0136】
セルテスト回路20は、「00h」のYアドレスデコード信号AYDEC<6:0>及び「02h」のXアドレスデコード信号AXDEC<6:0>を出力するとともに、「7Fh」のYアドレスデコード信号AYDECB<6:0>及び「7Dh」のXアドレスデコード信号AXDECB<6:0>を出力する。これにより、半導体装置においては、該当するアドレスの評価セルが選択され、当該評価セルの被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、カウンタアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
【0137】
すなわち、セルテスト回路20に入力されるアドレス信号の論理レベルに応じて、カウント動作における開始アドレスが設定され、該当する評価セルの被測定トランジスタDUTが測定評価される。
最初のクロック信号CLKが立ち下がると(上述の図6(b)の時刻tcs3またはtcs7に相当する)、カウンタアドレス初期化信号ADRINITの論理レベルは「0」となり、各D型フリップフロップのD端子はアドレス信号と電気的に非接続にされ、各QB端子と電気的に接続される。また、D型フリップフロップDFc0のCLK端子には、クロック信号CLKが入力され、その他のD型フリップフロップのCLK端子は、前段のD型フリップフロップのQB端子と電気的に接続される。
以降、時刻t8,t9,t10におけるクロック信号CLKの立ち上がりに同期して、カウンタ回路CTは、カウント動作を行い、カウンタアドレス信号CA<13:0>は、「0100h」を開始アドレスとして、「0101h」、「0102h」、「0103h」と1ビットずつインクリメントされていく。
【0138】
セルテスト回路20は、Yアドレスデコード信号AYDEC<6:0>を「00h」から「01h」、「02h」、「03h」と順に遷移させ、Xアドレスデコード信号AXDEC<6:0>を「02h」に保持する。また、図示しないが、Yアドレスデコード信号AYDECB<6:0>を「7Fh」から「7Eh」、「7Dh」、「7Ch」と順に遷移させ、Xアドレスデコード信号AXDECB<6:0>を「7Dh」に保持する。時刻t8〜t9、時刻t9〜t10、時刻t10〜t11のいずれの期間においても、選択される評価セルの被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、カウンタアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
【0139】
このように、カウンタアクセスにおいても、主ドレインフォース線DFに0.95V、主ソースフォース線SFに1.0V、主ゲートフォース線GFに0.6Vを供給することで、ランダムアクセスと同じく、評価セルの被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなる。これにより、被測定トランジスタDUTのソース端子からドレイン端子へ電流が流れるので、上述の通りドレイン電源端子DFPまたはソース電源端子SFPと電源供給装置との間に直列に接続された電流計により、選択される評価セルのみの電流を測定できる。
【0140】
また、評価セル以外の(16K−1)個の評価セルについては、ランダムアクセスと同じく、選択回路10のうちNAND回路10aの出力の論理レベルが「1」であり、ドレインストレス線DVS及びソースストレス線SVSに3.0V、ゲートストレス線GVSに0Vが供給される。これにより、被測定トランジスタDUTのドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなり、被測定トランジスタDUTはNBTI試験におけるストレス電圧が印加されていることになる。
【0141】
また、カウンタアクセスにおいても、先の図10におけるランダムアクセスと同じく、評価セルの被測定トランジスタDUTに追加ストレスを加えることが可能である。
図12は、本実施形態における半導体装置が、図11における通常評価モード(カウンタアクセス:通常評価モードにおける第2のアドレスモード)から、テストモード(全評価セル非選択:第1のテストモード)へ移行し、その後再び通常評価モード(カウンタアクセス:通常評価モードにおける第2のアドレスモード)へと移行する場合の各信号の時間的関係を表すタイミングチャートである。
図12において、時刻t6〜t11の期間における半導体装置の動作は、図11における時刻t6〜t11の期間における動作と同じである。
【0142】
時刻t11において、セルテスト回路20は、テスト信号TEST0の論理レベルが「1」になると、「00h」のYアドレスデコード信号AYDEC<6:0>及び「00h」のXアドレスデコード信号AXDEC<6:0>を出力するとともに、「00h」のYアドレスデコード信号AYDECB<6:0>及び「00h」のXアドレスデコード信号AXDECB<6:0>を出力する。従って、全ての評価セルの選択回路10のうちNAND回路10aの出力の論理レベルが「1」、論理反転回路10bの出力の論理レベルが「0」となる。これにより、全ての評価セルの被測定トランジスタDUTのドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなり、16K個の評価セルの被測定トランジスタDUT全てに、NBTI試験のストレス電圧が印加されることになる(図13におけるDUT全非選択のバイアス状態に相当する)。
【0143】
また、カウンタ制御回路CTMSにおいて、カウンタモード設定信号ADRCNTMの論理レベルが「0」になるので(上述の図6(b)の時刻tcs4に相当する)、カウンタ回路CTにおいては、カウンタモード設定信号ADRCNTMが入力されるD型フリップフロップDFc0〜13の各RB端子の論理レベルは全て「0」となる。これにより、カウンタアドレス信号CA<13:0>は、「0000h」へとリセットされ、Yアドレス信号AY及びXアドレス信号AXにそれぞれ対応するカウンタアドレス信号CA<13:7>は「00h」、カウンタアドレス信号CA<6:0>は「00h」となる。
【0144】
時刻t12において、テスト信号TEST0の論理レベルが「0」となると、カウンタ回路CTにおいて、D型フリップフロップDFc0〜Dfc13のRB端子に入力されるカウンタモード設定信号ADRCNTM及び、D端子,CLK端子に接続されたセレクタ回路の切替信号であるカウンタアドレス初期化信号ADRINITの論理レベルがいずれも「1」となる(上述の図6(b)の時刻tcs1またはtcs5に相当する)。
これにより、カウンタ回路CTは、カウント動作に移行するが、まだ、クロック信号CLKが入力されないので、QB端子の論理レベル(カウンタアドレス信号CAB<13:0>の論理レベル)は全て「1」である。すなわち、カウンタアドレス信号CAB<13:0>=「3FFFh」である。従って、カウンタアドレス信号CA<13:0>は、「0000h」であるので、セレクタ回路ST0〜ST13は、デコード信号出力回路DC0〜13に対して、全て論理レベルが「0」のカウンタアドレス信号CAを出力する。
【0145】
これにより、セルテスト回路20は、「00h」のYアドレスデコード信号AYDEC<6:0>(AYDECB<6:0>は「7Fh」)、「00h」のXアドレスデコード信号AXDEC<6:0>(AXDECB<6:0>は「7Fh」)を出力し、評価セルA0が選択される。選択された評価セルA0の被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、カウンタアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
【0146】
時刻t13において、最初のクロック信号CLKが入力されると、カウンタ回路CTにおけるカウンタ開始アドレスラッチ信号ADRLTCHの論理レベルは「1」となり、D型フリップフロップDFc0〜13は、各D端子からアドレス信号(Yアドレス信号AY0B〜AY6B、Xアドレス信号AX0B〜AX6B)を取り込み、QB端子の論理レベルを遷移させる(上述の図6(b)の時刻tcs2またはtcs6に相当する)。
図12においては、Yアドレス信号<6:0>が「04h」、Xアドレス信号が「02h」であるので、D型フリップフロップDFc2及びD型フリップフロップDFc8のQB端子の論理レベル(カウンタアドレス信号CA2B及びCA8Bの論理レベル)のみが「0」となり、他のD型フリップフロップのQB端子の論理レベルは、全て「1」となる。すなわち、CAB<13:0>=「3EFBh」である。これにより、カウンタアドレス信号CA<13:0>は、「0104h」(Yアドレス信号AYに対応するカウンタアドレス信号CA<6:0>は「04h」、Xアドレス信号AXに対応するカウンタアドレス信号CA<13:7>は「02h」)となる。
【0147】
セルテスト回路20は、「04h」のYアドレスデコード信号AYDEC<6:0>及び「02h」のXアドレスデコード信号AXDEC<6:0>を出力するとともに、「7Bh」のYアドレスデコード信号AYDECB<6:0>及び「7Dh」のXアドレスデコード信号AXDECB<6:0>を出力する。これにより、半導体装置においては、該当するアドレスの評価セルが選択される。選択された評価セルの被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、カウンタアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
【0148】
最初のクロック信号CLKが立ち下がると(上述の図6(b)の時刻tcs3またはtcs7に相当する)、カウンタアドレス初期化信号ADRINITの論理レベルは「0」となり、各D型フリップフロップのD端子はアドレス信号と電気的に非接続にされ、各QB端子と電気的に接続される。また、D型フリップフロップDFc0のCLK端子には、クロック信号CLKが入力され、その他のD型フリップフロップのCLK端子は、前段のD型フリップフロップのQB端子と電気的に接続される。
以降、時刻t14,t15,t16におけるクロック信号CLKの立ち上がりに同期して、カウンタ回路CTは、カウント動作を行い、カウンタアドレス信号CA<13:0>は、「0104h」を開始アドレスとして、「0105h」、「0106h」、「0107h」と1ビットずつインクリメントされていく。
【0149】
セルテスト回路20は、Yアドレスデコード信号AYDEC<6:0>を「04h」から「05h」、「06h」、「07h」と順に遷移させ、Xアドレスデコード信号AXDEC<6:0>を「02h」に保持する。また、図示しないが、Yアドレスデコード信号AYDECB<6:0>を「7Bh」から「7Ah」、「79h」、「78h」と順に遷移させ、Xアドレスデコード信号AXDECB<6:0>を「7Dh」に保持する。時刻t14〜t15、時刻t15〜t16、時刻t16〜t17のいずれの期間においても、選択される評価セルの被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、カウンタアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
このように、カウンタアクセスにおいても、ランダムアクセスと同じく、評価セルの被測定トランジスタDUTに追加ストレスを加えることが可能である。
【0150】
図13は、上述した本発明の半導体装置における被測定トランジスタの評価方法を、バイアス状態と併せて整理した図である。図中のNoとして、図8における動作モード分類と同じ番号を用いている。
図13に示すように、通常評価モード(図中のNo1、2で示す)においては、主ドレインフォース線DFに0.95V、主ソースフォース線SFに1.0V、主ゲートフォース線GFに0.6Vを供給する。これにより、評価セルの被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる。従って、ドレイン電源端子DFPまたはソース電源端子SFPと電源供給装置との間に直列に接続された電流計により、被測定トランジスタDUTの電流を測定できる。
【0151】
なお、通常評価モードにおいて測定できる項目は上述のIonだけではない。例えば、主ドレインフォース線DFに0V、主ソースフォース線SF及び主ゲートフォース線GFに1.0Vを供給し、評価セルの被測定トランジスタDUTのドレイン端子電圧VDを0V、ソース端子電圧VS及びゲート端子電圧VGを1Vとすることで、ソース・ドレイン間電圧1Vでのオフ電流(Ioff)も測定できる。
また、主ドレインフォース線DFに0V、主ソースフォース線SFに1Vを供給した状態で、主ゲートフォース線GFに供給する電圧を所望の範囲で変化させ、例えば1マイクロアンペアのソース電流が流れる電圧を求めることで、評価セルの被測定トランジスタDUTのソース・ドレイン間電圧1Vでの閾値電圧(Vt)も求めることができる。
【0152】
また、評価セル以外の残りの(16K−1)個の評価セルについては、ドレインストレス線DVS及びソースストレス線SVSに3.0V、ゲートストレス線GVSに0Vを供給することで、被測定トランジスタDUTのドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなり、NBTI試験におけるストレス電圧が印加される状態となる。
【0153】
また、図13に示すように、第2のテストモード(図中のNo3で示すDUT全選択)では、全ての評価セルが同時に選択されるため、ドレイン電源端子DFP、ゲート電源端子GFP及びソース電源端子SFPを介して全評価セルの被測定トランジスタDUTに各電圧を印加することにより、全ての被測定トランジスタDUT一括の特性評価を行うことができる。
具体的には、主ドレインフォース線DFにドレイン電圧VD=0.95Vを供給し、主ソースフォース線SFにソース電圧VS=1.0Vを供給し、主ゲートフォース線GFにゲート電圧VG=0.6Vを供給することで、16k個の評価セルの被測定トランジスタDUT各々において、ドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる。
【0154】
従って、ドレイン電源端子DFPまたはソース電源端子SFPと電源供給装置との間に直列に接続された電流計により、16k個の被測定トランジスタDUTの電流を測定できる。また、測定結果を16kで除することによりDMAにおける被測定トランジスタDUTの平均電流を求めることができる。例えば、本テストモードを用いることで、製造後の半導体装置が所望のデバイス特性を示すかどうかを短時間に知ることができる。
また、上述の通常評価モードと同様に主ドレインフォース線DF、主ソースフォース線SF及び主ゲートフォース線GFに電圧を供給し、測定評価することで、16k個の被測定トランジスタDUTのIoff、Vtも測定できる。
【0155】
一方、図13に示すように、第1のテストモード(図中のNo4で示すDUT全非選択)では、16k個全ての評価セルの被測定トランジスタDUTにストレス電圧を印加できる。具体的には、ドレインストレス線DVS及びソースストレス線SVSに3.0V、ゲートストレス線GVSに0Vを供給することで、各々の被測定トランジスタDUTのドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなり、16k個の被測定トランジスタDUT全てにNBTI試験におけるストレス電圧が印加される状態となる。
【0156】
以上のように、本実施形態に係る半導体装置を用いることにより、通常評価モード(ランダムアクセス及びカウンタアクセス)においては、任意の評価セルの被測定トランジスタDUTのトランジスタ特性を評価でき、当該評価期間中において、その他の評価セルの被測定トランジスタDUTにはストレス電圧を印加できる。また、第1のテストモードにおいては、すべての評価セルの被測定トランジスタDUTにストレス電圧を印加できる。従って、通常評価モードにおいて被測定トランジスタDUTの特性評価を行い、第1のテストモードに移行してストレス電圧を印加し、更に通常評価モードに移行して被測定トランジスタDUTの特性評価を行う場合、評価セルの被測定トランジスタDUTは、測定評価している時間以外においてはストレス電圧が印加される状態にあるため、上述した測定が後になる被測定トランジスタの特性が回復してしまうという問題を解決できる。
【0157】
なお、図11を用いて説明したように、通常評価モードにおいては、セレクタ制御信号SELCONTの論理レベルによってランダムアクセスとカウンタアクセスとのいずれか一方を用いることができる。どちらのアクセス方式であっても、選択された評価セルの被測定トランジスタの評価方法は、上述の通り同じであるので、いずれのアクセス方式を採っても、評価セルの被測定トランジスタDUTは、測定評価している時間以外においてはストレス電圧が印加される状態にある。
【0158】
また、全ての評価セルに加わるストレス時間を同一にできる。上述の図9を用いて説明すると、最初の通常評価モードの時間(時刻t1〜t2)の間に16K全ての評価セルの被測定トランジスタDUTの測定を順番に行い、第1のテストモードの時間(時刻t2〜t3)において、全ての評価セルの被測定トランジスタDUTにストレス電圧を印加する。次に、続く通常評価モードの時間(時刻t3〜t4)の間に、先の時刻t1〜t2と同じ順番で全ての評価セルの被測定トランジスタDUTの測定を行う。こうすれば、全ての評価セルの被測定トランジスタDUTのストレス電圧印加時間を、1個の評価セルに要する時間×(16K−1)+テストモード時間(t3−t2の時間に相当する)とすることができる。従って、本実施形態に係る半導体評価回路を用いることにより、全評価セルの被測定トランジスタDUTのストレス電圧印加時間を等しくでき、高精度のTEGを提供できる。
【0159】
また、本実施形態の半導体装置においては、アドレス信号とカウンタ回路CTの出力を、セレクタ制御信号SELCONTの論理レベルに応じて切り替える回路構成をとっているが、例えば、セレクタ制御信号SELCONTの論理レベルを「1」、Yアドレス信号AY<6:0>及びXアドレス信号AX<6:0>の論理レベルを「0」に固定しておくことで、カウンタアクセスモードのみで評価することが可能である。そのときは、アドレス入力ピンが必要なくなる。従って、例えば本発明の実施形態に係わる半導体評価回路をパッケージ組み立て後に多数同時に測定評価する場合などは、評価用のピン数を大幅に削減することができる効果を奏する。
【0160】
また、本発明の実施形態のように、ランダムアクセスとカウンタアクセスを有することで、以下のような利点がある。
(1)初期特性の測定においては、半導体装置全体の被測定トランジスタDUTを評価する際、評価セルを変えるたびにアドレス入力をする必要をなくすため、クロック信号CLKで制御できるカウンタアクセスモードで特性評価する。例えば、Yアドレス信号AY<6:0>及びXアドレス信号AX<6:0>を、「00h」、「00h」として評価セルA0に開始アドレスを設定し、以降クロック信号CLKを入力させることで、カウンタ回路CTにより「7Fh」、「7Fh」まで(上述の評価セルA2)までカウントアップして、全ての被測定トランジスタDUTの初期特性を取得することができる。
【0161】
(2)次に、(1)でデータを取得した後、DMA内の特定領域で正規分布から外れる異常特性の被測定トランジスタDUTが集まっているなどの問題が起きた場合、アドレスが判明しているその領域を再度、詳細に評価しなおす必要がある。この場合、ランダムアクセスとカウンタアクセスを組み合わせ特性評価することができる。例えば、かかる特定領域がDMAの外周の同一Xアドレス沿いに発生している場合、Xアドレスのアドレス及び領域におけるYアドレスの最下位アドレスを入力し、その後セレクタ制御信号SELCONTの論理レベルを「1」とし、クロック信号CLKを入力していくことで、上記特定領域領域内の被測定トランジスタDUTを、更に詳細に測定評価を行うことができる。
【0162】
(3)また、上記(1)或いは(2)の評価において、正規分布から大きく外れる異常な被測定トランジスタDUTが複数見つかった場合、その被測定トランジスタDUTを特定し詳細評価を行う必要がある。この場合、ランダム読み出しモードを使用して、当該被測定トランジスタDUTのアドレスを直接入力して、詳細に測定評価を行うことができる。
このように、本発明の半導体装置は、その評価の目的によって、各種モードを使い分けることができる。
【0163】
なお、上記(2)、(3)における測定評価においては、(1)と同じドレイン、ソース及びゲート電圧を主ドレインフォース線DF等に供給してもよいが、更に詳細に評価を行ってもよい。例えば、該当する評価セルを選択して、主ドレインフォース線DFに1V、主ソースフォース線SFに0Vを供給して、主ゲートフォース線GFに供給する電圧を1Vから0Vへ変化させ、VG−ID曲線を求めてもよい。
また、例えば、主ソースフォース線SFに0Vを、主ゲートフォース線GFに供給する電圧を数点に固定(例えば0.75V、0.5V、0.25V、0Vの4点に固定)して、それぞれの主ゲートフォース線GFへの供給電圧において、主ドレインフォース線DFに供給する電圧を1Vから0Vまで変化させ、VD−ID曲線を求めてもよい。
【0164】
次に、図14〜図17を用いて、半導体装置の評価における測定環境等について説明する。
図14は、本発明の実施形態における半導体装置のレイアウト概念図を示す。図14において、P1〜P35は、パッド電極を示している。また、図中、制御回路は、上述のXセレクト用プリデコーダPDX、Yセレクト用プリデコーダPDY、Xセレクト用メインデコーダMDX、Yセレクト用メインデコーダMDY及びセルテスト回路20を含んで構成されている。16k個の評価セルは、図示はしないが、マトリックス状に配置され、図中のDUTアレイ1〜4内に4kずつ配置されている。
【0165】
図15は、図14における各パッド電極の仕様図であり、パッド番号P、パッド名及び内容(用途)を示している。図15において、電源電圧等を供給するパッドがパッド電極P1〜P3へ、被測定トランジスタDUTの評価用パッドがパッド電極P5〜P10へ、被測定トランジスタDUTへのストレス電圧印加用パッドがパッド電極P11〜P13へ、セルテスト回路20へ入力される制御信号等及びアドレス信号用パッドがP15〜P35へと割り当てられている。
【0166】
図14において、16k個の評価セルを、DUTアレイ1〜4に4kずつ4分割しているのは、各評価セルへの、パッド電極P1〜P3からの電源配線、パッド電極P5〜P10からの測定用電源配線、パッド電極P11〜13からのストレス印加用配線等の配線抵抗を小さくすることで電圧降下を抑え、被測定トランジスタDUTを精度良く測定するためである。
【0167】
また、16k個の評価セルは、DUTアレイ1〜4へ4kビットずつ分割されることで、DUTアレイ毎に回路定数(ゲート幅W,ゲート長L等)の異なる被測定トランジスタDUTを配置し、測定評価をすることができる。例えば、DUTアレイ1〜4において、被測定トランジスタDUTのWを同一サイズとし、Lのサイズはアレイ毎に異なるものとして、ストレス印加によるVt等の特性変動のL依存性のデータを取得することが出来る。また、Lを同一サイズとし、WのサイズをDUTアレイ1〜4各々において異なるものとしてW依存性を取得する、或いは、L及びWをDUTアレイ1〜4各々において異なるものとしてゲート面積依存性を取得することができる構成としてもよい。
【0168】
また、以上の例に限らず、各々のDUTアレイ内で、被測定トランジスタDUTの寸法を更に変える構成としてもよい。或いは、レイアウトにおいてL又はWの寸法を変更することなく、例えばウエハー製造の際に、専用のレチクル(フォトマスク)を準備し、アレイ1〜4における被測定トランジスタのゲート酸化膜厚をアレイ毎に変えることも可能である。一般にはゲート酸化膜厚が薄くなるにつれ、NBTI耐性は悪くなると言われているので、プロセス開発におけるゲート酸化膜厚を決定する際に、4種類の膜厚に対応するNBTI評価特性を一回の評価で採取することができ、プロセス条件設定を迅速に行うこともできる。
【0169】
なお、DUTアレイ1〜4のうちのいずれのアレイが選択されるかは、MSB及びその一つ下位のアドレスにどのアドレスを用いるかによって決定されるが、上述の実施例においては、Xアドレス信号AX6及びAX5が、かかるアドレスに該当する。例えば、Xアドレス信号AX6及びAX5の論理レベルの組み合わせ(AX6、AX5)によって、(0、0)の場合はDUTアレイ1、(0,1)の場合はDUTアレイ2、(1,0)の場合はDUTアレイ3、(1,1)の場合はDUTアレイ4の評価セルが選択されるように構成される。
【0170】
また、図14において、PAD配置をチップ(半導体装置)の一辺に平行な直線上に1列に配置しているのは、4チップ(複数チップ)同時測定を容易にするためである。この理由を図16及び図17を用いて説明する。
図16は、半導体装置が、パッド電極形成工程まで製造された後に行う4チップ(複数の半導体装置)同時測定の概念図である。
また、図17は、4チップの同時測定に用いられるプローブカードの端子仕様を示す図であり、プローブカードの端子番号Qと、端子名及び内容(用途)、4チップの番号(1〜4)及びパッド番号Pが示されている。
【0171】
図16において、プローブ針は、各チップのパッド電極P35(図15におけるYアドレス信号AY6)に接触されるプローブ針のみを示している。4本のプローブ針は、図17に仕様を示すプローブカード(図16において図示せず)に電気的に接続され、プローブカードにおいてプリント配線により短絡されるか、或いはプローブカードが装着されるテスタ(半導体評価装置)のパフォーマンスボード上で短絡される。そして、テスタにより端子Q44(Yアドレス信号AY6)に電圧を供給すれば、プローブカードの4本のプローブ針を介して、4チップのパッド電極P35には同じ電圧が供給される。なお、4チップが同時測定される本プローブカードにおいては、テスタの使用ピン数(端子数)を削減するために、他のピンの大半も共通化されている。
【0172】
例えば、テスタにより、図17に仕様を示すプローブカードの端子Q31〜44へ電圧を供給する。対応する4チップのアドレス信号入力パッド電極P19〜P35には、それぞれのチップに接触されるプローブ針を介して、4チップにおいて同一の電圧が供給されることになる。また、セルテスト回路20に入力される制御信号は、端子Q45〜48に相当し、全て4チップ共通であるので、図17に仕様を示すプローブカードを用いることで、4チップの動作モードは同じになる。
【0173】
また、端子Q1〜6に相当する電源電圧(VDD)、接地電圧(GND)、ストレス電圧(ゲート電源線、ドレイン電源線、ソース電源線にそれぞれ印加されるG STRESS、D STRESS、S STRESS)及び被測定トランジスタへのバックバイアス電圧供給用のウェル電圧(WELL)は、4チップに共通に供給され、4チップは同じ電源電圧で動作し、同じストレス電圧が印加される。
一方、端子Q7〜30は、被測定トランジスタDUTの測定評価に用いる端子であり、チップ1〜4に供給するバイアスを個別に設定できるように、チップ毎、パッド電極毎に別々に設けられている。すなわち、図17に仕様を示すプローブカードを用いることで、これらのパッド電極に供給される電圧を4チップにおいて各々異なる電圧とすることが可能である。
【0174】
例えば、図17に仕様を示すプローブカードを用いて、4チップを、通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)から、テストモード(DUT全非選択モード:第1のテストモード)へ移行させ、その後、再び通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)へ移行させる場合を例にとり説明すると、4チップの動作は次の動作になる。なお、プローブカードの端子Q3(ゲートストレス端子)には0V、端子Q4(ドレインストレス端子)及び端子Q5(ソースストレス端子)には3Vが、それぞれ供給されているものとする。
【0175】
端子Q1、2及び6(VDD,GND、WELL)に所定の電圧(例えばVDD=1.2V、GND=0V,WELL=1.2V)を供給し、端子Q45に入力されるテスト信号TEST0、端子Q46に入力されるテスト信号TEST1及び端子Q48に入力されるセレクタ制御信号SELCONTの論理レベルを「0」(電圧レベル0V)にすると、チップ1〜4は通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)となる。
【0176】
例えば、Yアドレス信号AY<6:0>=「00h」、Xアドレス信号AX<6:0>=「00h」と設定すると、チップ1〜4各々において、上述の評価セルA0が選択される。端子Q10、16、22及び28に0.95Vを、端子Q12、18、24、30に1.0Vを、端子Q8、14、20及び26に0.6Vを供給すると、各々のチップにおいて、主ドレインフォース線DFにドレイン電圧VD=0.95V、主ソースフォース線SFにソース電圧VS=1.0V、主ゲートフォース線GFにゲート電圧VG=0.6Vが供給される。
これにより、チップ1〜4各々において、評価セルA0の被測定トランジスタDUTのドレイン端子電圧VD(A0)は0.95V、ソース端子電圧VS(A0)は1.0V、ゲート端子電圧VG(A0)は0.6Vとなり、ソース端子からドレイン端子へ電流が流れる。テスタにおいてソース端子に対応する端子Q12、18、24、30から流れ出る電流をモニターすれば、被測定トランジスタDUTの電流値を個別に取得できる。
【0177】
なお、被測定トランジスタDUTのドレイン、ソース、ゲートの各端子に対応するテスタにおける端子は、図17に示すようにチップ毎に設けられているので、上述のようにチップ1〜4へ同一電圧を供給せず、個別に電圧を供給して異なる条件で被測定トランジスタDUTを測定評価してもよい。
また、各チップの評価セルA0の被測定トランジスタDUTを評価している期間において、残りの(64k−4)個の被測定トランジスタDUTには、端子Q3〜Q5よりストレス電圧が印加され、各々のドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなる。すなわち、これらの被測定トランジスタDUTはNBTI試験におけるストレス電圧が印加される状態となる。
【0178】
また、このモードにおいて、ユーザがYアドレス信号AY<6:0>及びXアドレス信号AX<6:0>を自由に設定することにより、所望のXY座標(行及び列)に配置されている評価セルの被測定トランジスタDUTを測定評価できる。
例えば、Yアドレス信号AY<6:0>及びXアドレス信号AX<6:0>を、AY<6:0>=「00h」かつAX<6:0>=「00h」から、Xアドレス信号AX0をLSB、Yアドレス信号AY6をMSBとして1ビットずつ変化させていき、最後にアドレスをAY<6:0>=「7Fh」かつAX<6:0>=「7Fh」とする。そして、それぞれの期間において評価セルの被測定トランジスタDUTの電流を測定評価することで、64K個の評価セルの被測定トランジスタDUT全ての電流を、図9の動作説明において述べた16k個の測定時間と同じ時間で測定評価することができる。
【0179】
次に、端子Q45に入力されるテスト信号TEST0の論理レベルを「1」(電圧レベル1.2V)にすると、チップ1〜4はテストモード(DUT全非選択モード:第1のテストモード)へ移行する。そして、64k個の被測定トランジスタDUTには、端子Q3〜Q5よりストレス電圧が印加され、各々のドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなる。すなわち、全ての被測定トランジスタDUTはNBTI試験におけるストレス電圧が印加された状態となる。
【0180】
次に、端子Q45に入力されるテスト信号TEST0の論理レベルを「0」(電圧レベル1.2V)にすることで、4チップは再び通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)へ移行する。上に述べた通常評価モードと同じく、AY<6:0>=「00h」かつAX<6:0>=「00h」から、Xアドレス信号AX0をLSB、Yアドレス信号AY6をMSBとして1ビットずつ変化させていき、最後にアドレスをAY<6:0>=「7Fh」かつAX<6:0>=「7Fh」とする。そして、それぞれの期間において評価セルの被測定トランジスタDUTの電流を測定評価することで、NBTI試験におけるストレス電圧印加後の64K個の評価セルの被測定トランジスタDUT全ての電流を、測定評価することができる。
【0181】
このように、4チップ同時測定においては、一つの被測定トランジスタDUTの測定評価に要する時間を1チップ測定のときと同じ時間にすれば、全ての被測定トランジスタDUTの測定評価時間を1チップ測定と同じ時間にできる。すなわち、同じ時間で4倍の被測定トランジスタの測定評価を行うことができる。しかし、それだけにとどまらず、NBTI試験を行う被測定トランジスタDUTの数も、同一時間(テスト信号TEST0の論理レベルが「1」の期間)において4倍にできる。
なお、上述した4チップ同時測定においては、図9を用いて説明した1チップにおける動作モードの移行と同じ例について説明したが、図10の動作に相当するストレス追加、図11の動作に相当するランダムモードからカウンタモードへの移行、図12の動作に相当するカウンタモードにおけるストレス追加についても、4チップ同時測定可能である。いずれにおいても、図17に仕様を示すプローブカードを用いて、被測定トランジスタDUTを測定評価する際、選択される評価セルのXY座標(行及び列)は、チップ1〜4において同じとなる。
【0182】
また、当該座標の評価セルの被測定トランジスタDUTを測定評価しているときは、他の被測定トランジスタDUTは、同じストレス電圧が印加される。また、DUT全非選択モード(図13のNo.4に示す)においては、4チップ全ての被測定トランジスタDUTには、同じストレス電圧が印加される。
なお、DUT全選択モード(図13のNo.3に示す)においては、16k個の被測定トランジスタDUT一括のIon,Ioff、Vtを測定できるが、4チップ同時測定においては、チップ1〜4の各々について測定端子が別々に設けられているので、異なるバイアス条件で上記各項目を測定できる。
【0183】
また、図17に仕様を示す同時測定用プローブカードを用いることで、テスタによる測定における使用端子数を削減できる。半導体装置4チップの測定に必要なプローブカードの端子数は、本来、図15に示すパッド電極30個の4倍の120であるが、本プローブカードを用いてパッド電極の大半を共通化することで、合計48個の端子で済ますことができ、テスト測定時における使用端子数を削減できる。
また、図14に示すように、半導体装置のレイアウトにおいて、全パッド電極を、半導体装置を構成するチップの一辺に平行な直線上に配置する構成としたので、例えば4チップ同時測定したときにおいても、プローブカードのプローブ針が交叉することはない。図16において、チップ1,2のパッド電極に接触されるプローブ針は、各パッドから図面上向き奥に真っ直ぐに伸び、チップ3,4のパッド電極に接触されるプローブ針は、各パッドから図面上向き手前に真っ直ぐに伸び、各々のプローブ針はプローブカードに接続される。従って、チップの一辺に平行な直線上に全パッドを配置する構成としたことで、プローブカードにおいて各プローブ針が交叉しない構成となり、容易に複数チップ同時測定が可能となっている。
【0184】
なお、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、上述した例においては、被測定トランジスタとしてPチャネル型MOSトランジスタを例に説明したが、被測定トランジスタはNチャネル型MOSトランジスタであってもよい。
本実施形態によれば、評価セルの被測定トランジスタのドレイン端子及びソース端子に異なるストレス電圧を印加することが可能なので、被測定トランジスタがNチャネル型MOSトランジスタの場合、例えば、ストレス電圧が印加される第1のテストモードにおけるドレイン端子電圧VDを3.0V、ソース端子電圧VSを0V、ゲート端子電圧VGを1.5Vとして、ホットキャリアによる特性劣化の評価を行うこともできる。
【0185】
また、上記実施形態では、評価セルの内部回路構成として図2に示す回路を例示して説明したが、これに限定されず、例えば図19に示すような評価セルの変形例を採用しても良い。
図19において、第8のトランジスタT8は、Xセレクト信号XS1及び列選択線Y1に供給されるYセレクト信号YS1に応じて、ドレインストレス線DVS(ドレイン電源線)と自己の被測定トランジスタDUTのソース端子を接続または非接続とするものである。
また、図18は、図19に示した評価セルを搭載した半導体装置の回路構成図であり、図1に示す半導体装置と違う点は、ソースストレス端子SVSPを備えない点である。被測定トランジスタがPチャネル型MOSトランジスタであってNBTI試験を行う場合、第1のテストモードにおけるストレス電圧印加において、ソース電圧とドレイン電圧に差を設ける必要はないことから、ソースストレス端子SVSPを省略し、パッド電極の個数を削減したものである。
【0186】
また、被測定トランジスタDUTの個数は上述した例に限定されない。例えばm=1024、n=1024として、計1メガ個の評価セル各々に被測定トランジスタDUTを備える構成としてもよい。この場合、Xアドレス信号AX<9,0>及びYアドレス信号AY<9,0>の20ビットがセルテスト回路20に入力される構成となる。
【0187】
また、行と列の関係を入れ替えてもよい。例えば、上述の例では、MSBをXアドレス信号AX6、LSBをYアドレス信号AY0としたが、これに限定されるものではない。例えば、LSBからMSBのアドレスをAX2〜6、AY0〜6、AX0,AX1の順番としてもよい。この場合、1チップにおいて4アレイ構成をとる場合、アレイ切替のアドレス信号はAX1及びAX0となり、DUTアレイ1は、両アドレス信号の論理レベルを(A1、A0)とした場合、(A1,A0)=(0、0)で、アレイ2は(A1,A0)=(0、1)で、アレイ3は(A1,A0)=(1,0)で、アレイ4は(A1,A0)=(1,1)で各々選択される構成としてよい。
【0188】
このとき、図4に示したセレクタ回路ST0〜ST13に入力されるアドレス信号及びカウンタ回路CTのD型フリップフロップDFc0〜DFc13に入力されるアドレス信号は、上述のLSBからMSBで定められたアドレス信号及びその論理反転信号が順番に入力される構成となる。
なお、アレイ分割数は4に限定されるものではなく、Yアドレス信号及びXアドレス信号のうちから、任意のj(jは正の整数)ビットのアドレスを選ぶことにより分割できる。例えばj=3とすれば、アレイ分割は8であり、DUTアレイ1〜8を3ビットのアドレス信号を用いて切り替える構成とすることができる。
【0189】
また、上記実施形態では、同時測定するチップ数を4として、説明したが、この数字に限られるものではない。チップの一辺に平行する直線に対して垂直方向に2個、該直線と同一方向にk(kは正の整数)個配置し、測定に対応可能なプローブカードを準備して、2×k個のチップを同時測定してもよい。
【0190】
また、上記実施形態では、副ドレインフォース線、副ソースフォース線及び副ゲートフォース線の3本を列方向に設け、副ドレインセンス線、副ソースセンス及び副ゲートセンス線の3本を行方向に設けた場合を例示したが、これらフォース線とセンス線は、行方向と列方向のどちらに設けるか決まっているわけではない。例えば、フォース線とセンス線の全て(6本)を行方向または列方向の一方に設けてもよいし、または、フォース線とセンス線とをペアにして、ドレインフォースとドレインセンス、ゲートフォースとゲートセンス、ソースフォースとソースセンスというような組み合わせで、行方向2本、列方向4本としてもよい。
【0191】
本発明の半導体装置では、図8に示すように、テスト信号としてテスト信号TEST0及びTEST1の2信号を使い、第1のテストモード(DUT全非選択)と第2のテストモード(DUT全選択)との2つのモードを設けている。しかし、本発明の最大のポイントは、全評価セルを非選択にして、全DUTに一括してストレスを印加するものである。この主旨から、本発明の半導体装置は、必要最小限の機能として、第1のテストモードによりDUTを全非選択とする機能を有すればよい。もし、ピン数(外部端子数)を削減したい場合、テスト信号を1つにし、第1のテストモード(DUT全非選択)と通常評価モードとを切り換えるようにすることで、更にピン数を削減できる。
【符号の説明】
【0192】
C11,C21,Cn1,C1m,A0,A1,A2…評価セル、
DF…主ドレインフォース線、GF…主ゲートフォース線、SF…主ソースフォース線、DF1,DF2,DFm…副ドレインフォース線、
GF1,GF2,GFm…副ゲートフォース線、
SF1,SF2,SFm…副ソースフォース線、
DS…主ドレインセンス線、GS…主ゲートセンス線、SS…主ソースセンス線、
DS1,DS2,DSn…副ドレインセンス線、
GS1,GS2,GSn…副ゲートセンス線、
SS1,SS2,SSn…副ソースセンス線、
DVS…ドレインストレス線、GVS…ゲートストレス線、SVS…ソースストレス線、Y1,Y2,Ym…列選択線、X1,X2,Xn…行選択線、
PSW1,PSW2,PSWm…電源線切替回路、
SSW1,SSW2,SSWn…検出線切替回路、
DUT,DUT11,DUT1m,DUTn1…被測定トランジスタ、
10…選択回路、10a…NAND回路、10b…論理反転回路、20…セルテスト回路、DC,DC0,DC1,DC6,DC7,DC13…デコード信号出力回路、
ST,ST0,ST1,ST6,ST7,ST13…セレクタ回路、CT…カウンタ回路、CTMS…カウンタ制御回路、
DFc0,DFc1,DFc2,DFc8,DFcs1,DFcs2…D型フリップフロップ、
AY,AYB,AY0,AY6,AY0B…Yアドレス信号、AX,AXB,AX0,AX6,AX0B…Xアドレス信号、
CA,CAB,CA0,CA2B,CA13…カウンタアドレス信号、
SELCONT…セレクタ制御信号、CLK…クロック信号、TEST0,TEST1…テスト信号、ADRCNTM…カウンタモード設定信号、ADRLTCH…カウンタ開始アドレスラッチ信号、ADRINIT…カウンタアドレス初期化信号、
T1…第1のトランジスタ、T2…第2のトランジスタ、T3…第3のトランジスタ、
T4…第4のトランジスタ、T5…第5のトランジスタ、T6…第6のトランジスタ、
T7…第7のトランジスタ、T8…第8のトランジスタ、T9…第9のトランジスタ、
PDX…Xセレクト用プリデコーダ、PDY…Yセレクト用プリデコーダ、
MDX…Xセレクト用メインデコーダ、MDY…Yセレクト用メインデコーダ、
500…ゲート選択回路、
DFP…ドレイン電源端子、SFP…ソース電源端子、GFP…ゲート電源端子、
DSP…ドレインセンス端子、SSP…ソースセンス端子、GSP…ゲートセンス端子、DVSP…ドレインストレス端子、SVSP…ソースストレス端子、GVSP…ゲートストレス端子
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の評価方法に関し、特にDUT(Device Under Test)である被測定トランジスタの特性を評価するための半導体装置及び半導体装置の評価方法に関する。
【背景技術】
【0002】
半導体の微細プロセスを開発する場合、微細素子(トランジスタ、抵抗素子等)の特性の評価解析を行うため、種々の寸法の素子からなるTEG(Test Element Group)を半導体ウェハに作製し、その評価解析結果を基にプロセス条件等を設定することで大量生産に耐えうる素子を開発している。これまでのプロセス開発では、TEG中に作製された個々のトランジスタの特性を評価、解析することで最適なプロセス条件とトランジスタ構造を設定できた。しかし、微細化が進むにつれて複数のトランジスタ間において、例えばトランジスタのチャネル長(L)、チャネル幅(W)の出来上がり寸法の差に起因する特性ばらつき、或いは、トランジスタの閾値電圧を決定するチャネル注入のばらつき(不純物ばらつき)に起因する特性ばらつきが無視できなくなってきた。
【0003】
また、トランジスタ周辺の状態によって、トランジスタに加えられるストレスが変わり、トランジスタの特性が変化するという現象も無視できなくなってきている。このような状況から、例えば加工レベルが45nmの微細プロセスでは、隣接したトランジスタであっても両者の特性がばらついてしまうので、SRAM(Static Random Access Memory)等の微小信号をペアトランジスタ(隣接した2つのトランジスタ)で検知するような検知回路、増幅回路は動作マージンが低下するか、あるいは動作不能になることが予測されている。この場合、個々のトランジスタの評価のみでは十分なデータが得られないため、大量のトランジスタの特性を評価し、統計処理して分析を行ない、システマティックな特性差とばらつきによる特性差とを分離して解析できるような大規模なTEGが必要である。
【0004】
従来、大規模な素子評価を行うTEGとして、例えば図21(a)に示すように複数個の被測定トランジスタをn行m列のマトリックス状に配置して評価できるDMA(Device Matrix Array)−TEGがある(非特許文献1参照)。
同図を参照して従来技術におけるDMA−TEGの構成を以下に説明する。DUT11〜DUTnmは被測定トランジスタである。1行目に属する被測定トランジスタDUT11〜DUT1mのドレインは、共通ドレイン線D1に接続され、ソースは共通ソース線S1に接続されている。共通ドレイン線D1はスイッチSW2を介してドレイン電圧が供給される共通のドレインフォース線(Drain Force)に接続されている。また、共通ドレイン線D1の電圧をモニターするために、副ドレインセンス線DS1がスイッチSW1を介してドレインセンス線(Drain Sense)に接続されている。また、共通ソース線S1は共通のソース電源(Source Force)に接続されている。さらに、この共通ソース線S1の電圧をモニターするために、共通ソース線S1はスイッチSW3を介してソースセンス線(Source Sense)に接続されている。なお、上記のスイッチSW1〜SW3は、図21(b)に示す回路構成をしており、ここでは図示しないデコーダの出力信号によって制御される。
【0005】
上述と同様な接続がn行まで繰り返され、n行目においては被測定トランジスタDUTn1〜DUTnmが設けられている。また、1列目に属する被測定トランジスタDUT11〜DUTn1のゲートは共通ゲート線G1に接続され、同様にしてm列目に属する被測定トランジスタDUT1m〜DUTnmのゲートは共通ゲート線Gmに接続されている。
また、共通ゲート線G1にはゲート選択回路500を介してゲート電圧VG1またはゲート非選択電圧VGXの何れかが供給される。選択信号EN1がハイレベル(選択)になるとゲート電圧VG1がゲート線G1に供給され、選択信号EN1がローレベル(非選択)になると、ゲート非選択電圧VGXがゲート線G1に供給される。ゲート非選択電圧VGXは通常はゼロボルトであるが、必要に応じてマイナス電圧も供給できる。
このような構成のDMA−TEGにより、n×m個の被測定トランジスタDUT11〜DUTnmの特性を測定評価できる。
【0006】
一方、近年、特にPチャネル型MOSトランジスタにおいて、ストレス変動による特性劣化と、その回復が時々刻々と変化する、いわゆるNBTI(Negative Bias Temperature Instability)の問題が顕著になっており、この解明を行う評価が盛んになっている。
しかしながら、この特性は、ストレス時間、回復時間に依存しており、従来は単体トランジスタでのみ評価しており、大規模な評価方法がなかった。
【先行技術文献】
【非特許文献】
【0007】
【非特許文献1】Yoshiyuki Shimizu, Mitsuo Nakamura, Toshimasa Matsuoka, and Kenji Taniguchi,“Test structure for precise statistical characteristics measurement of MOSFETs”, IEEE 2002 Int. Conference on Microelectronic Test Structure(ICMTS 2002), pp. 49-54, April 2002
【非特許文献2】Sanjay Rangan, Neal Mielke, and Everett C.C.Yeh, “Universal Recovery Behavior of Negative Bias Temperature Instability”,IEEE 2003
【非特許文献3】M.Denais, A.Bravaix, V.Huard, C.Parthasarathy, G.Ribed, F.Perrier, Y.Rey-Tauriac, and N.Revil,“On-the-fly characterization of NBTI in ultra-thin gate oxide PMOSFET’s”,IEDM 2004
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、上述の従来技術に係るDMA−TEGによりNBTI試験を行うこととした場合、全ての被測定トランジスタDUT11〜DUTnmにストレス電圧印加後、個々の被測定トランジスタの特性を順番に測定することになるので、測定が後になる被測定トランジスタの特性が回復してしまい、ストレス時間に対応した特性変化量を正確に求めることができないという問題があった。
また、特性回復による測定の精度の劣化を避けるために、各被測定トランジスタ毎にストレス電圧印加後すぐに特性を測定することも可能であるが、ストレス印加時間が被測定トランジスタの数に比例してしまうため、膨大な評価時間を要してしまうという問題があった。また、被測定トランジスタの選択に使用される各信号線も評価のたびに充放電を要し、消費電流の増加を招く問題があった。さらには、消費電流の増加により、測定系の内部電位安定のための時間を要するため、評価時間がさらに伸びてしまうという問題があった。
本発明は、上述した事情に鑑みてなされたものであり、大規模な被測定トランジスタの特性を高精度かつ短時間に測定することが可能な半導体装置及び半導体装置の評価方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記問題を解決するために、本発明は、半導体装置に係る第1の解決手段として、被測定トランジスタの特性を評価するための半導体装置であって、
n行m列(n、mは正の整数)のマトリクス状に配列されていると共に被測定トランジスタを有するn×m個の評価セルと、
各行毎に設けられ、各行に属する前記評価セルを選択するための行選択信号の供給用の行選択線と、
各列毎に設けられ、各列に属する前記評価セルを選択するための列選択信号の供給用の列選択線と、
前記被測定トランジスタ用のドレイン端子にストレス電圧を印加するためのドレイン電源線と、
前記被測定トランジスタ用のソース端子にストレス電圧を印加するためのソース電源線と、
前記被測定トランジスタ用のゲート端子にストレス電圧を印加するためのゲート電源線と、
前記被測定トランジスタ用のドレイン電圧を供給するための主ドレイン電源線と、
前記被測定トランジスタ用のソース電圧を供給するための主ソース電源線と、
前記被測定トランジスタ用のゲート電圧を供給するための主ゲート電源線と、
各行または各列毎に設けられ、当該各行または各列に属する前記被測定トランジスタにドレイン電圧を供給するための副ドレイン電源線と、
各行または各列毎に設けられ、当該各行または各列に属する前記被測定トランジスタにソース電圧を供給するための副ソース電源線と、
各行または各列毎に設けられ、当該各行または各列に属する前記被測定トランジスタにゲート電圧を供給するための副ゲート電源線と、
前記副ドレイン電源線に対応して設けられ、当該副ドレイン電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ドレイン電源線と前記主ドレイン電源線を接続または非接続とするドレイン電源線切替回路と、
前記副ソース電源線に対応して設けられ、当該副ソース電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ソース電源線と前記主ソース電源線を接続または非接続とするソース電源線切替回路と、
前記副ゲート電源線に対応して設けられ、当該副ゲート電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ゲート電源線と前記主ゲート電源線を接続または非接続とするゲート電源線切替回路と、
前記被測定トランジスタのドレイン電圧を検出するための主ドレイン電圧検出線と、
前記被測定トランジスタのソース電圧を検出するための主ソース電圧検出線と、
前記被測定トランジスタのゲート電圧を検出するための主ゲート電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する前記被測定トランジスタのドレイン電圧を検出するための副ドレイン電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する前記被測定トランジスタのソース電圧を検出するための副ソース電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する前記被測定トランジスタのゲート電圧を検出するための副ゲート電圧検出線と、
前記副ドレイン電圧検出線に対応して設けられ、当該副ドレイン電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ドレイン電圧検出線と前記主ドレイン電圧検出線を接続または非接続とするドレイン検出線切替回路と、
前記副ソース電圧検出線に対応して設けられ、当該副ソース電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ソース電圧検出線と前記主ソース電圧検出線を接続または非接続とするソース検出線切替回路と、
前記副ゲート電圧検出線に対応して設けられ、当該副ゲート電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ゲート電圧検出線と前記主ゲート電圧検出線を接続または非接続とするゲート検出線切替回路と、
各列選択線に列選択信号を供給すると共に各行選択線に行選択信号を供給する選択信号供給回路と、を備え、
前記評価セルの各々は、
一方の入力端子が自己の行に属する前記行選択線と接続され、他方の入力端子が自己の列に属する前記列選択線と接続されていると共に、当該接続された行選択線に供給される行選択信号及び列選択線に供給される列選択信号に応じて自己の被測定トランジスタの選択/非選択を表す選択信号を出力する選択回路と、
前記選択信号に応じて、前記ドレイン端子と前記ドレイン電源線を接続または非接続とする第1のスイッチと、
前記選択信号に応じて、前記ソース端子と前記ソース電源線を接続または非接続とする第2のスイッチと、
前記選択信号に応じて、前記ゲート端子と前記ゲート電源線を接続または非接続とする第3のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ドレイン電源線と自己の被測定トランジスタのドレイン端子を接続または非接続とする第4のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ソース電源線と自己の被測定トランジスタのソース端子を接続または非接続とする第5のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ゲート電源線と自己の被測定トランジスタのゲート端子を接続または非接続とする第6のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ドレイン電圧検出線と自己の被測定トランジスタのドレイン端子を接続または非接続とする第7のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ソース電圧検出線と自己の被測定トランジスタのソース端子を接続または非接続とする第8のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ゲート電圧検出線と自己の被測定トランジスタのゲート端子を接続または非接続とする第9のスイッチと、
を備え、
前記選択信号供給回路は、選択制御信号と、クロック信号と、列アドレス信号と、行アドレス信号と、テスト信号とを入力とし、
前記テスト信号の状態に応じて、通常評価モード、第1のテストモードのいずれかのモードに移行し、
前記通常評価モードでは、前記選択制御信号の状態に応じて、前記列アドレス信号及び行アドレス信号を基に前記列選択信号及び前記行選択信号を生成する第1のアドレスモードと、前記クロック信号に同期してカウント動作を行い、当該カウント結果を基に前記列選択信号及び前記行選択信号を生成する第2のアドレスモードとを切り替え、
前記第1のテストモードでは、全ての評価セルを非選択にするための前記列選択信号及び前記行選択信号を生成する、ことを特徴とする。
【0010】
また、半導体装置に係る第2の解決手段として、上記第1の解決手段において、前記テスト信号の状態に応じて、第2のテストモードに移行し、
前記第2のテストモードでは、全ての評価セルを選択するための前記列選択信号及び前記行選択信号を生成することを特徴とする。
【0011】
また、半導体装置に係る第3の解決手段として、上記第1または第2の解決手段において、前記第2のアドレスモードでは、
一番目の前記クロック信号に同期して、前記列アドレス信号及び行アドレス信号を基に前記列選択信号及び前記行選択信号を生成し、
二番目以降の前記クロック信号に同期して、カウント動作を行うことを特徴とする。
【0012】
また、半導体装置に係る第4の解決手段として、上記第1〜第3の解決手段において、前記n行m列のマトリクス状に配列されている評価セルは、前記列アドレス信号及び前記行アドレス信号のうちのj(jは正の整数)ビットのアドレスにより、2のj乗にアレイ分割され、分割された各々のアレイにおいて、前記被測定トランジスタのチャネル幅及びチャネル長が同一であることを特徴とする。
【0013】
また、半導体装置に係る第5の解決手段として、上記第4の解決手段において、前記アレイ間において、前記被測定トランジスタのチャネル幅若しくはチャネル長、又はチャネル幅及びチャネル長が異なることを特徴とする。
【0014】
また、半導体装置に係る第6の解決手段として、上記第1〜第5のいずれかの解決手段において、前記ドレイン電源線、前記ソース電源線、前記ゲート電源線、前記主ドレイン電源線、前記主ソース電源線、前記主ゲート電源線、前記主ドレイン電圧検出線、前記主ソース電圧検出線、前記主ゲート電圧検出線、電源線、接地線及び前記被測定トランジスタにバックバイアス電圧を与えるウェル電圧線が各々接続されるパッド電極並びに、前記選択制御信号、前記テスト信号、前記クロック信号、前記列アドレス信号及び前記行アドレス信号が各々入力されるパッド電極を備え、前記パッド電極は、チップの一辺に沿って配置されることを特徴とする。
【0015】
一方、本発明は、半導体評価方法に係る第1の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、上記第1〜第6のいずれかの解決手段に記載の半導体装置を使用し、前記通常評価モードの第1のアドレスモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第1のアドレスモードに対応する状態に設定し、評価対象となる評価セルの位置を表す列アドレス信号と行アドレス信号を前記選択信号供給回路に入力する第1の工程と、
前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第2の工程と、
前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第1の工程により選択された評価セルの被測定トランジスタの特性評価を行う第3の工程と、を有することを特徴とする。
【0016】
また、本発明は、半導体評価方法に係る第2の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、上記第1〜第6のいずれかの解決手段に記載の半導体装置を使用し、前記通常評価モードの第2のアドレスモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第2のアドレスモードに対応する状態に設定する第1の工程と、
前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第2の工程と、
前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第1の工程により選択された評価セルの被測定トランジスタの特性評価を行う第3の工程と、を有することを特徴とする。
【0017】
また、本発明は、半導体評価方法に係る第3の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、上記第1〜第6のいずれかの解決手段に記載の半導体装置を使用し、前記第1のテストモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を第1のテストモードに対応する状態に設定する第1の工程と、
前記ドレイン電源線に所望のストレス電圧を供給し、前記ソース電源線に所望のストレス電圧を供給し、前記ゲート電源線に所望のストレス電圧を供給して、全ての被測定トランジスタのストレステストを行う第2の工程と、を有することを特徴とする。
【0018】
また、本発明は、半導体評価方法に係る第4の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、上記第2〜第6のいずれかの解決手段に記載の半導体装置を使用し、前記第2のテストモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を第2のテストモードに対応する状態に設定する第1の工程と、
前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第2の工程と、
前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、全ての被測定トランジスタの特性評価を行う第3の工程と、を有することを特徴とする。
【0019】
また、本発明は、半導体評価方法に係る第5の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
上記第1または第2の解決手段に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第1の特性評価結果を取得する第1の工程と、
前記第1の工程に引き続いて上記第3の解決手段に記載の半導体装置の評価方法を用いて、前記被測定トランジスタにストレスを所望の時間印加する第2の工程と、
前記第2の工程に引き続いて上記第1または第2の解決手段に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第2の特性評価結果を取得する第3の工程と、を有し、
前記第1の特性評価結果、前記第2の特性評価結果及び前記時間に基づき、前記被測定トランジスタのストレス時間依存性を導出することを特徴とする。
【0020】
また、本発明は、半導体評価方法に係る第6の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
上記第2の解決手段に記載の半導体装置の評価方法を用いて、前記n×m個の評価セルの被測定トランジスタの特性評価を行い第1の特性評価結果を取得する第1の工程と、
前記第1の特性評価結果に基づき、上記第1または第2の解決手段に記載の半導体装置の評価方法のいずれか一方を選択する第2の工程と、
選択された前記評価方法により前記n×m個の評価セルの一部の評価セルの被測定トランジスタの特性評価を行う第3の工程と、
を有することを特徴とする。
【0021】
また、本発明は、半導体評価方法に係る第7の解決手段として、上記第6の解決手段に記載の半導体装置を、2行k列(kは正の整数)配置し、上記第1の解決手段に記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第1の工程においては、前記テスト信号、前記選択制御信号、前記列アドレス信号及び前記行アドレス信号を、複数配置された前記半導体装置へ同時に入力して同一モードに設定し、
前記第2の工程においては、前記複数配置された前記半導体装置の各々に対して、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給し、
前記第3の工程においては、前記複数配置された前記半導体装置の各々の前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第1の工程により選択された評価セルの被測定トランジスタの特性評価を行うことを特徴とする。
【0022】
また、本発明は、半導体評価方法に係る第8の解決手段として、上記第6の解決手段に記載の半導体装置を、2行k列(kは正の整数)配置し、上記第2の解決手段に記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第1の工程においては、前記テスト信号、前記選択制御信号、前記列アドレス信号及び前記行アドレス信号を、複数配置された前記半導体装置へ同時に入力して同一モードに設定し、
前記第2の工程においては、前記複数配置された前記半導体装置の各々に対して、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給し、
前記第3の工程においては、前記複数配置された前記半導体装置の各々の前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第1の工程により選択された評価セルの被測定トランジスタの特性評価を行うことを特徴とする。
【0023】
また、本発明は、半導体評価方法に係る第9の解決手段として、上記第6の解決手段に記載の半導体装置を、2行k列(kは正の整数)配置し、上記第3の解決手段に記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第1の工程においては、前記テスト信号を、複数配置された前記半導体装置へ同時に入力して前記第1のテストモードに設定し、
前記第2の工程においては、前記複数配置された前記半導体装置の全ての被測定トランジスタに対して、前記ドレイン、前記ソース電圧及び前記ゲート電圧を供給することを特徴とする。
【0024】
また、本発明は、半導体評価方法に係る第10の解決手段として、上記第6の解決手段に記載の半導体装置を、2行k列(kは正の整数)配置し、上記第4の解決手段に記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第1の工程においては、前記テスト信号を、複数配置された前記半導体装置へ同時に入力して前記第2のテストモードに設定し、
前記第2の工程においては、前記複数配置された前記半導体装置の各々に対して、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給し、
前記第3の工程においては、前記複数配置された前記半導体装置の各々の前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記半導体装置各々について、全ての被測定トランジスタの特性評価を行うことを特徴とする。
【0025】
また、本発明は、半導体評価方法に係る第11の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
上記第7または第8の解決手段に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第1の特性評価結果を取得する第1の工程と、
前記第1の工程に引き続いて上記第9の解決手段に記載の半導体装置の評価方法を用いて、前記被測定トランジスタにストレスを所望の時間印加する第2の工程と、
前記第2の工程に引き続いて上記第7または第8の解決手段に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第2の特性評価結果を取得する第3の工程と、を有し、
前記第1の特性評価結果、前記第2の特性評価結果及び前記時間に基づき、前記被測定トランジスタのストレス時間依存性を導出することを特徴とする。
【0026】
また、本発明は、半導体評価方法に係る第12の解決手段として、被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
上記第8の解決手段に記載の半導体装置の評価方法を用いて、前記n×m個の評価セルの被測定トランジスタの特性評価を行い第1の特性評価結果を取得する第1の工程と、
前記第1の特性評価結果に基づき、上記第7または第8の解決手段に記載の半導体装置の評価方法のいずれか一方を選択する第2の工程と、
選択された前記評価方法により前記n×m個の評価セルの一部の評価セルの被測定トランジスタの特性評価を行う第3の工程と、を有することを特徴とする。
【発明の効果】
【0027】
本発明によれば、n行m列のマトリクス状に配列された評価セルの被測定トランジスタのソース、ドレイン、ゲートの各端子にストレス電圧を印加するためのスイッチを設け、スイッチの開閉を行選択信号及び列選択信号が入力される選択回路で行うこととした。
これにより、n×m個の評価セルのうちの一つの評価セルの被測定トランジスタを測定評価している間、残りの評価セルの被測定トランジスタにおいてストレス電圧印加状態を維持することができる。従って、本発明により、被測定トランジスタ各々についてストレス時間に対応した特性変化量を正確に求めることができる半導体装置を実現できる。
【図面の簡単な説明】
【0028】
【図1】本発明の一実施形態に係る半導体装置の回路構成図である。
【図2】図1における評価セルの回路構成図である。
【図3】本発明の一実施形態に係る半導体装置の選択信号供給回路の回路構成図である。
【図4】図3におけるセルテスト回路の回路構成図である。
【図5】図4におけるカウンタ回路の回路構成図である。
【図6】図4におけるカウンタ制御回路の回路構成図とその動作に関するタイミングチャートである。
【図7】図4におけるデコード信号出力回路、セレクタ回路の回路構成図である。
【図8】本発明の一実施形態に係る半導体装置の動作に関する真理値表である。
【図9】本発明の一実施形態に係る半導体装置の動作に関するタイミングチャートである。
【図10】本発明の一実施形態に係る半導体装置の動作に関するタイミングチャートである。
【図11】本発明の一実施形態に係る半導体装置の動作に関するタイミングチャートである。
【図12】本発明の一実施形態に係る半導体装置の動作に関するタイミングチャートである。
【図13】本発明の一実施形態に係る半導体装置を用いた被測定トランジスタのバイアス状態を示す表である。
【図14】本発明の一実施形態に係る半導体装置のレイアウト概念図である。
【図15】本発明の一実施形態に係る半導体装置のパッド電極の仕様図である。
【図16】本発明の一実施形態に係る半導体装置を4チップ同時測定行う際の概念図である。
【図17】図16の測定に際して使用するプローブカードの端子仕様図である。
【図18】本発明の一実施形態に係る半導体装置の回路構成図である。
【図19】図18における評価セルの回路構成図である。
【図20】本発明の一実施形態に係る半導体装置に関する補足説明図である。
【図21】従来の半導体装置の回路構成図である。
【発明を実施するための形態】
【0029】
以下、図面を参照して、本発明の一実施形態について説明する。
図1は、第1実施形態に係る半導体装置の回路構成図である。この図1に示すように、本実施形態に係る半導体装置は、n行m列(n、mは正の整数)のマトリックス状に配列されたn×m個の評価セルC11〜Cnm内に設けられた被測定トランジスタの特性を評価するためのDMA−TEGである。そして、1つの評価セル内には、例えば45nmの微細プロセスで作製されたPチャネル型MOS(Metal Oxide Semiconductor)トランジスタである被測定トランジスタDUTが設けられている。なお、この評価セルC11〜Cnmの詳細な内部回路構成については後述する。
【0030】
第1実施形態に係る半導体装置は、その動作モードとして、通常評価モードと第1、第2のテストモードを有している。通常評価モードにおいては、2つのアクセス方法により、上述したn×m個の評価セルのうち、任意の評価セル内の被測定トランジスタDUTを測定評価することができる。また、DUT全選択モード(第2のテストモード)においては、全評価セルの被測定トランジスタDUTのドレイン等の端子に一括して電圧を供給し、Ion(ソース・ドレイン間に流れる電流)等を測定評価できる。さらに、DUT全非選択モード(第1のテストモード)テストモードにおいては、全評価セルの被測定トランジスタDUTのドレイン等の端子に一括してストレス電圧を供給し、NBTI等のストレス電圧印加を行うことができる。また、通常評価モードにおいては、一つの評価セルの被測定トランジスタDUTを測定評価している間、残りの全ての評価セルの被測定トランジスタDUTにストレス電圧を印加することができる。
【0031】
図1において、ドレインストレス線DVS(ドレイン電源線)は、被測定トランジスタのドレインにストレス電圧を印加するための電源線であり、その一端は外部の電源供給装置と接続するためのドレインストレス端子DVSPと接続されている。
ソースストレス線SVS(ソース電源線)は、被測定トランジスタのソースにストレス電圧を印加するための電源線であり、その一端は外部の電源供給装置と接続するためのソースストレス端子SVSPと接続されている。
ゲートストレス線GVS(ゲート電源線)は、被測定トランジスタのゲートにストレス電圧を印加するための電源線であり、その一端は外部の電源供給装置と接続するためのゲートストレス端子GVSPと接続されている。
【0032】
主ドレインフォース線DF(主ドレイン電源線)は、被測定トランジスタにドレイン電圧を供給するための電源線であり、その一端は外部の電源供給装置(図示省略)と接続するためのドレイン電源端子DFPと接続されている。
主ソースフォース線SF(主ソース電源線)は、被測定トランジスタにソース電圧を供給するための電源線であり、その一端は外部の電源供給装置と接続するためのソース電源端子SFPと接続されている。
主ゲートフォース線GF(主ゲート電源線)は、被測定トランジスタにゲート電圧を供給するための電源線であり、その一端は外部の電源供給装置と接続するためのゲート電源端子GFPと接続されている。
【0033】
副ドレインフォース線DF1〜DFm(副ドレイン電源線)は、各列毎に設けられ、各列に属する評価セルの被測定トランジスタにドレイン電圧を供給するための電源線である。具体的には、副ドレインフォース線DF1は、1列目に属する評価セルC11〜Cn1と接続されており、副ドレインフォース線DFmは、m列目に属する評価セルC1m〜Cnmと接続されている。
副ゲートフォース線GF1〜GFm(副ゲート電源線)は、各列毎に設けられ、各列に属する評価セルの被測定トランジスタにゲート電圧を供給するための電源線である。具体的には、副ゲートフォース線GF1は、1列目に属する評価セルC11〜Cn1と接続されており、副ゲートフォース線GFmは、m列目に属する評価セルC1m〜Cnmと接続されている。
副ソースフォース線SF1〜SFm(副ソース電源線)は、各列毎に設けられ、各列に属する評価セルの被測定トランジスタにソース電圧を供給するための電源線である。具体的には、副ソースフォース線SF1は、1列目に属する評価セルC11〜Cn1と接続されており、副ソースフォース線SFmは、m列目に属する評価セルC1m〜Cnmと接続されている。
【0034】
主ドレインセンス線DS(主ドレイン電圧検出線)は、被測定トランジスタのドレイン電圧を検出するための電圧検出線であり、その一端は外部の電圧測定器(図示省略)と接続するためのドレインセンス端子DSPと接続されている。
主ゲートセンス線GS(主ゲート電圧検出線)は、被測定トランジスタのゲート電圧を検出するための電圧検出線であり、その一端は外部の電圧測定器と接続するためのゲートセンス端子GSPと接続されている。
主ソースセンス線SS(主ソース電圧検出線)は、被測定トランジスタのソース電圧を検出するための電圧検出線であり、その一端は外部の電圧測定器と接続するためのソースセンス端子SSPと接続されている。
【0035】
副ドレインセンス線DS1〜DSn(副ドレイン電圧検出線)は、各行毎に設けられ、各行に属する評価セルの被測定トランジスタのドレイン電圧を検出するための電圧検出線である。具体的には、副ドレインセンス線DS1は、1行目に属する評価セルC11〜C1mと接続されており、副ドレインセンス線DSnは、n行目に属する評価セルCn1〜Cnmと接続されている。
副ゲートセンス線GS1〜GSn(副ゲート電圧検出線)は、各行毎に設けられ、各行に属する評価セルの被測定トランジスタのゲート電圧を検出するための電圧検出線である。具体的には、副ゲートセンス線GS1は、1行目に属する評価セルC11〜C1mと接続されており、副ゲートセンス線GSnは、n行目に属する評価セルCn1〜Cnmと接続されている。
副ソースセンス線SS1〜SSn(副ソース電圧検出線)は、各行毎に設けられ、各行に属する評価セルの被測定トランジスタのソース電圧を検出するための電圧検出線である。具体的には、副ソースセンス線SS1は、1行目に属する評価セルC11〜C1mと接続されており、副ソースセンス線SSnは、n行目に属する評価セルCn1〜Cnmと接続されている。
【0036】
列選択線Y1〜Ymは、各列毎に設けられ、各列に属する評価セルを選択するための選択線である。各列選択線Y1〜Ymの一端はYセレクト用メインデコーダMDY(図3におけるYセレクト用メインデコーダMDYに相当する)と接続されている。このYセレクト用メインデコーダMDYから出力されるYセレクト信号(列選択信号)YS1〜YSmは、各列選択線Y1〜Ymを介して各列に属する評価セルに入力する。具体的には、例えば1列目の列選択線Y1は1列目に属する評価セルC11〜Cn1と接続されており、Yセレクト用メインデコーダMDYから出力されるYセレクト信号YS1は列選択線Y1を介して評価セルC11〜Cn1に入力する。同様に、例えばm列目の列選択線Ymはm列目に属する評価セルC1m〜Cnmと接続されており、Yセレクト用メインデコーダMDYから出力されるYセレクト信号YSmは列選択線Ymを介して評価セルC1m〜Cnmに入力する。
【0037】
行選択線X1〜Xnは、各行毎に設けられ、各行に属する評価セルを選択するための選択線である。各行選択線X1〜Xnの一端はXセレクト用メインデコーダMDX(図3におけるXセレクト用メインデコーダMDXに相当する)と接続されている。このXセレクト用メインデコーダMDXから出力されるXセレクト信号(行選択信号)XS1〜XSnは各行選択線X1〜Xnを介して各行に属する評価セルに入力する。具体的には、例えば1行目の行選択線X1は1行目に属する評価セルC11〜C1mと接続されており、Xセレクト用メインデコーダMDXから出力されるXセレクト信号XS1は行選択線X1を介して評価セルC11〜C1mに入力する。同様に、例えばn行目の行選択線Xnはn行目に属する評価セルCn1〜Cnmと接続されており、Xセレクト用メインデコーダMDXから出力されるXセレクト信号XSnは行選択線Xnを介して評価セルCn1〜Cnmに入力する。
【0038】
電源線切替回路PSW1〜PSWmは、各列毎に設けられ、各列に属する列選択線に供給されるYセレクト信号に応じて、当該列に属する副ドレインフォース線と主ドレインフォース線DFを接続または非接続とし、当該列に属する副ソースフォース線と主ソースフォース線SFを接続または非接続とし、及び当該列に属する副ゲートフォース線と主ゲートフォース線GFを接続または非接続とする回路である。
各電源線切替回路PSW1〜PSWmは、それぞれ3つのNチャネル型MOSトランジスタから構成されている。具体的には、例えば、1列目に属する電源線切替回路PSW1は、トランジスタDFT1(ドレイン電源線切替回路)、トランジスタGFT1(ゲート電源線切替回路)及びトランジスタSFT1(ソース電源線切替回路)から構成されている。
【0039】
トランジスタDFT1のドレイン端子は主ドレインフォース線DFと接続され、ソース端子は1列目に属する副ドレインフォース線DF1と接続され、ゲート端子は1列目に属する列選択線Y1と接続されている。トランジスタGFT1のドレイン端子は主ゲートフォース線GFと接続され、ソース端子は1列目に属する副ゲートフォース線GF1と接続され、ゲート端子は1列目に属する列選択線Y1と接続されている。トランジスタSFT1のドレイン端子は主ソースフォース線SFと接続され、ソース端子は1列目に属する副ソースフォース線SF1と接続され、ゲート端子は1列目に属する列選択線Y1と接続されている。
【0040】
同様に、m列目に属する電源線切替回路PSWmは、トランジスタDFTm、トランジスタGFTm及びトランジスタSFTmから構成されている。トランジスタDFTmのドレイン端子は主ドレインフォース線DFと接続され、ソース端子はm列目に属する副ドレインフォース線DFmと接続され、ゲート端子はm列目に属する列選択線Ymと接続されている。トランジスタGFTmのドレイン端子は主ゲートフォース線GFと接続され、ソース端子はm列目に属する副ゲートフォース線GFmと接続され、ゲート端子はm列目に属する列選択線Ymと接続されている。トランジスタSFTmのドレイン端子は主ソースフォース線SFと接続され、ソース端子はm列目に属する副ソースフォース線SFmと接続され、ゲート端子はm列目に属する列選択線Ymと接続されている。
【0041】
検出線切替回路SSW1〜SSWnは、各行毎に設けられ、各行に属する行選択線に供給されるXセレクト信号に応じて、当該行に属する副ドレインセンス線と主ドレインセンス線DSを接続または非接続とし、当該行に属する副ソースセンス線と主ソースセンス線SSを接続または非接続とし、及び当該行に属する副ゲートセンス線と主ゲートセンス線GSを接続または非接続とする回路である。
各検出線切替回路SSW1〜SSWnは、それぞれ3つのNチャネル型MOSトランジスタから構成されている。具体的には、例えば、1行目に属する検出線切替回路SSW1は、トランジスタDST1(ドレイン検出線切替回路)、トランジスタGST1(ゲート検出線切替回路)及びトランジスタSST1(ソース検出線切替回路)から構成されている。
【0042】
トランジスタDST1のソース端子は主ドレインセンス線DSと接続され、ドレイン端子は1行目に属する副ドレインセンス線DS1と接続され、ゲート端子は1行目に属する行選択線X1と接続されている。トランジスタGST1のソース端子は主ゲートセンス線GSと接続され、ドレイン端子は1行目に属する副ゲートセンス線GS1と接続され、ゲート端子は1行目に属する行選択線X1と接続されている。トランジスタSST1のソース端子は主ソースセンス線SSと接続され、ドレイン端子は1行目に属する副ソースセンス線SS1と接続され、ゲート端子は1行目に属する行選択線X1と接続されている。
【0043】
同様に、n行目に属する検出線切替回路SSWnは、トランジスタDSTn、トランジスタGSTn及びトランジスタSSTnから構成されている。トランジスタDSTnのソース端子は主ドレインセンス線DSと接続され、ドレイン端子はn行目に属する副ドレインセンス線DSnと接続され、ゲート端子はn行目に属する行選択線Xnと接続されている。トランジスタGSTnのソース端子は主ゲートセンス線GSと接続され、ドレイン端子はn行目に属する副ゲートセンス線GSnと接続され、ゲート端子はn行目に属する行選択線Xnと接続されている。トランジスタSSTnのソース端子は主ソースセンス線SSと接続され、ドレイン端子はn行目に属する副ソースセンス線SSnと接続され、ゲート端子はn行目に属する行選択線Xnと接続されている。
【0044】
続いて、評価セルC11〜Cnmの詳細な内部回路構成について説明する。なお、各評価セルC11〜Cnmにおける内部回路構成は共通であるため、以下では評価セルC11を代表として、図1から評価セルC11に関連する回路部分のみ抽出した図2を用いて説明する。
図2に示すように、評価セルC11は、被測定トランジスタDUT、選択回路10、第1のトランジスタT1(第4のスイッチ)、第2のトランジスタT2(第5のスイッチ)、第3のトランジスタT3(第6のスイッチ)、第4のトランジスタT4(第7のスイッチ)、第5のトランジスタT5(第8のスイッチ)、第6のトランジスタT6(第9のスイッチ)、第7のトランジスタT7(第1のスイッチ)、第8のトランジスタT8(第2のスイッチ)及び第9のトランジスタT9(第3のスイッチ)から構成されている。
上述したように、被測定トランジスタDUTは、例えば45nmの微細プロセスで作製されたPチャネル型MOSトランジスタである。また、第1のトランジスタT1〜第9のトランジスタT9は、特性の安定した3V系のNチャネル型MOSトランジスタであり、選択回路10も同一プロセスによって作製された3V系のMOSトランジスタから構成されている。
【0045】
選択回路10は、一方の入力端子が自己の(DMA内において評価セルが位置する場所の)行に属する行選択線(ここではX1)と接続され、他方の入力端子が自己の列に属する列選択線(ここではY1)と接続されていると共に、当該接続された行選択線X1に供給されるXセレクト信号XS1及び列選択線Y1に供給されるYセレクト信号YS1に応じて自己の被測定トランジスタDUTの選択/非選択を表す選択信号を出力する。具体的には、この選択回路10は、NAND回路10a(否定論理積回路)及び論理反転回路10b(インバータ回路)から構成されている。
NAND回路10aは、一方の入力端子が自己の行に属する行選択線(ここではX1)と接続され、他方の入力端子が自己の列に属する列選択線(ここではY1)と接続されている。そして、行選択線X1に供給されるXセレクト信号XS1と列選択線Y1に供給されるYセレクト信号YS1との否定論理積信号を、論理反転回路10b及び第7のトランジスタT7(第1のスイッチ)〜第9のトランジスタT9(第3のスイッチ)に対して出力する。また、論理反転回路10bは、NAND回路10aの出力信号を論理反転し、被測定トランジスタDUTの選択/非選択を表す選択信号を、第1のトランジスタT1(第4のスイッチ)〜第6のトランジスタT6(第9のスイッチ)に対して出力する。
【0046】
第1のトランジスタT1は、上記選択信号に応じて、自己の列(ここでは1列目)に属する副ドレインフォース線DF1と自己の被測定トランジスタDUTのドレイン端子を接続または非接続とするものであり、そのドレイン端子は副ドレインフォース線DF1と接続され、ソース端子は被測定トランジスタDUTのドレイン端子と接続され、ゲート端子は選択回路10(詳細には論理反転回路10b)の出力端子と接続されている。
第2のトランジスタT2は、上記選択信号に応じて、自己の列(ここでは1列目)に属する副ソースフォース線SF1と自己の被測定トランジスタDUTのソース端子を接続または非接続とするものであり、そのソース端子は副ソースフォース線SF1と接続され、ドレイン端子は被測定トランジスタDUTのソース端子と接続され、ゲート端子は選択回路10(詳細には論理反転回路10b)の出力端子と接続されている。
第3のトランジスタT3は、上記選択制御信号に応じて、自己の列(ここでは1列目)に属する副ゲートフォース線GF1と自己の被測定トランジスタDUTのゲート端子を接続または非接続とするものであり、そのドレイン端子は副ゲートフォース線GF1と接続され、ソース端子は被測定トランジスタDUTのゲート端子と接続され、ゲート端子は選択回路10(詳細には論理反転回路10b)の出力端子と接続されている。
【0047】
第4のトランジスタT4は、上記選択信号に応じて、自己の行(ここでは1行目)に属する副ドレインセンス線DS1と自己の被測定トランジスタDUTのドレイン端子を接続または非接続とするものであり、そのソース端子は副ドレインセンス線DS1と接続され、ドレイン端子は被測定トランジスタDUTのドレイン端子と接続され、ゲート端子は選択回路10(詳細には論理反転回路10b)の出力端子と接続されている。
第5のトランジスタT5は、上記選択信号に応じて、自己の行(ここでは1行目)に属する副ソースセンス線SS1と自己の被測定トランジスタDUTのソース端子を接続または非接続とするものであり、そのソース端子は副ソースセンス線SS1と接続され、ドレイン端子は被測定トランジスタDUTのソース端子と接続され、ゲート端子は選択回路10(詳細には論理反転回路10b)の出力端子と接続されている。
第6のトランジスタT6は、上記選択信号に応じて、自己の行(ここでは1行目)に属する副ゲートセンス線GS1と自己の被測定トランジスタDUTのゲート端子を接続または非接続とするものであり、そのソース端子は副ゲートセンス線GS1と接続され、ドレイン端子は被測定トランジスタDUTのゲート端子と接続され、ゲート端子は選択回路10(詳細には論理反転回路10b)の出力端子と接続されている。
【0048】
第7のトランジスタT7は、上記選択信号に応じて、ドレインストレス線DVSと自己の被測定トランジスタDUTのドレイン端子を接続または非接続とするものであり、そのソース端子はドレインストレス線DVSと接続され、ドレイン端子は被測定トランジスタDUTのドレイン端子と接続され、ゲート端子は選択回路10(詳細にはNAND回路10a)の出力端子と接続されている。
第8のトランジスタT8は、上記選択信号に応じて、ソースストレス線SVSと自己の被測定トランジスタDUTのソース端子を接続または非接続とするものであり、そのソース端子はソースストレス線SVSと接続され、ドレイン端子は被測定トランジスタDUTのソース端子と接続され、ゲート端子は選択回路10(詳細にはNAND回路10a)の出力端子と接続されている。
第9のトランジスタT9は、上記選択信号に応じて、ゲートストレス線GVSと自己の被測定トランジスタDUTのゲート端子を接続または非接続とするものであり、そのソース端子はゲートストレス線GVSと接続され、ドレイン端子は被測定トランジスタDUTのゲート端子と接続され、ゲート端子は選択回路10(詳細にはNAND回路10a)の出力端子と接続されている。
【0049】
このように、本実施形態に係る半導体装置では、評価セルの回路構成として、1つの被測定トランジスタ毎にケルビンセンス評価を行うことができる完全分離型ケルビンセンス方式を採用している。ここで、本実施形態に係る半導体装置の動作を説明する前に、その前提となる完全分離型ケルビンセンス方式について、図20を参照して予備説明を行う。なお、図20では、図1に対応する部分を省略しており、電源線切替回路PSW1及び検出線切替回路SSW1に相当する回路を省略し、第1のトランジスタT1のドレイン端子と主ドレインフォース線DFとを直接接続し、第2のトランジスタT2のソース端子と主ソースフォース線SFとを直接接続し、第3のトランジスタT3のドレイン端子と主ゲートフォース線GFとを直接接続し、第4のトランジスタT4のソース端子と主ドレインセンス線DSとを直接接続し、第5のトランジスタT5のソース端子と主ソースセンス線SSとを直接接続し、第6のトランジスタT6のソース端子と主ゲートセンス線GSとを直接接続した場合を図示している。
【0050】
図20において、列選択線Y1及び行選択線X1に論理レベル「1」を示すYセレクト信号YS1及びXセレクト信号XS1が供給されて評価セルC11が選択されると、選択回路10のうち、NAND回路10aから論理レベル「0」を示す信号、論理反転回路10bから論理レベル「1」を示す信号が出力される。これにより、第1のトランジスタT1〜第6のトランジスタT6の全てはオン状態となり、被測定トランジスタDUTのドレイン端子は主ドレインフォース線DF及び主ドレインセンス線DSと接続され、ソース端子は主ソースフォース線SF及び主ソースセンス線SSと接続され、ゲート端子は主ゲートフォース線GF及び主ゲートセンス線GSと接続される。
【0051】
このような状態で、外部の電源供給装置から主ドレインフォース線DFにドレイン電圧を供給し、主ソースフォース線SFにソース電圧を供給し、主ゲートフォース線GFにゲート電圧を供給することで被測定トランジスタDUTを駆動させ、主ドレインセンス線DSに生じるドレイン電圧を検出すると共に主ソースセンス線SSに生じるソース電圧、主ゲートセンス線GSに生じるゲート電圧を検出することにより、被測定トランジスタDUTの特性評価を行う。
【0052】
一方、列選択線Y1及び行選択線X1の少なくとも一方に論理レベル「0」を示すYセレクト信号YS1またはXセレクト信号XS1が出力されて評価セルC11が非選択とされると、選択回路10の出力は論理レベル「0」となる。この場合、第1のトランジスタT1〜第6のトランジスタT6の全てはオフ状態となり、被測定トランジスタDUTは非選択状態となる。
このように完全分離型ケルビンセンス方式を採用した評価セルでは、個々の被測定トランジスタに対してスイッチ(トランジスタ)が設けられており、完全に分離されたケルビンセンス評価が可能となるので高精度の評価が可能である。
【0053】
しかしながら、例えば、図20に示す評価セルをn=m=128のマトリクス状に配置し、16K個の被測定トランジスタDUTの評価が可能な中規模のDMA−TEGを構成する場合において、一つの被測定トランジスタDUTの特性評価に約10μ秒要すると仮定する。すると、ストレス電圧印加後最後の被測定トランジスタDUTの評価を行うまでに大凡128×128×10μsec≒0.16sec要する。この間、被測定トランジスタDUTは、第1のトランジスタT1〜第6のトランジスタT6はオフしており、ストレス電圧が印加されない。一般に、NBTI試験では、PMOSトランジスタの特性はm秒オーダーで回復してしまうので、実際にストレスが印加されている時間に対応した特性変動量を正確に測定ができないという問題が生じる。
【0054】
また、かかる問題を回避するために、被測定トランジスタDUT各々に対して、ストレス電圧印加後直ちに特性評価を行うことも考えられるが、大凡ストレス時間を16K倍した時間をストレス電圧印加に要してしまい、測定時間が増加する問題が生じる。
また、被測定トランジスタDUTの16K個の被測定トランジスタDUTをストレス電圧印加状態にするには、上述の第1のトランジスタT1〜第6のトランジスタT6のゲートを全てオンする必要があるので、ゲート容量の充放電及び選択回路10等の充放電に大電流を消費してしまう問題も生じる。また、ゲートを全てオンする時の消費電流により、選択回路等の内部電位安定のため、被測定トランジスタDUTの測定をある時間待たなければならず、測定時間がさらに増加する問題も生じる。
【0055】
そこで、本実施形態では、完全分離型ケルビンセンス方式を採用した評価セルをマトリクス状に配置してDMA−TEGを構成する場合において、図2を用いて説明したように、各列に属する列選択線に供給されるYセレクト信号及び各行に属する行選択線に供給されるXセレクト信号に応じて、副ドレインフォース線DF1と自己の被測定トランジスタDUTのドレイン端子を接続または非接続とする第1のトランジスタT1、副ソースフォース線SF1と自己の被測定トランジスタDUTのソース端子を接続または非接続とする第2のトランジスタT2、副ゲートフォース線GF1と自己の被測定トランジスタDUTのゲート端子を接続または非接続とする第3のトランジスタT3、副ドレインセンス線DS1と自己の被測定トランジスタDUTのドレイン端子を接続または非接続とする第4のトランジスタT4、副ソースセンス線SS1と自己の被測定トランジスタDUTのソース端子を接続または非接続とする第5のトランジスタT5、副ゲートセンス線GS1と自己の被測定トランジスタDUTのゲート端子を接続または非接続とする第6のトランジスタT6、ドレインストレス線DVSと自己の被測定トランジスタDUTのドレイン端子を接続または非接続とする第7のトランジスタT7、ソースストレス線SVSと自己の被測定トランジスタDUTのソース端子を接続または非接続とする第8のトランジスタT8、ゲートストレス線GVSと自己の被測定トランジスタDUTのゲート端子を接続または非接続とする第9のトランジスタT9を設けている。
【0056】
また、評価セル内に、NAND回路10a及び論理反転回路10bから構成される選択回路10を備え、NAND回路10aの出力信号を、第7のトランジスタT7(第1のスイッチ)〜第9のトランジスタT9(第3のスイッチ)のゲートへと入力させ、論理反転回路10bの出力信号を、第1のトランジスタT1(第4のスイッチ)〜第6のトランジスタT6(第9のスイッチ)のゲートへと入力させる。
これにより、1つの評価セルの被測定トランジスタDUTを評価中に、残りの評価セルの被測定トランジスタDUTにストレス電圧が印加されるようにして、上記問題を解決している。
【0057】
以下、図1に示す本実施形態に係る半導体装置の動作説明において、1つの評価セルの被測定トランジスタDUTを評価中に、残りの評価セルの被測定トランジスタDUTには、ストレス電圧が印加される原理について説明する。なお、以下では、評価セルC11の被測定トランジスタDUTを評価対象として選択する場合を例示して説明する。
【0058】
まず、列選択線Y1及び行選択線X1に論理レベル「1」を示すYセレクト信号YS1及びXセレクト信号XS1が供給されて評価セルC11が選択されると、1列目に属する電源線切替回路PSW1におけるトランジスタDFT1、トランジスタGFT1及びトランジスタSFT1が全てオン状態となる。これにより、1列目に属する副ドレインフォース線DF1と主ドレインフォース線DFとが接続され、副ゲートフォース線GF1と主ゲートフォース線GFとが接続され、副ソースフォース線SF1と主ソースフォース線SFとが接続される。
【0059】
一方、他の列(2列目〜m列目)に属する列選択線Y2〜Ymには、論理レベル「0」を示すYセレクト信号YS2〜YSmが供給されるため、2列目〜m列目に属する電源線切替回路PSW2〜PSWmにおける各トランジスタはオフ状態となる。これにより、2列目〜m列目に属する副ドレインフォース線DF2〜DFm、副ゲートフォース線GF2〜GFm及び副ソースフォース線SF2〜SFmは、主ドレインフォース線DF、主ゲートフォース線GF及び主ソースフォース線SFと非接続状態となる。
【0060】
また、この時、1行目に属する検出線切替回路SSW1におけるトランジスタDST1、トランジスタGST1及びトランジスタSST1が全てオン状態となるため、1行目に属する副ドレインセンス線DS1と主ドレインセンス線DSとが接続され、副ゲートセンス線GS1と主ゲートセンス線GSとが接続され、副ソースセンス線SS1と主ソースセンス線SSとが接続される。
【0061】
一方、他の行(2行目〜n行目)に属する行選択線X2〜Xnには、論理レベル「0」を示すXセレクト信号XS2〜XSnが供給されるため、2行目〜n行目に属する検出線切替回路SSW2〜SSWnにおける各トランジスタはオフ状態となる。これにより、2行目〜n行目に属する副ドレインセンス線DS2〜DSm、副ゲートセンス線GS2〜GSm及び副ソースセンス線SS2〜SSmは、主ドレインセンス線DS、主ゲートセンス線GS及び主ソースセンス線SSと非接続状態となる。
【0062】
そして、評価セルC11では、選択回路10を構成する論理反転回路10bから論理レベル「1」を示す選択信号が出力され、第1のトランジスタT1〜第6のトランジスタT6の全てはオン状態となる。そして、被測定トランジスタDUTのドレイン端子は、副ドレインフォース線DF1(つまり主ドレインフォース線DF)及び副ドレインセンス線DS1(つまり主ドレインセンス線DS)と接続され、ソース端子は副ソースフォース線SF1(つまり主ソースフォース線SF)及び副ソースセンス線SS1(つまり主ソースセンス線SS)と接続され、ゲート端子は副ゲートフォース線GF1(つまり主ゲートフォース線GF)及び副ゲートセンス線GS1(つまり主ゲートセンス線GS)と接続される。
【0063】
一方、評価セルC11以外のセル、すなわち残りの(16k−1)個の評価セルC21〜Cnmにおいては、選択回路10を構成する論理反転回路10bからは論理レベル「0」を示す選択信号が出力される。そして、被測定トランジスタDUTのドレイン端子は、主ドレインフォース線DF及び主ドレインセンス線DSと、ソース端子は主ソースフォース線SF及び主ソースセンス線SSと、ゲート端子は主ゲートフォース線GF及び主ゲートセンス線GSと、それぞれ非接続状態とされる。しかし、選択回路10を構成するNAND回路10aからは論理レベル「1」を示す選択信号が出力されるので、被測定トランジスタDUTのドレイン端子はドレインストレス線DVSと、ソース端子はソースストレス線SVSと、ゲート端子はゲートストレス線GVSと、それぞれ接続状態とされる。
【0064】
このような状態で、外部の電源供給装置からドレイン電源端子DFP(主ドレインフォース線DF)にドレイン電圧VDを供給し、ソース電源端子SFP(主ソースフォース線SF)にソース電圧VSを供給し、ゲート電源端子GFP(主ゲートフォース線GF)にゲート電圧VGを供給することで評価セルC11の被測定トランジスタDUTを駆動させる。この時、外部の電圧測定器によって、ドレインセンス端子DSP(主ドレインセンス線DS)の電圧を測定すると共にソースセンス端子SSP(主ソースセンス線SS)の電圧、ゲートセンス端子GSP(主ゲートセンス線GS)の電圧を測定することにより、被測定トランジスタDUTのドレイン端子電圧、ソース端子電圧及びゲート端子電圧を監視し、各端子電圧が所望の電圧になるように電源供給装置から供給するドレイン電圧VD、ソース電圧VS及びゲート電圧VGを調整する。
【0065】
例えば、ドレイン電圧VD及びソース電圧VSを固定し、ゲート電圧VGを所望の範囲で振った場合のドレイン−ソース間に流れる電流を測定することにより、被測定トランジスタDUTの特性評価を行う。なお、ドレイン電流またはソース電流を測定するためには、ドレイン電源端子DFPまたはソース電源端子SFPと電源供給装置との間に直列に電流計を接続すれば良い。
【0066】
一方、外部の電源供給装置からドレインストレス端子DVSP(ドレインストレス線DVS)にドレインストレス電圧を供給し、ソースストレス端子SVSP(ソースストレス線SVS)にソースストレス電圧を供給し、ゲートストレス端子GVSP(ゲートストレス線GVS)にゲートストレス電圧を供給することで、(16k−1)個の評価セルC21〜Cnmの被測定トランジスタDUTをストレス印加状態とする。
【0067】
このように、評価セルC11が選択されて被測定トランジスタDUTの特性評価が行われている間、他の評価セルC21〜Cnmにおける第1のトランジスタT1〜第6のトランジスタT6の全てはオフ状態となる。しかし、第7のトランジスタT7〜第9のトランジスタT9の全てはオン状態にあるため、C21〜Cnmにおける被測定トランジスタDUTは、ドレイン端子がドレインストレス線DVSと、ソース端子がソースストレス線SVSと、ゲート端子がゲートストレス線GVSと、各々電気的に接続されている状態となる。すなわち、評価セルC11の被測定トランジスタDUTを評価中に、残りの(16k−1個)の評価セルC21〜Cnmの被測定トランジスタDUTには、ストレス電圧が印加されている状態となっている。
【0068】
続いて、図3〜図8を参照して、本実施形態に係る半導体装置の構成について詳細に説明する。
図3は、列選択線Y1〜YmにYセレクト信号YS1〜YSmを供給し、行選択線X1〜XnにXセレクト信号XS1〜XSnを供給する回路の全体回路図である。この図3に示すように、本実施形態に係る半導体装置は、Xセレクト信号及びYセレクト信号を供給するための回路として、セルテスト回路20、Xセレクト用プリデコーダPDX、Yセレクト用プリデコーダPDY、Xセレクト用メインデコーダMDX及びYセレクト用メインデコーダMDYを備えている。なお、図3では、n=m=128の場合を想定している。また、セルテスト回路20、Xセレクト用プリデコーダPDX、Yセレクト用プリデコーダPDY、Xセレクト用メインデコーダMDX及びYセレクト用メインデコーダMDYは、本発明における選択信号供給回路を構成するものである。
【0069】
セルテスト回路20は、セレクタ制御信号SELCONT(選択制御信号)、クロック信号CLK(クロック信号)、7ビットのYアドレス信号AY0〜AY6(列アドレス信号)、7ビットのXアドレス信号AX0〜AX6(行アドレス信号)、テスト信号TEST0及びTEST1(2つのテスト信号)を入力とする。そして、これら各信号を基にXアドレスデコード信号AXDEC0〜6及びAXDECB0〜6を生成して、Xセレクト用プリデコーダPDXに対して出力する。また、Yアドレスデコード信号AYDEC0〜6及びAYDECB0〜6を生成して、Yセレクト用プリデコーダPDYに対して出力する。
【0070】
なお、以下、7ビットのアドレス信号であるYアドレス信号AY0〜AY6を統合して、Yアドレス信号AY<6:0>と表わし、同様に、Xアドレス信号AX0〜AX6を、Xアドレス信号AX<6:0>と表わす。また、Yアドレスデコード信号AYDEC0〜6をYアドレスデコード信号AYDEC<6:0>、Yアドレスデコード信号AYDECB0〜6をYアドレスデコード信号AYDECB<6:0>と表わし、同様に、Xアドレスデコード信号AXDEC0〜6をXアドレスデコード信号AXDEC<6:0>、Xアドレスデコード信号AXDECB0〜6をXアドレスデコード信号AXDECB<6:0>と表わす。
【0071】
また、以下の説明においては、Yアドレス信号AY<6:0>の全ての論理レベルが「0」の場合、すなわち、AY6を最上位ビット(Most Significant Bit:以下MSBとする)、AY0を最下位ビット(Least Significant Bit:以下LSBとする)として、AY<6:0>の論理レベルが「0000000」のとき、これを16進数でAY<6:0>=「00h」と表わすものとする。例えば、AY<6:0>の論理レベルが「1111111」のときは「7Fh」となる。Xアドレス信号AX<6:0>、Yアドレスデコード信号AYDECB<6:0>、Yアドレスデコード信号AYDECB<6:0>、Xアドレスデコード信号AXDEC<6:0>及びXアドレスデコード信号AXDECB<6:0>についても、Yアドレス信号AY<6:0>と同様に、「00h」の様に表わすものとする。
【0072】
図4は、セルテスト回路20の内部回路構成図である。この図4に示すように、セルテスト回路20は、14個のデコード信号出力回路DC(デコード信号出力回路DC0〜DC13)、14個のセレクタ回路ST(セレクタ回路ST0〜ST13)、カウンタ回路CT、カウンタ制御回路CTMS及びセルテスト回路20に入力されるセレクタ制御信号SELCONT、Yアドレス信号AY<6:0>及びXアドレス信号AX<6:0>の各々を論理反転する複数の論理反転回路から構成されている。
また、セルテスト回路20を構成する、これらの回路について更に詳細に説明するため、カウンタ回路CTについては図5に、カウンタ制御回路CTMSについては図6に、デコード信号出力回路DC及びセレクタ回路STについては図7に、それぞれ回路構成を示している。以下、各図にもとづいて、セルテスト回路20の回路構成について説明する。
【0073】
まず、図4におけるカウンタ回路CTの回路構成について説明する。
図4に示すカウンタ回路CTは、カウンタ制御回路CTMSから入力されるカウンタモード設定信号ADRCNTM、カウンタ開始アドレスラッチ信号ADRLTCH及びカウンタアドレス初期化信号ADRINIT、セルテスト回路20に入力されるクロック信号CLK、同じくセルテスト回路20に入力されるYアドレス信号AY<6:0>及びXアドレス信号AX<6:0>の論理反転信号を入力とし、カウンタアドレス信号CA0〜13をセレクタ回路ST0〜13に対して出力する。以下、14ビットのカウンタアドレス信号CA0〜13を、カウンタアドレス信号CA<13:0>と表わす。なお、カウンタアドレス信号CA<13:0>のうち、カウンタアドレス信号CA<6:0>はYアドレス信号AY<6:0>と、カウンタアドレス信号CA<13:7>はXアドレス信号AX<6:0>と対応関係にある。また、以下、カウンタアドレス信号CA<13:0>の論理反転信号をカウンタアドレス信号CAB<13:0>、Yアドレス信号AY<6:0>の論理反転信号をYアドレス信号AYB<6:0>、Xアドレス信号AX<6:0>の論理反転信号をXアドレス信号AXB<6:0>とする。
【0074】
なお、以下の説明においては、カウンタアドレス信号CA<13:0>の全ての論理レベルが「0」の場合、すなわち、カウンタアドレス信号CA13をMSB、カウンタアドレス信号CA0をLSBとして、CA<13:0>の論理レベルが「00000000000000」のとき、これを16進数でCA<13:0>=「0000h」と表わすものとする。例えば、CA<13:0>の論理レベルが「11111111111111」のときは「3FFFh」となる。カウンタアドレス信号CAB<13:0>についても、カウンタアドレス信号CA<13:0>と同様に「0000h」の様に表わすものとし、Yアドレス信号AYB<6:0>、Xアドレス信号AXB<6:0>、カウンタアドレス信号CA<6:0>及びカウンタアドレス信号CA<13:7>については、上述のYアドレス信号AY<6:0>と同様に、「00h」の様に表わすものとする。
【0075】
カウンタ回路CTは、カウント動作におけるカウンタ開始アドレスを、Yアドレス信号AYB<6:0>及びXアドレス信号AXB<6:0>の論理レベルにより決定すべく、カウンタ制御回路CTMSと接続される。そして、カウンタ制御回路CTMSから入力されるカウンタモード設定信号ADRCNTM、カウンタ開始アドレスラッチ信号ADRLTCH、カウンタアドレス初期化信号ADRINITに基づいてカウント動作を行う。
【0076】
図5は、カウンタ回路CTの具体的な回路構成図であり、図6は、カウンタ回路CTを制御する上述の各制御信号を生成するカウンタ制御回路CTMSの具体的な回路構成図である。
図5に示すカウンタ回路CTは、リセット端子付きD型フリップフロップDFc0〜13、各々のD型フリップフロップのD端子及びCLK端子に接続されるセレクタ回路、各々のD型フリップフロップのQB端子に接続される論理反転回路から構成されている。
カウンタ回路CTは、カウント動作の際(各々のD型フリップフロップのRB端子に入力されるカウンタモード設定信号ADRCNTMの論理レベルが「1」の期間)、最初のクロック信号CLKの立ち上がりエッジに同期して、Yアドレス信号AYB<6:0>及びXアドレス信号AXB<6:0>を取り込み、その論理レベルに応じたカウンタアドレス信号CA<13:0>を出力する。そして、以降クロック信号CLKの立ち上がりエッジに同期して、カウンタの値を1ずつ増やし、カウンタアドレス信号CA<13:0>からなる14ビットのアドレスを1ずつインクリメントしていく。
【0077】
例えば、AY<6:0>=AX<6:0>=「00h」の場合、カウンタアドレス信号CA<13:0>=「0000h」となり、カウンタアドレスの開始アドレスは、「0000h」となる。以降、カウンタアドレス信号CA<13:0>は、カウンタモード設定信号ADRCNTMが「1」の間、クロック信号CLKの立ち上がりエッジに同期して、「0001h」から「3FFFh」までインクリメントされる。これは、AY<6:0>が「00h」から「7Fh」まで1ずつ増え、Yアドレスが「7Fh」から「00h」に戻る度に、Xアドレスが1ずつインクリメントされ、「00h」から「7Fh」まで増えていくことに対応する。
【0078】
このようなカウント動作を実現するため、カウンタ制御回路CTMSは、カウンタモード設定信号ADRCNTM等の制御信号を、図6に示す回路構成で生成する。
図6(a)に示すカウンタ制御回路CTMSは、リセット端子(RB端子)付きD型フリップフロップDFcs1〜2、各D型フリップフロップのRB端子及びQB端子に接続される論理反転回路等の論理回路から構成されている。
カウンタ制御回路CTMSは、セレクタ制御信号SELCONT、テスト信号TEST0、テスト信号TEST1及びクロック信号CLKが入力され、カウンタモード設定信号ADRCNTM、カウンタ開始アドレスラッチ信号ADRLTCH、カウンタアドレス初期化信号ADRINITをカウンタ回路CTに対して出力する。
【0079】
図6(b)は、カウンタ制御回路CTMSの動作タイミングチャートである。以下、図6(a)に示すカウンタ制御回路CTMSの動作を、図6(b)に示すタイミングチャートを用いて説明する。
時刻tcs1以前において、例えば、セレクタ制御信号SELCONT、テスト信号TEST0及びTEST1の全ての論理レベルが「0」の場合、カウンタモード設定信号ADRCNTMの論理レベルは「0」、カウンタアドレス初期化信号ADRINITの論理レベルは「0」である。D型フリップフロップDFcs1は、RB端子に入力されるカウンタモード設定信号ADRCNTMの論理レベルが「0」であるので、QB端子(ノードAとする)の論理レベルを強制的に「1」に保持している。また、D型フリップフロップDFcs2も、RB端子に入力されるカウンタ開始アドレスラッチ信号ADRLTCHの論理レベルが「0」であるので、QB端子(ノードBとする)の論理レベルを強制的に「1」に保持している。なお、この期間においては、D型フリップフロップDFcs1〜2は、各RB端子の論理レベルが「0」であるので、入力クロック信号CLKが入力されても、カウンタ制御回路CTMSの各ノード及び出力信号の論理レベルに変化はない。
【0080】
時刻tcs1において、例えばセレクタ制御信号SELCONTの論理レベルが「1」に遷移すると、カウンタモード設定信号ADRCNTMの論理レベルが「1」に遷移する。しかし、クロック信号CLKはまだ入力しないので、ノードAの論理レベルは「1」に保持され、カウンタ開始アドレスラッチ信号ADRLTCHの論理レベルは「0」のままである。また、D型フリップフロップDFcs2のノードBの論理レベルは「1」に保持されているので、カウンタモード設定信号ADRCNTMの論理レベルが「1」に遷移したことにより、カウンタアドレス初期化信号ADRINITの論理レベルは「1」に遷移する。
【0081】
時刻tcs2において、クロック信号CLKの論理レベルが「1」に遷移すると、D型フリップフロップDFcs1は、D端子から「1」を取り込み、QB端子(ノードA)を「0」にする。これにより、カウンタ開始アドレスラッチ信号ADRLTCHの論理レベルは「1」に遷移する。しかし、D型フリップフロップDFcs2は、CLK端子の論理レベルが「0」であるので、QB端子(ノードB)の論理レベルを「1」に保持している。
時刻tcs3において、クロック信号CLKの論理レベルが「0」に遷移すると、D型フリップフロップDFcs2は、D端子から「1」を取り込み、ノードBの論理レベルを「0」にする。これにより、カウンタアドレス初期化信号ADRINITの論理レベルは「0」に遷移する。その後は、クロック信号CLKが入力されても、D端子の論理レベルが「1」に固定されているので、ノードA及びノードBの論理レベルは「0」のまま保持され、カウンタ開始アドレスラッチ信号ADRLTCHの論理レベルは「1」、カウンタアドレス初期化信号ADRINITの論理レベルは「0」のまま保持される。
【0082】
時刻tcs4において、例えば、セレクタ制御信号SELCONTの論理レベルが「1」の状態で、テスト信号TEST0の論理レベルが「1」に遷移すると、カウンタモード設定信号ADRCNTMの論理レベルが「0」に遷移する。D型フリップフロップDFcs1は、カウンタモード設定信号ADRCNTMが入力されるRB端子の論理レベルが「0」になるので、ノードAの論理レベルを「1」に遷移させ、カウンタ開始アドレスラッチ信号ADRLTCHの論理レベルを「0」に遷移させる。また、D型フリップフロップDFcs2も、カウンタ開始アドレスラッチ信号ADRLTCHが入力されるRB端子の論理レベルが「0」となるので、ノードBの論理レベルを「1」に遷移させる。以降、クロック信号CLKが入力されても、D型フリップフロップDFcs1のD端子の論理レベル、ノードAの論理レベル、D型フリップフロップDFcs2のD端子の論理レベル及びノードBの論理レベルは「1」であるので、カウンタ制御回路CTMSの各ノード及び出力信号の論理レベルに変化はない。
【0083】
時刻tcs5において、セレクタ制御信号SELCONTの論理レベルが「1」の状態で、例えばテスト信号TEST0の論理レベルが「0」に遷移すると、時刻tcs1と同じく、カウンタモード設定信号ADRCNTMの論理レベルが「1」に遷移する。このとき、クロック信号CLKの論理レベルは「1」であるが、このクロック信号CLKの立ち上がりのとき、カウンタモード設定信号ADRCNTMの論理レベルは「0」であったので、D型フリップフロップDFcs1のノードA及びD型フリップフロップDFcs2のノードBの論理レベルはいずれも「1」に保持されている。また、ノードBの論理レベルが「1」であるので、カウンタアドレス初期化信号ADRINITの論理レベルは「1」に遷移する。
時刻tcs6において、クロック信号CLKが立ち上がり、続いて時刻tcs7において立下ることで、時刻tcs2及びtcs3のときと同じく、時刻tcs6においてカウンタ開始アドレスラッチ信号ADRLTCHの論理レベルは「1」に遷移され、時刻tcs7においてカウンタアドレス初期化信号ADRINITの論理レベルが「0」に遷移される。
【0084】
このように、カウンタ制御回路CTMSは、セレクタ制御信号SELCONT、テスト信号TEST0及びTEST1の論理レベルの組合せにより、カウンタモード設定信号ADRCNTMの論理レベルが「1」になると、カウンタアドレス初期化信号ADRINITの論理レベルを「1」に遷移させる。また、カウンタモード設定信号ADRCNTMの論理レベルが「1」の状態で、クロック信号CLKが入力されると、その最初のクロック信号CLKの立ち下がりに同期して、カウンタアドレス初期化信号ADRINITの論理レベルを「0」に遷移させる。
【0085】
また、カウンタ制御回路CTMSは、カウンタモード設定信号ADRCNTMの論理レベルが「1」の状態で、クロック信号CLKが入力されると、その最初のクロック信号CLKの立ち上がりに同期して、カウンタ開始アドレスラッチ信号ADRLTCHの論理レベルを「1」に遷移させる。また、カウンタモード設定信号ADRCNTMの論理レベルが「0」に遷移すると、カウンタ開始アドレスラッチ信号ADRLTCHの論理レベルを「0」に遷移させる。
【0086】
図5に示すカウンタ回路CTは、入力されるカウンタモード設定信号ADRCNTM等の制御信号を生成するカウンタ制御回路CTMSの論理構成を以上のような構成としたので、カウンタモード設定信号ADRCNTMの論理レベルに応じて、以下のカウント動作を行う。
カウンタモード設定信号ADRCNTMの論理レベルが「1」になる以前において(図6(b)の時刻tcs1以前に相当する)、カウンタモード設定信号ADRCNTMが入力されるD型フリップフロップDFc0〜13の各RB端子の論理レベルは「0」であるので、各QB端子の論理レベルは、全て「1」、すなわち、カウンタアドレス信号CAB<13:0>=「3FFFh」である。これにより、カウンタアドレス信号CA<13:0>=「0000h」である。
【0087】
カウンタモード設定信号ADRCNTMの論理レベルが「1」になると(図6(b)の時刻tcs1に相当する)、D型フリップフロップDFc0〜13の各RB端子の論理レベルは「1」となるので、カウンタ回路CTは、カウント動作に移行する。また、カウンタアドレス初期化信号ADRINITの論理レベルが「1」となることで、D端子に接続された各セレクタ回路は、Yアドレス信号AYB<6:0>及びXアドレス信号AXB<6:0>をD端子へ出力する。また、CLK端子に接続されたセレクタ回路は、カウンタ開始アドレスラッチ信号ADRLTCHをCLK端子へ出力する。ただし、カウンタ開始アドレスラッチ信号ADRLTCHの論理レベルは「0」であるので、各QB端子の論理レベルは全て「1」、すなわち、カウンタアドレス信号CAB<13:0>=「3FFFh」である。
【0088】
最初のクロック信号CLKが入力されると(図6(b)の時刻tcs2に相当する)、カウンタ開始アドレスラッチ信号ADRLTCHの論理レベルは「1」となり、D型フリップフロップDFc0〜13は、各D端子からYアドレス信号AYB<6:0>及びXアドレス信号AXB<6:0>を取り込み、QB端子の論理レベルを遷移させる。例えば、AY<6:0>=「02h」、AX<6:0>=「00h」であるとすると、D型フリップフロップDFc1のQB端子の論理レベルのみ「0」となり、他のD型フリップフロップのQB端子の論理レベルは、全て「1」となる。すなわち、CAB<13:0>=「3FFDh」である。これにより、カウンタアドレス信号CA<13:0>は、「0002h」となる。すなわち、セルテスト回路に入力されるアドレス信号の論理レベルに応じて、カウント動作における開始アドレスが設定される。
【0089】
最初のクロック信号CLKが立ち下がると(図6(b)の時刻tcs3に相当する)、カウンタアドレス初期化信号ADRINITの論理レベルは「0」となり、各D型フリップフロップのD端子はアドレス信号とは電気的に非接続にされ、各QB端子と電気的に接続される。また、D型フリップフロップDFc0のCLK端子には、クロック信号CLKが入力され、その他のD型フリップフロップのCLK端子は、前段のD型フリップフロップのQB端子と電気的に接続される。なお、カウンタアドレス信号CA<13:0>は、「0002h」のままである。
【0090】
以降、カウンタ回路CTは、クロック信号CLKの立ち上がりに同期してカウント動作を進める。すなわち、カウンタ回路CTは、カウンタアドレス信号CA<13:0>を、「0002h」を開始アドレスとして、1ビットずつインクリメントし、「0003h」、「0004h」と、クロック信号CLKが入力されるたびにインクリメントされたカウンタアドレス信号CA<13:0>を生成し、セレクタ回路ST0〜ST13に対して出力する。
カウンタモード設定信号ADRCNTMの論理レベルが「0」になると(図6(b)の時刻tcs4に相当する)、カウンタモード設定信号ADRCNTMが入力されるD型フリップフロップDFc0〜13の各RB端子の論理レベルは全て「0」となるので、各QB端子の論理レベルは全て「1」、すなわち、カウンタアドレス信号CAB<13:0>は「3FFFh」となる。これにより、カウンタアドレス信号CA<13:0>は、「0000h」へとリセットされる。
【0091】
このように、カウンタ回路CTは、カウント動作の際(カウンタモード設定信号ADRCNTMの論理レベルが「1」の期間)、最初のクロック信号CLKの立ち上がりエッジに同期して、Yアドレス信号AYB<6:0>及びXアドレス信号AXB<6:0>を取り込み、その論理レベルに応じたカウンタアドレス信号CA<13:0>を出力する。そして、以降クロック信号CLKの立ち上がりエッジに同期して、カウンタの値を1ずつ増やし、カウンタアドレス信号CA<13:0>からなる14ビットのアドレスを1ずつインクリメントしていく。また、カウンタ回路CTは、図4に示すように、カウンタアドレス信号CA<13:0>をセレクタ回路ST0〜13に対して出力する。
【0092】
次に、図4におけるセレクタ回路ST0〜ST13について、図7(a)を用いて説明する。
図7(a)に示すセレクタ回路STは、セレクタ回路ST0〜ST13と同一の回路構成を示している。セレクタ回路STは、図7(a)に示すように論理反転回路及びNチャネル型MOSトランジスタ及びPチャネル型MOSトランジスタから構成される。
セレクタ回路STは、セレクタ制御信号SELCONTの論理反転信号であるSEL信号と、カウンタアドレス信号CA(カウンタアドレス信号CA<13:0>のいずれか1ビット)と、Xアドレス信号AX又はYアドレス信号AY(カウンタアドレス信号CA<13:0>のいずれか1ビットに対応する、Xアドレス信号<6:0>又はYアドレス信号<6:0>のいずれか1ビット)とを入力とし、SEL信号の論理レベルに応じてカウンタアドレス信号CAと、Xアドレス信号AX又はYアドレス信号AYのいずれか一方を選択的に、アドレス信号ATESTとしてデコード信号出力回路DCに対して出力する。
【0093】
具体的には、SEL信号の論理レベルが「0」(つまりセレクタ制御信号SELCONTの論理レベルが「1」)の場合に、カウンタアドレス信号CAを出力し、SEL信号の論理レベルが「1」(つまりセレクタ制御信号SELCONTの論理レベルが「0」)の場合に、Xアドレス信号AX又はYアドレス信号AYを出力する。すなわち、セレクタ回路STは、セレクタ制御信号SELCONT(選択制御信号)の状態に応じて、Xアドレス信号AX又はYアドレス信号AY(第1のアドレスモード)と、カウンタアドレス信号(第2のアドレスモード)を切り替えて、デコード信号出力回路DCに対して出力する。
【0094】
次に、図4におけるデコード信号出力回路DC0〜DC13について図7(b)を用いて説明する。
図7(b)に示すデコード信号出力回路DCは、デコード信号出力回路DC0〜DC13と同一の回路構成を示す。
デコード信号出力回路DCは、図7(b)に示すように論理反転回路及び否定論理積回路から構成され、上述のセレクタ回路STの出力信号ATESTと、テスト信号TEST0の論理反転信号TESTB0と、テスト信号TEST1の論理反転信号TESTB1が入力される。
【0095】
デコード信号出力回路DCは、TESTB0信号及びTESTB1信号の両方の論理レベルが「1」の場合(つまりテスト信号TEST0及びTEST1の両方の論理レベルが「0」の場合)、セレクタ回路STの出力信号ATESTと同じ論理レベルの信号であるアドレスデコード信号ADEC、その論理反転信号であるアドレスデコード信号ADECBを出力する。
【0096】
また、デコード信号出力回路DCは、TESTB0の論理レベルが「0」(テスト信号TEST0の論理レベルが「1」)且つTESTB1の論理レベルが「1」(テスト信号TEST1の論理レベルが「0」)の場合、論理レベルが「0」のアドレスデコード信号ADEC及びADECBを出力する。
さらに、デコード信号出力回路DCは、TESTB0の論理レベルに関係なく(テスト信号TEST0のレベルに関係なく)、TESTB1の論理レベルが「0」(テスト信号TEST1の論理レベルが「1」)の場合、論理レベルが「1」のアドレスデコード信号ADEC及びADECBを出力する。
【0097】
デコード信号出力回路DC及びセレクタ回路STを以上の様な回路構成とすることで、図4に示すデコード信号出力回路DC0は、セレクタ制御信号SELCONTの論理レベルが「1」であって、テスト信号TEST0及びTEST1の両方の論理レベルが「0」の場合、Yアドレス信号AY0と同じ論理レベルの信号であるYアドレスデコード信号AYDEC0を出力すると共に、その論理反転信号であるYアドレスデコード信号AYDECB0を出力する。
また、デコード信号出力回路DC0は、セレクタ制御信号SELCONTの論理レベルが「0」であって、テスト信号TEST0及びTEST1の両方の論理レベルが「0」の場合、カウンタ回路CTが出力するカウンタアドレス信号CA0と同じ論理レベルの信号であるYアドレスデコード信号AYDEC0を出力すると共に、その論理反転信号であるYアドレスデコード信号AYDECB0を出力する。
【0098】
一方、デコード信号出力回路DC0は、セレクタ制御信号SELCONTの論理レベルに関わらず、テスト信号TEST0が「1」且つテスト信号TEST1の論理レベルが「0」の場合、論理レベルが「0」のアドレスデコード信号AYDEC0及びAYDECB0を出力する。
さらに、デコード信号出力回路DC0は、セレクタ制御信号SELCONT及びテスト信号TEST0の論理レベルに関係なく、テスト信号TEST1の論理レベルが「1」の場合、論理レベルが「1」のアドレスデコード信号AYDEC0及びAYDECB0を出力する。
【0099】
デコード信号出力回路DC1〜DC6も、同様に、それぞれセレクタ回路ST1〜ST6に接続され、Yアドレスデコード信号AYDEC1〜6及びAYDECB1〜6を出力する。すなわち、例えば、デコード信号出力回路DC6は、セレクタ回路ST6の出力信号と、TESTB0信号及びTESTB1とを入力とし、セレクタ制御信号SELCONT、TEST0信号及びTEST1信号の論理レベルに応じて、Yアドレスデコード信号AYDEC6及びYアドレスデコード信号AYDECB6を出力する。
【0100】
また、Xアドレスデコード信号を出力するデコード信号出力回路DC7〜DC13も、同様に、それぞれセレクタ回路ST7〜ST13に接続され、Xアドレスデコード信号AXDEC0〜6及びAXDECB0〜6を出力する。すなわち、例えば、デコード信号出力回路DC13は、セレクタ回路ST13の出力信号と、TESTB0信号及びTESTB1とを入力とし、セレクタ制御信号SELCONT、TEST0信号及びTEST1信号の論理レベルに応じて、Xアドレスデコード信号AXDEC6及びXアドレスデコード信号AXDECB6を出力する。
【0101】
以上がセルテスト回路20の説明であり、以下では図3に戻って説明を続ける。
Yセレクト用プリデコーダPDYは、セルテスト回路20から入力されるYアドレスデコード信号AYDEC<6:0>及びAYDECB<6:0>をプリデコード処理した後、その処理結果であるプリデコード信号をYセレクト用メインデコーダMDYに出力する。Yセレクト用メインデコーダMDYは、Yセレクト用プリデコーダPDYから入力されるプリデコード信号を基にYセレクト信号YS1〜YSm(m=128)を生成して列選択線Y1〜Ymに供給する。
【0102】
Xセレクト用プリデコーダPDXは、セルテスト回路20から入力されるXアドレスデコード信号AXDEC<6:0>及びAXDECB<6:0>をプリデコード処理した後、その処理結果であるプリデコード信号をXセレクト用メインデコーダMDXに出力する。Xセレクト用メインデコーダMDXは、Xセレクト用プリデコーダPDXから入力されるプリデコード信号を基にXセレクト信号XS1〜XSn(n=128)を生成して行選択線X1〜Xnに供給する。
【0103】
以上のように構成される半導体装置の入力信号と出力信号との関係を表す真理値表を図8に示す。なお、図8において「X」は「Invalid」、すなわち、論理レベルが「0」でも「1」でも当該動作モードに関係しないことを示す。
この図8に示すように、テスト信号TEST0及びTEST1の両方の論理レベルが「0」で且つセレクタ制御信号SELCONTの論理レベルが「0」の場合(図中No.1で示す)、半導体装置は、通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)状態となる。そして、入力されるYアドレス信号AY<6:0>及びXアドレス信号AX<6:0>と同じ論理レベルの信号であるYアドレスデコード信号AYDEC<6:0>及びXアドレスデコード信号AXDEC<6:0>を出力すると共に、その論理反転信号であるYアドレスデコード信号AYDECB<6:0>及びXアドレスデコード信号AXDECB<6:0>を出力する。例えば、AY<6:0>=「02h」、AX<6:0>=「00h」であるとすると、AYDEC<6:0>=「02h」、AXDEC<6:0>=「00h」、AYDECB<6:0>=「7Dh」、AXDECB<6:0>=「7Fh」を出力する。
【0104】
また、テスト信号TEST0及びTEST1の両方の論理レベルが「0」で且つセレクタ制御信号SELCONTの論理レベルが「1」の場合、半導体装置は、通常評価モード(カウンタアクセス:通常評価モードにおける第2のアドレスモード)状態となる。そして、カウンタ回路CTが出力するカウンタアドレス信号CA<6:0>と同じ論理レベルの信号であるYアドレスデコード信号AYDEC<6:0>を出力すると共に、その論理反転信号であるYアドレスデコード信号AYDECB<6:0>を出力する。また、カウンタ回路CTが出力するカウンタアドレス信号CA<13:7>と同じ論理レベルの信号であるXアドレスデコード信号AXDEC<6:0>を出力すると共に、その論理反転信号であるXアドレスデコード信号AXDECB<6:0>を出力する。
【0105】
なお、カウンタアクセスにおいては、上述のように、クロック信号CLKの最初の立ち上がりで取り込んだYアドレス信号AY<6:0>及びXアドレス信号AX<6:0>の論理レベルを、カウンタアドレス信号CA<6:0>及びカウンタアドレス信号CA<13:7>の論理レベルとする(図中No.2−1で示す開始アドレスの設定)。そして、以降クロック信号CLKの立ち上がりに同期して、カウンタアドレス信号CA<13:0>を1ビットずつインクリメントしていく(図中No.2−2で示す)。例えば、クロック信号CLKの最初の立ち上がりにおいてAY<6:0>=「04h」、AX<6:0>=「02h」であるとすると、CA<6:0>=「04h」、CA<13:7>=「02h」であり、AYDEC<6:0>=「04h」、AXDEC<6:0>=「02h」、AYDECB<6:0>=「7Bh」、AXDECB<6:0>=「7Dh」を出力する。そして、以降クロック信号CLKが入力されると、CA<6:0>=「05h」、「06h」、「07h」とカウンタアドレス信号CAをLSBから1ビットずつインクリメントし、AYDEC<6:0>を「05h」、「06h」、「07h」と、AYDECB<6:0>を「7Ah」、「79h」、「78h」と変化させる。
【0106】
また、セレクタ制御信号SELCONT及びテスト信号TEST0の論理レベルに関係なく、TEST1の論理レベルが「1」の場合(図中No.3で示す)、半導体装置は、テストモード(DUT全選択モード:第2のテストモード)状態となる。そして、Yアドレスデコード信号AYDEC<6:0>、Yアドレスデコード信号AYDECB<6:0>、Xアドレスデコード信号AXDEC<6:0>及びXアドレスデコード信号AXDECB<6:0>の論理レベルは全て「1」となる。すなわち、AYDEC<6:0>=AYDECB<6:0>=AXDEC<6:0>=AXDECB<6:0>=「7Fh」となる。
【0107】
また、セレクタ制御信号SELCONTの論理レベルに関係なく、テスト信号TEST0の論理が「1」且つTEST1の論理が「0」の場合(図中No.4で示す)、半導体装置は、テストモード(DUT全非選択モード:第1のテストモード)状態となる。そして、Yアドレスデコード信号AYDEC<6:0>、Yアドレスデコード信号AYDECB<6:0>、Xアドレスデコード信号AXDEC<6:0>及びXアドレスデコード信号AXDECB<6:0>の論理レベルは全て「0」となる。すなわち、AYDEC<6:0>=AYDECB<6:0>=AXDEC<6:0>=AXDECB<6:0>=「00h」となる。
【0108】
続いて、上記のようにセルテスト回路20、Xセレクト用プリデコーダPDX、Yセレクト用プリデコーダPDY、Xセレクト用メインデコーダMDX及びYセレクト用メインデコーダMDYを備えた半導体装置の動作及び被測定トランジスタDUTの評価方法について、図9〜図13を用いて説明する。
図9は、本実施形態における半導体装置が、通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)から、テストモード(DUT全非選択モード:第1のテストモード)へ移行し、その後、再び通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)へ移行する場合の各信号の時間的関係を表すタイミングチャートである。
【0109】
また、図10は、本実施形態における半導体装置が、通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)と、テストモード(DUT全非選択モード:第1のテストモード)の間を移行する場合の各信号の時間的関係を表すタイミングチャートである。
図11は、本実施形態における半導体装置が、テストモード(DUT全非選択モード:第1のテストモード)後の通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)から、通常評価モード(カウンタアクセス:通常評価モードにおける第2のアドレスモード)へ移行する場合の各信号の時間的関係を表すタイミングチャートである。
【0110】
また、図12は、本実施形態における半導体装置が、通常評価モード(カウンタアクセス:通常評価モードにおける第2のアドレスモード)からテストモード(DUT全非選択モード:第1のテストモード)へ移行し、その後、再び通常評価モード(カウンタアクセス:通常評価モードにおける第2のアドレスモード)へ移行する場合の各信号の時間的関係を表すタイミングチャートである。
【0111】
図13は、各モードにおける被測定トランジスタDUTのバイアス状態を表したものであり、図8に示した真理値表における各モードに対応する。図中、通常評価モード(ランダムアクセス及びカウンタアクセス)においては、任意の評価セルの被測定トランジスタDUTのトランジスタ特性を評価でき、その他の評価セルの被測定トランジスタDUTにはストレス電圧を印加できる。また、DUT全非選択(第1のテストモード)においては、すべての評価セルの被測定トランジスタDUTにストレス電圧を印加できる。これらについて、モード間の移行も含めて以下に詳述する。
【0112】
図9においては、主ドレインフォース線DFに0.95V、主ソースフォース線SFに1.0V、主ゲートフォース線GFに0.6V、ドレインストレス線DVS及びソースストレス線SVSに3.0V、ゲートストレス線GVSに0Vを供給する場合を表している。また、Yアドレス信号AY<6:0>及びXアドレス信号AX<6:0>は、上述の通り、16進法でそれぞれアドレスを表している。
【0113】
また、説明の都合上、AY<6:0>=「00h」かつAX<6:0>=「00h」で選ばれる評価セルを評価セルA0とし、評価セルA0の被測定トランジスタDUTのドレイン端子電圧をVD(A0)、ソース端子電圧をVS(A0)、ゲート端子電圧をVG(A0)と表している。同様に、AY<6:0>=「00h」かつAX<6:0>=「01h」で選ばれる評価セルを評価セルA1とし、評価セルA1の被測定トランジスタDUTのドレイン端子電圧をVD(A1)、ソース端子電圧をVS(A1)、ゲート端子電圧をVG(A1)と表している。また、AY<6:0>=「7Fh」かつAX<6:0>=「7Fh」で選ばれる評価セルを評価セルA2とし、評価セルA2の被測定トランジスタDUTのドレイン端子電圧をVD(A2)、ソース端子電圧をVS(A2)、ゲート端子電圧をVG(A2)と表している。
【0114】
図13に示すように、通常評価モードにおける選択された評価セルの被測定トランジスタDUTのバイアス状態は、ドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vであり、この状態でソース端子からドレイン端子へ流れる電流を測定評価する。また、テストモードにおける全ての評価セルの被測定トランジスタDUTのバイアス状態は、ドレイン端子電圧VD及びソース端子電圧は3.0V、ゲート端子電圧VGは0Vであり、この状態はNBTI試験におけるストレス電圧が印加されている状態である。
【0115】
図9に示すように、時刻t1〜t2及びt3〜t4において、テスト信号TEST0及びTEST1の両方の論理レベルが「0」で且つセレクタ制御信号SELCONTの論理レベルが「0」であるので、半導体装置は、通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)状態となる。そして、入力されるYアドレス信号AY<6:0>及びXアドレス信号AX<6:0>と同じ論理レベルの信号であるYアドレスデコード信号AYDEC<6:0>及びXアドレスデコード信号AXDEC<6:0>を出力するとともに、その論理反転信号であるYアドレスデコード信号AYDECB<6:0>及びXアドレスデコード信号AXDECB<6:0>を出力する。
【0116】
すなわち、この場合、ユーザがYアドレス信号AY<6:0>及びXアドレス信号AX<6:0>を自由に設定することにより、所望のXY座標(行及び列)に配置されている評価セルの被測定トランジスタDUTを選択することができる(ランダムアクセス:通常評価モードにおける第1のアドレスモード)。
例えば、評価セルA0が時刻t1において選択された場合、主ドレインフォース線DFに0.95V、主ソースフォース線SFに1.0V、主ゲートフォース線GFに0.6Vが供給されているので、評価セルA0の被測定トランジスタDUTのドレイン端子電圧VD(A0)は0.95V、ソース端子電圧VS(A0)は1.0V、ゲート端子電圧VG(A0)は0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13においてランダムアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
【0117】
一方、評価セルA0以外の(16K−1)個の評価セルについては、選択回路10のうち論理反転回路10bの出力の論理レベルが「0」であるので、被測定トランジスタDUTは、主ドレインフォース線DF、主ソースフォース線SF、主ゲートフォース線GFに電気的に接続されない。
従って、上述の通りドレイン電源端子DFPまたはソース電源端子SFPと電源供給装置との間に直列に接続された電流計により、評価セルA0のみの電流を測定できる。
【0118】
また、評価セルA0以外の(16K−1)個の評価セルについては、選択回路10のうちNAND回路10aの出力の論理レベルが「1」であり、ドレインストレス線DVS及びソースストレス線SVSに3.0V、ゲートストレス線GVSに0Vが供給されているので、図に示す評価セルA1及びA2の様に、被測定トランジスタDUTのドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなる。すなわち、被測定トランジスタDUTは、NBTI試験におけるストレス電圧が印加されていることになる(図13においてランダムアクセスモードにおける被測定トランジスタDUT以外のバイアス状態に相当する)。
【0119】
次に、AY<6:0>=「00h」かつAX<6:0>=「01h」にアドレスが切り替わると、評価セルは評価セルA0から評価セルA1となり、評価セルA1の被測定トランジスタDUTのドレイン端子電圧VD(A1)は0.95V、ソース端子電圧VS(A1)は1.0V、ゲート端子電圧VG(A1)は0.6Vとなり、被測定トランジスタDUTのソース端子からドレイン端子へ電流が流れる。(図13においてランダムアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
一方、評価セルA0は、被測定トランジスタDUTのドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなり、NBTI試験におけるストレス電圧が印加されることになる(図13においてランダムアクセスモードにおける被測定トランジスタDUT以外のバイアス状態に相当する)。
【0120】
このように、時刻t1〜t2の間において、AY<6:0>及びAX<6:0>を、AY<6:0>=「00h」かつAX<6:0>=「00h」から、例えばXアドレス信号AX0をLSB、Yアドレス信号AY6をMSBとして1ビットずつ変化させていき、最後にアドレスをAY<6:0>=「7Fh」かつAX<6:0>=「7Fh」として評価セルA2の被測定トランジスタDUTの電流を測定評価する。これにより、16K個の評価セルの被測定トランジスタDUT全ての電流を測定評価できる。また、測定評価されている評価セル以外の(16k−1)個の評価セルの被測定トランジスタDUTには、NBTI試験におけるストレス電圧が印加されている状態となる。
【0121】
次に、テストモード(時刻t2〜t3)において、時刻t2にテスト信号TEST0の論理レベルが「1」になると、セルテスト回路20は、「00h」のYアドレスデコード信号AYDEC<6:0>及び「00h」のXアドレスデコード信号AXDEC<6:0>を出力するとともに、「00h」のYアドレスデコード信号AYDECB<6:0>及び「00h」のXアドレスデコード信号AXDECB<6:0>を出力する。従って、全ての評価セルの選択回路10のうちNAND回路10aの出力の論理レベルが「1」、論理反転回路10bの出力の論理レベルが「0」となる。この場合、図に示す評価セルA0〜A2の様に、全ての評価セルの被測定トランジスタDUTのドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなり、16K個の評価セルの被測定トランジスタDUT全てに、NBTI試験のストレス電圧が印加されることになる(図13におけるDUT全非選択のバイアス状態に相当する)。
【0122】
次に、時刻t3において、テスト信号TEST0の論理レベルが「0」になると、テストモードは終了し、通常評価モードに移行する。通常評価モード(時刻t3〜t4)において、Yアドレス信号AY<6:0>及びXアドレス信号AX<6:0>を、先の時刻t1〜t2におけるアドレスと同じ順番で切り替えていくことで、16K個の評価セルの被測定トランジスタDUT全てのドレイン電流を測定できる。また、時刻t3〜t4において、電流を測定評価しているDUT以外のDUTは全てストレス電圧が印加された状態とすることができる。
【0123】
また、評価セルの被測定トランジスタDUTに追加ストレスを加えることも可能である。一般にPMOSトランジスタのNBTI試験においては、時間の経過とともにPMOSトランジスタの閾値電圧の絶対値が増大する(ドレイン電流は減少する)傾向にあることが知られており、閾値電圧がストレス時間の経過に従ってどのように変化していくかを評価する必要がある。本実施形態における半導体装置においては、次に説明するように、ストレス電圧印加後の測定評価のあと、更にストレス電圧を追加して印加することもできるので、閾値電圧とストレス時間の依存性を調査する評価も可能である。
【0124】
図10は、テストモード後の通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)から再びテストモード(DUT全非選択モード:第1のテストモード)へ移行し、その後再び通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)と移行する場合の各信号の時間的関係を表すタイミングチャートである。
【0125】
図10においては、説明の便宜上、図9の説明に用いた評価セルA0及びA2の2ビットにアクセスする場合を示している。図10において、セレクタ制御信号SELCONT、テスト信号TEST0及びテスト信号TEST1の論理レベルが全て「0」である期間(時刻t1〜t3、時刻t4〜t6、時刻t7〜t9)において、セルテスト回路20は通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)状態にある。そして、残りの期間、すなわちテスト信号TEST0の論理レベルが「1」である期間(時刻t3〜t4、時刻t6〜t7)において、セルテスト回路20はテストモード(DUT全非選択モード:第1のテストモード)状態にある。
【0126】
例えば、評価セルA0を例にとると、時刻t1〜t2において、被測定トランジスタDUTのストレス電圧印加前の初期特性を測定評価する。続く時刻t2〜t3において、評価セルA2の被測定トランジスタDUTが測定評価されている間、評価セルA0にはストレス電圧が印加される。また、時刻t3〜t4においても、全評価セルの被測定トランジスタDUTが全非選択モードにあるから、評価セルA0にはストレス電圧が印加される。従って、評価セルA0について、1回目のストレス時間(t4−t2)経過後、時刻t4〜t5において被測定トランジスタDUTの1回目のストレス電圧印加後の特性を測定評価することになる。また、同様に、更に2回目のストレス時間(t7−t5)経過後、時刻t7〜t8において被測定トランジスタDUTの2回目のストレス電圧印加後の特性を測定評価することになる。
【0127】
同様に、評価セルA2については、1回目のストレス時間が(t5−t3)、2回目のストレス時間が(t8−t6)となり、これら各々のストレス時間は、特性測定時間が評価セル毎に同一とすれば、評価セルA0の一回目及び2回目のストレス時間と同一時間とすることができる。また、テスト信号TEST0の論理レベルが「1」にある時間(時刻t3〜t4及び時刻t6〜7)の時間の設定はユーザが任意に行えるので、上述の1回目のストレス時間、2回目のストレス時間はユーザが任意に設定できる。従って、評価セルA0、A2について、例えば横軸をストレス時間、縦軸を被測定トランジスタのソース・ドレイン間電流としたグラフを作成する場合、同一ストレス時間において評価セルA0、A2についてプロットすることも可能となる。
【0128】
ここで、評価セル(ここでは評価セルA0、A2の2ビット)、ストレス印加の回数(ここでは2回)、測定内容(ここでは電流測定)は例示である。従って、16k全ての評価セルについて、ストレス回数及び時間を変化させ評価することで、同一のストレス時間経過における、例えば閾値電圧特性の変化依存性を求めることも可能であり、16k個の中に異常な(他と比べてNBTI試験における特性変動の大きい)被測定トランジスタDUTがあるかどうかを探し出すことができる。
【0129】
また、上述の通常評価モードにおいては、ランダムアクセスによる測定評価の動作を説明したが、カウンタアクセス(通常評価モードにおける第2のアドレスモード)による測定評価を行うことができる。
図11は、本実施形態における半導体装置が、テストモード後の通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)から、通常評価モード(カウンタアクセス:通常評価モードにおける第2のアドレスモード)へ移行する場合の各信号の時間的関係を表すタイミングチャートである。
【0130】
時刻t1〜t2の期間においては、AY<6:0>=「7Fh」かつAX<6:0>=「7Eh」の評価セルが選択され、図11においては図示しないが、被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、ランダムアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
【0131】
また、時刻t2〜t3の期間においては、AY<6:0>=「7Fh」かつAX<6:0>=「7Fh」の評価セルが選択され、被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、ランダムアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
続いて、時刻t3〜t4の期間においては、全ての評価セルの被測定トランジスタDUTのドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなり、16K個の評価セルの被測定トランジスタDUT全てに、NBTI試験のストレス電圧が印加されることになる(図13におけるDUT全非選択のバイアス状態に相当する)。
【0132】
ストレス印加後の時刻t4〜t5の期間においては、AY<6:0>=「00h」かつAX<6:0>=「00h」の評価セルが選択され、被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、ランダムアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
続く時刻t5〜t6の期間においては、AY<6:0>=「00h」かつAX<6:0>=「01h」の評価セルが選択され、被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、ランダムアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
【0133】
時刻t6において、セレクタ制御信号SELCONTの論理レベルが「1」となると、図4におけるセレクタ制御信号SELCONTの論理反転信号であるSEL信号の論理レベルが「0」となり、セレクタ回路ST0〜ST13は、カウンタアドレス信号CAを選択的に、デコード信号出力回路DC0〜13に対して出力する。
このとき、カウンタ回路CTは、D型フリップフロップDFc0〜Dfc13のRB端子に入力されるカウンタモード設定信号ADRCNTM及び、D端子,CLK端子に接続されたセレクタ回路の切替信号であるカウンタアドレス初期化信号ADRINITの論理レベルがいずれも「1」となる(上述の図6(b)の時刻tcs1またはtcs5に相当する)。これにより、カウンタ回路CTは、カウント動作に移行するが、まだ、クロック信号CLKが入力されないので、QB端子の論理レベル(カウンタアドレス信号CAB<13:0>の論理レベル)は全て「1」である。すなわち、カウンタアドレス信号CAB<13:0>=「3FFFh」である。従って、カウンタアドレス信号CA<13:0>は、「0000h」となり、セレクタ回路ST0〜ST13は、デコード信号出力回路DC0〜13に対して、全て論理レベルが「0」のカウンタアドレス信号CAを出力する。
【0134】
これにより、セルテスト回路20は、「00h」のYアドレスデコード信号AYDEC<6:0>(AYDECB<6:0>は「7Fh」)、「00h」のXアドレスデコード信号AXDEC<6:0>(AXDECB<6:0>は「7Fh」)を出力し、評価セルA0が選択される。選択された評価セルA0の被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、カウンタアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
【0135】
時刻t7において、最初のクロック信号CLKが入力されると、カウンタ回路CTにおけるカウンタ開始アドレスラッチ信号ADRLTCHの論理レベルは「1」となり、D型フリップフロップDFc0〜13は、各D端子からアドレス信号(Yアドレス信号AY0B〜AY6B、Xアドレス信号AX0B〜AX6B)を取り込み、QB端子の論理レベルを遷移させる(上述の図6(b)の時刻tcs2またはtcs6に相当する)。
図11においては、Yアドレス信号<6:0>が「00h」、Xアドレス信号が「02h」であるので、D型フリップフロップDFc8のQB端子の論理レベル(CA8Bの論理レベル)のみ「0」となり、他のD型フリップフロップのQB端子の論理レベルは、全て「1」となる。これにより、カウンタアドレス信号CA<13:0>は、「0100h」(Yアドレス信号AY及びXアドレス信号AXにそれぞれ対応するカウンタアドレス信号CA<6:0>は「00h」、カウンタアドレス信号CA<13:7>は「02h」)となる。
【0136】
セルテスト回路20は、「00h」のYアドレスデコード信号AYDEC<6:0>及び「02h」のXアドレスデコード信号AXDEC<6:0>を出力するとともに、「7Fh」のYアドレスデコード信号AYDECB<6:0>及び「7Dh」のXアドレスデコード信号AXDECB<6:0>を出力する。これにより、半導体装置においては、該当するアドレスの評価セルが選択され、当該評価セルの被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、カウンタアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
【0137】
すなわち、セルテスト回路20に入力されるアドレス信号の論理レベルに応じて、カウント動作における開始アドレスが設定され、該当する評価セルの被測定トランジスタDUTが測定評価される。
最初のクロック信号CLKが立ち下がると(上述の図6(b)の時刻tcs3またはtcs7に相当する)、カウンタアドレス初期化信号ADRINITの論理レベルは「0」となり、各D型フリップフロップのD端子はアドレス信号と電気的に非接続にされ、各QB端子と電気的に接続される。また、D型フリップフロップDFc0のCLK端子には、クロック信号CLKが入力され、その他のD型フリップフロップのCLK端子は、前段のD型フリップフロップのQB端子と電気的に接続される。
以降、時刻t8,t9,t10におけるクロック信号CLKの立ち上がりに同期して、カウンタ回路CTは、カウント動作を行い、カウンタアドレス信号CA<13:0>は、「0100h」を開始アドレスとして、「0101h」、「0102h」、「0103h」と1ビットずつインクリメントされていく。
【0138】
セルテスト回路20は、Yアドレスデコード信号AYDEC<6:0>を「00h」から「01h」、「02h」、「03h」と順に遷移させ、Xアドレスデコード信号AXDEC<6:0>を「02h」に保持する。また、図示しないが、Yアドレスデコード信号AYDECB<6:0>を「7Fh」から「7Eh」、「7Dh」、「7Ch」と順に遷移させ、Xアドレスデコード信号AXDECB<6:0>を「7Dh」に保持する。時刻t8〜t9、時刻t9〜t10、時刻t10〜t11のいずれの期間においても、選択される評価セルの被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、カウンタアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
【0139】
このように、カウンタアクセスにおいても、主ドレインフォース線DFに0.95V、主ソースフォース線SFに1.0V、主ゲートフォース線GFに0.6Vを供給することで、ランダムアクセスと同じく、評価セルの被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなる。これにより、被測定トランジスタDUTのソース端子からドレイン端子へ電流が流れるので、上述の通りドレイン電源端子DFPまたはソース電源端子SFPと電源供給装置との間に直列に接続された電流計により、選択される評価セルのみの電流を測定できる。
【0140】
また、評価セル以外の(16K−1)個の評価セルについては、ランダムアクセスと同じく、選択回路10のうちNAND回路10aの出力の論理レベルが「1」であり、ドレインストレス線DVS及びソースストレス線SVSに3.0V、ゲートストレス線GVSに0Vが供給される。これにより、被測定トランジスタDUTのドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなり、被測定トランジスタDUTはNBTI試験におけるストレス電圧が印加されていることになる。
【0141】
また、カウンタアクセスにおいても、先の図10におけるランダムアクセスと同じく、評価セルの被測定トランジスタDUTに追加ストレスを加えることが可能である。
図12は、本実施形態における半導体装置が、図11における通常評価モード(カウンタアクセス:通常評価モードにおける第2のアドレスモード)から、テストモード(全評価セル非選択:第1のテストモード)へ移行し、その後再び通常評価モード(カウンタアクセス:通常評価モードにおける第2のアドレスモード)へと移行する場合の各信号の時間的関係を表すタイミングチャートである。
図12において、時刻t6〜t11の期間における半導体装置の動作は、図11における時刻t6〜t11の期間における動作と同じである。
【0142】
時刻t11において、セルテスト回路20は、テスト信号TEST0の論理レベルが「1」になると、「00h」のYアドレスデコード信号AYDEC<6:0>及び「00h」のXアドレスデコード信号AXDEC<6:0>を出力するとともに、「00h」のYアドレスデコード信号AYDECB<6:0>及び「00h」のXアドレスデコード信号AXDECB<6:0>を出力する。従って、全ての評価セルの選択回路10のうちNAND回路10aの出力の論理レベルが「1」、論理反転回路10bの出力の論理レベルが「0」となる。これにより、全ての評価セルの被測定トランジスタDUTのドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなり、16K個の評価セルの被測定トランジスタDUT全てに、NBTI試験のストレス電圧が印加されることになる(図13におけるDUT全非選択のバイアス状態に相当する)。
【0143】
また、カウンタ制御回路CTMSにおいて、カウンタモード設定信号ADRCNTMの論理レベルが「0」になるので(上述の図6(b)の時刻tcs4に相当する)、カウンタ回路CTにおいては、カウンタモード設定信号ADRCNTMが入力されるD型フリップフロップDFc0〜13の各RB端子の論理レベルは全て「0」となる。これにより、カウンタアドレス信号CA<13:0>は、「0000h」へとリセットされ、Yアドレス信号AY及びXアドレス信号AXにそれぞれ対応するカウンタアドレス信号CA<13:7>は「00h」、カウンタアドレス信号CA<6:0>は「00h」となる。
【0144】
時刻t12において、テスト信号TEST0の論理レベルが「0」となると、カウンタ回路CTにおいて、D型フリップフロップDFc0〜Dfc13のRB端子に入力されるカウンタモード設定信号ADRCNTM及び、D端子,CLK端子に接続されたセレクタ回路の切替信号であるカウンタアドレス初期化信号ADRINITの論理レベルがいずれも「1」となる(上述の図6(b)の時刻tcs1またはtcs5に相当する)。
これにより、カウンタ回路CTは、カウント動作に移行するが、まだ、クロック信号CLKが入力されないので、QB端子の論理レベル(カウンタアドレス信号CAB<13:0>の論理レベル)は全て「1」である。すなわち、カウンタアドレス信号CAB<13:0>=「3FFFh」である。従って、カウンタアドレス信号CA<13:0>は、「0000h」であるので、セレクタ回路ST0〜ST13は、デコード信号出力回路DC0〜13に対して、全て論理レベルが「0」のカウンタアドレス信号CAを出力する。
【0145】
これにより、セルテスト回路20は、「00h」のYアドレスデコード信号AYDEC<6:0>(AYDECB<6:0>は「7Fh」)、「00h」のXアドレスデコード信号AXDEC<6:0>(AXDECB<6:0>は「7Fh」)を出力し、評価セルA0が選択される。選択された評価セルA0の被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、カウンタアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
【0146】
時刻t13において、最初のクロック信号CLKが入力されると、カウンタ回路CTにおけるカウンタ開始アドレスラッチ信号ADRLTCHの論理レベルは「1」となり、D型フリップフロップDFc0〜13は、各D端子からアドレス信号(Yアドレス信号AY0B〜AY6B、Xアドレス信号AX0B〜AX6B)を取り込み、QB端子の論理レベルを遷移させる(上述の図6(b)の時刻tcs2またはtcs6に相当する)。
図12においては、Yアドレス信号<6:0>が「04h」、Xアドレス信号が「02h」であるので、D型フリップフロップDFc2及びD型フリップフロップDFc8のQB端子の論理レベル(カウンタアドレス信号CA2B及びCA8Bの論理レベル)のみが「0」となり、他のD型フリップフロップのQB端子の論理レベルは、全て「1」となる。すなわち、CAB<13:0>=「3EFBh」である。これにより、カウンタアドレス信号CA<13:0>は、「0104h」(Yアドレス信号AYに対応するカウンタアドレス信号CA<6:0>は「04h」、Xアドレス信号AXに対応するカウンタアドレス信号CA<13:7>は「02h」)となる。
【0147】
セルテスト回路20は、「04h」のYアドレスデコード信号AYDEC<6:0>及び「02h」のXアドレスデコード信号AXDEC<6:0>を出力するとともに、「7Bh」のYアドレスデコード信号AYDECB<6:0>及び「7Dh」のXアドレスデコード信号AXDECB<6:0>を出力する。これにより、半導体装置においては、該当するアドレスの評価セルが選択される。選択された評価セルの被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、カウンタアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
【0148】
最初のクロック信号CLKが立ち下がると(上述の図6(b)の時刻tcs3またはtcs7に相当する)、カウンタアドレス初期化信号ADRINITの論理レベルは「0」となり、各D型フリップフロップのD端子はアドレス信号と電気的に非接続にされ、各QB端子と電気的に接続される。また、D型フリップフロップDFc0のCLK端子には、クロック信号CLKが入力され、その他のD型フリップフロップのCLK端子は、前段のD型フリップフロップのQB端子と電気的に接続される。
以降、時刻t14,t15,t16におけるクロック信号CLKの立ち上がりに同期して、カウンタ回路CTは、カウント動作を行い、カウンタアドレス信号CA<13:0>は、「0104h」を開始アドレスとして、「0105h」、「0106h」、「0107h」と1ビットずつインクリメントされていく。
【0149】
セルテスト回路20は、Yアドレスデコード信号AYDEC<6:0>を「04h」から「05h」、「06h」、「07h」と順に遷移させ、Xアドレスデコード信号AXDEC<6:0>を「02h」に保持する。また、図示しないが、Yアドレスデコード信号AYDECB<6:0>を「7Bh」から「7Ah」、「79h」、「78h」と順に遷移させ、Xアドレスデコード信号AXDECB<6:0>を「7Dh」に保持する。時刻t14〜t15、時刻t15〜t16、時刻t16〜t17のいずれの期間においても、選択される評価セルの被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる(図13において、カウンタアクセスモードにおける被測定トランジスタDUTのバイアス状態に相当する)。
このように、カウンタアクセスにおいても、ランダムアクセスと同じく、評価セルの被測定トランジスタDUTに追加ストレスを加えることが可能である。
【0150】
図13は、上述した本発明の半導体装置における被測定トランジスタの評価方法を、バイアス状態と併せて整理した図である。図中のNoとして、図8における動作モード分類と同じ番号を用いている。
図13に示すように、通常評価モード(図中のNo1、2で示す)においては、主ドレインフォース線DFに0.95V、主ソースフォース線SFに1.0V、主ゲートフォース線GFに0.6Vを供給する。これにより、評価セルの被測定トランジスタDUTのドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる。従って、ドレイン電源端子DFPまたはソース電源端子SFPと電源供給装置との間に直列に接続された電流計により、被測定トランジスタDUTの電流を測定できる。
【0151】
なお、通常評価モードにおいて測定できる項目は上述のIonだけではない。例えば、主ドレインフォース線DFに0V、主ソースフォース線SF及び主ゲートフォース線GFに1.0Vを供給し、評価セルの被測定トランジスタDUTのドレイン端子電圧VDを0V、ソース端子電圧VS及びゲート端子電圧VGを1Vとすることで、ソース・ドレイン間電圧1Vでのオフ電流(Ioff)も測定できる。
また、主ドレインフォース線DFに0V、主ソースフォース線SFに1Vを供給した状態で、主ゲートフォース線GFに供給する電圧を所望の範囲で変化させ、例えば1マイクロアンペアのソース電流が流れる電圧を求めることで、評価セルの被測定トランジスタDUTのソース・ドレイン間電圧1Vでの閾値電圧(Vt)も求めることができる。
【0152】
また、評価セル以外の残りの(16K−1)個の評価セルについては、ドレインストレス線DVS及びソースストレス線SVSに3.0V、ゲートストレス線GVSに0Vを供給することで、被測定トランジスタDUTのドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなり、NBTI試験におけるストレス電圧が印加される状態となる。
【0153】
また、図13に示すように、第2のテストモード(図中のNo3で示すDUT全選択)では、全ての評価セルが同時に選択されるため、ドレイン電源端子DFP、ゲート電源端子GFP及びソース電源端子SFPを介して全評価セルの被測定トランジスタDUTに各電圧を印加することにより、全ての被測定トランジスタDUT一括の特性評価を行うことができる。
具体的には、主ドレインフォース線DFにドレイン電圧VD=0.95Vを供給し、主ソースフォース線SFにソース電圧VS=1.0Vを供給し、主ゲートフォース線GFにゲート電圧VG=0.6Vを供給することで、16k個の評価セルの被測定トランジスタDUT各々において、ドレイン端子電圧VDは0.95V、ソース端子電圧VSは1.0V、ゲート端子電圧VGは0.6Vとなり、ソース端子からドレイン端子へ電流が流れる。
【0154】
従って、ドレイン電源端子DFPまたはソース電源端子SFPと電源供給装置との間に直列に接続された電流計により、16k個の被測定トランジスタDUTの電流を測定できる。また、測定結果を16kで除することによりDMAにおける被測定トランジスタDUTの平均電流を求めることができる。例えば、本テストモードを用いることで、製造後の半導体装置が所望のデバイス特性を示すかどうかを短時間に知ることができる。
また、上述の通常評価モードと同様に主ドレインフォース線DF、主ソースフォース線SF及び主ゲートフォース線GFに電圧を供給し、測定評価することで、16k個の被測定トランジスタDUTのIoff、Vtも測定できる。
【0155】
一方、図13に示すように、第1のテストモード(図中のNo4で示すDUT全非選択)では、16k個全ての評価セルの被測定トランジスタDUTにストレス電圧を印加できる。具体的には、ドレインストレス線DVS及びソースストレス線SVSに3.0V、ゲートストレス線GVSに0Vを供給することで、各々の被測定トランジスタDUTのドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなり、16k個の被測定トランジスタDUT全てにNBTI試験におけるストレス電圧が印加される状態となる。
【0156】
以上のように、本実施形態に係る半導体装置を用いることにより、通常評価モード(ランダムアクセス及びカウンタアクセス)においては、任意の評価セルの被測定トランジスタDUTのトランジスタ特性を評価でき、当該評価期間中において、その他の評価セルの被測定トランジスタDUTにはストレス電圧を印加できる。また、第1のテストモードにおいては、すべての評価セルの被測定トランジスタDUTにストレス電圧を印加できる。従って、通常評価モードにおいて被測定トランジスタDUTの特性評価を行い、第1のテストモードに移行してストレス電圧を印加し、更に通常評価モードに移行して被測定トランジスタDUTの特性評価を行う場合、評価セルの被測定トランジスタDUTは、測定評価している時間以外においてはストレス電圧が印加される状態にあるため、上述した測定が後になる被測定トランジスタの特性が回復してしまうという問題を解決できる。
【0157】
なお、図11を用いて説明したように、通常評価モードにおいては、セレクタ制御信号SELCONTの論理レベルによってランダムアクセスとカウンタアクセスとのいずれか一方を用いることができる。どちらのアクセス方式であっても、選択された評価セルの被測定トランジスタの評価方法は、上述の通り同じであるので、いずれのアクセス方式を採っても、評価セルの被測定トランジスタDUTは、測定評価している時間以外においてはストレス電圧が印加される状態にある。
【0158】
また、全ての評価セルに加わるストレス時間を同一にできる。上述の図9を用いて説明すると、最初の通常評価モードの時間(時刻t1〜t2)の間に16K全ての評価セルの被測定トランジスタDUTの測定を順番に行い、第1のテストモードの時間(時刻t2〜t3)において、全ての評価セルの被測定トランジスタDUTにストレス電圧を印加する。次に、続く通常評価モードの時間(時刻t3〜t4)の間に、先の時刻t1〜t2と同じ順番で全ての評価セルの被測定トランジスタDUTの測定を行う。こうすれば、全ての評価セルの被測定トランジスタDUTのストレス電圧印加時間を、1個の評価セルに要する時間×(16K−1)+テストモード時間(t3−t2の時間に相当する)とすることができる。従って、本実施形態に係る半導体評価回路を用いることにより、全評価セルの被測定トランジスタDUTのストレス電圧印加時間を等しくでき、高精度のTEGを提供できる。
【0159】
また、本実施形態の半導体装置においては、アドレス信号とカウンタ回路CTの出力を、セレクタ制御信号SELCONTの論理レベルに応じて切り替える回路構成をとっているが、例えば、セレクタ制御信号SELCONTの論理レベルを「1」、Yアドレス信号AY<6:0>及びXアドレス信号AX<6:0>の論理レベルを「0」に固定しておくことで、カウンタアクセスモードのみで評価することが可能である。そのときは、アドレス入力ピンが必要なくなる。従って、例えば本発明の実施形態に係わる半導体評価回路をパッケージ組み立て後に多数同時に測定評価する場合などは、評価用のピン数を大幅に削減することができる効果を奏する。
【0160】
また、本発明の実施形態のように、ランダムアクセスとカウンタアクセスを有することで、以下のような利点がある。
(1)初期特性の測定においては、半導体装置全体の被測定トランジスタDUTを評価する際、評価セルを変えるたびにアドレス入力をする必要をなくすため、クロック信号CLKで制御できるカウンタアクセスモードで特性評価する。例えば、Yアドレス信号AY<6:0>及びXアドレス信号AX<6:0>を、「00h」、「00h」として評価セルA0に開始アドレスを設定し、以降クロック信号CLKを入力させることで、カウンタ回路CTにより「7Fh」、「7Fh」まで(上述の評価セルA2)までカウントアップして、全ての被測定トランジスタDUTの初期特性を取得することができる。
【0161】
(2)次に、(1)でデータを取得した後、DMA内の特定領域で正規分布から外れる異常特性の被測定トランジスタDUTが集まっているなどの問題が起きた場合、アドレスが判明しているその領域を再度、詳細に評価しなおす必要がある。この場合、ランダムアクセスとカウンタアクセスを組み合わせ特性評価することができる。例えば、かかる特定領域がDMAの外周の同一Xアドレス沿いに発生している場合、Xアドレスのアドレス及び領域におけるYアドレスの最下位アドレスを入力し、その後セレクタ制御信号SELCONTの論理レベルを「1」とし、クロック信号CLKを入力していくことで、上記特定領域領域内の被測定トランジスタDUTを、更に詳細に測定評価を行うことができる。
【0162】
(3)また、上記(1)或いは(2)の評価において、正規分布から大きく外れる異常な被測定トランジスタDUTが複数見つかった場合、その被測定トランジスタDUTを特定し詳細評価を行う必要がある。この場合、ランダム読み出しモードを使用して、当該被測定トランジスタDUTのアドレスを直接入力して、詳細に測定評価を行うことができる。
このように、本発明の半導体装置は、その評価の目的によって、各種モードを使い分けることができる。
【0163】
なお、上記(2)、(3)における測定評価においては、(1)と同じドレイン、ソース及びゲート電圧を主ドレインフォース線DF等に供給してもよいが、更に詳細に評価を行ってもよい。例えば、該当する評価セルを選択して、主ドレインフォース線DFに1V、主ソースフォース線SFに0Vを供給して、主ゲートフォース線GFに供給する電圧を1Vから0Vへ変化させ、VG−ID曲線を求めてもよい。
また、例えば、主ソースフォース線SFに0Vを、主ゲートフォース線GFに供給する電圧を数点に固定(例えば0.75V、0.5V、0.25V、0Vの4点に固定)して、それぞれの主ゲートフォース線GFへの供給電圧において、主ドレインフォース線DFに供給する電圧を1Vから0Vまで変化させ、VD−ID曲線を求めてもよい。
【0164】
次に、図14〜図17を用いて、半導体装置の評価における測定環境等について説明する。
図14は、本発明の実施形態における半導体装置のレイアウト概念図を示す。図14において、P1〜P35は、パッド電極を示している。また、図中、制御回路は、上述のXセレクト用プリデコーダPDX、Yセレクト用プリデコーダPDY、Xセレクト用メインデコーダMDX、Yセレクト用メインデコーダMDY及びセルテスト回路20を含んで構成されている。16k個の評価セルは、図示はしないが、マトリックス状に配置され、図中のDUTアレイ1〜4内に4kずつ配置されている。
【0165】
図15は、図14における各パッド電極の仕様図であり、パッド番号P、パッド名及び内容(用途)を示している。図15において、電源電圧等を供給するパッドがパッド電極P1〜P3へ、被測定トランジスタDUTの評価用パッドがパッド電極P5〜P10へ、被測定トランジスタDUTへのストレス電圧印加用パッドがパッド電極P11〜P13へ、セルテスト回路20へ入力される制御信号等及びアドレス信号用パッドがP15〜P35へと割り当てられている。
【0166】
図14において、16k個の評価セルを、DUTアレイ1〜4に4kずつ4分割しているのは、各評価セルへの、パッド電極P1〜P3からの電源配線、パッド電極P5〜P10からの測定用電源配線、パッド電極P11〜13からのストレス印加用配線等の配線抵抗を小さくすることで電圧降下を抑え、被測定トランジスタDUTを精度良く測定するためである。
【0167】
また、16k個の評価セルは、DUTアレイ1〜4へ4kビットずつ分割されることで、DUTアレイ毎に回路定数(ゲート幅W,ゲート長L等)の異なる被測定トランジスタDUTを配置し、測定評価をすることができる。例えば、DUTアレイ1〜4において、被測定トランジスタDUTのWを同一サイズとし、Lのサイズはアレイ毎に異なるものとして、ストレス印加によるVt等の特性変動のL依存性のデータを取得することが出来る。また、Lを同一サイズとし、WのサイズをDUTアレイ1〜4各々において異なるものとしてW依存性を取得する、或いは、L及びWをDUTアレイ1〜4各々において異なるものとしてゲート面積依存性を取得することができる構成としてもよい。
【0168】
また、以上の例に限らず、各々のDUTアレイ内で、被測定トランジスタDUTの寸法を更に変える構成としてもよい。或いは、レイアウトにおいてL又はWの寸法を変更することなく、例えばウエハー製造の際に、専用のレチクル(フォトマスク)を準備し、アレイ1〜4における被測定トランジスタのゲート酸化膜厚をアレイ毎に変えることも可能である。一般にはゲート酸化膜厚が薄くなるにつれ、NBTI耐性は悪くなると言われているので、プロセス開発におけるゲート酸化膜厚を決定する際に、4種類の膜厚に対応するNBTI評価特性を一回の評価で採取することができ、プロセス条件設定を迅速に行うこともできる。
【0169】
なお、DUTアレイ1〜4のうちのいずれのアレイが選択されるかは、MSB及びその一つ下位のアドレスにどのアドレスを用いるかによって決定されるが、上述の実施例においては、Xアドレス信号AX6及びAX5が、かかるアドレスに該当する。例えば、Xアドレス信号AX6及びAX5の論理レベルの組み合わせ(AX6、AX5)によって、(0、0)の場合はDUTアレイ1、(0,1)の場合はDUTアレイ2、(1,0)の場合はDUTアレイ3、(1,1)の場合はDUTアレイ4の評価セルが選択されるように構成される。
【0170】
また、図14において、PAD配置をチップ(半導体装置)の一辺に平行な直線上に1列に配置しているのは、4チップ(複数チップ)同時測定を容易にするためである。この理由を図16及び図17を用いて説明する。
図16は、半導体装置が、パッド電極形成工程まで製造された後に行う4チップ(複数の半導体装置)同時測定の概念図である。
また、図17は、4チップの同時測定に用いられるプローブカードの端子仕様を示す図であり、プローブカードの端子番号Qと、端子名及び内容(用途)、4チップの番号(1〜4)及びパッド番号Pが示されている。
【0171】
図16において、プローブ針は、各チップのパッド電極P35(図15におけるYアドレス信号AY6)に接触されるプローブ針のみを示している。4本のプローブ針は、図17に仕様を示すプローブカード(図16において図示せず)に電気的に接続され、プローブカードにおいてプリント配線により短絡されるか、或いはプローブカードが装着されるテスタ(半導体評価装置)のパフォーマンスボード上で短絡される。そして、テスタにより端子Q44(Yアドレス信号AY6)に電圧を供給すれば、プローブカードの4本のプローブ針を介して、4チップのパッド電極P35には同じ電圧が供給される。なお、4チップが同時測定される本プローブカードにおいては、テスタの使用ピン数(端子数)を削減するために、他のピンの大半も共通化されている。
【0172】
例えば、テスタにより、図17に仕様を示すプローブカードの端子Q31〜44へ電圧を供給する。対応する4チップのアドレス信号入力パッド電極P19〜P35には、それぞれのチップに接触されるプローブ針を介して、4チップにおいて同一の電圧が供給されることになる。また、セルテスト回路20に入力される制御信号は、端子Q45〜48に相当し、全て4チップ共通であるので、図17に仕様を示すプローブカードを用いることで、4チップの動作モードは同じになる。
【0173】
また、端子Q1〜6に相当する電源電圧(VDD)、接地電圧(GND)、ストレス電圧(ゲート電源線、ドレイン電源線、ソース電源線にそれぞれ印加されるG STRESS、D STRESS、S STRESS)及び被測定トランジスタへのバックバイアス電圧供給用のウェル電圧(WELL)は、4チップに共通に供給され、4チップは同じ電源電圧で動作し、同じストレス電圧が印加される。
一方、端子Q7〜30は、被測定トランジスタDUTの測定評価に用いる端子であり、チップ1〜4に供給するバイアスを個別に設定できるように、チップ毎、パッド電極毎に別々に設けられている。すなわち、図17に仕様を示すプローブカードを用いることで、これらのパッド電極に供給される電圧を4チップにおいて各々異なる電圧とすることが可能である。
【0174】
例えば、図17に仕様を示すプローブカードを用いて、4チップを、通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)から、テストモード(DUT全非選択モード:第1のテストモード)へ移行させ、その後、再び通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)へ移行させる場合を例にとり説明すると、4チップの動作は次の動作になる。なお、プローブカードの端子Q3(ゲートストレス端子)には0V、端子Q4(ドレインストレス端子)及び端子Q5(ソースストレス端子)には3Vが、それぞれ供給されているものとする。
【0175】
端子Q1、2及び6(VDD,GND、WELL)に所定の電圧(例えばVDD=1.2V、GND=0V,WELL=1.2V)を供給し、端子Q45に入力されるテスト信号TEST0、端子Q46に入力されるテスト信号TEST1及び端子Q48に入力されるセレクタ制御信号SELCONTの論理レベルを「0」(電圧レベル0V)にすると、チップ1〜4は通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)となる。
【0176】
例えば、Yアドレス信号AY<6:0>=「00h」、Xアドレス信号AX<6:0>=「00h」と設定すると、チップ1〜4各々において、上述の評価セルA0が選択される。端子Q10、16、22及び28に0.95Vを、端子Q12、18、24、30に1.0Vを、端子Q8、14、20及び26に0.6Vを供給すると、各々のチップにおいて、主ドレインフォース線DFにドレイン電圧VD=0.95V、主ソースフォース線SFにソース電圧VS=1.0V、主ゲートフォース線GFにゲート電圧VG=0.6Vが供給される。
これにより、チップ1〜4各々において、評価セルA0の被測定トランジスタDUTのドレイン端子電圧VD(A0)は0.95V、ソース端子電圧VS(A0)は1.0V、ゲート端子電圧VG(A0)は0.6Vとなり、ソース端子からドレイン端子へ電流が流れる。テスタにおいてソース端子に対応する端子Q12、18、24、30から流れ出る電流をモニターすれば、被測定トランジスタDUTの電流値を個別に取得できる。
【0177】
なお、被測定トランジスタDUTのドレイン、ソース、ゲートの各端子に対応するテスタにおける端子は、図17に示すようにチップ毎に設けられているので、上述のようにチップ1〜4へ同一電圧を供給せず、個別に電圧を供給して異なる条件で被測定トランジスタDUTを測定評価してもよい。
また、各チップの評価セルA0の被測定トランジスタDUTを評価している期間において、残りの(64k−4)個の被測定トランジスタDUTには、端子Q3〜Q5よりストレス電圧が印加され、各々のドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなる。すなわち、これらの被測定トランジスタDUTはNBTI試験におけるストレス電圧が印加される状態となる。
【0178】
また、このモードにおいて、ユーザがYアドレス信号AY<6:0>及びXアドレス信号AX<6:0>を自由に設定することにより、所望のXY座標(行及び列)に配置されている評価セルの被測定トランジスタDUTを測定評価できる。
例えば、Yアドレス信号AY<6:0>及びXアドレス信号AX<6:0>を、AY<6:0>=「00h」かつAX<6:0>=「00h」から、Xアドレス信号AX0をLSB、Yアドレス信号AY6をMSBとして1ビットずつ変化させていき、最後にアドレスをAY<6:0>=「7Fh」かつAX<6:0>=「7Fh」とする。そして、それぞれの期間において評価セルの被測定トランジスタDUTの電流を測定評価することで、64K個の評価セルの被測定トランジスタDUT全ての電流を、図9の動作説明において述べた16k個の測定時間と同じ時間で測定評価することができる。
【0179】
次に、端子Q45に入力されるテスト信号TEST0の論理レベルを「1」(電圧レベル1.2V)にすると、チップ1〜4はテストモード(DUT全非選択モード:第1のテストモード)へ移行する。そして、64k個の被測定トランジスタDUTには、端子Q3〜Q5よりストレス電圧が印加され、各々のドレイン端子電圧VD及びソース端子電圧VSは3.0V、ゲート端子電圧VGは0Vとなる。すなわち、全ての被測定トランジスタDUTはNBTI試験におけるストレス電圧が印加された状態となる。
【0180】
次に、端子Q45に入力されるテスト信号TEST0の論理レベルを「0」(電圧レベル1.2V)にすることで、4チップは再び通常評価モード(ランダムアクセス:通常評価モードにおける第1のアドレスモード)へ移行する。上に述べた通常評価モードと同じく、AY<6:0>=「00h」かつAX<6:0>=「00h」から、Xアドレス信号AX0をLSB、Yアドレス信号AY6をMSBとして1ビットずつ変化させていき、最後にアドレスをAY<6:0>=「7Fh」かつAX<6:0>=「7Fh」とする。そして、それぞれの期間において評価セルの被測定トランジスタDUTの電流を測定評価することで、NBTI試験におけるストレス電圧印加後の64K個の評価セルの被測定トランジスタDUT全ての電流を、測定評価することができる。
【0181】
このように、4チップ同時測定においては、一つの被測定トランジスタDUTの測定評価に要する時間を1チップ測定のときと同じ時間にすれば、全ての被測定トランジスタDUTの測定評価時間を1チップ測定と同じ時間にできる。すなわち、同じ時間で4倍の被測定トランジスタの測定評価を行うことができる。しかし、それだけにとどまらず、NBTI試験を行う被測定トランジスタDUTの数も、同一時間(テスト信号TEST0の論理レベルが「1」の期間)において4倍にできる。
なお、上述した4チップ同時測定においては、図9を用いて説明した1チップにおける動作モードの移行と同じ例について説明したが、図10の動作に相当するストレス追加、図11の動作に相当するランダムモードからカウンタモードへの移行、図12の動作に相当するカウンタモードにおけるストレス追加についても、4チップ同時測定可能である。いずれにおいても、図17に仕様を示すプローブカードを用いて、被測定トランジスタDUTを測定評価する際、選択される評価セルのXY座標(行及び列)は、チップ1〜4において同じとなる。
【0182】
また、当該座標の評価セルの被測定トランジスタDUTを測定評価しているときは、他の被測定トランジスタDUTは、同じストレス電圧が印加される。また、DUT全非選択モード(図13のNo.4に示す)においては、4チップ全ての被測定トランジスタDUTには、同じストレス電圧が印加される。
なお、DUT全選択モード(図13のNo.3に示す)においては、16k個の被測定トランジスタDUT一括のIon,Ioff、Vtを測定できるが、4チップ同時測定においては、チップ1〜4の各々について測定端子が別々に設けられているので、異なるバイアス条件で上記各項目を測定できる。
【0183】
また、図17に仕様を示す同時測定用プローブカードを用いることで、テスタによる測定における使用端子数を削減できる。半導体装置4チップの測定に必要なプローブカードの端子数は、本来、図15に示すパッド電極30個の4倍の120であるが、本プローブカードを用いてパッド電極の大半を共通化することで、合計48個の端子で済ますことができ、テスト測定時における使用端子数を削減できる。
また、図14に示すように、半導体装置のレイアウトにおいて、全パッド電極を、半導体装置を構成するチップの一辺に平行な直線上に配置する構成としたので、例えば4チップ同時測定したときにおいても、プローブカードのプローブ針が交叉することはない。図16において、チップ1,2のパッド電極に接触されるプローブ針は、各パッドから図面上向き奥に真っ直ぐに伸び、チップ3,4のパッド電極に接触されるプローブ針は、各パッドから図面上向き手前に真っ直ぐに伸び、各々のプローブ針はプローブカードに接続される。従って、チップの一辺に平行な直線上に全パッドを配置する構成としたことで、プローブカードにおいて各プローブ針が交叉しない構成となり、容易に複数チップ同時測定が可能となっている。
【0184】
なお、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、上述した例においては、被測定トランジスタとしてPチャネル型MOSトランジスタを例に説明したが、被測定トランジスタはNチャネル型MOSトランジスタであってもよい。
本実施形態によれば、評価セルの被測定トランジスタのドレイン端子及びソース端子に異なるストレス電圧を印加することが可能なので、被測定トランジスタがNチャネル型MOSトランジスタの場合、例えば、ストレス電圧が印加される第1のテストモードにおけるドレイン端子電圧VDを3.0V、ソース端子電圧VSを0V、ゲート端子電圧VGを1.5Vとして、ホットキャリアによる特性劣化の評価を行うこともできる。
【0185】
また、上記実施形態では、評価セルの内部回路構成として図2に示す回路を例示して説明したが、これに限定されず、例えば図19に示すような評価セルの変形例を採用しても良い。
図19において、第8のトランジスタT8は、Xセレクト信号XS1及び列選択線Y1に供給されるYセレクト信号YS1に応じて、ドレインストレス線DVS(ドレイン電源線)と自己の被測定トランジスタDUTのソース端子を接続または非接続とするものである。
また、図18は、図19に示した評価セルを搭載した半導体装置の回路構成図であり、図1に示す半導体装置と違う点は、ソースストレス端子SVSPを備えない点である。被測定トランジスタがPチャネル型MOSトランジスタであってNBTI試験を行う場合、第1のテストモードにおけるストレス電圧印加において、ソース電圧とドレイン電圧に差を設ける必要はないことから、ソースストレス端子SVSPを省略し、パッド電極の個数を削減したものである。
【0186】
また、被測定トランジスタDUTの個数は上述した例に限定されない。例えばm=1024、n=1024として、計1メガ個の評価セル各々に被測定トランジスタDUTを備える構成としてもよい。この場合、Xアドレス信号AX<9,0>及びYアドレス信号AY<9,0>の20ビットがセルテスト回路20に入力される構成となる。
【0187】
また、行と列の関係を入れ替えてもよい。例えば、上述の例では、MSBをXアドレス信号AX6、LSBをYアドレス信号AY0としたが、これに限定されるものではない。例えば、LSBからMSBのアドレスをAX2〜6、AY0〜6、AX0,AX1の順番としてもよい。この場合、1チップにおいて4アレイ構成をとる場合、アレイ切替のアドレス信号はAX1及びAX0となり、DUTアレイ1は、両アドレス信号の論理レベルを(A1、A0)とした場合、(A1,A0)=(0、0)で、アレイ2は(A1,A0)=(0、1)で、アレイ3は(A1,A0)=(1,0)で、アレイ4は(A1,A0)=(1,1)で各々選択される構成としてよい。
【0188】
このとき、図4に示したセレクタ回路ST0〜ST13に入力されるアドレス信号及びカウンタ回路CTのD型フリップフロップDFc0〜DFc13に入力されるアドレス信号は、上述のLSBからMSBで定められたアドレス信号及びその論理反転信号が順番に入力される構成となる。
なお、アレイ分割数は4に限定されるものではなく、Yアドレス信号及びXアドレス信号のうちから、任意のj(jは正の整数)ビットのアドレスを選ぶことにより分割できる。例えばj=3とすれば、アレイ分割は8であり、DUTアレイ1〜8を3ビットのアドレス信号を用いて切り替える構成とすることができる。
【0189】
また、上記実施形態では、同時測定するチップ数を4として、説明したが、この数字に限られるものではない。チップの一辺に平行する直線に対して垂直方向に2個、該直線と同一方向にk(kは正の整数)個配置し、測定に対応可能なプローブカードを準備して、2×k個のチップを同時測定してもよい。
【0190】
また、上記実施形態では、副ドレインフォース線、副ソースフォース線及び副ゲートフォース線の3本を列方向に設け、副ドレインセンス線、副ソースセンス及び副ゲートセンス線の3本を行方向に設けた場合を例示したが、これらフォース線とセンス線は、行方向と列方向のどちらに設けるか決まっているわけではない。例えば、フォース線とセンス線の全て(6本)を行方向または列方向の一方に設けてもよいし、または、フォース線とセンス線とをペアにして、ドレインフォースとドレインセンス、ゲートフォースとゲートセンス、ソースフォースとソースセンスというような組み合わせで、行方向2本、列方向4本としてもよい。
【0191】
本発明の半導体装置では、図8に示すように、テスト信号としてテスト信号TEST0及びTEST1の2信号を使い、第1のテストモード(DUT全非選択)と第2のテストモード(DUT全選択)との2つのモードを設けている。しかし、本発明の最大のポイントは、全評価セルを非選択にして、全DUTに一括してストレスを印加するものである。この主旨から、本発明の半導体装置は、必要最小限の機能として、第1のテストモードによりDUTを全非選択とする機能を有すればよい。もし、ピン数(外部端子数)を削減したい場合、テスト信号を1つにし、第1のテストモード(DUT全非選択)と通常評価モードとを切り換えるようにすることで、更にピン数を削減できる。
【符号の説明】
【0192】
C11,C21,Cn1,C1m,A0,A1,A2…評価セル、
DF…主ドレインフォース線、GF…主ゲートフォース線、SF…主ソースフォース線、DF1,DF2,DFm…副ドレインフォース線、
GF1,GF2,GFm…副ゲートフォース線、
SF1,SF2,SFm…副ソースフォース線、
DS…主ドレインセンス線、GS…主ゲートセンス線、SS…主ソースセンス線、
DS1,DS2,DSn…副ドレインセンス線、
GS1,GS2,GSn…副ゲートセンス線、
SS1,SS2,SSn…副ソースセンス線、
DVS…ドレインストレス線、GVS…ゲートストレス線、SVS…ソースストレス線、Y1,Y2,Ym…列選択線、X1,X2,Xn…行選択線、
PSW1,PSW2,PSWm…電源線切替回路、
SSW1,SSW2,SSWn…検出線切替回路、
DUT,DUT11,DUT1m,DUTn1…被測定トランジスタ、
10…選択回路、10a…NAND回路、10b…論理反転回路、20…セルテスト回路、DC,DC0,DC1,DC6,DC7,DC13…デコード信号出力回路、
ST,ST0,ST1,ST6,ST7,ST13…セレクタ回路、CT…カウンタ回路、CTMS…カウンタ制御回路、
DFc0,DFc1,DFc2,DFc8,DFcs1,DFcs2…D型フリップフロップ、
AY,AYB,AY0,AY6,AY0B…Yアドレス信号、AX,AXB,AX0,AX6,AX0B…Xアドレス信号、
CA,CAB,CA0,CA2B,CA13…カウンタアドレス信号、
SELCONT…セレクタ制御信号、CLK…クロック信号、TEST0,TEST1…テスト信号、ADRCNTM…カウンタモード設定信号、ADRLTCH…カウンタ開始アドレスラッチ信号、ADRINIT…カウンタアドレス初期化信号、
T1…第1のトランジスタ、T2…第2のトランジスタ、T3…第3のトランジスタ、
T4…第4のトランジスタ、T5…第5のトランジスタ、T6…第6のトランジスタ、
T7…第7のトランジスタ、T8…第8のトランジスタ、T9…第9のトランジスタ、
PDX…Xセレクト用プリデコーダ、PDY…Yセレクト用プリデコーダ、
MDX…Xセレクト用メインデコーダ、MDY…Yセレクト用メインデコーダ、
500…ゲート選択回路、
DFP…ドレイン電源端子、SFP…ソース電源端子、GFP…ゲート電源端子、
DSP…ドレインセンス端子、SSP…ソースセンス端子、GSP…ゲートセンス端子、DVSP…ドレインストレス端子、SVSP…ソースストレス端子、GVSP…ゲートストレス端子
【特許請求の範囲】
【請求項1】
被測定トランジスタの特性を評価するための半導体装置であって、
n行m列(n、mは正の整数)のマトリクス状に配列されていると共に被測定トランジスタを有するn×m個の評価セルと、
各行毎に設けられ、各行に属する前記評価セルを選択するための行選択信号の供給用の行選択線と、
各列毎に設けられ、各列に属する前記評価セルを選択するための列選択信号の供給用の列選択線と、
前記被測定トランジスタ用のドレイン端子にストレス電圧を印加するためのドレイン電源線と、
前記被測定トランジスタ用のソース端子にストレス電圧を印加するためのソース電源線と、
前記被測定トランジスタ用のゲート端子にストレス電圧を印加するためのゲート電源線と、
前記被測定トランジスタ用のドレイン電圧を供給するための主ドレイン電源線と、
前記被測定トランジスタ用のソース電圧を供給するための主ソース電源線と、
前記被測定トランジスタ用のゲート電圧を供給するための主ゲート電源線と、
各行または各列毎に設けられ、当該各行または各列に属する前記被測定トランジスタにドレイン電圧を供給するための副ドレイン電源線と、
各行または各列毎に設けられ、当該各行または各列に属する前記被測定トランジスタにソース電圧を供給するための副ソース電源線と、
各行または各列毎に設けられ、当該各行または各列に属する前記被測定トランジスタにゲート電圧を供給するための副ゲート電源線と、
前記副ドレイン電源線に対応して設けられ、当該副ドレイン電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ドレイン電源線と前記主ドレイン電源線を接続または非接続とするドレイン電源線切替回路と、
前記副ソース電源線に対応して設けられ、当該副ソース電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ソース電源線と前記主ソース電源線を接続または非接続とするソース電源線切替回路と、
前記副ゲート電源線に対応して設けられ、当該副ゲート電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ゲート電源線と前記主ゲート電源線を接続または非接続とするゲート電源線切替回路と、
前記被測定トランジスタのドレイン電圧を検出するための主ドレイン電圧検出線と、
前記被測定トランジスタのソース電圧を検出するための主ソース電圧検出線と、
前記被測定トランジスタのゲート電圧を検出するための主ゲート電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する前記被測定トランジスタのドレイン電圧を検出するための副ドレイン電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する前記被測定トランジスタのソース電圧を検出するための副ソース電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する前記被測定トランジスタのゲート電圧を検出するための副ゲート電圧検出線と、
前記副ドレイン電圧検出線に対応して設けられ、当該副ドレイン電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ドレイン電圧検出線と前記主ドレイン電圧検出線を接続または非接続とするドレイン検出線切替回路と、
前記副ソース電圧検出線に対応して設けられ、当該副ソース電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ソース電圧検出線と前記主ソース電圧検出線を接続または非接続とするソース検出線切替回路と、
前記副ゲート電圧検出線に対応して設けられ、当該副ゲート電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ゲート電圧検出線と前記主ゲート電圧検出線を接続または非接続とするゲート検出線切替回路と、
各列選択線に列選択信号を供給すると共に各行選択線に行選択信号を供給する選択信号供給回路と、を備え、
前記評価セルの各々は、
一方の入力端子が自己の行に属する前記行選択線と接続され、他方の入力端子が自己の列に属する前記列選択線と接続されていると共に、当該接続された行選択線に供給される行選択信号及び列選択線に供給される列選択信号に応じて自己の被測定トランジスタの選択/非選択を表す選択信号を出力する選択回路と、
前記選択信号に応じて、前記ドレイン端子と前記ドレイン電源線を接続または非接続とする第1のスイッチと、
前記選択信号に応じて、前記ソース端子と前記ソース電源線を接続または非接続とする第2のスイッチと、
前記選択信号に応じて、前記ゲート端子と前記ゲート電源線を接続または非接続とする第3のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ドレイン電源線と自己の被測定トランジスタのドレイン端子を接続または非接続とする第4のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ソース電源線と自己の被測定トランジスタのソース端子を接続または非接続とする第5のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ゲート電源線と自己の被測定トランジスタのゲート端子を接続または非接続とする第6のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ドレイン電圧検出線と自己の被測定トランジスタのドレイン端子を接続または非接続とする第7のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ソース電圧検出線と自己の被測定トランジスタのソース端子を接続または非接続とする第8のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ゲート電圧検出線と自己の被測定トランジスタのゲート端子を接続または非接続とする第9のスイッチと、
を備え、
前記選択信号供給回路は、選択制御信号と、クロック信号と、列アドレス信号と、行アドレス信号と、テスト信号とを入力とし、
前記テスト信号の状態に応じて、通常評価モード、第1のテストモードのいずれかのモードに移行し、
前記通常評価モードでは、前記選択制御信号の状態に応じて、前記列アドレス信号及び行アドレス信号を基に前記列選択信号及び前記行選択信号を生成する第1のアドレスモードと、前記クロック信号に同期してカウント動作を行い、当該カウント結果を基に前記列選択信号及び前記行選択信号を生成する第2のアドレスモードとを切り替え、
前記第1のテストモードでは、全ての評価セルを非選択にするための前記列選択信号及び前記行選択信号を生成する、
ことを特徴とする半導体装置。
【請求項2】
前記テスト信号の状態に応じて、第2のテストモードに移行し、
前記第2のテストモードでは、全ての評価セルを選択するための前記列選択信号及び前記行選択信号を生成することを特徴とする請求項1記載の半導体装置。
【請求項3】
前記第2のアドレスモードでは、
一番目の前記クロック信号に同期して、前記列アドレス信号及び行アドレス信号を基に前記列選択信号及び前記行選択信号を生成し、
二番目以降の前記クロック信号に同期して、カウント動作を行うことを特徴とする請求項1または請求項2記載の半導体装置。
【請求項4】
前記n行m列のマトリクス状に配列されている評価セルは、前記列アドレス信号及び前記行アドレス信号のうちのj(jは正の整数)ビットのアドレスにより、2のj乗にアレイ分割され、分割された各々のアレイにおいて、前記被測定トランジスタのチャネル幅及びチャネル長が同一であることを特徴とする請求項1乃至請求項3記載の半導体装置。
【請求項5】
前記アレイ間において、前記被測定トランジスタのチャネル幅若しくはチャネル長、又はチャネル幅及びチャネル長が異なることを特徴とする請求項4記載の半導体装置。
【請求項6】
前記ドレイン電源線、前記ソース電源線、前記ゲート電源線、前記主ドレイン電源線、前記主ソース電源線、前記主ゲート電源線、前記主ドレイン電圧検出線、前記主ソース電圧検出線、前記主ゲート電圧検出線、電源線、接地線及び前記被測定トランジスタにバックバイアス電圧を与えるウェル電圧線が各々接続されるパッド電極並びに、前記選択制御信号、前記テスト信号、前記クロック信号、前記列アドレス信号及び前記行アドレス信号が各々入力されるパッド電極を備え、前記パッド電極は、チップの一辺に沿って配置されることを特徴とする請求項1乃至5記載の半導体装置。
【請求項7】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、請求項1乃至請求項6に記載の半導体装置を使用し、前記通常評価モードの第1のアドレスモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第1のアドレスモードに対応する状態に設定し、評価対象となる評価セルの位置を表す列アドレス信号と行アドレス信号を前記選択信号供給回路に入力する第1の工程と、
前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第2の工程と、
前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第1の工程により選択された評価セルの被測定トランジスタの特性評価を行う第3の工程と、
を有することを特徴とする半導体装置の評価方法。
【請求項8】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、請求項1乃至請求項6に記載の半導体装置を使用し、前記通常評価モードの第2のアドレスモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第2のアドレスモードに対応する状態に設定する第1の工程と、
前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第2の工程と、
前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第1の工程により選択された評価セルの被測定トランジスタの特性評価を行う第3の工程と、
を有することを特徴とする半導体装置の評価方法。
【請求項9】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、請求項1乃至請求項6に記載の半導体装置を使用し、前記第1のテストモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を第1のテストモードに対応する状態に設定する第1の工程と、
前記ドレイン電源線に所望のストレス電圧を供給し、前記ソース電源線に所望のストレス電圧を供給し、前記ゲート電源線に所望のストレス電圧を供給して、全ての被測定トランジスタのストレステストを行う第2の工程と、
を有することを特徴とする半導体装置の評価方法。
【請求項10】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、請求項2乃至請求項6に記載の半導体装置を使用し、前記第2のテストモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を第2のテストモードに対応する状態に設定する第1の工程と、
前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第2の工程と、
前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、全ての被測定トランジスタの特性評価を行う第3の工程と、
を有することを特徴とする半導体装置の評価方法。
【請求項11】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
請求項7または請求項8に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第1の特性評価結果を取得する第1の工程と、
前記第1の工程に引き続いて請求項9記載の半導体装置の評価方法を用いて、前記被測定トランジスタにストレスを所望の時間印加する第2の工程と、
前記第2の工程に引き続いて請求項7または請求項8に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第2の特性評価結果を取得する第3の工程と、
を有し、
前記第1の特性評価結果、前記第2の特性評価結果及び前記時間に基づき、前記被測定トランジスタのストレス時間依存性を導出することを特徴とする半導体装置の評価方法。
【請求項12】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
請求項8に記載の半導体装置の評価方法を用いて、前記n×m個の評価セルの被測定トランジスタの特性評価を行い第1の特性評価結果を取得する第1の工程と、
前記第1の特性評価結果に基づき、請求項7または請求項8に記載の半導体装置の評価方法のいずれか一方を選択する第2の工程と、
選択された前記評価方法により前記n×m個の評価セルの一部の評価セルの被測定トランジスタの特性評価を行う第3の工程と、
を有することを特徴とする半導体装置の評価方法。
【請求項13】
請求項6記載の半導体装置を、2行k列(kは正の整数)配置し、請求項7記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第1の工程においては、前記テスト信号、前記選択制御信号、前記列アドレス信号及び前記行アドレス信号を、複数配置された前記半導体装置へ同時に入力して同一モードに設定し、
前記第2の工程においては、前記複数配置された前記半導体装置の各々に対して、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給し、
前記第3の工程においては、前記複数配置された前記半導体装置の各々の前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第1の工程により選択された評価セルの被測定トランジスタの特性評価を行うことを特徴とする半導体装置の評価方法。
【請求項14】
請求項6記載の半導体装置を、2行k列(kは正の整数)配置し、請求項8記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第1の工程においては、前記テスト信号、前記選択制御信号、前記列アドレス信号及び前記行アドレス信号を、複数配置された前記半導体装置へ同時に入力して同一モードに設定し、
前記第2の工程においては、前記複数配置された前記半導体装置の各々に対して、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給し、
前記第3の工程においては、前記複数配置された前記半導体装置の各々の前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第1の工程により選択された評価セルの被測定トランジスタの特性評価を行うことを特徴とする半導体装置の評価方法。
【請求項15】
請求項6記載の半導体装置を、2行k列(kは正の整数)配置し、請求項9記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第1の工程においては、前記テスト信号を、複数配置された前記半導体装置へ同時に入力して前記第1のテストモードに設定し、
前記第2の工程においては、前記複数配置された前記半導体装置の全ての被測定トランジスタに対して、前記ドレイン、前記ソース電圧及び前記ゲート電圧を供給することを特徴とする半導体装置の評価方法。
【請求項16】
請求項6記載の半導体装置を、2行k列(kは正の整数)配置し、請求項10記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第1の工程においては、前記テスト信号を、複数配置された前記半導体装置へ同時に入力して前記第2のテストモードに設定し、
前記第2の工程においては、前記複数配置された前記半導体装置の各々に対して、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給し、
前記第3の工程においては、前記複数配置された前記半導体装置の各々の前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記半導体装置各々について、全ての被測定トランジスタの特性評価を行うことを特徴とする半導体装置の評価方法。
【請求項17】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
請求項13または請求項14に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第1の特性評価結果を取得する第1の工程と、
前記第1の工程に引き続いて請求項15記載の半導体装置の評価方法を用いて、前記被測定トランジスタにストレスを所望の時間印加する第2の工程と、
前記第2の工程に引き続いて請求項13または請求項14に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第2の特性評価結果を取得する第3の工程と、
を有し、
前記第1の特性評価結果、前記第2の特性評価結果及び前記時間に基づき、前記被測定トランジスタのストレス時間依存性を導出することを特徴とする半導体装置の評価方法。
【請求項18】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
請求項14に記載の半導体装置の評価方法を用いて、前記n×m個の評価セルの被測定トランジスタの特性評価を行い第1の特性評価結果を取得する第1の工程と、
前記第1の特性評価結果に基づき、請求項13または請求項14記載の半導体装置の評価方法のいずれか一方を選択する第2の工程と、
選択された前記評価方法により前記n×m個の評価セルの一部の評価セルの被測定トランジスタの特性評価を行う第3の工程と、
を有することを特徴とする半導体装置の評価方法。
【請求項1】
被測定トランジスタの特性を評価するための半導体装置であって、
n行m列(n、mは正の整数)のマトリクス状に配列されていると共に被測定トランジスタを有するn×m個の評価セルと、
各行毎に設けられ、各行に属する前記評価セルを選択するための行選択信号の供給用の行選択線と、
各列毎に設けられ、各列に属する前記評価セルを選択するための列選択信号の供給用の列選択線と、
前記被測定トランジスタ用のドレイン端子にストレス電圧を印加するためのドレイン電源線と、
前記被測定トランジスタ用のソース端子にストレス電圧を印加するためのソース電源線と、
前記被測定トランジスタ用のゲート端子にストレス電圧を印加するためのゲート電源線と、
前記被測定トランジスタ用のドレイン電圧を供給するための主ドレイン電源線と、
前記被測定トランジスタ用のソース電圧を供給するための主ソース電源線と、
前記被測定トランジスタ用のゲート電圧を供給するための主ゲート電源線と、
各行または各列毎に設けられ、当該各行または各列に属する前記被測定トランジスタにドレイン電圧を供給するための副ドレイン電源線と、
各行または各列毎に設けられ、当該各行または各列に属する前記被測定トランジスタにソース電圧を供給するための副ソース電源線と、
各行または各列毎に設けられ、当該各行または各列に属する前記被測定トランジスタにゲート電圧を供給するための副ゲート電源線と、
前記副ドレイン電源線に対応して設けられ、当該副ドレイン電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ドレイン電源線と前記主ドレイン電源線を接続または非接続とするドレイン電源線切替回路と、
前記副ソース電源線に対応して設けられ、当該副ソース電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ソース電源線と前記主ソース電源線を接続または非接続とするソース電源線切替回路と、
前記副ゲート電源線に対応して設けられ、当該副ゲート電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ゲート電源線と前記主ゲート電源線を接続または非接続とするゲート電源線切替回路と、
前記被測定トランジスタのドレイン電圧を検出するための主ドレイン電圧検出線と、
前記被測定トランジスタのソース電圧を検出するための主ソース電圧検出線と、
前記被測定トランジスタのゲート電圧を検出するための主ゲート電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する前記被測定トランジスタのドレイン電圧を検出するための副ドレイン電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する前記被測定トランジスタのソース電圧を検出するための副ソース電圧検出線と、
各行または各列毎に設けられ、各行または各列に属する前記被測定トランジスタのゲート電圧を検出するための副ゲート電圧検出線と、
前記副ドレイン電圧検出線に対応して設けられ、当該副ドレイン電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ドレイン電圧検出線と前記主ドレイン電圧検出線を接続または非接続とするドレイン検出線切替回路と、
前記副ソース電圧検出線に対応して設けられ、当該副ソース電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ソース電圧検出線と前記主ソース電圧検出線を接続または非接続とするソース検出線切替回路と、
前記副ゲート電圧検出線に対応して設けられ、当該副ゲート電圧検出線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ゲート電圧検出線と前記主ゲート電圧検出線を接続または非接続とするゲート検出線切替回路と、
各列選択線に列選択信号を供給すると共に各行選択線に行選択信号を供給する選択信号供給回路と、を備え、
前記評価セルの各々は、
一方の入力端子が自己の行に属する前記行選択線と接続され、他方の入力端子が自己の列に属する前記列選択線と接続されていると共に、当該接続された行選択線に供給される行選択信号及び列選択線に供給される列選択信号に応じて自己の被測定トランジスタの選択/非選択を表す選択信号を出力する選択回路と、
前記選択信号に応じて、前記ドレイン端子と前記ドレイン電源線を接続または非接続とする第1のスイッチと、
前記選択信号に応じて、前記ソース端子と前記ソース電源線を接続または非接続とする第2のスイッチと、
前記選択信号に応じて、前記ゲート端子と前記ゲート電源線を接続または非接続とする第3のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ドレイン電源線と自己の被測定トランジスタのドレイン端子を接続または非接続とする第4のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ソース電源線と自己の被測定トランジスタのソース端子を接続または非接続とする第5のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ゲート電源線と自己の被測定トランジスタのゲート端子を接続または非接続とする第6のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ドレイン電圧検出線と自己の被測定トランジスタのドレイン端子を接続または非接続とする第7のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ソース電圧検出線と自己の被測定トランジスタのソース端子を接続または非接続とする第8のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ゲート電圧検出線と自己の被測定トランジスタのゲート端子を接続または非接続とする第9のスイッチと、
を備え、
前記選択信号供給回路は、選択制御信号と、クロック信号と、列アドレス信号と、行アドレス信号と、テスト信号とを入力とし、
前記テスト信号の状態に応じて、通常評価モード、第1のテストモードのいずれかのモードに移行し、
前記通常評価モードでは、前記選択制御信号の状態に応じて、前記列アドレス信号及び行アドレス信号を基に前記列選択信号及び前記行選択信号を生成する第1のアドレスモードと、前記クロック信号に同期してカウント動作を行い、当該カウント結果を基に前記列選択信号及び前記行選択信号を生成する第2のアドレスモードとを切り替え、
前記第1のテストモードでは、全ての評価セルを非選択にするための前記列選択信号及び前記行選択信号を生成する、
ことを特徴とする半導体装置。
【請求項2】
前記テスト信号の状態に応じて、第2のテストモードに移行し、
前記第2のテストモードでは、全ての評価セルを選択するための前記列選択信号及び前記行選択信号を生成することを特徴とする請求項1記載の半導体装置。
【請求項3】
前記第2のアドレスモードでは、
一番目の前記クロック信号に同期して、前記列アドレス信号及び行アドレス信号を基に前記列選択信号及び前記行選択信号を生成し、
二番目以降の前記クロック信号に同期して、カウント動作を行うことを特徴とする請求項1または請求項2記載の半導体装置。
【請求項4】
前記n行m列のマトリクス状に配列されている評価セルは、前記列アドレス信号及び前記行アドレス信号のうちのj(jは正の整数)ビットのアドレスにより、2のj乗にアレイ分割され、分割された各々のアレイにおいて、前記被測定トランジスタのチャネル幅及びチャネル長が同一であることを特徴とする請求項1乃至請求項3記載の半導体装置。
【請求項5】
前記アレイ間において、前記被測定トランジスタのチャネル幅若しくはチャネル長、又はチャネル幅及びチャネル長が異なることを特徴とする請求項4記載の半導体装置。
【請求項6】
前記ドレイン電源線、前記ソース電源線、前記ゲート電源線、前記主ドレイン電源線、前記主ソース電源線、前記主ゲート電源線、前記主ドレイン電圧検出線、前記主ソース電圧検出線、前記主ゲート電圧検出線、電源線、接地線及び前記被測定トランジスタにバックバイアス電圧を与えるウェル電圧線が各々接続されるパッド電極並びに、前記選択制御信号、前記テスト信号、前記クロック信号、前記列アドレス信号及び前記行アドレス信号が各々入力されるパッド電極を備え、前記パッド電極は、チップの一辺に沿って配置されることを特徴とする請求項1乃至5記載の半導体装置。
【請求項7】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、請求項1乃至請求項6に記載の半導体装置を使用し、前記通常評価モードの第1のアドレスモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第1のアドレスモードに対応する状態に設定し、評価対象となる評価セルの位置を表す列アドレス信号と行アドレス信号を前記選択信号供給回路に入力する第1の工程と、
前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第2の工程と、
前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第1の工程により選択された評価セルの被測定トランジスタの特性評価を行う第3の工程と、
を有することを特徴とする半導体装置の評価方法。
【請求項8】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、請求項1乃至請求項6に記載の半導体装置を使用し、前記通常評価モードの第2のアドレスモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第2のアドレスモードに対応する状態に設定する第1の工程と、
前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第2の工程と、
前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第1の工程により選択された評価セルの被測定トランジスタの特性評価を行う第3の工程と、
を有することを特徴とする半導体装置の評価方法。
【請求項9】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、請求項1乃至請求項6に記載の半導体装置を使用し、前記第1のテストモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を第1のテストモードに対応する状態に設定する第1の工程と、
前記ドレイン電源線に所望のストレス電圧を供給し、前記ソース電源線に所望のストレス電圧を供給し、前記ゲート電源線に所望のストレス電圧を供給して、全ての被測定トランジスタのストレステストを行う第2の工程と、
を有することを特徴とする半導体装置の評価方法。
【請求項10】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、請求項2乃至請求項6に記載の半導体装置を使用し、前記第2のテストモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力するテスト信号の状態を第2のテストモードに対応する状態に設定する第1の工程と、
前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給する第2の工程と、
前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、全ての被測定トランジスタの特性評価を行う第3の工程と、
を有することを特徴とする半導体装置の評価方法。
【請求項11】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
請求項7または請求項8に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第1の特性評価結果を取得する第1の工程と、
前記第1の工程に引き続いて請求項9記載の半導体装置の評価方法を用いて、前記被測定トランジスタにストレスを所望の時間印加する第2の工程と、
前記第2の工程に引き続いて請求項7または請求項8に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第2の特性評価結果を取得する第3の工程と、
を有し、
前記第1の特性評価結果、前記第2の特性評価結果及び前記時間に基づき、前記被測定トランジスタのストレス時間依存性を導出することを特徴とする半導体装置の評価方法。
【請求項12】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
請求項8に記載の半導体装置の評価方法を用いて、前記n×m個の評価セルの被測定トランジスタの特性評価を行い第1の特性評価結果を取得する第1の工程と、
前記第1の特性評価結果に基づき、請求項7または請求項8に記載の半導体装置の評価方法のいずれか一方を選択する第2の工程と、
選択された前記評価方法により前記n×m個の評価セルの一部の評価セルの被測定トランジスタの特性評価を行う第3の工程と、
を有することを特徴とする半導体装置の評価方法。
【請求項13】
請求項6記載の半導体装置を、2行k列(kは正の整数)配置し、請求項7記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第1の工程においては、前記テスト信号、前記選択制御信号、前記列アドレス信号及び前記行アドレス信号を、複数配置された前記半導体装置へ同時に入力して同一モードに設定し、
前記第2の工程においては、前記複数配置された前記半導体装置の各々に対して、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給し、
前記第3の工程においては、前記複数配置された前記半導体装置の各々の前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第1の工程により選択された評価セルの被測定トランジスタの特性評価を行うことを特徴とする半導体装置の評価方法。
【請求項14】
請求項6記載の半導体装置を、2行k列(kは正の整数)配置し、請求項8記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第1の工程においては、前記テスト信号、前記選択制御信号、前記列アドレス信号及び前記行アドレス信号を、複数配置された前記半導体装置へ同時に入力して同一モードに設定し、
前記第2の工程においては、前記複数配置された前記半導体装置の各々に対して、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給し、
前記第3の工程においては、前記複数配置された前記半導体装置の各々の前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記第1の工程により選択された評価セルの被測定トランジスタの特性評価を行うことを特徴とする半導体装置の評価方法。
【請求項15】
請求項6記載の半導体装置を、2行k列(kは正の整数)配置し、請求項9記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第1の工程においては、前記テスト信号を、複数配置された前記半導体装置へ同時に入力して前記第1のテストモードに設定し、
前記第2の工程においては、前記複数配置された前記半導体装置の全ての被測定トランジスタに対して、前記ドレイン、前記ソース電圧及び前記ゲート電圧を供給することを特徴とする半導体装置の評価方法。
【請求項16】
請求項6記載の半導体装置を、2行k列(kは正の整数)配置し、請求項10記載の半導体装置の評価方法を用いて評価する半導体装置の評価方法であって、
前記第1の工程においては、前記テスト信号を、複数配置された前記半導体装置へ同時に入力して前記第2のテストモードに設定し、
前記第2の工程においては、前記複数配置された前記半導体装置の各々に対して、前記主ドレイン電源線に所望のドレイン電圧を供給し、前記主ソース電源線に所望のソース電圧を供給し、前記主ゲート電源線に所望のゲート電圧を供給し、
前記第3の工程においては、前記複数配置された前記半導体装置の各々の前記主ドレイン電源線又は前記主ソース電源線に流れる電流を測定することにより、前記半導体装置各々について、全ての被測定トランジスタの特性評価を行うことを特徴とする半導体装置の評価方法。
【請求項17】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
請求項13または請求項14に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第1の特性評価結果を取得する第1の工程と、
前記第1の工程に引き続いて請求項15記載の半導体装置の評価方法を用いて、前記被測定トランジスタにストレスを所望の時間印加する第2の工程と、
前記第2の工程に引き続いて請求項13または請求項14に記載の半導体装置の評価方法を用いて、前記被測定トランジスタの特性評価を行い第2の特性評価結果を取得する第3の工程と、
を有し、
前記第1の特性評価結果、前記第2の特性評価結果及び前記時間に基づき、前記被測定トランジスタのストレス時間依存性を導出することを特徴とする半導体装置の評価方法。
【請求項18】
被測定トランジスタの特性を評価するための半導体装置の評価方法であって、
請求項14に記載の半導体装置の評価方法を用いて、前記n×m個の評価セルの被測定トランジスタの特性評価を行い第1の特性評価結果を取得する第1の工程と、
前記第1の特性評価結果に基づき、請求項13または請求項14記載の半導体装置の評価方法のいずれか一方を選択する第2の工程と、
選択された前記評価方法により前記n×m個の評価セルの一部の評価セルの被測定トランジスタの特性評価を行う第3の工程と、
を有することを特徴とする半導体装置の評価方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2010−287769(P2010−287769A)
【公開日】平成22年12月24日(2010.12.24)
【国際特許分類】
【出願番号】特願2009−141125(P2009−141125)
【出願日】平成21年6月12日(2009.6.12)
【出願人】(000003193)凸版印刷株式会社 (10,630)
【Fターム(参考)】
【公開日】平成22年12月24日(2010.12.24)
【国際特許分類】
【出願日】平成21年6月12日(2009.6.12)
【出願人】(000003193)凸版印刷株式会社 (10,630)
【Fターム(参考)】
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