半導体装置
【課題】 IGBTの動作と逆導通機能の両方の特性を同時に改善できる半導体装置を提供する。
【解決手段】 この半導体装置1Aは、N−エピ層5の表面層に各P拡散領域9,11から離間されて形成されたP拡散領域23と、P拡散領域23の表面層にP拡散領域23に取り囲まれて形成されたN+拡散領域25と、N+拡散領域25に設けられると共に第1コレクタ電極19aと接続された第2コレクタ電極19bと、P拡散領域23およびN−エピ層5に跨設されて、N−エピ層5からP拡散領域23への通電経路を構成する電極27とを備える。
【解決手段】 この半導体装置1Aは、N−エピ層5の表面層に各P拡散領域9,11から離間されて形成されたP拡散領域23と、P拡散領域23の表面層にP拡散領域23に取り囲まれて形成されたN+拡散領域25と、N+拡散領域25に設けられると共に第1コレクタ電極19aと接続された第2コレクタ電極19bと、P拡散領域23およびN−エピ層5に跨設されて、N−エピ層5からP拡散領域23への通電経路を構成する電極27とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、IGBTおよびIGBTを内蔵したICなどの半導体装置に関する。
【背景技術】
【0002】
一般に、コレクタショート型のIGBTは、等価回路で見ると、PNPトランジスタのベース・コレクタ間にNチャネルMOSFETのドレイン・ソース間が接続された構造において、前記PNPトランジスタのベース・コレクタ間が抵抗を介して短絡された構造をしている(第1従来例)。
【0003】
この種のIGBTをオンするには、IGBTのコレクタ(PNPトランジスタのエミッタ)の電位がIGBTのエミッタ(NチャネルMOSFETのソース)の電位より高い場合において、IGBTのゲート(NチャネルMOSFETのゲート)に所定の正電圧を印加する。これにより、NチャネルMOSFETがオンし、このオンにより、IGBTのコレクタからNチャネルMOSFETを通じてPNPトランジスタのベースに電子が注入されると共にIGBTのコレクタからPNPトランジスタのエミッタを通じてPNPトランジスタのベースにホールが注入され、それら注入された電子およびホールによりPNPトランジスタが伝導度変調を起こしてPNPトランジスタのオン電圧が低下し、PNPトランジスタがオンする。
【0004】
他方、この種のIGBTをオフするには、IGBTのゲートへの所定の正電圧印加を解除する。これによりPNPトランジスタへの前記電子の注入および前記ホールの注入が停止され、これによりPNPトランジスタ内の電子およびホールが減少してPNPトランジスタのオン電圧が上昇し、PNPトランジスタがオフになる。
【0005】
また、この種のIGBTは、IGBTのエミッタの電位がIGBTのコレクタの電位より高い場合は、IGBTのエミッタからNチャネルMOSFETの寄生ダイオードおよびPNPトランジスタのベース・エミッタ間の前記抵抗を通じてIGBTのコレクタに電流を流す(逆導通機能)。この逆導電機能は、IGBTをインダクタンス負荷に適用する場合は、必須の機能である。
【0006】
この逆導通機能を持たないIGBT(コレクタショート型でないIGBT)では、そのIGBTをインダクタンス負荷に適用する場合、そのIGBTのコレクタ・エミッタ間に外部ダイオードを逆並列接続する必要がある(第2従来例)。
【0007】
この種の従来例に関する先行技術文献として例えば特許文献1がある。
【0008】
【特許文献1】特開平9−82961号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
上記の第1従来例では、PNPトランジスタのベース・エミッタ間の前記抵抗の値が大きいと、逆導通時の通電抵抗が大きくなり逆導通機能を阻害するという欠点がある。
【0010】
逆に前記抵抗の値が小さいと、IGBTのオンに際して、IGBTのエミッタ側からの電子がPNPトランジスタのベース側に流れずに前記抵抗側に流れると共に、IGBTのコレクタからのホールがPNPトランジスタ側に流れずに前記抵抗側に流れ、PNPトランジスタへの電子注入およびホール注入がされ難くなってPNPトランジスタのオン電圧の低下が鈍り、IGBTのオン動作が遅くなるという欠点がある。
【0011】
尚、逆に前記抵抗の値が小さいと、IGBTのオフに際しては、PNPトランジスタのベースに蓄積された前記電子および前記ホールが前記抵抗を通じてPNPトランジスタのベースから速く放出されるので、PNPトランジスタのオン電圧が速く低下してIGBTのオフ動作が速くなる利点がある。
【0012】
また、上記の第2従来例では、外部ダイオードとして、IGBTと同等の耐圧および同等の動作電流に耐え得るものを用いる必要であるので、IGBTと同等の面積のダイオードを用いる必要があり、コストが掛かるという欠点がある。
【0013】
そこで、この発明の課題は、第1に、IGBTの動作と逆導通機能の両方の特性を同時に改善できる半導体装置を提供すること、第2に、低コストで第1の課題を実現できる半導体装置を提供することにある。
【課題を解決するための手段】
【0014】
上記課題を解決する為に、請求項1に記載の発明は、第1導電型の半導体基板と、前記半導体基板の一方側主面に形成された第2導電型の半導体層と、前記半導体層の表面層に形成されると共に第1導電型の半導体領域を介して前記半導体基板に接続された第1導電型の第1半導体領域と、前記半導体層の表面層に前記第1半導体領域から離間されて形成された第1導電型の第2半導体領域と、前記第1半導体領域の表面層に前記第1半導体領域に取り囲まれて形成された第2導電型の第3半導体領域と、前記第3半導体領域と前記半導体層とで挟まれた前記第1半導体領域の表面部分に第1ゲート絶縁膜を介して設けられた第1ゲート電極と、前記第2半導体領域に設けられた第1コレクタ電極と、前記第1半導体領域および前記第3半導体領域に跨設されたエミッタ電極とを備えた半導体装置において、前記半導体層の表面層に前記第1半導体領域および前記第2半導体領域から離間されて形成された第1導電型の第4半導体領域と、前記第4半導体領域の表面層に前記第4半導体領域に取り囲まれて形成された第2導電型の第5半導体領域と、前記第5半導体領域に設けられると共に前記第1コレクタ電極と接続された第2コレクタ電極と、前記第4半導体領域と前記半導体層とに跨設されて、前記半導体層から前記第4半導体領域への通電経路を構成する電極とを備えるものである。
【発明の効果】
【0015】
請求項1に記載の発明によれば、半導体層の表面層に第4半導体領域が形成され、その第4半導体領域の表面層に第4半導体領域に取り囲まれて第5半導体領域が形成され、その第5半導体領域上に、第1コレクタ電極と接続された第2コレクタ電極が設けられるので、前記4半導体領域および前記第5半導体領域からなるダイオードにより、当該半導体装置のオンの際にエミッタ電極側から半導体層に注入された電子が、前記半導体層から前記第2コレクタ電極に流出する事が防止され、これにより、その分、多くの電子および正孔を前記半導体層に速やかに蓄積できて前記半導体層の伝導度変調に寄与でき、当該半導体装置の俊敏なオン動作を実現できる。
【0016】
また、半導体層の表面層に第4半導体領域が形成され、その第4半導体領域の表面層に第4半導体領域に取り囲まれて第5半導体領域が形成されるので、逆導通経路上に、それら第4半導体領域および第5半導体領域と、前記半導体層および半導体基板とからなる寄生サイリスタを形成でき、その寄生サイリスタのオン状態での低い導通抵抗を利用して、逆導通抵抗の少ない逆導通機能を実現できる。
【0017】
また、半導体層から第4半導体領域への通電経路を構成すべく、電極が前記第4半導体領域と前記半導体層とに跨設されるので、当該半導体装置の逆導通時に前記半導体層から前記第4半導体領域への通電を確保でき、この通電により寄生サイリスタを安定してオンさせる事ができる。
【発明を実施するための最良の形態】
【0018】
<実施の形態1>
この実施の形態に係る半導体装置1Aは、請求項1に記載の半導体装置に対応する。
【0019】
この半導体装置1Aは、コレクタショート型の横型IGBTであって、図1の様に、P−基板3(第1導電型の半導体基板)と、P−基板3の一方側主面に形成されたN−エピ層5(第2導電型の半導体層)と、N−エピ層5の表面層に形成されると共にP拡散領域7(第1導電型の半導体領域)を介してP−基板3に接続されたP拡散領域9(第1導電型の第1半導体領域)と、N−エピ層5の表面層にP拡散領域9から離間されて形成されたP拡散領域11(第1導電型の第2半導体領域)と、P拡散領域9の表面層にP拡散領域9に取り囲まれて形成されたN+拡散領域13(第2導電型の第3半導体領域)と、N+拡散領域13とN−エピ層5とで挟まれたP拡散領域9の表面部分に第1ゲート絶縁膜15を介して設けられた第1ゲート電極17と、P拡散領域11に設けられた第1コレクタ電極19aと、P拡散領域9およびN+拡散領域13に跨設されたエミッタ電極21とを備え、この基本構造に、更に、N−エピ層5の表面層に各P拡散領域9,11から離間されて形成されたP拡散領域23(第1導電型の第4半導体領域)と、P拡散領域23の表面層にP拡散領域23に取り囲まれて形成されたN+拡散領域25(第2導電型の第5半導体領域)と、N+拡散領域25に設けられると共に第1コレクタ電極19aと接続された第2コレクタ電極19bと、P拡散領域23およびN−エピ層5に跨設されて、N−エピ層5からP拡散領域23への通電経路を構成する電極27とを備えて構成される。ここでは、電極27は、N−エピ層5とオーミック接続されるべく、N−エピ層5の表面層に形成したN+拡散領域29を介してN−エピ層5に設けられている。
【0020】
第1ゲート電極17には、ゲート端子Tgが接続されており、第1コレクタ電極19aおよび第2コレクタ電極19bには、コレクタ端子Tcが共通接続されており、エミッタ電極21には、エミッタ端子Teが接続されている。
【0021】
ここでは、各P拡散領域7,9は、N−エピ層5の一端h1側に配置されており、各P拡散領域11,23はそれぞれ、N−エピ層5の略中央部分,他端h2側に配置されている。また、N+拡散領域29は、P拡散領域23に於けるN−エピ層5の他端h2側に近接して配置されている。
【0022】
この半導体装置1Aは、全体としては、図1の断面図をN−エピ層5の他端h2を中心に回転して得られる円形のデバイス構造をしている。
【0023】
この半導体装置1Aの等価回路は、図2の様に、コレクタ端子Tcとエミッタ端子Teとの間にPNPトランジスタTr1が介装接続され、PNPトランジスタTr1のベース・エミッタ間にダイオードD1が逆並列接続され、PNPトランジスタTr1のベース・コレクタ間にNチャネルMOSFETQ1のドレイン・ソース間が接続された回路となる。ダイオードD2は、NチャネルMOSFETQ1内の寄生ダイオードである。
【0024】
PNPトランジスタTr1は、図1では、P拡散領域11によりそのエミッタが構成され、N−エピ層5によりそのベースが構成され、P−基板3およびP拡散領域7,9によりそのコレクタが構成される。ダイオードD1は、図1では、N+拡散領域25によりそのカソードが構成され、P拡散領域23によりそのアノードが構成される。NチャネルMOSFETQ1は、図1では、P拡散領域7,9およびP−基板3によりそのウエルが構成され、N−エピ層5によりそのドレインが構成され、N+拡散領域13によりそのソースが構成され、第1ゲート絶縁膜15によりそのゲート絶縁膜が構成され、第1ゲート電極17によりそのゲート電極が構成される。寄生ダイオードD2は、図1では、P拡散領域7,9およびP−基板3によりそのアノードが構成され、N−エピ層5によりそのカソードが構成される。ここでは、ダイオードD1およびD2により(即ち図1の各部25,23,5,3,7,9により)NPNP寄生サイリスタが形成されている。
【0025】
次に、図1および図2に基づいて上記の半導体装置1Aの動作を説明する。
【0026】
この半導体装置(IGBT)1Aをオンにするには、コレクタ端子Tcの電位がエミッタ端子Teの電位より高い場合に、ゲート端子Tgに所定の正電圧を印加する。これにより、第1ゲート電極17の直下のP拡散領域9の表面層の部分S1に反転層が形成されて、エミッタ端子Teから各部21→13→S1を通じてN−エピ層5に電子が注入される(この電子の流れは図2ではTe→D2→Tr1のベースの流れになる)。この電子の注入に伴って、N−エピ層5が電気的中性に保たれる様に、コレクタ端子Tcから各部19a→11を通じてN−エピ層5に正孔が注入される(このホールの流れは図2ではTc→Tr1のエミッタ→Tr1のベースの流れになる)。この電子および正孔の注入によりN−エピ層5の伝導度が増大(伝導度変調)し、この伝導度変調により各部11,5,3,7,9からなるPNPトランジスタTr1のオン電圧が低下して、PNPトランジスタTr1がオンになる(即ち半導体装置1Aがオンになる)。このオンにより、コレクタ端子Tcから順に各部19a→11→5→3,7および9→21を通じてエミッタ端子Teに電流が流れる(この電流の流れは図2ではTc→Tr1→Teの流れとなる)。
【0027】
その際、N−エピ層5に注入された前記電子は、各部23,25からなるダイオードD1により、N−エピ層5からコレクタ電極19bを通じてコレクタ端子Tcに流出する事が防止されているので、その分、多くの電子および正孔がN−エピ層5に速やかに蓄積されてN−エピ層5の伝導度変調に寄与し、半導体装置1Aの俊敏なオン動作(コレクタショート型でないIGBTと同等のターンオン速度のオン動作)が実現される。
【0028】
他方、この半導体装置(IGBT)1Aをオフにするには、ゲート端子Tgへの所定の正電圧の印加を解除する。これにより、P拡散領域9の表面層の部分S1の反転層が無くなり、エミッタ端子Te側からの前記反転層を通じてのN−エピ層5への電子の注入が停止されると共に、この停止に伴ってコレクタ端子Tc側からN−エピ層5への正孔の注入も停止される。これにより、その電子および正孔の注入によるN−エピ層5の伝導度変調が次第に無くなり、これに伴って各部11,5,3,7,9からなるPNPトランジスタTr1のオン電圧が上昇して、PNPトランジスタTr1がオフになる(即ち半導体装置1Aがオフになる)。このオフにより、コレクタ端子Tcから順に各部19a→11→5→3,7および9→21を通じてエミッタ端子Teに流れる電流が停止する。
【0029】
また、エミッタ端子Teの電位がコレクタ端子Tcの電位より高い場合には、初期的にエミッタ端子Teから各部21→9,7および3→5→29→27→23→25→19bを通じてコレクタ端子Tcに逆電流が流れて(この逆電流の流れは図2ではTe→D2→D1→Tcの流れとなる。)、この逆電流により各部25,23,5,3,7,9からなるNPNP寄生サイリスタ(図2では各部D1,D2からなるサイリスタ)がオン状態になる。このオン状態により、前記逆電流の流れは、最終的にエミッタ端子Teから各部21→9,7および3→5→23→25→19bを通じてコレクタ端子Tcに流れる流れに移行する(この逆電流の流れは図2ではTe→D2→D1→Tcの流れとなる。)。寄生サイリスタのオン状態では各部分25,23,5,3の導通抵抗は低くなるので、移行後の逆電流は、導通抵抗をあまり受けずにエミッタ端子Te側からコレクタ端子Tc側に流れる。これにより、逆導通抵抗の少ない逆導通機能が実現される。
【0030】
以上の様に構成された半導体装置1Aによれば、N−エピ層5の表面層にP拡散領域23が形成され、そのP拡散領域23の表面層にP拡散領域23に取り囲まれてN+拡散領域25が形成され、そのN+拡散領域25上に、第1コレクタ電極19aと接続された第2コレクタ電極19bが設けられるので、各部23,25からなるダイオードにより、当該半導体装置1Aのオンの際にエミッタ電極21側からN−エピ層5に注入された電子が、N−エピ層5から第2コレクタ電極19bに流出する事が防止され、これにより、その分、多くの電子および正孔をN−エピ層5に速やかに蓄積できてN−エピ層5の伝導度変調に寄与でき、半導体装置1Aの俊敏なオン動作を実現できる。
【0031】
また、N−エピ層5の表面層にP拡散領域23が形成され、そのP拡散領域23の表面層にP拡散領域23に取り囲まれてN拡散領域25が形成されるので、逆導通経路(Te→21→9,7および3→5→23→25→19b→Tc)上に、それら各部25,23と、既存の各部5,3,7,9とからなる寄生サイリスタを形成でき、その寄生サイリスタのオン状態での低い導通抵抗を利用して、逆導通抵抗の少ない逆導通機能を実現できる。
【0032】
また、N−エピ層5からP拡散領域23への通電経路を構成すべく、電極27がP拡散領域23とN−エピ層5とに跨設されるので、当該半導体装置1Aの逆導通時にN−エピ層5からP拡散領域23への通電を確保でき、この通電により前記寄生サイリスタを安定してオンさせる事ができる。ここでは、電極27は、N+拡散領域29を介してN−エピ層5に設けられるので、電極27とN−エピ層5との良好な電気的接続を確保できる。
【0033】
また、逆導通用のダイオードD1を外付けしないので、当該半導体装置1Aを低コストで構成できる。
【0034】
尚、この実施の形態では、P拡散領域9がN−エピ層5の一端h1側に形成され、P拡散領域11がN−エピ層5の中央部分に形成され、P拡散領域25およびN+拡散領域29がN−エピ層5の他端h2側に形成されるが、P拡散領域9がN−エピ層5の一端h1側に形成され、P拡散領域11がN−エピ層5の一端h1側に形成され、P拡散領域25およびN+拡散領域29が中央部分に形成されてもよい。この様にすれば、P拡散領域9とN+拡散領域29との間隔が縮まり、従って逆導通(Te→21→9,7および3→5→29→27→23→25→19b→Tc)の際のN−エピ層5間での導通距離が縮まり、より逆導通抵抗の低い逆導通機能を実現できる。
【0035】
<実施の形態2>
この実施の形態に係る半導体装置1Bは、請求項2に記載の半導体装置に対応する。
【0036】
この半導体装置1Bは、図3の様に、上記の実施の形態1において、更に、N−エピ層5(半導体層)とP拡散領域23(第4半導体領域)との間に、P拡散領域23を囲む様に、N−エピ層5よりもキャリヤ密度の高いN拡散領域(第2導電型の半導体領域)35が形成されたものである。
【0037】
上記の実施の形態1の半導体装置1Aでは、図1および図2を参照して、N−エピ層5に各部23,25からなる逆導通用のダイオードD1を形成すると、各部11,5,23をそれぞれエミッタ,ベース,コレクタとする寄生PNPトランジスタを生じる(図2の点線55はこの寄生PNPトランジスタのコレクタを表す)。コレクタ端子Tcの電位がエミッタ端子Teの電位より高い場合には、この寄生PNPトランジスタに順バイアスが掛かってこの寄生PNPトランジスタがオン作動し、このオン作動により、コレクタ端子Tcから電極19aをを通じてP拡散領域11に流入するホールの一部がこの寄生PNPトランジスタの各部11,5,23を通じて電極27に流れる。そして、そのホールは、電極27で、エミッタ端子Teから各部21→13→S1→5→29を通じて電極27に流入する電子と再結合して消滅する。このため、半導体装置1Aでは、N−エピ層5に、コレクタ端子Tc側からのホールおよびエミッタ端子Te側からの電子が蓄積され難く、N−エピ層5での伝導度変調が不十分となり、各部11,5,3からなるトランジスタTr1のオン動作が遅い。しかしながら、この実施の形態では、図3の様に、N拡散領域35により各部11→5→23のホールの流れが遮断されて上記のホールの消滅が防止されるので、トランジスタTr1のオン動作が俊敏になる。
【0038】
以上の様に構成された半導体装置1Bによれば、上記の実施の形態1の効果を得る他に、N−エピ層5とP拡散領域23との間に、P拡散領域23を囲む様に、N−エピ層5よりもキャリヤ密度の高いN拡散領域35が形成されるので、簡単な構造で、トランジスタTr1のオン動作を向上できる。
【0039】
<実施の形態3>
この実施の形態に係る半導体装置1Cは、請求項3,6に記載の半導体装置に対応する。
【0040】
この半導体装置1Cは、図4の様に、上記の実施の形態1において、更に、P拡散領域11(第2半導体領域)およびP拡散領域23(第4半導体領域)で挟まれたN−エピ層5(半導体層)の表面部分に第2ゲート絶縁膜39を介して第2ゲート電極41が設けられ、この第2ゲート電極42に第2ゲート端子Tg2が接続されたものである。即ち、この半導体装置1Cは、上記の実施の形態1において、更に、各P拡散領域11,23をそれぞれドレイン,ソースとするPチャネルMOSFETQ2(図5参照)を追加したものである。
【0041】
尚、ここでは、第2ゲート絶縁膜39は、半導体装置1Cが高電圧に耐えうる様にフィールド酸化膜程度の厚さに形成される。
【0042】
この半導体装置1Cの等価回路は、図5の様に、上記の実施の形態1の等価回路(図2)において、更に、上記のPチャネルMOSFETQ2がそのドレイン・ソース間がダイオードD1に並列接続される様に追加された回路となる。
【0043】
この半導体装置1Cは、図4および図5を参照して、第2ゲート端子Tg2に所定の負電圧が印加されない場合(即ちPチャネルMOSFETQ2がオフの場合)は、各P拡散領域11,23は互いに導通しないので、上記の実施の形態1の半導体装置1Aの構造と実質的に同じ構造となり、半導体装置1Aと同じ動作をする。即ち、IGBTのオン時には俊敏にオンし、IGBTのオフ時には遅鈍気味にオフする。
【0044】
他方、この半導体装置1Cは、第2ゲート端子Tg2に所定の負電圧が印加された場合(即ちPチャネルMOSFETQ2がオンの場合)は、第2ゲート電極41の直下のN−エピ層5の表面層の部分S2に反転層が形成されて各P拡散領域11,23が互いに導通して、従来構造のコレクタショート型(第1従来例)のIGBTと実質的に同じ構成となり同じ動作をする。即ち、第1従来例で既述の様に、IGBTのオン時には遅鈍気味にオンし、IGBTのオフ時には俊敏にオフする。
【0045】
この半導体装置1Cでは、当該半導体装置1Cをオンする際には(即ちコレクタ端子Tcの電位がエミッタ端子Teの電位より高い場合に、ゲート端子Tgに所定の正電圧を印加する際には(即ちNチャネルMOSFETQ1をオンする際には))、第2ゲート端子Tg2に所定の負電圧を印加しないでPチャネルMOSFETQ2をオフにする事により、当該半導体装置1Cを半導体装置1Aの構造に切り替えて、半導体装置1Aとしてオン動作させる。これにより、半導体装置1Cは俊敏にオン動作する。
【0046】
他方、当該半導体装置1Cをオフにする際には(即ちゲート端子Tgへの所定の正電圧の印加を解除する際には(即ちNチャネルMOSFETQ1をオフする際には))、第2ゲート端子Tg2に所定の負電圧を印加してPチャネルMOSFETQ2をオンにする事により、当該半導体装置1Cを従来構造のコレクタショート型(第1従来例)のIGBTの構造に切り替えて、従来構造のコレクタショート型のIGBTとしてオフ動作させる。これにより、半導体装置1Cは俊敏にオフ動作する。
【0047】
尚、上記の第2ゲート端子Tg2への所定の負電圧の印加およびその電圧印加の解除(即ちPチャネルMOSFETQ2のオンオフ制御)は、所定の外部回路により行ってもよく、または、図5の点線43の様に両端子Tg2,Teを短絡して両端子Tg2,Teの電位を互いに同電位に固定する事により、第1ゲート端子Tgへの所定の正電圧の印加およびその電圧印加の解除(即ちNチャネルMOSFETQ1のオンオフ)に連動させて自動的に行わせてもよい。
【0048】
即ち、図5の点線43の様に両端子Tg2,Teを短絡して両端子Tg2,Teの電位を互いに同電位に固定した場合は、図5を参照して、NチャネルMOSFETQ1をオフにすると、コレクタ端子Tcからエミッタ端子Te側への電流の流れが停止し、これによりコレクタ端子Tcの電位が上昇すると共にこの上昇に伴ってPチャネルMOSFETQ2のドレインDの電位が上昇する。このドレインDの電位の上昇により、第2ゲート端子Tg2の電位がそのドレインDの電位に対して相対的に低くなって、第2ゲート端子Tg2に所定の負電圧が印加された状態と実質的に同じ状態となり、PチャネルMOSFETQ2がオンになる。このオンにより、図5の等価回路は、従来構造のコレクタショート型(第1従来例)のIGBTの等価回路と実質的に同じ回路になり、トランジスタTr1が俊敏にオフ動作する。
【0049】
他方、NチャネルMOSFETQ1をオンにすると、コレクタ端子Tcからエミッタ端子Te側に電流が流れ、これによりコレクタ端子Tcの電位が低下すると共にこの低下に伴ってPチャネルMOSFETQ2のドレインDの電位が低下する。このドレインDの電位の低下により、第2ゲート端子Tg2の電位がPチャネルMOSFETQ2のドレインDの電位に対して相対的に低くならなくなって、第2ゲート端子Tg2への所定の負電圧の印加が解除された状態となり、PチャネルMOSFETQ2がオフになる。このオフにより、図5の等価回路は、実施の形態1の半導体装置1Aの等価回路(図2)と実質的に同じ等価回路となり、トランジスタTr1が俊敏にオン動作する。
【0050】
この様に両端子Tg2,Teを短絡して両端子Tg2,Teの電位を互いに同電位に固定した場合は、外部回路を用いずに簡単な配線接続により第2ゲート端子Tg2への電圧制御が行える。
【0051】
以上の様に構成された半導体装置1Cによれば、上記の実施の形態1の効果を得る他に、各P拡散領域11,23で挟まれたN−エピ層5の表面部分に第2ゲート絶縁膜39を介して第2ゲート電極41が設けられているので、即ち各P拡散領域11,23をそれぞれドレイン,ソースとするPチャネルMOSFETQ2が備えられているので、そのPチャネルMOSFETQ2のオン/オフによる各P拡散領域11,23間の導通/非導通により、当該半導体装置1Cを従来構造のコレクタショート型(第1従来例)のIGBTと実質的に同じ構造または上記の実施の形態1に係る半導体装置1Aと実質的に同じ構造に選択的に切り替える事ができ、これにより、半導体装置1Cのオン動作の際にはPチャネルMOSFETQ2をオフにして半導体装置1Cを半導体装置1Aとして俊敏にオン動作させ、他方、半導体装置1Cのオフ動作の際にはPチャネルMOSFETQ2をオンにして半導体装置1Cを従来構造のコレクタショート型のIGBTとして俊敏にオフ動作させる事ができる様になり、オン動作およびオフ動作ともに俊敏に動作させる事ができるコレクタショート型の横型IGBTを提供できる。
【0052】
<実施の形態4>
この実施の形態に係る半導体装置1Dは、請求項4〜6に記載の半導体装置に対応する。
【0053】
この半導体装置1Dは、図6の様に、上記の実施の形態1において、更に、P拡散領域11(第2半導体領域)とN+拡散領域25(第5半導体領域)とで挟まれたN−エピ層5(半導体層)の表面部分およびP拡散領域23(第4半導体領域)の表面部分に渡って第2ゲート絶縁膜47を介して第2ゲート電極49を設け、この第2ゲート電極49に第2ゲート端子Tg2を接続したものである。
【0054】
または、この半導体装置1Dは、上記の実施の形態3において、第2ゲート絶縁膜39および第2ゲート電極41をそれぞれ、P拡散領域11とN+拡散領域25とで挟まれたN−エピ層5の表面部分およびP拡散領域23の表面部分に渡って延長したものである。即ち、この半導体装置1Dは、上記の実施の形態3(図4)において、更に、各部11,23,41をそれぞれドレインD,ソースS,ゲートTg2とするPチャネルMOSFETQ2のゲートと共通のゲートを有し、各部25,5をそれぞれドレインD,ソースSとするNチャネルMOSFETを追加したものである。
【0055】
尚、ここでは、第2ゲート絶縁膜47は、半導体装置1Cが高電圧に耐えうる様にフィールド酸化膜程度の厚さに形成される。
【0056】
この半導体装置1Dの等価回路は、図7の様に、上記の実施の形態3の等価回路(図5)において、更に、上記のNチャネルMOSFETQ3が、そのドレイン・ソース間がダイオードD1に並列接続されると共にそのゲートが第2ゲート端子Tg2に接続される様にして追加された回路となる。
【0057】
この半導体装置1Dでは、コレクタ端子Tcの電位がエミッタ端子Teの電位より高い場合には、各端子Tg,Tg2に対して上記の実施の形態3の場合と同様の電圧印加制御を行う(即ち、第1ゲート端子Tgに所定の正電圧を印加してNチャネルMOSFETQ1をオンする際には、第2ゲート端子Tg2に電圧を印加しないでPチャネルMOSFETQ2をオフにし、他方、第1ゲート端子Tgへの所定の正電圧の印加を解除する際には、第2ゲート端子Tg2に所定の負電圧を印加してNチャネルMOSFETQ1をオンにする)。この制御の間は、NチャネルMOSFETQ3はオフになるので、当該半導体装置1Dは、実質的に実施の形態3の半導体装置1Cと同じ構造となり、半導体装置1Cとしてオンオフ動作する。これにより半導体装置1Dは俊敏にオンオフ動作する。
【0058】
他方、エミッタ端子Teの電位がコレクタ端子Tcの電位より高い場合(逆導通の場合)は、第2ゲート端子Tg2に所定の正電圧を印加してNチャネルMOSFETQ3をオンにする(即ち第2ゲート電極49の直下のP拡散領域23の表面層の部分S3に反転層を形成させ、その反転層を通じて各部5,25間を導通させる)。これにより、図7を参照して、各部Te→D2→D1→Tcを通過する第1の逆導通経路に対して、各部Te→D2→Q3→Tcを通過する第2の逆導通経路が並列に追加され、これら第1および第2の導通経路により、より導通抵抗の低い逆導通機能が実現される。
【0059】
尚、図6では、上記の第1の逆導通経路は、各部Te→21→7,9および3→5→29→27→23→25→19b→Tcの経路となり、上記の第2の逆導通経路は、各部Te→21→7,9および3→5→S3→25→19b→Tcの経路となる。
【0060】
尚、第2ゲート端子Tg2への電圧印加は、(1)所定の外部回路により行ってもよく、または、(2)上記の実施の形態3の場合と同様、図7の点線51の様に両端子Tg2,Teを短絡して両端子Tg2,Teの電位を互いに同電位に固定する事により自動的に行ってもよい。
【0061】
尚、後者(2)の場合は、図7を参照して、コレクタ端子Tcの電位がエミッタ端子Teの電位より高い場合に、第1ゲート端子Tgに所定の正電圧の印加/その電圧印加の解除をしてNチャネルMOSFETQ1をオン/オフすると、上記の実施の形態3で各端子Tg2,Teを短絡して各端子Tg2,Teを同電位に固定した場合と同様にしてPチャネルMOSFETQ2がオフ/オンされてトランジスタTr1が俊敏にオン/オフする。他方、エミッタ端子Teの電位がコレクタ端子Tcの電位より高い場合は、NチャネルMOSFETQ3のゲートTg2の電位がNチャネルMOSFETQ3のドレインDの電位より高くなって、第2ゲート端子Tg2に所定の正電圧が印加された状態と実質的に同じ状態となり、NチャネルMOSFETQ3がオンになる。これにより、第1の逆導通経路(Te→D2→D1→Tc(図7))に対して第2の逆導通経路(Te→D2→Q3→Tc(図7))が並列に形成される。後者(2)の様にすると、外部回路を用いずに簡単な配線接続により第2ゲート端子Tg2への電圧制御が行える。
【0062】
以上の様に構成された半導体装置1Dによれば、N−エピ層5とN+拡散領域25とで挟まれたP拡散領域23の表面部分に第2ゲート絶縁膜47を介して第2ゲート電極49が設けられているので、即ち各部分25,5をそれぞれドレイン,ソースとするNチャネルMOSFETQ3が備えられているので、そのNチャネルMOSFETQ3のオン/オフによる各部分25,5間の導通/非導通により、各部23,25からなるダイオード側を通過する第1の逆導通経路に対して並列に上記のNチャネルMOSFETQ3を通過する第2の導通経路が形成でき、これにより、エミッタ端子Teの電位がコレクタ端子Tcの電位より高くなった場合に、互いに並列する上記の第1および第2の逆導通経路により、より逆導通抵抗の小さい逆導通機能を実現できる。
【0063】
また、各P拡散領域11,23で挟まれたN−エピ層5の表面部分に第2ゲート絶縁膜47を介して第2ゲート電極49が設けられているので、即ち各P拡散領域11,23をそれぞれドレイン,ソースとするPチャネルMOSFETQ2が備えられているので、上記の実施の形態3の半導体装置1Cの効果と同じ効果を奏する。
【0064】
また、P拡散領域11とN+拡散領域25とで挟まれたN−エピ層5の表面部分およびP拡散領域の表面部分に渡って第2ゲート絶縁膜47を介して第2ゲート電極49が設けられることにより各MOSFETQ2,Q3が形成されるので、簡単な構造且つ小スペースで各MOSFETQ2,Q3を形成できる。
【0065】
尚、この実施の形態では、各MOSFETQ2,Q3の両方を形成する場合で説明したが、MOSFETQ3だけを単独で形成してもよい。
【0066】
<実施の形態5>
この実施の形態に係る半導体装置1Eは、請求項7に記載の半導体装置に対応する。
【0067】
この半導体装置1Eは、図8の様に、上記の実施の形態1において、逆導通用のダイオードD1を構成するP拡散領域23(第4半導体領域)およびN+拡散領域25(第5半導体領域)が、N−エピ層5(半導体層)上に形成されたコレクタ端子Tc接続用のパッド19cの下層に形成されたものである。
【0068】
コレクタ端子Tc接続用のパッド19cは、エミッタ電極21に取り囲まれており、典型的にはコレクタ電極19aからエミッタ電極21の外部に引き出されずにN−エピ層5上に形成される。そのため、パッド19cの下層はデバイスとして無効領域して無駄となっている。そこで、この半導体装置1Eの様に、パッド19cの下層を逆導通用のダイオードを構成する各部23,25の形成領域として利用する事により、各部23,25を形成するために当該半導体装置1Eを大型化する必要が無く、従って、半導体装置1Eの面積におけるIGBT部分の専有面積率が低下する事を防止でき、実質的に半導体装置1E内の通電抵抗を低減できて半導体装置1Eのオンオフ動作を向上できる。
【0069】
以上の様に構成された半導体装置1Eによれば、上記の実施の形態1の効果を得る他に、逆導通用のダイオードD1を構成する各部23,25が、N−エピ層5上に形成されたコレクタ端子Tc接続用のパッド19cの下層に形成されるので、当該半導体装置1Eのオンオフ動作をより向上できる。
【0070】
<実施の形態6>
この実施の形態に係る半導体装置1Fは、請求項8に記載の半導体装置に対応する。
【0071】
この半導体装置1Fは、図9の様に、P−基板3(第1導電型の半導体基板)と、P−基板3の一方側主面に形成されたN−エピ層5(第2導電型の半導体層)と、N−エピ層5の表面層に形成されると共にP拡散領域7(第1導電型の半導体領域)を介してP−基板3に接続されたP拡散領域9(第1導電型の第1半導体領域)と、N−エピ層5の表面層にP拡散領域9から離間されて形成されたP拡散領域11(第1導電型の第2半導体領域)と、P拡散領域9の表面層にP拡散領域9に取り囲まれて形成されたN+拡散領域13(第2導電型の第3半導体領域)と、N+拡散領域13とN−エピ層5とで挟まれたP拡散領域9の表面部分に第1ゲート絶縁膜15を介して設けられた第1ゲート電極17と、P拡散領域11に接続されたコレクタ電極19と、P拡散領域9およびN+拡散領域13に接続されたエミッタ電極21とを備え、この基本構造に、更に、P拡散領域11の表面層にP拡散領域11に囲まれて形成されると共にコレクタ電極19に接続されたN+拡散領域25(第2導電型の第4半導体領域)と、N拡散領域25の表面層にN拡散領域25に取り囲まれて形成されたP+拡散領域23(第1導電型の第5半導体領域)と、P+拡散領域23とN−エピ層5(半導体層)とに接続されて、N−エピ層5からP+拡散領域23への通電経路を構成する電極27a,27bとを備えたものである。電極27aは、N−エピ層5とオーミック接続されるべく、N−エピ層5の表面層に形成したN+拡散領域29を介してN−エピ層5に設けられている。また、電極27bは、P+拡散領域23に設けられると共に電極27aに電気的に接続されている。尚、この実施の形態では、上記の実施の形態1の各構成部分と対応する構成部分には同一符号を付してある。
【0072】
即ち、この半導体装置1Fは、上記の実施の形態1において、逆導通用のダイオードD1を構成する各部23,25をP拡散領域11内に形成したものである。
【0073】
この実施の形態の電極27a(27b)は、上記の実施の形態1(図1)の電極27におけるN+拡散領域29(P拡散領域23)に重なる部分に対応している。また、この実施の形態の電極19におけるP拡散領域11(N拡散領域25)に重なる部分は、上記の実施の形態1の電極19a(19b)に対応している。この対応関係を考慮すると、この半導体装置1Fの動作は、上記の実施の形態1の半導体装置1Aの動作と同じなので、その説明は省略する。
【0074】
この半導体装置1Fでは、P拡散領域11内に各部23,25からなる逆導通用のダイオードを形成すると、各部11,25,23をそれぞれエミッタ,ベース,コレクタとする寄生PNPトランジスタが生じる。しかし、その寄生PNPトランジスタのベース・エミッタ間は電極19により短絡されているので、その寄生PNPトランジスタがオン作動することはない。従って、当該半導体装置1Fのオン動作の際に、コレクタ端子Tcから電極19を通じてP拡散領域11に流入するホールの一部が各部11→25→23を通じて電極27bに流れ、そのホールが、電極27bで、エミッタ端子Teから各部21→S1→5→29→27aを通じて電極27bに流入する電子と再結合して消滅することはない。これにより、各部23,25からなる逆導通用のダイオードを形成しても、上記のホールの消滅が起こらないのでN−エピ層5にホールおよび電子が蓄積され易く、各部11,5,3からなるトランジスタTr1が俊敏にオン動作する。
【0075】
以上の様に構成された半導体装置1Fによれば、上記の実施の形態1の効果を得る他に、P拡散領域11の表面層にP拡散領域11に取り囲まれる様にN+拡散領域25が形成され、そのN+拡散領域25の表面層に拡散領域25に取り囲まれる様にP+拡散領域23が形成され、各部11,25にコレクタ電極19が跨設されて各部11,25が短絡されるので、各部11,5,3,7,9からなるトランジスタのオン動作を阻害することなく、各部23,25からなる逆導通用のダイオードを半導体装置1Fに形成できる。
【0076】
<実施の形態7>
この実施の形態に係る半導体装置1Gは、請求項9に記載の半導体装置に対応する。
【0077】
この半導体装置1Gは、コレクタショート型の縦型IGBTであって、図10の様に、N−エピ層5(第2導電型の半導体層)と、N−エピ層5の表面層に形成されたP拡散領域9(第1導電型の第1半導体領域)と、P拡散領域9の表面層にP拡散領域9に取り囲まれて形成されたN+拡散領域13(第2導電型の第2半導体領域)と、N−エピ層5とN+拡散領域13とで挟まれたP拡散領域9の表面部分に第1ゲート絶縁膜15を介して設けられた第1ゲート電極17と、N−エピ層5の他方側主面に形成されたP拡散領域11a(第1導電型の第3半導体領域)と、P拡散領域11aの他方側主面に設けられた第1コレクタ電極19aと、P拡散領域9およびN+拡散領域13に接続されたエミッタ電極21とを備え、この基本構造に、更に、N−エピ層5の表面層にP拡散領域9から離間されて形成されたP拡散領域23(第1導電型の第4半導体領域)と、P拡散領域23の表面層にP拡散領域23に取り囲まれて形成されたN+拡散領域25(第2導電型の第5半導体領域)と、N+拡散領域25に設けられると共に第1コレクタ電極19aと同電圧が印加される第2コレクタ電極19bと、P拡散領域23とN−エピ層5とに接続されて、N−エピ層5からP拡散領域23への通電経路を構成する電極27とを備えて構成される。電極27は、N−エピ層5とオーミック接続されるべく、N−エピ層5の表面層に形成したN+拡散領域29を介してN−エピ層5に設けられている。尚、この実施の形態では、上記の実施の形態1の各構成部分と対応する構成部分には同一符号を付してある。
【0078】
第1ゲート電極17にはゲート端子Tgが接続されており、エミッタ電極21にはエミッタ端子Teが接続されており、第1コレクタ電極19a(第2コレクタ電極19b)にはそれぞれ、第1コレクタ端子Tc1(第2コレクタ端子Tc2)が接続されている。
【0079】
即ち、この半導体装置1Gは、上記の実施の形態1を縦型IGBTに適用したものである。
【0080】
P拡散領域11aは、上記の実施の形態1のP拡散領域11に対応し、第1コレクタ電極19aは、上記の実施の形態1のコレクタ電極19aに対応している。また、第1コレクタ端子Tc1および第2コレクタ端子Tc1はともに、上記の実施の形態1のコレクタ端子Tcに対応しており、互いに同電圧が印加される。また、この半導体装置1Gには、上記の実施の形態1のP拡散領域7およびP−基板3に対応する部分はない。この対応関係を考慮すると、この半導体装置1Fの動作は、上記の実施の形態1の半導体装置1Aの動作と同じなので、その説明は省略する。
【0081】
以上の様に構成された半導体装置1Gによれば、上記の実施の形態1の場合と同様、N−エピ層5の表面層にP拡散領域23が形成され、そのP拡散領域23の表面層にP拡散領域23に取り囲まれてN+拡散領域25が形成され、そのN+拡散領域25上に、第1コレクタ電極19aと同電圧が印加される第2コレクタ電極19bが設けられるので、各部23,25からなるダイオードにより、当該半導体装置1Gのオンの際にエミッタ電極21側からN−エピ層5に注入された電子が、N−エピ層5から第2コレクタ電極19bに流出する事が防止され、これにより、その分、多くの電子および正孔をN−エピ層5に速やかに蓄積できてN−エピ層5の伝導度変調に寄与でき、半導体装置1Gの俊敏なオン動作を実現できる。
【0082】
また、N−エピ層5の表面層にP拡散領域23が形成され、そのP拡散領域23の表面層にP拡散領域23に取り囲まれてN拡散領域25が形成されるので、逆導通経路(Te→21→9→5→23→25→19b→Tc)上に、それら各部23,25と、既存の各部5,9とからなる寄生サイリスタを形成でき、その寄生サイリスタのオン状態での低い導通抵抗を利用して、逆導通抵抗の少ない逆導通機能を実現できる。
【0083】
また、N−エピ層5からP拡散領域23への通電経路を構成すべく、電極27がP拡散領域23とN−エピ層5とに跨設されるので、当該半導体装置1Gの逆導通時にN−エピ層5からP拡散領域23への通電を確保でき、この通電により前記寄生サイリスタを安定してオンさせる事ができる。ここでは、電極27は、N+拡散領域29を介してN−エピ層5に設けられるので、電極27とN−エピ層5との良好な電気的接続を確保できる。
【0084】
尚、この実施の形態にも、上記の実施の形態2の様に、更に、N−エピ層5(半導体層)とP拡散領域23との間に、P拡散領域23を囲む様に、N−エピ層5よりもキャリヤ密度の高いN拡散領域35を形成してもよい。
【0085】
<実施の形態8>
この実施の形態に係る半導体装置1Hは、請求項10に記載の半導体装置に対応する。
【0086】
この半導体装置1Hは、図11の様に、上記の実施の形態7(図10)において、更に、N−エピ層5(半導体層)の表面層にP拡散領域9,23(第1,4半導体領域)から離間されて形成されたP拡散領域11b(第1導電型の第6半導体領域)と、P拡散領域11b上に設けられると共に第2コレクタ電極19bに接続された第3コレクタ電極19a−2と、P拡散領域23,11bで挟まれたN−エピ層5の表面部分に第2ゲート絶縁膜39を介して設けられた第2ゲート電極41と、第2ゲート電極41に接続された第2ゲート端子Tg2とを更に備えたものである。尚、この実施の形態では、上記の実施の形態1の各構成部分と対応する構成部分には同一符号を付してある。
【0087】
即ち、この半導体装置1Hは、上記の実施の形態3を縦型IGBTに適用したものである。
【0088】
P拡散領域11a,11bはともに、上記の実施の形態3のP拡散領域11に対応し、第1コレクタ電極19a−1および第2コレクタ電極19a−2はともに、実施の形態3のコレクタ電極19aに対応し、第1コレクタ端子Tc1および第2コレクタ端子Tc2はともに、実施の形態3のコレクタ端子Tcに対応している。また、この半導体装置1Hには、実施の形態3のP拡散領域7およびP−基板3に対応する部分はない。この対応関係を考慮すると、この半導体装置1Hの動作は、実施の形態3の半導体装置1Dの動作と同じなので、その説明は省略する。
【0089】
以上の様に構成された半導体装置1Hによれば、実施の形態3の場合の同様、各P拡散領域11b,23で挟まれたN−エピ層5の表面部分に第2ゲート絶縁膜39を介して第2ゲート電極41が設けられているので、即ち各P拡散領域11b,23をそれぞれドレイン,ソースとするPチャネルMOSFETが備えられているので、そのPチャネルMOSFETのオン/オフによる各P拡散領域11b,23間の導通/非導通により、当該半導体装置1Hを従来構造のコレクタショート型(第1従来例)のIGBTと実質的に同じ構造または上記の実施の形態7に係る半導体装置1Gと実質的に同じ構造に選択的に切り替える事ができ、これにより、半導体装置1Hのオン動作の際には上記のPチャネルMOSFETをオフにして半導体装置1Hを半導体装置1Gとして俊敏にオン動作させ、他方、半導体装置1Hのオフ動作の際には上記のPチャネルMOSFETをオンにして半導体装置1Hを従来構造のコレクタショート型のIGBTとして俊敏にオフ動作させる事ができる様になり、オン動作およびオフ動作ともに俊敏に動作させる事ができるコレクタショート型の縦型IGBTを提供できる。
【0090】
<実施の形態9>
この実施の形態に係る半導体装置1Iは、請求項11に記載の半導体装置に対応する。
【0091】
この半導体装置1Iは、図12の様に、N−エピ層5(第2導電型の半導体層)と、N−エピ層5の表面層に形成されたP拡散領域9(第1導電型の第1半導体領域)と、P拡散領域9の表面層にP拡散領域9に取り囲まれて形成されたN+拡散領域13(第2導電型の第2半導体領域)と、N−エピ層5とN+拡散領域13とで挟まれたP拡散領域9の表面部分にゲート絶縁膜15を介して設けられたゲート電極17と、N−エピ層5の他方側主面に設けられたP拡散領域11a(第1導電型の第3半導体領域)と、P拡散領域11aの他方側主面に設けられた第1コレクタ電極19aと、P拡散領域9およびN+拡散領域13に接続されたエミッタ電極21とを備え、この基本構成に、更に、N−エピ層5の表面層にP拡散領域9から離間されて形成されたP拡散領域11b(第1導電型の第4半導体領域)と、P拡散領域11bの表面層にP拡散領域11bに取り囲まれて形成されたN拡散領域25(第2導電型の第5半導体領域)と、N拡散領域25の表面層にN拡散領域25に取り囲まれて形成されたP+拡散領域23(第1導電型の第6半導体領域)と、N拡散領域25およびP拡散領域11bに跨設されると共に前記第1コレクタ電極と同電圧が印加される第2コレクタ電極19bと、N−エピ層5とP+拡散領域第23とに接続されて、N−エピ層5からP+拡散領域第23への通電経路を構成する電極27a,27bとを備えて構成される。
【0092】
電極27aは、N−エピ層5とオーミック接続されるべく、N−エピ層5の表面層に形成したN+拡散領域29を介してN−エピ層5上に設けられている。また、電極27bは、P+拡散領域23上に設けられると共に電極27aに電気的に接続されている。また、第1ゲート電極17にはゲート端子Tgが接続されており、エミッタ電極21にはエミッタ端子Teが接続されており、第1コレクタ電極19a(第2コレクタ電極19b)には第1コレクタ端子Tc1(第2コレクタ端子Tc2)が接続されている。
【0093】
尚、この実施の形態では、上記の実施の形態1の各構成部分と対応する構成部分には同一符号を付してある。
【0094】
即ち、この半導体装置1Iは、上記の実施の形態6を縦型IGBTに適用したものである。
【0095】
P拡散領域11a,11bは、実施の形態6のP拡散領域11に対応し、第1コレクタ電極19aおよび第2コレクタ電極19aは、上記の実施の形態のコレクタ電極19に対応し、第1および第2コレクタ端子Tc1,Tc2は、実施の形態6のコレクタ端子Tcに対応しており、互いに同電圧が印加される。また、この半導体装置1Hには、実施の形態6のP拡散領域7およびP−基板3に対応する部分はない。この対応関係を考慮すると、この半導体装置1Iの動作は、実施の形態6の半導体装置1Fの動作と同じなので、その説明は省略する。
【0096】
以上の様に構成された半導体装置1Iによれば、実施の形態6の場合の同様、P拡散領域11bの表面層にP拡散領域11bに取り囲まれる様にN+拡散領域25が形成され、そのN+拡散領域25の表面層に拡散領域25に取り囲まれる様にP+拡散領域23が形成され、各部11b,25にコレクタ電極19bが跨設されて各部11b,25が短絡されるので、各部11b,5,9からなるトランジスタおよび各部11a,5,9からなるトランジスタのオン動作を阻害することなく、各部23,25からなる逆導通用のダイオードを半導体装置1Fに形成できる。
【図面の簡単な説明】
【0097】
【図1】実施の形態1に係る半導体装置の断面図である。
【図2】図1の半導体装置の等価回路図である。
【図3】実施の形態2に係る半導体装置の断面図である。
【図4】実施の形態3に係る半導体装置の断面図である。
【図5】図4の半導体装置の等価回路図である。
【図6】実施の形態4に係る半導体装置の断面図である。
【図7】図6の半導体装置の等価回路図である。
【図8】実施の形態5に係る半導体装置の断面図である。
【図9】実施の形態6に係る半導体装置の断面図である。
【図10】実施の形態7に係る半導体装置の断面図である。
【図11】実施の形態8に係る半導体装置の断面図である。
【図12】実施の形態9に係る半導体装置の断面図である。
【符号の説明】
【0098】
1A〜1I 半導体装置、3 P−基板、5 N−エピ層、7,9,11,21,23 P拡散領域、13,25,29 N+拡散領域、15 第1ゲート絶縁膜、17 第1ゲート電極、19a 第1コレクタ電極、19b 第2コレクタ電極、21 エミッタ電極、27,27a,27b 電極、35 N拡散領域、39,47 第2ゲート絶縁膜、41,49 第2ゲート電極、Tr1 PNPトランジスタ、Q1,Q2 NチャネルMOSFET、Q3 PチャネルMOSFET、D1 ダイオード、D2 寄生ダイオード。
【技術分野】
【0001】
本発明は、IGBTおよびIGBTを内蔵したICなどの半導体装置に関する。
【背景技術】
【0002】
一般に、コレクタショート型のIGBTは、等価回路で見ると、PNPトランジスタのベース・コレクタ間にNチャネルMOSFETのドレイン・ソース間が接続された構造において、前記PNPトランジスタのベース・コレクタ間が抵抗を介して短絡された構造をしている(第1従来例)。
【0003】
この種のIGBTをオンするには、IGBTのコレクタ(PNPトランジスタのエミッタ)の電位がIGBTのエミッタ(NチャネルMOSFETのソース)の電位より高い場合において、IGBTのゲート(NチャネルMOSFETのゲート)に所定の正電圧を印加する。これにより、NチャネルMOSFETがオンし、このオンにより、IGBTのコレクタからNチャネルMOSFETを通じてPNPトランジスタのベースに電子が注入されると共にIGBTのコレクタからPNPトランジスタのエミッタを通じてPNPトランジスタのベースにホールが注入され、それら注入された電子およびホールによりPNPトランジスタが伝導度変調を起こしてPNPトランジスタのオン電圧が低下し、PNPトランジスタがオンする。
【0004】
他方、この種のIGBTをオフするには、IGBTのゲートへの所定の正電圧印加を解除する。これによりPNPトランジスタへの前記電子の注入および前記ホールの注入が停止され、これによりPNPトランジスタ内の電子およびホールが減少してPNPトランジスタのオン電圧が上昇し、PNPトランジスタがオフになる。
【0005】
また、この種のIGBTは、IGBTのエミッタの電位がIGBTのコレクタの電位より高い場合は、IGBTのエミッタからNチャネルMOSFETの寄生ダイオードおよびPNPトランジスタのベース・エミッタ間の前記抵抗を通じてIGBTのコレクタに電流を流す(逆導通機能)。この逆導電機能は、IGBTをインダクタンス負荷に適用する場合は、必須の機能である。
【0006】
この逆導通機能を持たないIGBT(コレクタショート型でないIGBT)では、そのIGBTをインダクタンス負荷に適用する場合、そのIGBTのコレクタ・エミッタ間に外部ダイオードを逆並列接続する必要がある(第2従来例)。
【0007】
この種の従来例に関する先行技術文献として例えば特許文献1がある。
【0008】
【特許文献1】特開平9−82961号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
上記の第1従来例では、PNPトランジスタのベース・エミッタ間の前記抵抗の値が大きいと、逆導通時の通電抵抗が大きくなり逆導通機能を阻害するという欠点がある。
【0010】
逆に前記抵抗の値が小さいと、IGBTのオンに際して、IGBTのエミッタ側からの電子がPNPトランジスタのベース側に流れずに前記抵抗側に流れると共に、IGBTのコレクタからのホールがPNPトランジスタ側に流れずに前記抵抗側に流れ、PNPトランジスタへの電子注入およびホール注入がされ難くなってPNPトランジスタのオン電圧の低下が鈍り、IGBTのオン動作が遅くなるという欠点がある。
【0011】
尚、逆に前記抵抗の値が小さいと、IGBTのオフに際しては、PNPトランジスタのベースに蓄積された前記電子および前記ホールが前記抵抗を通じてPNPトランジスタのベースから速く放出されるので、PNPトランジスタのオン電圧が速く低下してIGBTのオフ動作が速くなる利点がある。
【0012】
また、上記の第2従来例では、外部ダイオードとして、IGBTと同等の耐圧および同等の動作電流に耐え得るものを用いる必要であるので、IGBTと同等の面積のダイオードを用いる必要があり、コストが掛かるという欠点がある。
【0013】
そこで、この発明の課題は、第1に、IGBTの動作と逆導通機能の両方の特性を同時に改善できる半導体装置を提供すること、第2に、低コストで第1の課題を実現できる半導体装置を提供することにある。
【課題を解決するための手段】
【0014】
上記課題を解決する為に、請求項1に記載の発明は、第1導電型の半導体基板と、前記半導体基板の一方側主面に形成された第2導電型の半導体層と、前記半導体層の表面層に形成されると共に第1導電型の半導体領域を介して前記半導体基板に接続された第1導電型の第1半導体領域と、前記半導体層の表面層に前記第1半導体領域から離間されて形成された第1導電型の第2半導体領域と、前記第1半導体領域の表面層に前記第1半導体領域に取り囲まれて形成された第2導電型の第3半導体領域と、前記第3半導体領域と前記半導体層とで挟まれた前記第1半導体領域の表面部分に第1ゲート絶縁膜を介して設けられた第1ゲート電極と、前記第2半導体領域に設けられた第1コレクタ電極と、前記第1半導体領域および前記第3半導体領域に跨設されたエミッタ電極とを備えた半導体装置において、前記半導体層の表面層に前記第1半導体領域および前記第2半導体領域から離間されて形成された第1導電型の第4半導体領域と、前記第4半導体領域の表面層に前記第4半導体領域に取り囲まれて形成された第2導電型の第5半導体領域と、前記第5半導体領域に設けられると共に前記第1コレクタ電極と接続された第2コレクタ電極と、前記第4半導体領域と前記半導体層とに跨設されて、前記半導体層から前記第4半導体領域への通電経路を構成する電極とを備えるものである。
【発明の効果】
【0015】
請求項1に記載の発明によれば、半導体層の表面層に第4半導体領域が形成され、その第4半導体領域の表面層に第4半導体領域に取り囲まれて第5半導体領域が形成され、その第5半導体領域上に、第1コレクタ電極と接続された第2コレクタ電極が設けられるので、前記4半導体領域および前記第5半導体領域からなるダイオードにより、当該半導体装置のオンの際にエミッタ電極側から半導体層に注入された電子が、前記半導体層から前記第2コレクタ電極に流出する事が防止され、これにより、その分、多くの電子および正孔を前記半導体層に速やかに蓄積できて前記半導体層の伝導度変調に寄与でき、当該半導体装置の俊敏なオン動作を実現できる。
【0016】
また、半導体層の表面層に第4半導体領域が形成され、その第4半導体領域の表面層に第4半導体領域に取り囲まれて第5半導体領域が形成されるので、逆導通経路上に、それら第4半導体領域および第5半導体領域と、前記半導体層および半導体基板とからなる寄生サイリスタを形成でき、その寄生サイリスタのオン状態での低い導通抵抗を利用して、逆導通抵抗の少ない逆導通機能を実現できる。
【0017】
また、半導体層から第4半導体領域への通電経路を構成すべく、電極が前記第4半導体領域と前記半導体層とに跨設されるので、当該半導体装置の逆導通時に前記半導体層から前記第4半導体領域への通電を確保でき、この通電により寄生サイリスタを安定してオンさせる事ができる。
【発明を実施するための最良の形態】
【0018】
<実施の形態1>
この実施の形態に係る半導体装置1Aは、請求項1に記載の半導体装置に対応する。
【0019】
この半導体装置1Aは、コレクタショート型の横型IGBTであって、図1の様に、P−基板3(第1導電型の半導体基板)と、P−基板3の一方側主面に形成されたN−エピ層5(第2導電型の半導体層)と、N−エピ層5の表面層に形成されると共にP拡散領域7(第1導電型の半導体領域)を介してP−基板3に接続されたP拡散領域9(第1導電型の第1半導体領域)と、N−エピ層5の表面層にP拡散領域9から離間されて形成されたP拡散領域11(第1導電型の第2半導体領域)と、P拡散領域9の表面層にP拡散領域9に取り囲まれて形成されたN+拡散領域13(第2導電型の第3半導体領域)と、N+拡散領域13とN−エピ層5とで挟まれたP拡散領域9の表面部分に第1ゲート絶縁膜15を介して設けられた第1ゲート電極17と、P拡散領域11に設けられた第1コレクタ電極19aと、P拡散領域9およびN+拡散領域13に跨設されたエミッタ電極21とを備え、この基本構造に、更に、N−エピ層5の表面層に各P拡散領域9,11から離間されて形成されたP拡散領域23(第1導電型の第4半導体領域)と、P拡散領域23の表面層にP拡散領域23に取り囲まれて形成されたN+拡散領域25(第2導電型の第5半導体領域)と、N+拡散領域25に設けられると共に第1コレクタ電極19aと接続された第2コレクタ電極19bと、P拡散領域23およびN−エピ層5に跨設されて、N−エピ層5からP拡散領域23への通電経路を構成する電極27とを備えて構成される。ここでは、電極27は、N−エピ層5とオーミック接続されるべく、N−エピ層5の表面層に形成したN+拡散領域29を介してN−エピ層5に設けられている。
【0020】
第1ゲート電極17には、ゲート端子Tgが接続されており、第1コレクタ電極19aおよび第2コレクタ電極19bには、コレクタ端子Tcが共通接続されており、エミッタ電極21には、エミッタ端子Teが接続されている。
【0021】
ここでは、各P拡散領域7,9は、N−エピ層5の一端h1側に配置されており、各P拡散領域11,23はそれぞれ、N−エピ層5の略中央部分,他端h2側に配置されている。また、N+拡散領域29は、P拡散領域23に於けるN−エピ層5の他端h2側に近接して配置されている。
【0022】
この半導体装置1Aは、全体としては、図1の断面図をN−エピ層5の他端h2を中心に回転して得られる円形のデバイス構造をしている。
【0023】
この半導体装置1Aの等価回路は、図2の様に、コレクタ端子Tcとエミッタ端子Teとの間にPNPトランジスタTr1が介装接続され、PNPトランジスタTr1のベース・エミッタ間にダイオードD1が逆並列接続され、PNPトランジスタTr1のベース・コレクタ間にNチャネルMOSFETQ1のドレイン・ソース間が接続された回路となる。ダイオードD2は、NチャネルMOSFETQ1内の寄生ダイオードである。
【0024】
PNPトランジスタTr1は、図1では、P拡散領域11によりそのエミッタが構成され、N−エピ層5によりそのベースが構成され、P−基板3およびP拡散領域7,9によりそのコレクタが構成される。ダイオードD1は、図1では、N+拡散領域25によりそのカソードが構成され、P拡散領域23によりそのアノードが構成される。NチャネルMOSFETQ1は、図1では、P拡散領域7,9およびP−基板3によりそのウエルが構成され、N−エピ層5によりそのドレインが構成され、N+拡散領域13によりそのソースが構成され、第1ゲート絶縁膜15によりそのゲート絶縁膜が構成され、第1ゲート電極17によりそのゲート電極が構成される。寄生ダイオードD2は、図1では、P拡散領域7,9およびP−基板3によりそのアノードが構成され、N−エピ層5によりそのカソードが構成される。ここでは、ダイオードD1およびD2により(即ち図1の各部25,23,5,3,7,9により)NPNP寄生サイリスタが形成されている。
【0025】
次に、図1および図2に基づいて上記の半導体装置1Aの動作を説明する。
【0026】
この半導体装置(IGBT)1Aをオンにするには、コレクタ端子Tcの電位がエミッタ端子Teの電位より高い場合に、ゲート端子Tgに所定の正電圧を印加する。これにより、第1ゲート電極17の直下のP拡散領域9の表面層の部分S1に反転層が形成されて、エミッタ端子Teから各部21→13→S1を通じてN−エピ層5に電子が注入される(この電子の流れは図2ではTe→D2→Tr1のベースの流れになる)。この電子の注入に伴って、N−エピ層5が電気的中性に保たれる様に、コレクタ端子Tcから各部19a→11を通じてN−エピ層5に正孔が注入される(このホールの流れは図2ではTc→Tr1のエミッタ→Tr1のベースの流れになる)。この電子および正孔の注入によりN−エピ層5の伝導度が増大(伝導度変調)し、この伝導度変調により各部11,5,3,7,9からなるPNPトランジスタTr1のオン電圧が低下して、PNPトランジスタTr1がオンになる(即ち半導体装置1Aがオンになる)。このオンにより、コレクタ端子Tcから順に各部19a→11→5→3,7および9→21を通じてエミッタ端子Teに電流が流れる(この電流の流れは図2ではTc→Tr1→Teの流れとなる)。
【0027】
その際、N−エピ層5に注入された前記電子は、各部23,25からなるダイオードD1により、N−エピ層5からコレクタ電極19bを通じてコレクタ端子Tcに流出する事が防止されているので、その分、多くの電子および正孔がN−エピ層5に速やかに蓄積されてN−エピ層5の伝導度変調に寄与し、半導体装置1Aの俊敏なオン動作(コレクタショート型でないIGBTと同等のターンオン速度のオン動作)が実現される。
【0028】
他方、この半導体装置(IGBT)1Aをオフにするには、ゲート端子Tgへの所定の正電圧の印加を解除する。これにより、P拡散領域9の表面層の部分S1の反転層が無くなり、エミッタ端子Te側からの前記反転層を通じてのN−エピ層5への電子の注入が停止されると共に、この停止に伴ってコレクタ端子Tc側からN−エピ層5への正孔の注入も停止される。これにより、その電子および正孔の注入によるN−エピ層5の伝導度変調が次第に無くなり、これに伴って各部11,5,3,7,9からなるPNPトランジスタTr1のオン電圧が上昇して、PNPトランジスタTr1がオフになる(即ち半導体装置1Aがオフになる)。このオフにより、コレクタ端子Tcから順に各部19a→11→5→3,7および9→21を通じてエミッタ端子Teに流れる電流が停止する。
【0029】
また、エミッタ端子Teの電位がコレクタ端子Tcの電位より高い場合には、初期的にエミッタ端子Teから各部21→9,7および3→5→29→27→23→25→19bを通じてコレクタ端子Tcに逆電流が流れて(この逆電流の流れは図2ではTe→D2→D1→Tcの流れとなる。)、この逆電流により各部25,23,5,3,7,9からなるNPNP寄生サイリスタ(図2では各部D1,D2からなるサイリスタ)がオン状態になる。このオン状態により、前記逆電流の流れは、最終的にエミッタ端子Teから各部21→9,7および3→5→23→25→19bを通じてコレクタ端子Tcに流れる流れに移行する(この逆電流の流れは図2ではTe→D2→D1→Tcの流れとなる。)。寄生サイリスタのオン状態では各部分25,23,5,3の導通抵抗は低くなるので、移行後の逆電流は、導通抵抗をあまり受けずにエミッタ端子Te側からコレクタ端子Tc側に流れる。これにより、逆導通抵抗の少ない逆導通機能が実現される。
【0030】
以上の様に構成された半導体装置1Aによれば、N−エピ層5の表面層にP拡散領域23が形成され、そのP拡散領域23の表面層にP拡散領域23に取り囲まれてN+拡散領域25が形成され、そのN+拡散領域25上に、第1コレクタ電極19aと接続された第2コレクタ電極19bが設けられるので、各部23,25からなるダイオードにより、当該半導体装置1Aのオンの際にエミッタ電極21側からN−エピ層5に注入された電子が、N−エピ層5から第2コレクタ電極19bに流出する事が防止され、これにより、その分、多くの電子および正孔をN−エピ層5に速やかに蓄積できてN−エピ層5の伝導度変調に寄与でき、半導体装置1Aの俊敏なオン動作を実現できる。
【0031】
また、N−エピ層5の表面層にP拡散領域23が形成され、そのP拡散領域23の表面層にP拡散領域23に取り囲まれてN拡散領域25が形成されるので、逆導通経路(Te→21→9,7および3→5→23→25→19b→Tc)上に、それら各部25,23と、既存の各部5,3,7,9とからなる寄生サイリスタを形成でき、その寄生サイリスタのオン状態での低い導通抵抗を利用して、逆導通抵抗の少ない逆導通機能を実現できる。
【0032】
また、N−エピ層5からP拡散領域23への通電経路を構成すべく、電極27がP拡散領域23とN−エピ層5とに跨設されるので、当該半導体装置1Aの逆導通時にN−エピ層5からP拡散領域23への通電を確保でき、この通電により前記寄生サイリスタを安定してオンさせる事ができる。ここでは、電極27は、N+拡散領域29を介してN−エピ層5に設けられるので、電極27とN−エピ層5との良好な電気的接続を確保できる。
【0033】
また、逆導通用のダイオードD1を外付けしないので、当該半導体装置1Aを低コストで構成できる。
【0034】
尚、この実施の形態では、P拡散領域9がN−エピ層5の一端h1側に形成され、P拡散領域11がN−エピ層5の中央部分に形成され、P拡散領域25およびN+拡散領域29がN−エピ層5の他端h2側に形成されるが、P拡散領域9がN−エピ層5の一端h1側に形成され、P拡散領域11がN−エピ層5の一端h1側に形成され、P拡散領域25およびN+拡散領域29が中央部分に形成されてもよい。この様にすれば、P拡散領域9とN+拡散領域29との間隔が縮まり、従って逆導通(Te→21→9,7および3→5→29→27→23→25→19b→Tc)の際のN−エピ層5間での導通距離が縮まり、より逆導通抵抗の低い逆導通機能を実現できる。
【0035】
<実施の形態2>
この実施の形態に係る半導体装置1Bは、請求項2に記載の半導体装置に対応する。
【0036】
この半導体装置1Bは、図3の様に、上記の実施の形態1において、更に、N−エピ層5(半導体層)とP拡散領域23(第4半導体領域)との間に、P拡散領域23を囲む様に、N−エピ層5よりもキャリヤ密度の高いN拡散領域(第2導電型の半導体領域)35が形成されたものである。
【0037】
上記の実施の形態1の半導体装置1Aでは、図1および図2を参照して、N−エピ層5に各部23,25からなる逆導通用のダイオードD1を形成すると、各部11,5,23をそれぞれエミッタ,ベース,コレクタとする寄生PNPトランジスタを生じる(図2の点線55はこの寄生PNPトランジスタのコレクタを表す)。コレクタ端子Tcの電位がエミッタ端子Teの電位より高い場合には、この寄生PNPトランジスタに順バイアスが掛かってこの寄生PNPトランジスタがオン作動し、このオン作動により、コレクタ端子Tcから電極19aをを通じてP拡散領域11に流入するホールの一部がこの寄生PNPトランジスタの各部11,5,23を通じて電極27に流れる。そして、そのホールは、電極27で、エミッタ端子Teから各部21→13→S1→5→29を通じて電極27に流入する電子と再結合して消滅する。このため、半導体装置1Aでは、N−エピ層5に、コレクタ端子Tc側からのホールおよびエミッタ端子Te側からの電子が蓄積され難く、N−エピ層5での伝導度変調が不十分となり、各部11,5,3からなるトランジスタTr1のオン動作が遅い。しかしながら、この実施の形態では、図3の様に、N拡散領域35により各部11→5→23のホールの流れが遮断されて上記のホールの消滅が防止されるので、トランジスタTr1のオン動作が俊敏になる。
【0038】
以上の様に構成された半導体装置1Bによれば、上記の実施の形態1の効果を得る他に、N−エピ層5とP拡散領域23との間に、P拡散領域23を囲む様に、N−エピ層5よりもキャリヤ密度の高いN拡散領域35が形成されるので、簡単な構造で、トランジスタTr1のオン動作を向上できる。
【0039】
<実施の形態3>
この実施の形態に係る半導体装置1Cは、請求項3,6に記載の半導体装置に対応する。
【0040】
この半導体装置1Cは、図4の様に、上記の実施の形態1において、更に、P拡散領域11(第2半導体領域)およびP拡散領域23(第4半導体領域)で挟まれたN−エピ層5(半導体層)の表面部分に第2ゲート絶縁膜39を介して第2ゲート電極41が設けられ、この第2ゲート電極42に第2ゲート端子Tg2が接続されたものである。即ち、この半導体装置1Cは、上記の実施の形態1において、更に、各P拡散領域11,23をそれぞれドレイン,ソースとするPチャネルMOSFETQ2(図5参照)を追加したものである。
【0041】
尚、ここでは、第2ゲート絶縁膜39は、半導体装置1Cが高電圧に耐えうる様にフィールド酸化膜程度の厚さに形成される。
【0042】
この半導体装置1Cの等価回路は、図5の様に、上記の実施の形態1の等価回路(図2)において、更に、上記のPチャネルMOSFETQ2がそのドレイン・ソース間がダイオードD1に並列接続される様に追加された回路となる。
【0043】
この半導体装置1Cは、図4および図5を参照して、第2ゲート端子Tg2に所定の負電圧が印加されない場合(即ちPチャネルMOSFETQ2がオフの場合)は、各P拡散領域11,23は互いに導通しないので、上記の実施の形態1の半導体装置1Aの構造と実質的に同じ構造となり、半導体装置1Aと同じ動作をする。即ち、IGBTのオン時には俊敏にオンし、IGBTのオフ時には遅鈍気味にオフする。
【0044】
他方、この半導体装置1Cは、第2ゲート端子Tg2に所定の負電圧が印加された場合(即ちPチャネルMOSFETQ2がオンの場合)は、第2ゲート電極41の直下のN−エピ層5の表面層の部分S2に反転層が形成されて各P拡散領域11,23が互いに導通して、従来構造のコレクタショート型(第1従来例)のIGBTと実質的に同じ構成となり同じ動作をする。即ち、第1従来例で既述の様に、IGBTのオン時には遅鈍気味にオンし、IGBTのオフ時には俊敏にオフする。
【0045】
この半導体装置1Cでは、当該半導体装置1Cをオンする際には(即ちコレクタ端子Tcの電位がエミッタ端子Teの電位より高い場合に、ゲート端子Tgに所定の正電圧を印加する際には(即ちNチャネルMOSFETQ1をオンする際には))、第2ゲート端子Tg2に所定の負電圧を印加しないでPチャネルMOSFETQ2をオフにする事により、当該半導体装置1Cを半導体装置1Aの構造に切り替えて、半導体装置1Aとしてオン動作させる。これにより、半導体装置1Cは俊敏にオン動作する。
【0046】
他方、当該半導体装置1Cをオフにする際には(即ちゲート端子Tgへの所定の正電圧の印加を解除する際には(即ちNチャネルMOSFETQ1をオフする際には))、第2ゲート端子Tg2に所定の負電圧を印加してPチャネルMOSFETQ2をオンにする事により、当該半導体装置1Cを従来構造のコレクタショート型(第1従来例)のIGBTの構造に切り替えて、従来構造のコレクタショート型のIGBTとしてオフ動作させる。これにより、半導体装置1Cは俊敏にオフ動作する。
【0047】
尚、上記の第2ゲート端子Tg2への所定の負電圧の印加およびその電圧印加の解除(即ちPチャネルMOSFETQ2のオンオフ制御)は、所定の外部回路により行ってもよく、または、図5の点線43の様に両端子Tg2,Teを短絡して両端子Tg2,Teの電位を互いに同電位に固定する事により、第1ゲート端子Tgへの所定の正電圧の印加およびその電圧印加の解除(即ちNチャネルMOSFETQ1のオンオフ)に連動させて自動的に行わせてもよい。
【0048】
即ち、図5の点線43の様に両端子Tg2,Teを短絡して両端子Tg2,Teの電位を互いに同電位に固定した場合は、図5を参照して、NチャネルMOSFETQ1をオフにすると、コレクタ端子Tcからエミッタ端子Te側への電流の流れが停止し、これによりコレクタ端子Tcの電位が上昇すると共にこの上昇に伴ってPチャネルMOSFETQ2のドレインDの電位が上昇する。このドレインDの電位の上昇により、第2ゲート端子Tg2の電位がそのドレインDの電位に対して相対的に低くなって、第2ゲート端子Tg2に所定の負電圧が印加された状態と実質的に同じ状態となり、PチャネルMOSFETQ2がオンになる。このオンにより、図5の等価回路は、従来構造のコレクタショート型(第1従来例)のIGBTの等価回路と実質的に同じ回路になり、トランジスタTr1が俊敏にオフ動作する。
【0049】
他方、NチャネルMOSFETQ1をオンにすると、コレクタ端子Tcからエミッタ端子Te側に電流が流れ、これによりコレクタ端子Tcの電位が低下すると共にこの低下に伴ってPチャネルMOSFETQ2のドレインDの電位が低下する。このドレインDの電位の低下により、第2ゲート端子Tg2の電位がPチャネルMOSFETQ2のドレインDの電位に対して相対的に低くならなくなって、第2ゲート端子Tg2への所定の負電圧の印加が解除された状態となり、PチャネルMOSFETQ2がオフになる。このオフにより、図5の等価回路は、実施の形態1の半導体装置1Aの等価回路(図2)と実質的に同じ等価回路となり、トランジスタTr1が俊敏にオン動作する。
【0050】
この様に両端子Tg2,Teを短絡して両端子Tg2,Teの電位を互いに同電位に固定した場合は、外部回路を用いずに簡単な配線接続により第2ゲート端子Tg2への電圧制御が行える。
【0051】
以上の様に構成された半導体装置1Cによれば、上記の実施の形態1の効果を得る他に、各P拡散領域11,23で挟まれたN−エピ層5の表面部分に第2ゲート絶縁膜39を介して第2ゲート電極41が設けられているので、即ち各P拡散領域11,23をそれぞれドレイン,ソースとするPチャネルMOSFETQ2が備えられているので、そのPチャネルMOSFETQ2のオン/オフによる各P拡散領域11,23間の導通/非導通により、当該半導体装置1Cを従来構造のコレクタショート型(第1従来例)のIGBTと実質的に同じ構造または上記の実施の形態1に係る半導体装置1Aと実質的に同じ構造に選択的に切り替える事ができ、これにより、半導体装置1Cのオン動作の際にはPチャネルMOSFETQ2をオフにして半導体装置1Cを半導体装置1Aとして俊敏にオン動作させ、他方、半導体装置1Cのオフ動作の際にはPチャネルMOSFETQ2をオンにして半導体装置1Cを従来構造のコレクタショート型のIGBTとして俊敏にオフ動作させる事ができる様になり、オン動作およびオフ動作ともに俊敏に動作させる事ができるコレクタショート型の横型IGBTを提供できる。
【0052】
<実施の形態4>
この実施の形態に係る半導体装置1Dは、請求項4〜6に記載の半導体装置に対応する。
【0053】
この半導体装置1Dは、図6の様に、上記の実施の形態1において、更に、P拡散領域11(第2半導体領域)とN+拡散領域25(第5半導体領域)とで挟まれたN−エピ層5(半導体層)の表面部分およびP拡散領域23(第4半導体領域)の表面部分に渡って第2ゲート絶縁膜47を介して第2ゲート電極49を設け、この第2ゲート電極49に第2ゲート端子Tg2を接続したものである。
【0054】
または、この半導体装置1Dは、上記の実施の形態3において、第2ゲート絶縁膜39および第2ゲート電極41をそれぞれ、P拡散領域11とN+拡散領域25とで挟まれたN−エピ層5の表面部分およびP拡散領域23の表面部分に渡って延長したものである。即ち、この半導体装置1Dは、上記の実施の形態3(図4)において、更に、各部11,23,41をそれぞれドレインD,ソースS,ゲートTg2とするPチャネルMOSFETQ2のゲートと共通のゲートを有し、各部25,5をそれぞれドレインD,ソースSとするNチャネルMOSFETを追加したものである。
【0055】
尚、ここでは、第2ゲート絶縁膜47は、半導体装置1Cが高電圧に耐えうる様にフィールド酸化膜程度の厚さに形成される。
【0056】
この半導体装置1Dの等価回路は、図7の様に、上記の実施の形態3の等価回路(図5)において、更に、上記のNチャネルMOSFETQ3が、そのドレイン・ソース間がダイオードD1に並列接続されると共にそのゲートが第2ゲート端子Tg2に接続される様にして追加された回路となる。
【0057】
この半導体装置1Dでは、コレクタ端子Tcの電位がエミッタ端子Teの電位より高い場合には、各端子Tg,Tg2に対して上記の実施の形態3の場合と同様の電圧印加制御を行う(即ち、第1ゲート端子Tgに所定の正電圧を印加してNチャネルMOSFETQ1をオンする際には、第2ゲート端子Tg2に電圧を印加しないでPチャネルMOSFETQ2をオフにし、他方、第1ゲート端子Tgへの所定の正電圧の印加を解除する際には、第2ゲート端子Tg2に所定の負電圧を印加してNチャネルMOSFETQ1をオンにする)。この制御の間は、NチャネルMOSFETQ3はオフになるので、当該半導体装置1Dは、実質的に実施の形態3の半導体装置1Cと同じ構造となり、半導体装置1Cとしてオンオフ動作する。これにより半導体装置1Dは俊敏にオンオフ動作する。
【0058】
他方、エミッタ端子Teの電位がコレクタ端子Tcの電位より高い場合(逆導通の場合)は、第2ゲート端子Tg2に所定の正電圧を印加してNチャネルMOSFETQ3をオンにする(即ち第2ゲート電極49の直下のP拡散領域23の表面層の部分S3に反転層を形成させ、その反転層を通じて各部5,25間を導通させる)。これにより、図7を参照して、各部Te→D2→D1→Tcを通過する第1の逆導通経路に対して、各部Te→D2→Q3→Tcを通過する第2の逆導通経路が並列に追加され、これら第1および第2の導通経路により、より導通抵抗の低い逆導通機能が実現される。
【0059】
尚、図6では、上記の第1の逆導通経路は、各部Te→21→7,9および3→5→29→27→23→25→19b→Tcの経路となり、上記の第2の逆導通経路は、各部Te→21→7,9および3→5→S3→25→19b→Tcの経路となる。
【0060】
尚、第2ゲート端子Tg2への電圧印加は、(1)所定の外部回路により行ってもよく、または、(2)上記の実施の形態3の場合と同様、図7の点線51の様に両端子Tg2,Teを短絡して両端子Tg2,Teの電位を互いに同電位に固定する事により自動的に行ってもよい。
【0061】
尚、後者(2)の場合は、図7を参照して、コレクタ端子Tcの電位がエミッタ端子Teの電位より高い場合に、第1ゲート端子Tgに所定の正電圧の印加/その電圧印加の解除をしてNチャネルMOSFETQ1をオン/オフすると、上記の実施の形態3で各端子Tg2,Teを短絡して各端子Tg2,Teを同電位に固定した場合と同様にしてPチャネルMOSFETQ2がオフ/オンされてトランジスタTr1が俊敏にオン/オフする。他方、エミッタ端子Teの電位がコレクタ端子Tcの電位より高い場合は、NチャネルMOSFETQ3のゲートTg2の電位がNチャネルMOSFETQ3のドレインDの電位より高くなって、第2ゲート端子Tg2に所定の正電圧が印加された状態と実質的に同じ状態となり、NチャネルMOSFETQ3がオンになる。これにより、第1の逆導通経路(Te→D2→D1→Tc(図7))に対して第2の逆導通経路(Te→D2→Q3→Tc(図7))が並列に形成される。後者(2)の様にすると、外部回路を用いずに簡単な配線接続により第2ゲート端子Tg2への電圧制御が行える。
【0062】
以上の様に構成された半導体装置1Dによれば、N−エピ層5とN+拡散領域25とで挟まれたP拡散領域23の表面部分に第2ゲート絶縁膜47を介して第2ゲート電極49が設けられているので、即ち各部分25,5をそれぞれドレイン,ソースとするNチャネルMOSFETQ3が備えられているので、そのNチャネルMOSFETQ3のオン/オフによる各部分25,5間の導通/非導通により、各部23,25からなるダイオード側を通過する第1の逆導通経路に対して並列に上記のNチャネルMOSFETQ3を通過する第2の導通経路が形成でき、これにより、エミッタ端子Teの電位がコレクタ端子Tcの電位より高くなった場合に、互いに並列する上記の第1および第2の逆導通経路により、より逆導通抵抗の小さい逆導通機能を実現できる。
【0063】
また、各P拡散領域11,23で挟まれたN−エピ層5の表面部分に第2ゲート絶縁膜47を介して第2ゲート電極49が設けられているので、即ち各P拡散領域11,23をそれぞれドレイン,ソースとするPチャネルMOSFETQ2が備えられているので、上記の実施の形態3の半導体装置1Cの効果と同じ効果を奏する。
【0064】
また、P拡散領域11とN+拡散領域25とで挟まれたN−エピ層5の表面部分およびP拡散領域の表面部分に渡って第2ゲート絶縁膜47を介して第2ゲート電極49が設けられることにより各MOSFETQ2,Q3が形成されるので、簡単な構造且つ小スペースで各MOSFETQ2,Q3を形成できる。
【0065】
尚、この実施の形態では、各MOSFETQ2,Q3の両方を形成する場合で説明したが、MOSFETQ3だけを単独で形成してもよい。
【0066】
<実施の形態5>
この実施の形態に係る半導体装置1Eは、請求項7に記載の半導体装置に対応する。
【0067】
この半導体装置1Eは、図8の様に、上記の実施の形態1において、逆導通用のダイオードD1を構成するP拡散領域23(第4半導体領域)およびN+拡散領域25(第5半導体領域)が、N−エピ層5(半導体層)上に形成されたコレクタ端子Tc接続用のパッド19cの下層に形成されたものである。
【0068】
コレクタ端子Tc接続用のパッド19cは、エミッタ電極21に取り囲まれており、典型的にはコレクタ電極19aからエミッタ電極21の外部に引き出されずにN−エピ層5上に形成される。そのため、パッド19cの下層はデバイスとして無効領域して無駄となっている。そこで、この半導体装置1Eの様に、パッド19cの下層を逆導通用のダイオードを構成する各部23,25の形成領域として利用する事により、各部23,25を形成するために当該半導体装置1Eを大型化する必要が無く、従って、半導体装置1Eの面積におけるIGBT部分の専有面積率が低下する事を防止でき、実質的に半導体装置1E内の通電抵抗を低減できて半導体装置1Eのオンオフ動作を向上できる。
【0069】
以上の様に構成された半導体装置1Eによれば、上記の実施の形態1の効果を得る他に、逆導通用のダイオードD1を構成する各部23,25が、N−エピ層5上に形成されたコレクタ端子Tc接続用のパッド19cの下層に形成されるので、当該半導体装置1Eのオンオフ動作をより向上できる。
【0070】
<実施の形態6>
この実施の形態に係る半導体装置1Fは、請求項8に記載の半導体装置に対応する。
【0071】
この半導体装置1Fは、図9の様に、P−基板3(第1導電型の半導体基板)と、P−基板3の一方側主面に形成されたN−エピ層5(第2導電型の半導体層)と、N−エピ層5の表面層に形成されると共にP拡散領域7(第1導電型の半導体領域)を介してP−基板3に接続されたP拡散領域9(第1導電型の第1半導体領域)と、N−エピ層5の表面層にP拡散領域9から離間されて形成されたP拡散領域11(第1導電型の第2半導体領域)と、P拡散領域9の表面層にP拡散領域9に取り囲まれて形成されたN+拡散領域13(第2導電型の第3半導体領域)と、N+拡散領域13とN−エピ層5とで挟まれたP拡散領域9の表面部分に第1ゲート絶縁膜15を介して設けられた第1ゲート電極17と、P拡散領域11に接続されたコレクタ電極19と、P拡散領域9およびN+拡散領域13に接続されたエミッタ電極21とを備え、この基本構造に、更に、P拡散領域11の表面層にP拡散領域11に囲まれて形成されると共にコレクタ電極19に接続されたN+拡散領域25(第2導電型の第4半導体領域)と、N拡散領域25の表面層にN拡散領域25に取り囲まれて形成されたP+拡散領域23(第1導電型の第5半導体領域)と、P+拡散領域23とN−エピ層5(半導体層)とに接続されて、N−エピ層5からP+拡散領域23への通電経路を構成する電極27a,27bとを備えたものである。電極27aは、N−エピ層5とオーミック接続されるべく、N−エピ層5の表面層に形成したN+拡散領域29を介してN−エピ層5に設けられている。また、電極27bは、P+拡散領域23に設けられると共に電極27aに電気的に接続されている。尚、この実施の形態では、上記の実施の形態1の各構成部分と対応する構成部分には同一符号を付してある。
【0072】
即ち、この半導体装置1Fは、上記の実施の形態1において、逆導通用のダイオードD1を構成する各部23,25をP拡散領域11内に形成したものである。
【0073】
この実施の形態の電極27a(27b)は、上記の実施の形態1(図1)の電極27におけるN+拡散領域29(P拡散領域23)に重なる部分に対応している。また、この実施の形態の電極19におけるP拡散領域11(N拡散領域25)に重なる部分は、上記の実施の形態1の電極19a(19b)に対応している。この対応関係を考慮すると、この半導体装置1Fの動作は、上記の実施の形態1の半導体装置1Aの動作と同じなので、その説明は省略する。
【0074】
この半導体装置1Fでは、P拡散領域11内に各部23,25からなる逆導通用のダイオードを形成すると、各部11,25,23をそれぞれエミッタ,ベース,コレクタとする寄生PNPトランジスタが生じる。しかし、その寄生PNPトランジスタのベース・エミッタ間は電極19により短絡されているので、その寄生PNPトランジスタがオン作動することはない。従って、当該半導体装置1Fのオン動作の際に、コレクタ端子Tcから電極19を通じてP拡散領域11に流入するホールの一部が各部11→25→23を通じて電極27bに流れ、そのホールが、電極27bで、エミッタ端子Teから各部21→S1→5→29→27aを通じて電極27bに流入する電子と再結合して消滅することはない。これにより、各部23,25からなる逆導通用のダイオードを形成しても、上記のホールの消滅が起こらないのでN−エピ層5にホールおよび電子が蓄積され易く、各部11,5,3からなるトランジスタTr1が俊敏にオン動作する。
【0075】
以上の様に構成された半導体装置1Fによれば、上記の実施の形態1の効果を得る他に、P拡散領域11の表面層にP拡散領域11に取り囲まれる様にN+拡散領域25が形成され、そのN+拡散領域25の表面層に拡散領域25に取り囲まれる様にP+拡散領域23が形成され、各部11,25にコレクタ電極19が跨設されて各部11,25が短絡されるので、各部11,5,3,7,9からなるトランジスタのオン動作を阻害することなく、各部23,25からなる逆導通用のダイオードを半導体装置1Fに形成できる。
【0076】
<実施の形態7>
この実施の形態に係る半導体装置1Gは、請求項9に記載の半導体装置に対応する。
【0077】
この半導体装置1Gは、コレクタショート型の縦型IGBTであって、図10の様に、N−エピ層5(第2導電型の半導体層)と、N−エピ層5の表面層に形成されたP拡散領域9(第1導電型の第1半導体領域)と、P拡散領域9の表面層にP拡散領域9に取り囲まれて形成されたN+拡散領域13(第2導電型の第2半導体領域)と、N−エピ層5とN+拡散領域13とで挟まれたP拡散領域9の表面部分に第1ゲート絶縁膜15を介して設けられた第1ゲート電極17と、N−エピ層5の他方側主面に形成されたP拡散領域11a(第1導電型の第3半導体領域)と、P拡散領域11aの他方側主面に設けられた第1コレクタ電極19aと、P拡散領域9およびN+拡散領域13に接続されたエミッタ電極21とを備え、この基本構造に、更に、N−エピ層5の表面層にP拡散領域9から離間されて形成されたP拡散領域23(第1導電型の第4半導体領域)と、P拡散領域23の表面層にP拡散領域23に取り囲まれて形成されたN+拡散領域25(第2導電型の第5半導体領域)と、N+拡散領域25に設けられると共に第1コレクタ電極19aと同電圧が印加される第2コレクタ電極19bと、P拡散領域23とN−エピ層5とに接続されて、N−エピ層5からP拡散領域23への通電経路を構成する電極27とを備えて構成される。電極27は、N−エピ層5とオーミック接続されるべく、N−エピ層5の表面層に形成したN+拡散領域29を介してN−エピ層5に設けられている。尚、この実施の形態では、上記の実施の形態1の各構成部分と対応する構成部分には同一符号を付してある。
【0078】
第1ゲート電極17にはゲート端子Tgが接続されており、エミッタ電極21にはエミッタ端子Teが接続されており、第1コレクタ電極19a(第2コレクタ電極19b)にはそれぞれ、第1コレクタ端子Tc1(第2コレクタ端子Tc2)が接続されている。
【0079】
即ち、この半導体装置1Gは、上記の実施の形態1を縦型IGBTに適用したものである。
【0080】
P拡散領域11aは、上記の実施の形態1のP拡散領域11に対応し、第1コレクタ電極19aは、上記の実施の形態1のコレクタ電極19aに対応している。また、第1コレクタ端子Tc1および第2コレクタ端子Tc1はともに、上記の実施の形態1のコレクタ端子Tcに対応しており、互いに同電圧が印加される。また、この半導体装置1Gには、上記の実施の形態1のP拡散領域7およびP−基板3に対応する部分はない。この対応関係を考慮すると、この半導体装置1Fの動作は、上記の実施の形態1の半導体装置1Aの動作と同じなので、その説明は省略する。
【0081】
以上の様に構成された半導体装置1Gによれば、上記の実施の形態1の場合と同様、N−エピ層5の表面層にP拡散領域23が形成され、そのP拡散領域23の表面層にP拡散領域23に取り囲まれてN+拡散領域25が形成され、そのN+拡散領域25上に、第1コレクタ電極19aと同電圧が印加される第2コレクタ電極19bが設けられるので、各部23,25からなるダイオードにより、当該半導体装置1Gのオンの際にエミッタ電極21側からN−エピ層5に注入された電子が、N−エピ層5から第2コレクタ電極19bに流出する事が防止され、これにより、その分、多くの電子および正孔をN−エピ層5に速やかに蓄積できてN−エピ層5の伝導度変調に寄与でき、半導体装置1Gの俊敏なオン動作を実現できる。
【0082】
また、N−エピ層5の表面層にP拡散領域23が形成され、そのP拡散領域23の表面層にP拡散領域23に取り囲まれてN拡散領域25が形成されるので、逆導通経路(Te→21→9→5→23→25→19b→Tc)上に、それら各部23,25と、既存の各部5,9とからなる寄生サイリスタを形成でき、その寄生サイリスタのオン状態での低い導通抵抗を利用して、逆導通抵抗の少ない逆導通機能を実現できる。
【0083】
また、N−エピ層5からP拡散領域23への通電経路を構成すべく、電極27がP拡散領域23とN−エピ層5とに跨設されるので、当該半導体装置1Gの逆導通時にN−エピ層5からP拡散領域23への通電を確保でき、この通電により前記寄生サイリスタを安定してオンさせる事ができる。ここでは、電極27は、N+拡散領域29を介してN−エピ層5に設けられるので、電極27とN−エピ層5との良好な電気的接続を確保できる。
【0084】
尚、この実施の形態にも、上記の実施の形態2の様に、更に、N−エピ層5(半導体層)とP拡散領域23との間に、P拡散領域23を囲む様に、N−エピ層5よりもキャリヤ密度の高いN拡散領域35を形成してもよい。
【0085】
<実施の形態8>
この実施の形態に係る半導体装置1Hは、請求項10に記載の半導体装置に対応する。
【0086】
この半導体装置1Hは、図11の様に、上記の実施の形態7(図10)において、更に、N−エピ層5(半導体層)の表面層にP拡散領域9,23(第1,4半導体領域)から離間されて形成されたP拡散領域11b(第1導電型の第6半導体領域)と、P拡散領域11b上に設けられると共に第2コレクタ電極19bに接続された第3コレクタ電極19a−2と、P拡散領域23,11bで挟まれたN−エピ層5の表面部分に第2ゲート絶縁膜39を介して設けられた第2ゲート電極41と、第2ゲート電極41に接続された第2ゲート端子Tg2とを更に備えたものである。尚、この実施の形態では、上記の実施の形態1の各構成部分と対応する構成部分には同一符号を付してある。
【0087】
即ち、この半導体装置1Hは、上記の実施の形態3を縦型IGBTに適用したものである。
【0088】
P拡散領域11a,11bはともに、上記の実施の形態3のP拡散領域11に対応し、第1コレクタ電極19a−1および第2コレクタ電極19a−2はともに、実施の形態3のコレクタ電極19aに対応し、第1コレクタ端子Tc1および第2コレクタ端子Tc2はともに、実施の形態3のコレクタ端子Tcに対応している。また、この半導体装置1Hには、実施の形態3のP拡散領域7およびP−基板3に対応する部分はない。この対応関係を考慮すると、この半導体装置1Hの動作は、実施の形態3の半導体装置1Dの動作と同じなので、その説明は省略する。
【0089】
以上の様に構成された半導体装置1Hによれば、実施の形態3の場合の同様、各P拡散領域11b,23で挟まれたN−エピ層5の表面部分に第2ゲート絶縁膜39を介して第2ゲート電極41が設けられているので、即ち各P拡散領域11b,23をそれぞれドレイン,ソースとするPチャネルMOSFETが備えられているので、そのPチャネルMOSFETのオン/オフによる各P拡散領域11b,23間の導通/非導通により、当該半導体装置1Hを従来構造のコレクタショート型(第1従来例)のIGBTと実質的に同じ構造または上記の実施の形態7に係る半導体装置1Gと実質的に同じ構造に選択的に切り替える事ができ、これにより、半導体装置1Hのオン動作の際には上記のPチャネルMOSFETをオフにして半導体装置1Hを半導体装置1Gとして俊敏にオン動作させ、他方、半導体装置1Hのオフ動作の際には上記のPチャネルMOSFETをオンにして半導体装置1Hを従来構造のコレクタショート型のIGBTとして俊敏にオフ動作させる事ができる様になり、オン動作およびオフ動作ともに俊敏に動作させる事ができるコレクタショート型の縦型IGBTを提供できる。
【0090】
<実施の形態9>
この実施の形態に係る半導体装置1Iは、請求項11に記載の半導体装置に対応する。
【0091】
この半導体装置1Iは、図12の様に、N−エピ層5(第2導電型の半導体層)と、N−エピ層5の表面層に形成されたP拡散領域9(第1導電型の第1半導体領域)と、P拡散領域9の表面層にP拡散領域9に取り囲まれて形成されたN+拡散領域13(第2導電型の第2半導体領域)と、N−エピ層5とN+拡散領域13とで挟まれたP拡散領域9の表面部分にゲート絶縁膜15を介して設けられたゲート電極17と、N−エピ層5の他方側主面に設けられたP拡散領域11a(第1導電型の第3半導体領域)と、P拡散領域11aの他方側主面に設けられた第1コレクタ電極19aと、P拡散領域9およびN+拡散領域13に接続されたエミッタ電極21とを備え、この基本構成に、更に、N−エピ層5の表面層にP拡散領域9から離間されて形成されたP拡散領域11b(第1導電型の第4半導体領域)と、P拡散領域11bの表面層にP拡散領域11bに取り囲まれて形成されたN拡散領域25(第2導電型の第5半導体領域)と、N拡散領域25の表面層にN拡散領域25に取り囲まれて形成されたP+拡散領域23(第1導電型の第6半導体領域)と、N拡散領域25およびP拡散領域11bに跨設されると共に前記第1コレクタ電極と同電圧が印加される第2コレクタ電極19bと、N−エピ層5とP+拡散領域第23とに接続されて、N−エピ層5からP+拡散領域第23への通電経路を構成する電極27a,27bとを備えて構成される。
【0092】
電極27aは、N−エピ層5とオーミック接続されるべく、N−エピ層5の表面層に形成したN+拡散領域29を介してN−エピ層5上に設けられている。また、電極27bは、P+拡散領域23上に設けられると共に電極27aに電気的に接続されている。また、第1ゲート電極17にはゲート端子Tgが接続されており、エミッタ電極21にはエミッタ端子Teが接続されており、第1コレクタ電極19a(第2コレクタ電極19b)には第1コレクタ端子Tc1(第2コレクタ端子Tc2)が接続されている。
【0093】
尚、この実施の形態では、上記の実施の形態1の各構成部分と対応する構成部分には同一符号を付してある。
【0094】
即ち、この半導体装置1Iは、上記の実施の形態6を縦型IGBTに適用したものである。
【0095】
P拡散領域11a,11bは、実施の形態6のP拡散領域11に対応し、第1コレクタ電極19aおよび第2コレクタ電極19aは、上記の実施の形態のコレクタ電極19に対応し、第1および第2コレクタ端子Tc1,Tc2は、実施の形態6のコレクタ端子Tcに対応しており、互いに同電圧が印加される。また、この半導体装置1Hには、実施の形態6のP拡散領域7およびP−基板3に対応する部分はない。この対応関係を考慮すると、この半導体装置1Iの動作は、実施の形態6の半導体装置1Fの動作と同じなので、その説明は省略する。
【0096】
以上の様に構成された半導体装置1Iによれば、実施の形態6の場合の同様、P拡散領域11bの表面層にP拡散領域11bに取り囲まれる様にN+拡散領域25が形成され、そのN+拡散領域25の表面層に拡散領域25に取り囲まれる様にP+拡散領域23が形成され、各部11b,25にコレクタ電極19bが跨設されて各部11b,25が短絡されるので、各部11b,5,9からなるトランジスタおよび各部11a,5,9からなるトランジスタのオン動作を阻害することなく、各部23,25からなる逆導通用のダイオードを半導体装置1Fに形成できる。
【図面の簡単な説明】
【0097】
【図1】実施の形態1に係る半導体装置の断面図である。
【図2】図1の半導体装置の等価回路図である。
【図3】実施の形態2に係る半導体装置の断面図である。
【図4】実施の形態3に係る半導体装置の断面図である。
【図5】図4の半導体装置の等価回路図である。
【図6】実施の形態4に係る半導体装置の断面図である。
【図7】図6の半導体装置の等価回路図である。
【図8】実施の形態5に係る半導体装置の断面図である。
【図9】実施の形態6に係る半導体装置の断面図である。
【図10】実施の形態7に係る半導体装置の断面図である。
【図11】実施の形態8に係る半導体装置の断面図である。
【図12】実施の形態9に係る半導体装置の断面図である。
【符号の説明】
【0098】
1A〜1I 半導体装置、3 P−基板、5 N−エピ層、7,9,11,21,23 P拡散領域、13,25,29 N+拡散領域、15 第1ゲート絶縁膜、17 第1ゲート電極、19a 第1コレクタ電極、19b 第2コレクタ電極、21 エミッタ電極、27,27a,27b 電極、35 N拡散領域、39,47 第2ゲート絶縁膜、41,49 第2ゲート電極、Tr1 PNPトランジスタ、Q1,Q2 NチャネルMOSFET、Q3 PチャネルMOSFET、D1 ダイオード、D2 寄生ダイオード。
【特許請求の範囲】
【請求項1】
第1導電型の半導体基板と、前記半導体基板の一方側主面に形成された第2導電型の半導体層と、前記半導体層の表面層に形成されると共に第1導電型の半導体領域を介して前記半導体基板に接続された第1導電型の第1半導体領域と、前記半導体層の表面層に前記第1半導体領域から離間されて形成された第1導電型の第2半導体領域と、前記第1半導体領域の表面層に前記第1半導体領域に取り囲まれて形成された第2導電型の第3半導体領域と、前記第3半導体領域と前記半導体層とで挟まれた前記第1半導体領域の表面部分に第1ゲート絶縁膜を介して設けられた第1ゲート電極と、前記第2半導体領域に設けられた第1コレクタ電極と、前記第1半導体領域および前記第3半導体領域に跨設されたエミッタ電極とを備えた半導体装置において、
前記半導体層の表面層に前記第1半導体領域および前記第2半導体領域から離間されて形成された第1導電型の第4半導体領域と、前記第4半導体領域の表面層に前記第4半導体領域に取り囲まれて形成された第2導電型の第5半導体領域と、前記第5半導体領域に設けられると共に前記第1コレクタ電極と接続された第2コレクタ電極と、前記第4半導体領域と前記半導体層とに跨設されて、前記半導体層から前記第4半導体領域への通電経路を構成する電極とを備えることを特徴とする半導体装置。
【請求項2】
前記半導体層と前記第4半導体領域との間に、前記第4半導体領域を囲む様に、前記半導体層よりもキャリア密度の高い第2導電型の半導体領域が形成されることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第2半導体領域と前記第4半導体領域とで挟まれた前記半導体層の表面部分に第2ゲート絶縁膜を介して第2ゲート電極が設けられることを特徴とする請求項1または請求項2に記載の半導体装置。
【請求項4】
前記半導体層と前記第5半導体領域とで挟まれた前記第4半導体領域の表面部分に第2ゲート絶縁膜を介して第2ゲート電極が設けられることを特徴とする請求項1〜請求項3の何れか1つに記載の半導体装置。
【請求項5】
前記第2半導体領域と前記第5半導体領域とで挟まれた前記半導体層の表面部分および前記第4半導体領域の表面部分に渡って第2ゲート絶縁膜を介して第2ゲート電極が設けられることを特徴とする請求項1〜請求項4の何れか1つに記載の半導体装置。
【請求項6】
前記第2ゲート絶縁膜は、フィールド酸化膜程度の厚さに形成されることを特徴とする請求項3〜請求項5の何れか1つに記載の半導体装置。
【請求項7】
前記第4半導体領域および前記第5半導体領域は、前記半導体層上に形成されたコレクタ端子接続用のパッドの下層に形成されることを特徴とする請求項1〜請求項5の何れか1つに記載の半導体装置。
【請求項8】
第1導電型の半導体基板と、前記半導体基板の一方側主面に形成された第2導電型の半導体層と、前記半導体層の表面層に形成されると共に第1導電型の半導体領域を介して前記半導体基板に接続された第1導電型の第1半導体領域と、前記半導体層の表面層に前記第1半導体領域から離間されて形成された第1導電型の第2半導体領域と、前記第1半導体領域の表面層に前記第1半導体領域に取り囲まれて形成された第2導電型の第3半導体領域と、前記第3半導体領域と前記半導体層とで挟まれた前記第1半導体領域の表面部分に第1ゲート絶縁膜を介して設けられた第1ゲート電極と、前記第2半導体領域に接続されたコレクタ電極と、前記第1および前記第3半導体領域に接続されたエミッタ電極とを備えた半導体装置において、
前記第2半導体領域の表面層に前記第2半導体領域に囲まれて形成されると共に前記コレクタ電極に接続された第2導電型の第4半導体領域と、前記第4半導体領域の表面層に前記第4半導体領域に取り囲まれて形成された第1導電型の第5半導体領域と、前記第5半導体領域と前記半導体層とに接続されて、前記半導体層から前記第5半導体領域への通電経路を構成する電極とを備えることを特徴とする半導体装置。
【請求項9】
第2導電型の半導体層と、前記半導体層の表面層に形成された第1導電型の第1半導体領域と、前記第1半導体領域の表面層に前記第1半導体領域に取り囲まれて形成された第2導電型の第2半導体領域と、前記半導体層と前記第2半導体領域とで挟まれた前記第1半導体領域の表面部分に第1ゲート絶縁膜を介して設けられた第1ゲート電極と、前記半導体層の他方側主面に形成された第1導電型の第3半導体領域と、前記第3半導体領域の他方側主面に設けられた第1コレクタ電極と、前記第1半導体領域および前記第2半導体領域に跨設されたエミッタ電極とを備えた半導体装置において、
前記半導体層の表面層に前記第1半導体領域から離間されて形成された第1導電型の第4半導体領域と、前記第4半導体領域の表面層に前記第4半導体領域に取り囲まれて形成された第2導電型の第5半導体領域と、前記第5半導体領域に設けられると共に前記第1コレクタ電極と同電圧が印加される第2コレクタ電極と、前記第4半導体領域と前記半導体層とに接続されて、前記半導体層から前記第4半導体領域への通電経路を構成する電極とを備えることを特徴とする半導体装置。
【請求項10】
前記半導体層の表面層に前記第1半導体領域および前記4半導体領域から離間されて形成された第1導電型の第6半導体領域と、前記第6半導体領域に設けられると共に前記第2コレクタ電極に接続された第3コレクタ電極と、前記第4半導体領域と前記第6半導体領域とで挟まれた前記半導体層の表面部分に第2ゲート絶縁膜を介して設けられた第2ゲート電極とを更に備えることを特徴とする請求項8に記載の半導体装置。
【請求項11】
第2導電型の半導体層と、前記半導体層の表面層に形成された第1導電型の第1半導体領域と、前記第1半導体領域の表面層に前記第1半導体領域に取り囲まれて形成された第2導電型の第2半導体領域と、前記半導体層と前記第2半導体領域とで挟まれた前記第1半導体領域の表面部分にゲート絶縁膜を介して設けられたゲート電極と、前記半導体層の他方側主面に設けられた第1導電型の第3半導体領域と、前記第3半導体領域の他方側主面に設けられた第1コレクタ電極と、前記第1半導体領域および前記第2半導体領域に跨設されたエミッタ電極とを備えた半導体装置において、
前記半導体層の表面層に前記第1半導体領域から離間されて形成された第1導電型の第4半導体領域と、前記第4半導体領域の表面層に前記第4半導体領域に取り囲まれて形成された第2導電型の第5半導体領域と、前記第5半導体領域の表面層に前記第5半導体領域に取り囲まれて形成された第1導電型の第6半導体領域と、前記第4半導体領域および前記第5半導体領域に跨設されると共に前記第1コレクタ電極と同電圧が印加される第2コレクタ電極と、前記半導体層と前記第6半導体領域とに接続されて、前記半導体層から前記第6半導体領域への通電経路を構成する電極とを備えることを特徴とする半導体装置。
【請求項1】
第1導電型の半導体基板と、前記半導体基板の一方側主面に形成された第2導電型の半導体層と、前記半導体層の表面層に形成されると共に第1導電型の半導体領域を介して前記半導体基板に接続された第1導電型の第1半導体領域と、前記半導体層の表面層に前記第1半導体領域から離間されて形成された第1導電型の第2半導体領域と、前記第1半導体領域の表面層に前記第1半導体領域に取り囲まれて形成された第2導電型の第3半導体領域と、前記第3半導体領域と前記半導体層とで挟まれた前記第1半導体領域の表面部分に第1ゲート絶縁膜を介して設けられた第1ゲート電極と、前記第2半導体領域に設けられた第1コレクタ電極と、前記第1半導体領域および前記第3半導体領域に跨設されたエミッタ電極とを備えた半導体装置において、
前記半導体層の表面層に前記第1半導体領域および前記第2半導体領域から離間されて形成された第1導電型の第4半導体領域と、前記第4半導体領域の表面層に前記第4半導体領域に取り囲まれて形成された第2導電型の第5半導体領域と、前記第5半導体領域に設けられると共に前記第1コレクタ電極と接続された第2コレクタ電極と、前記第4半導体領域と前記半導体層とに跨設されて、前記半導体層から前記第4半導体領域への通電経路を構成する電極とを備えることを特徴とする半導体装置。
【請求項2】
前記半導体層と前記第4半導体領域との間に、前記第4半導体領域を囲む様に、前記半導体層よりもキャリア密度の高い第2導電型の半導体領域が形成されることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第2半導体領域と前記第4半導体領域とで挟まれた前記半導体層の表面部分に第2ゲート絶縁膜を介して第2ゲート電極が設けられることを特徴とする請求項1または請求項2に記載の半導体装置。
【請求項4】
前記半導体層と前記第5半導体領域とで挟まれた前記第4半導体領域の表面部分に第2ゲート絶縁膜を介して第2ゲート電極が設けられることを特徴とする請求項1〜請求項3の何れか1つに記載の半導体装置。
【請求項5】
前記第2半導体領域と前記第5半導体領域とで挟まれた前記半導体層の表面部分および前記第4半導体領域の表面部分に渡って第2ゲート絶縁膜を介して第2ゲート電極が設けられることを特徴とする請求項1〜請求項4の何れか1つに記載の半導体装置。
【請求項6】
前記第2ゲート絶縁膜は、フィールド酸化膜程度の厚さに形成されることを特徴とする請求項3〜請求項5の何れか1つに記載の半導体装置。
【請求項7】
前記第4半導体領域および前記第5半導体領域は、前記半導体層上に形成されたコレクタ端子接続用のパッドの下層に形成されることを特徴とする請求項1〜請求項5の何れか1つに記載の半導体装置。
【請求項8】
第1導電型の半導体基板と、前記半導体基板の一方側主面に形成された第2導電型の半導体層と、前記半導体層の表面層に形成されると共に第1導電型の半導体領域を介して前記半導体基板に接続された第1導電型の第1半導体領域と、前記半導体層の表面層に前記第1半導体領域から離間されて形成された第1導電型の第2半導体領域と、前記第1半導体領域の表面層に前記第1半導体領域に取り囲まれて形成された第2導電型の第3半導体領域と、前記第3半導体領域と前記半導体層とで挟まれた前記第1半導体領域の表面部分に第1ゲート絶縁膜を介して設けられた第1ゲート電極と、前記第2半導体領域に接続されたコレクタ電極と、前記第1および前記第3半導体領域に接続されたエミッタ電極とを備えた半導体装置において、
前記第2半導体領域の表面層に前記第2半導体領域に囲まれて形成されると共に前記コレクタ電極に接続された第2導電型の第4半導体領域と、前記第4半導体領域の表面層に前記第4半導体領域に取り囲まれて形成された第1導電型の第5半導体領域と、前記第5半導体領域と前記半導体層とに接続されて、前記半導体層から前記第5半導体領域への通電経路を構成する電極とを備えることを特徴とする半導体装置。
【請求項9】
第2導電型の半導体層と、前記半導体層の表面層に形成された第1導電型の第1半導体領域と、前記第1半導体領域の表面層に前記第1半導体領域に取り囲まれて形成された第2導電型の第2半導体領域と、前記半導体層と前記第2半導体領域とで挟まれた前記第1半導体領域の表面部分に第1ゲート絶縁膜を介して設けられた第1ゲート電極と、前記半導体層の他方側主面に形成された第1導電型の第3半導体領域と、前記第3半導体領域の他方側主面に設けられた第1コレクタ電極と、前記第1半導体領域および前記第2半導体領域に跨設されたエミッタ電極とを備えた半導体装置において、
前記半導体層の表面層に前記第1半導体領域から離間されて形成された第1導電型の第4半導体領域と、前記第4半導体領域の表面層に前記第4半導体領域に取り囲まれて形成された第2導電型の第5半導体領域と、前記第5半導体領域に設けられると共に前記第1コレクタ電極と同電圧が印加される第2コレクタ電極と、前記第4半導体領域と前記半導体層とに接続されて、前記半導体層から前記第4半導体領域への通電経路を構成する電極とを備えることを特徴とする半導体装置。
【請求項10】
前記半導体層の表面層に前記第1半導体領域および前記4半導体領域から離間されて形成された第1導電型の第6半導体領域と、前記第6半導体領域に設けられると共に前記第2コレクタ電極に接続された第3コレクタ電極と、前記第4半導体領域と前記第6半導体領域とで挟まれた前記半導体層の表面部分に第2ゲート絶縁膜を介して設けられた第2ゲート電極とを更に備えることを特徴とする請求項8に記載の半導体装置。
【請求項11】
第2導電型の半導体層と、前記半導体層の表面層に形成された第1導電型の第1半導体領域と、前記第1半導体領域の表面層に前記第1半導体領域に取り囲まれて形成された第2導電型の第2半導体領域と、前記半導体層と前記第2半導体領域とで挟まれた前記第1半導体領域の表面部分にゲート絶縁膜を介して設けられたゲート電極と、前記半導体層の他方側主面に設けられた第1導電型の第3半導体領域と、前記第3半導体領域の他方側主面に設けられた第1コレクタ電極と、前記第1半導体領域および前記第2半導体領域に跨設されたエミッタ電極とを備えた半導体装置において、
前記半導体層の表面層に前記第1半導体領域から離間されて形成された第1導電型の第4半導体領域と、前記第4半導体領域の表面層に前記第4半導体領域に取り囲まれて形成された第2導電型の第5半導体領域と、前記第5半導体領域の表面層に前記第5半導体領域に取り囲まれて形成された第1導電型の第6半導体領域と、前記第4半導体領域および前記第5半導体領域に跨設されると共に前記第1コレクタ電極と同電圧が印加される第2コレクタ電極と、前記半導体層と前記第6半導体領域とに接続されて、前記半導体層から前記第6半導体領域への通電経路を構成する電極とを備えることを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2006−66692(P2006−66692A)
【公開日】平成18年3月9日(2006.3.9)
【国際特許分類】
【出願番号】特願2004−248214(P2004−248214)
【出願日】平成16年8月27日(2004.8.27)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成18年3月9日(2006.3.9)
【国際特許分類】
【出願日】平成16年8月27日(2004.8.27)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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