半導体装置

【課題】キャパシタを構成する下部電極の自立安定性が十分に高められる半導体装置を提供する。
【解決手段】キャパシタ下地層２上に、キャパシタを構成する筒状の下部電極１０と、下部電極１０の外壁部に、外壁部から延在して形成されたフィン１７とサポート膜６を有する。フィン１７は下部電極１０の長手方向一部にだけ形成されている。さらに、フィン１７を含む下部電極１０の上端はサポート膜６に接続されており、サポート膜６からの下部電極１０の剥がれが防止される。フィン１７を含む下部電極１０上に、容量膜、上部電極、容量プレートの埋込みサポート膜、および容量プレートを成膜する。フィン１７とサポート膜６とを接続させることにより、サポート膜６と下部電極１０の接続面積を増大させることができる。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にキャパシタの下部電極に関する。
【背景技術】
【０００２】
DRAM（Dynamic Random Access Memory）は、１つのトランジスタと１つのキャパシタとで構成された半導体装置である。近年、高集積化のために、トランジスタおよびキャパシタの占有面積が縮小される傾向にある。ここで、キャパシタの占有面積が縮小されると、キャパシタ容量が減少する。そこで、キャパシタを３次元構造とし、下部電極の外壁部を利用して必要なキャパシタ容量を確保している。しかし、占有面積を縮小させると、隣接する下部電極間の間隔が狭くなると共に、下部電極の自立安定性が低下する。
【０００３】
隣接する下部電極間の間隔が狭くなると共に、下部電極の自立安定性が低下すると、例えば、下部電極の外壁部に存在した絶縁膜をウェットエッチングにより除去する際に、薬液の表面張力により、下部電極同士が引き寄せられて接触する不良が発生する。かかる不良に対する対策として、特許文献１には、隣接する下部電極同士をサポート膜により接続する技術が開示されている。特許文献１に開示されている技術について、図１を参照してさらに詳しく説明する。図１に示すように、トランジスタ、配線層および下部電極ストッパ膜（不図示）が形成されたキャパシタ下地層２がシリコン基板１上に形成されている。キャパシタを構成する筒状の下部電極３は、その上端部がサポート膜４に接続されている。このサポート膜４が下部電極３の倒れを防止する物理的な支えとなる。ここで、下部電極３の外壁部を露出させるウェットエッチング工程における薬液の流動性を高めるため、サポート膜４には開口部４aが設けられている。具体的には、下部電極列の間に１列おきに開口部４aが設けられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１９３０８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示されている技術では、上記理由から、サポート膜に開口部が設けられている。したがって、サポート膜に開口部が設けられていない場合に比べて、下部電極とサポート膜との接続面積が少なく、下部電極同士の接触を防止することは困難である。結果、サポート膜は下部電極との密着性が低いので、エッチング薬液の表面張力により下部電極がサポート膜から剥がれて、開口部に引き寄せられ、下部電極同士が接触する虞がある。下部電極同士が接触するとビット不良が発生する。さらに接触により下部電極が破損し、その一部が飛散すると、その部分の容量膜形成が阻害されて容量不足となる。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、キャパシタを構成する筒状の下部電極と、下部電極の外壁部に、該外壁部から延在して形成されたフィンとを有する。したがって、フィンとサポート膜とを接続させることにより、サポート膜と下部電極の接続面積を増大させることができる。また、フィンと下部電極が形成されている層間絶縁膜とを接続させることにより、下部電極と層間絶縁膜との接続面積を増大させることができる。いずれにしても、サポート膜からの下部電極の剥がれが防止されて、上記課題が解決される。例えば、エッチング薬液の表面張力によって下部電極がサポート膜から剥がれることを回避できる。さらに、フィンを下部電極と同じ材料で形成すれば、フィンも下部電極として利用できるので、剥がれの改善とともに、キャパシタ容量の増大も図ることができる。
【発明の効果】
【０００７】
本発明によれば、キャパシタを構成する下部電極の自立安定性が十分に高められる。
【図面の簡単な説明】
【０００８】
【図１】特許文献１に開示されている技術を説明するための模式的斜視図である。
【図２】実施例１に係る半導体装置の製造工程の一部を示す模式的断面図である。
【図３】図２に示す製造工程に続く製造工程を示す模式的断面図である。
【図４】図３に示す円状パターンの径および間隔を示す模式的平面図である。
【図５】図３に示す製造工程に続く製造工程を示す模式的断面図である。
【図６】図５に示す製造工程に続く製造工程を示す模式的断面図である。
【図７】図６に示す製造工程に続く製造工程を示す模式的断面図である。
【図８】図７に示すフィンパターンの長さ、幅および配置を示す模式的平面図である。
【図９】図７に示す製造工程に続く製造工程を示す模式的断面図である。
【図１０】図９に示す製造工程に続く製造工程を示す模式的断面図である。
【図１１】図１０に示す製造工程に続く製造工程を示す模式的断面図である。
【図１２】図１１に示す製造工程に続く製造工程を示す模式的断面図である。
【図１３】図１２に示す製造工程に続く製造工程を示す模式的断面図である。
【図１４】図１３に示す製造工程に続く製造工程を示す模式的断面図である。
【図１５】図１３に示す製造工程に続く製造工程を示す模式的斜視図である。
【図１６】実施例１に係る半導体装置のキャパシタ部分を示す模式的断面図である。
【図１７】実施例２に係る半導体装置の製造工程の一部を示す模式的断面図である。
【図１８】図１７に示す製造工程に続く製造工程を示す模式的断面図である。
【図１９】図１８に示す製造工程に続く製造工程を示す模式的断面図である。
【図２０】図１９に示す製造工程に続く製造工程を示す模式的断面図である。
【図２１】図２０に示す製造工程に続く製造工程を示す模式的断面図である。
【図２２】図２１に示す製造工程に続く製造工程を示す模式的断面図である。
【図２３】図２２に示す製造工程に続く製造工程を示す模式的断面図である。
【図２４】図２３に示す製造工程に続く製造工程を示す模式的断面図である。
【図２５】図２４に示す製造工程に続く製造工程を示す模式的断面図である。
【図２６】図２５に示す製造工程に続く製造工程を示す模式的断面図である。
【図２７】図２５に示す製造工程に続く製造工程を示す模式的斜視図である。
【図２８】図２６に示す製造工程に続く製造工程を示す模式的断面図である。
【図２９】本発明の他の実施例を説明するための模式的斜視図である。
【発明を実施するための形態】
【０００９】
（実施例１）
【００１０】
以下、本発明の半導体装置の実施形態の一例について説明する。ここでは、本実施形態に係る半導体装置の製造方法について詳細に説明することによって、その構造についても明らかにする。
【００１１】
まず、図２に示すように、シリコン基板１の上に形成されているキャパシタ下地層２の上に、絶縁膜５、サポート膜６およびハードマスク７を順次積層する。ここで、絶縁膜５の材質はSiO₂、膜厚は2μmである。同様に、サポート膜６の材質はSiN、膜厚は100nm、ハードマスク７の材質はAl₂O₃、膜厚は35nmである。次いで、レジスト８を塗布し、露光・現像処理によってレジスト８に円状パターン８aを形成する。
【００１２】
次に、図３、図４に示すように、円状パターン８aが形成されたレジスト８（図２）をマスクにして、ドライエッチングによってハードマスク７に円状パターン７aを形成する。このときのエッチングガスには、BCl₃とCl₂を用いる。BCl₃の流量は120sccm、Cl₂の流量は80sccmである。その後、アッシングにより、残留したレジスト８（図２）を除去する。なお、図３は、ハードマスク７に円状パターン７aが形成された後の状態を示す断面図であり、図４は平面図である。図４に示されている円状パターン７aのパターン径（a）は85nm程度、パターン間隔（b）は40nm程度である。
【００１３】
その後、図５に示すように、ハードマスク７をマスクとして、ドライエッチングによって、サポート膜６に貫通孔６aを形成する。このときのエッチングガスには、SF₆とArを用いる。SF₆の流量は100sccm、Arの流量は100sccmである。さらに絶縁膜５に深さ1μmの孔５a（絶縁膜５を貫通はしていない）を形成する。このときのエッチングガスには、C₄F₆とArとO₂を用い、エッチング時間は120秒とする。C₄F₆の流量は50sccm、Arの流量は500sccm、O₂の流量は50sccmである。
【００１４】
次に、図６に示すように、レジスト９を塗布し、露光・現像処理によって、レジスト９にフィンパターン９ａを形成する。
【００１５】
次いで、図７、図８に示すように、フィンパターン９ａが形成されたレジスト９（図６）をマスクにしてハードマスク７をドライエッチングし、ハードマスク７にフィンパターン７bを形成する。このときのエッチングガスには、BCl₃とCl₂を用いる。BCl₃の流量は120sccm、Cl₂の流量は80sccmである。その後、アッシングにより、残留したレジスト９（図６）を除去する。なお、図７は、ハードマスク７にフィンパターン７bが形成された後の状態を示す断面図であり、図８は平面図である。図８に示されているフィンパターン７bの長さ（c）は30nm程度、フィンパターン７bの幅（d）は15nm程度である。また、１つの円状パターン７aに対して２つの（一対の）フィンパターン７bを形成する。
【００１６】
ここで、１つの円状パターン７aに対して設けられている２つのフィンパターン７bは、同一の直線上に形成されている（θ1=180°）。ただし、２つのフィンパターン７bは、隣接する円状パターン７aの中心を結ぶ直線上には形成されていない。すなわち、図８に示されているように、２つのフィンパターン７bは、隣接する円状パターン７aの中心を結ぶ直線に対して傾斜している（傾斜角度：θ2）。このようにフィンパターン７bを傾斜させることによって、フィンパターン７b同士の接触を回避しつつ、隣接する円状パターン７aの間の間隔を最小にして、加工マージンの確保と占有面積の縮小を図ることができる。ここでは傾斜角度θ2を30°としたが、傾斜角度θ2が20°〜70°の範囲内であれば、フィンパターン７b同士の接触を回避することができる。
【００１７】
次に、図９に示すように、ハードマスク７（図７、図８）をマスクとして、ドライエッチングによって、サポート膜６の一部を除去する。このときのエッチングガスには、SF₆とArを用いる。SF₆の流量は100sccm、Arの流量は100sccmである。かかるエッチング工程では、絶縁膜５に形成されている既存の孔５aはエッチングされずにそのまま残留する。さらに、絶縁膜５を、孔５aがキャパシタ下地層２に到達するまでエッチングする。このときのエッチングガスには、C₄F₆とArとO₂を用い、エッチング時間は120秒＋20％オーバーエッチ(24秒)とする。C₄F₆の流量は50sccm、Arの流量は500sccm、O₂の流量は50sccmである。このドライエッチングにより、円状パターン７aの深さ（ｆ）は2μm、フィンパターン７bの深さ（e）は1μmとなる。またフィンパターン７bの底面部は、湾曲形状となる。その後、ハードマスク７（図７）を除去する。なお、図９は、ハードマスク７が除去された後の状態を示している。
【００１８】
次に、図１０に示すように、絶縁膜５とサポート膜６の上面に、下部電極１０を成膜し、さらにCMPスラリの流入防止のため、埋込み膜１１を積層して前記パターンを完全に埋め込む。ここで、下部電極１０の材質はTiN、膜厚は7nmであり、埋込み膜１１の材質はSiO₂である。次に、図１１に示すように、CMP処理によって下部電極１０を１つのキャパシタ毎に分離する。
【００１９】
次いで、図１２に示すように、レジストを塗布し、露光・現像処理によって、サポート膜６を部分的に露出させるパターンを有するレジストマスク１２を形成する。
【００２０】
その後、図１３に示すように、レジストマスク１２（図１２）をマスクとして、ドライエッチングによって、不要なサポート膜６を除去して、下部電極１０の１列おきにサポート膜６を残留させる。このときのエッチングガスには、SF₆とArを用いる。SF₆の流量は100sccm、Arの流量は100sccmである。
【００２１】
次に、図１４、図１５に示すように、ウェットエッチングで絶縁膜５（図１３）と埋込み膜１１（図１３）を除去して、キャパシタ下地層２上に、フィン１７と下部電極１０とサポート膜６とを残留させると共に、下部電極１０の外壁部を露出させる。なお、図１５は、キャパシタ下地層２上に、フィン１７と下部電極１０とサポート膜６とが残留すると共に、下部電極１０の外壁部が露出された状態を示す斜視図であり、図１４は、図１５のＡ-Ａ’断面図である。図１５に示されているように、フィン１７は下部電極１０の長手方向一部（本実施形態では、下部電極１０の上部）にだけ形成されている。さらに、フィン１７を含む下部電極１０の上端はサポート膜６に接続されている。これまでの説明（特に図８に基づく説明）から明らかなように、対を成す２つのフィン１７は、下部電極１０の中心を通る直線であって、かつ、隣接する下部電極１０の中心を結ぶ直線とは異なる直線上に形成されている。
【００２２】
その後、図１６に示すように、フィン１７を含む下部電極１０上に、容量膜１３、上部電極１４、容量プレートの埋込みサポート膜１５および容量プレート１６を成膜する。以上によって、キャパシタの形成が完了する。ここで、容量膜１３はAlO/ZrOの積層体であり、膜厚は7nmである。同様に、上部電極１４の材質はTiN、膜厚は10nm、埋込みサポート膜１５の材質はポリSi、膜厚は150nm、容量プレート１６の材質はW、膜厚は100nmである。
【００２３】
なお、フィンを下部電極の長手方向一部に形成する場合、その位置は下部電極の上部に限定されるものではない。例えば、フィンを下部電極の下部に形成し、そのフィンを層間絶縁膜に接続してもよい。
（実施例２）
【００２４】
以下、本発明の半導体装置の実施形態の一例について説明する。ここでも、本実施形態に係る半導体装置の製造方法について詳細に説明することよって、その構造についても明らかにする。
【００２５】
まず、図１７に示すように、シリコン基板１の上に形成されているキャパシタ下地層２の上に、絶縁膜５、サポート膜６およびハードマスク７を順次積層する。ここで、絶縁膜５の材質はSiO₂、膜厚は2μmである。同様に、サポート膜６の材質はSiN、膜厚は100nm、ハードマスク７の材質はAl₂O₃、膜厚は35nmである。次いで、レジスト８を塗布し、露光・現像処理によってレジスト８に円状パターン８aを形成する。
【００２６】
次に、図１８、図４に示すように、円状パターン８aが形成されたレジスト８（図１７）をマスクにして、ドライエッチングによってハードマスク７に円状パターン７aを形成する。このときのエッチングガスには、BCl₃とCl₂を用いる。BCl₃の流量は120sccm、Cl₂の流量は80sccmである。その後、アッシングにより、残留したレジスト８（図１７）を除去する。なお、図１８は、ハードマスク７に円状パターン７aが形成された後の断面状態を示す図である。ハードマスク７に円状パターン７aが形成された後の平面状態は、図４に示す状態と同一である。
【００２７】
その後、図１９に示すように、上記のようにパターニングされたハードマスク７の上に、さらにレジスト９を塗布し、露光・現像処理によってレジスト９にフィンパターン９ａを形成する。
【００２８】
次に、図２０に示すように、フィンパターン９ａが形成されたレジスト９（図１９）をマスクにして、ドライエッチングによってハードマスク７にフィンパターン７bを形成する。このときのエッチングガスは、ＢCl₃とCl₂を用いる。ＢCl₃の流量は120sccm、Cl₂の流量は80sccmである。既存開口部のサポート膜６はエッチングされずにそのまま残留する。その後、アッシングにより、残留していたレジスト９（図１９）を除去する。このときの平面状態は図８に示す状態と同一である。
【００２９】
その後、図２１に示すように、ハードマスク７（図２０）をマスクとして、ドライエッチングによって、サポート膜６に貫通孔６aを形成する。このときのエッチングガスには、SF₆とArを用いる。SF₆の流量は100sccm、Arの流量は100sccmである。引き続き絶縁膜５に深さ２μmの孔５ａを形成する。このときのエッチングガスには、C₄F₆とArとO₂を用いる。C₄F₆の流量は50sccm、Arの流量は500sccm、O₂の流量は50sccmである。エッチング終了はエンドポイント検出＋20％オーバーエッチとする。このドライエッチングにより、円形パターン７aとフィンパターン７ｂの深さは2μmとなる。
【００３０】
次に、図２２に示すように、絶縁膜５とサポート膜６の上面に、下部電極１０を成膜し、さらにCMPスラリの流入防止のため、埋込み膜１１を積層して前記パターンを完全に埋め込む。ここで、下部電極１０の材質はTiN、膜厚は7nmであり、埋込み膜１１の材質はSiO₂である。次に、図２３に示すように、CMP処理によって下部電極１０を１つのキャパシタ毎に分離する。
【００３１】
その後、図２４に示すように、レジストを塗布し、露光・現像処理によって、サポート膜６を部分的に露出させるパターンを有するレジストマスク１２を形成する。
【００３２】
次に、図２５に示すように、レジストマスク１２（図２４）をマスクとして、ドライエッチングによって、不要なサポート膜６を除去して、下部電極１０の１列おきにサポート膜６を残留させる。このときのエッチングガスには、SF₆とArを用いる。SF₆の流量は100sccm、Arの流量は100sccmである。
【００３３】
次いで、図２６、図２７に示すように、ウェットエッチングで絶縁膜５と埋込み膜１１を除去して、キャパシタ下地層２上に、フィン１８（図２７）と下部電極１０とサポート膜６とを残留させると共に、下部電極１０の外壁部を露出させる。なお、図２７は、キャパシタ下地層２上に、フィン１８と下部電極１０とサポート膜６とが残留すると共に、下部電極１０の外壁部が露出された状態を示す斜視図であり、図２６は、図２７のＢ-Ｂ’断面図である。図２７に示されているように、フィン１８は下部電極１０の外壁部にその全長に亙って形成されている。さらに、フィン１８を含む下部電極１０の上端はサポート膜６と接続されていると共に、フィン１８の下端はキャパシタ下地層２に接続されている。
【００３４】
その後、図２８に示すように、下部電極１０上に、容量膜１３、上部電極１４、容量プレートの埋込みサポート膜１５および容量プレート１６を成膜する。ここで、容量膜１３はAlO/ZrOの積層体であり、膜厚は7nmである。同様に、上部電極１４の材質はTiN、膜厚は10nm、埋込みサポート膜１５の材質はポリSi、膜厚は150nm、容量プレート１６の材質はW、膜厚は100nmである。以上によって、キャパシタの形成が完了する。
【００３５】
本実施形態に係る半導体装置では、フィン１８がサポート膜６に接続されているので、フィン１７と同じ効果が得られる。さらに、フィン１８がキャパシタ下地層２に接されているので、下部電極１０がより安定して自立する。したがって、図示されているサポート膜６を無くしても、サポート膜６が有る場合と同様な効果が得られる。
【００３６】
図２９に、本発明の半導体装置におけるキャパシタ部分の変形例の一つを示す。図示されているキャパシタ部分では、下部電極１０の外壁部の直交する４方向にフィン１９が形成されている。換言すれば、１つの下部電極１０に対して二対のフィン１９が形成されている。図２９に示す構造では、２方向にフィンを設けた場合よりも、下部電極１０がさらに安定して自立することは明らかであり、図２７などに示されているサポート膜６が不要となる。もっとも、サポート膜を形成し、フィン１９をサポート膜に接続させれば、下部電極１０がより一層安定して自立することはもちろんである。
【００３７】
なお、図２９に示す構造においても、各対のフィン１９は、当該下部電極１０の中心を通る直線であって、かつ、隣接する下部電極１０の中心を結ぶ直線とは異なる直線上に形成されている。すなわち、各フィン１９は、隣接する下部電極１０の中心を結ぶ直線に対して傾斜している。
【００３８】
本明細書では、フィンと下部電極とを同じ材料で形成した例について説明したが、フィンと下部電極とを異なる材料で別工程にて形成してもよい。もっとも、フィンと下部電極とを同じ材料で形成すれば、フィンも下部電極として利用できるので、下部電極を安定して自立させることができると共に、キャパシタ容量の増大も図ることができる。
【符号の説明】
【００３９】
１シリコン基板
２キャパシタ下地層
５絶縁膜
６サポート膜
７ハードマスク
８、９レジスト
７a、８a 円状パターン
７b、９a フィンパターン
１０下部電極
１１埋込み膜
１７、１８フィン

【特許請求の範囲】
【請求項１】
キャパシタを構成する筒状の下部電極と
前記下部電極の外壁部に、該外壁部から延在して形成されたフィンとを有する半導体装置。
【請求項２】
隣接する前記下部電極の間に形成されたサポート膜を有し、前記フィンと前記サポート膜とが接続されている請求項１に記載の半導体装置。
【請求項３】
前記フィンが、前記下部電極の長手方向の一部にのみ形成されている請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記フィンが、前記下部電極の全長に亘って形成されている請求項１又は請求項２に記載の半導体装置。
【請求項５】
前記下部電極が形成された層間絶縁膜を有し、前記フィンと前記層間絶縁膜とが接続されている請求項３又は請求項４に記載の半導体装置。
【請求項６】
一つの前記下部電極に対して少なくも一対の前記フィンが形成され、対を成す２つの前記フィンは、それら２つの前記フィンが形成された前記下部電極の中心を通る直線上に形成されている請求項１乃至請求項５のいずれかに記載の半導体装置。
【請求項７】
対を成す２つのフィンの中心を通る前記直線が、隣接する前記下部電極の中心を結ぶ直線と交差する直線である請求項６に記載の半導体装置。
【請求項８】
前記フィンが、前記下部電極と同じ材料で形成されている請求項１乃至請求項７のいずれかに記載の半導体装置。
【請求項９】
前記フィンが、窒化チタンで形成されている請求項１乃至請求項８のいずれかに記載の半導体装置。
【請求項１０】
半導体基板上に形成されたメモリセルと周辺回路を有する半導体装置において、
半導体基板の表面に形成された活性領域となるソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域の間に形成されたトランジスタと、
前記ドレイン領域と導電性コンタクトで接続されているビットラインと、
前記ソース領域と導電性コンタクトで接続されている容量下部電極と、
前記容量下部電極と容量膜とプレート電極で構成されているキャパシタと、
前記プレート電極と接続されている多層配線層と、
前記多層配線層上に形成されている絶縁膜と、
前記絶縁膜上に形成されているパッシベーション膜とを備えている、請求項１乃至請求項９のいずれかに記載の半導体装置。

【図１】