半導体装置
【課題】電磁適合性（ＥＭＣ）の問題を改善することができる半導体装置を提供する。
【解決手段】第１主面と第２主面とを有する半導体基板１０と、第１主面上に形成され、入射光を電気信号に変換するセンサ部３１と、第１主面上に形成されたロジック回路１２と、センサ部３１及びロジック回路１２上に形成され、電磁波を遮断するシールド層１４と、第２主面上に配置されたカラーフィルタ３７と、カラーフィルタ３７上に配置されたマイクロフィルタ３８とを有する。
【解決手段】第１主面と第２主面とを有する半導体基板１０と、第１主面上に形成され、入射光を電気信号に変換するセンサ部３１と、第１主面上に形成されたロジック回路１２と、センサ部３１及びロジック回路１２上に形成され、電磁波を遮断するシールド層１４と、第２主面上に配置されたカラーフィルタ３７と、カラーフィルタ３７上に配置されたマイクロフィルタ３８とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関するものである。
【背景技術】
【０００２】
近年、回路の微細化及び回路周波数の増加により、回路内で高周波に対する電位差が生じることで、ＬＳＩから放射ノイズが発生している(ＥＭＩ:Electromagnetic Interference)。このため、他のＬＳＩ等に電波障害が発生し、電子機器の動作に悪影響を与えている。また、ＥＭＩ以外に侵入ノイズの影響でＬＳＩの回路内信号にノイズが乗り、誤動作を引き起こす場合も生じている(ＥＭＳ:Electromagnetic Susceptibility)。これらＥＭＩとＥＭＳの問題を合わせて電磁適合性(ＥＭＣ:Electromagnetic Compatibility)と定義する。
【０００３】
このＥＭＣの対策を行うために、例えば、厚さ０．５〜１．０ｍｍのシート状のノイズ対策部品等が用いられている。このようなノイズ対策部品等を用いれば、電子機器から発生する高周波ノイズを効果的に抑制することができる。しかし、コスト問題や膜厚の影響により、チップやモジュールの大きさに合わなくなる。
【０００４】
また、ＥＭＩの対策として、ＬＳＩにおいて各回路からのラインの長さが異なる場合、高周波帯ではこのラインの長さの違いでも高周波電位の差が生じるため、接地(ＧＮＤ)配線を太くするなど、より安定したＧＮＤ面を作り、各回路のＧＮＤ配線を最短距離でこのＧＮＤ面に接続する多点ＧＮＤ方式を用いている。
【０００５】
しかしながら、ＧＮＤ配線の太さは、チップサイズの大きさ制限により限定されてしまうため、配線インピーダンスの下げ量が特定されることになってしまう。また、回路が複雑なものの場合、ＧＮＤ配線の引き回しが複雑になったり、多点ＧＮＤが多くなることにより、チップサイズが大きくなるといった問題が生じてしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−４１５１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
電磁適合性(ＥＭＣ)の問題を改善することができる半導体装置を提供する。
【課題を解決するための手段】
【０００８】
一実施態様の半導体装置は、第１主面と第２主面とを有する半導体基板と、前記第１主面上に形成され、入射光を電気信号に変換するセンサ部と、前記第１主面上に形成されたロジック回路と、前記センサ部及び前記ロジック回路上に形成され、電磁波を遮断するシールド層と、前記第２主面上に配置されたカラーフィルタと、前記カラーフィルタ上に配置されたマイクロフィルタとを具備することを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態のシステムＬＳＩのレイアウトを示す平面図である。
【図２】前記第１実施形態のシステムＬＳＩのレイアウトを示す平面図である。
【図３】前記第１実施形態のシステムＬＳＩの断面図である。
【図４】前記第１実施形態のシステムＬＳＩにおけるパッドの製造方法を示す断面図である。
【図５】前記第１実施形態のシステムＬＳＩにおけるパッドの製造方法を示す断面図である。
【図６】前記第１実施形態のシステムＬＳＩにおけるパッドの製造方法を示す断面図である。
【図７】前記第１実施形態のシステムＬＳＩにおけるパッドの製造方法を示す断面図である。
【図８】前記第１実施形態のシステムＬＳＩにおけるパッドの製造方法を示す断面図である。
【図９】第２実施形態のメモリ装置のレイアウトを示す平面図である。
【図１０】前記第２実施形態のメモリ装置のレイアウトを示す平面図である。
【図１１】前記第２実施形態のメモリ装置の断面図である。
【図１２】第３実施形態の固体撮像装置のレイアウトを示す平面図である。
【図１３】前記第３実施形態の固体撮像装置のレイアウトを示す平面図である。
【図１４】前記第３実施形態の固体撮像装置の断面図である。
【図１５】前記第３実施形態の固体撮像装置におけるセンサ部の断面図である。
【図１６】第４実施形態の固体撮像装置のレイアウトを示す平面図である。
【図１７】前記第４実施形態の固体撮像装置のレイアウトを示す平面図である。
【図１８】前記第４実施形態の固体撮像装置の断面図である。
【図１９】前記第４実施形態の変形例の固体撮像装置の断面図である。
【図２０】前記第４実施形態の固体撮像装置におけるセンサ部の断面図である。
【図２１】第５実施形態の半導体装置の平面図である。
【図２２】前記第５実施形態の半導体装置の断面図である。
【図２３】第６実施形態の半導体装置の平面図である。
【図２４】前記第６実施形態の変形例の半導体装置の平面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態の半導体装置について説明する。ここでは、半導体装置として、例えば、システムＬＳＩ（メモリ混載ロジック回路）、メモリ装置、及び固体撮像装置に適用した例を述べる。以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
［第１実施形態］
第１実施形態のシステムＬＳＩについて説明する。まず、システムＬＳＩのレイアウトについて述べる。
【００１２】
図１及び図２は、第１実施形態のシステムＬＳＩのレイアウトを示す平面図である。図１はシールド層が配置されている状態、図２はシールド層が省略された状態を示す。
【００１３】
図２に示すように、シリコン半導体基板（チップ）１０の主面の中央付近にはメモリ部１１が配置され、メモリ部１１の周囲にはロジック部１２が配置されている。メモリ部１１には、メモリ回路、例えばＮＡＮＤ、またはＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭ、ＮＯＲ、さらにこれらのコントローラ、書き込み回路、読み出し回路が形成されている。ロジック部１２には、ロジック回路、例えばＰＬＬ(Phase-Locked Loop）、またはＣＰＵ（Central Processing Unit）、メモリ回路とのインターフェース回路などが形成されている。
【００１４】
また、図１及び図２に示すように、半導体基板１０の端部周辺にはパッド１３が配置されている。図１に示すように、パッド１３上を除く半導体基板１０の主面上の全面には、シールド層１４が配置されている。シールド層１４は、パッド１３上を除く主面上の全面に配置されていることが望ましいが、少なくともメモリ部１１上あるいはロジック部１２上に配置されていればよい。
【００１５】
シールド層１４は、金属膜、例えばアルミニウム膜などから形成され、電磁波を遮蔽する。シールド層１４は、電磁波を遮蔽できるものであれば、絶縁膜、例えばシリコン化合物（シリコン酸化膜、シリコン窒化膜、有機シリコン酸化膜、炭化ケイ素）、あるいは低誘電率を有する膜(Ｌｏｗ−ｋ膜)内に金属が含まれるシート等で形成されていてもよい。パッド１３は外部との接続用端子であり、ボンディングワイヤあるいは半田バンプなどにより外部に電気的に接続される。
【００１６】
また、半導体基板１０上にアナログ電源回路が形成され、アナログ電源回路上にシールド層１４が配置されていてもよい。
【００１７】
次に、図３を参照してシステムＬＳＩの断面構造について述べる。
【００１８】
図３は、第１実施形態のシステムＬＳＩの断面図であり、図２における３Ｘ−３Ｘ線に沿った断面を示す。
【００１９】
図示するように、半導体基板１０の主面上にはメモリ部１１が配置され、半導体基板１０の主面上のメモリ部１１の周囲にはロジック部１２が配置されている。半導体基板１０の各端部の周辺領域上には層間絶縁膜１５が形成されている。さらに、層間絶縁膜１５上にはパッド１３が配置されている。層間絶縁膜１５は、例えば、シリコン酸化膜、シリコン窒化膜、低誘電率を有する膜（Ｌｏｗ−ｋ膜）、有機シリコン酸化膜などから形成される。パッド１３は、例えば、アルミニウム膜などの金属膜から形成される。
【００２０】
メモリ部１１上、ロジック部１２上、及び層間絶縁膜１５上には絶縁膜１６が形成されている。さらに、絶縁膜１６上にはシールド層１４が形成されている。すなわち、シールド層１４は、メモリ部１１上、ロジック部１２上、及び層間絶縁膜１５上に配置されている。パッド１３上にはシールド層１４が配置されていない。
【００２１】
次に、図４〜図８を参照して、システムＬＳＩのパッド１３の製造方法及び断面構造について述べる。図４〜図８は、システムＬＳＩにおけるパッドの製造方法を示す断面図である。
【００２２】
図４に示すように、層間絶縁膜１５上にはパッド１３が形成されている。パッド１３上及び層間絶縁膜１５上には、絶縁膜１６が形成されている。絶縁膜１６上にはシールド層１４が形成されている。シールド層１４上にはシリコン窒化膜１７が形成され、シリコン窒化膜１７上には反射防止膜１８が形成されている。さらに、反射防止膜１８上には、パッド１３の上方に位置する領域が開口されたレジスト膜１９が形成されている。なお、絶縁膜１６は、例えば、シリコン酸化膜または有機シリコン酸化膜、低誘電率を有する膜（Ｌｏｗ−ｋ膜）から形成されている。
【００２３】
まず、図４に示した構造に対してＲＩＥ(Reactive Ion Etching)を行い、図５に示すように、パッド１３上の反射防止膜１８、シリコン窒化膜１７、シールド層１４、及び絶縁膜１６を除去する。これにより、パッド１３の表面を露出する。
【００２４】
次に、図６に示すように、レジスト膜１９及び反射防止膜１８を除去する。続いて、図６に示した構造上に、すなわちパッド１３上の溝内及びシリコン窒化膜１７上に、例えばＣＶＤ(Chemical Vapor Deposition)により図７に示すように絶縁膜２１を堆積する。
【００２５】
その後、図７に示した構造に対してエッチバックを行い、図８に示すように、パッド１３上の溝の側面に側壁絶縁膜２１Ａを残す。このように、側面に露出したシールド層１４を側壁絶縁膜２１Ａで覆うことにより、パッド１３にボンディングされるワイヤ（図示せず）がシールド層１４と短絡するのを防止できる。
【００２６】
第１実施形態では、シールド層１４をロジック部１２上及びメモリ部１１上に配置することにより、シールド層１４はロジック部１２及びメモリ部１１から発生する放射ノイズを遮蔽する。さらに、シールド層１４は、外部からの侵入ノイズを遮蔽する。このように、シールド層１４を配置することにより、電磁波ノイズを遮蔽することによって、システムＬＳＩ自身が誤動作を引き起こすのを防止することができる。すなわち、シールド層１４をロジック部１２上及びメモリ部１１上に配置することにより、電磁障害によってシステムＬＳＩが悪影響を受けるのを抑制することができる。
【００２７】
シールド層１４は高周波回路（例えば、２０ＭＨｚ以上で動作する回路）上に配置すると、大きな効果を得ることができる。高周波回路としては、前述したＰＬＬ、あるいはＣＰＵ、メモリインターフェース、各種高速インターフェース、各メモリ回路、コントローラ、書き込み回路、読み出し回路などを挙げることができるが、その他の高周波回路でも同様の効果が得られる。
【００２８】
［第２実施形態］
第２実施形態のメモリ装置について説明する。まず、メモリ装置のレイアウトについて述べる。
【００２９】
図９及び図１０は、第２実施形態のメモリ装置のレイアウトを示す平面図である。図９はシールド層が配置されている状態、図１０はシールド層が省略された状態を示す。
【００３０】
図１０に示すように、シリコン半導体基板２０の主面の中央付近にはメモリ部１１が配置されている。メモリ部１１には、メモリ回路、例えばＮＡＮＤ、またはＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭ、ＮＯＲ、さらにこれらのコントローラ、書き込み回路、読み出し回路が形成されている。
【００３１】
さらに、図９及び図１０に示すように、半導体基板２０の端部周辺にはパッド１３が配置されている。図９に示すように、パッド１３上を除く半導体基板２０の主面上の全面には、シールド層１４が配置されている。シールド層１４は主面上の全面に配置されていることが望ましいが、少なくともメモリ部１１上に配置されていればよい。
【００３２】
シールド層１４は、金属膜、例えばアルミニウム膜などから形成され、電磁波を遮蔽する。シールド層１４は、電磁波を遮蔽できるものであれば、絶縁膜で形成されていてもよい。パッド１３は外部との接続用端子であり、ボンディングワイヤあるいは半田バンプ（図示せず）などにより外部に電気的に接続される。
【００３３】
次に、図１１を参照してメモリ装置の断面構造について述べる。
【００３４】
図１１は、第２実施形態のメモリ装置の断面図であり、図１０における１１Ｘ−１１Ｘ線に沿った断面を示す。
【００３５】
図示するように、半導体基板２０の主面上にはメモリ部１１が配置されている。半導体基板２０の各端部の周辺領域上には層間絶縁膜１５が形成されている。さらに、層間絶縁膜１５上にはパッド１３が配置されている。
【００３６】
メモリ部１１上、及び層間絶縁膜１５上には絶縁膜１６が形成されている。さらに、絶縁膜１６上にはシールド層１４が形成されている。すなわち、シールド層１４は、メモリ部１１上、及び層間絶縁膜１５上に配置されている。パッド１３上にはシールド層１４が配置されていない。
【００３７】
第２実施形態では、シールド層１４をメモリ部１１上に配置することにより、シールド層１４はメモリ部１１から発生する放射ノイズを遮蔽する。さらに、シールド層１４は、外部からの侵入ノイズを遮蔽する。このように、シールド層１４を配置することにより、電磁波ノイズを遮蔽することによって、メモリ装置自身が誤動作を引き起こすのを防止することができる。すなわち、シールド層１４をメモリ部１１上に配置することにより、電磁障害によってメモリ装置が悪影響を受けるのを抑制することができる。その他の構成及び効果は前記第１実施形態と同様である。
【００３８】
［第３実施形態］
第３実施形態の表面照射型の固体撮像装置について説明する。まず、表面照射型の固体撮像装置のレイアウトについて述べる。
【００３９】
図１２及び図１３は、第３実施形態の固体撮像装置のレイアウトを示す平面図である。図１２はシールド層が配置されている状態、図１３はシールド層が省略された状態を示す。
【００４０】
図１３に示すように、シリコン半導体基板３０の主面の中央付近にはセンサ部３１が配置され、センサ部３１の周囲にはロジック部１２が配置されている。また、センサ部３１の周囲の一部にはメモリ部１１が配置されている。センサ部３１には、光電変換回路（例えば、フォトダイオード）、及びトランジスタを含む回路が形成されている。フォトダイオードは入射光を電気信号に変換する。トランジスタは、フォトダイオードにより変換された電気信号を処理してロジック部１２に出力する。
【００４１】
ロジック部１２には、ロジック回路、例えばＰＬＬ、またはＣＰＵなどが形成されている。メモリ部１１には、メモリ回路、例えばＮＡＮＤ、またはＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭ、ＮＯＲ、さらにこれらのコントローラ、書き込み回路、読み出し回路が形成されている。
【００４２】
また、図１２及び図１３に示すように、半導体基板３０の端部周辺にはパッド１３が配置されている。図１２に示すように、センサ部３１上及びパッド１３上を除く半導体基板３０の主面上の全面には、シールド層１４が配置されている。シールド層１４は、センサ部３１上及びパッド１３上を除く主面上の全面に配置されていることが望ましいが、少なくともロジック部１２上あるいはメモリ部１１上に配置されていればよい。
【００４３】
シールド層１４は、金属膜、例えばアルミニウム膜などから形成され、電磁波を遮蔽する。シールド層１４は、電磁波を遮蔽できるものであれば、絶縁膜内に金属が含まれるシート等で形成されていてもよい。パッド１３は外部との接続用端子であり、ボンディングワイヤあるいは半田バンプ（図示せず）などにより外部に電気的に接続される。
【００４４】
次に、図１４を参照して表面照射型の固体撮像装置の断面構造について述べる。
【００４５】
図１４は、第３実施形態の固体撮像装置の断面図であり、図１３における１４Ｘ−１４Ｘ線に沿った断面を示す。
【００４６】
図示するように、半導体基板３０の主面上の中央付近にはセンサ部３１が配置され、半導体基板３０の主面上のセンサ部３１の周囲にはロジック部１２が配置されている。また、半導体基板３０のセンサ部３１の周囲の一部にはメモリ部１１が配置されている。半導体基板３０の各端部の周辺領域上には層間絶縁膜１５が形成されている。さらに、層間絶縁膜１５上にはパッド１３が配置されている。
【００４７】
メモリ部１１上、ロジック部１２上、及び層間絶縁膜１５上には絶縁膜１６が形成されている。さらに、絶縁膜１６上にはシールド層１４が形成されている。すなわち、シールド層１４は、ロジック部１２上、メモリ部１１上、及び層間絶縁膜１５上に配置されている。センサ部３１上及びパッド１３上にはシールド層１４が配置されていない。
【００４８】
以下に、図１５を参照して表面照射型の固体撮像装置におけるセンサ部の断面構造について述べる。
【００４９】
図１５は、第３実施形態の固体撮像装置におけるセンサ部の断面図である。
【００５０】
図示するように、半導体基板３０にはフォトダイオード３２が形成されている。フォトダイオード３２間の半導体基板３０にはウェル領域３０Ａが形成され、ウェル領域３０Ａにはトランジスタ３３が形成されている。
【００５１】
さらに、フォトダイオード３２上及びトランジスタ３３上を含む半導体基板３０上には、多層配線層３４が形成されている。多層配線層３４は、層間絶縁膜３５と配線層３６が積層された構造を有する。
【００５２】
多層配線層３４上にはカラーフィルタ３７が形成され、カラーフィルタ３７上にはマイクロレンズ３８が形成されている。カラーフィルタ３７は、フォトダイオード３２に対応するように配置され、赤（Ｒ）または緑（Ｇ）、青（Ｂ）のフィルタから成る。さらに、マイクロレンズ３８は、カラーフィルタ３７に対応するように配置されている。
【００５３】
第３実施形態では、シールド層１４をロジック部１２上及びメモリ部１１上に配置することにより、シールド層１４はロジック部１２及びメモリ部１１から発生する放射ノイズを遮蔽する。さらに、シールド層１４は、外部からの侵入ノイズを遮蔽する。このように、シールド層１４を配置することにより、電磁波ノイズを遮蔽することによって、固体撮像装置自身が誤動作を引き起こすのを防止することができる。すなわち、シールド層１４をロジック部１２上及びメモリ部１１上に配置することにより、電磁障害によって固体撮像装置が悪影響を受けるのを抑制することができる。なお、固体撮像装置は、ＣＭＯＳイメージセンサあるいはＣＣＤイメージセンサのいずれであってもよい。その他の構成及び効果は前記第１実施形態と同様である。
【００５４】
［第４実施形態］
第４実施形態の裏面照射型の固体撮像装置について説明する。まず、裏面照射型の固体撮像装置のレイアウトについて述べる。
【００５５】
図１６及び図１７は、第４実施形態の裏面照射型の固体撮像装置のレイアウトを示す平面図である。図１６はシールド層が配置されている状態、図１７はシールド層が省略された状態を示す。
【００５６】
図１７に示すように、シリコン半導体基板４０の主面の中央付近にはセンサ部３１が配置され、センサ部３１の周囲にはロジック部１２が配置されている。また、センサ部３１の周囲の一部にはメモリ部１１が配置されている。センサ部３１には、光電変換回路（例えば、フォトダイオード）、及びトランジスタを含む回路が形成されている。フォトダイオードは入射光を電気信号に変換する。トランジスタは、フォトダイオードにより変換された電気信号を処理してロジック部１２に出力する。
【００５７】
ロジック部１２には、ロジック回路、例えばＰＬＬ、またはＣＰＵなどが形成されている。メモリ部１１には、メモリ回路、例えばＮＡＮＤ、またはＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭ、ＮＯＲ、さらにこれらのコントローラ、書き込み回路、読み出し回路が形成されている。
【００５８】
また、図１６及び図１７に示すように、半導体基板４０の端部周辺にはパッド１３が配置されている。図１６に示すように、パッド１３上を除く半導体基板４０の主面上の全面には、シールド層１４が配置されている。シールド層１４は、パッド１３上を除く主面上の全面に配置されていることが望ましいが、少なくともロジック部１２上あるいはメモリ部１１上、センサ部３１上に配置されていればよい。
【００５９】
シールド層１４は、金属膜、例えばアルミニウム膜などから形成され、電磁波を遮蔽する。シールド層１４は、電磁波を遮蔽できるものであれば、絶縁膜で形成されていてもよい。パッド１３は外部との接続用端子であり、ボンディングワイヤあるいは半田バンプなどにより外部に電気的に接続される。
【００６０】
次に、図１８及び図１９を参照して裏面照射型の固体撮像装置の断面構造について述べる。
【００６１】
図１８は、第４実施形態の固体撮像装置の断面図であり、図１７における１８Ｘ−１８Ｘ線に沿った断面を示す。
【００６２】
図示するように、半導体基板４０の主面上の中央付近にはセンサ部３１が配置され、半導体基板４０の主面上のセンサ部３１の周囲にはロジック部１２が配置されている。また、半導体基板４０のセンサ部３１の周囲の一部にはメモリ部１１が配置されている。半導体基板４０の各端部の周辺領域上には層間絶縁膜１５が形成されている。さらに、層間絶縁膜１５上にはパッド１３が配置されている。
【００６３】
メモリ部１１上、ロジック部１２上、及び層間絶縁膜１５上には絶縁膜１６が形成されている。さらに、センサ部３１上及び絶縁膜１６上にはシールド層１４が形成されている。すなわち、シールド層１４は、センサ部３１上、メモリ部１１上、及びロジック部１２上に配置されている。パッド１３上にはシールド層１４が配置されていない。
【００６４】
また、図１９は、第４実施形態の変形例の固体撮像装置の断面図であり、図１７における１８Ｘ−１８Ｘ線に沿った断面を示す。
【００６５】
図１９に示す固体撮像装置が、図１８に示した固体撮像装置と異なるのは、センサ部３１に換えてセンサ／ロジック部３１Ａを備える点である。センサ／ロジック部３１Ａは、センサ部とロジック部の一部を有する。センサ部は、光電変換回路（例えば、フォトダイオード）、及びトランジスタを含む回路を有する。ロジック部は、ロジック回路、例えばＰＬＬ、またはＣＰＵを有する。その他の構成は、図１８に示した断面構造と同様である。図１９に示した変形例では、ロジック回路の一部をセンサ部と同じ領域に形成できるため、図１８に示した固体撮像装置に比べて、チップサイズを小さくすることができる。
【００６６】
以下に、図２０を参照して裏面照射型の固体撮像装置におけるセンサ部の断面構造について述べる。
【００６７】
図２０は、第４実施形態の固体撮像装置におけるセンサ部の断面図である。
【００６８】
図示するように、半導体基板４０にはフォトダイオード３２が形成されている。フォトダイオード３２間の半導体基板４０にはウェル領域４０Ａが形成され、ウェル領域４０Ａにはトランジスタ３３が形成されている。
【００６９】
フォトダイオード３２上及びトランジスタ３３上を含む半導体基板４０上には、多層配線層３４が形成されている。多層配線層３４は、層間絶縁膜３５と配線層３６が積層された構造を有する。さらに、多層配線層３４上にはシールド層１４が形成されている。
【００７０】
また、半導体基板４０の主面と平行な裏面上にはカラーフィルタ３７が形成され、カラーフィルタ３７上にはマイクロレンズ３８が形成されている。カラーフィルタ３７は、フォトダイオード３２に対応するように配置され、赤（Ｒ）または緑（Ｇ）、青（Ｂ）のフィルタから成る。さらに、マイクロレンズ３８は、カラーフィルタ３７に対応するように配置されている。
【００７１】
第４実施形態及び変形例では、シールド層１４をロジック部１２上、メモリ部１１上、及びセンサ部３１（またはセンサ／ロジック部３１Ａ）上に配置することにより、シールド層１４はロジック部１２、メモリ部１１、及びセンサ部３１（またはセンサ／ロジック部３１Ａ）から発生する放射ノイズを遮蔽する。さらに、シールド層１４は、外部からの侵入ノイズを遮蔽する。このように、シールド層１４を配置することにより、電磁波ノイズを遮蔽することによって、固体撮像装置自身が誤動作を引き起こすのを防止することができる。すなわち、シールド層１４をロジック部１２上、メモリ部１１上、及びセンサ部３１（またはセンサ／ロジック部３１Ａ）上に配置することにより、電磁障害によって固体撮像装置が悪影響を受けるのを抑制することができる。
【００７２】
なお、固体撮像装置は、ＣＭＯＳイメージセンサあるいはＣＣＤイメージセンサのいずれであってもよい。その他の構成及び効果は前記第１実施形態と同様である。
【００７３】
また、第４実施形態及び変形例では、半導体基板４０の多層配線層３４が形成される主面（以下、第１主面）側にパッド１３が配置される例を示したが、パッド１３は第１主面側と反対側の主面（以下、第２主面）側、すなわちカラーフィルタ３７、マイクロレンズ３８が形成された面側に配置される場合もある。この場合、シールド層１４は、センサ部３１上、メモリ部１１上、及びロジック部１２上を含む第１主面上の全面に配置されていることが望ましいが、少なくともセンサ部３１上あるいはメモリ部１１上、ロジック部１２上のいずれかに配置されていればよい。
【００７４】
［第５実施形態］
第５実施形態では、シールド層と、基準電位に接続された配線とを複数のコンタクトビアにて接続した半導体装置について説明する。この第５実施形態は前述した第１〜第４実施形態に適用可能である。
【００７５】
図２１は第５実施形態の半導体装置の平面図であり、図２２は図２１に示した半導体装置におけるコンタクトビアとパッドの断面図である。
【００７６】
図２１に示すように、シリコン半導体基板５０の端部周辺にはパッド１３が配置されている。パッド１３上を除く半導体基板５０の主面上には、シールド層１４が配置されている。シールド層１４内には、複数のコンタクトビア５１が配置されている。
【００７７】
図２２に示す断面図を用いて説明すると、半導体基板５０上には層間絶縁膜５２が形成され、層間絶縁膜５２上には基準電位、例えば接地電位が供給される接地配線５３が形成されている。接地配線５３上には層間絶縁膜５４が形成され、層間絶縁膜５４上にはシールド層１４が形成されている。さらに、シールド層１４上及び層間絶縁膜５４上にはポリイミド層５５が形成されている。
【００７８】
接地配線５３とシールド層１４との間にはコンタクトビア５１が形成され、コンタクトビア５１は接地配線５３とシールド層１４とを電気的に接続している。接地配線５３は、コンタクトビア５１Ａによりパッド１３に電気的に接続されている。このパッド１３には接地電位が供給されているため、コンタクトビア５１Ａ，５１、接地配線５３、及びシールド層１４は接地電位を有する。
【００７９】
ここでは、基準電位を接地電位としたが、基準電位は接地電位以外の固定電位であってもよい。
【００８０】
第５実施形態によれば、半導体装置の上部に配置したシールド層１４と接地配線５３とを複数のコンタクトビア５１にて接続することにより、接地配線５３のインピーダンスを低下させることができる。同様に、シールド層１４と接地配線５３とを複数のコンタクトビア５１で接続すること、すなわち多点にて接地を取る配線レイアウトにより、シールド層１４を接地プレートとして用いることができる。これにより、放射ノイズ及び侵入ノイズを抑えることができる。
【００８１】
［第６実施形態］
第６実施形態では、シールド層に複数のワイヤを直接ボンディングする例を説明する。この第６実施形態は前述した第１〜第４実施形態に適用可能である。
【００８２】
図２３は、第６実施形態の半導体装置の平面図である。
【００８３】
図示するように、シリコン半導体基板６０の端部周辺にはパッド１３が配置されている。パッド１３上を除く半導体基板６０の主面上には、シールド層１４が配置されている。シールド層１４上にはポリイミド層５５が形成されている。ポリイミド層５５の一部は除去され、シールド層１４が露出された開口部５５Ａが形成されている。露出されたシールド層１４には複数のワイヤ６１がボンディングされており、これらワイヤ６１は外部の端子６２に接続されている。
【００８４】
また、図２４は第６実施形態の変形例の半導体装置の平面図である。
【００８５】
図示するように、パッド１３上を除く半導体基板６０の主面上には、シールド層１４が配置されている。シールド層１４上にはポリイミド層５５が形成されている。パッド１３間の中央部のポリイミド層５５の大部分は除去され、シールド層１４が露出された開口部５５Ａが形成されている。露出されたシールド層１４には複数のワイヤ６１がボンディングされており、これらワイヤ６１は外部の端子６２に接続されている。なお、ポリイミド層５５に換えて、絶縁膜、例えばシリコン酸化膜、シリコン窒化膜等を用いても良い。
【００８６】
第６実施形態及びその変形例では、シールド層１４の表面を露出させることでパッド１３を介すことなく、シールド層１４に複数のワイヤ６１を直接ボンディングすることができる。これにより、接地配線のインピーダンスを低下させることができる。
【００８７】
以上説明したように前述した実施形態によれば、半導体基板上にシールド層を設けることにより、チップサイズを大きくすることなく、電磁適合性（ＥＭＣ）の問題を改善することが可能である。
【００８８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８９】
１０…シリコン半導体基板（チップ）、１１…メモリ部、１２…ロジック部、１３…パッド、１４…シールド層、１５…層間絶縁膜、１６…絶縁膜、１７…シリコン窒化膜、１８…反射防止膜、１９…レジスト膜、２０…シリコン半導体基板、２１…絶縁膜、２１Ａ…側壁絶縁膜、３０…シリコン半導体基板、３０Ａ…ウェル領域、３１…センサ部、３１Ａ…センサ／ロジック部、３２…フォトダイオード、３３…トランジスタ、３４…多層配線層、３５…層間絶縁膜、３６…配線層、３７…カラーフィルタ、３８…マイクロレンズ、４０…シリコン半導体基板、４０Ａ…ウェル領域、５０…シリコン半導体基板、５１，５１Ａ…コンタクトビア、５２…層間絶縁膜、５３…接地配線、５４…層間絶縁膜、５５…ポリイミド層、５５Ａ…開口部、６０…シリコン半導体基板、６１…ワイヤ、６２…外部の端子。
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関するものである。
【背景技術】
【０００２】
近年、回路の微細化及び回路周波数の増加により、回路内で高周波に対する電位差が生じることで、ＬＳＩから放射ノイズが発生している(ＥＭＩ:Electromagnetic Interference)。このため、他のＬＳＩ等に電波障害が発生し、電子機器の動作に悪影響を与えている。また、ＥＭＩ以外に侵入ノイズの影響でＬＳＩの回路内信号にノイズが乗り、誤動作を引き起こす場合も生じている(ＥＭＳ:Electromagnetic Susceptibility)。これらＥＭＩとＥＭＳの問題を合わせて電磁適合性(ＥＭＣ:Electromagnetic Compatibility)と定義する。
【０００３】
このＥＭＣの対策を行うために、例えば、厚さ０．５〜１．０ｍｍのシート状のノイズ対策部品等が用いられている。このようなノイズ対策部品等を用いれば、電子機器から発生する高周波ノイズを効果的に抑制することができる。しかし、コスト問題や膜厚の影響により、チップやモジュールの大きさに合わなくなる。
【０００４】
また、ＥＭＩの対策として、ＬＳＩにおいて各回路からのラインの長さが異なる場合、高周波帯ではこのラインの長さの違いでも高周波電位の差が生じるため、接地(ＧＮＤ)配線を太くするなど、より安定したＧＮＤ面を作り、各回路のＧＮＤ配線を最短距離でこのＧＮＤ面に接続する多点ＧＮＤ方式を用いている。
【０００５】
しかしながら、ＧＮＤ配線の太さは、チップサイズの大きさ制限により限定されてしまうため、配線インピーダンスの下げ量が特定されることになってしまう。また、回路が複雑なものの場合、ＧＮＤ配線の引き回しが複雑になったり、多点ＧＮＤが多くなることにより、チップサイズが大きくなるといった問題が生じてしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−４１５１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
電磁適合性(ＥＭＣ)の問題を改善することができる半導体装置を提供する。
【課題を解決するための手段】
【０００８】
一実施態様の半導体装置は、第１主面と第２主面とを有する半導体基板と、前記第１主面上に形成され、入射光を電気信号に変換するセンサ部と、前記第１主面上に形成されたロジック回路と、前記センサ部及び前記ロジック回路上に形成され、電磁波を遮断するシールド層と、前記第２主面上に配置されたカラーフィルタと、前記カラーフィルタ上に配置されたマイクロフィルタとを具備することを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態のシステムＬＳＩのレイアウトを示す平面図である。
【図２】前記第１実施形態のシステムＬＳＩのレイアウトを示す平面図である。
【図３】前記第１実施形態のシステムＬＳＩの断面図である。
【図４】前記第１実施形態のシステムＬＳＩにおけるパッドの製造方法を示す断面図である。
【図５】前記第１実施形態のシステムＬＳＩにおけるパッドの製造方法を示す断面図である。
【図６】前記第１実施形態のシステムＬＳＩにおけるパッドの製造方法を示す断面図である。
【図７】前記第１実施形態のシステムＬＳＩにおけるパッドの製造方法を示す断面図である。
【図８】前記第１実施形態のシステムＬＳＩにおけるパッドの製造方法を示す断面図である。
【図９】第２実施形態のメモリ装置のレイアウトを示す平面図である。
【図１０】前記第２実施形態のメモリ装置のレイアウトを示す平面図である。
【図１１】前記第２実施形態のメモリ装置の断面図である。
【図１２】第３実施形態の固体撮像装置のレイアウトを示す平面図である。
【図１３】前記第３実施形態の固体撮像装置のレイアウトを示す平面図である。
【図１４】前記第３実施形態の固体撮像装置の断面図である。
【図１５】前記第３実施形態の固体撮像装置におけるセンサ部の断面図である。
【図１６】第４実施形態の固体撮像装置のレイアウトを示す平面図である。
【図１７】前記第４実施形態の固体撮像装置のレイアウトを示す平面図である。
【図１８】前記第４実施形態の固体撮像装置の断面図である。
【図１９】前記第４実施形態の変形例の固体撮像装置の断面図である。
【図２０】前記第４実施形態の固体撮像装置におけるセンサ部の断面図である。
【図２１】第５実施形態の半導体装置の平面図である。
【図２２】前記第５実施形態の半導体装置の断面図である。
【図２３】第６実施形態の半導体装置の平面図である。
【図２４】前記第６実施形態の変形例の半導体装置の平面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態の半導体装置について説明する。ここでは、半導体装置として、例えば、システムＬＳＩ（メモリ混載ロジック回路）、メモリ装置、及び固体撮像装置に適用した例を述べる。以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
［第１実施形態］
第１実施形態のシステムＬＳＩについて説明する。まず、システムＬＳＩのレイアウトについて述べる。
【００１２】
図１及び図２は、第１実施形態のシステムＬＳＩのレイアウトを示す平面図である。図１はシールド層が配置されている状態、図２はシールド層が省略された状態を示す。
【００１３】
図２に示すように、シリコン半導体基板（チップ）１０の主面の中央付近にはメモリ部１１が配置され、メモリ部１１の周囲にはロジック部１２が配置されている。メモリ部１１には、メモリ回路、例えばＮＡＮＤ、またはＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭ、ＮＯＲ、さらにこれらのコントローラ、書き込み回路、読み出し回路が形成されている。ロジック部１２には、ロジック回路、例えばＰＬＬ(Phase-Locked Loop）、またはＣＰＵ（Central Processing Unit）、メモリ回路とのインターフェース回路などが形成されている。
【００１４】
また、図１及び図２に示すように、半導体基板１０の端部周辺にはパッド１３が配置されている。図１に示すように、パッド１３上を除く半導体基板１０の主面上の全面には、シールド層１４が配置されている。シールド層１４は、パッド１３上を除く主面上の全面に配置されていることが望ましいが、少なくともメモリ部１１上あるいはロジック部１２上に配置されていればよい。
【００１５】
シールド層１４は、金属膜、例えばアルミニウム膜などから形成され、電磁波を遮蔽する。シールド層１４は、電磁波を遮蔽できるものであれば、絶縁膜、例えばシリコン化合物（シリコン酸化膜、シリコン窒化膜、有機シリコン酸化膜、炭化ケイ素）、あるいは低誘電率を有する膜(Ｌｏｗ−ｋ膜)内に金属が含まれるシート等で形成されていてもよい。パッド１３は外部との接続用端子であり、ボンディングワイヤあるいは半田バンプなどにより外部に電気的に接続される。
【００１６】
また、半導体基板１０上にアナログ電源回路が形成され、アナログ電源回路上にシールド層１４が配置されていてもよい。
【００１７】
次に、図３を参照してシステムＬＳＩの断面構造について述べる。
【００１８】
図３は、第１実施形態のシステムＬＳＩの断面図であり、図２における３Ｘ−３Ｘ線に沿った断面を示す。
【００１９】
図示するように、半導体基板１０の主面上にはメモリ部１１が配置され、半導体基板１０の主面上のメモリ部１１の周囲にはロジック部１２が配置されている。半導体基板１０の各端部の周辺領域上には層間絶縁膜１５が形成されている。さらに、層間絶縁膜１５上にはパッド１３が配置されている。層間絶縁膜１５は、例えば、シリコン酸化膜、シリコン窒化膜、低誘電率を有する膜（Ｌｏｗ−ｋ膜）、有機シリコン酸化膜などから形成される。パッド１３は、例えば、アルミニウム膜などの金属膜から形成される。
【００２０】
メモリ部１１上、ロジック部１２上、及び層間絶縁膜１５上には絶縁膜１６が形成されている。さらに、絶縁膜１６上にはシールド層１４が形成されている。すなわち、シールド層１４は、メモリ部１１上、ロジック部１２上、及び層間絶縁膜１５上に配置されている。パッド１３上にはシールド層１４が配置されていない。
【００２１】
次に、図４〜図８を参照して、システムＬＳＩのパッド１３の製造方法及び断面構造について述べる。図４〜図８は、システムＬＳＩにおけるパッドの製造方法を示す断面図である。
【００２２】
図４に示すように、層間絶縁膜１５上にはパッド１３が形成されている。パッド１３上及び層間絶縁膜１５上には、絶縁膜１６が形成されている。絶縁膜１６上にはシールド層１４が形成されている。シールド層１４上にはシリコン窒化膜１７が形成され、シリコン窒化膜１７上には反射防止膜１８が形成されている。さらに、反射防止膜１８上には、パッド１３の上方に位置する領域が開口されたレジスト膜１９が形成されている。なお、絶縁膜１６は、例えば、シリコン酸化膜または有機シリコン酸化膜、低誘電率を有する膜（Ｌｏｗ−ｋ膜）から形成されている。
【００２３】
まず、図４に示した構造に対してＲＩＥ(Reactive Ion Etching)を行い、図５に示すように、パッド１３上の反射防止膜１８、シリコン窒化膜１７、シールド層１４、及び絶縁膜１６を除去する。これにより、パッド１３の表面を露出する。
【００２４】
次に、図６に示すように、レジスト膜１９及び反射防止膜１８を除去する。続いて、図６に示した構造上に、すなわちパッド１３上の溝内及びシリコン窒化膜１７上に、例えばＣＶＤ(Chemical Vapor Deposition)により図７に示すように絶縁膜２１を堆積する。
【００２５】
その後、図７に示した構造に対してエッチバックを行い、図８に示すように、パッド１３上の溝の側面に側壁絶縁膜２１Ａを残す。このように、側面に露出したシールド層１４を側壁絶縁膜２１Ａで覆うことにより、パッド１３にボンディングされるワイヤ（図示せず）がシールド層１４と短絡するのを防止できる。
【００２６】
第１実施形態では、シールド層１４をロジック部１２上及びメモリ部１１上に配置することにより、シールド層１４はロジック部１２及びメモリ部１１から発生する放射ノイズを遮蔽する。さらに、シールド層１４は、外部からの侵入ノイズを遮蔽する。このように、シールド層１４を配置することにより、電磁波ノイズを遮蔽することによって、システムＬＳＩ自身が誤動作を引き起こすのを防止することができる。すなわち、シールド層１４をロジック部１２上及びメモリ部１１上に配置することにより、電磁障害によってシステムＬＳＩが悪影響を受けるのを抑制することができる。
【００２７】
シールド層１４は高周波回路（例えば、２０ＭＨｚ以上で動作する回路）上に配置すると、大きな効果を得ることができる。高周波回路としては、前述したＰＬＬ、あるいはＣＰＵ、メモリインターフェース、各種高速インターフェース、各メモリ回路、コントローラ、書き込み回路、読み出し回路などを挙げることができるが、その他の高周波回路でも同様の効果が得られる。
【００２８】
［第２実施形態］
第２実施形態のメモリ装置について説明する。まず、メモリ装置のレイアウトについて述べる。
【００２９】
図９及び図１０は、第２実施形態のメモリ装置のレイアウトを示す平面図である。図９はシールド層が配置されている状態、図１０はシールド層が省略された状態を示す。
【００３０】
図１０に示すように、シリコン半導体基板２０の主面の中央付近にはメモリ部１１が配置されている。メモリ部１１には、メモリ回路、例えばＮＡＮＤ、またはＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭ、ＮＯＲ、さらにこれらのコントローラ、書き込み回路、読み出し回路が形成されている。
【００３１】
さらに、図９及び図１０に示すように、半導体基板２０の端部周辺にはパッド１３が配置されている。図９に示すように、パッド１３上を除く半導体基板２０の主面上の全面には、シールド層１４が配置されている。シールド層１４は主面上の全面に配置されていることが望ましいが、少なくともメモリ部１１上に配置されていればよい。
【００３２】
シールド層１４は、金属膜、例えばアルミニウム膜などから形成され、電磁波を遮蔽する。シールド層１４は、電磁波を遮蔽できるものであれば、絶縁膜で形成されていてもよい。パッド１３は外部との接続用端子であり、ボンディングワイヤあるいは半田バンプ（図示せず）などにより外部に電気的に接続される。
【００３３】
次に、図１１を参照してメモリ装置の断面構造について述べる。
【００３４】
図１１は、第２実施形態のメモリ装置の断面図であり、図１０における１１Ｘ−１１Ｘ線に沿った断面を示す。
【００３５】
図示するように、半導体基板２０の主面上にはメモリ部１１が配置されている。半導体基板２０の各端部の周辺領域上には層間絶縁膜１５が形成されている。さらに、層間絶縁膜１５上にはパッド１３が配置されている。
【００３６】
メモリ部１１上、及び層間絶縁膜１５上には絶縁膜１６が形成されている。さらに、絶縁膜１６上にはシールド層１４が形成されている。すなわち、シールド層１４は、メモリ部１１上、及び層間絶縁膜１５上に配置されている。パッド１３上にはシールド層１４が配置されていない。
【００３７】
第２実施形態では、シールド層１４をメモリ部１１上に配置することにより、シールド層１４はメモリ部１１から発生する放射ノイズを遮蔽する。さらに、シールド層１４は、外部からの侵入ノイズを遮蔽する。このように、シールド層１４を配置することにより、電磁波ノイズを遮蔽することによって、メモリ装置自身が誤動作を引き起こすのを防止することができる。すなわち、シールド層１４をメモリ部１１上に配置することにより、電磁障害によってメモリ装置が悪影響を受けるのを抑制することができる。その他の構成及び効果は前記第１実施形態と同様である。
【００３８】
［第３実施形態］
第３実施形態の表面照射型の固体撮像装置について説明する。まず、表面照射型の固体撮像装置のレイアウトについて述べる。
【００３９】
図１２及び図１３は、第３実施形態の固体撮像装置のレイアウトを示す平面図である。図１２はシールド層が配置されている状態、図１３はシールド層が省略された状態を示す。
【００４０】
図１３に示すように、シリコン半導体基板３０の主面の中央付近にはセンサ部３１が配置され、センサ部３１の周囲にはロジック部１２が配置されている。また、センサ部３１の周囲の一部にはメモリ部１１が配置されている。センサ部３１には、光電変換回路（例えば、フォトダイオード）、及びトランジスタを含む回路が形成されている。フォトダイオードは入射光を電気信号に変換する。トランジスタは、フォトダイオードにより変換された電気信号を処理してロジック部１２に出力する。
【００４１】
ロジック部１２には、ロジック回路、例えばＰＬＬ、またはＣＰＵなどが形成されている。メモリ部１１には、メモリ回路、例えばＮＡＮＤ、またはＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭ、ＮＯＲ、さらにこれらのコントローラ、書き込み回路、読み出し回路が形成されている。
【００４２】
また、図１２及び図１３に示すように、半導体基板３０の端部周辺にはパッド１３が配置されている。図１２に示すように、センサ部３１上及びパッド１３上を除く半導体基板３０の主面上の全面には、シールド層１４が配置されている。シールド層１４は、センサ部３１上及びパッド１３上を除く主面上の全面に配置されていることが望ましいが、少なくともロジック部１２上あるいはメモリ部１１上に配置されていればよい。
【００４３】
シールド層１４は、金属膜、例えばアルミニウム膜などから形成され、電磁波を遮蔽する。シールド層１４は、電磁波を遮蔽できるものであれば、絶縁膜内に金属が含まれるシート等で形成されていてもよい。パッド１３は外部との接続用端子であり、ボンディングワイヤあるいは半田バンプ（図示せず）などにより外部に電気的に接続される。
【００４４】
次に、図１４を参照して表面照射型の固体撮像装置の断面構造について述べる。
【００４５】
図１４は、第３実施形態の固体撮像装置の断面図であり、図１３における１４Ｘ−１４Ｘ線に沿った断面を示す。
【００４６】
図示するように、半導体基板３０の主面上の中央付近にはセンサ部３１が配置され、半導体基板３０の主面上のセンサ部３１の周囲にはロジック部１２が配置されている。また、半導体基板３０のセンサ部３１の周囲の一部にはメモリ部１１が配置されている。半導体基板３０の各端部の周辺領域上には層間絶縁膜１５が形成されている。さらに、層間絶縁膜１５上にはパッド１３が配置されている。
【００４７】
メモリ部１１上、ロジック部１２上、及び層間絶縁膜１５上には絶縁膜１６が形成されている。さらに、絶縁膜１６上にはシールド層１４が形成されている。すなわち、シールド層１４は、ロジック部１２上、メモリ部１１上、及び層間絶縁膜１５上に配置されている。センサ部３１上及びパッド１３上にはシールド層１４が配置されていない。
【００４８】
以下に、図１５を参照して表面照射型の固体撮像装置におけるセンサ部の断面構造について述べる。
【００４９】
図１５は、第３実施形態の固体撮像装置におけるセンサ部の断面図である。
【００５０】
図示するように、半導体基板３０にはフォトダイオード３２が形成されている。フォトダイオード３２間の半導体基板３０にはウェル領域３０Ａが形成され、ウェル領域３０Ａにはトランジスタ３３が形成されている。
【００５１】
さらに、フォトダイオード３２上及びトランジスタ３３上を含む半導体基板３０上には、多層配線層３４が形成されている。多層配線層３４は、層間絶縁膜３５と配線層３６が積層された構造を有する。
【００５２】
多層配線層３４上にはカラーフィルタ３７が形成され、カラーフィルタ３７上にはマイクロレンズ３８が形成されている。カラーフィルタ３７は、フォトダイオード３２に対応するように配置され、赤（Ｒ）または緑（Ｇ）、青（Ｂ）のフィルタから成る。さらに、マイクロレンズ３８は、カラーフィルタ３７に対応するように配置されている。
【００５３】
第３実施形態では、シールド層１４をロジック部１２上及びメモリ部１１上に配置することにより、シールド層１４はロジック部１２及びメモリ部１１から発生する放射ノイズを遮蔽する。さらに、シールド層１４は、外部からの侵入ノイズを遮蔽する。このように、シールド層１４を配置することにより、電磁波ノイズを遮蔽することによって、固体撮像装置自身が誤動作を引き起こすのを防止することができる。すなわち、シールド層１４をロジック部１２上及びメモリ部１１上に配置することにより、電磁障害によって固体撮像装置が悪影響を受けるのを抑制することができる。なお、固体撮像装置は、ＣＭＯＳイメージセンサあるいはＣＣＤイメージセンサのいずれであってもよい。その他の構成及び効果は前記第１実施形態と同様である。
【００５４】
［第４実施形態］
第４実施形態の裏面照射型の固体撮像装置について説明する。まず、裏面照射型の固体撮像装置のレイアウトについて述べる。
【００５５】
図１６及び図１７は、第４実施形態の裏面照射型の固体撮像装置のレイアウトを示す平面図である。図１６はシールド層が配置されている状態、図１７はシールド層が省略された状態を示す。
【００５６】
図１７に示すように、シリコン半導体基板４０の主面の中央付近にはセンサ部３１が配置され、センサ部３１の周囲にはロジック部１２が配置されている。また、センサ部３１の周囲の一部にはメモリ部１１が配置されている。センサ部３１には、光電変換回路（例えば、フォトダイオード）、及びトランジスタを含む回路が形成されている。フォトダイオードは入射光を電気信号に変換する。トランジスタは、フォトダイオードにより変換された電気信号を処理してロジック部１２に出力する。
【００５７】
ロジック部１２には、ロジック回路、例えばＰＬＬ、またはＣＰＵなどが形成されている。メモリ部１１には、メモリ回路、例えばＮＡＮＤ、またはＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭ、ＮＯＲ、さらにこれらのコントローラ、書き込み回路、読み出し回路が形成されている。
【００５８】
また、図１６及び図１７に示すように、半導体基板４０の端部周辺にはパッド１３が配置されている。図１６に示すように、パッド１３上を除く半導体基板４０の主面上の全面には、シールド層１４が配置されている。シールド層１４は、パッド１３上を除く主面上の全面に配置されていることが望ましいが、少なくともロジック部１２上あるいはメモリ部１１上、センサ部３１上に配置されていればよい。
【００５９】
シールド層１４は、金属膜、例えばアルミニウム膜などから形成され、電磁波を遮蔽する。シールド層１４は、電磁波を遮蔽できるものであれば、絶縁膜で形成されていてもよい。パッド１３は外部との接続用端子であり、ボンディングワイヤあるいは半田バンプなどにより外部に電気的に接続される。
【００６０】
次に、図１８及び図１９を参照して裏面照射型の固体撮像装置の断面構造について述べる。
【００６１】
図１８は、第４実施形態の固体撮像装置の断面図であり、図１７における１８Ｘ−１８Ｘ線に沿った断面を示す。
【００６２】
図示するように、半導体基板４０の主面上の中央付近にはセンサ部３１が配置され、半導体基板４０の主面上のセンサ部３１の周囲にはロジック部１２が配置されている。また、半導体基板４０のセンサ部３１の周囲の一部にはメモリ部１１が配置されている。半導体基板４０の各端部の周辺領域上には層間絶縁膜１５が形成されている。さらに、層間絶縁膜１５上にはパッド１３が配置されている。
【００６３】
メモリ部１１上、ロジック部１２上、及び層間絶縁膜１５上には絶縁膜１６が形成されている。さらに、センサ部３１上及び絶縁膜１６上にはシールド層１４が形成されている。すなわち、シールド層１４は、センサ部３１上、メモリ部１１上、及びロジック部１２上に配置されている。パッド１３上にはシールド層１４が配置されていない。
【００６４】
また、図１９は、第４実施形態の変形例の固体撮像装置の断面図であり、図１７における１８Ｘ−１８Ｘ線に沿った断面を示す。
【００６５】
図１９に示す固体撮像装置が、図１８に示した固体撮像装置と異なるのは、センサ部３１に換えてセンサ／ロジック部３１Ａを備える点である。センサ／ロジック部３１Ａは、センサ部とロジック部の一部を有する。センサ部は、光電変換回路（例えば、フォトダイオード）、及びトランジスタを含む回路を有する。ロジック部は、ロジック回路、例えばＰＬＬ、またはＣＰＵを有する。その他の構成は、図１８に示した断面構造と同様である。図１９に示した変形例では、ロジック回路の一部をセンサ部と同じ領域に形成できるため、図１８に示した固体撮像装置に比べて、チップサイズを小さくすることができる。
【００６６】
以下に、図２０を参照して裏面照射型の固体撮像装置におけるセンサ部の断面構造について述べる。
【００６７】
図２０は、第４実施形態の固体撮像装置におけるセンサ部の断面図である。
【００６８】
図示するように、半導体基板４０にはフォトダイオード３２が形成されている。フォトダイオード３２間の半導体基板４０にはウェル領域４０Ａが形成され、ウェル領域４０Ａにはトランジスタ３３が形成されている。
【００６９】
フォトダイオード３２上及びトランジスタ３３上を含む半導体基板４０上には、多層配線層３４が形成されている。多層配線層３４は、層間絶縁膜３５と配線層３６が積層された構造を有する。さらに、多層配線層３４上にはシールド層１４が形成されている。
【００７０】
また、半導体基板４０の主面と平行な裏面上にはカラーフィルタ３７が形成され、カラーフィルタ３７上にはマイクロレンズ３８が形成されている。カラーフィルタ３７は、フォトダイオード３２に対応するように配置され、赤（Ｒ）または緑（Ｇ）、青（Ｂ）のフィルタから成る。さらに、マイクロレンズ３８は、カラーフィルタ３７に対応するように配置されている。
【００７１】
第４実施形態及び変形例では、シールド層１４をロジック部１２上、メモリ部１１上、及びセンサ部３１（またはセンサ／ロジック部３１Ａ）上に配置することにより、シールド層１４はロジック部１２、メモリ部１１、及びセンサ部３１（またはセンサ／ロジック部３１Ａ）から発生する放射ノイズを遮蔽する。さらに、シールド層１４は、外部からの侵入ノイズを遮蔽する。このように、シールド層１４を配置することにより、電磁波ノイズを遮蔽することによって、固体撮像装置自身が誤動作を引き起こすのを防止することができる。すなわち、シールド層１４をロジック部１２上、メモリ部１１上、及びセンサ部３１（またはセンサ／ロジック部３１Ａ）上に配置することにより、電磁障害によって固体撮像装置が悪影響を受けるのを抑制することができる。
【００７２】
なお、固体撮像装置は、ＣＭＯＳイメージセンサあるいはＣＣＤイメージセンサのいずれであってもよい。その他の構成及び効果は前記第１実施形態と同様である。
【００７３】
また、第４実施形態及び変形例では、半導体基板４０の多層配線層３４が形成される主面（以下、第１主面）側にパッド１３が配置される例を示したが、パッド１３は第１主面側と反対側の主面（以下、第２主面）側、すなわちカラーフィルタ３７、マイクロレンズ３８が形成された面側に配置される場合もある。この場合、シールド層１４は、センサ部３１上、メモリ部１１上、及びロジック部１２上を含む第１主面上の全面に配置されていることが望ましいが、少なくともセンサ部３１上あるいはメモリ部１１上、ロジック部１２上のいずれかに配置されていればよい。
【００７４】
［第５実施形態］
第５実施形態では、シールド層と、基準電位に接続された配線とを複数のコンタクトビアにて接続した半導体装置について説明する。この第５実施形態は前述した第１〜第４実施形態に適用可能である。
【００７５】
図２１は第５実施形態の半導体装置の平面図であり、図２２は図２１に示した半導体装置におけるコンタクトビアとパッドの断面図である。
【００７６】
図２１に示すように、シリコン半導体基板５０の端部周辺にはパッド１３が配置されている。パッド１３上を除く半導体基板５０の主面上には、シールド層１４が配置されている。シールド層１４内には、複数のコンタクトビア５１が配置されている。
【００７７】
図２２に示す断面図を用いて説明すると、半導体基板５０上には層間絶縁膜５２が形成され、層間絶縁膜５２上には基準電位、例えば接地電位が供給される接地配線５３が形成されている。接地配線５３上には層間絶縁膜５４が形成され、層間絶縁膜５４上にはシールド層１４が形成されている。さらに、シールド層１４上及び層間絶縁膜５４上にはポリイミド層５５が形成されている。
【００７８】
接地配線５３とシールド層１４との間にはコンタクトビア５１が形成され、コンタクトビア５１は接地配線５３とシールド層１４とを電気的に接続している。接地配線５３は、コンタクトビア５１Ａによりパッド１３に電気的に接続されている。このパッド１３には接地電位が供給されているため、コンタクトビア５１Ａ，５１、接地配線５３、及びシールド層１４は接地電位を有する。
【００７９】
ここでは、基準電位を接地電位としたが、基準電位は接地電位以外の固定電位であってもよい。
【００８０】
第５実施形態によれば、半導体装置の上部に配置したシールド層１４と接地配線５３とを複数のコンタクトビア５１にて接続することにより、接地配線５３のインピーダンスを低下させることができる。同様に、シールド層１４と接地配線５３とを複数のコンタクトビア５１で接続すること、すなわち多点にて接地を取る配線レイアウトにより、シールド層１４を接地プレートとして用いることができる。これにより、放射ノイズ及び侵入ノイズを抑えることができる。
【００８１】
［第６実施形態］
第６実施形態では、シールド層に複数のワイヤを直接ボンディングする例を説明する。この第６実施形態は前述した第１〜第４実施形態に適用可能である。
【００８２】
図２３は、第６実施形態の半導体装置の平面図である。
【００８３】
図示するように、シリコン半導体基板６０の端部周辺にはパッド１３が配置されている。パッド１３上を除く半導体基板６０の主面上には、シールド層１４が配置されている。シールド層１４上にはポリイミド層５５が形成されている。ポリイミド層５５の一部は除去され、シールド層１４が露出された開口部５５Ａが形成されている。露出されたシールド層１４には複数のワイヤ６１がボンディングされており、これらワイヤ６１は外部の端子６２に接続されている。
【００８４】
また、図２４は第６実施形態の変形例の半導体装置の平面図である。
【００８５】
図示するように、パッド１３上を除く半導体基板６０の主面上には、シールド層１４が配置されている。シールド層１４上にはポリイミド層５５が形成されている。パッド１３間の中央部のポリイミド層５５の大部分は除去され、シールド層１４が露出された開口部５５Ａが形成されている。露出されたシールド層１４には複数のワイヤ６１がボンディングされており、これらワイヤ６１は外部の端子６２に接続されている。なお、ポリイミド層５５に換えて、絶縁膜、例えばシリコン酸化膜、シリコン窒化膜等を用いても良い。
【００８６】
第６実施形態及びその変形例では、シールド層１４の表面を露出させることでパッド１３を介すことなく、シールド層１４に複数のワイヤ６１を直接ボンディングすることができる。これにより、接地配線のインピーダンスを低下させることができる。
【００８７】
以上説明したように前述した実施形態によれば、半導体基板上にシールド層を設けることにより、チップサイズを大きくすることなく、電磁適合性（ＥＭＣ）の問題を改善することが可能である。
【００８８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８９】
１０…シリコン半導体基板（チップ）、１１…メモリ部、１２…ロジック部、１３…パッド、１４…シールド層、１５…層間絶縁膜、１６…絶縁膜、１７…シリコン窒化膜、１８…反射防止膜、１９…レジスト膜、２０…シリコン半導体基板、２１…絶縁膜、２１Ａ…側壁絶縁膜、３０…シリコン半導体基板、３０Ａ…ウェル領域、３１…センサ部、３１Ａ…センサ／ロジック部、３２…フォトダイオード、３３…トランジスタ、３４…多層配線層、３５…層間絶縁膜、３６…配線層、３７…カラーフィルタ、３８…マイクロレンズ、４０…シリコン半導体基板、４０Ａ…ウェル領域、５０…シリコン半導体基板、５１，５１Ａ…コンタクトビア、５２…層間絶縁膜、５３…接地配線、５４…層間絶縁膜、５５…ポリイミド層、５５Ａ…開口部、６０…シリコン半導体基板、６１…ワイヤ、６２…外部の端子。
【特許請求の範囲】
【請求項１】
第１主面と第２主面とを有する半導体基板と、
前記第１主面上に形成され、入射光を電気信号に変換するセンサ部と、
前記第１主面上に形成されたロジック回路と、
前記センサ部及び前記ロジック回路上に形成され、電磁波を遮断するシールド層と、
前記第２主面上に配置されたカラーフィルタと、
前記カラーフィルタ上に配置されたマイクロフィルタと、
を具備することを特徴とする半導体装置。
【請求項２】
前記センサ部と前記シールド層との間に配線層が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成されたロジック回路と、
前記半導体基板上に形成されたパッドと、
前記パッド上を除く、前記ロジック回路上に形成され、電磁波を遮蔽するシールド層と、
を具備することを特徴とする半導体装置。
【請求項４】
前記半導体基板上に形成されたメモリ回路をさらに具備し、
前記シールド層は前記メモリ回路上に配置されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上に形成され、入射光を電気信号に変換するセンサ部と、
前記センサ部上に配置されたカラーフィルタと、
前記カラーフィルタ上に配置されたマイクロフィルタと、
前記半導体基板上に形成されたロジック回路と、
前記半導体基板上に形成されたパッドと、
前記センサ部及び前記パッドを除く、前記ロジック回路上に形成され、電磁波を遮断するシールド層と、
を具備することを特徴とする半導体装置。
【請求項１】
第１主面と第２主面とを有する半導体基板と、
前記第１主面上に形成され、入射光を電気信号に変換するセンサ部と、
前記第１主面上に形成されたロジック回路と、
前記センサ部及び前記ロジック回路上に形成され、電磁波を遮断するシールド層と、
前記第２主面上に配置されたカラーフィルタと、
前記カラーフィルタ上に配置されたマイクロフィルタと、
を具備することを特徴とする半導体装置。
【請求項２】
前記センサ部と前記シールド層との間に配線層が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成されたロジック回路と、
前記半導体基板上に形成されたパッドと、
前記パッド上を除く、前記ロジック回路上に形成され、電磁波を遮蔽するシールド層と、
を具備することを特徴とする半導体装置。
【請求項４】
前記半導体基板上に形成されたメモリ回路をさらに具備し、
前記シールド層は前記メモリ回路上に配置されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上に形成され、入射光を電気信号に変換するセンサ部と、
前記センサ部上に配置されたカラーフィルタと、
前記カラーフィルタ上に配置されたマイクロフィルタと、
前記半導体基板上に形成されたロジック回路と、
前記半導体基板上に形成されたパッドと、
前記センサ部及び前記パッドを除く、前記ロジック回路上に形成され、電磁波を遮断するシールド層と、
を具備することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１３−１１０１９１（Ｐ２０１３−１１０１９１Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５２４３９（Ｐ２０１１−２５２４３９）
【出願日】平成２３年１１月１８日（２０１１．１１．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月１８日（２０１１．１１．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]