半導体集積チップ
【課題】 ＬＳＩチップ内にＰＭＣを配置した場合でも自動配置／配線ツールを用いて自動配線を行うことができるようにすること。
【解決手段】 Ｉ／Ｏセル１１とパッド１２とを備えたＬＳＩチップ１であって、ＬＳＩ回路１３と、メタル配線３の容量測定を行うためのプロセスモニタとを備え、プロセスモニタのＰＭＣ２ａ、２ｂの配置とメタル配線３とを、セルの配置とメタル配線を自動的に行う配置／配線ツールを用いて行うようにした。
【解決手段】 Ｉ／Ｏセル１１とパッド１２とを備えたＬＳＩチップ１であって、ＬＳＩ回路１３と、メタル配線３の容量測定を行うためのプロセスモニタとを備え、プロセスモニタのＰＭＣ２ａ、２ｂの配置とメタル配線３とを、セルの配置とメタル配線を自動的に行う配置／配線ツールを用いて行うようにした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積チップに係わり、特にプロセスモニタを有する半導体集積チップに好適なものである。
【背景技術】
【０００２】
半導体プロセスにおいてウェハ上にパターンを作成する際には、ウェハ面内の各ウェハ、或いは各ロットにおける素子の特性のばらつきをモニタするために、トランジスタ、容量値、或いは抵抗値を調べるためのプロセスモニタを配置することは重要である。
一般的に半導体のプロセスモニタは、多数の半導体集積回路（以下、ＬＳＩ（Large Scale Integration）回路という）を１チップ化した半導体集積チップ（以下、ＬＳＩチップという）とは別領域に配置される。
例えば図５に示すようにＬＳＩチップ１００を囲むスクライブライン１０１内に配置したり、図６に示すようにＬＳＩチップ１００と同一のウェハ内にプロセスモニタチップ１０２を配置したりするようにしていた。
しかしながら、図５に示すようにスクライブライン１０１にプロセスモニタを配置した場合は、細長い領域に配線を行ってモニタ専用のセルを作成する必要があるため、ＬＳＩチップ１００内における実際の配線とは条件がずれてしまう。またスクライブライン１０１は面積が狭いため、長い配線を引き回すのが難しい。さらにスクライブライン１０１は他の目的で使用されている場合もあり、ウェハ面内に均等にプロセスモニタを配置することが困難である等の問題点があった。
一方、図６に示すようにウェハ上にＬＳＩチップ１００とプロセスモニタチップ１０２を混載した場合は、専用のプロセスモニタ領域があるため、配線を実際の配線に近い状態でデザインすることができる。またウェハ内に均等に領域が作り込まれるため面内分布を測定することができる。しかしながら、この場合はウェハ上のＬＳＩチップ１００の領域が減少するため、チップコストが高くなるという欠点があった。
そこで、例えばＬＳＩチップ内にプロセスモニタセル（ＰＭＣ）を作り込むことが考えられる。ＬＳＩチップ内にＰＭＣを作り込んだ場合はパッド数が多少増えるが、上記図６に示したようにＬＳＩチップ１００とは別にプロセスモニタチップ１０２を設けた場合のようにＬＳＩチップの数が大幅に減少することはない。またウェハ面内にも均一に配置することができるようになる。
【０００３】
ところで、一般的にＬＳＩチップは自動的にセルの配置と、その配線を行うことができる自動配置／配線ツールを用いて作成するようにしているため、ＬＳＩチップ内にプロセスモニタを作り込む場合には、プロセスモニタも１つのプロセスモニタセル（以下、「ＰＭＣ」という）として作成して配置させる方法がある。この場合、自動配置／配線ツールにより自動配置したセル内において使用しているメタルと、自動配線したメタルとのショートを防ぐため、セル内に配線が入り込まないようにメタルブロック用のカバーを設ける必要がある。例えば、ＰＭＣ内において３層メタルまで使用していた場合には、３層メタルまでをブロックするカバーをＰＭＣ内に設けることにより、自動配線は４層メタル以上でなければＰＭＣ上部を通過できなくなる。即ち、ＰＭＣ内において使用されるメタルの層数が多くなればなるほどＰＭＣ上部を通過できなくなるメタル層も増えることになる。
図７は、従来のＬＳＩチップの全体の構成を示した図である。
この場合、ＬＳＩチップ１１０の外周には、多数のＩ／Ｏセル１１とＰＡＤ１２とが配置されている。Ｉ／Ｏセル１１の内側には、複数のＬＳＩ回路１３、１３・・・と、１つのＰＭＣ２とが配置されている。これらＬＳＩ回路１３及びＰＭＣ２は配線によりＩ／Ｏセル１１と接続されることになるが、この場合、ＰＭＣ２には上部配線をブロックするカバーがかかっているため、ＬＳＩ回路１３とＩ／Ｏセル１１とを接続する配線の内、一点鎖線で示した配線１４はＰＭＣ２を迂回するように引き回されることになる。
なお、先行文献としてはチップ上に格子状に配置した複数の測定ユニットを持ち、電気的にユニットを選択することにより、各ユニットの素子を評価する半導体特性評価装置などが挙げられる（特許文献１）。
【特許文献１】特許第３５９２３１６号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記図７に示すようにＬＳＩ回路１３とＩ／Ｏセル１１とを繋ぐ配線の一部を、ＰＭＣ２を迂回するように引き回した場合は、配線の制約が著しく増えるため、自動配置／配線ツールによるセルの配置、及び配線自体が収束しなくなるおそれがあった。
そこで、本発明はこのような点を鑑みてなされたものであり、ＬＳＩチップ内にＰＭＣを配置した場合でも、自動配置／配線ツールを使用して自動配線を行うことができるＬＳＩチップを提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、請求項１に記載の発明は、入出力セルとパッドとを備えた半導体集積チップであって、半導体集積回路と、メタル配線の容量測定を行うためのプロセスモニタとを備え、前記プロセスモニタのセル配置とメタル配線とを、セルの配置とメタル配線を自動的に行う配置／配線ツールを用いて行うようにしたことを特徴とする。
また請求項２に記載の発明は、請求項１に記載の半導体集積チップにおいて、前記メタル配線は、前記プロセスモニタのプロセスモニタ回路を有する第１セルと、前記メタル配線の終端を指定する終端部を有する第２セルとの間に配線されることを特徴とする。
また請求項３に記載の発明は、請求項２に記載の半導体集積チップにおいて、前記第１セルと第２セルとの間には前記メタル配線の通過点を指定する端子を有するセルが配置されていることを特徴とする。
【発明の効果】
【０００６】
請求項１に記載の発明によれば、プロセスモニタにおいて容量測定に使用するメタル配線を、配置／配線ツールを使用して作成することにより、プロセスモニタセルのサイズを小型化することができると共に、容量測定に使用するメタル配線を跨ぐような配線が可能になる。これにより、半導体集積チップにプロセスモニタを組み込んだ場合でも、自動配置／配線ツールによる配線が可能になる。
また請求項２に記載の発明によれば、プロセスモニタの容量測定の対象となる配線部分を、配置／配線ツールを用いて作成することが可能となる。
また請求項３に記載の発明によれば、プロセスモニタの容量測定の対象となる配線部分の長さを、配置／配線ツールを用いて調整することが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下に図面を参照して本発明の実施形態を詳細に説明する。
図１は本発明の実施形態に係るＬＳＩチップの全体の構成を示した図である。
この図１に示すＬＳＩチップ１の外周には、多数のＩ／Ｏセル（入出力セル）１１とＰＡＤ１２とが配置されている。Ｉ／Ｏセル１１の内側には、複数のＬＳＩ回路１３、１３・・・と、プロセスモニタを構成する２つのプロセスモニタセル（ＰＭＣ）２ａ、２ｂが設けられている。これら複数のＬＳＩ回路１３、１３・・・と、プロセスモニタを構成するＰＭＣ（第１セル）２ａとＰＭＣ（第２セル）２ｂは、自動配置／配線ツールにより自動配置するようにしている。また、ＬＳＩ回路１３、１３間を繋ぐ配線１４、及びＩ／Ｏセル１１とＬＳＩ回路１３とを繋ぐ配線１４に加えて、プロセスモニタにおいて容量測定に使用するメタル配線３を自動配置／配線ツールにより配線するようにしている。
このようにすると、ＬＳＩ回路１３同士や、ＬＳＩ回路１３とＩ／Ｏセル１１を接続するための配線１４は、ＰＭＣ２ａとＰＭＣ２ｂ間のメタル配線３を跨ぐことができるようになる。つまり、図７に示した従来のＬＳＩチップ１１０においては、プロセスモニタにおいて容量測定に使用するメタル配線をＰＭＣ２内に形成していくため、ＰＭＣ２のサイズが大きくなると共に、ＬＳＩ回路１３とＩ／Ｏセル１１とを繋ぐ配線の一部を、ＰＭＣ２を迂回するように引き回す必要があった。これに対して、本実施形態のＬＳＩチップにおいては、プロセスモニタにおいて容量測定に使用するメタル配線３を自動配置／配線ツールにより配線するようにしたことで、プロセスモニタを構成するＰＭＣ２ａ、２ｂを小型化することができると共に、ＬＳＩ回路１３とＩ／Ｏセル１１とを繋ぐ配線１４を、メタル配線３を跨ぐように配線することができるようになる。これにより、半導体集積チップにプロセスモニタを組み込んだ場合でも、自動配置／配線ツールによる配線が可能になる。
ここで、メタルの配線容量を測定するプロセスモニタの構成例について説明する。なお、本実施形態では素子の容量を評価する公知のＣＢＣＭ（Charge-Based Capacitance Measurement）法を例に挙げて説明する。
【０００８】
図２はプロセスモニタの構成例を示した図である。
この図２に示すプロセスモニタは２つのＰＭＣ（プロセスモニタセル）２ａ、２ｂとからなる。ＰＭＣ２ａは２個のＰｃｈトランジスタＭＰ１、ＭＰ２と２個のＮｃｈトランジスタＭＮ１、ＭＮ２により構成される。
ＰｃｈトランジスタＭＰ１は、基板が電源ＶＣＣ、ソースが電源ＶＤＤ１、ドレインがノードＱ１、ゲートが入力端子ＧＰに夫々接続される。またＰｃｈトランジスタＭＰ２は、基板が電源ＶＣＣ、ソースが電源ＶＤＤ２、ドレインがノードＱ２、ゲートが入力端子ＧＰに夫々接続される。またＮｃｈトランジスタＭＮ１は、基板がＧＮＤ、ソースがＧＮＤ、ドレインがノードＱ１、ゲートは入力端子ＧＮに夫々接続される。またＮｃｈトランジスタＭＮ２は、基板がＧＮＤ、ソースがＧＮＤ、ドレインがノードＱ２、ゲートが入力端子ＧＮに夫々接続される。
なお、電源ＶＣＣ、電源ＶＤＤ１、電源ＶＤＤ２は同電位の電源である。ノードＱ１はメタルＲ１に接続される。ノードＱ２はメタルＲ２に接続される。メタルＲ１とメタルＲ２は同じ形状構成のメタルであり、メタルＲ１とＧＮＤ間の容量、メタルＲ２とＧＮＤ間の容量は共にＣｒｅｆとなっている。
ＰＭＣ２ａのメタルＲ２は、ＰＭＣ２ａの外側でメタルＲ３に接続される。メタルＲ３はツールが自動に配線する部分であり、ＣＢＣＭ法で容量評価の対象となる部分である。評価対象部分の容量はＲ３とＧＮＤ間のＣｍｅｔである。
ＰＭＣ２ｂは自動配線の終端Ｅを決めるためのセルであり実際の素子は入っていない。これは自動配置／配線ツールにより配線させるためには、回路上の２点を指定する必要があるため、終端Ｅを持った空のセルであるＰＭＣ２ｂを回路上に配置することで、ＰＭＣ２ａのメタルＲ２とＰＭＣ２ｂの終端Ｅの間を自動配線させることができる。なお、ＰＭＣ２ａは１つのセルとして作っておくことが望ましい。
また、自動配線部分は特定のメタルに指定することも可能であるため、例えば、メタルＲ３を４層メタルだけにすることもできる。その場合は、メタルＲ２はメタルＲ３との接続位置を４層メタルにしておき、メタルＲ１の形状はメタルＲ２にあわせれば良い。
【０００９】
図２に示したような構成のプロセスモニタに対して図３のような波形の信号ＧＰ、ＧＮを入力することにより、メタルＲ３の容量Ｃｍｅｔを評価することができる。
この図３に示す期間Ｔ０において、ＰｃｈトランジスタＭＰ１、ＭＰ２はＯＦＦし、ＮｃｈトランジスタＭＮ１、ＭＮ２がＯＮするため、ノードＱ１、Ｑ２はディスチャージされる。これに伴いメタルＲ１、Ｒ２、Ｒ３もディスチャージされる。
また、期間Ｔ１において、ＮｃｈトランジスタＭＮ１、ＭＮ２がＯＦＦするため、ディスチャージは終了する。期間Ｔ２において、ＰｃｈトランジスタＭＰ１、ＭＰ２はＯＮし、ＮｃｈトランジスタＭＮ１、ＭＮ２はＯＦＦを維持するため、ノードＱ１、Ｑ２はチャージされる。これに伴いメタルＲ１、Ｒ２、Ｒ３もチャージされる。つまり、メタルＲ１の容量ＣｒｅｆとメタルＲ２の容量Ｃｒｅｆ、及びメタルＲ３の容量Ｃｍｅｔがチャージされる。
期間Ｔ３において、ＰｃｈトランジスタＭＰ１、ＭＰ２がＯＦＦするためチャージは終了する。
期間Ｔ４において、ＰｃｈトランジスタＭＰ１、ＭＰ２はＯＦＦを維持し、ＮｃｈトランジスタＭＮ１、ＭＮ２がＯＮするため、ノードＱ１、Ｑ２は再びディスチャージされる。この期間Ｔ０〜Ｔ４までのサイクルを連続して行ない、電源ＶＤＤ１からノードＱ１へ流れる電流と、電源ＶＤＤ２からノードＱ２へ流れる電流とを測定し、その差分を求めることにより、共通の容量Ｃｒｅｆを差し引いた容量Ｃｍｅｔを評価することができる。
このように本実施形態では、ＰＭＣをツールで自動に配置／配線することにより、ＬＳＩチップの配線の迂回を回避することでＬＳＩ回路の性能を下げることなく、プロセスモニタを作り込むことができ、またウェハ内に均一にプロセスモニタを配置することも可能となる。
【００１０】
図４は、本発明の第２実施形態に係るＬＳＩチップの全体の構成を示した図である。なお、図４においては、ＬＳＩ回路及びＬＳＩ回路とＩ／Ｏセルとを繋ぐ配線は省略してあり、ＰＭＣとそれに接続される配線のみを示している。
この図４に示すＬＳＩチップにおいては、図２のＲ３に相当するＰＭＣ間の配線長を長く引き回す場合の方法を示したものであり、上述したＰＭＣ２ａとＰＭＣ２ｂの他に、配線３の通過点となるＰＭＣ２ｃ及びＰＭＣ２ｄが配置されている。
ＰＭＣ２ｃ、ＰＭＣ２ｄはそれぞれ端子Ｍ１、Ｍ２を備え、上記したＰＭＣ２ｂと同様に内部には素子を持たない。
これらＰＭＣ２ｃ、２ｄを回路上に設定し、且つ、ＬＳＩチップ内に配置することにより、ＰＭＣ２ａのメタルＲ２（図２参照）からＰＭＣ２ｃ上の端子Ｍ１へ配線され、この端子Ｍ１からＰＭＣ２ｄ上の端子Ｍ２へ配線され、さらに端子Ｍ２からＰＭＣ２ｂ上の終端Ｅに配線される。このように自動配置／配線ツールにより作成される配線３の長さを長くすると容量Ｃｍｅｔを大きくすることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態に係るＬＳＩチップの全体構成を示した図である。
【図２】プロセスモニタの構成例を示した図である。
【図３】プロセスモニタに入力する信号波形を示した図である。
【図４】本発明の第２実施形態に係るＬＳＩチップの全体構成を示した図である。
【図５】ウェハ上のＬＳＩチップとスクライブラインを示した図である。
【図６】ウェハ上にＬＳＩチップとプロセスモニタチップが混載されている場合を示した図である。
【図７】従来のＬＳＩチップの全体構成を示した図である。
【符号の説明】
【００１２】
１…ＬＳＩチップ、１１…Ｉ／Ｏセル、１１０…ＬＳＩチップ、１２…ＰＡＤ、１３…ＬＳＩ回路、２…ＰＭＣ、３…配線
【技術分野】
【０００１】
本発明は半導体集積チップに係わり、特にプロセスモニタを有する半導体集積チップに好適なものである。
【背景技術】
【０００２】
半導体プロセスにおいてウェハ上にパターンを作成する際には、ウェハ面内の各ウェハ、或いは各ロットにおける素子の特性のばらつきをモニタするために、トランジスタ、容量値、或いは抵抗値を調べるためのプロセスモニタを配置することは重要である。
一般的に半導体のプロセスモニタは、多数の半導体集積回路（以下、ＬＳＩ（Large Scale Integration）回路という）を１チップ化した半導体集積チップ（以下、ＬＳＩチップという）とは別領域に配置される。
例えば図５に示すようにＬＳＩチップ１００を囲むスクライブライン１０１内に配置したり、図６に示すようにＬＳＩチップ１００と同一のウェハ内にプロセスモニタチップ１０２を配置したりするようにしていた。
しかしながら、図５に示すようにスクライブライン１０１にプロセスモニタを配置した場合は、細長い領域に配線を行ってモニタ専用のセルを作成する必要があるため、ＬＳＩチップ１００内における実際の配線とは条件がずれてしまう。またスクライブライン１０１は面積が狭いため、長い配線を引き回すのが難しい。さらにスクライブライン１０１は他の目的で使用されている場合もあり、ウェハ面内に均等にプロセスモニタを配置することが困難である等の問題点があった。
一方、図６に示すようにウェハ上にＬＳＩチップ１００とプロセスモニタチップ１０２を混載した場合は、専用のプロセスモニタ領域があるため、配線を実際の配線に近い状態でデザインすることができる。またウェハ内に均等に領域が作り込まれるため面内分布を測定することができる。しかしながら、この場合はウェハ上のＬＳＩチップ１００の領域が減少するため、チップコストが高くなるという欠点があった。
そこで、例えばＬＳＩチップ内にプロセスモニタセル（ＰＭＣ）を作り込むことが考えられる。ＬＳＩチップ内にＰＭＣを作り込んだ場合はパッド数が多少増えるが、上記図６に示したようにＬＳＩチップ１００とは別にプロセスモニタチップ１０２を設けた場合のようにＬＳＩチップの数が大幅に減少することはない。またウェハ面内にも均一に配置することができるようになる。
【０００３】
ところで、一般的にＬＳＩチップは自動的にセルの配置と、その配線を行うことができる自動配置／配線ツールを用いて作成するようにしているため、ＬＳＩチップ内にプロセスモニタを作り込む場合には、プロセスモニタも１つのプロセスモニタセル（以下、「ＰＭＣ」という）として作成して配置させる方法がある。この場合、自動配置／配線ツールにより自動配置したセル内において使用しているメタルと、自動配線したメタルとのショートを防ぐため、セル内に配線が入り込まないようにメタルブロック用のカバーを設ける必要がある。例えば、ＰＭＣ内において３層メタルまで使用していた場合には、３層メタルまでをブロックするカバーをＰＭＣ内に設けることにより、自動配線は４層メタル以上でなければＰＭＣ上部を通過できなくなる。即ち、ＰＭＣ内において使用されるメタルの層数が多くなればなるほどＰＭＣ上部を通過できなくなるメタル層も増えることになる。
図７は、従来のＬＳＩチップの全体の構成を示した図である。
この場合、ＬＳＩチップ１１０の外周には、多数のＩ／Ｏセル１１とＰＡＤ１２とが配置されている。Ｉ／Ｏセル１１の内側には、複数のＬＳＩ回路１３、１３・・・と、１つのＰＭＣ２とが配置されている。これらＬＳＩ回路１３及びＰＭＣ２は配線によりＩ／Ｏセル１１と接続されることになるが、この場合、ＰＭＣ２には上部配線をブロックするカバーがかかっているため、ＬＳＩ回路１３とＩ／Ｏセル１１とを接続する配線の内、一点鎖線で示した配線１４はＰＭＣ２を迂回するように引き回されることになる。
なお、先行文献としてはチップ上に格子状に配置した複数の測定ユニットを持ち、電気的にユニットを選択することにより、各ユニットの素子を評価する半導体特性評価装置などが挙げられる（特許文献１）。
【特許文献１】特許第３５９２３１６号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記図７に示すようにＬＳＩ回路１３とＩ／Ｏセル１１とを繋ぐ配線の一部を、ＰＭＣ２を迂回するように引き回した場合は、配線の制約が著しく増えるため、自動配置／配線ツールによるセルの配置、及び配線自体が収束しなくなるおそれがあった。
そこで、本発明はこのような点を鑑みてなされたものであり、ＬＳＩチップ内にＰＭＣを配置した場合でも、自動配置／配線ツールを使用して自動配線を行うことができるＬＳＩチップを提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、請求項１に記載の発明は、入出力セルとパッドとを備えた半導体集積チップであって、半導体集積回路と、メタル配線の容量測定を行うためのプロセスモニタとを備え、前記プロセスモニタのセル配置とメタル配線とを、セルの配置とメタル配線を自動的に行う配置／配線ツールを用いて行うようにしたことを特徴とする。
また請求項２に記載の発明は、請求項１に記載の半導体集積チップにおいて、前記メタル配線は、前記プロセスモニタのプロセスモニタ回路を有する第１セルと、前記メタル配線の終端を指定する終端部を有する第２セルとの間に配線されることを特徴とする。
また請求項３に記載の発明は、請求項２に記載の半導体集積チップにおいて、前記第１セルと第２セルとの間には前記メタル配線の通過点を指定する端子を有するセルが配置されていることを特徴とする。
【発明の効果】
【０００６】
請求項１に記載の発明によれば、プロセスモニタにおいて容量測定に使用するメタル配線を、配置／配線ツールを使用して作成することにより、プロセスモニタセルのサイズを小型化することができると共に、容量測定に使用するメタル配線を跨ぐような配線が可能になる。これにより、半導体集積チップにプロセスモニタを組み込んだ場合でも、自動配置／配線ツールによる配線が可能になる。
また請求項２に記載の発明によれば、プロセスモニタの容量測定の対象となる配線部分を、配置／配線ツールを用いて作成することが可能となる。
また請求項３に記載の発明によれば、プロセスモニタの容量測定の対象となる配線部分の長さを、配置／配線ツールを用いて調整することが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下に図面を参照して本発明の実施形態を詳細に説明する。
図１は本発明の実施形態に係るＬＳＩチップの全体の構成を示した図である。
この図１に示すＬＳＩチップ１の外周には、多数のＩ／Ｏセル（入出力セル）１１とＰＡＤ１２とが配置されている。Ｉ／Ｏセル１１の内側には、複数のＬＳＩ回路１３、１３・・・と、プロセスモニタを構成する２つのプロセスモニタセル（ＰＭＣ）２ａ、２ｂが設けられている。これら複数のＬＳＩ回路１３、１３・・・と、プロセスモニタを構成するＰＭＣ（第１セル）２ａとＰＭＣ（第２セル）２ｂは、自動配置／配線ツールにより自動配置するようにしている。また、ＬＳＩ回路１３、１３間を繋ぐ配線１４、及びＩ／Ｏセル１１とＬＳＩ回路１３とを繋ぐ配線１４に加えて、プロセスモニタにおいて容量測定に使用するメタル配線３を自動配置／配線ツールにより配線するようにしている。
このようにすると、ＬＳＩ回路１３同士や、ＬＳＩ回路１３とＩ／Ｏセル１１を接続するための配線１４は、ＰＭＣ２ａとＰＭＣ２ｂ間のメタル配線３を跨ぐことができるようになる。つまり、図７に示した従来のＬＳＩチップ１１０においては、プロセスモニタにおいて容量測定に使用するメタル配線をＰＭＣ２内に形成していくため、ＰＭＣ２のサイズが大きくなると共に、ＬＳＩ回路１３とＩ／Ｏセル１１とを繋ぐ配線の一部を、ＰＭＣ２を迂回するように引き回す必要があった。これに対して、本実施形態のＬＳＩチップにおいては、プロセスモニタにおいて容量測定に使用するメタル配線３を自動配置／配線ツールにより配線するようにしたことで、プロセスモニタを構成するＰＭＣ２ａ、２ｂを小型化することができると共に、ＬＳＩ回路１３とＩ／Ｏセル１１とを繋ぐ配線１４を、メタル配線３を跨ぐように配線することができるようになる。これにより、半導体集積チップにプロセスモニタを組み込んだ場合でも、自動配置／配線ツールによる配線が可能になる。
ここで、メタルの配線容量を測定するプロセスモニタの構成例について説明する。なお、本実施形態では素子の容量を評価する公知のＣＢＣＭ（Charge-Based Capacitance Measurement）法を例に挙げて説明する。
【０００８】
図２はプロセスモニタの構成例を示した図である。
この図２に示すプロセスモニタは２つのＰＭＣ（プロセスモニタセル）２ａ、２ｂとからなる。ＰＭＣ２ａは２個のＰｃｈトランジスタＭＰ１、ＭＰ２と２個のＮｃｈトランジスタＭＮ１、ＭＮ２により構成される。
ＰｃｈトランジスタＭＰ１は、基板が電源ＶＣＣ、ソースが電源ＶＤＤ１、ドレインがノードＱ１、ゲートが入力端子ＧＰに夫々接続される。またＰｃｈトランジスタＭＰ２は、基板が電源ＶＣＣ、ソースが電源ＶＤＤ２、ドレインがノードＱ２、ゲートが入力端子ＧＰに夫々接続される。またＮｃｈトランジスタＭＮ１は、基板がＧＮＤ、ソースがＧＮＤ、ドレインがノードＱ１、ゲートは入力端子ＧＮに夫々接続される。またＮｃｈトランジスタＭＮ２は、基板がＧＮＤ、ソースがＧＮＤ、ドレインがノードＱ２、ゲートが入力端子ＧＮに夫々接続される。
なお、電源ＶＣＣ、電源ＶＤＤ１、電源ＶＤＤ２は同電位の電源である。ノードＱ１はメタルＲ１に接続される。ノードＱ２はメタルＲ２に接続される。メタルＲ１とメタルＲ２は同じ形状構成のメタルであり、メタルＲ１とＧＮＤ間の容量、メタルＲ２とＧＮＤ間の容量は共にＣｒｅｆとなっている。
ＰＭＣ２ａのメタルＲ２は、ＰＭＣ２ａの外側でメタルＲ３に接続される。メタルＲ３はツールが自動に配線する部分であり、ＣＢＣＭ法で容量評価の対象となる部分である。評価対象部分の容量はＲ３とＧＮＤ間のＣｍｅｔである。
ＰＭＣ２ｂは自動配線の終端Ｅを決めるためのセルであり実際の素子は入っていない。これは自動配置／配線ツールにより配線させるためには、回路上の２点を指定する必要があるため、終端Ｅを持った空のセルであるＰＭＣ２ｂを回路上に配置することで、ＰＭＣ２ａのメタルＲ２とＰＭＣ２ｂの終端Ｅの間を自動配線させることができる。なお、ＰＭＣ２ａは１つのセルとして作っておくことが望ましい。
また、自動配線部分は特定のメタルに指定することも可能であるため、例えば、メタルＲ３を４層メタルだけにすることもできる。その場合は、メタルＲ２はメタルＲ３との接続位置を４層メタルにしておき、メタルＲ１の形状はメタルＲ２にあわせれば良い。
【０００９】
図２に示したような構成のプロセスモニタに対して図３のような波形の信号ＧＰ、ＧＮを入力することにより、メタルＲ３の容量Ｃｍｅｔを評価することができる。
この図３に示す期間Ｔ０において、ＰｃｈトランジスタＭＰ１、ＭＰ２はＯＦＦし、ＮｃｈトランジスタＭＮ１、ＭＮ２がＯＮするため、ノードＱ１、Ｑ２はディスチャージされる。これに伴いメタルＲ１、Ｒ２、Ｒ３もディスチャージされる。
また、期間Ｔ１において、ＮｃｈトランジスタＭＮ１、ＭＮ２がＯＦＦするため、ディスチャージは終了する。期間Ｔ２において、ＰｃｈトランジスタＭＰ１、ＭＰ２はＯＮし、ＮｃｈトランジスタＭＮ１、ＭＮ２はＯＦＦを維持するため、ノードＱ１、Ｑ２はチャージされる。これに伴いメタルＲ１、Ｒ２、Ｒ３もチャージされる。つまり、メタルＲ１の容量ＣｒｅｆとメタルＲ２の容量Ｃｒｅｆ、及びメタルＲ３の容量Ｃｍｅｔがチャージされる。
期間Ｔ３において、ＰｃｈトランジスタＭＰ１、ＭＰ２がＯＦＦするためチャージは終了する。
期間Ｔ４において、ＰｃｈトランジスタＭＰ１、ＭＰ２はＯＦＦを維持し、ＮｃｈトランジスタＭＮ１、ＭＮ２がＯＮするため、ノードＱ１、Ｑ２は再びディスチャージされる。この期間Ｔ０〜Ｔ４までのサイクルを連続して行ない、電源ＶＤＤ１からノードＱ１へ流れる電流と、電源ＶＤＤ２からノードＱ２へ流れる電流とを測定し、その差分を求めることにより、共通の容量Ｃｒｅｆを差し引いた容量Ｃｍｅｔを評価することができる。
このように本実施形態では、ＰＭＣをツールで自動に配置／配線することにより、ＬＳＩチップの配線の迂回を回避することでＬＳＩ回路の性能を下げることなく、プロセスモニタを作り込むことができ、またウェハ内に均一にプロセスモニタを配置することも可能となる。
【００１０】
図４は、本発明の第２実施形態に係るＬＳＩチップの全体の構成を示した図である。なお、図４においては、ＬＳＩ回路及びＬＳＩ回路とＩ／Ｏセルとを繋ぐ配線は省略してあり、ＰＭＣとそれに接続される配線のみを示している。
この図４に示すＬＳＩチップにおいては、図２のＲ３に相当するＰＭＣ間の配線長を長く引き回す場合の方法を示したものであり、上述したＰＭＣ２ａとＰＭＣ２ｂの他に、配線３の通過点となるＰＭＣ２ｃ及びＰＭＣ２ｄが配置されている。
ＰＭＣ２ｃ、ＰＭＣ２ｄはそれぞれ端子Ｍ１、Ｍ２を備え、上記したＰＭＣ２ｂと同様に内部には素子を持たない。
これらＰＭＣ２ｃ、２ｄを回路上に設定し、且つ、ＬＳＩチップ内に配置することにより、ＰＭＣ２ａのメタルＲ２（図２参照）からＰＭＣ２ｃ上の端子Ｍ１へ配線され、この端子Ｍ１からＰＭＣ２ｄ上の端子Ｍ２へ配線され、さらに端子Ｍ２からＰＭＣ２ｂ上の終端Ｅに配線される。このように自動配置／配線ツールにより作成される配線３の長さを長くすると容量Ｃｍｅｔを大きくすることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態に係るＬＳＩチップの全体構成を示した図である。
【図２】プロセスモニタの構成例を示した図である。
【図３】プロセスモニタに入力する信号波形を示した図である。
【図４】本発明の第２実施形態に係るＬＳＩチップの全体構成を示した図である。
【図５】ウェハ上のＬＳＩチップとスクライブラインを示した図である。
【図６】ウェハ上にＬＳＩチップとプロセスモニタチップが混載されている場合を示した図である。
【図７】従来のＬＳＩチップの全体構成を示した図である。
【符号の説明】
【００１２】
１…ＬＳＩチップ、１１…Ｉ／Ｏセル、１１０…ＬＳＩチップ、１２…ＰＡＤ、１３…ＬＳＩ回路、２…ＰＭＣ、３…配線
【特許請求の範囲】
【請求項１】
入出力セルとパッドとを備えた半導体集積チップであって、半導体集積回路と、メタル配線の容量測定を行うためのプロセスモニタとを備え、前記プロセスモニタのセル配置とメタル配線とを、セルの配置とメタル配線を自動的に行う配置／配線ツールを用いて行うようにしたことを特徴とする半導体集積チップ。
【請求項２】
請求項１に記載の半導体集積チップにおいて、前記メタル配線は、前記プロセスモニタのプロセスモニタ回路を有する第１セルと、前記メタル配線の終端を指定する終端部を有する第２セルとの間に配線されることを特徴とする半導体集積チップ。
【請求項３】
請求項２に記載の半導体集積チップにおいて、前記第１セルと第２セルとの間には前記メタル配線の通過点を指定する端子を有するセルが配置されていることを特徴とする半導体集積チップ。
【請求項１】
入出力セルとパッドとを備えた半導体集積チップであって、半導体集積回路と、メタル配線の容量測定を行うためのプロセスモニタとを備え、前記プロセスモニタのセル配置とメタル配線とを、セルの配置とメタル配線を自動的に行う配置／配線ツールを用いて行うようにしたことを特徴とする半導体集積チップ。
【請求項２】
請求項１に記載の半導体集積チップにおいて、前記メタル配線は、前記プロセスモニタのプロセスモニタ回路を有する第１セルと、前記メタル配線の終端を指定する終端部を有する第２セルとの間に配線されることを特徴とする半導体集積チップ。
【請求項３】
請求項２に記載の半導体集積チップにおいて、前記第１セルと第２セルとの間には前記メタル配線の通過点を指定する端子を有するセルが配置されていることを特徴とする半導体集積チップ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００７−４２８２１（Ｐ２００７−４２８２１Ａ）
【公開日】平成１９年２月１５日（２００７．２．１５）
【国際特許分類】
【出願番号】特願２００５−２２４７１０（Ｐ２００５−２２４７１０）
【出願日】平成１７年８月２日（２００５．８．２）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成１９年２月１５日（２００７．２．１５）
【国際特許分類】
【出願日】平成１７年８月２日（２００５．８．２）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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