寸法測定方法および半導体装置の製造方法
【課題】 デバイスパターン層数が増えても測定マーク領域のサイズ拡大を抑制する。
【解決手段】 テストパターンをｍ個（ｍは２以上の自然数）配置できる測定マーク配置領域を試料表面に確保し、該測定マーク配置領域の任意の領域にテストパターンＬ＆Ｓを配置し、他の（ｍ−１）個の測定マーク領域には凹パターンを配置して第１層のデバイスパターンの寸法を測定した後に、上記凹パターンに反射回折光を遮断する遮断層ＭＦを形成し、第２層目以降は、直下層にテストパターンが配置された領域を回避して遮断層ＭＦが形成された領域の上にテストパターンＬ＆Ｓを配置し、他の（ｍ−１）個の測定マーク配置領域には凹パターンを配置してその層に対応するデバイスパターンの寸法を測定した後に、他の（ｍ−１）個の凹パターンに遮断層ＭＦを形成することにより、測定マークを積層しながら各層に対応するデバイスパターンの寸法を順次に測定する。
【解決手段】 テストパターンをｍ個（ｍは２以上の自然数）配置できる測定マーク配置領域を試料表面に確保し、該測定マーク配置領域の任意の領域にテストパターンＬ＆Ｓを配置し、他の（ｍ−１）個の測定マーク領域には凹パターンを配置して第１層のデバイスパターンの寸法を測定した後に、上記凹パターンに反射回折光を遮断する遮断層ＭＦを形成し、第２層目以降は、直下層にテストパターンが配置された領域を回避して遮断層ＭＦが形成された領域の上にテストパターンＬ＆Ｓを配置し、他の（ｍ−１）個の測定マーク配置領域には凹パターンを配置してその層に対応するデバイスパターンの寸法を測定した後に、他の（ｍ−１）個の凹パターンに遮断層ＭＦを形成することにより、測定マークを積層しながら各層に対応するデバイスパターンの寸法を順次に測定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、寸法測定方法および半導体装置の製造方法に関し、例えばデバイスパターン以外の測定マークにスキャッテロメトリ（scatterometry）法を適用するデバイスパターンの寸法測定を対象とする。
【背景技術】
【０００２】
半導体装置の製造工程におけるデバイスパターンの従来の技術による測定方法について、ダマシンプロセスの酸化膜エッチングパターンの寸法を測定する場合を例にとって説明する。本体のデバイスパターンの形成領域とは別個の測定マーク用の領域に、リソグラフィとエッチング加工により、ライン・アンド・スペース（line and space：以下、適宜「Ｌ＆Ｓ」の略称を用いる）のテストパターンを形成し、このテストパターンをスキャッテロメトリと呼ばれる方法で測定していた。
【０００３】
例えばデバイスパターンを配線パターンとすると、各配線を積層して形成する各段階の酸化膜エッチングの寸法を測定するために、各段階で使用する測定マークのライン・アンド・スペースを単純に上方へ積み上げてしまうと、下層からの反射回折光が重なってしまい、正確な測定ができなくなってしまう。従って、測定マークを複数形成する場合は、測定マーク用の領域を拡大して別々に配置していた。
【０００４】
しかしながら、積層する配線パターンの数が増えると、測定マークを配置するためのスペースが嵩むことになり、デバイス本体のパターンの領域を狭めることになる。このような事態を防止するために、新たにメタルレイアを成膜してエッチングするまでの工程を追加する方策もあるが、工程を追加することは製造コストを増大させることになる。
【特許文献１】特開２００３−１５８１６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、デバイスパターンが増えても測定マーク領域のサイズ拡大を抑制できる寸法測定方法、および、これを用いた半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は以下の手段により上記課題の解決を図る。
【０００７】
即ち、本発明によれば、
測定対象であるデバイスパターンに対応した形状のテストパターンを試料に形成し、前記試料に光を照射して得られる反射回折光を用いて前記デバイスパターンの寸法を測定する方法であって、
前記試料のデバイス形成予定領域以外の領域に、テストパターンをｍ個（ｍは２以上の自然数）配置できる測定マーク領域を確保し、
前記測定マーク領域の任意の領域にテストパターンを配置し、他の（ｍ−１）個の測定マーク領域には凹パターンを配置して第１層のデバイスパターンの寸法を測定し、
前記凹パターンに反射回折光を遮断する遮断層を形成し、
第２層目以降は、直下層にテストパターンが配置された領域を回避して前記遮断層が形成された領域の上にテストパターンを配置し、他の（ｍ−１）個の測定マーク領域には凹パターンを配置してその層に対応するデバイスパターンの寸法を測定した後に、他の（ｍ−１）個の凹パターンに反射回折光を遮断する遮断層を形成することにより、測定マークを積層しながら各層に対応するデバイスパターンの寸法を順次に測定する寸法測定方法が提供される。
【０００８】
また、本発明によれば、上述した寸法測定方法を用いた半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、測定対象のデバイスパターンが増えても測定マーク領域のサイズ拡大を抑制できるので、デバイス本体の領域を狭めることなく、デバイスパターンを低コストで測定することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態について図面を参照しながら説明する。以下では、ダマシンプロセスによりシリコン基板上に多層配線を形成する工程における酸化膜エッチングパターンをスキャッテロメトリ法で測定する場合を取り挙げて説明する。なお、以下の各図において、同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。
【００１１】
（１）第１の実施の形態
まず、シリコン基板の表面領域のうち、デバイスを形成する領域とは別個に測定マーク領域を確保する。本実施形態では、測定マーク領域として、デバイスパターンに対応したテストパターンをｍ個配置できる測定マーク配置領域と、この測定マーク配置領域とデバイス形成領域との間のバッファ領域とを確保する。
【００１２】
次に、シリコン基板に第１層としての酸化膜を成膜し、測定マーク配置領域中の任意の領域にテストパターンを形成し、他の（ｍ−１）個の領域には抜きパターン（以下、凹パターンという）を形成する。以下では、テストパターンの形状としてＬ＆Ｓを使用する。
【００１３】
続いて、上記第１層テストパターンの寸法をスキャッテロメトリ法で測定する。具体的な測定方法は、図８乃至図１０に関連して後述する。
【００１４】
次いで、基板表面領域の全面にわたる金属膜の成膜によりＬ＆Ｓの凹部および凹パターンに金属材料を埋め込み、引き続く化学的機械的研磨（Chemical Mechanical Polishing：以下、単にＣＭＰという）工程で平坦化し、第１配線の形成工程を終了する。これにより、測定マーク配置領域には、第１層配線として、各凹部に金属が埋め込まれたＬ＆Ｓとパターンのない金属層とが形成される。
【００１５】
次に、第２層の酸化膜を成膜し、測定マーク配置領域のうち、第１層のテストパターンが形成された領域を除くいずれかの領域にテストパターンとしてＬ＆Ｓパターンを形成し、他の（ｍ−１）個の領域には凹パターンを形成し、上記第２層テストパターンの寸法をスキャッテロメトリ法で測定する。測定後は、全面にわたる金属膜の成膜およびＣＭＰ工程によりＬ＆Ｓの凹部および凹パターンに金属材料を埋め込んで第２配線の形成工程を終了する。
【００１６】
第３層以上についても、第２層について述べた方法を繰り返してテストパターンを上層へ積層しながら寸法測定を実行していけば良い。なお、バッファ領域には、全ての配線層にわたって凸パターンを配置しておけば良い。この点は、後述する実施例および第２の実施の形態のいずれについても共通である。
【００１７】
本実施形態によれば、寸法測定に用いるテストパターンは、常にその直下層に金属層による遮断層が形成され、テストパターン自体の反射回折光に下層からの反射回折光が混在することが防止される。これにより、測定マーク配置領域のサイズを、Ｌ＆Ｓパターンをｍ個だけ配置するサイズに抑制しながら、ｍ個を上回る層にわたって形成される配線層のデバイスパターンを従来と同一の精度で測定することが可能になる。また、新たに追加する工程は無いので、製造コストを増大させることも無い。
【００１８】
本実施形態の寸法測定工程で形成される測定マークのレイアウトの一例を図１に示す。同図に示すレイアウトでは、第１配線層では領域１にＬ＆Ｓパターンが配置され、その他の領域、即ち、領域２から領域ｍまでには、何らかの材料で凹パターンを埋め込んで反射回折光の透過を遮断する遮断層が一律に配置されている。なお、本実施形態において、領域１乃至ｍは、例えば測定マーク領域に対応する。
【００１９】
また、第２配線層では、直下層である第１配線層の領域１にＬ＆Ｓパターンが配置されているので、領域１には凹パターンを埋め込んだ遮断層が配置され、Ｌ＆Ｓパターンは領域２に配置される。第２配線層の他の領域、即ち、領域３乃至領域ｍにも遮断層が配置される。以下、同様の配置態様で第ｍ配線層までは上層へ積層される毎に一つずつ隣の領域にＬ＆Ｓパターンを配置する。各層において残余の測定マーク配置領域には、凹パターンを埋め込んだ遮断層が配置される。
【００２０】
第ｍ回を超えてさらに寸法測定が継続する場合は、第（ｍ＋１）配線層においてＬ＆Ｓパターンは領域１に再び配置される。このとき、第（ｍ＋１）配線層の下方には（ｍ−１）個もの凹パターンを埋め込んだ遮断層が積層して形成されているので、寸法測定に当たり、下層からの反射回折光が検出信号に混入するおそれがない。第（ｍ＋１）配線層における領域２乃至ｍまでは、前述した第１配線層と同様に凹パターンを埋め込んだ遮断層が形成される。
【００２１】
このように、図１に示すレイアウトによれば、例えばｍ×ｎ回の寸法測定を終了した段階で、領域１には、Ｌ＆Ｓパターンの最下配線層の上に凹パターンを埋め込んだ遮断層が（ｍ−１）個だけ積層された積層体がｎ回反復された反復積層体が形成される。同様に、領域２には、凹パターンを埋め込んだ遮断層のうち最下の配線層の直上にＬ＆Ｓパターンが配置され、それより上層には凹パターンを埋め込んだ遮断層が（ｍ−２）個だけ積層された積層体がｎ回反復された反復積層体が形成される。領域３以降についても同様に、隣接する積層体の繰り返しパターンが一つずつサイクリックにシフトして形成された積層体がｎ回反復された反復積層体が形成される。この結果、図２のグラフに示すように、従来は配線数の増大に比例して測定マーク配置領域のサイズも増大していたが、本実施形態によれば、デバイスパターンの配線層数がｍを超えても、ｍ個の領域だけで寸法測定が可能となる。なお、測定マーク領域における上述したパターンは、各配線層でそれぞれ対応するマスクからなるマスクセットを準備することにより、レイアウト通りに形成することができる。この点は、次記する実施例および後述する第２の実施の形態についても共通である。
【００２２】
（実施例）
より具体的な理解のため、上述した実施形態について、領域数が２（ｍ＝２）で３つの配線層を形成する場合を取り上げて説明する。このときの測定マークのレイアウトは図３の通りになる。以下では、図３の測定マークを第１配線層から形成するプロセスを説明しながら本実施例の寸法測定方法を説明する。
【００２３】
まず、図４に示すように、シリコン基板Ｓの表面に酸化膜Ｄ１を成膜した後、リソグラフィとエッチングにより、測定マーク配置領域中の領域１にＬ＆Ｓパターンを形成し、マークＭＫ１と規定する。領域２には、マークＭＫ１の外周に相当するサイズの凹パターンを形成しておく。次いで、マークＭＫ１の寸法をスキャッテロメトリ法で測定する。
【００２４】
次に、図５に示すように、全面にわたる金属膜の成膜およびＣＭＰ工程により、領域１のＬ＆Ｓの凹部および領域２の凹パターンに金属材料を埋め込んで第１配線層の形成工程を終了する。この段階で領域２には、パターンの無い金属膜ＭＦ１の広い領域ができる。後述する通り、この金属膜ＭＦ１は、反射回折光の透過を防止する遮断層として機能する。
【００２５】
次に、図６に示すように、前述した工程により形成された第１配線層の上に、酸化膜Ｄ２を成膜し、リソグラフィとエッチングにより、下層にパターンの無い金属膜ＭＦ１が形成された領域２にＬ＆Ｓパターンを形成し、マークＭＫ２と規定する。下層にＬ＆Ｓの金属配線パターンが形成された領域１には、マークＭＫ２の外周に相当するサイズの凹パターンを形成しておく。次いで、マークＭＫ２の寸法をスキャッテロメトリ法で測定する。
【００２６】
図７に示すように、再び全面にわたる金属膜の成膜およびＣＭＰ工程により、領域２のＬ＆Ｓの凹部および領域１の凹パターンに金属材料を埋め込んで第２配線層の形成工程を終了する。この段階で領域１には、パターンの無い金属膜ＭＦ２の広い領域ができる。
【００２７】
さらに、図８に示すように、第２配線層の上に、酸化膜Ｄ３を成膜し、リソグラフィとエッチングにより、直下層である第２配線層にパターンの無い金属膜ＭＦ２が形成された領域１にＬ＆Ｓパターンを形成し、マークＭＫ３と規定し、直下層である第２配線層にＬ＆Ｓの金属配線パターンが形成された領域２には、マークＭＫ３の外周に相当するサイズの凹パターンを形成する。
【００２８】
続いて、マークＭＫ３の寸法をスキャッテロメトリ法で測定する。マークＭＫ３の寸法測定を図９および図１０を参照してより具体的に説明する。
【００２９】
図９は、エリプソ配置の光学系を有する測定装置の一例を示す。同図に示す寸法測定装置は、光源１１０と、偏光子１１２と、試料を載置するステージ（図示せず）と、検光子１１４と、アレイ状の検出器１１６と、コンピュータ１１８と、メモリＭＲ１００とを備える。光源１１０は、白色光を発光する。検出器１１６は分光器を含む。メモリＭＲ１００は、複数の記憶領域を有し、例えば図１０のグラフ内に点線で示す測定波形図を格納するとともに、各測定マークの寸法に関して予め準備された所定の候補値を格納する。
【００３０】
図９に示すように、図示しないステージにより、回転運動および並進運動を組み合わせて、測定マークＭＫ３に白色光が入射するようにシリコン基板Ｓを移動する。
【００３１】
次に、光源１１０により白色光を発光させ、偏光子１１２を介して入射光Ｌｉとし、測定マークＭＫ３に入射角θで斜め方向から入射させる。測定マークＭＫ３から反射回折光Ｌｒが発生し、検光子１１４を介して検出器１１６により、この反射回折光Ｌｒが検出され、検出信号がコンピュータ１１８に送られる。ここで、測定対象の測定マークＭＫ３は同一形状の測定マークＭＫ１が同一の領域１の下方に形成されているが、第３配線層の測定マークＭＫ３と第１配線層の測定マークＭＫ１との間に、パターンの無い金属膜ＭＦ２が介在し、下層からの反射回折光の通過を遮断するために、第３配線層の測定マークＭＫ３からの反射回折光を検出してＬ＆Ｓパターンの寸法Ｄ３を測定する際に、第１配線層の測定マークＭＫ１からの反射回折光が重なることはない。コンピュータ１１８は、検出器１１６から送られる検出信号を処理し、図１０の破線ＭＬ１００に示すように横軸が波長λで縦軸が反射光強度Ｉのグラフに測定波形をプロットし、メモリＭＲ１００に記憶させる。コンピュータ１１８はまた、メモリＭＲ１００からＬ＆Ｓパターンの幅の、例えば平均値の候補値を引き出してこれらの値を、例えばＲＣＷＡのような所定の理論モデルに代入し、図１０に実線ＴＬで代表的に示すように、横軸が波長λで縦軸が反射光強度Ｉのグラフに理論波形を重ねてプロットする。コンピュータ１１８はさらに、プロットした理論波形のうち、測定波形ＭＬとの差が最小となる理論波形を特定し、この特定した理論波形を算出するときに入力した幅の平均値の候補値を、測定マークＭＫ３の寸法Ｄ３として出力する。
【００３２】
最後に、図１１に示すように、全面にわたる金属膜の成膜およびＣＭＰ工程により、領域１のＬ＆Ｓの凹部および領域２の凹パターンに金属材料を埋め込んで第３配線層の形成工程を終了する。この段階で領域２には、パターンの無い金属膜ＭＦ３の広い領域ができる。
【００３３】
本実施例によれば、デバイスパターンが３層以上の多層配線である場合でも、図１２に示すように、２つの測定マーク配置領域だけをシリコン基板Ｓに確保することで、パターンの寸法を正確に測定することができる。また、上述したとおり、デバイスパターンの形成工程がそのまま利用でき、新たに工程を追加することもないので、製品コストの上昇を伴うことなく優れた効率でパターン寸法を測定することができる。
【００３４】
（２）第２の実施の形態
本実施形態の特徴は、上述した測定マーク配置領域を構成するｍ個の領域のそれぞれをｋ個のサブ領域に分割し、分割したサブ領域に複数のパターンを配置する点にある。
【００３５】
本実施形態の寸法測定工程で形成される測定マークのレイアウトの一例を図１３に示す。例えば図１に示すレイアウトとの対比により明白なように、図１３に示すレイアウトにおいて領域と配線層とで画定されるマトリクス自体は図１のレイアウトと同一であるが、各領域内でＬ＆Ｓパターンがｋ個形成されて配置されている。従って、このようなレイアウトの測定マークを用いる場合は、図１４に示すように、配線数が増大しても、測定マークの配置のために必要な領域は、ｋ×ｍに相当するサイズに止まる。メモリデバイスでは、同一の繰り返しパターンが用いられるので、測定マークには、一つのデザインの繰り返しパターンを配置すればよい。しかしながら、ＡＳＩＣ（Application Specific Integrated Circuit）のような少量多品種製品の場合、パターンが複雑化しているために、一つのデザインの繰り返しパターンで代表させることはできず、複数のパターンで代表させなければならない。そのため、測定マークもこれに対応して複数のサブ領域に分割し、その各サブ領域にデバイスを代表する各パターンを配置することになる。本実施形態によれば、パターンがより複雑化した製品にも適用できる寸法測定方法が提供される。
【００３６】
（３）半導体装置の製造方法
上述した実施形態の寸法測定方法を用いて半導体装置を製造することにより、新たに工程を追加することなくデバイスパターンの多層配線化に対処することができる。これにより、高い歩留まりで、かつ、低い製造コストで半導体装置を製造することができる。
【００３７】
以上、本発明の実施の形態のいくつかについて説明したが、本発明は上記形態に限ることなくその技術的範囲内で種々変形して実施できることはもちろんである。上述した実施形態では、ダマシンプロセスの多層配線形成工程における酸化膜エッチングパターンをスキャッテロメトリ法で測定する場合を取り上げて説明したが、これに限ることなく、本発明は測定マークに配置されたデバイスを代表するパターンに光を照射してその反射光からパターンの寸法、段差および形状等を求める測定全般に適用することが可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施の形態で形成される測定マークのレイアウトの一例である。
【図２】本発明の第１の実施の形態の効果を説明するグラフである。
【図３】本発明の第１の実施の形態の一実施例で形成される測定マークのレイアウトの一例である。
【図４】図３に示すレイアウトに従った測定マークの製造方法を示す略示断面図である。
【図５】図３に示すレイアウトに従った測定マークの製造方法を示す略示断面図である。
【図６】図３に示すレイアウトに従った測定マークの製造方法を示す略示断面図である。
【図７】図３に示すレイアウトに従った測定マークの製造方法を示す略示断面図である。
【図８】図３に示すレイアウトに従った測定マークの製造方法を示す略示断面図である。
【図９】図８に示す製造段階の測定マークを用いた寸法測定方法の説明図である。
【図１０】スキャッテロメトリ法による寸法測定方法の説明図である。
【図１１】図３に示すレイアウトに従った測定マークの製造方法を示す略示断面図である。
【図１２】図３のレイアウトの測定マークを用いた本発明の一実施例の効果を説明するグラフである。
【図１３】本発明の第２の実施の形態で形成される測定マークのレイアウトの一例である。
【図１４】本発明の第２の実施の形態の効果を説明するグラフである。
【符号の説明】
【００３９】
１１０ 光源
１１２ 偏光子
１１４ 検光子
１１６ 検出器
１１８ コンピュータ
ＭＫ１〜ＭＫ３ マーク
ＭＦ１〜ＭＦ３ 金属膜
ＭＲ１００ メモリ
Ｓ シリコン基板
【技術分野】
【０００１】
本発明は、寸法測定方法および半導体装置の製造方法に関し、例えばデバイスパターン以外の測定マークにスキャッテロメトリ（scatterometry）法を適用するデバイスパターンの寸法測定を対象とする。
【背景技術】
【０００２】
半導体装置の製造工程におけるデバイスパターンの従来の技術による測定方法について、ダマシンプロセスの酸化膜エッチングパターンの寸法を測定する場合を例にとって説明する。本体のデバイスパターンの形成領域とは別個の測定マーク用の領域に、リソグラフィとエッチング加工により、ライン・アンド・スペース（line and space：以下、適宜「Ｌ＆Ｓ」の略称を用いる）のテストパターンを形成し、このテストパターンをスキャッテロメトリと呼ばれる方法で測定していた。
【０００３】
例えばデバイスパターンを配線パターンとすると、各配線を積層して形成する各段階の酸化膜エッチングの寸法を測定するために、各段階で使用する測定マークのライン・アンド・スペースを単純に上方へ積み上げてしまうと、下層からの反射回折光が重なってしまい、正確な測定ができなくなってしまう。従って、測定マークを複数形成する場合は、測定マーク用の領域を拡大して別々に配置していた。
【０００４】
しかしながら、積層する配線パターンの数が増えると、測定マークを配置するためのスペースが嵩むことになり、デバイス本体のパターンの領域を狭めることになる。このような事態を防止するために、新たにメタルレイアを成膜してエッチングするまでの工程を追加する方策もあるが、工程を追加することは製造コストを増大させることになる。
【特許文献１】特開２００３−１５８１６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、デバイスパターンが増えても測定マーク領域のサイズ拡大を抑制できる寸法測定方法、および、これを用いた半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は以下の手段により上記課題の解決を図る。
【０００７】
即ち、本発明によれば、
測定対象であるデバイスパターンに対応した形状のテストパターンを試料に形成し、前記試料に光を照射して得られる反射回折光を用いて前記デバイスパターンの寸法を測定する方法であって、
前記試料のデバイス形成予定領域以外の領域に、テストパターンをｍ個（ｍは２以上の自然数）配置できる測定マーク領域を確保し、
前記測定マーク領域の任意の領域にテストパターンを配置し、他の（ｍ−１）個の測定マーク領域には凹パターンを配置して第１層のデバイスパターンの寸法を測定し、
前記凹パターンに反射回折光を遮断する遮断層を形成し、
第２層目以降は、直下層にテストパターンが配置された領域を回避して前記遮断層が形成された領域の上にテストパターンを配置し、他の（ｍ−１）個の測定マーク領域には凹パターンを配置してその層に対応するデバイスパターンの寸法を測定した後に、他の（ｍ−１）個の凹パターンに反射回折光を遮断する遮断層を形成することにより、測定マークを積層しながら各層に対応するデバイスパターンの寸法を順次に測定する寸法測定方法が提供される。
【０００８】
また、本発明によれば、上述した寸法測定方法を用いた半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、測定対象のデバイスパターンが増えても測定マーク領域のサイズ拡大を抑制できるので、デバイス本体の領域を狭めることなく、デバイスパターンを低コストで測定することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態について図面を参照しながら説明する。以下では、ダマシンプロセスによりシリコン基板上に多層配線を形成する工程における酸化膜エッチングパターンをスキャッテロメトリ法で測定する場合を取り挙げて説明する。なお、以下の各図において、同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。
【００１１】
（１）第１の実施の形態
まず、シリコン基板の表面領域のうち、デバイスを形成する領域とは別個に測定マーク領域を確保する。本実施形態では、測定マーク領域として、デバイスパターンに対応したテストパターンをｍ個配置できる測定マーク配置領域と、この測定マーク配置領域とデバイス形成領域との間のバッファ領域とを確保する。
【００１２】
次に、シリコン基板に第１層としての酸化膜を成膜し、測定マーク配置領域中の任意の領域にテストパターンを形成し、他の（ｍ−１）個の領域には抜きパターン（以下、凹パターンという）を形成する。以下では、テストパターンの形状としてＬ＆Ｓを使用する。
【００１３】
続いて、上記第１層テストパターンの寸法をスキャッテロメトリ法で測定する。具体的な測定方法は、図８乃至図１０に関連して後述する。
【００１４】
次いで、基板表面領域の全面にわたる金属膜の成膜によりＬ＆Ｓの凹部および凹パターンに金属材料を埋め込み、引き続く化学的機械的研磨（Chemical Mechanical Polishing：以下、単にＣＭＰという）工程で平坦化し、第１配線の形成工程を終了する。これにより、測定マーク配置領域には、第１層配線として、各凹部に金属が埋め込まれたＬ＆Ｓとパターンのない金属層とが形成される。
【００１５】
次に、第２層の酸化膜を成膜し、測定マーク配置領域のうち、第１層のテストパターンが形成された領域を除くいずれかの領域にテストパターンとしてＬ＆Ｓパターンを形成し、他の（ｍ−１）個の領域には凹パターンを形成し、上記第２層テストパターンの寸法をスキャッテロメトリ法で測定する。測定後は、全面にわたる金属膜の成膜およびＣＭＰ工程によりＬ＆Ｓの凹部および凹パターンに金属材料を埋め込んで第２配線の形成工程を終了する。
【００１６】
第３層以上についても、第２層について述べた方法を繰り返してテストパターンを上層へ積層しながら寸法測定を実行していけば良い。なお、バッファ領域には、全ての配線層にわたって凸パターンを配置しておけば良い。この点は、後述する実施例および第２の実施の形態のいずれについても共通である。
【００１７】
本実施形態によれば、寸法測定に用いるテストパターンは、常にその直下層に金属層による遮断層が形成され、テストパターン自体の反射回折光に下層からの反射回折光が混在することが防止される。これにより、測定マーク配置領域のサイズを、Ｌ＆Ｓパターンをｍ個だけ配置するサイズに抑制しながら、ｍ個を上回る層にわたって形成される配線層のデバイスパターンを従来と同一の精度で測定することが可能になる。また、新たに追加する工程は無いので、製造コストを増大させることも無い。
【００１８】
本実施形態の寸法測定工程で形成される測定マークのレイアウトの一例を図１に示す。同図に示すレイアウトでは、第１配線層では領域１にＬ＆Ｓパターンが配置され、その他の領域、即ち、領域２から領域ｍまでには、何らかの材料で凹パターンを埋め込んで反射回折光の透過を遮断する遮断層が一律に配置されている。なお、本実施形態において、領域１乃至ｍは、例えば測定マーク領域に対応する。
【００１９】
また、第２配線層では、直下層である第１配線層の領域１にＬ＆Ｓパターンが配置されているので、領域１には凹パターンを埋め込んだ遮断層が配置され、Ｌ＆Ｓパターンは領域２に配置される。第２配線層の他の領域、即ち、領域３乃至領域ｍにも遮断層が配置される。以下、同様の配置態様で第ｍ配線層までは上層へ積層される毎に一つずつ隣の領域にＬ＆Ｓパターンを配置する。各層において残余の測定マーク配置領域には、凹パターンを埋め込んだ遮断層が配置される。
【００２０】
第ｍ回を超えてさらに寸法測定が継続する場合は、第（ｍ＋１）配線層においてＬ＆Ｓパターンは領域１に再び配置される。このとき、第（ｍ＋１）配線層の下方には（ｍ−１）個もの凹パターンを埋め込んだ遮断層が積層して形成されているので、寸法測定に当たり、下層からの反射回折光が検出信号に混入するおそれがない。第（ｍ＋１）配線層における領域２乃至ｍまでは、前述した第１配線層と同様に凹パターンを埋め込んだ遮断層が形成される。
【００２１】
このように、図１に示すレイアウトによれば、例えばｍ×ｎ回の寸法測定を終了した段階で、領域１には、Ｌ＆Ｓパターンの最下配線層の上に凹パターンを埋め込んだ遮断層が（ｍ−１）個だけ積層された積層体がｎ回反復された反復積層体が形成される。同様に、領域２には、凹パターンを埋め込んだ遮断層のうち最下の配線層の直上にＬ＆Ｓパターンが配置され、それより上層には凹パターンを埋め込んだ遮断層が（ｍ−２）個だけ積層された積層体がｎ回反復された反復積層体が形成される。領域３以降についても同様に、隣接する積層体の繰り返しパターンが一つずつサイクリックにシフトして形成された積層体がｎ回反復された反復積層体が形成される。この結果、図２のグラフに示すように、従来は配線数の増大に比例して測定マーク配置領域のサイズも増大していたが、本実施形態によれば、デバイスパターンの配線層数がｍを超えても、ｍ個の領域だけで寸法測定が可能となる。なお、測定マーク領域における上述したパターンは、各配線層でそれぞれ対応するマスクからなるマスクセットを準備することにより、レイアウト通りに形成することができる。この点は、次記する実施例および後述する第２の実施の形態についても共通である。
【００２２】
（実施例）
より具体的な理解のため、上述した実施形態について、領域数が２（ｍ＝２）で３つの配線層を形成する場合を取り上げて説明する。このときの測定マークのレイアウトは図３の通りになる。以下では、図３の測定マークを第１配線層から形成するプロセスを説明しながら本実施例の寸法測定方法を説明する。
【００２３】
まず、図４に示すように、シリコン基板Ｓの表面に酸化膜Ｄ１を成膜した後、リソグラフィとエッチングにより、測定マーク配置領域中の領域１にＬ＆Ｓパターンを形成し、マークＭＫ１と規定する。領域２には、マークＭＫ１の外周に相当するサイズの凹パターンを形成しておく。次いで、マークＭＫ１の寸法をスキャッテロメトリ法で測定する。
【００２４】
次に、図５に示すように、全面にわたる金属膜の成膜およびＣＭＰ工程により、領域１のＬ＆Ｓの凹部および領域２の凹パターンに金属材料を埋め込んで第１配線層の形成工程を終了する。この段階で領域２には、パターンの無い金属膜ＭＦ１の広い領域ができる。後述する通り、この金属膜ＭＦ１は、反射回折光の透過を防止する遮断層として機能する。
【００２５】
次に、図６に示すように、前述した工程により形成された第１配線層の上に、酸化膜Ｄ２を成膜し、リソグラフィとエッチングにより、下層にパターンの無い金属膜ＭＦ１が形成された領域２にＬ＆Ｓパターンを形成し、マークＭＫ２と規定する。下層にＬ＆Ｓの金属配線パターンが形成された領域１には、マークＭＫ２の外周に相当するサイズの凹パターンを形成しておく。次いで、マークＭＫ２の寸法をスキャッテロメトリ法で測定する。
【００２６】
図７に示すように、再び全面にわたる金属膜の成膜およびＣＭＰ工程により、領域２のＬ＆Ｓの凹部および領域１の凹パターンに金属材料を埋め込んで第２配線層の形成工程を終了する。この段階で領域１には、パターンの無い金属膜ＭＦ２の広い領域ができる。
【００２７】
さらに、図８に示すように、第２配線層の上に、酸化膜Ｄ３を成膜し、リソグラフィとエッチングにより、直下層である第２配線層にパターンの無い金属膜ＭＦ２が形成された領域１にＬ＆Ｓパターンを形成し、マークＭＫ３と規定し、直下層である第２配線層にＬ＆Ｓの金属配線パターンが形成された領域２には、マークＭＫ３の外周に相当するサイズの凹パターンを形成する。
【００２８】
続いて、マークＭＫ３の寸法をスキャッテロメトリ法で測定する。マークＭＫ３の寸法測定を図９および図１０を参照してより具体的に説明する。
【００２９】
図９は、エリプソ配置の光学系を有する測定装置の一例を示す。同図に示す寸法測定装置は、光源１１０と、偏光子１１２と、試料を載置するステージ（図示せず）と、検光子１１４と、アレイ状の検出器１１６と、コンピュータ１１８と、メモリＭＲ１００とを備える。光源１１０は、白色光を発光する。検出器１１６は分光器を含む。メモリＭＲ１００は、複数の記憶領域を有し、例えば図１０のグラフ内に点線で示す測定波形図を格納するとともに、各測定マークの寸法に関して予め準備された所定の候補値を格納する。
【００３０】
図９に示すように、図示しないステージにより、回転運動および並進運動を組み合わせて、測定マークＭＫ３に白色光が入射するようにシリコン基板Ｓを移動する。
【００３１】
次に、光源１１０により白色光を発光させ、偏光子１１２を介して入射光Ｌｉとし、測定マークＭＫ３に入射角θで斜め方向から入射させる。測定マークＭＫ３から反射回折光Ｌｒが発生し、検光子１１４を介して検出器１１６により、この反射回折光Ｌｒが検出され、検出信号がコンピュータ１１８に送られる。ここで、測定対象の測定マークＭＫ３は同一形状の測定マークＭＫ１が同一の領域１の下方に形成されているが、第３配線層の測定マークＭＫ３と第１配線層の測定マークＭＫ１との間に、パターンの無い金属膜ＭＦ２が介在し、下層からの反射回折光の通過を遮断するために、第３配線層の測定マークＭＫ３からの反射回折光を検出してＬ＆Ｓパターンの寸法Ｄ３を測定する際に、第１配線層の測定マークＭＫ１からの反射回折光が重なることはない。コンピュータ１１８は、検出器１１６から送られる検出信号を処理し、図１０の破線ＭＬ１００に示すように横軸が波長λで縦軸が反射光強度Ｉのグラフに測定波形をプロットし、メモリＭＲ１００に記憶させる。コンピュータ１１８はまた、メモリＭＲ１００からＬ＆Ｓパターンの幅の、例えば平均値の候補値を引き出してこれらの値を、例えばＲＣＷＡのような所定の理論モデルに代入し、図１０に実線ＴＬで代表的に示すように、横軸が波長λで縦軸が反射光強度Ｉのグラフに理論波形を重ねてプロットする。コンピュータ１１８はさらに、プロットした理論波形のうち、測定波形ＭＬとの差が最小となる理論波形を特定し、この特定した理論波形を算出するときに入力した幅の平均値の候補値を、測定マークＭＫ３の寸法Ｄ３として出力する。
【００３２】
最後に、図１１に示すように、全面にわたる金属膜の成膜およびＣＭＰ工程により、領域１のＬ＆Ｓの凹部および領域２の凹パターンに金属材料を埋め込んで第３配線層の形成工程を終了する。この段階で領域２には、パターンの無い金属膜ＭＦ３の広い領域ができる。
【００３３】
本実施例によれば、デバイスパターンが３層以上の多層配線である場合でも、図１２に示すように、２つの測定マーク配置領域だけをシリコン基板Ｓに確保することで、パターンの寸法を正確に測定することができる。また、上述したとおり、デバイスパターンの形成工程がそのまま利用でき、新たに工程を追加することもないので、製品コストの上昇を伴うことなく優れた効率でパターン寸法を測定することができる。
【００３４】
（２）第２の実施の形態
本実施形態の特徴は、上述した測定マーク配置領域を構成するｍ個の領域のそれぞれをｋ個のサブ領域に分割し、分割したサブ領域に複数のパターンを配置する点にある。
【００３５】
本実施形態の寸法測定工程で形成される測定マークのレイアウトの一例を図１３に示す。例えば図１に示すレイアウトとの対比により明白なように、図１３に示すレイアウトにおいて領域と配線層とで画定されるマトリクス自体は図１のレイアウトと同一であるが、各領域内でＬ＆Ｓパターンがｋ個形成されて配置されている。従って、このようなレイアウトの測定マークを用いる場合は、図１４に示すように、配線数が増大しても、測定マークの配置のために必要な領域は、ｋ×ｍに相当するサイズに止まる。メモリデバイスでは、同一の繰り返しパターンが用いられるので、測定マークには、一つのデザインの繰り返しパターンを配置すればよい。しかしながら、ＡＳＩＣ（Application Specific Integrated Circuit）のような少量多品種製品の場合、パターンが複雑化しているために、一つのデザインの繰り返しパターンで代表させることはできず、複数のパターンで代表させなければならない。そのため、測定マークもこれに対応して複数のサブ領域に分割し、その各サブ領域にデバイスを代表する各パターンを配置することになる。本実施形態によれば、パターンがより複雑化した製品にも適用できる寸法測定方法が提供される。
【００３６】
（３）半導体装置の製造方法
上述した実施形態の寸法測定方法を用いて半導体装置を製造することにより、新たに工程を追加することなくデバイスパターンの多層配線化に対処することができる。これにより、高い歩留まりで、かつ、低い製造コストで半導体装置を製造することができる。
【００３７】
以上、本発明の実施の形態のいくつかについて説明したが、本発明は上記形態に限ることなくその技術的範囲内で種々変形して実施できることはもちろんである。上述した実施形態では、ダマシンプロセスの多層配線形成工程における酸化膜エッチングパターンをスキャッテロメトリ法で測定する場合を取り上げて説明したが、これに限ることなく、本発明は測定マークに配置されたデバイスを代表するパターンに光を照射してその反射光からパターンの寸法、段差および形状等を求める測定全般に適用することが可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施の形態で形成される測定マークのレイアウトの一例である。
【図２】本発明の第１の実施の形態の効果を説明するグラフである。
【図３】本発明の第１の実施の形態の一実施例で形成される測定マークのレイアウトの一例である。
【図４】図３に示すレイアウトに従った測定マークの製造方法を示す略示断面図である。
【図５】図３に示すレイアウトに従った測定マークの製造方法を示す略示断面図である。
【図６】図３に示すレイアウトに従った測定マークの製造方法を示す略示断面図である。
【図７】図３に示すレイアウトに従った測定マークの製造方法を示す略示断面図である。
【図８】図３に示すレイアウトに従った測定マークの製造方法を示す略示断面図である。
【図９】図８に示す製造段階の測定マークを用いた寸法測定方法の説明図である。
【図１０】スキャッテロメトリ法による寸法測定方法の説明図である。
【図１１】図３に示すレイアウトに従った測定マークの製造方法を示す略示断面図である。
【図１２】図３のレイアウトの測定マークを用いた本発明の一実施例の効果を説明するグラフである。
【図１３】本発明の第２の実施の形態で形成される測定マークのレイアウトの一例である。
【図１４】本発明の第２の実施の形態の効果を説明するグラフである。
【符号の説明】
【００３９】
１１０ 光源
１１２ 偏光子
１１４ 検光子
１１６ 検出器
１１８ コンピュータ
ＭＫ１〜ＭＫ３ マーク
ＭＦ１〜ＭＦ３ 金属膜
ＭＲ１００ メモリ
Ｓ シリコン基板
【特許請求の範囲】
【請求項１】
測定対象であるデバイスパターンに対応した形状のテストパターンを試料に形成し、前記試料に光を照射して得られる反射回折光を用いて前記デバイスパターンの寸法を測定する方法であって、
前記試料のデバイス形成予定領域以外の領域に、テストパターンをｍ個（ｍは２以上の自然数）配置できる測定マーク領域を確保し、
前記測定マーク領域の任意の領域にテストパターンを配置し、他の（ｍ−１）個の測定マーク領域には凹パターンを配置して第１層のデバイスパターンの寸法を測定し、
前記凹パターンに反射回折光を遮断する遮断層を形成し、
第２層目以降は、直下層にテストパターンが配置された領域を回避して前記遮断層が形成された領域の上にテストパターンを配置し、他の（ｍ−１）個の測定マーク領域には凹パターンを配置してその層に対応するデバイスパターンの寸法を測定した後に、他の（ｍ−１）個の凹パターンに反射回折光を遮断する遮断層を形成することにより、測定マークを積層しながら各層に対応するデバイスパターンの寸法を順次に測定する寸法測定方法。
【請求項２】
前記測定マークは、ｍ×ｎ回（ｎは２以上の自然数）の測定の後に、
第１層にテストパターンが形成され、第２層から第ｍ層までは遮断層がそれぞれ全面に形成される積層体がｎ回だけ反復して上方へ形成される反復積層体を含む第１領域の測定マークと、
それぞれ隣接する第１乃至第（ｍ−１）領域の測定マークの積層体におけるテストパターンと遮断層との組み合わせ順序を高さ方向に一つずつサイクリックにシフトして形成された積層体がそれぞれｎ回だけ反復して上方へ形成される反復積層体を含む第２乃至第ｍ領域の測定マークと、
で構成される、ことを特徴とする請求項１に記載の寸法測定方法。
【請求項３】
測定対象のデバイスパターンの層数は、（ｍｎ＋ｍ−１）以下であり、
前記測定マークは、前記反復積層体の上に第（ｍ−１）層にわたって形成されたテストパターンをさらに有する、ことを特徴とする請求項２に記載の寸法測定方法。
【請求項４】
前記第１乃至第ｍのマーク領域は、ｋ個（ｋは２以上の自然数）のサブ領域に分割され、 前記テストパターンは、ｋ個のサブパターンで構成されることを特徴とする請求項１乃至３のいずれかに記載の寸法測定方法。
【請求項５】
前記テストパターンは、ライン・アンド・スペースのパターンであり、前記遮断層は、前記凹パターンを金属で埋めることにより形成されることを特徴とする請求項１乃至４のいずれかに記載の寸法測定方法。
【請求項６】
請求項１乃至５のいずれかに記載の寸法測定方法を用いた半導体装置の製造方法。
【請求項１】
測定対象であるデバイスパターンに対応した形状のテストパターンを試料に形成し、前記試料に光を照射して得られる反射回折光を用いて前記デバイスパターンの寸法を測定する方法であって、
前記試料のデバイス形成予定領域以外の領域に、テストパターンをｍ個（ｍは２以上の自然数）配置できる測定マーク領域を確保し、
前記測定マーク領域の任意の領域にテストパターンを配置し、他の（ｍ−１）個の測定マーク領域には凹パターンを配置して第１層のデバイスパターンの寸法を測定し、
前記凹パターンに反射回折光を遮断する遮断層を形成し、
第２層目以降は、直下層にテストパターンが配置された領域を回避して前記遮断層が形成された領域の上にテストパターンを配置し、他の（ｍ−１）個の測定マーク領域には凹パターンを配置してその層に対応するデバイスパターンの寸法を測定した後に、他の（ｍ−１）個の凹パターンに反射回折光を遮断する遮断層を形成することにより、測定マークを積層しながら各層に対応するデバイスパターンの寸法を順次に測定する寸法測定方法。
【請求項２】
前記測定マークは、ｍ×ｎ回（ｎは２以上の自然数）の測定の後に、
第１層にテストパターンが形成され、第２層から第ｍ層までは遮断層がそれぞれ全面に形成される積層体がｎ回だけ反復して上方へ形成される反復積層体を含む第１領域の測定マークと、
それぞれ隣接する第１乃至第（ｍ−１）領域の測定マークの積層体におけるテストパターンと遮断層との組み合わせ順序を高さ方向に一つずつサイクリックにシフトして形成された積層体がそれぞれｎ回だけ反復して上方へ形成される反復積層体を含む第２乃至第ｍ領域の測定マークと、
で構成される、ことを特徴とする請求項１に記載の寸法測定方法。
【請求項３】
測定対象のデバイスパターンの層数は、（ｍｎ＋ｍ−１）以下であり、
前記測定マークは、前記反復積層体の上に第（ｍ−１）層にわたって形成されたテストパターンをさらに有する、ことを特徴とする請求項２に記載の寸法測定方法。
【請求項４】
前記第１乃至第ｍのマーク領域は、ｋ個（ｋは２以上の自然数）のサブ領域に分割され、 前記テストパターンは、ｋ個のサブパターンで構成されることを特徴とする請求項１乃至３のいずれかに記載の寸法測定方法。
【請求項５】
前記テストパターンは、ライン・アンド・スペースのパターンであり、前記遮断層は、前記凹パターンを金属で埋めることにより形成されることを特徴とする請求項１乃至４のいずれかに記載の寸法測定方法。
【請求項６】
請求項１乃至５のいずれかに記載の寸法測定方法を用いた半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００６−１０８５７９（Ｐ２００６−１０８５７９Ａ）
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願番号】特願２００４−２９６６５８（Ｐ２００４−２９６６５８）
【出願日】平成１６年１０月８日（２００４．１０．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願日】平成１６年１０月８日（２００４．１０．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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