液晶表示装置
【課題】画素トランジスタとしてアモルファス・シリコン薄膜トランジスタを使用し、周辺回路に低温ポリシリコン薄膜トランジスタを使用する場合に、画素容量への映像電圧の書き込み不足が生じるのを防止する。
【解決手段】複数の映像線は、ｎ（ｎ≧３）個の映像線毎にグループ分けされており、分割スイッチ回路の複数のスイッチング素子は、ｎ個のスイッチング素子毎にグループ分けされており、各画素トランジスタは、半導体層としてアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタであり、分割スイッチ回路の各スイッチング素子は、半導体層としてポリ・シリコンを使用するポリ・シリコン・薄膜トランジタであり、各グループの中で一番最後にオンとなるスイッチング素子を介して映像電圧が供給される画素に対する書き込み時間は、各グループの中で一番最後にオンとなるスイッチング素子がオンとなる時間を除いて、１水平走査期間の１／２以上である。
【解決手段】複数の映像線は、ｎ（ｎ≧３）個の映像線毎にグループ分けされており、分割スイッチ回路の複数のスイッチング素子は、ｎ個のスイッチング素子毎にグループ分けされており、各画素トランジスタは、半導体層としてアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタであり、分割スイッチ回路の各スイッチング素子は、半導体層としてポリ・シリコンを使用するポリ・シリコン・薄膜トランジタであり、各グループの中で一番最後にオンとなるスイッチング素子を介して映像電圧が供給される画素に対する書き込み時間は、各グループの中で一番最後にオンとなるスイッチング素子がオンとなる時間を除いて、１水平走査期間の１／２以上である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係り、特に、画素トランジスタ（能動素子）としてアモルファス・シリコン薄膜トランジスタを使用し、周辺回路部に、ポリ・シリコン薄膜トランジスタを使用する場合に有効な技術に関する。
【背景技術】
【０００２】
画素毎に画素トランジスタ（能動素子）を有し、この画素トランジスタをスイッチング動作させるアクティブマトリクス型液晶表示装置は、パソコンあるいはテレビの表示装置として広く使用されている。
が知られている。
この場合に、画素トランジスタには、薄膜トランジスタが使用されるが、この薄膜トランジスタとしては、半導体層にアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタ（以下、ａ−Ｓｉ−ＴＦＴという）、あるいは、半導体層にポリ・シリコンを使用するポリ・シリコン・薄膜トランジタ（以下、Ｐｏｌｙ−Ｓｉ−ＴＦＴという）が使用される。
画素トランジスタとしてＰｏｌｙ−Ｓｉ−ＴＦＴを用いる液晶表示パネル（以下、Ｐｏｌｙ−Ｓｉ−ＴＦＴパネルという）では、石英あるいはガラス基板上にＰｏｌｙ−Ｓｉ−ＴＦＴをマトリクス状に配置・形成する。さらに、Ｐｏｌｙ−Ｓｉ−ＴＦＴの移動度が、ａ−Ｓｉ−ＴＦＴの移動度よりも高速であるため、Ｐｏｌｙ−Ｓｉ−ＴＦＴパネルでは、その周辺回路も、Ｐｏｌｙ−Ｓｉ−ＴＦＴで形成し、同一の基板上で、複数の画素が形成される表示領域の周辺に形成することも可能である。
また、Ｐｏｌｙ−Ｓｉ−ＴＦＴパネルの一つに、表示領域の周辺部にＲＧＢ分割スイッチを配置し、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各映像電圧を、パネル内の赤（Ｒ）の映像線、緑（Ｇ）の映像線、青（Ｂ）の映像線に、それぞれ３回に分けて供給することで、ＲＧＢ分割スイッチに映像電圧を入力する信号線の本数を１／３に削減するものが知られている。（例えば、下記特許文献１参照）
【０００３】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開２００７−１４０２９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述の特許文献１等に記載されている液晶表示パネルにおいて、ＲＧＢ分割スイッチのスイッチング素子として使用されるＰｏｌｙ−Ｓｉ−ＴＦＴは、移動度が高く、ＲＧＢ分割スイッチのスイッチング素子の負荷である赤（Ｒ）の映像線、緑（Ｇ）の映像線、青（Ｂ）の映像線への映像電圧の書き込みは短い時間で終了する。
さらに、各サブピクセルの画素トランジスタもＰｏｌｙ−Ｓｉ−ＴＦＴで構成されるため、移動度が高く、各サブピクセルの画素トランジスタの画素容量への映像電圧の書き込みは短い時間で終了する。
そのため、Ｐｏｌｙ−Ｓｉ−ＴＦＴパネルでは、周辺に配置されるＲＧＢ分割スイッチでは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の映像電圧を、液晶表示パネル内の赤（Ｒ）の映像線、緑（Ｇ）の映像線、青（Ｂ）の映像線にそれぞれ供給するタイミングを、１水平走査期間内でおよそ平均させるようにしている。
一方、低コスト化のために、画素トランジスタとして、ａ−Ｓｉ−ＴＦＴを使用し、表示領域の周辺部に配置されるＲＧＢ分割スイッチのスイッチング素子として、Ｐｏｌｙ−Ｓｉ−ＴＦＴを使用する液晶表示パネル（以下、ａ−Ｐｏｌｙ−Ｓｉ−ＴＦＴパネルという）が想定される。
【０００５】
このａ−Ｐｏｌｙ−Ｓｉ−ＴＦＴパネルでは、画素トランジスタであるａ−Ｓｉ−ＴＦＴの移動度が低いために、所望の映像電圧を画素容量に書き込むためには長い時間を要し、画素容量への映像電圧の書き込みが不十分であると、表示むら、フリッカーの発生が予想される。
画素容量への書き込み時間を短縮するためには、画素トランジスタを構成するａ−Ｓｉ−ＴＦＴのサイズを大きくする、あるいは、液晶表示パネルの走査線に印加する電圧を高くする必要があるが、画素開口率の低下、あるいは、液晶表示パネルの消費電力増加に繋がるという問題点がある。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、画素トランジスタとしてアモルファス・シリコン薄膜トランジスタを使用し、周辺回路に低温ポリシリコン薄膜トランジスタを使用する液晶表示パネルにおいて、画素容量への映像電圧の書き込み不足が生じるのを防止する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、複数の映像線と、前記複数の画素の周囲に配置される分割スイッチ回路と、前記複数の画素を駆動する駆動回路とを備え、前記各画素は、画素電極と、オン状態の時に前記画素電極と前記複数の映像線の中の対応する映像線とを接続する画素トランジスタとを有し、前記複数の映像線は、ｎを３以上の整数とするとき、ｎ個の映像線毎にグループ分けされており、前記分割スイッチ回路は、複数のスイッチング素子を有し、前記複数のスイッチング素子は、ｎ個のスイッチング素子毎にグループ分けされており、前記各グループの１番目ないしｎ番目のスイッチング素子は、１水平走査期間内に、前記各グループの１番目ないしｎ番目の映像線を順次前記駆動回路の対応する端子に接続し、前記各画素トランジスタは、半導体層としてアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタであり、前記分割スイッチ回路の各スイッチング素子は、半導体層としてポリ・シリコンを使用するポリ・シリコン・薄膜トランジタである液晶表示装置であって、１水平走査期間内に、前記各グループの１番目ないしｎ番目のスイッチング素子がオンとなる時間の合計は、１水平走査期間の１／２未満である。
【０００７】
（２）複数の画素と、複数の映像線と、前記複数の画素の周囲に配置される分割スイッチ回路と、前記複数の画素を駆動する駆動回路とを備え、前記各画素は、画素電極と、オン状態の時に前記画素電極と前記複数の映像線の中の対応する映像線とを接続する画素トランジスタとを有し、前記複数の映像線は、ｎを３以上の整数とするとき、ｎ個の映像線毎にグループ分けされており、前記分割スイッチ回路は、複数のスイッチング素子を有し、前記複数のスイッチング素子は、ｎ個のスイッチング素子毎にグループ分けされており、前記各グループの１番目ないしｎ番目のスイッチング素子は、１水平走査期間内に、前記各グループの１番目ないしｎ番目の映像線を順次前記駆動回路の対応する端子に接続し、前記各画素トランジスタは、半導体層としてアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタであり、前記分割スイッチ回路の各スイッチング素子は、半導体層としてポリ・シリコンを使用するポリ・シリコン・薄膜トランジタである液晶表示装置であって、前記各グループの中で一番最後にオンとなるスイッチング素子がオンとなる時間と、前記各グループの中で一番最後にオンとなるスイッチング素子を介して映像電圧が供給される画素に対する書き込み時間との和は、１水平走査期間の１／２以上である。
【０００８】
（３）複数の画素と、複数の映像線と、前記複数の画素の周囲に配置される分割スイッチ回路と、前記複数の画素を駆動する駆動回路とを備え、前記各画素は、画素電極と、オン状態の時に前記画素電極と前記複数の映像線の中の対応する映像線とを接続する画素トランジスタとを有し、前記複数の映像線は、ｎを３以上の整数とするとき、ｎ個の映像線毎にグループ分けされており、前記分割スイッチ回路は、複数のスイッチング素子を有し、前記複数のスイッチング素子は、ｎ個のスイッチング素子毎にグループ分けされており、前記各グループの１番目ないしｎ番目のスイッチング素子は、１水平走査期間内に、前記各グループの１番目ないしｎ番目の映像線を順次前記駆動回路の対応する端子に接続し、前記各画素トランジスタは、半導体層としてアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタであり、前記分割スイッチ回路の各スイッチング素子は、半導体層としてポリ・シリコンを使用するポリ・シリコン・薄膜トランジタである液晶表示装置であって、前記各グループの中で一番最後にオンとなるスイッチング素子を介して映像電圧が供給される画素に対する書き込み時間は、前記各グループの中で一番最後にオンとなるスイッチング素子がオンとなる時間を除いて、１水平走査期間の１／２以上である。
【０００９】
（４）複数の画素と、複数の映像線と、前記複数の画素の周囲に配置される分割スイッチ回路と、前記複数の画素を駆動する駆動回路とを備え、前記各画素は、画素電極と、オン状態の時に前記画素電極と前記複数の映像線の中の対応する映像線とを接続する画素トランジスタとを有し、前記複数の映像線は、ｎを３以上の整数とするとき、ｎ個の映像線毎にグループ分けされており、前記分割スイッチ回路は、複数のスイッチング素子を有し、前記複数のスイッチング素子は、ｎ個のスイッチング素子毎にグループ分けされており、前記各グループの１番目ないしｎ番目のスイッチング素子は、１水平走査期間内に、前記各グループの１番目ないしｎ番目の映像線を順次前記駆動回路の対応する端子に接続し、前記各画素トランジスタは、半導体層としてアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタであり、前記分割スイッチ回路の各スイッチング素子は、半導体層としてポリ・シリコンを使用するポリ・シリコン・薄膜トランジタである液晶表示装置であって、前記各グループの１番目のスイッチング素子ないしｎ番目のスイッチング素子のオンとなる時間の中で最も短い時間は、１水平走査期間の１／２０以上１／６以下である。
【００１０】
（５）（２）または（３）において、前記ｎは３であり、１水平走査期間内に、前記各グループの１番目のスイッチング素子、２番目のスイッチング素子、３番目スイッチング素子の順にオンとなり、前記１番目のスイッチング素子と、前記２番目のスイッチング素子とがオンとなる時間は、１水平走査期間の１／６以下である。
（６）（１）ないし（４）の何れかにおいて、前記ｎは３であり、前記各グループの第１番目の映像線は、赤色の映像電圧が供給される映像線であり、前記各グループの第２番目の映像線は、緑色の映像電圧が供給される映像線であり、前記各グループの第３番目の映像線は、青色の映像電圧が供給される映像線である。
（７）（１）ないし（４）の何れかにおいて、前記ｎは４であり、前記各グループの第１番目の映像線は、赤色の映像電圧が供給される映像線であり、前記各グループの第２番目の映像線は、緑色の映像電圧が供給される映像線であり、前記各グループの第３番目の映像線は、青色の映像電圧が供給される映像線であり、前記各グループの第４番目の映像線は、白色の映像電圧が供給される映像線である。
（８）（１）ないし（４）の何れかにおいて、前記ｎは６であり、前記各グループの第１番目と第４番目の映像線は、赤色の映像電圧が供給される映像線であり、前記各グループの第２番目と第５番目の映像線は、緑色の映像電圧が供給される映像線であり、前記各グループの第３番目と第６番目の映像線は、青色の映像電圧が供給される映像線である。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、画素トランジスタとしてアモルファス・シリコン薄膜トランジスタを使用し、周辺回路部に低温ポリシリコン薄膜トランジスタを使用する液晶表示パネルにおいて、画素容量への映像電圧の書き込み不足が生じるのを防止することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本実施例の液晶表示パネルの概略構成を示すブロック図である。
図１において、ＳＵＢ１は液晶表示パネルを構成する一対の基板（例えば、一対のガラス基板）の中の第１の基板であり、当該第１の基板（ＳＵＢ１）上には、ドライバＩＣ（半導体チップ；ＤＲ）が配置される。
ドライバＩＣ（ＤＲ）は、表示領域（ＡＲ）の上下に配置したＲＧＢ分割スイッチ（１４０ａ，１４０ｂ）に、映像線（ドレイン線、ソース線ともいう）（ＤＲ、ＤＢ）に供給する映像電圧（ＤＡＴＡ）と、ＲＧＢ分割スイッチ（１４０ａ，１４０ｂ）内のスイッチング素子のオン、オフを制御する制御信号（Ｒ−ｓｗ，Ｇ−ｓｗ，Ｂ−ｓｗ）を出力する。また、走査線（ゲート線ともいう）（Ｇ）に順次選択走査電圧を供給する。
表示領域（ＡＲ）内の映像線と走査線の交点には、画素トランジスタ（ＴＦＴ）が配置され、この画素トランジスタ（ＴＦＴ）は、アモルファス・シリコン・プロセスで作成されるａ−Ｓｉ−ＴＦＴで構成される。また、表示領域（ＡＲ）の周辺に配置されるＲＧＢ分割スイッチ（１４０ａ，１４０ｂ）内のスイッチング素子は、第１の基板（ＳＵＢ１）に、ポリ・シリコン・プロセス（例えば、低温ポリシコン・プロセス）で作成されるＰｏｌｙ−Ｓｉ−ＴＦＴで構成される。
【００１３】
液晶表示パネルは、液晶を挟み、各画素電極（ＰＸ）に対向するように、対向電極（共通電極、または、コモン電極ともいう）（ＣＴ）が設けられる。そのため、各画素電極（ＰＸ）と対向電極（ＣＴ）との間には液晶容量（Ｃｌｃ）が形成される。なお、図１において、Ｃａｄｄは、画素電極（ＰＸ）と対向電極（ＣＴ）との間に形成された保持容量である。
ここで、液晶表示パネルは、画素電極（ＰＸ）、画素トランジスタ（ＴＦＴ）等が設けられた第１の基板（ＳＵＢ１）と、カラーフィルタ等が形成される第２の基板（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶パネルの内部構造とは関係がないので、本明細書では、液晶パネルの内部構造の詳細な説明は省略する。また、本発明は、どのような構造の液晶パネルであっても適用可能である。例えば、縦電界方式の場合、対向電極は第２の基板に形成される。横電界方式の場合、対向電極は第１の基板に形成される。
さらに、液晶表示パネルの裏面側にはバックライトが配置されるが、本発明は、バックライトの内部構造とは関係がないので、本明細書では、バックライトの内部構造の詳細な説明も省略する。
【００１４】
図２は、本実施例の液晶表示パネルの回路構成を示すブロック図である。図２において、１４０はＲＧＢ分割スイッチであり、このＲＧＢ分割スイッチ１４０は、図１の１４０ａ，１４０ｂの２つのＲＧＢ分割スイッチを一つにまとめたものである。なお、図２では、保持容量（Ｃａｄｄ）の図示は省略している。
ＲＧＢ分割スイッチ１４０は、３分割のＲＧＢ分割スイッチであり、１水平走査期間内に、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各映像電圧を、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各映像線に３回に分けて供給することで、ＲＧＢ分割スイッチ１４０に外部から供給すべき映像信号線の本数を１／３に削減するものである。
図２において、１１０は表示制御回路（タイミングコントローラ）、１２０はゲートドライバ（走査線駆動回路）、１３０はドレインドライバ（映像線駆動回路）であり、これらの回路は、ドライバＩＣ（ＤＲ）内に配置される。また、図２では、電源回路の図示は省略している。
また、図２において、ＤＲ１〜ＤＲｎは赤（Ｒ）の映像線（各グループの１番目の映像線）、ＤＧ１〜ＤＧｎは緑（Ｇ）の映像線（各グループの２番目の映像線）、ＤＢ１〜ＤＢｎは青（Ｂ）の映像線（各グループの３番目の映像線）である。
赤（Ｒ）の映像線（ＤＲ１〜ＤＲｎ）は、ＲＧＢ分割スイッチ１４０内の１番目のスイッチング素子（ＲＳ１〜ＲＳｎ）を介して、ドレインドライバ１３０の対応する端子（ＤＤ１〜ＤＤｎ）に接続される。同様に、緑（Ｇ）の映像線（ＤＧ１〜ＤＧｎ）は、ＲＧＢ分割スイッチ１４０の２番目のスイッチング素子（ＧＳ１〜ＧＳｎ）を介して、また、青（Ｂ）の映像線（ＤＢ１〜ＤＢｎ）は、ＲＧＢ分割スイッチ１４０の３番目のスイッチング素子（ＢＳ１〜ＢＳｎ）を介して、ドレインドライバ１３０の対応する端子（ＤＤ１〜ＤＤｎ）に接続される。
表示制御回路１１０は、テレビ受信回路等の表示信号源（ホスト側）から入力される表示データ（ＤＡＴＡ）、ドットクロック（ＤＣＬＫ）、ディスプレイタイミング信号（ＤＴＭＧ）、水平同期信号（Ｈ_ｓｔ）、および垂直同期信号（Ｖ_ｓｔ）に基づき、ゲートドライバ１２０、ドレインドライバ１３０、およびＲＧＢ分割スイッチ１４０を制御・駆動する。
【００１５】
図３は、本実施例の液晶表示パネルの駆動方法を説明するためのタイミングチャートである。
液晶表示パネルに画像を表示する際、ゲートドライバ１２０は、水平同期信号（図３のＨ_ｓｔ）に基づき走査線（Ｇ１〜Ｇｍ）を上から下（あるいは、下から上）に向かって選択する。それにより、図３のＧＡＴＥに示すように、ある走査線に１水平走査期間（１Ｈ）の間、Ｈｉｇｈ（以下、Ｈレベルという）の選択走査電圧を供給する。これにより、選択走査電圧がゲートに印加される画素トランジスタ（ＴＦＴ）が１水平走査期間の間オンとなる。
一方で、制御信号（Ｒ−ｓｗ）、制御信号（Ｇ−ｓｗ）、制御信号（Ｂ−ｓｗ）が、１水平走査期間内に順次Ｈレベルとなる。これにより、ＲＧＢ分割スイッチ１４０の１番目のスイッチング素子（ＲＳ１〜ＲＳｎ）、２番目のスイッチング素子（ＧＳ１〜ＧＳｎ）、および、３番目のスイッチング素子（ＢＳ１〜ＢＳｎ）が順次オンとなり、赤（Ｒ）の映像線（ＤＲ１〜ＤＲｎ）と、緑（Ｇ）の映像線（ＤＧ〜ＤＧｎ）と、青（Ｂ）の映像線（ＤＢ〜ＤＢｎ）とを、順次ドレインドライバ１３０の各端子（ＤＤ１〜ＤＤｎ）に接続する。
また、ドレインドライバ１３０は、ＲＧＢ分割スイッチ１４０の１番目のスイッチング素子（ＲＳ１〜ＲＳｎ）、２番目のスイッチング素子（ＧＳ１〜ＧＳｎ）、および、３番目のスイッチング素子（ＢＳ１〜ＢＳｎ）のオンとなるタイミングに合わせて、赤（Ｒ）の映像電圧、緑（Ｇ）の映像電圧、あるいは青（Ｂ）の映像電圧を各出力端子（ＤＤ１〜ＤＤｎ）から出力する。
各映像線に供給された映像電圧は、画素トランジスタ（ＴＦＴ）を経由して、画素電極（ＰＸ）に印加され、最終的に、保持容量（Ｃａｄｄ）と、液晶容量（Ｃｌｃ）に電荷がチャージされ、液晶分子をコントロールすることにより画像が表示される。
なお、図２において、表示制御回路１１０、ゲートドライバ１２０、およびドレインドライバ１３０の全部の回路、あるいは、一部の回路は、ＲＧＢ分割スイッチ１４０と同様、第１の基板（ＳＵＢ１）上に、ポリ・シリコン・プロセス（例えば、低温ポリシコン・プロセス）で作成されるＰｏｌｙ−Ｓｉ−ＴＦＴで構成するようにしてもよい。
【００１６】
図８は、従来の液晶表示パネルの駆動方法を説明するためのタイミングチャートである。なお、図８は、図２に示す液晶表示パネルにおいて、画素トランジスタ（ＴＦＴ）がＰｏｌｙ−Ｓｉ−ＴＦＴで構成され、ＲＧＢ分割スイッチ１４０の各スイッチング素子が、ｎ型のＰｏｌｙ−Ｓｉ−ＴＦＴで構成される場合の駆動方法を説明するためのタイミングチャートである。
図８に示すタイミングチャートでは、ＲＧＢ分割スイッチ１４０の１番目のスイッチング素子（ＲＳ１〜ＲＳｎ）、２番目のスイッチング素子（ＧＳ１〜ＧＳｎ）、あるいは、３番目のスイッチング素子（ＢＳ１〜ＢＳｎ）がオンとなるタイミングは、１水平走査期間内でおよそ平均させるようにしている。
これは、ＲＧＢ分割スイッチ１４０のスイッチング素子として使用されるＰｏｌｙ−Ｓｉ−ＴＦＴは、移動度が高く、ＲＧＢ分割スイッチ１４０のスイッチング素子の負荷である赤（Ｒ）の映像線（ＤＲ１〜ＤＲｎ）と、緑（Ｇ）の映像線（ＤＧ〜ＤＧｎ）と、青（Ｂ）の映像線（ＤＢ〜ＤＢｎ）への映像電圧の書き込みは短い時間で終了するとともに、各サブピクセルの画素トランジスタ（ＴＦＴ）もＰｏｌｙ−Ｓｉ−ＴＦＴで構成されるため、移動度が高く、各サブピクセルの画素容量への映像電圧の書き込み時間（図８のＴｐｉｘ）も短い時間で終了するためである。なお、図３、図４、図８において、ＴｓはＲＧＢ分割スイッチ１４０の切替時間である。
【００１７】
しかしながら、本実施例の液晶表示パネルでは、画素トランジスタ（ＴＦＴ）が、ａ−Ｓｉ−ＴＦＴであるため、図８と同じタイミングでは、特に、青（Ｂ）のサブピクセルへの映像電圧の書き込み時間が不足することになる。
そのため、図３に示すように、本実施例では、ＲＧＢ分割スイッチ１４０の１番目のスイッチング素子（ＲＳ１〜ＲＳｎ）がオンとなる時間（Ｔ１）、２番目のスイッチング素子（ＧＳ１〜ＧＳｎ）がオンとなる時間（Ｔ２）、および、３番目のスイッチング素子（ＢＳ１〜ＢＳｎ）がオンとなる時間（Ｔ３）を、図８に示すタイミングチャートよりも短く設定し、特に、青（Ｂ）のサブピクセルへの映像電圧の書き込み時間（Ｔｐｉｘ）を１水平期間（１Ｈ）の１／２｛（１／２）Ｈ≦Ｔｐｉｘ｝より長くしている。
また、Ｔ１，Ｔ２，Ｔ３の各時間は１水平期間の１／６以下｛Ｔ１，Ｔ２，Ｔ３≦（１／６）Ｈ｝であるので、ＲＧＢ分割スイッチ１４０のスイッチング素子（ＲＳ１〜ＲＳｎ）、スイッチング素子（ＧＳ１〜ＧＳｎ）、および、スイッチング素子（ＢＳ１〜ＢＳｎ）がオンとなる時間の合計（Ｔ１＋Ｔ２＋Ｔ３）は、１水平期間（１Ｈ）の１／２未満｛（Ｔ１＋Ｔ２＋Ｔ３）＜（１／２）Ｈ｝となる。
なお、Ｔ１，Ｔ２，Ｔ３の時間は、各映像線（より詳細には、各映像線に付随する浮遊容量）に映像電圧を充分書き込むために必要となる最小の時間以上の時間が必要であるが、Ｔ１，Ｔ２，Ｔ３の時間は、１水平期間の１／２０以上、１／６以下｛（１／２０）Ｈ≦Ｔ１，Ｔ２，Ｔ３≦（１／６）Ｈ｝が好ましい。また、図３、図４において、Ｔｓｔは、ある走査線にＨレベルの選択走査電圧が供給されてから、ＲＧＢ分割スイッチ１４０がオンするまでの猶予時間である。
【００１８】
図４に、本実施例の液晶表示パネルの駆動方法の変形例を説明するためのタイミングチャートである。
図４は、ドレインドライバ１３０から映像電圧の出力順が、緑（Ｇ）→青（Ｂ）→赤（Ｒ）となっている点で、図３に示すタイミングチャートと異なっているが、赤（Ｒ）のサブピクセルへの映像電圧の書き込み時間（Ｔｐｉｘ）は１水平期間（１Ｈ）の１／２｛（１／２）Ｈ≦Ｔｐｉｘ｝より長くしている。また、Ｔ１，Ｔ２，Ｔ３の各時間も図３と同様である。
本実施例では、ＲＧＢ分割スイッチ１４０の１番目のスイッチング素子（ＲＳ１〜ＲＳｎ）、２番目のスイッチング素子（ＧＳ１〜ＧＳｎ）、および、３番目のスイッチング素子（ＢＳ１〜ＢＳｎ）がオンとなる時間の合計（Ｔ１＋Ｔ２＋Ｔ３）を、１水平期間の１／２未満とし、すべのサブピクセルに対する映像電圧の書き込み時間が、１水平期間の１／２以上となるようにしたので、Ｐｏｌｙ−Ｓｉ−ＴＦＴで構成される画素トランジスタ（ＴＦＴ）でも、各サブピクセルの画素容量に映像電圧を十分に書き込むことが可能である。
これにより、本実施例では、サブピクセルへの映像電圧の書き込み不足により生じる表示むら、フリッカーの発生を防止することができ、しかも、サブピクセルへの映像電圧の書き込み時間を長くすることで、画素トランジスタ（ＴＦＴ）のサイズを縮小することができるので、画素開口率を大きくすることが可能となる。
【００１９】
図５は、本実施例の液晶表示パネルの駆動方法の変形例を説明するためのタイミングチャートである。
図５では、ＲＧＢ分割スイッチ１４０のスイッチング素子（ＢＳ１〜ＢＳｎ）がオンとなる時間（Ｔ３）を、スイッチング素子（ＲＳ１〜ＲＳｎ）がオンとなる時間（Ｔ１）、あるいは、スイッチング素子（ＧＳ１〜ＧＳｎ）がオンとなる時間（Ｔ２）よりも長く設定している。
しかしながら、青（Ｂ）のサブピクセルへの映像電圧の書き込み時間は（Ｔ３＋Ｔｐｉｘ）となるので、図３の青（Ｂ）のサブピクセルへの書き込み時間と実質的に同等となる。また、図５でも、Ｔ１とＴ２の時間は、１水平期間の１／６以下にしている。
【００２０】
図６は、本実施例の液晶表示パネルの駆動方法の変形例を説明するためのタイミングチャートである。図６は、ＲＧＢ分割スイッチ１４０として、６分割ＲＧＢ分割スイッチを用いた場合のタイミングチャートである。
ＲＧＢ分割スイッチ１４０が、６分割ＲＧＢ分割スイッチの場合、１水平走査期間内に、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各映像電圧を、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各映像線に６回に分けて供給することで、ＲＧＢ分割スイッチ１４０に外部から供給すべき映像信号線の本数を１／６に削減することができる。
図６でも、ＲＧＢ分割スイッチ１４０の各スイッチング素子がオンとなる時間（Ｔ１〜Ｔ６）を、図８に示すタイミングチャートよりも短く設定し、各サブピクセルへの映像電圧の書き込み時間（Ｔｐｉｘ）を１水平期間（１Ｈ）の１／２｛（１／２）Ｈ≦Ｔｐｉｘ｝より長くしている。この場合でも、ＲＧＢ分割スイッチ１４０の各スイッチング素子がオンとなる時間の合計（Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４＋Ｔ５＋Ｔ６）は、１水平期間（１Ｈ）の１／２未満｛（Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４＋Ｔ５＋Ｔ６）＜（１／２）Ｈ｝となる。
なお、図示は省略するが、ＲＧＢ分割スイッチ１４０が、６分割ＲＧＢ分割スイッチの場合、映像線は６個毎にグループ分けされ、各グループの６個の映像線がドレインドライバ１３０の各端子に接続される。また、ＲＧＢ分割スイッチ１４０内のスイッチング素子は６個毎にグループ分けされ、ＲＧＢ分割スイッチ１４０内の各スイッチング素子を制御する制御信号は、（Ｒ１−ｓｗ）、（Ｇ１−ｓｗ）、（Ｂ１−ｓｗ）、（Ｒ２−ｓｗ）、（Ｇ２−ｓｗ）、（Ｂ３−ｓｗ）の６個となる。
【００２１】
図７は、本実施例の液晶表示パネルの駆動方法の変形例を説明するためのタイミングチャートである。図７は、ＲＧＢ分割スイッチ１４０として、４分割ＲＧＢ分割スイッチを用いた場合のタイミングチャートである。
ＲＧＢ分割スイッチ１４０が、４分割ＲＧＢ分割スイッチの場合、１水平走査期間内に、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、白（Ｗ）の各映像電圧を、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、白（Ｗ）の各映像線に４回に分けて供給することで、ＲＧＢ分割スイッチ１４０に外部から供給すべき映像信号線の本数を１／４に削減することができる。
図７でも、ＲＧＢ分割スイッチ１４０の各スイッチング素子がオンとなる時間（Ｔ１〜Ｔ４）を、図８に示すタイミングチャートよりも短く設定し、各サブピクセルへの映像電圧の書き込み時間（Ｔｐｉｘ）を１水平期間（１Ｈ）の１／２｛（１／２）Ｈ≦Ｔｐｉｘ｝より長くしている。この場合でも、ＲＧＢ分割スイッチ１４０の各スイッチング素子がオンとなる時間の合計（Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４）は、１水平期間（１Ｈ）の１／２未満｛（Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４）＜（１／２）Ｈ｝となる。
なお、図示は省略するが、ＲＧＢ分割スイッチ１４０が、４分割ＲＧＢ分割スイッチの場合、映像線は４個毎にグループ分けされ、各グループの４個の映像線がドレインドライバ１３０の各端子に接続される。また、ＲＧＢ分割スイッチ１４０内のスイッチング素子は４個毎にグループ分けされ、ＲＧＢ分割スイッチ１４０内の各スイッチング素子を制御する制御信号は、（Ｒ−ｓｗ）、（Ｇ−ｓｗ）、（Ｂ−ｓｗ）、（Ｗ−ｓｗ）の４個となる。
【００２２】
以上説明したように、本実施例では、各サブピクセルへの映像電圧の書き込み時間を１水平期間の１／２以上とすることで、各サブピクセルの画素容量に映像電圧を十分に書き込むことが可能である。
これにより、サブピクセルへの映像電圧の書き込み不足により生じる表示むら、フリッカーの発生を防止することが可能となる。
しかも、サブピクセルへの映像電圧の書き込み時間を長くすることで、画素トランジスタ（ＴＦＴ）のサイズを縮小することができるので、画素開口率を大きくすることが可能であり、バックライトの輝度を下げることができるので、液晶表示パネルの消費電力の低減することが可能となる。
また、各サブピクセルへの映像電圧の書き込み時間を短縮するために、走査線に印加する電圧を高くする必要もないので、液晶表示パネルの消費電力増加を抑制することも可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例の液晶表示パネルの概略構成を示すブロック図である。
【図２】本発明の実施例の液晶表示パネルの回路構成を示すブロック図である。
【図３】本発明の実施例の液晶表示パネルの駆動方法を説明するためのタイミングチャートである。
【図４】本発明の実施例の液晶表示パネルの駆動方法の変形例を説明するためのタイミングチャートである。
【図５】本発明の実施例の液晶表示パネルの駆動方法の変形例を説明するためのタイミングチャートである。
【図６】本発明の実施例の液晶表示パネルの駆動方法の変形例を説明するためのタイミングチャートである。
【図７】本発明の実施例の液晶表示パネルの駆動方法の変形例を説明するためのタイミングチャートである。
【図８】従来の液晶表示パネルの駆動方法を説明するためのタイミングチャートである。
【符号の説明】
【００２４】
ＳＵＢ１ 第１の基板
ＤＲ ドライバＩＣ（半導体チップ）
１４０，１４０ａ，１４０ｂ ＲＧＢ分割スイッチ
ＤＲ１〜ＤＲｎ，ＤＧ１〜ＤＧｎ，ＤＢ１〜ＤＢｎ 映像線（ドレイン線、または、ソース線）
Ｇ１〜Ｇｍ 走査線（ゲート線）
ＤＤ１〜ＤＤｎ ドレインドライバの端子
ＡＲ 表示領域
ＴＦＴ 画素トランジスタ
ＰＸ 画素電極
ＣＴ 対向電極（共通電極、または、コモン電極）
Ｃｌｃ 液晶容量
Ｃａｄｄ 保持容量
１１０ 表示制御回路（タイミングコントローラ）
１２０ ゲートドライバ（走査線駆動回路）
１３０ ドレインドライバ（映像線駆動回路）
１４０ ＲＧＢ分割スイッチ
【技術分野】
【０００１】
本発明は、液晶表示装置に係り、特に、画素トランジスタ（能動素子）としてアモルファス・シリコン薄膜トランジスタを使用し、周辺回路部に、ポリ・シリコン薄膜トランジスタを使用する場合に有効な技術に関する。
【背景技術】
【０００２】
画素毎に画素トランジスタ（能動素子）を有し、この画素トランジスタをスイッチング動作させるアクティブマトリクス型液晶表示装置は、パソコンあるいはテレビの表示装置として広く使用されている。
が知られている。
この場合に、画素トランジスタには、薄膜トランジスタが使用されるが、この薄膜トランジスタとしては、半導体層にアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタ（以下、ａ−Ｓｉ−ＴＦＴという）、あるいは、半導体層にポリ・シリコンを使用するポリ・シリコン・薄膜トランジタ（以下、Ｐｏｌｙ−Ｓｉ−ＴＦＴという）が使用される。
画素トランジスタとしてＰｏｌｙ−Ｓｉ−ＴＦＴを用いる液晶表示パネル（以下、Ｐｏｌｙ−Ｓｉ−ＴＦＴパネルという）では、石英あるいはガラス基板上にＰｏｌｙ−Ｓｉ−ＴＦＴをマトリクス状に配置・形成する。さらに、Ｐｏｌｙ−Ｓｉ−ＴＦＴの移動度が、ａ−Ｓｉ−ＴＦＴの移動度よりも高速であるため、Ｐｏｌｙ−Ｓｉ−ＴＦＴパネルでは、その周辺回路も、Ｐｏｌｙ−Ｓｉ−ＴＦＴで形成し、同一の基板上で、複数の画素が形成される表示領域の周辺に形成することも可能である。
また、Ｐｏｌｙ−Ｓｉ−ＴＦＴパネルの一つに、表示領域の周辺部にＲＧＢ分割スイッチを配置し、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各映像電圧を、パネル内の赤（Ｒ）の映像線、緑（Ｇ）の映像線、青（Ｂ）の映像線に、それぞれ３回に分けて供給することで、ＲＧＢ分割スイッチに映像電圧を入力する信号線の本数を１／３に削減するものが知られている。（例えば、下記特許文献１参照）
【０００３】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開２００７−１４０２９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述の特許文献１等に記載されている液晶表示パネルにおいて、ＲＧＢ分割スイッチのスイッチング素子として使用されるＰｏｌｙ−Ｓｉ−ＴＦＴは、移動度が高く、ＲＧＢ分割スイッチのスイッチング素子の負荷である赤（Ｒ）の映像線、緑（Ｇ）の映像線、青（Ｂ）の映像線への映像電圧の書き込みは短い時間で終了する。
さらに、各サブピクセルの画素トランジスタもＰｏｌｙ−Ｓｉ−ＴＦＴで構成されるため、移動度が高く、各サブピクセルの画素トランジスタの画素容量への映像電圧の書き込みは短い時間で終了する。
そのため、Ｐｏｌｙ−Ｓｉ−ＴＦＴパネルでは、周辺に配置されるＲＧＢ分割スイッチでは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の映像電圧を、液晶表示パネル内の赤（Ｒ）の映像線、緑（Ｇ）の映像線、青（Ｂ）の映像線にそれぞれ供給するタイミングを、１水平走査期間内でおよそ平均させるようにしている。
一方、低コスト化のために、画素トランジスタとして、ａ−Ｓｉ−ＴＦＴを使用し、表示領域の周辺部に配置されるＲＧＢ分割スイッチのスイッチング素子として、Ｐｏｌｙ−Ｓｉ−ＴＦＴを使用する液晶表示パネル（以下、ａ−Ｐｏｌｙ−Ｓｉ−ＴＦＴパネルという）が想定される。
【０００５】
このａ−Ｐｏｌｙ−Ｓｉ−ＴＦＴパネルでは、画素トランジスタであるａ−Ｓｉ−ＴＦＴの移動度が低いために、所望の映像電圧を画素容量に書き込むためには長い時間を要し、画素容量への映像電圧の書き込みが不十分であると、表示むら、フリッカーの発生が予想される。
画素容量への書き込み時間を短縮するためには、画素トランジスタを構成するａ−Ｓｉ−ＴＦＴのサイズを大きくする、あるいは、液晶表示パネルの走査線に印加する電圧を高くする必要があるが、画素開口率の低下、あるいは、液晶表示パネルの消費電力増加に繋がるという問題点がある。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、画素トランジスタとしてアモルファス・シリコン薄膜トランジスタを使用し、周辺回路に低温ポリシリコン薄膜トランジスタを使用する液晶表示パネルにおいて、画素容量への映像電圧の書き込み不足が生じるのを防止する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、複数の映像線と、前記複数の画素の周囲に配置される分割スイッチ回路と、前記複数の画素を駆動する駆動回路とを備え、前記各画素は、画素電極と、オン状態の時に前記画素電極と前記複数の映像線の中の対応する映像線とを接続する画素トランジスタとを有し、前記複数の映像線は、ｎを３以上の整数とするとき、ｎ個の映像線毎にグループ分けされており、前記分割スイッチ回路は、複数のスイッチング素子を有し、前記複数のスイッチング素子は、ｎ個のスイッチング素子毎にグループ分けされており、前記各グループの１番目ないしｎ番目のスイッチング素子は、１水平走査期間内に、前記各グループの１番目ないしｎ番目の映像線を順次前記駆動回路の対応する端子に接続し、前記各画素トランジスタは、半導体層としてアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタであり、前記分割スイッチ回路の各スイッチング素子は、半導体層としてポリ・シリコンを使用するポリ・シリコン・薄膜トランジタである液晶表示装置であって、１水平走査期間内に、前記各グループの１番目ないしｎ番目のスイッチング素子がオンとなる時間の合計は、１水平走査期間の１／２未満である。
【０００７】
（２）複数の画素と、複数の映像線と、前記複数の画素の周囲に配置される分割スイッチ回路と、前記複数の画素を駆動する駆動回路とを備え、前記各画素は、画素電極と、オン状態の時に前記画素電極と前記複数の映像線の中の対応する映像線とを接続する画素トランジスタとを有し、前記複数の映像線は、ｎを３以上の整数とするとき、ｎ個の映像線毎にグループ分けされており、前記分割スイッチ回路は、複数のスイッチング素子を有し、前記複数のスイッチング素子は、ｎ個のスイッチング素子毎にグループ分けされており、前記各グループの１番目ないしｎ番目のスイッチング素子は、１水平走査期間内に、前記各グループの１番目ないしｎ番目の映像線を順次前記駆動回路の対応する端子に接続し、前記各画素トランジスタは、半導体層としてアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタであり、前記分割スイッチ回路の各スイッチング素子は、半導体層としてポリ・シリコンを使用するポリ・シリコン・薄膜トランジタである液晶表示装置であって、前記各グループの中で一番最後にオンとなるスイッチング素子がオンとなる時間と、前記各グループの中で一番最後にオンとなるスイッチング素子を介して映像電圧が供給される画素に対する書き込み時間との和は、１水平走査期間の１／２以上である。
【０００８】
（３）複数の画素と、複数の映像線と、前記複数の画素の周囲に配置される分割スイッチ回路と、前記複数の画素を駆動する駆動回路とを備え、前記各画素は、画素電極と、オン状態の時に前記画素電極と前記複数の映像線の中の対応する映像線とを接続する画素トランジスタとを有し、前記複数の映像線は、ｎを３以上の整数とするとき、ｎ個の映像線毎にグループ分けされており、前記分割スイッチ回路は、複数のスイッチング素子を有し、前記複数のスイッチング素子は、ｎ個のスイッチング素子毎にグループ分けされており、前記各グループの１番目ないしｎ番目のスイッチング素子は、１水平走査期間内に、前記各グループの１番目ないしｎ番目の映像線を順次前記駆動回路の対応する端子に接続し、前記各画素トランジスタは、半導体層としてアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタであり、前記分割スイッチ回路の各スイッチング素子は、半導体層としてポリ・シリコンを使用するポリ・シリコン・薄膜トランジタである液晶表示装置であって、前記各グループの中で一番最後にオンとなるスイッチング素子を介して映像電圧が供給される画素に対する書き込み時間は、前記各グループの中で一番最後にオンとなるスイッチング素子がオンとなる時間を除いて、１水平走査期間の１／２以上である。
【０００９】
（４）複数の画素と、複数の映像線と、前記複数の画素の周囲に配置される分割スイッチ回路と、前記複数の画素を駆動する駆動回路とを備え、前記各画素は、画素電極と、オン状態の時に前記画素電極と前記複数の映像線の中の対応する映像線とを接続する画素トランジスタとを有し、前記複数の映像線は、ｎを３以上の整数とするとき、ｎ個の映像線毎にグループ分けされており、前記分割スイッチ回路は、複数のスイッチング素子を有し、前記複数のスイッチング素子は、ｎ個のスイッチング素子毎にグループ分けされており、前記各グループの１番目ないしｎ番目のスイッチング素子は、１水平走査期間内に、前記各グループの１番目ないしｎ番目の映像線を順次前記駆動回路の対応する端子に接続し、前記各画素トランジスタは、半導体層としてアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタであり、前記分割スイッチ回路の各スイッチング素子は、半導体層としてポリ・シリコンを使用するポリ・シリコン・薄膜トランジタである液晶表示装置であって、前記各グループの１番目のスイッチング素子ないしｎ番目のスイッチング素子のオンとなる時間の中で最も短い時間は、１水平走査期間の１／２０以上１／６以下である。
【００１０】
（５）（２）または（３）において、前記ｎは３であり、１水平走査期間内に、前記各グループの１番目のスイッチング素子、２番目のスイッチング素子、３番目スイッチング素子の順にオンとなり、前記１番目のスイッチング素子と、前記２番目のスイッチング素子とがオンとなる時間は、１水平走査期間の１／６以下である。
（６）（１）ないし（４）の何れかにおいて、前記ｎは３であり、前記各グループの第１番目の映像線は、赤色の映像電圧が供給される映像線であり、前記各グループの第２番目の映像線は、緑色の映像電圧が供給される映像線であり、前記各グループの第３番目の映像線は、青色の映像電圧が供給される映像線である。
（７）（１）ないし（４）の何れかにおいて、前記ｎは４であり、前記各グループの第１番目の映像線は、赤色の映像電圧が供給される映像線であり、前記各グループの第２番目の映像線は、緑色の映像電圧が供給される映像線であり、前記各グループの第３番目の映像線は、青色の映像電圧が供給される映像線であり、前記各グループの第４番目の映像線は、白色の映像電圧が供給される映像線である。
（８）（１）ないし（４）の何れかにおいて、前記ｎは６であり、前記各グループの第１番目と第４番目の映像線は、赤色の映像電圧が供給される映像線であり、前記各グループの第２番目と第５番目の映像線は、緑色の映像電圧が供給される映像線であり、前記各グループの第３番目と第６番目の映像線は、青色の映像電圧が供給される映像線である。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、画素トランジスタとしてアモルファス・シリコン薄膜トランジスタを使用し、周辺回路部に低温ポリシリコン薄膜トランジスタを使用する液晶表示パネルにおいて、画素容量への映像電圧の書き込み不足が生じるのを防止することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本実施例の液晶表示パネルの概略構成を示すブロック図である。
図１において、ＳＵＢ１は液晶表示パネルを構成する一対の基板（例えば、一対のガラス基板）の中の第１の基板であり、当該第１の基板（ＳＵＢ１）上には、ドライバＩＣ（半導体チップ；ＤＲ）が配置される。
ドライバＩＣ（ＤＲ）は、表示領域（ＡＲ）の上下に配置したＲＧＢ分割スイッチ（１４０ａ，１４０ｂ）に、映像線（ドレイン線、ソース線ともいう）（ＤＲ、ＤＢ）に供給する映像電圧（ＤＡＴＡ）と、ＲＧＢ分割スイッチ（１４０ａ，１４０ｂ）内のスイッチング素子のオン、オフを制御する制御信号（Ｒ−ｓｗ，Ｇ−ｓｗ，Ｂ−ｓｗ）を出力する。また、走査線（ゲート線ともいう）（Ｇ）に順次選択走査電圧を供給する。
表示領域（ＡＲ）内の映像線と走査線の交点には、画素トランジスタ（ＴＦＴ）が配置され、この画素トランジスタ（ＴＦＴ）は、アモルファス・シリコン・プロセスで作成されるａ−Ｓｉ−ＴＦＴで構成される。また、表示領域（ＡＲ）の周辺に配置されるＲＧＢ分割スイッチ（１４０ａ，１４０ｂ）内のスイッチング素子は、第１の基板（ＳＵＢ１）に、ポリ・シリコン・プロセス（例えば、低温ポリシコン・プロセス）で作成されるＰｏｌｙ−Ｓｉ−ＴＦＴで構成される。
【００１３】
液晶表示パネルは、液晶を挟み、各画素電極（ＰＸ）に対向するように、対向電極（共通電極、または、コモン電極ともいう）（ＣＴ）が設けられる。そのため、各画素電極（ＰＸ）と対向電極（ＣＴ）との間には液晶容量（Ｃｌｃ）が形成される。なお、図１において、Ｃａｄｄは、画素電極（ＰＸ）と対向電極（ＣＴ）との間に形成された保持容量である。
ここで、液晶表示パネルは、画素電極（ＰＸ）、画素トランジスタ（ＴＦＴ）等が設けられた第１の基板（ＳＵＢ１）と、カラーフィルタ等が形成される第２の基板（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶パネルの内部構造とは関係がないので、本明細書では、液晶パネルの内部構造の詳細な説明は省略する。また、本発明は、どのような構造の液晶パネルであっても適用可能である。例えば、縦電界方式の場合、対向電極は第２の基板に形成される。横電界方式の場合、対向電極は第１の基板に形成される。
さらに、液晶表示パネルの裏面側にはバックライトが配置されるが、本発明は、バックライトの内部構造とは関係がないので、本明細書では、バックライトの内部構造の詳細な説明も省略する。
【００１４】
図２は、本実施例の液晶表示パネルの回路構成を示すブロック図である。図２において、１４０はＲＧＢ分割スイッチであり、このＲＧＢ分割スイッチ１４０は、図１の１４０ａ，１４０ｂの２つのＲＧＢ分割スイッチを一つにまとめたものである。なお、図２では、保持容量（Ｃａｄｄ）の図示は省略している。
ＲＧＢ分割スイッチ１４０は、３分割のＲＧＢ分割スイッチであり、１水平走査期間内に、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各映像電圧を、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各映像線に３回に分けて供給することで、ＲＧＢ分割スイッチ１４０に外部から供給すべき映像信号線の本数を１／３に削減するものである。
図２において、１１０は表示制御回路（タイミングコントローラ）、１２０はゲートドライバ（走査線駆動回路）、１３０はドレインドライバ（映像線駆動回路）であり、これらの回路は、ドライバＩＣ（ＤＲ）内に配置される。また、図２では、電源回路の図示は省略している。
また、図２において、ＤＲ１〜ＤＲｎは赤（Ｒ）の映像線（各グループの１番目の映像線）、ＤＧ１〜ＤＧｎは緑（Ｇ）の映像線（各グループの２番目の映像線）、ＤＢ１〜ＤＢｎは青（Ｂ）の映像線（各グループの３番目の映像線）である。
赤（Ｒ）の映像線（ＤＲ１〜ＤＲｎ）は、ＲＧＢ分割スイッチ１４０内の１番目のスイッチング素子（ＲＳ１〜ＲＳｎ）を介して、ドレインドライバ１３０の対応する端子（ＤＤ１〜ＤＤｎ）に接続される。同様に、緑（Ｇ）の映像線（ＤＧ１〜ＤＧｎ）は、ＲＧＢ分割スイッチ１４０の２番目のスイッチング素子（ＧＳ１〜ＧＳｎ）を介して、また、青（Ｂ）の映像線（ＤＢ１〜ＤＢｎ）は、ＲＧＢ分割スイッチ１４０の３番目のスイッチング素子（ＢＳ１〜ＢＳｎ）を介して、ドレインドライバ１３０の対応する端子（ＤＤ１〜ＤＤｎ）に接続される。
表示制御回路１１０は、テレビ受信回路等の表示信号源（ホスト側）から入力される表示データ（ＤＡＴＡ）、ドットクロック（ＤＣＬＫ）、ディスプレイタイミング信号（ＤＴＭＧ）、水平同期信号（Ｈ_ｓｔ）、および垂直同期信号（Ｖ_ｓｔ）に基づき、ゲートドライバ１２０、ドレインドライバ１３０、およびＲＧＢ分割スイッチ１４０を制御・駆動する。
【００１５】
図３は、本実施例の液晶表示パネルの駆動方法を説明するためのタイミングチャートである。
液晶表示パネルに画像を表示する際、ゲートドライバ１２０は、水平同期信号（図３のＨ_ｓｔ）に基づき走査線（Ｇ１〜Ｇｍ）を上から下（あるいは、下から上）に向かって選択する。それにより、図３のＧＡＴＥに示すように、ある走査線に１水平走査期間（１Ｈ）の間、Ｈｉｇｈ（以下、Ｈレベルという）の選択走査電圧を供給する。これにより、選択走査電圧がゲートに印加される画素トランジスタ（ＴＦＴ）が１水平走査期間の間オンとなる。
一方で、制御信号（Ｒ−ｓｗ）、制御信号（Ｇ−ｓｗ）、制御信号（Ｂ−ｓｗ）が、１水平走査期間内に順次Ｈレベルとなる。これにより、ＲＧＢ分割スイッチ１４０の１番目のスイッチング素子（ＲＳ１〜ＲＳｎ）、２番目のスイッチング素子（ＧＳ１〜ＧＳｎ）、および、３番目のスイッチング素子（ＢＳ１〜ＢＳｎ）が順次オンとなり、赤（Ｒ）の映像線（ＤＲ１〜ＤＲｎ）と、緑（Ｇ）の映像線（ＤＧ〜ＤＧｎ）と、青（Ｂ）の映像線（ＤＢ〜ＤＢｎ）とを、順次ドレインドライバ１３０の各端子（ＤＤ１〜ＤＤｎ）に接続する。
また、ドレインドライバ１３０は、ＲＧＢ分割スイッチ１４０の１番目のスイッチング素子（ＲＳ１〜ＲＳｎ）、２番目のスイッチング素子（ＧＳ１〜ＧＳｎ）、および、３番目のスイッチング素子（ＢＳ１〜ＢＳｎ）のオンとなるタイミングに合わせて、赤（Ｒ）の映像電圧、緑（Ｇ）の映像電圧、あるいは青（Ｂ）の映像電圧を各出力端子（ＤＤ１〜ＤＤｎ）から出力する。
各映像線に供給された映像電圧は、画素トランジスタ（ＴＦＴ）を経由して、画素電極（ＰＸ）に印加され、最終的に、保持容量（Ｃａｄｄ）と、液晶容量（Ｃｌｃ）に電荷がチャージされ、液晶分子をコントロールすることにより画像が表示される。
なお、図２において、表示制御回路１１０、ゲートドライバ１２０、およびドレインドライバ１３０の全部の回路、あるいは、一部の回路は、ＲＧＢ分割スイッチ１４０と同様、第１の基板（ＳＵＢ１）上に、ポリ・シリコン・プロセス（例えば、低温ポリシコン・プロセス）で作成されるＰｏｌｙ−Ｓｉ−ＴＦＴで構成するようにしてもよい。
【００１６】
図８は、従来の液晶表示パネルの駆動方法を説明するためのタイミングチャートである。なお、図８は、図２に示す液晶表示パネルにおいて、画素トランジスタ（ＴＦＴ）がＰｏｌｙ−Ｓｉ−ＴＦＴで構成され、ＲＧＢ分割スイッチ１４０の各スイッチング素子が、ｎ型のＰｏｌｙ−Ｓｉ−ＴＦＴで構成される場合の駆動方法を説明するためのタイミングチャートである。
図８に示すタイミングチャートでは、ＲＧＢ分割スイッチ１４０の１番目のスイッチング素子（ＲＳ１〜ＲＳｎ）、２番目のスイッチング素子（ＧＳ１〜ＧＳｎ）、あるいは、３番目のスイッチング素子（ＢＳ１〜ＢＳｎ）がオンとなるタイミングは、１水平走査期間内でおよそ平均させるようにしている。
これは、ＲＧＢ分割スイッチ１４０のスイッチング素子として使用されるＰｏｌｙ−Ｓｉ−ＴＦＴは、移動度が高く、ＲＧＢ分割スイッチ１４０のスイッチング素子の負荷である赤（Ｒ）の映像線（ＤＲ１〜ＤＲｎ）と、緑（Ｇ）の映像線（ＤＧ〜ＤＧｎ）と、青（Ｂ）の映像線（ＤＢ〜ＤＢｎ）への映像電圧の書き込みは短い時間で終了するとともに、各サブピクセルの画素トランジスタ（ＴＦＴ）もＰｏｌｙ−Ｓｉ−ＴＦＴで構成されるため、移動度が高く、各サブピクセルの画素容量への映像電圧の書き込み時間（図８のＴｐｉｘ）も短い時間で終了するためである。なお、図３、図４、図８において、ＴｓはＲＧＢ分割スイッチ１４０の切替時間である。
【００１７】
しかしながら、本実施例の液晶表示パネルでは、画素トランジスタ（ＴＦＴ）が、ａ−Ｓｉ−ＴＦＴであるため、図８と同じタイミングでは、特に、青（Ｂ）のサブピクセルへの映像電圧の書き込み時間が不足することになる。
そのため、図３に示すように、本実施例では、ＲＧＢ分割スイッチ１４０の１番目のスイッチング素子（ＲＳ１〜ＲＳｎ）がオンとなる時間（Ｔ１）、２番目のスイッチング素子（ＧＳ１〜ＧＳｎ）がオンとなる時間（Ｔ２）、および、３番目のスイッチング素子（ＢＳ１〜ＢＳｎ）がオンとなる時間（Ｔ３）を、図８に示すタイミングチャートよりも短く設定し、特に、青（Ｂ）のサブピクセルへの映像電圧の書き込み時間（Ｔｐｉｘ）を１水平期間（１Ｈ）の１／２｛（１／２）Ｈ≦Ｔｐｉｘ｝より長くしている。
また、Ｔ１，Ｔ２，Ｔ３の各時間は１水平期間の１／６以下｛Ｔ１，Ｔ２，Ｔ３≦（１／６）Ｈ｝であるので、ＲＧＢ分割スイッチ１４０のスイッチング素子（ＲＳ１〜ＲＳｎ）、スイッチング素子（ＧＳ１〜ＧＳｎ）、および、スイッチング素子（ＢＳ１〜ＢＳｎ）がオンとなる時間の合計（Ｔ１＋Ｔ２＋Ｔ３）は、１水平期間（１Ｈ）の１／２未満｛（Ｔ１＋Ｔ２＋Ｔ３）＜（１／２）Ｈ｝となる。
なお、Ｔ１，Ｔ２，Ｔ３の時間は、各映像線（より詳細には、各映像線に付随する浮遊容量）に映像電圧を充分書き込むために必要となる最小の時間以上の時間が必要であるが、Ｔ１，Ｔ２，Ｔ３の時間は、１水平期間の１／２０以上、１／６以下｛（１／２０）Ｈ≦Ｔ１，Ｔ２，Ｔ３≦（１／６）Ｈ｝が好ましい。また、図３、図４において、Ｔｓｔは、ある走査線にＨレベルの選択走査電圧が供給されてから、ＲＧＢ分割スイッチ１４０がオンするまでの猶予時間である。
【００１８】
図４に、本実施例の液晶表示パネルの駆動方法の変形例を説明するためのタイミングチャートである。
図４は、ドレインドライバ１３０から映像電圧の出力順が、緑（Ｇ）→青（Ｂ）→赤（Ｒ）となっている点で、図３に示すタイミングチャートと異なっているが、赤（Ｒ）のサブピクセルへの映像電圧の書き込み時間（Ｔｐｉｘ）は１水平期間（１Ｈ）の１／２｛（１／２）Ｈ≦Ｔｐｉｘ｝より長くしている。また、Ｔ１，Ｔ２，Ｔ３の各時間も図３と同様である。
本実施例では、ＲＧＢ分割スイッチ１４０の１番目のスイッチング素子（ＲＳ１〜ＲＳｎ）、２番目のスイッチング素子（ＧＳ１〜ＧＳｎ）、および、３番目のスイッチング素子（ＢＳ１〜ＢＳｎ）がオンとなる時間の合計（Ｔ１＋Ｔ２＋Ｔ３）を、１水平期間の１／２未満とし、すべのサブピクセルに対する映像電圧の書き込み時間が、１水平期間の１／２以上となるようにしたので、Ｐｏｌｙ−Ｓｉ−ＴＦＴで構成される画素トランジスタ（ＴＦＴ）でも、各サブピクセルの画素容量に映像電圧を十分に書き込むことが可能である。
これにより、本実施例では、サブピクセルへの映像電圧の書き込み不足により生じる表示むら、フリッカーの発生を防止することができ、しかも、サブピクセルへの映像電圧の書き込み時間を長くすることで、画素トランジスタ（ＴＦＴ）のサイズを縮小することができるので、画素開口率を大きくすることが可能となる。
【００１９】
図５は、本実施例の液晶表示パネルの駆動方法の変形例を説明するためのタイミングチャートである。
図５では、ＲＧＢ分割スイッチ１４０のスイッチング素子（ＢＳ１〜ＢＳｎ）がオンとなる時間（Ｔ３）を、スイッチング素子（ＲＳ１〜ＲＳｎ）がオンとなる時間（Ｔ１）、あるいは、スイッチング素子（ＧＳ１〜ＧＳｎ）がオンとなる時間（Ｔ２）よりも長く設定している。
しかしながら、青（Ｂ）のサブピクセルへの映像電圧の書き込み時間は（Ｔ３＋Ｔｐｉｘ）となるので、図３の青（Ｂ）のサブピクセルへの書き込み時間と実質的に同等となる。また、図５でも、Ｔ１とＴ２の時間は、１水平期間の１／６以下にしている。
【００２０】
図６は、本実施例の液晶表示パネルの駆動方法の変形例を説明するためのタイミングチャートである。図６は、ＲＧＢ分割スイッチ１４０として、６分割ＲＧＢ分割スイッチを用いた場合のタイミングチャートである。
ＲＧＢ分割スイッチ１４０が、６分割ＲＧＢ分割スイッチの場合、１水平走査期間内に、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各映像電圧を、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各映像線に６回に分けて供給することで、ＲＧＢ分割スイッチ１４０に外部から供給すべき映像信号線の本数を１／６に削減することができる。
図６でも、ＲＧＢ分割スイッチ１４０の各スイッチング素子がオンとなる時間（Ｔ１〜Ｔ６）を、図８に示すタイミングチャートよりも短く設定し、各サブピクセルへの映像電圧の書き込み時間（Ｔｐｉｘ）を１水平期間（１Ｈ）の１／２｛（１／２）Ｈ≦Ｔｐｉｘ｝より長くしている。この場合でも、ＲＧＢ分割スイッチ１４０の各スイッチング素子がオンとなる時間の合計（Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４＋Ｔ５＋Ｔ６）は、１水平期間（１Ｈ）の１／２未満｛（Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４＋Ｔ５＋Ｔ６）＜（１／２）Ｈ｝となる。
なお、図示は省略するが、ＲＧＢ分割スイッチ１４０が、６分割ＲＧＢ分割スイッチの場合、映像線は６個毎にグループ分けされ、各グループの６個の映像線がドレインドライバ１３０の各端子に接続される。また、ＲＧＢ分割スイッチ１４０内のスイッチング素子は６個毎にグループ分けされ、ＲＧＢ分割スイッチ１４０内の各スイッチング素子を制御する制御信号は、（Ｒ１−ｓｗ）、（Ｇ１−ｓｗ）、（Ｂ１−ｓｗ）、（Ｒ２−ｓｗ）、（Ｇ２−ｓｗ）、（Ｂ３−ｓｗ）の６個となる。
【００２１】
図７は、本実施例の液晶表示パネルの駆動方法の変形例を説明するためのタイミングチャートである。図７は、ＲＧＢ分割スイッチ１４０として、４分割ＲＧＢ分割スイッチを用いた場合のタイミングチャートである。
ＲＧＢ分割スイッチ１４０が、４分割ＲＧＢ分割スイッチの場合、１水平走査期間内に、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、白（Ｗ）の各映像電圧を、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、白（Ｗ）の各映像線に４回に分けて供給することで、ＲＧＢ分割スイッチ１４０に外部から供給すべき映像信号線の本数を１／４に削減することができる。
図７でも、ＲＧＢ分割スイッチ１４０の各スイッチング素子がオンとなる時間（Ｔ１〜Ｔ４）を、図８に示すタイミングチャートよりも短く設定し、各サブピクセルへの映像電圧の書き込み時間（Ｔｐｉｘ）を１水平期間（１Ｈ）の１／２｛（１／２）Ｈ≦Ｔｐｉｘ｝より長くしている。この場合でも、ＲＧＢ分割スイッチ１４０の各スイッチング素子がオンとなる時間の合計（Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４）は、１水平期間（１Ｈ）の１／２未満｛（Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４）＜（１／２）Ｈ｝となる。
なお、図示は省略するが、ＲＧＢ分割スイッチ１４０が、４分割ＲＧＢ分割スイッチの場合、映像線は４個毎にグループ分けされ、各グループの４個の映像線がドレインドライバ１３０の各端子に接続される。また、ＲＧＢ分割スイッチ１４０内のスイッチング素子は４個毎にグループ分けされ、ＲＧＢ分割スイッチ１４０内の各スイッチング素子を制御する制御信号は、（Ｒ−ｓｗ）、（Ｇ−ｓｗ）、（Ｂ−ｓｗ）、（Ｗ−ｓｗ）の４個となる。
【００２２】
以上説明したように、本実施例では、各サブピクセルへの映像電圧の書き込み時間を１水平期間の１／２以上とすることで、各サブピクセルの画素容量に映像電圧を十分に書き込むことが可能である。
これにより、サブピクセルへの映像電圧の書き込み不足により生じる表示むら、フリッカーの発生を防止することが可能となる。
しかも、サブピクセルへの映像電圧の書き込み時間を長くすることで、画素トランジスタ（ＴＦＴ）のサイズを縮小することができるので、画素開口率を大きくすることが可能であり、バックライトの輝度を下げることができるので、液晶表示パネルの消費電力の低減することが可能となる。
また、各サブピクセルへの映像電圧の書き込み時間を短縮するために、走査線に印加する電圧を高くする必要もないので、液晶表示パネルの消費電力増加を抑制することも可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例の液晶表示パネルの概略構成を示すブロック図である。
【図２】本発明の実施例の液晶表示パネルの回路構成を示すブロック図である。
【図３】本発明の実施例の液晶表示パネルの駆動方法を説明するためのタイミングチャートである。
【図４】本発明の実施例の液晶表示パネルの駆動方法の変形例を説明するためのタイミングチャートである。
【図５】本発明の実施例の液晶表示パネルの駆動方法の変形例を説明するためのタイミングチャートである。
【図６】本発明の実施例の液晶表示パネルの駆動方法の変形例を説明するためのタイミングチャートである。
【図７】本発明の実施例の液晶表示パネルの駆動方法の変形例を説明するためのタイミングチャートである。
【図８】従来の液晶表示パネルの駆動方法を説明するためのタイミングチャートである。
【符号の説明】
【００２４】
ＳＵＢ１ 第１の基板
ＤＲ ドライバＩＣ（半導体チップ）
１４０，１４０ａ，１４０ｂ ＲＧＢ分割スイッチ
ＤＲ１〜ＤＲｎ，ＤＧ１〜ＤＧｎ，ＤＢ１〜ＤＢｎ 映像線（ドレイン線、または、ソース線）
Ｇ１〜Ｇｍ 走査線（ゲート線）
ＤＤ１〜ＤＤｎ ドレインドライバの端子
ＡＲ 表示領域
ＴＦＴ 画素トランジスタ
ＰＸ 画素電極
ＣＴ 対向電極（共通電極、または、コモン電極）
Ｃｌｃ 液晶容量
Ｃａｄｄ 保持容量
１１０ 表示制御回路（タイミングコントローラ）
１２０ ゲートドライバ（走査線駆動回路）
１３０ ドレインドライバ（映像線駆動回路）
１４０ ＲＧＢ分割スイッチ
【特許請求の範囲】
【請求項１】
複数の画素と、
複数の映像線と、
前記複数の画素の周囲に配置される分割スイッチ回路と、
前記複数の画素を駆動する駆動回路とを備え、
前記各画素は、画素電極と、
オン状態の時に前記画素電極と前記複数の映像線の中の対応する映像線とを接続する画素トランジスタとを有し、
前記複数の映像線は、ｎを３以上の整数とするとき、ｎ個の映像線毎にグループ分けされており、
前記分割スイッチ回路は、複数のスイッチング素子を有し、
前記複数のスイッチング素子は、ｎ個のスイッチング素子毎にグループ分けされており、
前記各グループの１番目ないしｎ番目のスイッチング素子は、１水平走査期間内に、前記各グループの１番目ないしｎ番目の映像線を順次前記駆動回路の対応する端子に接続し、
前記各画素トランジスタは、半導体層としてアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタであり、
前記分割スイッチ回路の各スイッチング素子は、半導体層としてポリ・シリコンを使用するポリ・シリコン・薄膜トランジタである液晶表示装置であって、
１水平走査期間内に、前記各グループの１番目ないしｎ番目のスイッチング素子がオンとなる時間の合計は、１水平走査期間の１／２未満であることを特徴とする液晶表示装置。
【請求項２】
複数の画素と、
複数の映像線と、
前記複数の画素の周囲に配置される分割スイッチ回路と、
前記複数の画素を駆動する駆動回路とを備え、
前記各画素は、画素電極と、
オン状態の時に前記画素電極と前記複数の映像線の中の対応する映像線とを接続する画素トランジスタとを有し、
前記複数の映像線は、ｎを３以上の整数とするとき、ｎ個の映像線毎にグループ分けされており、
前記分割スイッチ回路は、複数のスイッチング素子を有し、
前記複数のスイッチング素子は、ｎ個のスイッチング素子毎にグループ分けされており、
前記各グループの１番目ないしｎ番目のスイッチング素子は、１水平走査期間内に、前記各グループの１番目ないしｎ番目の映像線を順次前記駆動回路の対応する端子に接続し、
前記各画素トランジスタは、半導体層としてアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタであり、
前記分割スイッチ回路の各スイッチング素子は、半導体層としてポリ・シリコンを使用するポリ・シリコン・薄膜トランジタである液晶表示装置であって、
前記各グループの中で一番最後にオンとなるスイッチング素子がオンとなる時間と、前記各グループの中で一番最後にオンとなるスイッチング素子を介して映像電圧が供給される画素に対する書き込み時間との和は、１水平走査期間の１／２以上であることを特徴とする液晶表示装置。
【請求項３】
複数の画素と、
複数の映像線と、
前記複数の画素の周囲に配置される分割スイッチ回路と、
前記複数の画素を駆動する駆動回路とを備え、
前記各画素は、画素電極と、
オン状態の時に前記画素電極と前記複数の映像線の中の対応する映像線とを接続する画素トランジスタとを有し、
前記複数の映像線は、ｎを３以上の整数とするとき、ｎ個の映像線毎にグループ分けされており、
前記分割スイッチ回路は、複数のスイッチング素子を有し、
前記複数のスイッチング素子は、ｎ個のスイッチング素子毎にグループ分けされており、
前記各グループの１番目ないしｎ番目のスイッチング素子は、１水平走査期間内に、前記各グループの１番目ないしｎ番目の映像線を順次前記駆動回路の対応する端子に接続し、
前記各画素トランジスタは、半導体層としてアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタであり、
前記分割スイッチ回路の各スイッチング素子は、半導体層としてポリ・シリコンを使用するポリ・シリコン・薄膜トランジタである液晶表示装置であって、
前記各グループの中で一番最後にオンとなるスイッチング素子を介して映像電圧が供給される画素に対する書き込み時間は、前記各グループの中で一番最後にオンとなるスイッチング素子がオンとなる時間を除いて、１水平走査期間の１／２以上であることを特徴とする液晶表示装置。
【請求項４】
複数の画素と、
複数の映像線と、
前記複数の画素の周囲に配置される分割スイッチ回路と、
前記複数の画素を駆動する駆動回路とを備え、
前記各画素は、画素電極と、
オン状態の時に前記画素電極と前記複数の映像線の中の対応する映像線とを接続する画素トランジスタとを有し、
前記複数の映像線は、ｎを３以上の整数とするとき、ｎ個の映像線毎にグループ分けされており、
前記分割スイッチ回路は、複数のスイッチング素子を有し、
前記複数のスイッチング素子は、ｎ個のスイッチング素子毎にグループ分けされており、
前記各グループの１番目ないしｎ番目のスイッチング素子は、１水平走査期間内に、前記各グループの１番目ないしｎ番目の映像線を順次前記駆動回路の対応する端子に接続し、
前記各画素トランジスタは、半導体層としてアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタであり、
前記分割スイッチ回路の各スイッチング素子は、半導体層としてポリ・シリコンを使用するポリ・シリコン・薄膜トランジタである液晶表示装置であって、
前記各グループの１番目のスイッチング素子ないしｎ番目のスイッチング素子のオンとなる時間の中で最も短い時間は、１水平走査期間の１／２０以上１／６以下であることを特徴とする液晶表示装置。
【請求項５】
前記ｎは３であり、
１水平走査期間内に、前記各グループの１番目のスイッチング素子、２番目のスイッチング素子、３番目スイッチング素子の順にオンとなり、
前記１番目のスイッチング素子と、前記２番目のスイッチング素子とがオンとなる時間は、１水平走査期間の１／６以下であることを特徴とする請求項２または請求項３に記載の液晶表示装置。
【請求項６】
前記ｎは３であり、
前記各グループの第１番目の映像線は、赤色の映像電圧が供給される映像線であり、
前記各グループの第２番目の映像線は、緑色の映像電圧が供給される映像線であり、
前記各グループの第３番目の映像線は、青色の映像電圧が供給される映像線であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の液晶表示装置。
【請求項７】
前記ｎは４であり、
前記各グループの第１番目の映像線は、赤色の映像電圧が供給される映像線であり、
前記各グループの第２番目の映像線は、緑色の映像電圧が供給される映像線であり、
前記各グループの第３番目の映像線は、青色の映像電圧が供給される映像線であり、
前記各グループの第４番目の映像線は、白色の映像電圧が供給される映像線であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の液晶表示装置。
【請求項８】
前記ｎは６であり、
前記各グループの第１番目と第４番目の映像線は、赤色の映像電圧が供給される映像線であり、
前記各グループの第２番目と第５番目の映像線は、緑色の映像電圧が供給される映像線であり、
前記各グループの第３番目と第６番目の映像線は、青色の映像電圧が供給される映像線であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の液晶表示装置。
【請求項１】
複数の画素と、
複数の映像線と、
前記複数の画素の周囲に配置される分割スイッチ回路と、
前記複数の画素を駆動する駆動回路とを備え、
前記各画素は、画素電極と、
オン状態の時に前記画素電極と前記複数の映像線の中の対応する映像線とを接続する画素トランジスタとを有し、
前記複数の映像線は、ｎを３以上の整数とするとき、ｎ個の映像線毎にグループ分けされており、
前記分割スイッチ回路は、複数のスイッチング素子を有し、
前記複数のスイッチング素子は、ｎ個のスイッチング素子毎にグループ分けされており、
前記各グループの１番目ないしｎ番目のスイッチング素子は、１水平走査期間内に、前記各グループの１番目ないしｎ番目の映像線を順次前記駆動回路の対応する端子に接続し、
前記各画素トランジスタは、半導体層としてアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタであり、
前記分割スイッチ回路の各スイッチング素子は、半導体層としてポリ・シリコンを使用するポリ・シリコン・薄膜トランジタである液晶表示装置であって、
１水平走査期間内に、前記各グループの１番目ないしｎ番目のスイッチング素子がオンとなる時間の合計は、１水平走査期間の１／２未満であることを特徴とする液晶表示装置。
【請求項２】
複数の画素と、
複数の映像線と、
前記複数の画素の周囲に配置される分割スイッチ回路と、
前記複数の画素を駆動する駆動回路とを備え、
前記各画素は、画素電極と、
オン状態の時に前記画素電極と前記複数の映像線の中の対応する映像線とを接続する画素トランジスタとを有し、
前記複数の映像線は、ｎを３以上の整数とするとき、ｎ個の映像線毎にグループ分けされており、
前記分割スイッチ回路は、複数のスイッチング素子を有し、
前記複数のスイッチング素子は、ｎ個のスイッチング素子毎にグループ分けされており、
前記各グループの１番目ないしｎ番目のスイッチング素子は、１水平走査期間内に、前記各グループの１番目ないしｎ番目の映像線を順次前記駆動回路の対応する端子に接続し、
前記各画素トランジスタは、半導体層としてアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタであり、
前記分割スイッチ回路の各スイッチング素子は、半導体層としてポリ・シリコンを使用するポリ・シリコン・薄膜トランジタである液晶表示装置であって、
前記各グループの中で一番最後にオンとなるスイッチング素子がオンとなる時間と、前記各グループの中で一番最後にオンとなるスイッチング素子を介して映像電圧が供給される画素に対する書き込み時間との和は、１水平走査期間の１／２以上であることを特徴とする液晶表示装置。
【請求項３】
複数の画素と、
複数の映像線と、
前記複数の画素の周囲に配置される分割スイッチ回路と、
前記複数の画素を駆動する駆動回路とを備え、
前記各画素は、画素電極と、
オン状態の時に前記画素電極と前記複数の映像線の中の対応する映像線とを接続する画素トランジスタとを有し、
前記複数の映像線は、ｎを３以上の整数とするとき、ｎ個の映像線毎にグループ分けされており、
前記分割スイッチ回路は、複数のスイッチング素子を有し、
前記複数のスイッチング素子は、ｎ個のスイッチング素子毎にグループ分けされており、
前記各グループの１番目ないしｎ番目のスイッチング素子は、１水平走査期間内に、前記各グループの１番目ないしｎ番目の映像線を順次前記駆動回路の対応する端子に接続し、
前記各画素トランジスタは、半導体層としてアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタであり、
前記分割スイッチ回路の各スイッチング素子は、半導体層としてポリ・シリコンを使用するポリ・シリコン・薄膜トランジタである液晶表示装置であって、
前記各グループの中で一番最後にオンとなるスイッチング素子を介して映像電圧が供給される画素に対する書き込み時間は、前記各グループの中で一番最後にオンとなるスイッチング素子がオンとなる時間を除いて、１水平走査期間の１／２以上であることを特徴とする液晶表示装置。
【請求項４】
複数の画素と、
複数の映像線と、
前記複数の画素の周囲に配置される分割スイッチ回路と、
前記複数の画素を駆動する駆動回路とを備え、
前記各画素は、画素電極と、
オン状態の時に前記画素電極と前記複数の映像線の中の対応する映像線とを接続する画素トランジスタとを有し、
前記複数の映像線は、ｎを３以上の整数とするとき、ｎ個の映像線毎にグループ分けされており、
前記分割スイッチ回路は、複数のスイッチング素子を有し、
前記複数のスイッチング素子は、ｎ個のスイッチング素子毎にグループ分けされており、
前記各グループの１番目ないしｎ番目のスイッチング素子は、１水平走査期間内に、前記各グループの１番目ないしｎ番目の映像線を順次前記駆動回路の対応する端子に接続し、
前記各画素トランジスタは、半導体層としてアモルファス・シリコンを使用するアモルファス・シリコン薄膜トランジスタであり、
前記分割スイッチ回路の各スイッチング素子は、半導体層としてポリ・シリコンを使用するポリ・シリコン・薄膜トランジタである液晶表示装置であって、
前記各グループの１番目のスイッチング素子ないしｎ番目のスイッチング素子のオンとなる時間の中で最も短い時間は、１水平走査期間の１／２０以上１／６以下であることを特徴とする液晶表示装置。
【請求項５】
前記ｎは３であり、
１水平走査期間内に、前記各グループの１番目のスイッチング素子、２番目のスイッチング素子、３番目スイッチング素子の順にオンとなり、
前記１番目のスイッチング素子と、前記２番目のスイッチング素子とがオンとなる時間は、１水平走査期間の１／６以下であることを特徴とする請求項２または請求項３に記載の液晶表示装置。
【請求項６】
前記ｎは３であり、
前記各グループの第１番目の映像線は、赤色の映像電圧が供給される映像線であり、
前記各グループの第２番目の映像線は、緑色の映像電圧が供給される映像線であり、
前記各グループの第３番目の映像線は、青色の映像電圧が供給される映像線であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の液晶表示装置。
【請求項７】
前記ｎは４であり、
前記各グループの第１番目の映像線は、赤色の映像電圧が供給される映像線であり、
前記各グループの第２番目の映像線は、緑色の映像電圧が供給される映像線であり、
前記各グループの第３番目の映像線は、青色の映像電圧が供給される映像線であり、
前記各グループの第４番目の映像線は、白色の映像電圧が供給される映像線であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の液晶表示装置。
【請求項８】
前記ｎは６であり、
前記各グループの第１番目と第４番目の映像線は、赤色の映像電圧が供給される映像線であり、
前記各グループの第２番目と第５番目の映像線は、緑色の映像電圧が供給される映像線であり、
前記各グループの第３番目と第６番目の映像線は、青色の映像電圧が供給される映像線であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−２１０８８１（Ｐ２００９−２１０８８１Ａ）
【公開日】平成２１年９月１７日（２００９．９．１７）
【国際特許分類】
【出願番号】特願２００８−５４７３３（Ｐ２００８−５４７３３）
【出願日】平成２０年３月５日（２００８．３．５）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
【公開日】平成２１年９月１７日（２００９．９．１７）
【国際特許分類】
【出願日】平成２０年３月５日（２００８．３．５）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
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