発光デバイスおよび発光デバイスの製造方法
【課題】発光素子に供給される電流を制限する。
【解決手段】シリコンを含むベース基板と、ベース基板に接して形成された複数のシード体と、各々対応するシード体に格子整合または擬格子整合する複数の３−５族化合物半導体とを備え、複数の３−５族化合物半導体のうちの少なくとも１つには、供給される電流に応じて発光する発光素子が形成されており、複数の３−５族化合物半導体のうち、発光素子が形成された３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体には、前記発光素子に供給される電流を制限する電流制限素子が形成されている発光デバイスを提供する。
【解決手段】シリコンを含むベース基板と、ベース基板に接して形成された複数のシード体と、各々対応するシード体に格子整合または擬格子整合する複数の３−５族化合物半導体とを備え、複数の３−５族化合物半導体のうちの少なくとも１つには、供給される電流に応じて発光する発光素子が形成されており、複数の３−５族化合物半導体のうち、発光素子が形成された３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体には、前記発光素子に供給される電流を制限する電流制限素子が形成されている発光デバイスを提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光デバイスおよび発光デバイスの製造方法に関する。
【背景技術】
【０００２】
従来、複数のＬＥＤ（発光ダイオード）を配列したＬＥＤアレイチップ、およびＬＥＤアレイチップを駆動するＬＥＤ駆動回路が知られている（例えば、特許文献１）。
特許文献１ 特開平５−１６４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＬＥＤアレイは、例えばプリンタヘッドにおいて使用されている。一般に、ＬＥＤアレイを駆動するＬＥＤ駆動回路は、ＬＥＤとは異なる半導体基板上に設けられたＩＣチップにより提供される。高画質、高解像度なプリンタの小型化が求められる中、ＬＥＤアレイチップおよびＬＥＤ駆動回路の小型化が期待されている。
【０００４】
ＬＥＤの材料としては、例えばＧａＡｓのような発光効率のよい３−５族化合物半導体が使用される。そこで、同一のＧａＡｓ基板にＬＥＤアレイおよびＬＥＤ駆動回路を形成することによって、ＬＥＤアレイチップおよびＬＥＤ駆動回路の小型化を図ることができる。しかし、ＧａＡｓの熱伝導率は、ＬＥＤ駆動回路で発生した熱を十分に排出することができるほどに高くない。従って、ＧａＡｓ基板にＬＥＤ駆動回路を形成する場合には、ＬＥＤ駆動回路等の温度上昇を抑制することが難しい。ＬＥＤ駆動回路の温度が上昇すると、プリンタヘッドが熱膨張するので、プリンタヘッドで印刷する画像の画質が劣化する。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、シリコンを含むベース基板と、ベース基板に接して形成された複数のシード体と、各々対応するシード体に格子整合または擬格子整合する複数の３−５族化合物半導体とを備え、複数の３−５族化合物半導体のうちの少なくとも１つには、供給される電流に応じて発光する発光素子が形成されており、複数の３−５族化合物半導体のうち、発光素子が形成された３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体には、前記発光素子に供給される電流を制限する電流制限素子が形成されている発光デバイスが提供される。
【０００６】
当該発光デバイスは、ベース基板の上方に形成され、ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害体をさらに備え、複数のシード体が、複数の開口の内部に形成されてよい。複数のシード体の組成は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１−ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である。
【０００７】
当該発光デバイスは、ベース基板とシード体との界面に接して、ベース基板内に、組成がＣｘ２Ｓｉｙ２Ｇｅｚ２Ｓｎ１−ｘ２−ｙ２−ｚ２（０≦ｘ２＜１、０＜ｙ２≦１、０≦ｚ２≦１、かつ０＜ｘ２＋ｙ２＋ｚ２≦１）である界面領域をさらに含んでもよい。シード体におけるｘ１と当該領域におけるｘ２とが、ｘ１＞ｘ２の関係であり、シード体におけるｙ１と当該領域におけるｙ２とが、ｙ１＜ｙ２の関係であり、シード体におけるｚ１と当該領域におけるｚ２とが、ｚ１＞ｚ２の関係であり、シード体における（１−ｘ１−ｙ１−ｚ１）と当該領域における（１−ｘ２−ｙ２−ｚ２）とが、（１−ｘ１−ｙ１−ｚ１）＞（１−ｘ２−ｙ２−ｚ２）の関係である。
【０００８】
ベース基板が、複数のシード体と接するウェル領域を有し、発光素子は、複数のシード体およびウェル領域を介して電流制限素子と電気的に結合される。電流制限素子は、発光素子に供給される電流を制限する抵抗素子であってよい。抵抗素子は、キャリアをトラップするキャリアトラップを含む。
【０００９】
電流制限素子は、発光素子に供給される電流をスイッチングするサイリスタであってよい。サイリスタは、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体、およびＮ型半導体がこの順に積層された積層体を含む。シリコンは、複数のシード体に接する複数の３−５族化合物半導体の伝導型と同じ伝導型を有する。当該発光デバイスは、ベース基板のシリコンを含む領域に形成されたシリコン素子をさらに備え、シリコン素子が、発光素子に電流を供給する。阻害体に、複数の開口が等間隔で配列されてよい。
【００１０】
本発明の第２の態様においては、表面がシリコンであるベース基板に接して複数のシード体を形成する段階と、各々対応するシード体に格子整合または擬格子整合する複数の３−５族化合物半導体を結晶成長させる段階と、複数の３−５族化合物半導体のうちの少なくとも１つに、供給される電流に応じて発光する発光素子を形成する段階と、複数の３−５族化合物半導体のうち、発光素子が形成された３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体に、発光素子に供給される電流を制御する電流制限素子を形成する段階とを備える発光デバイスの製造方法が提供される。
【００１１】
当該発光デバイスの製造方法は、複数のシード体を形成する段階と、複数の３−５族化合物半導体を結晶成長させる段階との間に、複数のシード体を加熱する段階をさらに備えてよい。当該発光デバイスの製造方法は、複数のシード体を形成する段階の前に、ベース基板の上方に、ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害体を形成する段階をさらに備え、複数のシード体を形成する段階において、複数のシード体を、複数の開口の内部に形成してよい。
【図面の簡単な説明】
【００１２】
【図１】発光デバイス１００の断面の一例を示す。
【図２】発光デバイス１００の製造過程の断面例を示す。
【図３】発光デバイス１００の製造過程の断面例を示す。
【図４】発光デバイス１００の製造過程の断面例を示す。
【図５】発光デバイス２００の断面の一例を示す。
【図６】発光デバイス２００の製造過程の断面例を示す。
【図７】発光デバイス２００の製造過程の断面例を示す。
【図８Ａ】発光デバイス３００の断面の一例を示す。
【図８Ｂ】発光デバイス３００の断面の一例を示す。
【図９】発光デバイス３００の製造過程の断面例を示す。
【図１０】発光デバイス３００の製造過程の断面例を示す。
【図１１】発光デバイス３００の製造過程の断面例を示す。
【図１２】発光デバイス４００の断面の一例を示す。
【図１３】発光デバイス５００の断面の一例を示す。
【図１４】発光デバイス６００の断面の一例を示す。
【図１５】発光デバイス６００の製造過程の断面例を示す。
【図１６】発光デバイス６００の製造過程の断面例を示す。
【図１７】発光デバイス６００の製造過程の断面例を示す。
【図１８】発光デバイス６００の製造過程の断面例を示す。
【図１９】発光デバイス６００の製造過程の断面例を示す。
【図２０】発光デバイス６００の製造過程の断面例を示す。
【図２１】発光デバイス６００の製造過程の断面例を示す。
【図２２】発光デバイス７００の断面の一例を示す。
【発明を実施するための形態】
【００１３】
図１は、一実施形態にかかる発光デバイス１００の断面を示す。発光デバイス１００は、ベース基板１０２、阻害体１０６、シード体１１２、発光ダイオード１２０、電極１３２、および電極１３４を備える。
【００１４】
ベース基板１０２は、表面がシリコンである。ここで、「表面がシリコン」とは、少なくとも基板の表面がシリコン元素で構成される領域を有することを意味する。たとえばベース基板１０２は、Ｓｉウェハのように基板全体がシリコン元素で構成されてよく、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）ウェハのように絶縁層の上にシリコン層を有する構造であってもよい。なお、ベース基板１０２は、サファイア基板、ガラス基板等、シリコンと異なる元素からなる基板上にシリコン層が形成されたものでもよい。ベース基板１０２のシリコンは不純物を含んでよい。また、ベース基板１０２の表面のシリコン層に、自然酸化層等の極薄い酸化シリコン層あるいは窒化シリコン層が形成されていてもよい。
【００１５】
ベース基板１０２は、単一の基板である。ベース基板１０２は、高抵抗のシリコン部を含んでよい。例えば、図１に示すベース基板１０２は、高抵抗Ｓｉ基板である。ベース基板１０２の上に、複数のシード体１１２が形成されている。シード体１１２のそれぞれに、発光ダイオード１２０が形成されていてもよい。ここで、「高抵抗」とは、１００Ω・ｃｍ以上の抵抗範囲の抵抗をいう。
【００１６】
阻害体１０６は、結晶成長を阻害する。例えば、エピタキシャル成長法により半導体の結晶が成長する場合において、阻害体１０６の表面では、半導体の結晶がエピタキシャル成長することが阻害される。その結果、半導体の結晶は開口１０８において選択的にエピタキシャル成長する。
【００１７】
阻害体１０６は、ベース基板１０２の上に形成されている。阻害体１０６には、ベース基板１０２の少なくとも一部の領域を露出する複数の開口１０８が形成されている。複数の開口１０８は、例えば規則的に配列している。シード体１１２は、複数の開口１０８のうち少なくとも１つの開口の内部に形成されていてよい。
【００１８】
阻害体１０６は、例えば、酸化シリコン層、窒化シリコン層、酸窒化シリコン層またはこれらを積層した層である。阻害体１０６の厚みは、０．０５μｍ以上５μｍ以下である。阻害体１０６は、例えば、熱酸化法、ＣＶＤ法等により形成される。
【００１９】
シード体１１２は、ベース基板１０２の上に形成される。具体的には、複数のシード体１１２のそれぞれは、阻害体１０６の開口１０８のそれぞれの内部において、ベース基板１０２に接して形成される。複数のシード体１１２は、ベース基板１０２と格子整合または擬格子整合する。
【００２０】
本明細書において、「擬格子整合」とは、完全な格子整合ではないが、互いに接する２つの半導体の格子定数の差が小さく、格子不整合による欠陥の発生が顕著でない範囲で、互いに接する２つの半導体を積層できる状態を指す。このとき、各半導体の結晶格子が、弾性変形できる範囲内で変形することで、上記格子定数の差が吸収される。例えば、ＧｅとＧａＡｓとの、またはＧｅとＩｎＧａＰとの格子緩和限界厚さ内での積層状態は、擬格子整合と呼ばれる。
【００２１】
シード体１１２の組成は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１−ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である。例えば、シード体１１２は、Ｇｅ結晶、ＳｉＧｅ結晶、またはＧｅＳｎ結晶である。シード体１１２は、組成、ドーピング濃度、半導体層厚の異なる複数の半導体層から構成される積層体であってもよい。
【００２２】
ベース基板１０２とシード体１１２との界面に接して、ベース基板１０２内に、例えば、組成がＣｘ２Ｓｉｙ２Ｇｅｚ２Ｓｎ１−ｘ２−ｙ２−ｚ２（０≦ｘ２＜１、０＜ｙ２≦１、０≦ｚ２≦１、かつ０＜ｘ２＋ｙ２＋ｚ２≦１）である界面領域をさらに含んでもよい。シード体１１２におけるｘ１と上記領域におけるｘ２とが、ｘ１＞ｘ２の関係であり、シード体１１２におけるｙ１と上記領域におけるｙ２とが、ｙ１＜ｙ２の関係であり、シード体１１２におけるｚ１と上記領域におけるｚ２とが、ｚ１＞ｚ２の関係であり、シード体１１２における（１−ｘ１−ｙ１−ｚ１）と、上記領域における（１−ｘ２−ｙ２−ｚ２）とが、（１−ｘ１−ｙ１−ｚ１）＞（１−ｘ２−ｙ２−ｚ２）の関係である。
【００２３】
シード体１１２は、その上に形成される発光ダイオード１２０の結晶成長に適したシード面を提供する半導体である。シード体１１２は、ベース基板１０２の表面に存在する不純物が、発光ダイオード１２０の結晶性に悪影響を及ぼすことを抑制する半導体であってもよい。
【００２４】
シード体１１２は、例えば、エピタキシャル成長法により形成される。エピタキシャル成長法は、化学気相成長法（ＣＶＤ法と称する場合がある）、有機金属気相成長法（ＭＯＣＶＤ法と称する場合がある）、分子線エピタキシ法（ＭＢＥ法と称する場合がある）、および原子層成長法（ＡＬＤ法と称する場合がある）を含む。島状のシード体１１２は、ベース基板１０２の上にシード体１１２の膜を形成して、エッチング等のフォトリソグラフィ法によって、シード体１１２をパターニングすることにより形成されてよい。この場合に、複数の島状のシード体１１２は、互いに離れて形成される。
【００２５】
シード体１１２は、加熱されることが好ましい。シード体１１２の内部において、ベース基板１０２とシード体１１２との格子定数の違い等により、転位等の格子欠陥が発生する場合がある。当該格子欠陥は、例えば、シード体１１２を加熱することにより、シード体１１２の内部を移動する。当該格子欠陥は、シード体１１２の内部を移動して、シード体１１２の界面またはシード体１１２の内部にあるゲッタリングシンク等に捕捉される。シード体１１２を加熱することにより、シード体１１２の欠陥が低減され、シード体１１２の結晶性が向上する。シード体１１２は、非晶質または多結晶のＣｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１−ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）を加熱することにより形成されてもよい。
【００２６】
発光ダイオード１２０は、シード体１１２に接して形成される。複数の発光ダイオード１２０は、複数のシード体１１２の各々に接して形成される。複数の発光ダイオード１２０は規則的に配列される。発光デバイス１００は、発光ダイオード１２０とシード体１１２との間に、他の半導体層を備えてもよい。発光ダイオード１２０は、シード体１１２と格子整合または擬格子整合する。
【００２７】
発光ダイオード１２０は、例えば、整流作用をもつ２つの端子からなる電子素子、半導体ＰＮ接合素子、または、カソードおよびアノードの２端子からなる半導体素子である。例えば、発光ダイオード１２０は、Ｎ型半導体１２２およびＰ型半導体１２４を有する。発光ダイオード１２０は、供給される電流に応じて発光する。具体的には、発光ダイオード１２０は、例えばＰ型半導体１２４にＮ型半導体１２２よりも高い順バイアス電圧が印加されることにより、Ｐ型半導体１２４からＮ型半導体１２２に電流が流れると発光する。
【００２８】
Ｎ型半導体１２２およびＰ型半導体１２４は、例えば３−５族化合物半導体である。３−５族化合物半導体は、例えば、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＰ、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、またはＩｎＰである。発光ダイオード１２０は、３−５族化合物半導体と他の化合物半導体との間に形成されるＰＮ接合を含んでもよい。
【００２９】
Ｎ型半導体１２２およびＰ型半導体１２４は、それぞれ、組成、ドーピング濃度、厚さの異なる複数の半導体層から構成される積層体であってもよい。Ｎ型半導体１２２とＰ型半導体１２４との間の界面におけるＰＮ接合が形成される。当該ＰＮ接合は、発光ダイオード１２０に順バイアスが印加される場合に、Ｎ型半導体から電子が、Ｐ型半導体から正孔がＰＮ接合近傍の空乏層に移動して、電子と正孔が再結合することによって光を発する発光部である。発光ダイオード１２０は、例えば、エピタキシャル成長法により形成される。エピタキシャル成長法は、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。
【００３０】
電極１３２は、Ｐ型半導体１２４に接して形成されている。電極１３２は、発光ダイオード１２０のアノード電極として機能する。電極１３４は、Ｎ型半導体１２２に接して形成されている。電極１３４は発光ダイオードのカソード電極として機能する。電極１３２および電極１３４は、発光ダイオード１２０を外部回路に接続する。電極１３２および電極１３４は、伝導性のある材料によって形成される。電極１３２および電極１３４は、例えば、金属により形成される。
【００３１】
Ｐ型半導体１２４がＧａＡｓ系半導体の場合の電極１３２の材料は、例えばＰ型半導体１２４側から順にＡｕＺｎ／Ａｕである。Ｐ型半導体１２４がＧａＮ系半導体の場合の電極１３２の材料は、例えばＰ型半導体１２４側から順にＮｉ／Ａｕである。同様に、Ｎ型半導体１２２がＧａＡｓ系半導体の場合の電極１３４の材料は、例えばＮ型半導体１２２側から順にＡｕＧｅ／Ｎｉ／Ａｕである。Ｎ型半導体１２２がＧａＮ系半導体の場合の電極１３４の材料は、例えばＮ型半導体１２２側から順にＴｉ／Ａｕである。電極１３２および電極１３４は、スパッタ法、真空蒸着法等により形成される。
【００３２】
図１において、発光ダイオード１２０は、ベース基板１０２側から順次Ｎ型半導体１２２とＰ型半導体１２４とを積層して形成される。発光ダイオード１２０は、ベース基板１０２側から順次Ｐ型半導体とＮ型半導体とを積層して形成されてもよい。
【００３３】
図２から図４は、発光デバイス１００の製造過程における断面図を示す。以下、図面を用いて発光デバイス１００の製造方法を説明する。発光デバイス１００の製造方法は、阻害体を形成する段階、シード体を形成する段階、および発光ダイオード１２０を形成する段階を備える。シード体を形成する段階と、発光ダイオード１２０を形成する段階との間に、シード体を加熱する段階をさらに含んでもよい。
【００３４】
阻害体を形成する段階において、ベース基板１０２の上に、結晶の成長を阻害する阻害体１０６を形成し、当該阻害体１０６に、ベース基板１０２の少なくとも一部の領域を露出する開口１０８を形成する。例えば、図２に示すように、熱酸化法によって、ベース基板１０２の全面に阻害体１０６となる酸化シリコン膜を形成して、エッチング等フォトリソグラフィ法により、当該酸化シリコン膜に、ベース基板１０２に達する複数の開口１０８を形成してよい。
【００３５】
シード体を形成する段階において、開口１０８の底部のベース基板１０２に接して、開口１０８の内部にシード体１１２を形成する。例えば、図３に示すように、開口１０８の内部に、ベース基板１０２に接して、選択エピタキシャル法によりシード体１１２を形成する。エピタキシャル成長法は、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、ＡＬＤ法を含む。シード体１１２は、ＣＶＤ法によりＧｅ結晶、ＳｉＧｅ結晶、またはＧｅＳｎ結晶をエピタキシャル成長させて形成される。複数の開口１０８を有する阻害体１０６を形成した場合に、複数の開口１０８のそれぞれの内部に、シード体１１２が形成される。
【００３６】
シード体を加熱する段階において、シード体１１２を加熱することにより、シード体１１２の内部において、ベース基板１０２とシード体１１２との格子定数の違い等により発生した転位等の格子欠陥が低減し、シード体１１２の結晶性が向上する。シード体を加熱する段階において、複数段階に分けてシード体１１２を加熱してもよい。例えば、加熱は、シード体１１２の融点に達しない温度で高温加熱を実施する段階と、高温加熱の温度より低い温度で低温加熱を実施する段階とを含む。このような二段階の加熱を、複数回繰り返してもよい。
【００３７】
高温加熱の温度および時間は、シード体１１２がＳｉｘＧｅ１−ｘ（０≦ｘ＜１）の組成を有する場合には、例えば、８５０℃以上９００℃以下で２分間以上１０分間以下である。低温加熱の温度および時間は、例えば、６５０℃以上７８０℃以下で２分間以上１０分間以下である。このような二段階の加熱を、例えば、１０回繰り返す。
【００３８】
発光ダイオード１２０を形成する段階において、加熱されたシード体１１２に接して、シード体１１２と格子整合または擬格子整合するＮ型半導体１２２およびＰ型半導体１２４を形成する。例えば、図４に示すように、シード体１１２の上に順次Ｎ型半導体１２２およびＰ型半導体１２４を選択エピタキシャル成長させる。複数のシード体１１２が形成された場合に、複数のシード体１１２のそれぞれに、Ｎ型半導体１２２およびＰ型半導体１２４を形成してよい。
【００３９】
エピタキシャル成長法は、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。発光ダイオード１２０は、例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＧａＮ等の３−５族化合物半導体をＭＯＣＶＤ法によりエピタキシャル成長させて形成される。エピタキシャル成長は次のようにして行う。まずＭＯＣＶＤ炉内を高純度水素で十分に置換した後、シード体１１２を有するベース基板１０２の加熱を開始する。結晶成長時の基板温度は、例えば４５０℃から８００℃である。ベース基板１０２が適切な温度に安定したところで炉内に砒素原料、燐原料または窒素原料を導入する。続いてガリウム原料、アルミニウム原料またはインジウム原料を導入して、順次Ｎ型半導体１２２およびＰ型半導体１２４をエピタキシャル成長させる。
【００４０】
３族元素原料として、トリメチルガリウム（ＴＭＧ）およびトリメチルアルミニウム（ＴＭＡ）、トリメチルインジウム（ＴＭＩ）等を用いることができる。５族元素原料ガスとして、アルシン（ＡｓＨ３）、ターシャリブチルアルシン（（ＣＨ３）３ＣＡｓＨ２）、ホスフィン（ＰＨ３）、ターシャリブチルホスフィン（（ＣＨ３）３ＣＰＨ２）、アンモニア（ＮＨ３）等を用いることができる。原料のキャリアガスとして、高純度水素を用いることができる。Ｎ型不純物元素は、Ｓｉ、Ｓ、Ｓｅ、およびＴｅを含む。Ｐ型不純物元素は、Ｃ、Ｇｅ、Ｂｅ、Ｍｇ、Ｚｎ、およびＣｄを含む。
【００４１】
エピタキシャル成長条件は、例えば、反応炉内圧力０．１ａｔｍ、成長温度６５０℃、成長速度０．１μｍ／ｈｒ以上３μｍ／ｈｒ以下である。他にエピタキシャル成長は次のように行うこともできる。まず反応炉内圧力０．１ａｔｍ、成長温度５５０℃、成長速度０．１μｍ／ｈｒ以上１μｍ／ｈｒ以下で、３０ｎｍ程度のＧａＡｓをエピタキシャル成長させ、その後いったん成長を中断する。砒素原料雰囲気を維持しつつ６５０℃まで昇温し、再び反応炉内圧力０．１ａｔｍ、成長温度６５０℃、成長速度０．１μｍ／ｈｒ以上３μｍ／ｈｒ以下でエピタキシャル成長を行う。
【００４２】
電極１３２および電極１３４を形成して、発光デバイス１００が完成する。これらの電極は次のようにして形成することができる。まず、これらの電極が形成されるべき位置に開口を有するレジストマスクパターンを形成する。次に、例えば、スパッタ法により、電極となる金属を蒸着する。発光ダイオード１２０がＧａＡｓ系半導体から形成される場合、電極１３２としてベース基板１０２側から順にＡｕＺｎ／Ａｕを形成し、電極１３４としてベース基板１０２側から順にＡｕＧｅ／Ｎｉ／Ａｕを形成する。発光ダイオード１２０がＧａＮ系半導体から形成される場合、電極１３２としてベース基板１０２側から順にＮｉ／Ａｕを形成し、電極１３４としてベース基板１０２側から順にＴｉ／Ａｕを形成する。最後にレジストをリフトオフすることにより、電極１３２および電極１３４が完成する。
【００４３】
図５は、他の実施形態にかかる発光デバイス２００の断面図を示す。発光デバイス２００は、ベース基板１０２、阻害体１０６、シード体１１２、サイリスタ２２０、ゲート電極２３２、カソード電極２３４、およびアノード電極２３６を備える。ベース基板１０２、阻害体１０６、およびシード体１１２は、図１において既に説明したので、その説明を省略する。
【００４４】
ここで、サイリスタ２２０は、３つ以上のＰＮ接合の構成でＯＮ−ＯＦＦの切り替えができるスイッチング素子、または、ＰＮＰＮ構造を有しスイッチング動作をする素子である。Ｐ型半導体／Ｎ型半導体／Ｐ型半導体／Ｎ型半導体で表される積層体は、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体、Ｎ型半導体の順に積層された積層体、またはＮ型半導体、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体の順に積層された積層体を指す。例えば、図５において、サイリスタ２２０は、ベース基板１０２側から順次Ｐ型半導体２２２、Ｎ型半導体２２４、Ｐ型半導体２２６、およびＮ型半導体２２８を積層して形成される。サイリスタ２２０は、ベース基板１０２側から順次Ｎ型半導体、Ｐ型半導体、Ｎ型半導体およびＰ型半導体を積層して形成されてもよい。
【００４５】
サイリスタ２２０は、ゲート電極２３２に入力される制御信号に応じて導通状態および非導通状態をスイッチングすることにより、発光素子に供給される電流を制限する電流制限素子である。サイリスタ２２０は、シード体１１２に接して形成される。サイリスタ２２０において、例えば、サイリスタ２２０の最下層のＰ型半導体２２２がシード体１１２に接して形成され、その後順次Ｎ型半導体２２４、Ｐ型半導体２２６、およびＮ型半導体２２８が順次形成してよい。
【００４６】
複数のサイリスタ２２０は、複数のシード体１１２の各々に接して形成されてよい。複数のサイリスタ２２０は規則的に配列されてよい。サイリスタ２２０は、他の半導体層を介してシード体１１２の上に形成されてもよい。サイリスタ２２０は、シード体１１２と格子整合または擬格子整合する。
【００４７】
サイリスタ２２０は、３−５族化合物半導体を有してよい。３−５族化合物半導体は、例えば、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＰ、ＧａＮ、ＩｎＧａＮ、またはＩｎＰである。
【００４８】
Ｐ型半導体２２２、Ｎ型半導体２２４、Ｐ型半導体２２６、およびＮ型半導体２２８は、それぞれ、組成、ドーピング濃度、厚さの異なる複数の半導体層から構成される積層体であってもよい。サイリスタ２２０は、例えば、エピタキシャル成長法により形成される。エピタキシャル成長法は、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。
【００４９】
ゲート電極２３２は、サイリスタ２２０のゲートとなるＰ型半導体２２６に接して形成される。ゲート電極２３２は、Ｐ型半導体２２６を外部回路に接続して、ゲート制御信号の入力を受ける。ゲート電極２３２は、伝導性のある材料によって形成される。ゲート電極２３２は、例えば金属で形成される。ゲート電極２３２の材料は、サイリスタ２２０がＧａＡｓ系半導体を有する場合に、例えば半導体側から順にＡｕＺｎ／Ａｕである。ゲート電極２３２の材料は、サイリスタ２２０がＧａＮ系半導体を有する場合に、例えば半導体側から順にＮｉ／Ａｕである。ゲート電極２３２は、スパッタ法、真空蒸着法等により形成される。
【００５０】
カソード電極２３４は、Ｎ型半導体２２８に接して形成される。カソード電極２３４は、駆動電流を供給すべき外部回路にサイリスタ２２０を接続する。カソード電極２３４は、例えば、外部回路に対して駆動電流を出力する。カソード電極２３４は、伝導性のある材料によって形成される。カソード電極２３４は、例えば金属によって形成される。カソード電極２３４の材料は、サイリスタ２２０がＧａＡｓ系半導体を有する場合に、例えば半導体側から順にＡｕＧｅ／Ｎｉ／Ａｕである。カソード電極２３４は、サイリスタ２２０がＧａＮ系半導体を有する場合に、例えば半導体側から順にＴｉ／Ａｕである。カソード電極２３４は、スパッタ法、真空蒸着法等により形成される。
【００５１】
アノード電極２３６は、Ｐ型半導体２２２に接して形成される。アノード電極２３６は、例えば、サイリスタ２２０を電源に接続する。アノード電極２３６は、当該電源から、カソード電極２３４が外部回路に供給すべき駆動電流を受ける。アノード電極２３６は、伝導性のある材料によって形成される。アノード電極２３６は、例えば金属によって形成される。アノード電極２３６の材料は、サイリスタ２２０がＧａＡｓ系半導体を有する場合に、例えば半導体側から順にＡｕＺｎ／Ａｕである。アノード電極２３６は、サイリスタ２２０がＧａＮ系半導体を有する場合に、例えば半導体側から順にＮｉ／Ａｕである。アノード電極２３６は、スパッタ法、真空蒸着法等により形成される。
【００５２】
図６および図７は、発光デバイス２００の製造過程における断面図を示す。以下、図面を用いて発光デバイス２００の製造方法を説明する。発光デバイス２００の製造方法は、阻害体を形成する段階、シード体を形成する段階、およびサイリスタ２２０を形成する段階を備える。また、シード体を形成する段階と、サイリスタ２２０を形成する段階との間に、シード体を加熱する段階をさらに含んでよい。発光デバイス１００と同様に、阻害体を形成する段階、シード体を形成する段階およびシード体を加熱する段階を通じて、図３に示す半導体基板が得られる。
【００５３】
図６に示すように、サイリスタ２２０を形成する段階において、加熱されたシード体１１２に接して、シード体１１２と格子整合または擬格子整合するＰ型半導体２２２、Ｎ型半導体２２４、Ｐ型半導体２２６、およびＮ型半導体２２８を形成する。例えば、選択エピタキシャル成長法によって、シード体１１２の上に、順次Ｐ型半導体２２２、Ｎ型半導体２２４、Ｐ型半導体２２６およびＮ型半導体２２８を形成する。複数のシード体１１２が形成された場合に、複数のシード体１１２のそれぞれに、Ｐ型半導体２２２、Ｎ型半導体２２４、Ｐ型半導体２２６、およびＮ型半導体２２８を形成する。エピタキシャル成長は、発光デバイス１００の製造方法と同一の方法、条件、および原料ガス等を用いて実施することができる。
【００５４】
図７に示すように、エッチング等フォトリソグラフィ法により、カソードメサおよびゲートメサを形成して、図５に示すように、ゲート電極２３２、カソード電極２３４およびアノード電極２３６を形成することにより、発光デバイス２００が完成する。ゲート電極２３２、カソード電極２３４およびアノード電極２３６は、ゲート電極２３２、カソード電極２３４およびアノード電極２３６が形成されるべき位置に開口を有するレジストマスクパターンを形成して、その上に、スパッタ法により電極材料である金属を堆積してから、レジストをリフトオフすることにより完成する。
【００５５】
以上説明したように、発光デバイス２００が、スイッチング動作をするサイリスタ２２０を有することにより、発光デバイス２００を流れる駆動電流の大きさを制限することができる。その結果、発光デバイス２００の温度が過度に上昇することを防止することができる。
【００５６】
図８Ａは、他の実施形態にかかる発光デバイス３００の断面を示す。発光デバイス３００は、ベース基板１０２、阻害体１０６、シード体１１２、発光ダイオード１２０、電極１３２、抵抗素子３２０、および電極３３２を備える。ベース基板１０２、阻害体１０６、シード体１１２、発光ダイオード１２０および電極１３２は、図１において既に説明したので、その説明を省略する。
【００５７】
抵抗素子３２０は、発光ダイオード１２０に供給される電流を制限する電流制限素子の一例である。抵抗素子３２０は、例えば、発光ダイオード１２０を駆動する回路に含まれる素子である。抵抗素子３２０は、シード体１１２に接して形成される。複数の抵抗素子３２０が、複数のシード体１１２の各々に接して形成されてもよい。複数の抵抗素子３２０は、例えば規則的に配列される。発光デバイス３００は、抵抗素子３２０とシード体１１２との間に、他の半導体層を有してもよい。
【００５８】
抵抗素子３２０は、例えば３−５族化合物半導体である。３−５族化合物半導体は、例えば、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＰ、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、またはＩｎＰである。抵抗素子３２０は、組成、ドーピング濃度、厚さの異なる複数の半導体層から構成される積層体であってもよい。抵抗素子３２０は、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、またはＡＬＤ法により形成される。
【００５９】
抵抗素子３２０の抵抗値は、組成、ドーピング濃度、断面積、厚さ（長さ）等によって調整できる。抵抗素子３２０の抵抗値は、抵抗素子３２０の内部構造によって調整できる。例えば、半導体に深いトラップ準位を形成する元素を添加してキャリアトラップを設けることにより、抵抗素子３２０を形成することができる。当該元素の添加量を調整することによって、抵抗値を調整してもよい。
【００６０】
電極３３２は、抵抗素子３２０に接して形成され、抵抗素子３２０を外部回路に接続する。電極３３２は、伝導性のある材料によって形成される。電極３３２は、例えば金属によって形成される。電極３３２の材料は、例えば、抵抗素子側から順にＡｕＧｅ／Ｎｉ／Ａｕである。電極３３２は、スパッタ法、真空蒸着法等により形成される。
【００６１】
図８Ｂは、他の実施形態にかかる発光デバイス３００の断面を示す。同図における発光デバイス３００は、図８Ａに示した発光デバイス３００における抵抗素子３２０の代わりに、図５において説明したサイリスタ２２０を有する。サイリスタ２２０は、ベース基板１０２側から順次Ｐ型半導体２２２、Ｎ型半導体２２４、Ｐ型半導体２２６、およびＮ型半導体２２８を積層して形成されている。
【００６２】
サイリスタ２２０は、ゲート電極２３２に入力される制御信号に応じて導通状態および非導通状態をスイッチングすることにより、発光ダイオード１２０に供給される電流を制限する。例えば、サイリスタ２２０は、サイリスタ２２０のカソード電極２３４が電源に接続され、サイリスタ２２０のカソード電極２３４が発光ダイオード１２０の電極１３２に接続された状態で、ゲート電極２３２に入力される制御信号の電圧に応じて、サイリスタ２２０を介して発光ダイオード１２０に供給される駆動電流を制限する。サイリスタ２２０は、発光ダイオード１２０の電極１３４にサイリスタ２２０のアノード電極２３６が接続され、サイリスタ２２０のカソード電極２３４が接地された状態で、ゲート電極２３２に入力される制御電圧の電圧に応じて、発光ダイオード１２０が出力する駆動電流を制限してもよい。
【００６３】
発光デバイス３００は、サイリスタ２２０および抵抗素子３２０の２つを備えてもよい。抵抗素子３２０が、発光ダイオード１２０に供給される電流を制限し、サイリスタ２２０が、発光ダイオード１２０に供給される電流を制御してもよい。
【００６４】
図９から図１１は、発光デバイス３００の製造過程における断面図を示す。以下、図面を用いて発光デバイス３００の製造方法を説明する。発光デバイス３００の製造方法は、阻害体１０６を形成する段階、シード体１１２を形成する段階、および抵抗素子３２０を形成する段階を含む。また、シード体を形成する段階と抵抗素子３２０を形成する段階との間に、シード体を加熱する段階をさらに含んでよい。発光デバイス１００と同様に、阻害体を形成する段階、シード体を形成する段階、およびシード体を加熱する段階を通じて、図３に示す半導体基板が得られる。
【００６５】
図９に示すように、抵抗素子３２０を形成する段階において、加熱されたシード体１１２に接して、抵抗素子３２０を形成する。抵抗素子３２０は、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、またはＡＬＤ法により形成される。複数のシード体１１２が形成された場合に、複数のシード体１１２のそれぞれに、抵抗素子３２０を形成してよい。
【００６６】
例えば、ＭＯＣＶＤ法により３−５族化合物半導体の抵抗素子３２０を形成する場合に、上記の方法、条件および原料ガス等が用いられる。抵抗素子３２０の抵抗値は、不純物元素の添加量を制御することによって調整できる。また、３族原料に対する５族原料のモル供給比を調整することにより、抵抗素子３２０に導入されるキャリア濃度を調整できるので、抵抗値を調整できる。
【００６７】
図１０に示すように、エッチング等フォトリソグラフィ法により、発光ダイオードが形成されるべき部位にある抵抗素子３２０を除去する。例えば、当該部位以外の部分を覆うレジストマスクを形成して、エッチングにより当該部位の抵抗素子３２０を除去できる。図１１に示すように、抵抗素子３２０が除去され、露出されたシード体１１２に接して発光ダイオード１２０を形成する。発光ダイオード１２０の形成方法は、発光デバイス１００の製造方法における方法と同一であってよい。
【００６８】
図８Ａおよび図８Ｂに示すように、電極１３２および電極３３２を形成することにより、発光デバイス３００が完成する。電極は、マスクパターンの上に、スパッタ法により電極材料である金属を堆積してから、マスクをリフトオフすることにより形成される。
【００６９】
以上説明したように、発光デバイス３００が、電流を制限する抵抗素子３２０またはサイリスタ２２０を有することにより、発光ダイオード１２０に供給される電流の大きさを制限することができる。その結果、発光デバイス３００の温度が過度に上昇することを防止することができる。
【００７０】
図１２は、他の実施形態にかかる発光デバイス４００の断面を示す。発光デバイス４００は、ベース基板４０２、ウェル領域４０４、阻害体１０６、シード体１１２、発光ダイオード１２０、および電極１３２を備える。発光デバイス４００は、図１に示す発光デバイス１００に比して、ベース基板４０２にウェル領域４０４が存在する点において相違する。阻害体１０６、シード体１１２、発光ダイオード１２０、および電極１３２については、図１において既に説明したので、説明を省略する。
【００７１】
ベース基板４０２は、表面がシリコンである。ベース基板４０２は、ウェル領域４０４を有する。ベース基板１０２は、高抵抗のシリコン部を含む、例えば高抵抗Ｓｉ基板である。一方ベース基板４０２は、中抵抗または低抵抗のシリコン部を含む、例えば中抵抗または低抵抗のＳｉ基板である。ベース基板４０２は、単一の基板である。ここで、「中抵抗」とは、１から数十Ω・ｃｍの抵抗範囲の抵抗をいい、「低抵抗」とは、０．００１から０．２Ω・ｃｍの抵抗範囲の抵抗をいう。
【００７２】
ウェル領域４０４は、シード体１１２と接し、かつ上記シリコンから電気的に分離されている。例えば、ウェル領域４０４が、ベース基板４０２と異なる伝導型を有して、ウェル領域４０４とベース基板４０２との界面においてＰＮ接合が形成される。当該ＰＮ接合によってウェル領域４０４とベース基板４０２とが電気的に分離される。シード体１１２が、ウェル領域４０４に接して形成される。発光ダイオード１２０が、シード体１１２を介して、ウェル領域４０４と電気的に結合される。図１２において、発光ダイオード１２０の代わりにサイリスタまたは抵抗素子が設けられていてもよい。
【００７３】
図１３は、他の実施形態にかかる発光デバイス５００の断面図を示す。発光デバイス５００は、ベース基板５０２、阻害体１０６、シード体１１２、発光ダイオード１２０、および電極１３２を備える。発光デバイス５００は、図１に示す発光デバイス１００と比べて、ベース基板５０２のみが異なる。阻害体１０６、シード体１１２、発光ダイオード１２０、および電極１３２ついては、図１において既に説明したので、説明を省略する。
【００７４】
ベース基板５０２は、表面がシリコンである。ベース基板５０２は、中抵抗または低抵抗のシリコン部を含む。例えば、図１３に示すベース基板５０２は、中抵抗または低抵抗のＳｉ基板であってよい。ベース基板５０２の伝導型は、シード体１１２に接するＮ型半導体１２２の伝導型と同じである。複数の発光ダイオード１２０は、シード体１１２およびベース基板５０２を介して、電気的に並列に接続される。
【００７５】
図１４は、他の実施形態にかかる発光デバイス６００の断面を示す。発光デバイス６００は、ベース基板１０２、阻害体１０６、シード体１１２、発光ダイオード１２０、電極１３２、ウェル領域６０３、抵抗素子６４２、ドレイン６５２、ゲート絶縁層６５４、ゲート電極６５６、およびソース６５８を備える。ベース基板１０２、阻害体１０６、シード体１１２、発光ダイオード１２０、および電極１３２については、図１において既に説明したので、説明を省略する。
【００７６】
ウェル領域６０３、ドレイン６５２、ゲート絶縁層６５４、ゲート電極６５６およびソース６５８は、ベース基板１０２のシリコン部に形成されたＦＥＴ（電界効果トランジスタ）を構成する。当該ＦＥＴのドレイン６５２は、抵抗素子６４２、ウェル領域４０４、およびシード体１１２を介して発光ダイオード１２０と電気的に接続される。当該ＦＥＴが、発光ダイオード１２０を駆動する駆動回路に含まれる。
【００７７】
抵抗素子６４２は、ベース基板１０２のシリコン部に形成される。抵抗素子６４２は、発光ダイオード１２０を駆動する駆動回路に含まれる。抵抗素子６４２の抵抗値は、組成、ドーピング濃度、断面積、長さ等によって調整できる。
【００７８】
図１５から図２１は、発光デバイス６００の製造過程の断面図を示す。以下、図面を用いて発光デバイス６００の製造方法を説明する。発光デバイス６００の製造方法は、シリコン素子を形成する段階、阻害体１０６を形成する段階、シード体１１２を形成する段階、および発光ダイオード１２０を形成する段階を備える。
【００７９】
シリコン素子を形成する段階において、図１５に示すように、高抵抗Ｓｉベース基板１０２の上に、マスクパターン６７２を形成して、イオン注入により、ウェル領域６０３を形成する。マスクパターン６７２は、例えばフォトレジストマスクである。マスクパターン６７２は、酸化シリコン、窒化シリコン、またはこれらの積層体からなるマスクであってよい。
【００８０】
例えば、ＣＶＤによって、ベース基板１０２の表面に酸化シリコン膜を形成した後、エッチング等のフォトリソグラフィ法により、ウェル領域６０３が形成されるべき部位に、酸化シリコン膜の開口６７４を形成することでマスクパターン６７２を形成することができる。Ｎ型ウェルを形成する場合には、リン（Ｐ）等の５族元素イオンを注入する。Ｐ型ウェルを形成する場合には、ボロン（Ｂ）等の３族元素イオンを注入する。イオン注入後に、注入したイオンを拡散させるべくベース基板１０２を加熱する拡散加熱を施してもよい。
【００８１】
図１６に示すように、マスクパターン６７２を除去して、ゲート絶縁層を構成する酸化シリコン膜６７５およびゲート電極を構成するポリシリコン膜６７６を順に堆積する。酸化シリコン膜６７５およびポリシリコン膜６７６は、ＣＶＤ法により成膜することができる。酸化シリコン膜６７５およびポリシリコン膜６７６におけるドレイン６５２およびソース６５８が形成されるべき部位に、エッチング等のフォトリソグラフィ法により、開口６７７を形成して、イオン注入する。ドレイン６５２およびソース６５８の伝導型は、ウェル領域６０３の伝導型と逆である。イオン注入後に、拡散加熱を施してもよい。
【００８２】
図１７に示すように、ゲート絶縁層６５４およびゲート電極６５６が形成されるべき部位以外の酸化シリコン膜６７５およびポリシリコン膜６７６をエッチング等のフォトリソグラフィ法により除去する。続いて、抵抗素子を形成するために用いるマスクパターン６７８を形成する。マスクパターン６７８は、例えばフォトレジストマスクである。マスクパターン６７８は、酸化シリコン、窒化シリコン、またはこれらの積層体からなるマスクであってもよい。
【００８３】
次に、抵抗素子を形成すべき位置に対応するマスクパターン６７８の一部の領域に、開口６８２を形成する。マスクパターン６７８は、マスクパターン６７２と同様の方法によって形成されてよい。そして、開口６８２を介してベース基板１０２にイオン注入することによって、抵抗素子６４２を形成する。抵抗素子６４２の伝導型は、ドレイン６５２およびソース６５８の伝導型と同じである。開口６８２の形状およびイオン注入量によって、抵抗素子６４２の抵抗値を調整することができる。
【００８４】
阻害体１０６を形成する工程において、図１８に示すように、ベース基板１０２のシリコン部に形成されるＦＥＴおよび抵抗素子６４２を覆う阻害体１０６を形成して、阻害体１０６に、ベース基板１０２に達する開口１０８を形成する。例えば、ＣＶＤ法によって、ベース基板１０２の全面に、阻害体１０６となる酸化シリコン膜を形成して、エッチング等フォトリソグラフィ法により、シード体１１２が形成されるべき部位に、ベース基板１０２に達する開口１０８を形成する。続いて、図１８に示すように、イオン注入を行うことによって、図１９に示すように、ウェル領域４０４を形成する。ウェル領域４０４の伝導型は、ドレイン６５２およびソース６５８の伝導型と同じである。
【００８５】
シード体１１２を形成する段階において、図２０に示すように、開口１０８の内部に、選択エピタキシャル成長法により、組成がＣｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１−ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）であるシード体１１２を形成する。エピタキシャル成長法は、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、ＡＬＤ法を含む。例えば、シード体１１２として、ＣＶＤ法によりＳｉＧｅ結晶を形成してよい。阻害体１０６の表面では、シード体１１２のエピタキシャル成長が阻害されるので、開口１０８の内部においてシード体１１２が選択的にエピタキシャル成長する。シード体１１２は、加熱されてよい。
【００８６】
発光ダイオード１２０を形成する段階において、図２１に示すように、シード体１１２に接して、シード体１１２と格子整合または擬格子整合するＮ型半導体１２２およびＰ型半導体１２４を形成する。その後、図１４に示すように、電極１３２を形成する。電極１３２の形成方法は、発光デバイス１００と同様なので、説明を省略する。
【００８７】
以上の説明は、発光デバイス６００の製造方法における各プロセスの順序を限定するものではない。例えば、まず、阻害体１０６を形成する段階、シード体１１２を形成する段階、および発光ダイオード１２０を形成する段階を完了してから、シリコン素子を形成してもよい。
【００８８】
図２２は、他の実施形態である発光デバイス７００の断面の一例を示す。発光デバイス７００は、ベース基板１０２、阻害体１０６、シード体１１２、発光ダイオード１２０、および電極１３２を備える。発光デバイス７００は、図１に示す発光デバイス１００と同じ構成要素を含むが、発光デバイス１００と比べて、多くの発光ダイオード１２０を含み、次の点において相違する。
【００８９】
阻害体１０６には、複数の開口１０８が規則的に配列されている。当該複数の開口１０８のうち一部の開口の各々に、シード体１１２が形成される。シード体１１２の上に発光ダイオード１２０が形成されてよい。当該複数の発光ダイオード１２０が規則的に配列されてよい。図２２は、複数の発光ダイオード１２０を横一列に配列した例を示す。例えば、このように発光ダイオード１２０を配列することにより、ＬＥＤアレイを構成することができる。当該ＬＥＤアレイは、例えばプリンタヘッドに利用される。
【００９０】
ここで、「規則的に配列」とは、ある一定の規則に従って配列することをいう。例えば、ｘ軸方向に一定の間隔で一列に配列すること、ｙ軸方向に一定の間隔で一列に配列すること、ｘ軸およびｙ軸にそれぞれ一定の間隔で格子状に配列すること、または千鳥格子状に配列すること等が含まれる。例えば、複数の開口が規則的に格子状に配列され、複数の開口の一部の開口にセルが設けられてもよい。それらのセルは、規則的に千鳥格子的に、隣接する列ごとに異なる配列で設けられてもよい。それらのセルの少なくとも一部または全部が発光セルとして機能してもよい。開口の配列の規則性と、セルの配列の規則性とは、同じであってもよく、異なってもよい。
【００９１】
各発光ダイオード１２０は、それぞれ当該発光ダイオード１２０を駆動する回路を有してよい。当該駆動回路は、例えば図８Ａに示した抵抗素子３２０または図８Ｂに示したサイリスタ２２０を含む。当該駆動回路は、図１４に示したシリコン素子を含んでもよい。例えば、当該駆動回路は、ベース基板１０２に含まれるシリコンに形成されたトランジスタおよび抵抗素子等を含む。
【００９２】
図２２において、発光デバイス７００が複数の発光ダイオード１２０を有する例を示したが、発光デバイス７００は、複数のサイリスタを有してもよい。また、上記複数の開口１０８のうち一部の開口の各々に、シード体１１２が形成され、図８Ａに示した抵抗素子３２０が形成されてもよい。当該複数の抵抗素子３２０が規則的に配列されてもよい。
【符号の説明】
【００９３】
１００ 発光デバイス、１０２ ベース基板、１０６ 阻害体、１０８ 開口、１１２ シード体、１２０ 発光ダイオード、１２２ Ｎ型半導体、１２４ Ｐ型半導体、１３２ 電極、１３４ 電極、２００ 発光デバイス、２２０ サイリスタ、２２２ Ｐ型半導体、２２４ Ｎ型半導体、２２６ Ｐ型半導体、２２８ Ｎ型半導体、２３２ ゲート電極、２３４ カソード電極、２３６ アノード電極、３００ 発光デバイス、３２０ 抵抗素子、３３２ 電極、４００ 発光デバイス、４０２ ベース基板、４０４ ウェル領域、５００ 発光デバイス、５０２ ベース基板、６００ 発光デバイス、６０３ ウェル領域、６４２ 抵抗素子、６５２ ドレイン、６５４ ゲート絶縁層、６５６ ゲート電極、６５８ ソース、６７２ マスクパターン、６７４ 開口、６７５ 酸化シリコン膜、６７６ ポリシリコン膜、６７７ 開口、６７８ マスクパターン、６８２ 開口、７００ 発光デバイス
【技術分野】
【０００１】
本発明は、発光デバイスおよび発光デバイスの製造方法に関する。
【背景技術】
【０００２】
従来、複数のＬＥＤ（発光ダイオード）を配列したＬＥＤアレイチップ、およびＬＥＤアレイチップを駆動するＬＥＤ駆動回路が知られている（例えば、特許文献１）。
特許文献１ 特開平５−１６４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＬＥＤアレイは、例えばプリンタヘッドにおいて使用されている。一般に、ＬＥＤアレイを駆動するＬＥＤ駆動回路は、ＬＥＤとは異なる半導体基板上に設けられたＩＣチップにより提供される。高画質、高解像度なプリンタの小型化が求められる中、ＬＥＤアレイチップおよびＬＥＤ駆動回路の小型化が期待されている。
【０００４】
ＬＥＤの材料としては、例えばＧａＡｓのような発光効率のよい３−５族化合物半導体が使用される。そこで、同一のＧａＡｓ基板にＬＥＤアレイおよびＬＥＤ駆動回路を形成することによって、ＬＥＤアレイチップおよびＬＥＤ駆動回路の小型化を図ることができる。しかし、ＧａＡｓの熱伝導率は、ＬＥＤ駆動回路で発生した熱を十分に排出することができるほどに高くない。従って、ＧａＡｓ基板にＬＥＤ駆動回路を形成する場合には、ＬＥＤ駆動回路等の温度上昇を抑制することが難しい。ＬＥＤ駆動回路の温度が上昇すると、プリンタヘッドが熱膨張するので、プリンタヘッドで印刷する画像の画質が劣化する。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、シリコンを含むベース基板と、ベース基板に接して形成された複数のシード体と、各々対応するシード体に格子整合または擬格子整合する複数の３−５族化合物半導体とを備え、複数の３−５族化合物半導体のうちの少なくとも１つには、供給される電流に応じて発光する発光素子が形成されており、複数の３−５族化合物半導体のうち、発光素子が形成された３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体には、前記発光素子に供給される電流を制限する電流制限素子が形成されている発光デバイスが提供される。
【０００６】
当該発光デバイスは、ベース基板の上方に形成され、ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害体をさらに備え、複数のシード体が、複数の開口の内部に形成されてよい。複数のシード体の組成は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１−ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である。
【０００７】
当該発光デバイスは、ベース基板とシード体との界面に接して、ベース基板内に、組成がＣｘ２Ｓｉｙ２Ｇｅｚ２Ｓｎ１−ｘ２−ｙ２−ｚ２（０≦ｘ２＜１、０＜ｙ２≦１、０≦ｚ２≦１、かつ０＜ｘ２＋ｙ２＋ｚ２≦１）である界面領域をさらに含んでもよい。シード体におけるｘ１と当該領域におけるｘ２とが、ｘ１＞ｘ２の関係であり、シード体におけるｙ１と当該領域におけるｙ２とが、ｙ１＜ｙ２の関係であり、シード体におけるｚ１と当該領域におけるｚ２とが、ｚ１＞ｚ２の関係であり、シード体における（１−ｘ１−ｙ１−ｚ１）と当該領域における（１−ｘ２−ｙ２−ｚ２）とが、（１−ｘ１−ｙ１−ｚ１）＞（１−ｘ２−ｙ２−ｚ２）の関係である。
【０００８】
ベース基板が、複数のシード体と接するウェル領域を有し、発光素子は、複数のシード体およびウェル領域を介して電流制限素子と電気的に結合される。電流制限素子は、発光素子に供給される電流を制限する抵抗素子であってよい。抵抗素子は、キャリアをトラップするキャリアトラップを含む。
【０００９】
電流制限素子は、発光素子に供給される電流をスイッチングするサイリスタであってよい。サイリスタは、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体、およびＮ型半導体がこの順に積層された積層体を含む。シリコンは、複数のシード体に接する複数の３−５族化合物半導体の伝導型と同じ伝導型を有する。当該発光デバイスは、ベース基板のシリコンを含む領域に形成されたシリコン素子をさらに備え、シリコン素子が、発光素子に電流を供給する。阻害体に、複数の開口が等間隔で配列されてよい。
【００１０】
本発明の第２の態様においては、表面がシリコンであるベース基板に接して複数のシード体を形成する段階と、各々対応するシード体に格子整合または擬格子整合する複数の３−５族化合物半導体を結晶成長させる段階と、複数の３−５族化合物半導体のうちの少なくとも１つに、供給される電流に応じて発光する発光素子を形成する段階と、複数の３−５族化合物半導体のうち、発光素子が形成された３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体に、発光素子に供給される電流を制御する電流制限素子を形成する段階とを備える発光デバイスの製造方法が提供される。
【００１１】
当該発光デバイスの製造方法は、複数のシード体を形成する段階と、複数の３−５族化合物半導体を結晶成長させる段階との間に、複数のシード体を加熱する段階をさらに備えてよい。当該発光デバイスの製造方法は、複数のシード体を形成する段階の前に、ベース基板の上方に、ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害体を形成する段階をさらに備え、複数のシード体を形成する段階において、複数のシード体を、複数の開口の内部に形成してよい。
【図面の簡単な説明】
【００１２】
【図１】発光デバイス１００の断面の一例を示す。
【図２】発光デバイス１００の製造過程の断面例を示す。
【図３】発光デバイス１００の製造過程の断面例を示す。
【図４】発光デバイス１００の製造過程の断面例を示す。
【図５】発光デバイス２００の断面の一例を示す。
【図６】発光デバイス２００の製造過程の断面例を示す。
【図７】発光デバイス２００の製造過程の断面例を示す。
【図８Ａ】発光デバイス３００の断面の一例を示す。
【図８Ｂ】発光デバイス３００の断面の一例を示す。
【図９】発光デバイス３００の製造過程の断面例を示す。
【図１０】発光デバイス３００の製造過程の断面例を示す。
【図１１】発光デバイス３００の製造過程の断面例を示す。
【図１２】発光デバイス４００の断面の一例を示す。
【図１３】発光デバイス５００の断面の一例を示す。
【図１４】発光デバイス６００の断面の一例を示す。
【図１５】発光デバイス６００の製造過程の断面例を示す。
【図１６】発光デバイス６００の製造過程の断面例を示す。
【図１７】発光デバイス６００の製造過程の断面例を示す。
【図１８】発光デバイス６００の製造過程の断面例を示す。
【図１９】発光デバイス６００の製造過程の断面例を示す。
【図２０】発光デバイス６００の製造過程の断面例を示す。
【図２１】発光デバイス６００の製造過程の断面例を示す。
【図２２】発光デバイス７００の断面の一例を示す。
【発明を実施するための形態】
【００１３】
図１は、一実施形態にかかる発光デバイス１００の断面を示す。発光デバイス１００は、ベース基板１０２、阻害体１０６、シード体１１２、発光ダイオード１２０、電極１３２、および電極１３４を備える。
【００１４】
ベース基板１０２は、表面がシリコンである。ここで、「表面がシリコン」とは、少なくとも基板の表面がシリコン元素で構成される領域を有することを意味する。たとえばベース基板１０２は、Ｓｉウェハのように基板全体がシリコン元素で構成されてよく、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）ウェハのように絶縁層の上にシリコン層を有する構造であってもよい。なお、ベース基板１０２は、サファイア基板、ガラス基板等、シリコンと異なる元素からなる基板上にシリコン層が形成されたものでもよい。ベース基板１０２のシリコンは不純物を含んでよい。また、ベース基板１０２の表面のシリコン層に、自然酸化層等の極薄い酸化シリコン層あるいは窒化シリコン層が形成されていてもよい。
【００１５】
ベース基板１０２は、単一の基板である。ベース基板１０２は、高抵抗のシリコン部を含んでよい。例えば、図１に示すベース基板１０２は、高抵抗Ｓｉ基板である。ベース基板１０２の上に、複数のシード体１１２が形成されている。シード体１１２のそれぞれに、発光ダイオード１２０が形成されていてもよい。ここで、「高抵抗」とは、１００Ω・ｃｍ以上の抵抗範囲の抵抗をいう。
【００１６】
阻害体１０６は、結晶成長を阻害する。例えば、エピタキシャル成長法により半導体の結晶が成長する場合において、阻害体１０６の表面では、半導体の結晶がエピタキシャル成長することが阻害される。その結果、半導体の結晶は開口１０８において選択的にエピタキシャル成長する。
【００１７】
阻害体１０６は、ベース基板１０２の上に形成されている。阻害体１０６には、ベース基板１０２の少なくとも一部の領域を露出する複数の開口１０８が形成されている。複数の開口１０８は、例えば規則的に配列している。シード体１１２は、複数の開口１０８のうち少なくとも１つの開口の内部に形成されていてよい。
【００１８】
阻害体１０６は、例えば、酸化シリコン層、窒化シリコン層、酸窒化シリコン層またはこれらを積層した層である。阻害体１０６の厚みは、０．０５μｍ以上５μｍ以下である。阻害体１０６は、例えば、熱酸化法、ＣＶＤ法等により形成される。
【００１９】
シード体１１２は、ベース基板１０２の上に形成される。具体的には、複数のシード体１１２のそれぞれは、阻害体１０６の開口１０８のそれぞれの内部において、ベース基板１０２に接して形成される。複数のシード体１１２は、ベース基板１０２と格子整合または擬格子整合する。
【００２０】
本明細書において、「擬格子整合」とは、完全な格子整合ではないが、互いに接する２つの半導体の格子定数の差が小さく、格子不整合による欠陥の発生が顕著でない範囲で、互いに接する２つの半導体を積層できる状態を指す。このとき、各半導体の結晶格子が、弾性変形できる範囲内で変形することで、上記格子定数の差が吸収される。例えば、ＧｅとＧａＡｓとの、またはＧｅとＩｎＧａＰとの格子緩和限界厚さ内での積層状態は、擬格子整合と呼ばれる。
【００２１】
シード体１１２の組成は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１−ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である。例えば、シード体１１２は、Ｇｅ結晶、ＳｉＧｅ結晶、またはＧｅＳｎ結晶である。シード体１１２は、組成、ドーピング濃度、半導体層厚の異なる複数の半導体層から構成される積層体であってもよい。
【００２２】
ベース基板１０２とシード体１１２との界面に接して、ベース基板１０２内に、例えば、組成がＣｘ２Ｓｉｙ２Ｇｅｚ２Ｓｎ１−ｘ２−ｙ２−ｚ２（０≦ｘ２＜１、０＜ｙ２≦１、０≦ｚ２≦１、かつ０＜ｘ２＋ｙ２＋ｚ２≦１）である界面領域をさらに含んでもよい。シード体１１２におけるｘ１と上記領域におけるｘ２とが、ｘ１＞ｘ２の関係であり、シード体１１２におけるｙ１と上記領域におけるｙ２とが、ｙ１＜ｙ２の関係であり、シード体１１２におけるｚ１と上記領域におけるｚ２とが、ｚ１＞ｚ２の関係であり、シード体１１２における（１−ｘ１−ｙ１−ｚ１）と、上記領域における（１−ｘ２−ｙ２−ｚ２）とが、（１−ｘ１−ｙ１−ｚ１）＞（１−ｘ２−ｙ２−ｚ２）の関係である。
【００２３】
シード体１１２は、その上に形成される発光ダイオード１２０の結晶成長に適したシード面を提供する半導体である。シード体１１２は、ベース基板１０２の表面に存在する不純物が、発光ダイオード１２０の結晶性に悪影響を及ぼすことを抑制する半導体であってもよい。
【００２４】
シード体１１２は、例えば、エピタキシャル成長法により形成される。エピタキシャル成長法は、化学気相成長法（ＣＶＤ法と称する場合がある）、有機金属気相成長法（ＭＯＣＶＤ法と称する場合がある）、分子線エピタキシ法（ＭＢＥ法と称する場合がある）、および原子層成長法（ＡＬＤ法と称する場合がある）を含む。島状のシード体１１２は、ベース基板１０２の上にシード体１１２の膜を形成して、エッチング等のフォトリソグラフィ法によって、シード体１１２をパターニングすることにより形成されてよい。この場合に、複数の島状のシード体１１２は、互いに離れて形成される。
【００２５】
シード体１１２は、加熱されることが好ましい。シード体１１２の内部において、ベース基板１０２とシード体１１２との格子定数の違い等により、転位等の格子欠陥が発生する場合がある。当該格子欠陥は、例えば、シード体１１２を加熱することにより、シード体１１２の内部を移動する。当該格子欠陥は、シード体１１２の内部を移動して、シード体１１２の界面またはシード体１１２の内部にあるゲッタリングシンク等に捕捉される。シード体１１２を加熱することにより、シード体１１２の欠陥が低減され、シード体１１２の結晶性が向上する。シード体１１２は、非晶質または多結晶のＣｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１−ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）を加熱することにより形成されてもよい。
【００２６】
発光ダイオード１２０は、シード体１１２に接して形成される。複数の発光ダイオード１２０は、複数のシード体１１２の各々に接して形成される。複数の発光ダイオード１２０は規則的に配列される。発光デバイス１００は、発光ダイオード１２０とシード体１１２との間に、他の半導体層を備えてもよい。発光ダイオード１２０は、シード体１１２と格子整合または擬格子整合する。
【００２７】
発光ダイオード１２０は、例えば、整流作用をもつ２つの端子からなる電子素子、半導体ＰＮ接合素子、または、カソードおよびアノードの２端子からなる半導体素子である。例えば、発光ダイオード１２０は、Ｎ型半導体１２２およびＰ型半導体１２４を有する。発光ダイオード１２０は、供給される電流に応じて発光する。具体的には、発光ダイオード１２０は、例えばＰ型半導体１２４にＮ型半導体１２２よりも高い順バイアス電圧が印加されることにより、Ｐ型半導体１２４からＮ型半導体１２２に電流が流れると発光する。
【００２８】
Ｎ型半導体１２２およびＰ型半導体１２４は、例えば３−５族化合物半導体である。３−５族化合物半導体は、例えば、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＰ、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、またはＩｎＰである。発光ダイオード１２０は、３−５族化合物半導体と他の化合物半導体との間に形成されるＰＮ接合を含んでもよい。
【００２９】
Ｎ型半導体１２２およびＰ型半導体１２４は、それぞれ、組成、ドーピング濃度、厚さの異なる複数の半導体層から構成される積層体であってもよい。Ｎ型半導体１２２とＰ型半導体１２４との間の界面におけるＰＮ接合が形成される。当該ＰＮ接合は、発光ダイオード１２０に順バイアスが印加される場合に、Ｎ型半導体から電子が、Ｐ型半導体から正孔がＰＮ接合近傍の空乏層に移動して、電子と正孔が再結合することによって光を発する発光部である。発光ダイオード１２０は、例えば、エピタキシャル成長法により形成される。エピタキシャル成長法は、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。
【００３０】
電極１３２は、Ｐ型半導体１２４に接して形成されている。電極１３２は、発光ダイオード１２０のアノード電極として機能する。電極１３４は、Ｎ型半導体１２２に接して形成されている。電極１３４は発光ダイオードのカソード電極として機能する。電極１３２および電極１３４は、発光ダイオード１２０を外部回路に接続する。電極１３２および電極１３４は、伝導性のある材料によって形成される。電極１３２および電極１３４は、例えば、金属により形成される。
【００３１】
Ｐ型半導体１２４がＧａＡｓ系半導体の場合の電極１３２の材料は、例えばＰ型半導体１２４側から順にＡｕＺｎ／Ａｕである。Ｐ型半導体１２４がＧａＮ系半導体の場合の電極１３２の材料は、例えばＰ型半導体１２４側から順にＮｉ／Ａｕである。同様に、Ｎ型半導体１２２がＧａＡｓ系半導体の場合の電極１３４の材料は、例えばＮ型半導体１２２側から順にＡｕＧｅ／Ｎｉ／Ａｕである。Ｎ型半導体１２２がＧａＮ系半導体の場合の電極１３４の材料は、例えばＮ型半導体１２２側から順にＴｉ／Ａｕである。電極１３２および電極１３４は、スパッタ法、真空蒸着法等により形成される。
【００３２】
図１において、発光ダイオード１２０は、ベース基板１０２側から順次Ｎ型半導体１２２とＰ型半導体１２４とを積層して形成される。発光ダイオード１２０は、ベース基板１０２側から順次Ｐ型半導体とＮ型半導体とを積層して形成されてもよい。
【００３３】
図２から図４は、発光デバイス１００の製造過程における断面図を示す。以下、図面を用いて発光デバイス１００の製造方法を説明する。発光デバイス１００の製造方法は、阻害体を形成する段階、シード体を形成する段階、および発光ダイオード１２０を形成する段階を備える。シード体を形成する段階と、発光ダイオード１２０を形成する段階との間に、シード体を加熱する段階をさらに含んでもよい。
【００３４】
阻害体を形成する段階において、ベース基板１０２の上に、結晶の成長を阻害する阻害体１０６を形成し、当該阻害体１０６に、ベース基板１０２の少なくとも一部の領域を露出する開口１０８を形成する。例えば、図２に示すように、熱酸化法によって、ベース基板１０２の全面に阻害体１０６となる酸化シリコン膜を形成して、エッチング等フォトリソグラフィ法により、当該酸化シリコン膜に、ベース基板１０２に達する複数の開口１０８を形成してよい。
【００３５】
シード体を形成する段階において、開口１０８の底部のベース基板１０２に接して、開口１０８の内部にシード体１１２を形成する。例えば、図３に示すように、開口１０８の内部に、ベース基板１０２に接して、選択エピタキシャル法によりシード体１１２を形成する。エピタキシャル成長法は、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、ＡＬＤ法を含む。シード体１１２は、ＣＶＤ法によりＧｅ結晶、ＳｉＧｅ結晶、またはＧｅＳｎ結晶をエピタキシャル成長させて形成される。複数の開口１０８を有する阻害体１０６を形成した場合に、複数の開口１０８のそれぞれの内部に、シード体１１２が形成される。
【００３６】
シード体を加熱する段階において、シード体１１２を加熱することにより、シード体１１２の内部において、ベース基板１０２とシード体１１２との格子定数の違い等により発生した転位等の格子欠陥が低減し、シード体１１２の結晶性が向上する。シード体を加熱する段階において、複数段階に分けてシード体１１２を加熱してもよい。例えば、加熱は、シード体１１２の融点に達しない温度で高温加熱を実施する段階と、高温加熱の温度より低い温度で低温加熱を実施する段階とを含む。このような二段階の加熱を、複数回繰り返してもよい。
【００３７】
高温加熱の温度および時間は、シード体１１２がＳｉｘＧｅ１−ｘ（０≦ｘ＜１）の組成を有する場合には、例えば、８５０℃以上９００℃以下で２分間以上１０分間以下である。低温加熱の温度および時間は、例えば、６５０℃以上７８０℃以下で２分間以上１０分間以下である。このような二段階の加熱を、例えば、１０回繰り返す。
【００３８】
発光ダイオード１２０を形成する段階において、加熱されたシード体１１２に接して、シード体１１２と格子整合または擬格子整合するＮ型半導体１２２およびＰ型半導体１２４を形成する。例えば、図４に示すように、シード体１１２の上に順次Ｎ型半導体１２２およびＰ型半導体１２４を選択エピタキシャル成長させる。複数のシード体１１２が形成された場合に、複数のシード体１１２のそれぞれに、Ｎ型半導体１２２およびＰ型半導体１２４を形成してよい。
【００３９】
エピタキシャル成長法は、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。発光ダイオード１２０は、例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＧａＮ等の３−５族化合物半導体をＭＯＣＶＤ法によりエピタキシャル成長させて形成される。エピタキシャル成長は次のようにして行う。まずＭＯＣＶＤ炉内を高純度水素で十分に置換した後、シード体１１２を有するベース基板１０２の加熱を開始する。結晶成長時の基板温度は、例えば４５０℃から８００℃である。ベース基板１０２が適切な温度に安定したところで炉内に砒素原料、燐原料または窒素原料を導入する。続いてガリウム原料、アルミニウム原料またはインジウム原料を導入して、順次Ｎ型半導体１２２およびＰ型半導体１２４をエピタキシャル成長させる。
【００４０】
３族元素原料として、トリメチルガリウム（ＴＭＧ）およびトリメチルアルミニウム（ＴＭＡ）、トリメチルインジウム（ＴＭＩ）等を用いることができる。５族元素原料ガスとして、アルシン（ＡｓＨ３）、ターシャリブチルアルシン（（ＣＨ３）３ＣＡｓＨ２）、ホスフィン（ＰＨ３）、ターシャリブチルホスフィン（（ＣＨ３）３ＣＰＨ２）、アンモニア（ＮＨ３）等を用いることができる。原料のキャリアガスとして、高純度水素を用いることができる。Ｎ型不純物元素は、Ｓｉ、Ｓ、Ｓｅ、およびＴｅを含む。Ｐ型不純物元素は、Ｃ、Ｇｅ、Ｂｅ、Ｍｇ、Ｚｎ、およびＣｄを含む。
【００４１】
エピタキシャル成長条件は、例えば、反応炉内圧力０．１ａｔｍ、成長温度６５０℃、成長速度０．１μｍ／ｈｒ以上３μｍ／ｈｒ以下である。他にエピタキシャル成長は次のように行うこともできる。まず反応炉内圧力０．１ａｔｍ、成長温度５５０℃、成長速度０．１μｍ／ｈｒ以上１μｍ／ｈｒ以下で、３０ｎｍ程度のＧａＡｓをエピタキシャル成長させ、その後いったん成長を中断する。砒素原料雰囲気を維持しつつ６５０℃まで昇温し、再び反応炉内圧力０．１ａｔｍ、成長温度６５０℃、成長速度０．１μｍ／ｈｒ以上３μｍ／ｈｒ以下でエピタキシャル成長を行う。
【００４２】
電極１３２および電極１３４を形成して、発光デバイス１００が完成する。これらの電極は次のようにして形成することができる。まず、これらの電極が形成されるべき位置に開口を有するレジストマスクパターンを形成する。次に、例えば、スパッタ法により、電極となる金属を蒸着する。発光ダイオード１２０がＧａＡｓ系半導体から形成される場合、電極１３２としてベース基板１０２側から順にＡｕＺｎ／Ａｕを形成し、電極１３４としてベース基板１０２側から順にＡｕＧｅ／Ｎｉ／Ａｕを形成する。発光ダイオード１２０がＧａＮ系半導体から形成される場合、電極１３２としてベース基板１０２側から順にＮｉ／Ａｕを形成し、電極１３４としてベース基板１０２側から順にＴｉ／Ａｕを形成する。最後にレジストをリフトオフすることにより、電極１３２および電極１３４が完成する。
【００４３】
図５は、他の実施形態にかかる発光デバイス２００の断面図を示す。発光デバイス２００は、ベース基板１０２、阻害体１０６、シード体１１２、サイリスタ２２０、ゲート電極２３２、カソード電極２３４、およびアノード電極２３６を備える。ベース基板１０２、阻害体１０６、およびシード体１１２は、図１において既に説明したので、その説明を省略する。
【００４４】
ここで、サイリスタ２２０は、３つ以上のＰＮ接合の構成でＯＮ−ＯＦＦの切り替えができるスイッチング素子、または、ＰＮＰＮ構造を有しスイッチング動作をする素子である。Ｐ型半導体／Ｎ型半導体／Ｐ型半導体／Ｎ型半導体で表される積層体は、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体、Ｎ型半導体の順に積層された積層体、またはＮ型半導体、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体の順に積層された積層体を指す。例えば、図５において、サイリスタ２２０は、ベース基板１０２側から順次Ｐ型半導体２２２、Ｎ型半導体２２４、Ｐ型半導体２２６、およびＮ型半導体２２８を積層して形成される。サイリスタ２２０は、ベース基板１０２側から順次Ｎ型半導体、Ｐ型半導体、Ｎ型半導体およびＰ型半導体を積層して形成されてもよい。
【００４５】
サイリスタ２２０は、ゲート電極２３２に入力される制御信号に応じて導通状態および非導通状態をスイッチングすることにより、発光素子に供給される電流を制限する電流制限素子である。サイリスタ２２０は、シード体１１２に接して形成される。サイリスタ２２０において、例えば、サイリスタ２２０の最下層のＰ型半導体２２２がシード体１１２に接して形成され、その後順次Ｎ型半導体２２４、Ｐ型半導体２２６、およびＮ型半導体２２８が順次形成してよい。
【００４６】
複数のサイリスタ２２０は、複数のシード体１１２の各々に接して形成されてよい。複数のサイリスタ２２０は規則的に配列されてよい。サイリスタ２２０は、他の半導体層を介してシード体１１２の上に形成されてもよい。サイリスタ２２０は、シード体１１２と格子整合または擬格子整合する。
【００４７】
サイリスタ２２０は、３−５族化合物半導体を有してよい。３−５族化合物半導体は、例えば、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＰ、ＧａＮ、ＩｎＧａＮ、またはＩｎＰである。
【００４８】
Ｐ型半導体２２２、Ｎ型半導体２２４、Ｐ型半導体２２６、およびＮ型半導体２２８は、それぞれ、組成、ドーピング濃度、厚さの異なる複数の半導体層から構成される積層体であってもよい。サイリスタ２２０は、例えば、エピタキシャル成長法により形成される。エピタキシャル成長法は、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。
【００４９】
ゲート電極２３２は、サイリスタ２２０のゲートとなるＰ型半導体２２６に接して形成される。ゲート電極２３２は、Ｐ型半導体２２６を外部回路に接続して、ゲート制御信号の入力を受ける。ゲート電極２３２は、伝導性のある材料によって形成される。ゲート電極２３２は、例えば金属で形成される。ゲート電極２３２の材料は、サイリスタ２２０がＧａＡｓ系半導体を有する場合に、例えば半導体側から順にＡｕＺｎ／Ａｕである。ゲート電極２３２の材料は、サイリスタ２２０がＧａＮ系半導体を有する場合に、例えば半導体側から順にＮｉ／Ａｕである。ゲート電極２３２は、スパッタ法、真空蒸着法等により形成される。
【００５０】
カソード電極２３４は、Ｎ型半導体２２８に接して形成される。カソード電極２３４は、駆動電流を供給すべき外部回路にサイリスタ２２０を接続する。カソード電極２３４は、例えば、外部回路に対して駆動電流を出力する。カソード電極２３４は、伝導性のある材料によって形成される。カソード電極２３４は、例えば金属によって形成される。カソード電極２３４の材料は、サイリスタ２２０がＧａＡｓ系半導体を有する場合に、例えば半導体側から順にＡｕＧｅ／Ｎｉ／Ａｕである。カソード電極２３４は、サイリスタ２２０がＧａＮ系半導体を有する場合に、例えば半導体側から順にＴｉ／Ａｕである。カソード電極２３４は、スパッタ法、真空蒸着法等により形成される。
【００５１】
アノード電極２３６は、Ｐ型半導体２２２に接して形成される。アノード電極２３６は、例えば、サイリスタ２２０を電源に接続する。アノード電極２３６は、当該電源から、カソード電極２３４が外部回路に供給すべき駆動電流を受ける。アノード電極２３６は、伝導性のある材料によって形成される。アノード電極２３６は、例えば金属によって形成される。アノード電極２３６の材料は、サイリスタ２２０がＧａＡｓ系半導体を有する場合に、例えば半導体側から順にＡｕＺｎ／Ａｕである。アノード電極２３６は、サイリスタ２２０がＧａＮ系半導体を有する場合に、例えば半導体側から順にＮｉ／Ａｕである。アノード電極２３６は、スパッタ法、真空蒸着法等により形成される。
【００５２】
図６および図７は、発光デバイス２００の製造過程における断面図を示す。以下、図面を用いて発光デバイス２００の製造方法を説明する。発光デバイス２００の製造方法は、阻害体を形成する段階、シード体を形成する段階、およびサイリスタ２２０を形成する段階を備える。また、シード体を形成する段階と、サイリスタ２２０を形成する段階との間に、シード体を加熱する段階をさらに含んでよい。発光デバイス１００と同様に、阻害体を形成する段階、シード体を形成する段階およびシード体を加熱する段階を通じて、図３に示す半導体基板が得られる。
【００５３】
図６に示すように、サイリスタ２２０を形成する段階において、加熱されたシード体１１２に接して、シード体１１２と格子整合または擬格子整合するＰ型半導体２２２、Ｎ型半導体２２４、Ｐ型半導体２２６、およびＮ型半導体２２８を形成する。例えば、選択エピタキシャル成長法によって、シード体１１２の上に、順次Ｐ型半導体２２２、Ｎ型半導体２２４、Ｐ型半導体２２６およびＮ型半導体２２８を形成する。複数のシード体１１２が形成された場合に、複数のシード体１１２のそれぞれに、Ｐ型半導体２２２、Ｎ型半導体２２４、Ｐ型半導体２２６、およびＮ型半導体２２８を形成する。エピタキシャル成長は、発光デバイス１００の製造方法と同一の方法、条件、および原料ガス等を用いて実施することができる。
【００５４】
図７に示すように、エッチング等フォトリソグラフィ法により、カソードメサおよびゲートメサを形成して、図５に示すように、ゲート電極２３２、カソード電極２３４およびアノード電極２３６を形成することにより、発光デバイス２００が完成する。ゲート電極２３２、カソード電極２３４およびアノード電極２３６は、ゲート電極２３２、カソード電極２３４およびアノード電極２３６が形成されるべき位置に開口を有するレジストマスクパターンを形成して、その上に、スパッタ法により電極材料である金属を堆積してから、レジストをリフトオフすることにより完成する。
【００５５】
以上説明したように、発光デバイス２００が、スイッチング動作をするサイリスタ２２０を有することにより、発光デバイス２００を流れる駆動電流の大きさを制限することができる。その結果、発光デバイス２００の温度が過度に上昇することを防止することができる。
【００５６】
図８Ａは、他の実施形態にかかる発光デバイス３００の断面を示す。発光デバイス３００は、ベース基板１０２、阻害体１０６、シード体１１２、発光ダイオード１２０、電極１３２、抵抗素子３２０、および電極３３２を備える。ベース基板１０２、阻害体１０６、シード体１１２、発光ダイオード１２０および電極１３２は、図１において既に説明したので、その説明を省略する。
【００５７】
抵抗素子３２０は、発光ダイオード１２０に供給される電流を制限する電流制限素子の一例である。抵抗素子３２０は、例えば、発光ダイオード１２０を駆動する回路に含まれる素子である。抵抗素子３２０は、シード体１１２に接して形成される。複数の抵抗素子３２０が、複数のシード体１１２の各々に接して形成されてもよい。複数の抵抗素子３２０は、例えば規則的に配列される。発光デバイス３００は、抵抗素子３２０とシード体１１２との間に、他の半導体層を有してもよい。
【００５８】
抵抗素子３２０は、例えば３−５族化合物半導体である。３−５族化合物半導体は、例えば、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＰ、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、またはＩｎＰである。抵抗素子３２０は、組成、ドーピング濃度、厚さの異なる複数の半導体層から構成される積層体であってもよい。抵抗素子３２０は、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、またはＡＬＤ法により形成される。
【００５９】
抵抗素子３２０の抵抗値は、組成、ドーピング濃度、断面積、厚さ（長さ）等によって調整できる。抵抗素子３２０の抵抗値は、抵抗素子３２０の内部構造によって調整できる。例えば、半導体に深いトラップ準位を形成する元素を添加してキャリアトラップを設けることにより、抵抗素子３２０を形成することができる。当該元素の添加量を調整することによって、抵抗値を調整してもよい。
【００６０】
電極３３２は、抵抗素子３２０に接して形成され、抵抗素子３２０を外部回路に接続する。電極３３２は、伝導性のある材料によって形成される。電極３３２は、例えば金属によって形成される。電極３３２の材料は、例えば、抵抗素子側から順にＡｕＧｅ／Ｎｉ／Ａｕである。電極３３２は、スパッタ法、真空蒸着法等により形成される。
【００６１】
図８Ｂは、他の実施形態にかかる発光デバイス３００の断面を示す。同図における発光デバイス３００は、図８Ａに示した発光デバイス３００における抵抗素子３２０の代わりに、図５において説明したサイリスタ２２０を有する。サイリスタ２２０は、ベース基板１０２側から順次Ｐ型半導体２２２、Ｎ型半導体２２４、Ｐ型半導体２２６、およびＮ型半導体２２８を積層して形成されている。
【００６２】
サイリスタ２２０は、ゲート電極２３２に入力される制御信号に応じて導通状態および非導通状態をスイッチングすることにより、発光ダイオード１２０に供給される電流を制限する。例えば、サイリスタ２２０は、サイリスタ２２０のカソード電極２３４が電源に接続され、サイリスタ２２０のカソード電極２３４が発光ダイオード１２０の電極１３２に接続された状態で、ゲート電極２３２に入力される制御信号の電圧に応じて、サイリスタ２２０を介して発光ダイオード１２０に供給される駆動電流を制限する。サイリスタ２２０は、発光ダイオード１２０の電極１３４にサイリスタ２２０のアノード電極２３６が接続され、サイリスタ２２０のカソード電極２３４が接地された状態で、ゲート電極２３２に入力される制御電圧の電圧に応じて、発光ダイオード１２０が出力する駆動電流を制限してもよい。
【００６３】
発光デバイス３００は、サイリスタ２２０および抵抗素子３２０の２つを備えてもよい。抵抗素子３２０が、発光ダイオード１２０に供給される電流を制限し、サイリスタ２２０が、発光ダイオード１２０に供給される電流を制御してもよい。
【００６４】
図９から図１１は、発光デバイス３００の製造過程における断面図を示す。以下、図面を用いて発光デバイス３００の製造方法を説明する。発光デバイス３００の製造方法は、阻害体１０６を形成する段階、シード体１１２を形成する段階、および抵抗素子３２０を形成する段階を含む。また、シード体を形成する段階と抵抗素子３２０を形成する段階との間に、シード体を加熱する段階をさらに含んでよい。発光デバイス１００と同様に、阻害体を形成する段階、シード体を形成する段階、およびシード体を加熱する段階を通じて、図３に示す半導体基板が得られる。
【００６５】
図９に示すように、抵抗素子３２０を形成する段階において、加熱されたシード体１１２に接して、抵抗素子３２０を形成する。抵抗素子３２０は、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、またはＡＬＤ法により形成される。複数のシード体１１２が形成された場合に、複数のシード体１１２のそれぞれに、抵抗素子３２０を形成してよい。
【００６６】
例えば、ＭＯＣＶＤ法により３−５族化合物半導体の抵抗素子３２０を形成する場合に、上記の方法、条件および原料ガス等が用いられる。抵抗素子３２０の抵抗値は、不純物元素の添加量を制御することによって調整できる。また、３族原料に対する５族原料のモル供給比を調整することにより、抵抗素子３２０に導入されるキャリア濃度を調整できるので、抵抗値を調整できる。
【００６７】
図１０に示すように、エッチング等フォトリソグラフィ法により、発光ダイオードが形成されるべき部位にある抵抗素子３２０を除去する。例えば、当該部位以外の部分を覆うレジストマスクを形成して、エッチングにより当該部位の抵抗素子３２０を除去できる。図１１に示すように、抵抗素子３２０が除去され、露出されたシード体１１２に接して発光ダイオード１２０を形成する。発光ダイオード１２０の形成方法は、発光デバイス１００の製造方法における方法と同一であってよい。
【００６８】
図８Ａおよび図８Ｂに示すように、電極１３２および電極３３２を形成することにより、発光デバイス３００が完成する。電極は、マスクパターンの上に、スパッタ法により電極材料である金属を堆積してから、マスクをリフトオフすることにより形成される。
【００６９】
以上説明したように、発光デバイス３００が、電流を制限する抵抗素子３２０またはサイリスタ２２０を有することにより、発光ダイオード１２０に供給される電流の大きさを制限することができる。その結果、発光デバイス３００の温度が過度に上昇することを防止することができる。
【００７０】
図１２は、他の実施形態にかかる発光デバイス４００の断面を示す。発光デバイス４００は、ベース基板４０２、ウェル領域４０４、阻害体１０６、シード体１１２、発光ダイオード１２０、および電極１３２を備える。発光デバイス４００は、図１に示す発光デバイス１００に比して、ベース基板４０２にウェル領域４０４が存在する点において相違する。阻害体１０６、シード体１１２、発光ダイオード１２０、および電極１３２については、図１において既に説明したので、説明を省略する。
【００７１】
ベース基板４０２は、表面がシリコンである。ベース基板４０２は、ウェル領域４０４を有する。ベース基板１０２は、高抵抗のシリコン部を含む、例えば高抵抗Ｓｉ基板である。一方ベース基板４０２は、中抵抗または低抵抗のシリコン部を含む、例えば中抵抗または低抵抗のＳｉ基板である。ベース基板４０２は、単一の基板である。ここで、「中抵抗」とは、１から数十Ω・ｃｍの抵抗範囲の抵抗をいい、「低抵抗」とは、０．００１から０．２Ω・ｃｍの抵抗範囲の抵抗をいう。
【００７２】
ウェル領域４０４は、シード体１１２と接し、かつ上記シリコンから電気的に分離されている。例えば、ウェル領域４０４が、ベース基板４０２と異なる伝導型を有して、ウェル領域４０４とベース基板４０２との界面においてＰＮ接合が形成される。当該ＰＮ接合によってウェル領域４０４とベース基板４０２とが電気的に分離される。シード体１１２が、ウェル領域４０４に接して形成される。発光ダイオード１２０が、シード体１１２を介して、ウェル領域４０４と電気的に結合される。図１２において、発光ダイオード１２０の代わりにサイリスタまたは抵抗素子が設けられていてもよい。
【００７３】
図１３は、他の実施形態にかかる発光デバイス５００の断面図を示す。発光デバイス５００は、ベース基板５０２、阻害体１０６、シード体１１２、発光ダイオード１２０、および電極１３２を備える。発光デバイス５００は、図１に示す発光デバイス１００と比べて、ベース基板５０２のみが異なる。阻害体１０６、シード体１１２、発光ダイオード１２０、および電極１３２ついては、図１において既に説明したので、説明を省略する。
【００７４】
ベース基板５０２は、表面がシリコンである。ベース基板５０２は、中抵抗または低抵抗のシリコン部を含む。例えば、図１３に示すベース基板５０２は、中抵抗または低抵抗のＳｉ基板であってよい。ベース基板５０２の伝導型は、シード体１１２に接するＮ型半導体１２２の伝導型と同じである。複数の発光ダイオード１２０は、シード体１１２およびベース基板５０２を介して、電気的に並列に接続される。
【００７５】
図１４は、他の実施形態にかかる発光デバイス６００の断面を示す。発光デバイス６００は、ベース基板１０２、阻害体１０６、シード体１１２、発光ダイオード１２０、電極１３２、ウェル領域６０３、抵抗素子６４２、ドレイン６５２、ゲート絶縁層６５４、ゲート電極６５６、およびソース６５８を備える。ベース基板１０２、阻害体１０６、シード体１１２、発光ダイオード１２０、および電極１３２については、図１において既に説明したので、説明を省略する。
【００７６】
ウェル領域６０３、ドレイン６５２、ゲート絶縁層６５４、ゲート電極６５６およびソース６５８は、ベース基板１０２のシリコン部に形成されたＦＥＴ（電界効果トランジスタ）を構成する。当該ＦＥＴのドレイン６５２は、抵抗素子６４２、ウェル領域４０４、およびシード体１１２を介して発光ダイオード１２０と電気的に接続される。当該ＦＥＴが、発光ダイオード１２０を駆動する駆動回路に含まれる。
【００７７】
抵抗素子６４２は、ベース基板１０２のシリコン部に形成される。抵抗素子６４２は、発光ダイオード１２０を駆動する駆動回路に含まれる。抵抗素子６４２の抵抗値は、組成、ドーピング濃度、断面積、長さ等によって調整できる。
【００７８】
図１５から図２１は、発光デバイス６００の製造過程の断面図を示す。以下、図面を用いて発光デバイス６００の製造方法を説明する。発光デバイス６００の製造方法は、シリコン素子を形成する段階、阻害体１０６を形成する段階、シード体１１２を形成する段階、および発光ダイオード１２０を形成する段階を備える。
【００７９】
シリコン素子を形成する段階において、図１５に示すように、高抵抗Ｓｉベース基板１０２の上に、マスクパターン６７２を形成して、イオン注入により、ウェル領域６０３を形成する。マスクパターン６７２は、例えばフォトレジストマスクである。マスクパターン６７２は、酸化シリコン、窒化シリコン、またはこれらの積層体からなるマスクであってよい。
【００８０】
例えば、ＣＶＤによって、ベース基板１０２の表面に酸化シリコン膜を形成した後、エッチング等のフォトリソグラフィ法により、ウェル領域６０３が形成されるべき部位に、酸化シリコン膜の開口６７４を形成することでマスクパターン６７２を形成することができる。Ｎ型ウェルを形成する場合には、リン（Ｐ）等の５族元素イオンを注入する。Ｐ型ウェルを形成する場合には、ボロン（Ｂ）等の３族元素イオンを注入する。イオン注入後に、注入したイオンを拡散させるべくベース基板１０２を加熱する拡散加熱を施してもよい。
【００８１】
図１６に示すように、マスクパターン６７２を除去して、ゲート絶縁層を構成する酸化シリコン膜６７５およびゲート電極を構成するポリシリコン膜６７６を順に堆積する。酸化シリコン膜６７５およびポリシリコン膜６７６は、ＣＶＤ法により成膜することができる。酸化シリコン膜６７５およびポリシリコン膜６７６におけるドレイン６５２およびソース６５８が形成されるべき部位に、エッチング等のフォトリソグラフィ法により、開口６７７を形成して、イオン注入する。ドレイン６５２およびソース６５８の伝導型は、ウェル領域６０３の伝導型と逆である。イオン注入後に、拡散加熱を施してもよい。
【００８２】
図１７に示すように、ゲート絶縁層６５４およびゲート電極６５６が形成されるべき部位以外の酸化シリコン膜６７５およびポリシリコン膜６７６をエッチング等のフォトリソグラフィ法により除去する。続いて、抵抗素子を形成するために用いるマスクパターン６７８を形成する。マスクパターン６７８は、例えばフォトレジストマスクである。マスクパターン６７８は、酸化シリコン、窒化シリコン、またはこれらの積層体からなるマスクであってもよい。
【００８３】
次に、抵抗素子を形成すべき位置に対応するマスクパターン６７８の一部の領域に、開口６８２を形成する。マスクパターン６７８は、マスクパターン６７２と同様の方法によって形成されてよい。そして、開口６８２を介してベース基板１０２にイオン注入することによって、抵抗素子６４２を形成する。抵抗素子６４２の伝導型は、ドレイン６５２およびソース６５８の伝導型と同じである。開口６８２の形状およびイオン注入量によって、抵抗素子６４２の抵抗値を調整することができる。
【００８４】
阻害体１０６を形成する工程において、図１８に示すように、ベース基板１０２のシリコン部に形成されるＦＥＴおよび抵抗素子６４２を覆う阻害体１０６を形成して、阻害体１０６に、ベース基板１０２に達する開口１０８を形成する。例えば、ＣＶＤ法によって、ベース基板１０２の全面に、阻害体１０６となる酸化シリコン膜を形成して、エッチング等フォトリソグラフィ法により、シード体１１２が形成されるべき部位に、ベース基板１０２に達する開口１０８を形成する。続いて、図１８に示すように、イオン注入を行うことによって、図１９に示すように、ウェル領域４０４を形成する。ウェル領域４０４の伝導型は、ドレイン６５２およびソース６５８の伝導型と同じである。
【００８５】
シード体１１２を形成する段階において、図２０に示すように、開口１０８の内部に、選択エピタキシャル成長法により、組成がＣｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１−ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）であるシード体１１２を形成する。エピタキシャル成長法は、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、ＡＬＤ法を含む。例えば、シード体１１２として、ＣＶＤ法によりＳｉＧｅ結晶を形成してよい。阻害体１０６の表面では、シード体１１２のエピタキシャル成長が阻害されるので、開口１０８の内部においてシード体１１２が選択的にエピタキシャル成長する。シード体１１２は、加熱されてよい。
【００８６】
発光ダイオード１２０を形成する段階において、図２１に示すように、シード体１１２に接して、シード体１１２と格子整合または擬格子整合するＮ型半導体１２２およびＰ型半導体１２４を形成する。その後、図１４に示すように、電極１３２を形成する。電極１３２の形成方法は、発光デバイス１００と同様なので、説明を省略する。
【００８７】
以上の説明は、発光デバイス６００の製造方法における各プロセスの順序を限定するものではない。例えば、まず、阻害体１０６を形成する段階、シード体１１２を形成する段階、および発光ダイオード１２０を形成する段階を完了してから、シリコン素子を形成してもよい。
【００８８】
図２２は、他の実施形態である発光デバイス７００の断面の一例を示す。発光デバイス７００は、ベース基板１０２、阻害体１０６、シード体１１２、発光ダイオード１２０、および電極１３２を備える。発光デバイス７００は、図１に示す発光デバイス１００と同じ構成要素を含むが、発光デバイス１００と比べて、多くの発光ダイオード１２０を含み、次の点において相違する。
【００８９】
阻害体１０６には、複数の開口１０８が規則的に配列されている。当該複数の開口１０８のうち一部の開口の各々に、シード体１１２が形成される。シード体１１２の上に発光ダイオード１２０が形成されてよい。当該複数の発光ダイオード１２０が規則的に配列されてよい。図２２は、複数の発光ダイオード１２０を横一列に配列した例を示す。例えば、このように発光ダイオード１２０を配列することにより、ＬＥＤアレイを構成することができる。当該ＬＥＤアレイは、例えばプリンタヘッドに利用される。
【００９０】
ここで、「規則的に配列」とは、ある一定の規則に従って配列することをいう。例えば、ｘ軸方向に一定の間隔で一列に配列すること、ｙ軸方向に一定の間隔で一列に配列すること、ｘ軸およびｙ軸にそれぞれ一定の間隔で格子状に配列すること、または千鳥格子状に配列すること等が含まれる。例えば、複数の開口が規則的に格子状に配列され、複数の開口の一部の開口にセルが設けられてもよい。それらのセルは、規則的に千鳥格子的に、隣接する列ごとに異なる配列で設けられてもよい。それらのセルの少なくとも一部または全部が発光セルとして機能してもよい。開口の配列の規則性と、セルの配列の規則性とは、同じであってもよく、異なってもよい。
【００９１】
各発光ダイオード１２０は、それぞれ当該発光ダイオード１２０を駆動する回路を有してよい。当該駆動回路は、例えば図８Ａに示した抵抗素子３２０または図８Ｂに示したサイリスタ２２０を含む。当該駆動回路は、図１４に示したシリコン素子を含んでもよい。例えば、当該駆動回路は、ベース基板１０２に含まれるシリコンに形成されたトランジスタおよび抵抗素子等を含む。
【００９２】
図２２において、発光デバイス７００が複数の発光ダイオード１２０を有する例を示したが、発光デバイス７００は、複数のサイリスタを有してもよい。また、上記複数の開口１０８のうち一部の開口の各々に、シード体１１２が形成され、図８Ａに示した抵抗素子３２０が形成されてもよい。当該複数の抵抗素子３２０が規則的に配列されてもよい。
【符号の説明】
【００９３】
１００ 発光デバイス、１０２ ベース基板、１０６ 阻害体、１０８ 開口、１１２ シード体、１２０ 発光ダイオード、１２２ Ｎ型半導体、１２４ Ｐ型半導体、１３２ 電極、１３４ 電極、２００ 発光デバイス、２２０ サイリスタ、２２２ Ｐ型半導体、２２４ Ｎ型半導体、２２６ Ｐ型半導体、２２８ Ｎ型半導体、２３２ ゲート電極、２３４ カソード電極、２３６ アノード電極、３００ 発光デバイス、３２０ 抵抗素子、３３２ 電極、４００ 発光デバイス、４０２ ベース基板、４０４ ウェル領域、５００ 発光デバイス、５０２ ベース基板、６００ 発光デバイス、６０３ ウェル領域、６４２ 抵抗素子、６５２ ドレイン、６５４ ゲート絶縁層、６５６ ゲート電極、６５８ ソース、６７２ マスクパターン、６７４ 開口、６７５ 酸化シリコン膜、６７６ ポリシリコン膜、６７７ 開口、６７８ マスクパターン、６８２ 開口、７００ 発光デバイス
【特許請求の範囲】
【請求項１】
シリコンを含むベース基板と、
前記ベース基板に接して形成された複数のシード体と、
各々対応するシード体に格子整合または擬格子整合する複数の３−５族化合物半導体と
を備え、
前記複数の３−５族化合物半導体のうちの少なくとも１つには、供給される電流に応じて発光する発光素子が形成されており、
前記複数の３−５族化合物半導体のうち、前記発光素子が形成された３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体には、前記発光素子に供給される電流を制限する電流制限素子が形成されている発光デバイス。
【請求項２】
前記ベース基板の上方に形成され、前記ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害体をさらに備え、
前記複数のシード体が、前記複数の開口の内部に形成されている請求項１に記載の発光デバイス。
【請求項３】
前記複数のシード体の組成は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１−ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である請求項１または２に記載の発光デバイス。
【請求項４】
前記ベース基板と前記シード体との界面に接して、前記ベース基板内に、組成がＣｘ２Ｓｉｙ２Ｇｅｚ２Ｓｎ１−ｘ２−ｙ２−ｚ２（０≦ｘ２＜１、０＜ｙ２≦１、０≦ｚ２≦１、かつ０＜ｘ２＋ｙ２＋ｚ２≦１）である界面領域を含み、
前記シード体におけるｘ１と前記領域におけるｘ２とが、ｘ１＞ｘ２の関係であり、
前記シード体におけるｙ１と前記領域におけるｙ２とが、ｙ１＜ｙ２の関係であり、
前記シード体におけるｚ１と前記領域におけるｚ２とが、ｚ１＞ｚ２の関係であり、
前記シード体における（１−ｘ１−ｙ１−ｚ１）と前記領域における（１−ｘ２−ｙ２−ｚ２）とが、（１−ｘ１−ｙ１−ｚ１）＞（１−ｘ２−ｙ２−ｚ２）の関係である請求項３に記載の発光デバイス。
【請求項５】
前記ベース基板が、前記複数のシード体と接するウェル領域を有し、
前記発光素子は、前記複数のシード体および前記ウェル領域を介して前記電流制限素子と電気的に結合される請求項１から４のいずれか一項に記載の発光デバイス。
【請求項６】
前記電流制限素子が、前記発光素子に供給される電流を制限する抵抗素子である請求項１から５のいずれか一項に記載の発光デバイス。
【請求項７】
前記抵抗素子が、キャリアをトラップするキャリアトラップを含む請求項６に記載の発光デバイス。
【請求項８】
前記電流制限素子が、前記発光素子に供給される電流をスイッチングするサイリスタである請求項１から５のいずれか一項に記載の発光デバイス。
【請求項９】
前記サイリスタは、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体、およびＮ型半導体がこの順に積層された積層体を含む請求項８に記載の発光デバイス。
【請求項１０】
前記シリコンは、前記複数のシード体に接する前記複数の３−５族化合物半導体の伝導型と同じ伝導型を有する請求項１から９のいずれか一項に記載の発光デバイス。
【請求項１１】
前記ベース基板の前記シリコンを含む領域に形成されたシリコン素子をさらに備え、
前記シリコン素子が、前記発光素子に電流を供給する請求項１から１０のいずれか一項に記載の発光デバイス。
【請求項１２】
前記阻害体に、前記複数の開口が等間隔で配列されている請求項２に記載の発光デバイス。
【請求項１３】
表面がシリコンであるベース基板に接して複数のシード体を形成する段階と、
各々対応するシード体に格子整合または擬格子整合する複数の３−５族化合物半導体を結晶成長させる段階と、
前記複数の３−５族化合物半導体のうちの少なくとも１つに、供給される電流に応じて発光する発光素子を形成する段階と、
前記複数の３−５族化合物半導体のうち、前記発光素子が形成された３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体に、前記発光素子に供給される電流を制御する電流制限素子を形成する段階と
を備える発光デバイスの製造方法。
【請求項１４】
前記複数のシード体を形成する段階と、
前記複数の３−５族化合物半導体を結晶成長させる段階との間に、
前記複数のシード体を加熱する段階をさらに備える請求項１３に記載の発光デバイスの製造方法。
【請求項１５】
前記複数のシード体を形成する段階の前に、
前記ベース基板の上方に、前記ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害体を形成する段階をさらに備え、
前記複数のシード体を形成する段階において、前記複数のシード体を、前記複数の開口の内部に形成する請求項１３または１４に記載の発光デバイスの製造方法。
【請求項１６】
シリコンを含むベース基板と、
前記ベース基板に接して形成された複数のシード体と、
各々対応するシード体に格子整合または擬格子整合する複数の３−５族化合物半導体と
を備え、
前記複数の３−５族化合物半導体のうちの少なくとも１つが、供給される電流に応じて光を出力する発光半導体となり得る半導体であり、
前記複数の３−５族化合物半導体のうち、前記発光半導体となり得る半導体以外の少なくとも１つの３−５族化合物半導体が、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体、およびＮ型半導体がこの順に積層された積層体を含む半導体基板。
【請求項１７】
表面がシリコンであるベース基板に接して複数のシード体を形成する段階と、
各々対応するシード体に格子整合または擬格子整合する複数の３−５族化合物半導体を結晶成長させる段階と
を備え、
前記複数の３−５族化合物半導体を結晶成長させる段階が、
前記複数の３−５族化合物半導体のうちの少なくとも１つとして、供給される電流に応じて光を出力する発光半導体となり得る半導体を形成する段階と、
前記複数の３−５族化合物半導体のうち、前記発光半導体となり得る半導体以外の少なくとも１つの３−５族化合物半導体として、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体、およびＮ型半導体をこの順に積層して形成する段階と
を含む半導体基板の製造方法。
【請求項１】
シリコンを含むベース基板と、
前記ベース基板に接して形成された複数のシード体と、
各々対応するシード体に格子整合または擬格子整合する複数の３−５族化合物半導体と
を備え、
前記複数の３−５族化合物半導体のうちの少なくとも１つには、供給される電流に応じて発光する発光素子が形成されており、
前記複数の３−５族化合物半導体のうち、前記発光素子が形成された３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体には、前記発光素子に供給される電流を制限する電流制限素子が形成されている発光デバイス。
【請求項２】
前記ベース基板の上方に形成され、前記ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害体をさらに備え、
前記複数のシード体が、前記複数の開口の内部に形成されている請求項１に記載の発光デバイス。
【請求項３】
前記複数のシード体の組成は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１−ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である請求項１または２に記載の発光デバイス。
【請求項４】
前記ベース基板と前記シード体との界面に接して、前記ベース基板内に、組成がＣｘ２Ｓｉｙ２Ｇｅｚ２Ｓｎ１−ｘ２−ｙ２−ｚ２（０≦ｘ２＜１、０＜ｙ２≦１、０≦ｚ２≦１、かつ０＜ｘ２＋ｙ２＋ｚ２≦１）である界面領域を含み、
前記シード体におけるｘ１と前記領域におけるｘ２とが、ｘ１＞ｘ２の関係であり、
前記シード体におけるｙ１と前記領域におけるｙ２とが、ｙ１＜ｙ２の関係であり、
前記シード体におけるｚ１と前記領域におけるｚ２とが、ｚ１＞ｚ２の関係であり、
前記シード体における（１−ｘ１−ｙ１−ｚ１）と前記領域における（１−ｘ２−ｙ２−ｚ２）とが、（１−ｘ１−ｙ１−ｚ１）＞（１−ｘ２−ｙ２−ｚ２）の関係である請求項３に記載の発光デバイス。
【請求項５】
前記ベース基板が、前記複数のシード体と接するウェル領域を有し、
前記発光素子は、前記複数のシード体および前記ウェル領域を介して前記電流制限素子と電気的に結合される請求項１から４のいずれか一項に記載の発光デバイス。
【請求項６】
前記電流制限素子が、前記発光素子に供給される電流を制限する抵抗素子である請求項１から５のいずれか一項に記載の発光デバイス。
【請求項７】
前記抵抗素子が、キャリアをトラップするキャリアトラップを含む請求項６に記載の発光デバイス。
【請求項８】
前記電流制限素子が、前記発光素子に供給される電流をスイッチングするサイリスタである請求項１から５のいずれか一項に記載の発光デバイス。
【請求項９】
前記サイリスタは、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体、およびＮ型半導体がこの順に積層された積層体を含む請求項８に記載の発光デバイス。
【請求項１０】
前記シリコンは、前記複数のシード体に接する前記複数の３−５族化合物半導体の伝導型と同じ伝導型を有する請求項１から９のいずれか一項に記載の発光デバイス。
【請求項１１】
前記ベース基板の前記シリコンを含む領域に形成されたシリコン素子をさらに備え、
前記シリコン素子が、前記発光素子に電流を供給する請求項１から１０のいずれか一項に記載の発光デバイス。
【請求項１２】
前記阻害体に、前記複数の開口が等間隔で配列されている請求項２に記載の発光デバイス。
【請求項１３】
表面がシリコンであるベース基板に接して複数のシード体を形成する段階と、
各々対応するシード体に格子整合または擬格子整合する複数の３−５族化合物半導体を結晶成長させる段階と、
前記複数の３−５族化合物半導体のうちの少なくとも１つに、供給される電流に応じて発光する発光素子を形成する段階と、
前記複数の３−５族化合物半導体のうち、前記発光素子が形成された３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体に、前記発光素子に供給される電流を制御する電流制限素子を形成する段階と
を備える発光デバイスの製造方法。
【請求項１４】
前記複数のシード体を形成する段階と、
前記複数の３−５族化合物半導体を結晶成長させる段階との間に、
前記複数のシード体を加熱する段階をさらに備える請求項１３に記載の発光デバイスの製造方法。
【請求項１５】
前記複数のシード体を形成する段階の前に、
前記ベース基板の上方に、前記ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害体を形成する段階をさらに備え、
前記複数のシード体を形成する段階において、前記複数のシード体を、前記複数の開口の内部に形成する請求項１３または１４に記載の発光デバイスの製造方法。
【請求項１６】
シリコンを含むベース基板と、
前記ベース基板に接して形成された複数のシード体と、
各々対応するシード体に格子整合または擬格子整合する複数の３−５族化合物半導体と
を備え、
前記複数の３−５族化合物半導体のうちの少なくとも１つが、供給される電流に応じて光を出力する発光半導体となり得る半導体であり、
前記複数の３−５族化合物半導体のうち、前記発光半導体となり得る半導体以外の少なくとも１つの３−５族化合物半導体が、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体、およびＮ型半導体がこの順に積層された積層体を含む半導体基板。
【請求項１７】
表面がシリコンであるベース基板に接して複数のシード体を形成する段階と、
各々対応するシード体に格子整合または擬格子整合する複数の３−５族化合物半導体を結晶成長させる段階と
を備え、
前記複数の３−５族化合物半導体を結晶成長させる段階が、
前記複数の３−５族化合物半導体のうちの少なくとも１つとして、供給される電流に応じて光を出力する発光半導体となり得る半導体を形成する段階と、
前記複数の３−５族化合物半導体のうち、前記発光半導体となり得る半導体以外の少なくとも１つの３−５族化合物半導体として、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体、およびＮ型半導体をこの順に積層して形成する段階と
を含む半導体基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１１−２３７１３（Ｐ２０１１−２３７１３Ａ）
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願番号】特願２０１０−１３８３７８（Ｐ２０１０−１３８３７８）
【出願日】平成２２年６月１７日（２０１０．６．１７）
【出願人】（０００００２０９３）住友化学株式会社 (8,981)
【Ｆターム（参考）】
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願日】平成２２年６月１７日（２０１０．６．１７）
【出願人】（０００００２０９３）住友化学株式会社 (8,981)
【Ｆターム（参考）】
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