磁気抵抗ラム
【課題】セル構造が簡単かつセルサイズが小さく、従って製造工程が容易な磁気抵抗ラムを提供すること。
【解決手段】１つのビットラインとセルプレートとの間にＮＡＮＤ型に直列連結され、各々のゲートに複数のワードラインの信号が印加されるＭＲＡＭセルグループ、及び前記１つのビットラインに連結されセンスアンプイネーブル信号が印加されると、前記ビットラインに印加されたデータをセンシングするセンスアンプを備え、もしくは、
ビットラインとセルプレートとの間にＮＡＮＤ型に直列接続され、各々のゲート端子に複数のワードラインの信号が印加されるＭＲＡＭセルグループ、及び前記ビットラインに接続され前記ＭＲＡＭセルグループに流れる電流を電圧に変換した後、前記ＭＲＡＭセルグループ内のＭＴＪの磁気分極方向の差による多重データを検出する多重データ検出回路を備える。
【選択図】図１５
【解決手段】１つのビットラインとセルプレートとの間にＮＡＮＤ型に直列連結され、各々のゲートに複数のワードラインの信号が印加されるＭＲＡＭセルグループ、及び前記１つのビットラインに連結されセンスアンプイネーブル信号が印加されると、前記ビットラインに印加されたデータをセンシングするセンスアンプを備え、もしくは、
ビットラインとセルプレートとの間にＮＡＮＤ型に直列接続され、各々のゲート端子に複数のワードラインの信号が印加されるＭＲＡＭセルグループ、及び前記ビットラインに接続され前記ＭＲＡＭセルグループに流れる電流を電圧に変換した後、前記ＭＲＡＭセルグループ内のＭＴＪの磁気分極方向の差による多重データを検出する多重データ検出回路を備える。
【選択図】図１５
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は磁気抵抗ラム（Ｍａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：以下、ＭＲＡＭと記す）に関し、より詳しくは、ゲートメタル電極と半導体基板の活性領域の間にＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ：以下、ＭＴＪと記す）を備え、ＭＲＡＭセルのワードライン電圧の大きさに従いＭＴＪを通じて流れる電流と、ドレイン領域からソース領域に流れる電流を制御することにより２つ以上の多重データを読出し及び書込みするように構成されている磁気抵抗ラムに関する。
【背景技術】
【０００２】
携帯用機器と通信用機器の需要が急増するに伴い、電源が遮断されるとデータを失ってしまう揮発性のメモリの限界を克服するため、非揮発性でありながら書込み／読出しの回数の制限を克服することができるメモリの必要性が増加することになった。したがって、これを満足させるためのメモリとして磁極の相対的な配列に異なる磁気抵抗の差を利用したＭＲＡＭ（Ｍａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が開発された。
【０００３】
このようなＭＲＡＭは磁気物質薄膜に磁気分極（Ｍａｇｎｅｔｉｃ Ｐｏｌａｒｉｚａｔｉｏｎ）を貯蔵させる形態のメモリであり、ビットライン電流とワードライン電流の組合せにより生成された磁場により磁気分極方向を変更又は感知することにより、書込み／読出し動作を行うことになる。
【０００４】
すなわち、ＭＲＡＭはスピンが電子の伝達現象に至大なる影響を及ぼすため発生する巨大磁気抵抗（ＧＭＲ：Ｇｉａｎｔ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）現象や、スピン偏極磁気透過現象を利用して具現されたメモリ素子であり、一般にＧＭＲ、ＭＴＪ等の磁気現象を利用した素子をメモリセルにしてデータを書込み及び読出す。
【０００５】
先ず、巨大磁気抵抗（ＧＭＲ）現象を利用したＭＲＡＭは、非磁性層を間に置いた２つの磁性層でスピン方向が異なる場合、スピン方向が同じ場合より抵抗が大きく異なるという現象を利用し、ＧＭＲ磁気メモリ素子を具現するものである。そして、スピン偏極磁気透過現象を利用したＭＲＡＭは、絶縁層を間に置いた２つの磁性層でスピン方向が同じ場合、スピン方向が異なる場合より電流透過が遥かによく発生するという現象を利用し、磁気透過接合メモリ素子を具現するものである。
【０００６】
図１は、このような従来のＭＲＡＭのセルアレイを示す。図１に示したＭＲＡＭセルは、複数のワードラインＷＬ１〜ＷＬ４、複数のビットラインＢＬ１、ＢＬ２、及び複数のビットラインＢＬ１、ＢＬ２と連結されたセンスアンプＳＡ１、ＳＡ２で構成されている。ワードラインとビットラインにより選択される１つのセル１は、１つのスイッチングトランジスタＴと１つのＭＴＪで構成されている。
【０００７】
先ず、ワードライン選択信号により複数のワードラインＷＬ１〜ＷＬ４のうち１つのワードラインＷＬ４が選択されると、スイッチングトランジスタＴのターンオンによりＭＴＪに一定の電圧が印加される。その結果、ＭＴＪの磁気分極方向に従い値が異なる電流が選択されたビットラインＢＬ２に流れ出ることになり、センスアンプＳＡ２はビットラインＢＬ２の電流をセンシングして増幅する。
【０００８】
図２（ａ）及び図２（ｂ）は、前述したＭＴＪの断面図を示す図である。図２（ａ）及び図２（ｂ）に示したように、ＭＴＪの上部（Ｔｏｐ）は可変強磁性層（ｆｒｅｅ Ｍａｇｎｅｔｉｃ ｌａｙｅｒ：２）で形成され、下部（ｂｏｔｔｏｍ）は固定強磁性層（ｆｉｘｅｄ ｍａｇｎｅｔｉｃ ｌａｙｅｒ：４）で形成される。このような可変強磁性層２及び固定強磁性層４は、ＮｉＦｅＣｏ／ＣｏＦｅのような物質で構成されている。
【０００９】
可変強磁性層２と固定強磁性層４はその厚さを異なるようにし、固定強磁性層４は強い磁場によってのみ磁気分極方向が変化できるようにし、可変強磁性層２は弱い磁場でも磁気分極方向が変化できるように調整される。ここで、弱い磁場を用いると、可変強磁性層２は磁気分極方向が変化し、固定強磁性層４は磁気分極方向が変化せず一方向に固定されて固定層を形成する。したがって、書込み時には下部層の磁気分極方向は変化せず上部層の磁気分極方向のみ変化させることができる磁場のみ発生する。
【００１０】
さらに、可変強磁性層２と固定強磁性層４との間にはトンネル酸化膜３が形成されるが、このようなトンネル酸化膜３はＡｌ２Ｏ３のような物質で構成されている。
【００１１】
ここで、図２（ａ）は可変強磁性層２と固定強磁性層４の磁気分極方向が同じ場合であり、磁気分極方向が同じ場合には電流が大きくなる。
【００１２】
図２（ｂ）は、可変強磁性層２と固定強磁性層４の磁気分極方向が逆の場合であり、磁気分極方向が異なる場合は電流が小さくなる。
【００１３】
ここで、可変強磁性層２は外部磁場により磁気分極方向が変化する。すなわち、ＭＲＡＭセルはこのような可変強磁性層２の磁気分極方向に従いロジック“０”又はロジック“１”の情報を記憶する。
【００１４】
ところが、従来のＭＲＡＭセル構造は１Ｔ＋１ＭＴＪで構成されているためセル構造が複雑で工程が難しい。さらに、従来のＭＲＡＭセルはセルサイズの面でも不利であるという問題点がある。
【先行技術文献】
【非特許文献】
【００１５】
【非特許文献１】ＩＳＳＣＣ（ＩＥＥＥ国際固体回路会議、２０００年２月）論文要旨集、第１２８頁〜第１２９頁
【非特許文献２】ＩＳＳＣＣ（ＩＥＥＥ国際固体回路会議、２０００年２月）論文要旨集、第１３０頁〜第１３１頁
【発明の概要】
【発明が解決しようとする課題】
【００１６】
そこで本発明の目的は上記種々の問題を解決するため、セル構造が簡単かつセルサイズが小さく、従って製造工程が容易な磁気抵抗ラムを具現することにある。
【００１７】
本発明の他の目的は上記種々の問題を解決するため、ワードライン電圧の大きさに従いＭＲＡＭセルのＭＴＪを通じて流れる電流の量によりドレイン領域からソース領域に流れる電流の量を調節し、ＭＲＡＭセルからデータを読み出す磁気抵抗ラムを具現することにある。
【００１８】
本発明のさらに他の目的は上記種々の問題を解決するため、２つ以上の多重データを読み出す／書き込む磁気抵抗ラムを提供して磁気抵抗ラムのセルサイズを縮小させることにある。
【００１９】
本発明のさらに他の目的は上記種々の問題を解決するため、２つ以上の多重データを読み出す／書き込む磁気抵抗ラムを提供して工程を容易にすることにある。
【００２０】
本発明のさらに他の目的は上記種々の問題を解決するため、２つ以上の多重データを読み出す／書き込む磁気抵抗ラムを提供してセンシングマージンを向上させることにある。
【課題を解決するための手段】
【００２１】
上記の技術的課題を解決するためになされた本発明の第１の観点に係る磁気抵抗ラムは、１つのビットラインとセルプレートとの間にＮＡＮＤ型に直列連結され、各々のゲートに複数のワードラインの信号が印加されるＭＲＡＭセルグループ、及び前記１つのビットラインに連結されセンスアンプイネーブル信号が印加されると、前記ビットラインに印加されたデータをセンシングするセンスアンプを備えていることを特徴とする。
【００２２】
上記の技術的課題を解決するためになされた本発明の第２の観点に係る磁気抵抗ラムは、ビットラインとセルプレートとの間にＮＡＮＤ型に直列連結され、各々のゲートに複数のワードラインの信号が印加される第１のＭＲＡＭセルグループ、ビットラインバーとセルプレートとの間に各々のドレイン及びソースがＮＡＮＤ型に直列連結され、各々のゲートが前記互いに異なるワードラインに共通に連結された第２のＭＲＡＭセルグループ、及び前記ビットラインと前記ビットラインバーに共通に連結されセンスアンプイネーブル信号が印加されると、前記ビットラインと前記ビットラインバーに印加されたデータをセンシングするセンスアンプを備えていることを特徴とする。
【００２３】
上記の技術的課題を解決するためになされた本発明の第３の観点に係る磁気抵抗ラムは、ビットラインとセルプレートとの間にＮＡＮＤ型に直列接続され、各々のゲート端子に複数のワードラインの信号が印加されるＭＲＡＭセルグループ、及び前記ビットラインに接続され前記ＭＲＡＭセルグループに流れる電流を電圧に変換した後、前記ＭＲＡＭセルグループ内のＭＴＪの磁気分極方向の差による多重データを検出する多重データ検出回路を備えていることを特徴とする。
【００２４】
上記の技術的課題を解決するためになされた本発明の第４の観点に係る磁気抵抗ラムは、ビットラインとセルプレートとの間にＮＡＮＤ型に直列接続され、各々のゲート端子に複数のワードラインの信号が印加される第１のＭＲＡＭセルグループ、ビットラインバーとセルプレートとの間にＮＡＮＤ型に直列接続され、各々のゲート端子に複数のワードラインの信号が印加される第２のＭＲＡＭセルグループ、前記ビットラインと前記ビットラインバーに共通に接続され、前記第１及び第２のＭＲＡＭセルグループに流れる電流を電圧に変換した後、前記第１及び第２のＭＲＡＭセルグループ内のＭＴＪの磁気分極方向の差による多重データを検出する多重データ検出回路を備えていることを特徴とする。
【発明の効果】
【００２５】
本発明によれば、ＭＴＪの磁気分極方向に従うデータを記憶することができるＭＲＡＭセルがＮＡＮＤ型に直列接続されているので、簡単な構造で具現され、情報１ビット当たりのセルのサイズを縮小でき、製造工程を改善することができる。
【００２６】
さらに本発明によれば、ＮＡＮＤ型に直列接続されたＭＲＡＭセルの各々に／からＭＴＪの磁気分極方向に従う多重データを書き込む／読み出すことができるので、情報１ビット当たりのセルのサイズをさらに縮小し、好ましくは、さらにセンシングマージンを改善することができる。
【図面の簡単な説明】
【００２７】
【図１】従来のＭＲＡＭに関するセルアレイを示す図である。
【図２】（ａ）及び（ｂ）は、一般的なＭＴＪの断面図である。
【図３】（ａ）及び（ｂ）は、本発明に係るＭＲＡＭセルの断面図である。
【図４】本発明に係るさらに他のＭＲＡＭセルの断面図である。
【図５】本発明に係るＭＲＡＭセルの動作領域を示すグラフである。
【図６】本発明に係るＭＲＡＭセルのＭＴＪの磁気分極方向の差を示す図である。
【図７】本発明に係るＭＲＡＭセルのＭＴＪの磁気分極方向の差を示す図である。
【図８】本発明に係るＭＲＡＭセルのＭＴＪの磁気分極方向の差を示す図である。
【図９】本発明に係るＭＲＡＭセルのＭＴＪの磁気分極方向の差を示す図である。
【図１０】図６〜図９に示したＭＲＡＭセルの動作領域を示す断面図である。
【図１１】図６〜図９に示したＭＲＡＭセルの動作領域を示す断面図である。
【図１２】図６〜図９に示したＭＲＡＭセルの動作領域を示す断面図である。
【図１３】図１０〜図１２に示したＭＲＡＭセルの動作領域を示すグラフである。
【図１４】本発明に係るＭＲＡＭセルのシンボルを示す断面図である。
【図１５】本発明に係るＭＲＡＭセルアレイを示す図である。
【図１６】本発明に係るＭＲＡＭセルアレイを示す図である。
【図１７】本発明に係るＭＲＡＭセルアレイを示す図である。
【図１８】本発明に係るＭＲＡＭセルアレイを示す図である。
【図１９】本発明に係るＭＲＡＭセルアレイの読出し動作時のタイミング図である。
【図２０】本発明に係るＭＲＡＭセルアレイの書込み動作時のタイミング図である。
【図２１】本発明に係る４つの多重データレベルを検出する多重データ検出回路を示す図である。
【図２２】図２１の４つの多重データと基準電圧を示すグラフである。
【図２３】図２２の４つの多重データを示すテーブルである。
【図２４】図２３のテーブル値を生成するためのデータインコーダの回路図である。
【図２５】本発明に係る８つの多重データレベルを検出する多重データ検出回路を示す図である。
【図２６】図２５の８つの多重データと基準電圧を示すグラフである。
【図２７】図２６の８つの多重データを示すテーブルである。
【図２８】図２７のテーブル値を生成するためのデータインコーダの回路図である。
【図２９】本発明に係るＭＲＡＭセルアレイと多重データ検出回路を示す図である。
【図３０】本発明に係るＭＲＡＭセルアレイと多重データ検出回路を示す図である。
【図３１】本発明に係るＭＲＡＭセルアレイと多重データ検出回路を示す図である。
【図３２】本発明に係るＭＲＡＭセルアレイと多重データ検出回路を示す図である。
【図３３】本発明に係る４つの多重データのレベルを検出することができるＭＲＡＭセルアレイの読出し動作時のタイミング図である。
【図３４】本発明に係る４つの多重データのレベルを検出することができるＭＲＡＭセルアレイの書込み動作時のタイミング図である。
【発明を実施するための形態】
【００２８】
前述の目的及びその他の目的と本発明の特徴及び利点ならびに本発明に係る磁気抵抗ラムの構成については、添付する図３〜図３４を用いて、以下に詳細に説明する。
以下、本発明の好ましい実施の形態に係る磁気抵抗ラムを、図面を参照しながら説明する。
【００２９】
図３（ａ）及び図３（ｂ）は、本発明に係るＭＲＡＭセルの断面図である。
【００３０】
図３（ａ）及び図３（ｂ）に示したＭＲＡＭセルは、半導体基板１０内に形成されたソース領域１２及びドレイン領域１４と、半導体基板１０上に積層されるＡｌ２Ｏ３でなる絶縁層１６と、絶縁層１６上に積層されたＭＴＪ２４と、ＭＴＪ２４の上に積層されワードラインと連結されるゲートメタル電極２６で構成されている。ここで、ＭＴＪ２４は固定強磁性層１８、トンネル酸化膜２０、及び可変強磁性層２２で構成されている。
【００３１】
図３（ａ）及び図３（ｂ）のＭＲＡＭセルの読出し動作を検討する。ＭＲＡＭセルは、ＭＴＪ２４の可変強磁性層２２の磁気分極方向に従いロジック“１”又はロジック“０”のデータを読み出す。図３（ａ）はロジック“１”を読み出す磁気分極方向を例示した図であり、図３（ｂ）はロジック“０”を読み出す磁気分極方向を例示した図である。
【００３２】
ＭＲＡＭセルの読出し動作は、ＭＴＪ２４の可変強磁性層２２の磁気分極方向に基づく電流の量をセンシングすることにより行われる。ゲートメタル電極２６に一定のトリガー電圧が印加されると、ＭＴＪ２４にトンネリング電流Ｉ１が流れる。このとき、固定強磁性層１８と可変強磁性層２２の磁気分極方向が図３（ａ）のように同一であれば電流Ｉ１の量が増加し、ドレイン領域１４からソース領域１２に流れる電流Ｉ２の量も増加する。逆に、固定強磁性層１８と可変強磁性層２２の磁気分極方向が図３（ｂ）のように逆であれば電流Ｉ１の量が減少し、ドレイン領域１４からソース領域１２に流れる電流Ｉ２の量も減少する。
【００３３】
結果的に、固定強磁性層１８を基準にして可変強磁性層２２の磁気分極方向を同一の方向、逆の方向又は任意の角度に設けることにより、１つのＭＲＡＭセル内に貯蔵されたデータをセンシングすることができるようになる。
【００３４】
図面にはＭＲＡＭセルの書込み動作を示していないが、このような書込み動作はソース領域１２に一定のトリガー電圧が印加された状態で、ゲートメタル電極２６を通じて一定のレベルの電圧が印加されることにより行われる。このとき、ゲートメタル電極２６に印加される電圧の大きさに従って流れる電流の方向により、ＭＴＪ２４の可変強磁性層２２の磁気分極方向が決められる。このように決められた磁気分極方向によりＭＲＡＭセルには各々ロジック“１”又はロジック“０”が書込まれる。
【００３５】
図４は、本発明に係る積層型ＭＲＡＭセルの断面図であり、このようなＭＲＡＭセルは半導体基板３０内に形成されたソース領域３２及びドレイン領域３４と、半導体基板３０の活性領域上に積層されＡｌ２Ｏ３でなる絶縁層３６と、絶縁層３６上に積層されたＭＴＪ４４と、ＭＴＪ４４の上に積層されワードラインと連結されるゲートメタル電極４６とを備えている。ここで、ＭＴＪ４４は固定強磁性層３８上にＡｌ２Ｏ３でなるトンネル酸化膜４０と可変強磁性層４２が繰り返して積層された積層構造を有する。
【００３６】
図４に示したＭＲＡＭセルの書込み／読出し動作は、図３（ａ）及び図３（ｂ）に示したＭＲＡＭセルの動作と同様であるため、具体的な説明は省略する。
【００３７】
図５は、ワードライン電圧の大きさに従い図３（ａ）及び図３（ｂ）のＩ２電流の大きさが変化することを示すグラフである。
【００３８】
ここで、ＭＲＡＭセルのしきい電圧をＶｔｎ、ワードライン電圧をＶＷＬ、電流Ｉ１が流れることができるトンネリング電圧をＶｔｕｎｎｅｌと仮定する。
【００３９】
先ず、ワードラインの動作電圧領域は大きく３つの領域に分けることができる。
【００４０】
４−Ａ区間は、ワードライン電圧ＶＷＬがＭＲＡＭセルのしきい電圧Ｖｔｎに到達できず、チャネルに垂直な方向の電流Ｉ１と水平な方向の電流Ｉ２が全て０の区間である。したがって、４−Ａ区間はワードラインとビットラインに電流が流れることができない区間である。
【００４１】
４−Ｂ区間は、ワードライン電圧ＶＷＬがＭＲＡＭセルのしきい電圧Ｖｔｎを超えてチャネルに水平な方向の電流Ｉ２が発生するが、ゲート酸化膜のトンネリング電圧Ｖｔｕｎｎｅｌに到達できず、電流Ｉ１は未だ０の状態を維持する区間である。したがって、この領域ではＭＴＪの磁気分極方向に拘らず、ゲート電極の電圧によってのみＭＲＡＭセルの電流を制御することになる。
【００４２】
４−Ｃ区間は、ワードライン電圧ＶＷＬがＭＲＡＭセルのしきい電圧Ｖｔｎとトンネリング電圧Ｖｔｕｎｎｅｌを超えて、チャネルに垂直、水平な方向の電流Ｉ１及びＩ２が同時に発生する区間である。したがって、この領域ではＭＴＪ１５の磁気分極方向に従って電流Ｉ１の量が決められ、この電流Ｉ１の量により電流Ｉ２の量を調節することにより、ＭＲＡＭセル内に貯蔵されたデータに該当する量の電流がビットラインに印加されることになる。
【００４３】
図６〜図９は、ＭＴＪの磁気分極方向を４つの段階に分けたＭＲＡＭセルを示す図である。
【００４４】
図６〜図９に示すように、電流Ｉ２ａ、Ｉ２ｂ、Ｉ２ｃ、Ｉ２ｄを感知してＭＴＪの磁気分極方向の差 ０°、６０°、１２０°、１８０°を知った後、１つのＭＲＡＭセルから４つのデータを読み出すということが分かる。
【００４５】
図１０〜図１２は、本発明に係るＭＲＡＭセルの動作領域を示す図である。図１３は、本発明に係るＭＲＡＭセルのワードラインＷＬに印加される電圧に従う動作領域をグラフで示した図である。
【００４６】
以下、ＭＲＡＭセルのワードラインＷＬに印加される電圧に従い図１０及び図１２の電流Ｉ２の大きさが変化することを、図１０〜図１２及び図１３を参照しながら説明する。
【００４７】
ここで、ＭＲＡＭセルのしきい電圧をＶｔｎ、ワードライン電圧をＶＷＬ、電流Ｉ１が流れることができるトンネリング電圧をＶｔｕｎｎｅｌであると仮定する。
【００４８】
先ず、ＭＲＡＭセルのワードライン電圧ＶＷＬに従う動作領域は大きく３つの領域に分けることができる。
【００４９】
図１０及び図１３の５−Ａは、ワードライン電圧ＶＷＬがＭＲＡＭセルのしきい電圧Ｖｔｎに到達できず、チャネルに垂直な方向の電流Ｉ１と水平な方向の電流Ｉ２が全てロジック０の区間である。この区間ではワードラインとビットラインに電流が流れることができない。
【００５０】
図１１及び図１３の５−Ｂ区間は、ワードライン電圧ＶＷＬがＭＲＡＭセルのしきい電圧Ｖｔｎを超えてチャネルに水平な方向の電流Ｉ２が発生するが、トンネル酸化膜のトンネリング電圧Ｖｔｕｎｎｅｌに到達できず電流Ｉ１は未だロジック０の状態を維持する区間である。この区間ではＭＴＪ素子の磁気分極方向に拘らず、ゲートメタル電極の電圧によってのみＭＲＡＭセルの電流の量を制御する。
【００５１】
図１２及び図１３の５−Ｃ区間は、ワードライン電圧ＶＷＬがＭＲＡＭセルのしきい電圧Ｖｔｎとトンネリング電圧Ｖｔｕｎｎｅｌを超えてチャネルに垂直、及び水平な方向の電流Ｉ１及びＩ２が同時に発生する区間である。この区間ではゲートメタル電極に印加される電圧の差に従い磁気分極方向の相対的な差が発生するが、これをＡ、Ｂ、Ｃ、Ｄの段階に示した。
【００５２】
以下に具体的に説明すると、磁気分極方向の相対的な差がＡで一致し、Ｂ、Ｃ、Ｄに進むほど磁気分極方向の差が発生してＤで最も高い抵抗値を有し、Ａで最も小さい抵抗値を有する。
【００５３】
図１３の５−Ｃ区間ではＭＴＪの磁気分極方向に従い電流Ｉ１の量が決められ、電流Ｉ２の量も調節されることになる。したがって、この区間ではＭＲＡＭセルに貯蔵されたデータに該当する量の電流がビットラインに印加されることになる。
【００５４】
図１４は、本発明に係るＭＲＡＭセルを記号で示した図であり、以下では本発明のＭＲＡＭセルを図１４のようなシンボルに代替して表わす。
【００５５】
図１５〜図１８は、本発明に係るＭＲＡＭセルアレイの多様な実施の形態を示す図である。
【００５６】
図１５は、本発明に係るＮＡＮＤ−ＭＲＡＭセルアレイを示す図である。
【００５７】
図１５に示した磁気抵抗ラムのセルアレイは、ビットラインとワードラインに連結されたＭＲＡＭセルグループ及び前記ビットラインに連結されたセンスアンプを含む。そして、このようなセンスアンプはセンスアンプイネーブル信号ＳＥＮの入力に従い増幅されたデータ信号ＳＡ＿ＯＵＴを出力する。
【００５８】
ここで、ＭＲＡＭセルグループはｎ個のＭＲＡＭセル等がソースとドレインとの間の結合で直列に連結され、ｎ個の直列に連結されたＭＲＡＭセル等の一端はビットラインＢＬ（ＢＬ１…ＢＬｎを通称する）に連結され、他の一端はセルプレートＣＰに連結される。
【００５９】
すなわち、ｎ個のＭＲＡＭセルグループ１００−１〜１００−４に含まれた各々のＭＲＡＭセル７−１、７Ａ−１、７Ｂ−１、７Ｃ−１のドレインはビットラインＢＬに連結され、ＭＲＡＭセル等７−ｎ、７Ａ−ｎ、７Ｂ−ｎ，７Ｃ−ｎのソースはセルプレートＣＰに連結される。そして、１つのビットラインＢＬには複数のＭＲＡＭセルグループに連結される。ＭＲＡＭセルグループ１００−１〜１００−４をなすＭＲＡＭセル等のゲートにはワードラインＷＬ（ＷＬ１＿０〜ＷＬｎ＿０、ＷＬ１＿１〜ＷＬｎ＿１を総称する）が連結される。
【００６０】
ここで、１つのＭＲＡＭセルグループ１００−１をなす各々のＭＲＡＭセル７−１…７−ｎと、他のビットラインＢＬに連結されたＭＲＡＭセルグループ１００−２のＭＲＡＭセル等７Ａ−１…７Ａ−ｎは、ワードラインＷＬ１＿０…ＷＬｎ＿０を共通に用いる。さらに、ＭＲＡＭセルグループ１００−３に含まれた各々のＭＲＡＭセル７Ｂ−１…７Ｂ−ｎと、他のビットラインＢＬに連結されたＭＲＡＭセルグループ１００−４の各々のＭＲＡＭセル７Ｃ−１…７Ｃ−ｎもワードラインＷＬ１＿１…ＷＬｎ＿１を共通に用いる。
【００６１】
図１６は、本発明に係るＮＡＮＤ−ＭＲＡＭフォールデッドビットラインセルアレイを示す図である。
【００６２】
図１６に示した磁気抵抗ラムはスイッチング制御信号、ワードライン及びビットライン又はビットラインバーに連結されたＭＲＡＭセルグループ、及び一対のビットラインＢＬとビットラインバーＢＬＢに共通に連結されるセンスアンプＳＡを含む。
【００６３】
ＭＲＡＭセルグループ２００−１、２００−２は、各々ソースとドレインの間の結合でＮＡＮＤ型に直列連結され、スイッチングトランジスタＮ１、Ｎ２の一端がビットラインＢＬとビットラインバーＢＬＢに各々連結されるように構成されている。そして、スイッチングトランジスタＮ１の他の一端とセルプレートＣＰとの間には、ＮＡＮＤ型に直列連結されたＭＲＡＭセル８−１…８−ｎが連結されるように構成されている。さらに、スイッチングトランジスタＮ２の他の一端とセルプレートＣＰとの間には、ＮＡＮＤ型に直列連結されたＭＲＡＭセル８Ｂ−１…８Ｂ−ｎが連結されるように構成される。スイッチングトランジスタＮ１、Ｎ２のゲートにはスイッチング制御信号ＣＳＷ１、ＣＳＷ２が各々印加され、同一のビットラインＢＬとビットラインバーＢＬＢに構成されるＭＲＡＭセル等のゲートにはワードラインＷＬ１…ＷＬｎが共通に印加される。
【００６４】
図１７は、本発明に係る２ＮＡＮＤ−ＭＲＡＭセルアレイを示す図である。
【００６５】
図１７に示した磁気抵抗ラムは、スイッチング制御信号ＣＳＷ３がスイッチングトランジスタＮ３、Ｎ４のゲートに共通に印加されるとの点を除いては、図１６に示した磁気抵抗ラムと同一であるので、詳細な構成の説明は省略する。
【００６６】
図１８は、本発明に係るスイッチング制御ＮＡＮＤ−ＭＲＡＭセルアレイを示す図である。
【００６７】
図１８に示した磁気抵抗ラムはスイッチング制御信号、ワードライン及びビットラインに連結されたＭＲＡＭセルグループと、ビットラインに連結されたセンスアンプを含む。
【００６８】
ＭＲＡＭセルグループ４００−１、４００−２は、各々ソースとドレインとの間の結合でＮＡＮＤ型に直列連結され、スイッチングトランジスタＮ５、Ｎ６の一端が各々のビットラインＢＬ１及びＢＬｎに連結されるように構成されている。スイッチングトランジスタＮ５の他の一端とセルプレートＣＰとの間には、ＮＡＮＤ型に直列連結されたＭＲＡＭセル１０−１…１０−ｎが連結されるように構成されている。スイッチングトランジスタＮ６の他の一端とセルプレートＣＰとの間には、ＮＡＮＤ型に直列連結されたＭＲＡＭセル１０Ｂ−１…１０Ｂ−ｎが連結されるように構成されている。スイッチングトランジスタＮ５、Ｎ６のゲートにはスイッチング制御信号ＣＳＷ４が共通に印加され、各々のビットラインＢＬ１…ＢＬｎに構成されるＭＲＡＭセル等のゲートにはワードラインＷＬ１…ＷＬｎが共通に印加される。
【００６９】
図１９は、前述したように構成されたＭＲＡＭセルアレイの読出し動作時の動作タイミングを示す図である。
【００７０】
ＭＲＡＭセルアレイの読出し動作を、図１５に示したＭＲＡＭセルの動作に基づき説明する。
【００７１】
このような読出し動作は初期区間ｔ０、メモリセル選択区間ｔ１、センスアンプイネーブル区間ｔ２及び読出し終了区間ｔ３に区分される。
【００７２】
初期区間ｔ０では、ビットライン等とワードライン等にはデータを読み出さないローレベル電圧が維持され、センスアンプはディスエーブル状態である。
【００７３】
メモリセル選択区間ｔ１では、ＭＲＡＭセルに貯蔵されたデータを読み出すため、選択されたワードラインＷＬには図５の４−Ｃ領域で動作することができるよう大きなワードライン電圧を印加し、非選択ワードラインには図５の４−Ｂ領域で動作することができるよう小さいワードライン電圧を印加する。ここで、選択されたワードラインには大きなワードライン電圧が印加されるため電流Ｉ１と電流Ｉ２が全て発生し、ＭＴＪの磁気分極方向に従ってセルに貯蔵されたデータを読み出すことができるようになる。
【００７４】
したがって、選択されたワードラインと連結されたＭＲＡＭに貯蔵されたデータがビットラインに印加されるようになり、選択されたＭＲＡＭセルのデータがビットラインＢＬに連結されたセンスアンプＳＡに出力される。このように、該当ＭＲＡＭセルに貯蔵されたデータに該当する量の電流がビットラインＢＬに出力される。このように、ビットラインＢＬにセンシングされるのに十分な量の電流が出力されると、センスアンプイネーブル区間ｔ２に進入する。
【００７５】
センスアンプイネーブル区間ｔ２では、センスアンプイネーブル信号ＳＥＮが一定のレベルでセンスアンプＳＡに印加されると、センスアンプＳＡはビットラインＢＬに印加されたデータをセンシングしてセンシングされたデータＳＡ＿ＯＵＴを出力する。結局、ビットラインＢＬに供給される電流の量によりセンスアンプＳＡは複数のデータをセンシングする。センスアンプＳＡにはセンスアンプイネーブル信号ＳＥＮが印加され、設定された出力時間が超過すると終了区間ｔ３に進入する。
【００７６】
終了区間ｔ３ではワードラインＷＬとビットラインＢＬを選択するための信号と、センスアンプをイネーブルするための信号ＳＥＮが初期区間ｔ０状態に戻る。したがって、ＭＲＡＭセルに貯蔵されたデータに対応する電流が該当ビットラインＢＬに出力されることが中止され、センシングされたデータＳＡ＿ＯＵＴの出力も中止される。
【００７７】
ここで、図１６及び図１７に示したビットラインバーＢＬＢに連結されるＭＲＡＭセルには、ビットラインＢＬに印加されるデータと逆のデータが印加されることになる。すなわち、ビットラインバーＢＬＢにはビットラインＢＬに印加されたロジックデータと逆の値の電流が流れ、該当センスアンプＳＡはビットラインバーＢＬＢに流れる電流を基準にしてデータをセンシングする。
【００７８】
図２０は、２つの多重データのレベルを検出することができるＭＲＡＭセルアレイの書込み動作時の動作タイミングを示す図である。
【００７９】
このような書込み動作は初期区間ｔ０、メモリセル選択区間ｔ１及び書込み終了区間ｔ２に区分される。
【００８０】
初期区間ｔ０では、選択されるワードラインＷＬと選択されないワードラインＷＬには同様にグラウンド電圧が印加され、書込み動作ｔ１に進入するに従って選択されたワードラインＷＬには一定の電流を印加するための電圧が印加される。
【００８１】
すなわち、書込み区間ｔ１では選択されたワードラインＷＬには書込みに十分なビットライン電流とワードライン電流が流れるよう、大きなワードライン電圧を印加して大きな電流を流すようにする。非選択ワードラインＷＬには書込みに必要なワードライン電流が流れないようビットライン電流を大きくする。すなわち、ビットラインＢＬに書込みのための電圧を印加し、セルプレートＣＰとビットラインＢＬとの間に流れる電流方向により可変強磁性層の磁気分極方向を決める。このように決められたＭＴＪの磁気分極方向に従いＭＲＡＭセルにデータを書き込む。このように、ＭＲＡＭセルにデータを書き込むための時間は書込み区間ｔ１で保障され、そのあと書込み終了区間ｔ２でワードラインにはグラウンド電圧が印加される。
【００８２】
図２１は、本発明に係るＭＲＡＭセルアレイとＭＴＪの磁気分極方向の差による４つの多重データのレベルを検出する多重データ検出回路を示す図である。
【００８３】
先ず、図２１に示した磁気抵抗ラムはビットラインＢＬ１とセルプレートＣＰとの間にＮＡＮＤ型に直列接続され、各々のゲート端子にワードラインＷＬ１〜ＷＬｎの信号が印加される複数のＭＲＡＭセル５−１〜５−ｎと、ビットラインＢＬ１に連結された多重データ検出回路１００を含む。
【００８４】
多重データ検出回路１００は、ビットラインＢＬ１に連結された電流−電圧変換器１１０、電流−電圧変換器１１０に連結されたセンスアンプ１２０、１３０、１４０、及びセンスアンプ１２０、１３０、１４０に連結されたデータインコーダ１５０で構成されている。
【００８５】
ＭＲＡＭセル５−１のドレイン端子はビットラインＢＬ１に連結され、そのソース端子はＭＲＡＭセル５−２のドレイン端子に連結される方法でｎ個のＭＲＡＭセル５−１〜５−ｎが互いに直列に接続され、最終のＭＲＡＭセル５−ｎのソース端子はセルプレートＣＰに連結される。なお、ＭＲＡＭセル５−１〜５−ｎのゲート端子は各々別のワードラインＷＬ１〜ＷＬｎの信号が印加される。
【００８６】
ビットラインＢＬ１に連結された電流−電圧変換器１１０は、ＭＲＡＭセル５−１〜５−ｎに流れる電流を電圧に変換した後、ＭＴＪの磁気分極方向の差に従う多重データを検出し各々の別の基準レベルＲｅｆ＿ａ、Ｒｅｆ＿ｂ、Ｒｅｆ＿ｃを有するセンスアンプ１２０、１３０、１４０に伝達する。
【００８７】
このように各々の別の基準電圧Ｒｅｆ＿ａ、Ｒｅｆ＿ｂ、Ｒｅｆ＿ｃを有するセンスアンプ１２０、１３０、１４０は、磁気分極方向の差による多重データを利用して基準レベルＲｅｆ＿ａ、Ｒｅｆ＿ｂ、Ｒｅｆ＿ｃに伴うデータＤ１、Ｄ２、Ｄ３を生成し、データインコーダ１５０に伝達する。
【００８８】
次に、データインコーダ１５０はセンスアンプ１２０、１３０、１４０から伝達されたデータＤ１、Ｄ２、Ｄ３をインコーディングして２ビットデータを出力する。
【００８９】
以下、前述のデータインコーダ１５０で２ビットデータが生成される過程を、図２２〜図２４を参照しながら説明する。
【００９０】
先ず、図２２はＭＴＪの磁気分極方向の差による４つの多重データＡ、Ｂ、Ｃ、Ｄと基準電圧Ｒｅｆ＿ａ、Ｒｅｆ＿ｂ、Ｒｅｆ＿ｃの関係を示すグラフである。
【００９１】
図２３は、基準電圧Ｒｅｆ＿ａ、Ｒｅｆ＿ｂ、Ｒｅｆ＿ｃに伴う３つのデータＤ１、Ｄ２、Ｄ３の値と、データＤ１、Ｄ２、Ｄ３をエンコーディングして生成したＸ、Ｙの２ビットデータの値を示すテーブルである。
【００９２】
図２４は、データＤ１、Ｄ２、Ｄ３をエンコーディングして２ビットデータＸ、Ｙを生成するデータエンコーダ１５０の回路図である。
【００９３】
図２４に示したデータエンコーダ１５０は、データＤ１、Ｄ２を論理和してデータＸを出力するＡＮＤゲートＡＮＤ１と、データＤ１、Ｄ２、Ｄ３を論理和してデータＹを出力する論理回路１５２で構成されている。
【００９４】
論理回路１５２は、データＤ１、Ｄ２、Ｄ３をＡＮＤ組み合わせるＡＮＤゲートＡＮＤ２と、データＤ２、Ｄ３を反転させるインバータＩ１及びＩ２と、データＤ１とインバータＩ１、Ｉ２の出力信号等をＡＮＤ組み合わせるＡＮＤゲートＡＮＤ３と、ＡＮＤゲートＡＮＤ２及びＡＮＤ３の出力信号等をＯＲ組み合わせてデータＹを出力するＯＲゲートＯＲ１で構成されている。
【００９５】
前述の図２４に示したデータエンコーダ１５０の出力である２ビットデータＸ、Ｙの値は、図２３に示したテーブルを見ると正確に分かる。
【００９６】
次に、図２５を参照してＭＲＡＭセルアレイと８つの多重データレベルを検出することができる多重データ検出回路を説明する。
【００９７】
図２５は、８つの多重データのレベルを検出する多重データ検出回路２００の構成を除いては、図２１に示したＭＲＡＭセルアレイと同一である。
【００９８】
図２５に示した多重データ検出回路２００は、ビットラインＢＬ１に連結された電流−電圧変換器２１０、電流−電圧変換器２１０に連結された７つのセンスアンプ２２０〜２８０、及び７つのセンスアンプ２２０〜２８０に連結されたデータエンコーダ２９０で構成されている。
【００９９】
電流−電圧変換器２１０は、望むＭＲＡＭセルに流れる電流を電圧に変換してＭＴＪの磁気分極方向の差による多重データＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇを検出し、互いに異なる基準電圧Ｒｅｆ＿ａ〜Ｒｅｆ＿ｇを有するセンスアンプ２２０〜２８０に伝達する。
【０１００】
このように、各々別の基準電圧Ｒｅｆ＿ａ〜Ｒｅｆ＿ｇを有するセンスアンプ２２０〜２８０は、電流−電圧変換器２１０から伝達される磁気分極方向の差による多重データを利用し、基準レベルＲｅｆ＿ａ〜Ｒｅｆ＿ｇに伴うデータＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７を生成してデータエンコーダ２９０に伝達する。
【０１０１】
データエンコーダ２９０は、センスアンプ２２０〜２８０から伝達されたデータＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７をエンコーディングし３ビットデータを生成して出力する。
【０１０２】
以下、前述のデータエンコーダ２９０で３ビットデータが生成される過程を、図２６〜図２８を参照しながら説明する。
【０１０３】
先ず、図２６はＭＴＪの磁気分極方向の差による８つの多重データＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈと、これを検出するための基準電圧Ｒｅｆ＿ａ、Ｒｅｆ＿ｂ、Ｒｅｆ＿ｃ、Ｒｅｆ＿ｄ、Ｒｅｆ＿ｅ、Ｒｅｆ＿ｆ、Ｒｅｆ＿ｇの関係を示すグラフである。
【０１０４】
図２７は、基準電圧Ｒｅｆ＿ａ、Ｒｅｆ＿ｂ、Ｒｅｆ＿ｃ、Ｒｅｆ＿ｄ、Ｒｅｆ＿ｅ、Ｒｅｆ＿ｆ、Ｒｅｆ＿ｇに伴うデータＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７の値と、データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７をエンコーディングして生成したＸ、Ｙ、Ｚの３ビットデータの値を示すテーブルである。
【０１０５】
図２８は、データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７をエンコーディングしＸ、Ｙ、Ｚの３ビットデータを生成するためのデータエンコーダ２９０のロジック回路図である。
【０１０６】
図２８に示したデータエンコーダ２９０は、データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７をエンコーディングしてデータＸを生成する第１のロジック回路２９２と、データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７をエンコーディングしてデータＹを生成する第２のロジック回路２９４と、データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７をエンコーディングしてデータＺを生成する第３のロジック回路２９６で構成されている。
【０１０７】
第１のロジック回路２９２において、ＡＮＤゲートＡＮＤ１２はデータＤ１、Ｄ２、Ｄ３、Ｄ４をＡＮＤ組み合わせるＡＮＤゲートＡＮＤ１１、データＤ５、Ｄ６をＡＮＤ組み合わせる。インバータＩ１１、Ｉ１２はデータＤ６、Ｄ７を反転させる。ＡＮＤゲートＡＮＤ１３は、インバータＩ１１、Ｉ１２の出力信号等をＡＮＤ組み合わせる。ＯＲゲートＯＲ１１は、ＡＮＤゲートＡＮＤ１２、ＡＮＤ１３の出力信号等はＯＲ組み合わせる。ＡＮＤゲートＡＮＤ１４は、ＡＮＤゲートＡＮＤ１１とＯＲゲートＯＲ１１の出力信号等をＡＮＤ組み合わせてデータＸを出力する。
【０１０８】
第２のロジック回路２９４において、ＡＮＤゲートＡＮＤ１６はデータＤ１、Ｄ２をＡＮＤ組み合わせるＡＮＤゲートＡＮＤ１５、データＤ３、Ｄ４、Ｄ５、Ｄ６をＡＮＤ組み合わせる。インバータＩ１３、Ｉ１４、Ｉ１５、Ｉ１６はデータＤ４、Ｄ５、Ｄ６、Ｄ７を反転させる。ＡＮＤゲートＡＮＤ１７は、インバータＩ１３、Ｉ１４、Ｉ１５、Ｉ１６の出力信号等をＡＮＤ組み合わせる。ＯＲゲートＯＲ１２は、ＡＮＤゲートＡＮＤ１６、ＡＮＤ１７の出力信号等をＯＲ組み合わせる。ＡＮＤゲートＡＮＤ１８は、ＯＲゲートＯＲ１２とＡＮＤゲートＡＮＤ１５の出力信号等を論理和してデータＹを出力する。
【０１０９】
第３のロジック回路２９６において、ＡＮＤゲートＡＮＤ１９は、データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５をＡＮＤ組み合わせる。インバータＩ１７、Ｉ１８は、データＤ６、Ｄ７を反転させる。ＡＮＤゲートＡＮＤ２０は、インバータＩ１７、Ｉ１８の出力信号等をＡＮＤ組み合わせる。ＡＮＤゲートＡＮＤ２１は、データＤ６、Ｄ７をＡＮＤ組み合わせる。ＯＲゲートＯＲ１３は、ＡＮＤゲートＡＮＤ２０、ＡＮＤ２１の出力信号等をＯＲ組み合わせる。ＡＮＤゲートＡＮＤ２２は、ＯＲゲートＯＲ１３とＡＮＤゲートＡＮＤ１９の出力信号等をＡＮＤ組み合わせる。インバータＩ１９、Ｉ２０、Ｉ２１、Ｉ２２は、データＤ４、Ｄ５、Ｄ６、Ｄ７を反転させる。ＡＮＤゲートＡＮＤ２３は、データＤ１とインバータＩ１９、Ｉ２０、Ｉ２１、Ｉ２２の出力信号等をＡＮＤ組み合わせる。インバータＩ２３、Ｉ２４は、データＤ２、Ｄ３を反転させる。ＡＮＤゲートＡＮＤ２４は、インバータＩ２３、Ｉ２４の出力信号等はＡＮＤ組み合わせる。ＡＮＤゲートＡＮＤ２５は、データＤ２、Ｄ３をＡＮＤ組み合わせる。ＯＲゲートＯＲ１４は、ＡＮＤゲートＡＮＤ２４、ＡＮＤ２５の出力信号等をＯＲ組み合わせる。ＡＮＤゲートＡＮＤ２６は、ＡＮＤゲートＡＮＤ２３とＯＲゲートＯＲ２６の出力信号等を論理和する。ＯＲゲートＯＲ１５は、ＡＮＤゲートＡＮＤ２２、ＡＮＤ２６の出力信号等を論理和してデータＺを出力する。
【０１１０】
前述の図２８に示したデータエンコーダ２９０の出力であるデータＸ、Ｙ、Ｚの値は、図２７に示したテーブルを見ると正確に分かる。
【０１１１】
図２９〜図３２は、互いに異なるＭＲＡＭセルアレイを有する磁気抵抗ラムを示す。
【０１１２】
図２９〜図３２に示した磁気抵抗ラムは、図１５〜図２４に示したセンスアンプの代わりにＭＴＪの磁気分極方向の差による多重データのレベルを検出する多重データ検出回路が連結されている点を除いては、図１５〜図１８に示した磁気抵抗ラムと同一の構造を有する。したがって、図２１〜図２４に示した磁気抵抗ラムの詳細な構成の説明は省略する。
【０１１３】
また、図２９〜図３２に示した多重データ検出回路は、図２１及び図２５に示した多重データ検出回路と同一の構成を有する。
【０１１４】
図３３は、４つの多重データＡ、Ｂ、Ｃ、Ｄを検出することができるＭＲＡＭセルアレイの読出し動作時の動作タイミングを示す。
【０１１５】
このような読出し動作は、初期区間ｔ０、メモリセル選択区間ｔ１、センスアンプイネーブル区間ｔ２及び読出し終了区間ｔ３に区分される。
【０１１６】
初期区間ｔ０では、ビットライン等とワードライン等にはデータを読み出さないようローレベル電圧が維持され、センスアンプはディスエーブル状態にある。
【０１１７】
メモリセル選択区間ｔ１では、選択されたワードラインＷＬには図１３の５−Ｃ領域で動作することができるよう大きなワードライン電圧を印加して磁気分極方向の差を有するようにする。非選択ワードラインＷＬには、図１３の５−Ｂ領域で動作することができるよう小さいワードライン電圧を印加する。ここで、選択されたワードラインには大きなワードライン電圧が印加されるため電流Ｉ１と電流Ｉ２が全て発生し、ＭＴＪの磁気分極方向に従いセルに貯蔵されたデータを読み出すことができるようになる。
【０１１８】
非選択されたワードラインには小さいワードライン電圧が印加されるため、図１３の５−Ｂ領域の電流Ｉ２のみ発生しＭＴＪの磁気分極方向に拘らずＭＲＡＭセルがターンオンされた状態になる。したがって、選択されたワードラインＷＬと連結されたＭＲＡＭセルに貯蔵されたデータに該当する量の電流がビットラインに印加されることになる。このように、該当ＭＲＡＭセルに貯蔵されたデータに該当する量の電流がビットラインＢＬに印加されると、センスアンプイネーブル区間ｔ２に進入する。
【０１１９】
センスアンプイネーブル区間ｔ２では、ビットラインＢＬにデータを読み出すための十分な量の電流が流れると、多重データ検出回路のセンスアンプを活性化するためのセンスアンプ活性化信号ＳＥＮがｔ２の開始時点でセンスアンプに印加される。そして、このセンスアンプ活性化信号ＳＥＮによりセンスアンプＳＡａ、ＳＡｂ、ＳＡｃの出力信号が発生することになり、これにより２ビットデータＸ、Ｙが発生する。
【０１２０】
読出し終了区間ｔ３で次のサイクルを準備する。図３４は、４つの多重データＡ、Ｂ、Ｃ、Ｄのレベルを検出することができるＭＲＡＭセルアレイの書込み（Ｗｒｉｔｅ）動作時の動作タイミングを示す。
【０１２１】
書込み動作は、初期区間ｔ０、メモリセル選択区間ｔ１及び書込み終了区間ｔ２に区分される。
【０１２２】
初期区間ｔ０では、選択されるワードラインＷＬと選択されないワードラインＷＬには同様にグラウンド電圧が印加され、メモリセル選択区間ｔ１に侵入しながら選択されたワードラインＷＬには電圧が印加される。
【０１２３】
メモリセル選択区間ｔ１では、選択されたワードラインＷＬには書込みに十分なビットライン電流とワードライン電流が流れるよう、大きなワードライン電圧を印加して大きな電流を流すようにする。非選択ワードラインＷＬには書込みに必要なワードライン電流が流れないようビットライン電流を大きくする。すなわち、ビットラインＢＬに書込みのためのＡ、Ｂ、Ｃ、Ｄの各々異なる電圧を印加し、ビットラインＢＬとセルプレートＣＰとの間の電流方向によるＭＴＪの磁気分極方向の差によりＭＲＡＭセルにデータを書き込むことになる。
【０１２４】
その後、書込み終了区間ｔ２でワードラインにはグラウンド電圧が印加される。
【０１２５】
前述したように、ワードラインＷＬ電流とビットラインＢＬ電流の方向により磁気分極方向が決められることになる。ビットラインＢＬ電流方向は一方向に一定にし、ワードラインＷＬ電流方向を変えて磁気分極方向が決められるようにする。このように、ロジック０のワードラインＷＬ電流方向が決められると、ロジック０を書き込むＭＲＡＭセルのビットラインＢＬのみ電流を送り出して書き込む。逆に、ロジック１のワードラインＷＬ電流方向が決められると、ロジック１を書き込むＭＲＡＭセルのビットラインＢＬにのみ電流を送り出して書き込む。結果的に、ワードラインＷＬとビットラインＢＬ電流方向により磁気分極方向が少しずつ異なって調節されることにより、各々のＭＲＡＭセルには複数のデータが書き込まれることになる。
【０１２６】
本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものである。当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能であり、このような改良・変更等も、本発明の技術的範囲に属することは言うまでもない。
【符号の説明】
【０１２７】
２ 可変強磁性層
３ トンネル酸化膜
４ 固定強磁性層
１０、３０ 半導体基板
１２、３２ ソース領域
１４、３４ ドレイン領域
１６、３６ 絶縁層
１８、３８ 固定強磁性層
２０、４０ トンネル酸化膜
２２、４２ 可変強磁性層
２４、４４ ＭＴＪ
２６、４６ ゲートメタル電極
【技術分野】
【０００１】
本発明は磁気抵抗ラム（Ｍａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：以下、ＭＲＡＭと記す）に関し、より詳しくは、ゲートメタル電極と半導体基板の活性領域の間にＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ：以下、ＭＴＪと記す）を備え、ＭＲＡＭセルのワードライン電圧の大きさに従いＭＴＪを通じて流れる電流と、ドレイン領域からソース領域に流れる電流を制御することにより２つ以上の多重データを読出し及び書込みするように構成されている磁気抵抗ラムに関する。
【背景技術】
【０００２】
携帯用機器と通信用機器の需要が急増するに伴い、電源が遮断されるとデータを失ってしまう揮発性のメモリの限界を克服するため、非揮発性でありながら書込み／読出しの回数の制限を克服することができるメモリの必要性が増加することになった。したがって、これを満足させるためのメモリとして磁極の相対的な配列に異なる磁気抵抗の差を利用したＭＲＡＭ（Ｍａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が開発された。
【０００３】
このようなＭＲＡＭは磁気物質薄膜に磁気分極（Ｍａｇｎｅｔｉｃ Ｐｏｌａｒｉｚａｔｉｏｎ）を貯蔵させる形態のメモリであり、ビットライン電流とワードライン電流の組合せにより生成された磁場により磁気分極方向を変更又は感知することにより、書込み／読出し動作を行うことになる。
【０００４】
すなわち、ＭＲＡＭはスピンが電子の伝達現象に至大なる影響を及ぼすため発生する巨大磁気抵抗（ＧＭＲ：Ｇｉａｎｔ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）現象や、スピン偏極磁気透過現象を利用して具現されたメモリ素子であり、一般にＧＭＲ、ＭＴＪ等の磁気現象を利用した素子をメモリセルにしてデータを書込み及び読出す。
【０００５】
先ず、巨大磁気抵抗（ＧＭＲ）現象を利用したＭＲＡＭは、非磁性層を間に置いた２つの磁性層でスピン方向が異なる場合、スピン方向が同じ場合より抵抗が大きく異なるという現象を利用し、ＧＭＲ磁気メモリ素子を具現するものである。そして、スピン偏極磁気透過現象を利用したＭＲＡＭは、絶縁層を間に置いた２つの磁性層でスピン方向が同じ場合、スピン方向が異なる場合より電流透過が遥かによく発生するという現象を利用し、磁気透過接合メモリ素子を具現するものである。
【０００６】
図１は、このような従来のＭＲＡＭのセルアレイを示す。図１に示したＭＲＡＭセルは、複数のワードラインＷＬ１〜ＷＬ４、複数のビットラインＢＬ１、ＢＬ２、及び複数のビットラインＢＬ１、ＢＬ２と連結されたセンスアンプＳＡ１、ＳＡ２で構成されている。ワードラインとビットラインにより選択される１つのセル１は、１つのスイッチングトランジスタＴと１つのＭＴＪで構成されている。
【０００７】
先ず、ワードライン選択信号により複数のワードラインＷＬ１〜ＷＬ４のうち１つのワードラインＷＬ４が選択されると、スイッチングトランジスタＴのターンオンによりＭＴＪに一定の電圧が印加される。その結果、ＭＴＪの磁気分極方向に従い値が異なる電流が選択されたビットラインＢＬ２に流れ出ることになり、センスアンプＳＡ２はビットラインＢＬ２の電流をセンシングして増幅する。
【０００８】
図２（ａ）及び図２（ｂ）は、前述したＭＴＪの断面図を示す図である。図２（ａ）及び図２（ｂ）に示したように、ＭＴＪの上部（Ｔｏｐ）は可変強磁性層（ｆｒｅｅ Ｍａｇｎｅｔｉｃ ｌａｙｅｒ：２）で形成され、下部（ｂｏｔｔｏｍ）は固定強磁性層（ｆｉｘｅｄ ｍａｇｎｅｔｉｃ ｌａｙｅｒ：４）で形成される。このような可変強磁性層２及び固定強磁性層４は、ＮｉＦｅＣｏ／ＣｏＦｅのような物質で構成されている。
【０００９】
可変強磁性層２と固定強磁性層４はその厚さを異なるようにし、固定強磁性層４は強い磁場によってのみ磁気分極方向が変化できるようにし、可変強磁性層２は弱い磁場でも磁気分極方向が変化できるように調整される。ここで、弱い磁場を用いると、可変強磁性層２は磁気分極方向が変化し、固定強磁性層４は磁気分極方向が変化せず一方向に固定されて固定層を形成する。したがって、書込み時には下部層の磁気分極方向は変化せず上部層の磁気分極方向のみ変化させることができる磁場のみ発生する。
【００１０】
さらに、可変強磁性層２と固定強磁性層４との間にはトンネル酸化膜３が形成されるが、このようなトンネル酸化膜３はＡｌ２Ｏ３のような物質で構成されている。
【００１１】
ここで、図２（ａ）は可変強磁性層２と固定強磁性層４の磁気分極方向が同じ場合であり、磁気分極方向が同じ場合には電流が大きくなる。
【００１２】
図２（ｂ）は、可変強磁性層２と固定強磁性層４の磁気分極方向が逆の場合であり、磁気分極方向が異なる場合は電流が小さくなる。
【００１３】
ここで、可変強磁性層２は外部磁場により磁気分極方向が変化する。すなわち、ＭＲＡＭセルはこのような可変強磁性層２の磁気分極方向に従いロジック“０”又はロジック“１”の情報を記憶する。
【００１４】
ところが、従来のＭＲＡＭセル構造は１Ｔ＋１ＭＴＪで構成されているためセル構造が複雑で工程が難しい。さらに、従来のＭＲＡＭセルはセルサイズの面でも不利であるという問題点がある。
【先行技術文献】
【非特許文献】
【００１５】
【非特許文献１】ＩＳＳＣＣ（ＩＥＥＥ国際固体回路会議、２０００年２月）論文要旨集、第１２８頁〜第１２９頁
【非特許文献２】ＩＳＳＣＣ（ＩＥＥＥ国際固体回路会議、２０００年２月）論文要旨集、第１３０頁〜第１３１頁
【発明の概要】
【発明が解決しようとする課題】
【００１６】
そこで本発明の目的は上記種々の問題を解決するため、セル構造が簡単かつセルサイズが小さく、従って製造工程が容易な磁気抵抗ラムを具現することにある。
【００１７】
本発明の他の目的は上記種々の問題を解決するため、ワードライン電圧の大きさに従いＭＲＡＭセルのＭＴＪを通じて流れる電流の量によりドレイン領域からソース領域に流れる電流の量を調節し、ＭＲＡＭセルからデータを読み出す磁気抵抗ラムを具現することにある。
【００１８】
本発明のさらに他の目的は上記種々の問題を解決するため、２つ以上の多重データを読み出す／書き込む磁気抵抗ラムを提供して磁気抵抗ラムのセルサイズを縮小させることにある。
【００１９】
本発明のさらに他の目的は上記種々の問題を解決するため、２つ以上の多重データを読み出す／書き込む磁気抵抗ラムを提供して工程を容易にすることにある。
【００２０】
本発明のさらに他の目的は上記種々の問題を解決するため、２つ以上の多重データを読み出す／書き込む磁気抵抗ラムを提供してセンシングマージンを向上させることにある。
【課題を解決するための手段】
【００２１】
上記の技術的課題を解決するためになされた本発明の第１の観点に係る磁気抵抗ラムは、１つのビットラインとセルプレートとの間にＮＡＮＤ型に直列連結され、各々のゲートに複数のワードラインの信号が印加されるＭＲＡＭセルグループ、及び前記１つのビットラインに連結されセンスアンプイネーブル信号が印加されると、前記ビットラインに印加されたデータをセンシングするセンスアンプを備えていることを特徴とする。
【００２２】
上記の技術的課題を解決するためになされた本発明の第２の観点に係る磁気抵抗ラムは、ビットラインとセルプレートとの間にＮＡＮＤ型に直列連結され、各々のゲートに複数のワードラインの信号が印加される第１のＭＲＡＭセルグループ、ビットラインバーとセルプレートとの間に各々のドレイン及びソースがＮＡＮＤ型に直列連結され、各々のゲートが前記互いに異なるワードラインに共通に連結された第２のＭＲＡＭセルグループ、及び前記ビットラインと前記ビットラインバーに共通に連結されセンスアンプイネーブル信号が印加されると、前記ビットラインと前記ビットラインバーに印加されたデータをセンシングするセンスアンプを備えていることを特徴とする。
【００２３】
上記の技術的課題を解決するためになされた本発明の第３の観点に係る磁気抵抗ラムは、ビットラインとセルプレートとの間にＮＡＮＤ型に直列接続され、各々のゲート端子に複数のワードラインの信号が印加されるＭＲＡＭセルグループ、及び前記ビットラインに接続され前記ＭＲＡＭセルグループに流れる電流を電圧に変換した後、前記ＭＲＡＭセルグループ内のＭＴＪの磁気分極方向の差による多重データを検出する多重データ検出回路を備えていることを特徴とする。
【００２４】
上記の技術的課題を解決するためになされた本発明の第４の観点に係る磁気抵抗ラムは、ビットラインとセルプレートとの間にＮＡＮＤ型に直列接続され、各々のゲート端子に複数のワードラインの信号が印加される第１のＭＲＡＭセルグループ、ビットラインバーとセルプレートとの間にＮＡＮＤ型に直列接続され、各々のゲート端子に複数のワードラインの信号が印加される第２のＭＲＡＭセルグループ、前記ビットラインと前記ビットラインバーに共通に接続され、前記第１及び第２のＭＲＡＭセルグループに流れる電流を電圧に変換した後、前記第１及び第２のＭＲＡＭセルグループ内のＭＴＪの磁気分極方向の差による多重データを検出する多重データ検出回路を備えていることを特徴とする。
【発明の効果】
【００２５】
本発明によれば、ＭＴＪの磁気分極方向に従うデータを記憶することができるＭＲＡＭセルがＮＡＮＤ型に直列接続されているので、簡単な構造で具現され、情報１ビット当たりのセルのサイズを縮小でき、製造工程を改善することができる。
【００２６】
さらに本発明によれば、ＮＡＮＤ型に直列接続されたＭＲＡＭセルの各々に／からＭＴＪの磁気分極方向に従う多重データを書き込む／読み出すことができるので、情報１ビット当たりのセルのサイズをさらに縮小し、好ましくは、さらにセンシングマージンを改善することができる。
【図面の簡単な説明】
【００２７】
【図１】従来のＭＲＡＭに関するセルアレイを示す図である。
【図２】（ａ）及び（ｂ）は、一般的なＭＴＪの断面図である。
【図３】（ａ）及び（ｂ）は、本発明に係るＭＲＡＭセルの断面図である。
【図４】本発明に係るさらに他のＭＲＡＭセルの断面図である。
【図５】本発明に係るＭＲＡＭセルの動作領域を示すグラフである。
【図６】本発明に係るＭＲＡＭセルのＭＴＪの磁気分極方向の差を示す図である。
【図７】本発明に係るＭＲＡＭセルのＭＴＪの磁気分極方向の差を示す図である。
【図８】本発明に係るＭＲＡＭセルのＭＴＪの磁気分極方向の差を示す図である。
【図９】本発明に係るＭＲＡＭセルのＭＴＪの磁気分極方向の差を示す図である。
【図１０】図６〜図９に示したＭＲＡＭセルの動作領域を示す断面図である。
【図１１】図６〜図９に示したＭＲＡＭセルの動作領域を示す断面図である。
【図１２】図６〜図９に示したＭＲＡＭセルの動作領域を示す断面図である。
【図１３】図１０〜図１２に示したＭＲＡＭセルの動作領域を示すグラフである。
【図１４】本発明に係るＭＲＡＭセルのシンボルを示す断面図である。
【図１５】本発明に係るＭＲＡＭセルアレイを示す図である。
【図１６】本発明に係るＭＲＡＭセルアレイを示す図である。
【図１７】本発明に係るＭＲＡＭセルアレイを示す図である。
【図１８】本発明に係るＭＲＡＭセルアレイを示す図である。
【図１９】本発明に係るＭＲＡＭセルアレイの読出し動作時のタイミング図である。
【図２０】本発明に係るＭＲＡＭセルアレイの書込み動作時のタイミング図である。
【図２１】本発明に係る４つの多重データレベルを検出する多重データ検出回路を示す図である。
【図２２】図２１の４つの多重データと基準電圧を示すグラフである。
【図２３】図２２の４つの多重データを示すテーブルである。
【図２４】図２３のテーブル値を生成するためのデータインコーダの回路図である。
【図２５】本発明に係る８つの多重データレベルを検出する多重データ検出回路を示す図である。
【図２６】図２５の８つの多重データと基準電圧を示すグラフである。
【図２７】図２６の８つの多重データを示すテーブルである。
【図２８】図２７のテーブル値を生成するためのデータインコーダの回路図である。
【図２９】本発明に係るＭＲＡＭセルアレイと多重データ検出回路を示す図である。
【図３０】本発明に係るＭＲＡＭセルアレイと多重データ検出回路を示す図である。
【図３１】本発明に係るＭＲＡＭセルアレイと多重データ検出回路を示す図である。
【図３２】本発明に係るＭＲＡＭセルアレイと多重データ検出回路を示す図である。
【図３３】本発明に係る４つの多重データのレベルを検出することができるＭＲＡＭセルアレイの読出し動作時のタイミング図である。
【図３４】本発明に係る４つの多重データのレベルを検出することができるＭＲＡＭセルアレイの書込み動作時のタイミング図である。
【発明を実施するための形態】
【００２８】
前述の目的及びその他の目的と本発明の特徴及び利点ならびに本発明に係る磁気抵抗ラムの構成については、添付する図３〜図３４を用いて、以下に詳細に説明する。
以下、本発明の好ましい実施の形態に係る磁気抵抗ラムを、図面を参照しながら説明する。
【００２９】
図３（ａ）及び図３（ｂ）は、本発明に係るＭＲＡＭセルの断面図である。
【００３０】
図３（ａ）及び図３（ｂ）に示したＭＲＡＭセルは、半導体基板１０内に形成されたソース領域１２及びドレイン領域１４と、半導体基板１０上に積層されるＡｌ２Ｏ３でなる絶縁層１６と、絶縁層１６上に積層されたＭＴＪ２４と、ＭＴＪ２４の上に積層されワードラインと連結されるゲートメタル電極２６で構成されている。ここで、ＭＴＪ２４は固定強磁性層１８、トンネル酸化膜２０、及び可変強磁性層２２で構成されている。
【００３１】
図３（ａ）及び図３（ｂ）のＭＲＡＭセルの読出し動作を検討する。ＭＲＡＭセルは、ＭＴＪ２４の可変強磁性層２２の磁気分極方向に従いロジック“１”又はロジック“０”のデータを読み出す。図３（ａ）はロジック“１”を読み出す磁気分極方向を例示した図であり、図３（ｂ）はロジック“０”を読み出す磁気分極方向を例示した図である。
【００３２】
ＭＲＡＭセルの読出し動作は、ＭＴＪ２４の可変強磁性層２２の磁気分極方向に基づく電流の量をセンシングすることにより行われる。ゲートメタル電極２６に一定のトリガー電圧が印加されると、ＭＴＪ２４にトンネリング電流Ｉ１が流れる。このとき、固定強磁性層１８と可変強磁性層２２の磁気分極方向が図３（ａ）のように同一であれば電流Ｉ１の量が増加し、ドレイン領域１４からソース領域１２に流れる電流Ｉ２の量も増加する。逆に、固定強磁性層１８と可変強磁性層２２の磁気分極方向が図３（ｂ）のように逆であれば電流Ｉ１の量が減少し、ドレイン領域１４からソース領域１２に流れる電流Ｉ２の量も減少する。
【００３３】
結果的に、固定強磁性層１８を基準にして可変強磁性層２２の磁気分極方向を同一の方向、逆の方向又は任意の角度に設けることにより、１つのＭＲＡＭセル内に貯蔵されたデータをセンシングすることができるようになる。
【００３４】
図面にはＭＲＡＭセルの書込み動作を示していないが、このような書込み動作はソース領域１２に一定のトリガー電圧が印加された状態で、ゲートメタル電極２６を通じて一定のレベルの電圧が印加されることにより行われる。このとき、ゲートメタル電極２６に印加される電圧の大きさに従って流れる電流の方向により、ＭＴＪ２４の可変強磁性層２２の磁気分極方向が決められる。このように決められた磁気分極方向によりＭＲＡＭセルには各々ロジック“１”又はロジック“０”が書込まれる。
【００３５】
図４は、本発明に係る積層型ＭＲＡＭセルの断面図であり、このようなＭＲＡＭセルは半導体基板３０内に形成されたソース領域３２及びドレイン領域３４と、半導体基板３０の活性領域上に積層されＡｌ２Ｏ３でなる絶縁層３６と、絶縁層３６上に積層されたＭＴＪ４４と、ＭＴＪ４４の上に積層されワードラインと連結されるゲートメタル電極４６とを備えている。ここで、ＭＴＪ４４は固定強磁性層３８上にＡｌ２Ｏ３でなるトンネル酸化膜４０と可変強磁性層４２が繰り返して積層された積層構造を有する。
【００３６】
図４に示したＭＲＡＭセルの書込み／読出し動作は、図３（ａ）及び図３（ｂ）に示したＭＲＡＭセルの動作と同様であるため、具体的な説明は省略する。
【００３７】
図５は、ワードライン電圧の大きさに従い図３（ａ）及び図３（ｂ）のＩ２電流の大きさが変化することを示すグラフである。
【００３８】
ここで、ＭＲＡＭセルのしきい電圧をＶｔｎ、ワードライン電圧をＶＷＬ、電流Ｉ１が流れることができるトンネリング電圧をＶｔｕｎｎｅｌと仮定する。
【００３９】
先ず、ワードラインの動作電圧領域は大きく３つの領域に分けることができる。
【００４０】
４−Ａ区間は、ワードライン電圧ＶＷＬがＭＲＡＭセルのしきい電圧Ｖｔｎに到達できず、チャネルに垂直な方向の電流Ｉ１と水平な方向の電流Ｉ２が全て０の区間である。したがって、４−Ａ区間はワードラインとビットラインに電流が流れることができない区間である。
【００４１】
４−Ｂ区間は、ワードライン電圧ＶＷＬがＭＲＡＭセルのしきい電圧Ｖｔｎを超えてチャネルに水平な方向の電流Ｉ２が発生するが、ゲート酸化膜のトンネリング電圧Ｖｔｕｎｎｅｌに到達できず、電流Ｉ１は未だ０の状態を維持する区間である。したがって、この領域ではＭＴＪの磁気分極方向に拘らず、ゲート電極の電圧によってのみＭＲＡＭセルの電流を制御することになる。
【００４２】
４−Ｃ区間は、ワードライン電圧ＶＷＬがＭＲＡＭセルのしきい電圧Ｖｔｎとトンネリング電圧Ｖｔｕｎｎｅｌを超えて、チャネルに垂直、水平な方向の電流Ｉ１及びＩ２が同時に発生する区間である。したがって、この領域ではＭＴＪ１５の磁気分極方向に従って電流Ｉ１の量が決められ、この電流Ｉ１の量により電流Ｉ２の量を調節することにより、ＭＲＡＭセル内に貯蔵されたデータに該当する量の電流がビットラインに印加されることになる。
【００４３】
図６〜図９は、ＭＴＪの磁気分極方向を４つの段階に分けたＭＲＡＭセルを示す図である。
【００４４】
図６〜図９に示すように、電流Ｉ２ａ、Ｉ２ｂ、Ｉ２ｃ、Ｉ２ｄを感知してＭＴＪの磁気分極方向の差 ０°、６０°、１２０°、１８０°を知った後、１つのＭＲＡＭセルから４つのデータを読み出すということが分かる。
【００４５】
図１０〜図１２は、本発明に係るＭＲＡＭセルの動作領域を示す図である。図１３は、本発明に係るＭＲＡＭセルのワードラインＷＬに印加される電圧に従う動作領域をグラフで示した図である。
【００４６】
以下、ＭＲＡＭセルのワードラインＷＬに印加される電圧に従い図１０及び図１２の電流Ｉ２の大きさが変化することを、図１０〜図１２及び図１３を参照しながら説明する。
【００４７】
ここで、ＭＲＡＭセルのしきい電圧をＶｔｎ、ワードライン電圧をＶＷＬ、電流Ｉ１が流れることができるトンネリング電圧をＶｔｕｎｎｅｌであると仮定する。
【００４８】
先ず、ＭＲＡＭセルのワードライン電圧ＶＷＬに従う動作領域は大きく３つの領域に分けることができる。
【００４９】
図１０及び図１３の５−Ａは、ワードライン電圧ＶＷＬがＭＲＡＭセルのしきい電圧Ｖｔｎに到達できず、チャネルに垂直な方向の電流Ｉ１と水平な方向の電流Ｉ２が全てロジック０の区間である。この区間ではワードラインとビットラインに電流が流れることができない。
【００５０】
図１１及び図１３の５−Ｂ区間は、ワードライン電圧ＶＷＬがＭＲＡＭセルのしきい電圧Ｖｔｎを超えてチャネルに水平な方向の電流Ｉ２が発生するが、トンネル酸化膜のトンネリング電圧Ｖｔｕｎｎｅｌに到達できず電流Ｉ１は未だロジック０の状態を維持する区間である。この区間ではＭＴＪ素子の磁気分極方向に拘らず、ゲートメタル電極の電圧によってのみＭＲＡＭセルの電流の量を制御する。
【００５１】
図１２及び図１３の５−Ｃ区間は、ワードライン電圧ＶＷＬがＭＲＡＭセルのしきい電圧Ｖｔｎとトンネリング電圧Ｖｔｕｎｎｅｌを超えてチャネルに垂直、及び水平な方向の電流Ｉ１及びＩ２が同時に発生する区間である。この区間ではゲートメタル電極に印加される電圧の差に従い磁気分極方向の相対的な差が発生するが、これをＡ、Ｂ、Ｃ、Ｄの段階に示した。
【００５２】
以下に具体的に説明すると、磁気分極方向の相対的な差がＡで一致し、Ｂ、Ｃ、Ｄに進むほど磁気分極方向の差が発生してＤで最も高い抵抗値を有し、Ａで最も小さい抵抗値を有する。
【００５３】
図１３の５−Ｃ区間ではＭＴＪの磁気分極方向に従い電流Ｉ１の量が決められ、電流Ｉ２の量も調節されることになる。したがって、この区間ではＭＲＡＭセルに貯蔵されたデータに該当する量の電流がビットラインに印加されることになる。
【００５４】
図１４は、本発明に係るＭＲＡＭセルを記号で示した図であり、以下では本発明のＭＲＡＭセルを図１４のようなシンボルに代替して表わす。
【００５５】
図１５〜図１８は、本発明に係るＭＲＡＭセルアレイの多様な実施の形態を示す図である。
【００５６】
図１５は、本発明に係るＮＡＮＤ−ＭＲＡＭセルアレイを示す図である。
【００５７】
図１５に示した磁気抵抗ラムのセルアレイは、ビットラインとワードラインに連結されたＭＲＡＭセルグループ及び前記ビットラインに連結されたセンスアンプを含む。そして、このようなセンスアンプはセンスアンプイネーブル信号ＳＥＮの入力に従い増幅されたデータ信号ＳＡ＿ＯＵＴを出力する。
【００５８】
ここで、ＭＲＡＭセルグループはｎ個のＭＲＡＭセル等がソースとドレインとの間の結合で直列に連結され、ｎ個の直列に連結されたＭＲＡＭセル等の一端はビットラインＢＬ（ＢＬ１…ＢＬｎを通称する）に連結され、他の一端はセルプレートＣＰに連結される。
【００５９】
すなわち、ｎ個のＭＲＡＭセルグループ１００−１〜１００−４に含まれた各々のＭＲＡＭセル７−１、７Ａ−１、７Ｂ−１、７Ｃ−１のドレインはビットラインＢＬに連結され、ＭＲＡＭセル等７−ｎ、７Ａ−ｎ、７Ｂ−ｎ，７Ｃ−ｎのソースはセルプレートＣＰに連結される。そして、１つのビットラインＢＬには複数のＭＲＡＭセルグループに連結される。ＭＲＡＭセルグループ１００−１〜１００−４をなすＭＲＡＭセル等のゲートにはワードラインＷＬ（ＷＬ１＿０〜ＷＬｎ＿０、ＷＬ１＿１〜ＷＬｎ＿１を総称する）が連結される。
【００６０】
ここで、１つのＭＲＡＭセルグループ１００−１をなす各々のＭＲＡＭセル７−１…７−ｎと、他のビットラインＢＬに連結されたＭＲＡＭセルグループ１００−２のＭＲＡＭセル等７Ａ−１…７Ａ−ｎは、ワードラインＷＬ１＿０…ＷＬｎ＿０を共通に用いる。さらに、ＭＲＡＭセルグループ１００−３に含まれた各々のＭＲＡＭセル７Ｂ−１…７Ｂ−ｎと、他のビットラインＢＬに連結されたＭＲＡＭセルグループ１００−４の各々のＭＲＡＭセル７Ｃ−１…７Ｃ−ｎもワードラインＷＬ１＿１…ＷＬｎ＿１を共通に用いる。
【００６１】
図１６は、本発明に係るＮＡＮＤ−ＭＲＡＭフォールデッドビットラインセルアレイを示す図である。
【００６２】
図１６に示した磁気抵抗ラムはスイッチング制御信号、ワードライン及びビットライン又はビットラインバーに連結されたＭＲＡＭセルグループ、及び一対のビットラインＢＬとビットラインバーＢＬＢに共通に連結されるセンスアンプＳＡを含む。
【００６３】
ＭＲＡＭセルグループ２００−１、２００−２は、各々ソースとドレインの間の結合でＮＡＮＤ型に直列連結され、スイッチングトランジスタＮ１、Ｎ２の一端がビットラインＢＬとビットラインバーＢＬＢに各々連結されるように構成されている。そして、スイッチングトランジスタＮ１の他の一端とセルプレートＣＰとの間には、ＮＡＮＤ型に直列連結されたＭＲＡＭセル８−１…８−ｎが連結されるように構成されている。さらに、スイッチングトランジスタＮ２の他の一端とセルプレートＣＰとの間には、ＮＡＮＤ型に直列連結されたＭＲＡＭセル８Ｂ−１…８Ｂ−ｎが連結されるように構成される。スイッチングトランジスタＮ１、Ｎ２のゲートにはスイッチング制御信号ＣＳＷ１、ＣＳＷ２が各々印加され、同一のビットラインＢＬとビットラインバーＢＬＢに構成されるＭＲＡＭセル等のゲートにはワードラインＷＬ１…ＷＬｎが共通に印加される。
【００６４】
図１７は、本発明に係る２ＮＡＮＤ−ＭＲＡＭセルアレイを示す図である。
【００６５】
図１７に示した磁気抵抗ラムは、スイッチング制御信号ＣＳＷ３がスイッチングトランジスタＮ３、Ｎ４のゲートに共通に印加されるとの点を除いては、図１６に示した磁気抵抗ラムと同一であるので、詳細な構成の説明は省略する。
【００６６】
図１８は、本発明に係るスイッチング制御ＮＡＮＤ−ＭＲＡＭセルアレイを示す図である。
【００６７】
図１８に示した磁気抵抗ラムはスイッチング制御信号、ワードライン及びビットラインに連結されたＭＲＡＭセルグループと、ビットラインに連結されたセンスアンプを含む。
【００６８】
ＭＲＡＭセルグループ４００−１、４００−２は、各々ソースとドレインとの間の結合でＮＡＮＤ型に直列連結され、スイッチングトランジスタＮ５、Ｎ６の一端が各々のビットラインＢＬ１及びＢＬｎに連結されるように構成されている。スイッチングトランジスタＮ５の他の一端とセルプレートＣＰとの間には、ＮＡＮＤ型に直列連結されたＭＲＡＭセル１０−１…１０−ｎが連結されるように構成されている。スイッチングトランジスタＮ６の他の一端とセルプレートＣＰとの間には、ＮＡＮＤ型に直列連結されたＭＲＡＭセル１０Ｂ−１…１０Ｂ−ｎが連結されるように構成されている。スイッチングトランジスタＮ５、Ｎ６のゲートにはスイッチング制御信号ＣＳＷ４が共通に印加され、各々のビットラインＢＬ１…ＢＬｎに構成されるＭＲＡＭセル等のゲートにはワードラインＷＬ１…ＷＬｎが共通に印加される。
【００６９】
図１９は、前述したように構成されたＭＲＡＭセルアレイの読出し動作時の動作タイミングを示す図である。
【００７０】
ＭＲＡＭセルアレイの読出し動作を、図１５に示したＭＲＡＭセルの動作に基づき説明する。
【００７１】
このような読出し動作は初期区間ｔ０、メモリセル選択区間ｔ１、センスアンプイネーブル区間ｔ２及び読出し終了区間ｔ３に区分される。
【００７２】
初期区間ｔ０では、ビットライン等とワードライン等にはデータを読み出さないローレベル電圧が維持され、センスアンプはディスエーブル状態である。
【００７３】
メモリセル選択区間ｔ１では、ＭＲＡＭセルに貯蔵されたデータを読み出すため、選択されたワードラインＷＬには図５の４−Ｃ領域で動作することができるよう大きなワードライン電圧を印加し、非選択ワードラインには図５の４−Ｂ領域で動作することができるよう小さいワードライン電圧を印加する。ここで、選択されたワードラインには大きなワードライン電圧が印加されるため電流Ｉ１と電流Ｉ２が全て発生し、ＭＴＪの磁気分極方向に従ってセルに貯蔵されたデータを読み出すことができるようになる。
【００７４】
したがって、選択されたワードラインと連結されたＭＲＡＭに貯蔵されたデータがビットラインに印加されるようになり、選択されたＭＲＡＭセルのデータがビットラインＢＬに連結されたセンスアンプＳＡに出力される。このように、該当ＭＲＡＭセルに貯蔵されたデータに該当する量の電流がビットラインＢＬに出力される。このように、ビットラインＢＬにセンシングされるのに十分な量の電流が出力されると、センスアンプイネーブル区間ｔ２に進入する。
【００７５】
センスアンプイネーブル区間ｔ２では、センスアンプイネーブル信号ＳＥＮが一定のレベルでセンスアンプＳＡに印加されると、センスアンプＳＡはビットラインＢＬに印加されたデータをセンシングしてセンシングされたデータＳＡ＿ＯＵＴを出力する。結局、ビットラインＢＬに供給される電流の量によりセンスアンプＳＡは複数のデータをセンシングする。センスアンプＳＡにはセンスアンプイネーブル信号ＳＥＮが印加され、設定された出力時間が超過すると終了区間ｔ３に進入する。
【００７６】
終了区間ｔ３ではワードラインＷＬとビットラインＢＬを選択するための信号と、センスアンプをイネーブルするための信号ＳＥＮが初期区間ｔ０状態に戻る。したがって、ＭＲＡＭセルに貯蔵されたデータに対応する電流が該当ビットラインＢＬに出力されることが中止され、センシングされたデータＳＡ＿ＯＵＴの出力も中止される。
【００７７】
ここで、図１６及び図１７に示したビットラインバーＢＬＢに連結されるＭＲＡＭセルには、ビットラインＢＬに印加されるデータと逆のデータが印加されることになる。すなわち、ビットラインバーＢＬＢにはビットラインＢＬに印加されたロジックデータと逆の値の電流が流れ、該当センスアンプＳＡはビットラインバーＢＬＢに流れる電流を基準にしてデータをセンシングする。
【００７８】
図２０は、２つの多重データのレベルを検出することができるＭＲＡＭセルアレイの書込み動作時の動作タイミングを示す図である。
【００７９】
このような書込み動作は初期区間ｔ０、メモリセル選択区間ｔ１及び書込み終了区間ｔ２に区分される。
【００８０】
初期区間ｔ０では、選択されるワードラインＷＬと選択されないワードラインＷＬには同様にグラウンド電圧が印加され、書込み動作ｔ１に進入するに従って選択されたワードラインＷＬには一定の電流を印加するための電圧が印加される。
【００８１】
すなわち、書込み区間ｔ１では選択されたワードラインＷＬには書込みに十分なビットライン電流とワードライン電流が流れるよう、大きなワードライン電圧を印加して大きな電流を流すようにする。非選択ワードラインＷＬには書込みに必要なワードライン電流が流れないようビットライン電流を大きくする。すなわち、ビットラインＢＬに書込みのための電圧を印加し、セルプレートＣＰとビットラインＢＬとの間に流れる電流方向により可変強磁性層の磁気分極方向を決める。このように決められたＭＴＪの磁気分極方向に従いＭＲＡＭセルにデータを書き込む。このように、ＭＲＡＭセルにデータを書き込むための時間は書込み区間ｔ１で保障され、そのあと書込み終了区間ｔ２でワードラインにはグラウンド電圧が印加される。
【００８２】
図２１は、本発明に係るＭＲＡＭセルアレイとＭＴＪの磁気分極方向の差による４つの多重データのレベルを検出する多重データ検出回路を示す図である。
【００８３】
先ず、図２１に示した磁気抵抗ラムはビットラインＢＬ１とセルプレートＣＰとの間にＮＡＮＤ型に直列接続され、各々のゲート端子にワードラインＷＬ１〜ＷＬｎの信号が印加される複数のＭＲＡＭセル５−１〜５−ｎと、ビットラインＢＬ１に連結された多重データ検出回路１００を含む。
【００８４】
多重データ検出回路１００は、ビットラインＢＬ１に連結された電流−電圧変換器１１０、電流−電圧変換器１１０に連結されたセンスアンプ１２０、１３０、１４０、及びセンスアンプ１２０、１３０、１４０に連結されたデータインコーダ１５０で構成されている。
【００８５】
ＭＲＡＭセル５−１のドレイン端子はビットラインＢＬ１に連結され、そのソース端子はＭＲＡＭセル５−２のドレイン端子に連結される方法でｎ個のＭＲＡＭセル５−１〜５−ｎが互いに直列に接続され、最終のＭＲＡＭセル５−ｎのソース端子はセルプレートＣＰに連結される。なお、ＭＲＡＭセル５−１〜５−ｎのゲート端子は各々別のワードラインＷＬ１〜ＷＬｎの信号が印加される。
【００８６】
ビットラインＢＬ１に連結された電流−電圧変換器１１０は、ＭＲＡＭセル５−１〜５−ｎに流れる電流を電圧に変換した後、ＭＴＪの磁気分極方向の差に従う多重データを検出し各々の別の基準レベルＲｅｆ＿ａ、Ｒｅｆ＿ｂ、Ｒｅｆ＿ｃを有するセンスアンプ１２０、１３０、１４０に伝達する。
【００８７】
このように各々の別の基準電圧Ｒｅｆ＿ａ、Ｒｅｆ＿ｂ、Ｒｅｆ＿ｃを有するセンスアンプ１２０、１３０、１４０は、磁気分極方向の差による多重データを利用して基準レベルＲｅｆ＿ａ、Ｒｅｆ＿ｂ、Ｒｅｆ＿ｃに伴うデータＤ１、Ｄ２、Ｄ３を生成し、データインコーダ１５０に伝達する。
【００８８】
次に、データインコーダ１５０はセンスアンプ１２０、１３０、１４０から伝達されたデータＤ１、Ｄ２、Ｄ３をインコーディングして２ビットデータを出力する。
【００８９】
以下、前述のデータインコーダ１５０で２ビットデータが生成される過程を、図２２〜図２４を参照しながら説明する。
【００９０】
先ず、図２２はＭＴＪの磁気分極方向の差による４つの多重データＡ、Ｂ、Ｃ、Ｄと基準電圧Ｒｅｆ＿ａ、Ｒｅｆ＿ｂ、Ｒｅｆ＿ｃの関係を示すグラフである。
【００９１】
図２３は、基準電圧Ｒｅｆ＿ａ、Ｒｅｆ＿ｂ、Ｒｅｆ＿ｃに伴う３つのデータＤ１、Ｄ２、Ｄ３の値と、データＤ１、Ｄ２、Ｄ３をエンコーディングして生成したＸ、Ｙの２ビットデータの値を示すテーブルである。
【００９２】
図２４は、データＤ１、Ｄ２、Ｄ３をエンコーディングして２ビットデータＸ、Ｙを生成するデータエンコーダ１５０の回路図である。
【００９３】
図２４に示したデータエンコーダ１５０は、データＤ１、Ｄ２を論理和してデータＸを出力するＡＮＤゲートＡＮＤ１と、データＤ１、Ｄ２、Ｄ３を論理和してデータＹを出力する論理回路１５２で構成されている。
【００９４】
論理回路１５２は、データＤ１、Ｄ２、Ｄ３をＡＮＤ組み合わせるＡＮＤゲートＡＮＤ２と、データＤ２、Ｄ３を反転させるインバータＩ１及びＩ２と、データＤ１とインバータＩ１、Ｉ２の出力信号等をＡＮＤ組み合わせるＡＮＤゲートＡＮＤ３と、ＡＮＤゲートＡＮＤ２及びＡＮＤ３の出力信号等をＯＲ組み合わせてデータＹを出力するＯＲゲートＯＲ１で構成されている。
【００９５】
前述の図２４に示したデータエンコーダ１５０の出力である２ビットデータＸ、Ｙの値は、図２３に示したテーブルを見ると正確に分かる。
【００９６】
次に、図２５を参照してＭＲＡＭセルアレイと８つの多重データレベルを検出することができる多重データ検出回路を説明する。
【００９７】
図２５は、８つの多重データのレベルを検出する多重データ検出回路２００の構成を除いては、図２１に示したＭＲＡＭセルアレイと同一である。
【００９８】
図２５に示した多重データ検出回路２００は、ビットラインＢＬ１に連結された電流−電圧変換器２１０、電流−電圧変換器２１０に連結された７つのセンスアンプ２２０〜２８０、及び７つのセンスアンプ２２０〜２８０に連結されたデータエンコーダ２９０で構成されている。
【００９９】
電流−電圧変換器２１０は、望むＭＲＡＭセルに流れる電流を電圧に変換してＭＴＪの磁気分極方向の差による多重データＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇを検出し、互いに異なる基準電圧Ｒｅｆ＿ａ〜Ｒｅｆ＿ｇを有するセンスアンプ２２０〜２８０に伝達する。
【０１００】
このように、各々別の基準電圧Ｒｅｆ＿ａ〜Ｒｅｆ＿ｇを有するセンスアンプ２２０〜２８０は、電流−電圧変換器２１０から伝達される磁気分極方向の差による多重データを利用し、基準レベルＲｅｆ＿ａ〜Ｒｅｆ＿ｇに伴うデータＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７を生成してデータエンコーダ２９０に伝達する。
【０１０１】
データエンコーダ２９０は、センスアンプ２２０〜２８０から伝達されたデータＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７をエンコーディングし３ビットデータを生成して出力する。
【０１０２】
以下、前述のデータエンコーダ２９０で３ビットデータが生成される過程を、図２６〜図２８を参照しながら説明する。
【０１０３】
先ず、図２６はＭＴＪの磁気分極方向の差による８つの多重データＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈと、これを検出するための基準電圧Ｒｅｆ＿ａ、Ｒｅｆ＿ｂ、Ｒｅｆ＿ｃ、Ｒｅｆ＿ｄ、Ｒｅｆ＿ｅ、Ｒｅｆ＿ｆ、Ｒｅｆ＿ｇの関係を示すグラフである。
【０１０４】
図２７は、基準電圧Ｒｅｆ＿ａ、Ｒｅｆ＿ｂ、Ｒｅｆ＿ｃ、Ｒｅｆ＿ｄ、Ｒｅｆ＿ｅ、Ｒｅｆ＿ｆ、Ｒｅｆ＿ｇに伴うデータＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７の値と、データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７をエンコーディングして生成したＸ、Ｙ、Ｚの３ビットデータの値を示すテーブルである。
【０１０５】
図２８は、データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７をエンコーディングしＸ、Ｙ、Ｚの３ビットデータを生成するためのデータエンコーダ２９０のロジック回路図である。
【０１０６】
図２８に示したデータエンコーダ２９０は、データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７をエンコーディングしてデータＸを生成する第１のロジック回路２９２と、データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７をエンコーディングしてデータＹを生成する第２のロジック回路２９４と、データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７をエンコーディングしてデータＺを生成する第３のロジック回路２９６で構成されている。
【０１０７】
第１のロジック回路２９２において、ＡＮＤゲートＡＮＤ１２はデータＤ１、Ｄ２、Ｄ３、Ｄ４をＡＮＤ組み合わせるＡＮＤゲートＡＮＤ１１、データＤ５、Ｄ６をＡＮＤ組み合わせる。インバータＩ１１、Ｉ１２はデータＤ６、Ｄ７を反転させる。ＡＮＤゲートＡＮＤ１３は、インバータＩ１１、Ｉ１２の出力信号等をＡＮＤ組み合わせる。ＯＲゲートＯＲ１１は、ＡＮＤゲートＡＮＤ１２、ＡＮＤ１３の出力信号等はＯＲ組み合わせる。ＡＮＤゲートＡＮＤ１４は、ＡＮＤゲートＡＮＤ１１とＯＲゲートＯＲ１１の出力信号等をＡＮＤ組み合わせてデータＸを出力する。
【０１０８】
第２のロジック回路２９４において、ＡＮＤゲートＡＮＤ１６はデータＤ１、Ｄ２をＡＮＤ組み合わせるＡＮＤゲートＡＮＤ１５、データＤ３、Ｄ４、Ｄ５、Ｄ６をＡＮＤ組み合わせる。インバータＩ１３、Ｉ１４、Ｉ１５、Ｉ１６はデータＤ４、Ｄ５、Ｄ６、Ｄ７を反転させる。ＡＮＤゲートＡＮＤ１７は、インバータＩ１３、Ｉ１４、Ｉ１５、Ｉ１６の出力信号等をＡＮＤ組み合わせる。ＯＲゲートＯＲ１２は、ＡＮＤゲートＡＮＤ１６、ＡＮＤ１７の出力信号等をＯＲ組み合わせる。ＡＮＤゲートＡＮＤ１８は、ＯＲゲートＯＲ１２とＡＮＤゲートＡＮＤ１５の出力信号等を論理和してデータＹを出力する。
【０１０９】
第３のロジック回路２９６において、ＡＮＤゲートＡＮＤ１９は、データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５をＡＮＤ組み合わせる。インバータＩ１７、Ｉ１８は、データＤ６、Ｄ７を反転させる。ＡＮＤゲートＡＮＤ２０は、インバータＩ１７、Ｉ１８の出力信号等をＡＮＤ組み合わせる。ＡＮＤゲートＡＮＤ２１は、データＤ６、Ｄ７をＡＮＤ組み合わせる。ＯＲゲートＯＲ１３は、ＡＮＤゲートＡＮＤ２０、ＡＮＤ２１の出力信号等をＯＲ組み合わせる。ＡＮＤゲートＡＮＤ２２は、ＯＲゲートＯＲ１３とＡＮＤゲートＡＮＤ１９の出力信号等をＡＮＤ組み合わせる。インバータＩ１９、Ｉ２０、Ｉ２１、Ｉ２２は、データＤ４、Ｄ５、Ｄ６、Ｄ７を反転させる。ＡＮＤゲートＡＮＤ２３は、データＤ１とインバータＩ１９、Ｉ２０、Ｉ２１、Ｉ２２の出力信号等をＡＮＤ組み合わせる。インバータＩ２３、Ｉ２４は、データＤ２、Ｄ３を反転させる。ＡＮＤゲートＡＮＤ２４は、インバータＩ２３、Ｉ２４の出力信号等はＡＮＤ組み合わせる。ＡＮＤゲートＡＮＤ２５は、データＤ２、Ｄ３をＡＮＤ組み合わせる。ＯＲゲートＯＲ１４は、ＡＮＤゲートＡＮＤ２４、ＡＮＤ２５の出力信号等をＯＲ組み合わせる。ＡＮＤゲートＡＮＤ２６は、ＡＮＤゲートＡＮＤ２３とＯＲゲートＯＲ２６の出力信号等を論理和する。ＯＲゲートＯＲ１５は、ＡＮＤゲートＡＮＤ２２、ＡＮＤ２６の出力信号等を論理和してデータＺを出力する。
【０１１０】
前述の図２８に示したデータエンコーダ２９０の出力であるデータＸ、Ｙ、Ｚの値は、図２７に示したテーブルを見ると正確に分かる。
【０１１１】
図２９〜図３２は、互いに異なるＭＲＡＭセルアレイを有する磁気抵抗ラムを示す。
【０１１２】
図２９〜図３２に示した磁気抵抗ラムは、図１５〜図２４に示したセンスアンプの代わりにＭＴＪの磁気分極方向の差による多重データのレベルを検出する多重データ検出回路が連結されている点を除いては、図１５〜図１８に示した磁気抵抗ラムと同一の構造を有する。したがって、図２１〜図２４に示した磁気抵抗ラムの詳細な構成の説明は省略する。
【０１１３】
また、図２９〜図３２に示した多重データ検出回路は、図２１及び図２５に示した多重データ検出回路と同一の構成を有する。
【０１１４】
図３３は、４つの多重データＡ、Ｂ、Ｃ、Ｄを検出することができるＭＲＡＭセルアレイの読出し動作時の動作タイミングを示す。
【０１１５】
このような読出し動作は、初期区間ｔ０、メモリセル選択区間ｔ１、センスアンプイネーブル区間ｔ２及び読出し終了区間ｔ３に区分される。
【０１１６】
初期区間ｔ０では、ビットライン等とワードライン等にはデータを読み出さないようローレベル電圧が維持され、センスアンプはディスエーブル状態にある。
【０１１７】
メモリセル選択区間ｔ１では、選択されたワードラインＷＬには図１３の５−Ｃ領域で動作することができるよう大きなワードライン電圧を印加して磁気分極方向の差を有するようにする。非選択ワードラインＷＬには、図１３の５−Ｂ領域で動作することができるよう小さいワードライン電圧を印加する。ここで、選択されたワードラインには大きなワードライン電圧が印加されるため電流Ｉ１と電流Ｉ２が全て発生し、ＭＴＪの磁気分極方向に従いセルに貯蔵されたデータを読み出すことができるようになる。
【０１１８】
非選択されたワードラインには小さいワードライン電圧が印加されるため、図１３の５−Ｂ領域の電流Ｉ２のみ発生しＭＴＪの磁気分極方向に拘らずＭＲＡＭセルがターンオンされた状態になる。したがって、選択されたワードラインＷＬと連結されたＭＲＡＭセルに貯蔵されたデータに該当する量の電流がビットラインに印加されることになる。このように、該当ＭＲＡＭセルに貯蔵されたデータに該当する量の電流がビットラインＢＬに印加されると、センスアンプイネーブル区間ｔ２に進入する。
【０１１９】
センスアンプイネーブル区間ｔ２では、ビットラインＢＬにデータを読み出すための十分な量の電流が流れると、多重データ検出回路のセンスアンプを活性化するためのセンスアンプ活性化信号ＳＥＮがｔ２の開始時点でセンスアンプに印加される。そして、このセンスアンプ活性化信号ＳＥＮによりセンスアンプＳＡａ、ＳＡｂ、ＳＡｃの出力信号が発生することになり、これにより２ビットデータＸ、Ｙが発生する。
【０１２０】
読出し終了区間ｔ３で次のサイクルを準備する。図３４は、４つの多重データＡ、Ｂ、Ｃ、Ｄのレベルを検出することができるＭＲＡＭセルアレイの書込み（Ｗｒｉｔｅ）動作時の動作タイミングを示す。
【０１２１】
書込み動作は、初期区間ｔ０、メモリセル選択区間ｔ１及び書込み終了区間ｔ２に区分される。
【０１２２】
初期区間ｔ０では、選択されるワードラインＷＬと選択されないワードラインＷＬには同様にグラウンド電圧が印加され、メモリセル選択区間ｔ１に侵入しながら選択されたワードラインＷＬには電圧が印加される。
【０１２３】
メモリセル選択区間ｔ１では、選択されたワードラインＷＬには書込みに十分なビットライン電流とワードライン電流が流れるよう、大きなワードライン電圧を印加して大きな電流を流すようにする。非選択ワードラインＷＬには書込みに必要なワードライン電流が流れないようビットライン電流を大きくする。すなわち、ビットラインＢＬに書込みのためのＡ、Ｂ、Ｃ、Ｄの各々異なる電圧を印加し、ビットラインＢＬとセルプレートＣＰとの間の電流方向によるＭＴＪの磁気分極方向の差によりＭＲＡＭセルにデータを書き込むことになる。
【０１２４】
その後、書込み終了区間ｔ２でワードラインにはグラウンド電圧が印加される。
【０１２５】
前述したように、ワードラインＷＬ電流とビットラインＢＬ電流の方向により磁気分極方向が決められることになる。ビットラインＢＬ電流方向は一方向に一定にし、ワードラインＷＬ電流方向を変えて磁気分極方向が決められるようにする。このように、ロジック０のワードラインＷＬ電流方向が決められると、ロジック０を書き込むＭＲＡＭセルのビットラインＢＬのみ電流を送り出して書き込む。逆に、ロジック１のワードラインＷＬ電流方向が決められると、ロジック１を書き込むＭＲＡＭセルのビットラインＢＬにのみ電流を送り出して書き込む。結果的に、ワードラインＷＬとビットラインＢＬ電流方向により磁気分極方向が少しずつ異なって調節されることにより、各々のＭＲＡＭセルには複数のデータが書き込まれることになる。
【０１２６】
本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものである。当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能であり、このような改良・変更等も、本発明の技術的範囲に属することは言うまでもない。
【符号の説明】
【０１２７】
２ 可変強磁性層
３ トンネル酸化膜
４ 固定強磁性層
１０、３０ 半導体基板
１２、３２ ソース領域
１４、３４ ドレイン領域
１６、３６ 絶縁層
１８、３８ 固定強磁性層
２０、４０ トンネル酸化膜
２２、４２ 可変強磁性層
２４、４４ ＭＴＪ
２６、４６ ゲートメタル電極
【特許請求の範囲】
【請求項１】
１つのビットラインとセルプレートとの間に直列連結され、各々のゲートに複数のワードラインの信号が印加されるＭＲＡＭセルグループ、及び前記１つのビットラインに連結されセンスアンプイネーブル信号が印加されると、前記ビットラインに印加されたデータをセンシングするセンスアンプを備えていることを特徴とする磁気抵抗ラム。
【請求項２】
前記ＭＲＡＭセルグループは、複数のＭＲＡＭセルで構成されて複数のビットラインに連結され、前記複数のビットラインの各々は、少なくとも１つ以上のＭＲＡＭセルグループと連結されていることを特徴とする請求項１に記載の磁気抵抗ラム。
【請求項３】
スイッチング制御信号により、前記ＭＲＡＭセルグループの駆動を制御するスイッチング手段をさらに備えていることを特徴とする請求項１に記載の磁気抵抗ラム。
【請求項４】
前記ＭＲＡＭセルは、半導体基板の活性領域に備えられたソース領域及びドレイン領域、半導体基板のチャネル領域に積層される絶縁層、前記絶縁層の上に積層されたＭＴＪでなるＭＲＡＭセルを備え、前記ＭＲＡＭセルのワードラインに印加される電圧の大きさに従い前記ＭＴＪに流れる電流を調節し、前記ＭＲＡＭセルに／からデータを書き込む／読み出すことを特徴とする請求項１に記載の磁気抵抗ラム。
【請求項５】
前記ＭＴＪは、前記絶縁層上に形成される固定強磁性層と、前記固定強磁性層上に繰り返して交互に積層される複数のトンネル酸化膜、及び複数の可変強磁性層で構成されていることを特徴とする請求項４に記載の磁気抵抗ラム。
【請求項６】
ビットラインとセルプレートとの間に直列連結され、各々のゲートに複数のワードラインの信号が印加される第１のＭＲＡＭセルグループ、ビットラインバーとセルプレートとの間に各々のドレイン及びソースがＮＡＮＤ型に直列連結され、各々のゲートが前記互いに異なるワードラインに共通に連結された第２のＭＲＡＭセルグループ、及び前記ビットラインと前記ビットラインバーに共通に連結されセンスアンプイネーブル信号が印加されると、前記ビットラインと前記ビットラインバーに印加されたデータをセンシングするセンスアンプを備えていることを特徴とする磁気抵抗ラム。
【請求項７】
前記第１及び第２のＭＲＡＭセルグループは各々複数のＭＲＡＭセルで構成され、前記ビットライン及び前記ビットラインバーは、少なくとも１つ以上の第１及び第２のＭＲＡＭセルグループと各々連結されていることを特徴とする請求項６に記載の磁気抵抗ラム。
【請求項８】
第１のスイッチング制御信号により、前記第１のＭＲＡＭセルグループの駆動を制御する第１のスイッチング手段、及び第２のスイッチング制御信号により、前記第２のＭＲＡＭセルグループの駆動を制御する第２のスイッチング手段をさらに備えていることを特徴とする請求項６に記載の磁気抵抗ラム。
【請求項９】
スイッチング制御信号により、前記第１のＭＲＡＭセルグループの駆動を制御する第３のスイッチング手段、及び前記スイッチング制御信号により、前記第２のＭＲＡＭセルグループの駆動を制御する第４のスイッチング手段をさらに備えていることを特徴とする請求項６に記載の磁気抵抗ラム。
【請求項１０】
前記第１及び第２のＭＲＡＭセルグループ内の各々のＭＲＡＭセルは、半導体基板の活性領域に備えられたソース領域及びドレイン領域、半導体基板のチャネル領域に積層される絶縁層、前記絶縁層の上に積層されたＭＴＪでなるＭＲＡＭセルを備え、前記ＭＲＡＭセルのワードラインに印加される電圧の大きさに従い前記ＭＴＪに流れる電流を調節し、前記ＭＲＡＭセルに／からデータを書き込む／読み出すことを特徴とする請求項６に記載の磁気抵抗ラム。
【請求項１１】
前記ＭＴＪは、前記絶縁層上に形成される固定強磁性層と、前記固定強磁性層上に繰り返して交互に積層される複数のトンネル酸化膜、及び複数の可変強磁性層で構成されていることを特徴とする請求項１０に記載の磁気抵抗ラム。
【請求項１２】
ビットラインとセルプレートとの間にＮＡＮＤ型に直列接続され、各々のゲート端子に複数のワードラインの信号が印加されるＭＲＡＭセルグループ、及び前記ビットラインに接続され前記ＭＲＡＭセルグループから伝達される電流を電圧に変換した後、前記ＭＲＡＭセルグループ内のＭＴＪの磁気分極方向の差による多重データを検出する多重データ検出回路を備えていることを特徴とする磁気抵抗ラム。
【請求項１３】
前記ＭＲＡＭセルグループは、複数のＭＲＡＭセルで構成されて複数のビットラインに連結され、前記複数のビットラインの各々は、少なくとも１つ以上のＭＲＡＭセルグループと連結されていることを特徴とする請求項１２に記載の磁気抵抗ラム。
【請求項１４】
スイッチング制御信号により、前記ＭＲＡＭセルグループの駆動を制御するスイッチング手段をさらに備えていることを特徴とする請求項１２に記載の磁気抵抗ラム。
【請求項１５】
前記ＭＲＡＭセルグループ内の各々のＭＲＡＭセルは、半導体基板の活性領域に備えられたソース領域及びドレイン領域、半導体基板のチャネル領域に積層される絶縁層、前記絶縁層の上に積層されたＭＴＪでなるＭＲＡＭセルを備え、前記ＭＲＡＭセルのワードラインに印加される電圧の大きさに従い前記ＭＴＪに流れる電流を調節し、前記ＭＲＡＭセルに／からデータを書き込む／読み出すことを特徴とする請求項１２に記載の磁気抵抗ラム。
【請求項１６】
前記ＭＴＪは、前記絶縁層上に形成される固定強磁性層と、前記固定強磁性層上に繰り返して交互に積層される複数のトンネル酸化膜、及び複数の可変強磁性層で構成されていることを特徴とする請求項１５に記載の磁気抵抗ラム。
【請求項１７】
前記多重データ検出回路は、前記ＭＲＡＭセルグループに流れる電流を電圧に変換した後、前記ＭＴＪの磁気分極方向の差による多重データを生成する電流−電圧変換部、前記電流−電圧変換部から生成された前記多重データと互いに異なる値を有する基準電圧を利用し、複数のデータを生成して増幅するセンスアンプ、及び前記センスアンプから生成された前記複数のデータをインコーディングし、所定個数のデータを生成するデータインコーダを備えていることを特徴とする請求項１２に記載の磁気抵抗ラム。
【請求項１８】
前記電流−電圧変換部は、前記ＭＲＡＭセルグループに流れる電流を電圧に変換した後、前記ＭＴＪの磁気分極方向の差による４つの多重データを生成することを特徴とする請求項１７に記載の磁気抵抗ラム。
【請求項１９】
前記センスアンプは、前記電流−電圧変換部から生成された前記多重データと前記互いに異なる値を有する基準電圧を利用し、３ビットデータを生成して増幅することを特徴とする請求項１７に記載の磁気抵抗ラム。
【請求項２０】
前記データインコーダは、前記３ビットデータをインコーディングし、最終の２ビットのデータに生成することを特徴とする請求項１９に記載の磁気抵抗ラム。
【請求項２１】
前記データインコーダは、前記３ビットデータのうち第１及び第２のデータを論理和し、前記最終の２ビットデータのうち１つを生成する論理素子、及び前記３ビットデータを論理和し、前記最終の２ビットデータのうち他の１つを生成する論理回路で構成されていることを特徴とする請求項１９に記載の磁気抵抗ラム。
【請求項２２】
前記電流−電圧変換部は、前記ＭＲＡＭセルに流れる電流を電圧に変換した後、前記ＭＴＪの磁気分極方向の差による８つの多重データを生成することを特徴とする請求項１７に記載の磁気抵抗ラム。
【請求項２３】
前記センスアンプは、前記電流−電圧変換部から生成された前記多重データと前記互いに異なる値を有する基準電圧を利用し、７ビットデータを生成して増幅することを特徴とする請求項１７に記載の磁気抵抗ラム。
【請求項２４】
前記データインコーダは、前記７ビットデータをインコーディングし、最終の３ビットのデータを各々生成する第１〜第３の論理回路で構成されていることを特徴とする請求項２３に記載の磁気抵抗ラム。
【請求項２５】
ビットラインとセルプレートとの間にＮＡＮＤ型に直列接続され、各々のゲート端子に複数のワードラインの信号が印加される第１のＭＲＡＭセルグループ、ビットラインバーとセルプレートとの間にＮＡＮＤ型に直列接続され、各々のゲート端子に複数のワードラインの信号が印加される第２のＭＲＡＭセルグループ、前記ビットラインと前記ビットラインバーに共通に接続され、前記第１及び第２のＭＲＡＭセルグループに流れる電流を電圧に変換した後、前記第１及び第２のＭＲＡＭセルグループ内のＭＴＪの磁気分極方向の差による多重データを検出する多重データ検出回路を備えていることを特徴とする磁気抵抗ラム。
【請求項２６】
前記第１及び第２のＭＲＡＭセルグループは、各々複数のＭＲＡＭセルで構成され、前記ビットライン及び前記ビットラインバーは、少なくとも１つ以上の第１及び第２のＭＲＡＭセルグループと各々連結されていることを特徴とする請求項２５に記載の磁気抵抗ラム。
【請求項２７】
第１のスイッチング制御信号により、前記第１のＭＲＡＭセルグループの駆動を制御する第１スイッチング手段、及び第２のスイッチング制御信号により、前記第２のＭＲＡＭセルグループの駆動を制御する第２のスイッチング手段をさらに備えていることを特徴とする請求項２５に記載の磁気抵抗ラム。
【請求項２８】
スイッチング制御信号により、前記第１のＭＲＡＭセルグループの駆動を制御する第３のスイッチング手段、及び前記スイッチング制御信号により、前記第２のＭＲＡＭセルグループの駆動を制御する第４のスイッチング手段をさらに備えていることを特徴とする請求項２５に記載の磁気抵抗ラム。
【請求項２９】
前記第１及び第２のＭＲＡＭセルグループの各々のＭＲＡＭセルは、半導体基板の活性領域に備えられたソース領域及びドレイン領域、半導体基板のチャネル領域に積層される絶縁層、前記絶縁層の上に積層されたＭＴＪでなるＭＲＡＭセルを備え、前記ＭＲＡＭセルのワードラインに印加される電圧の大きさに従い前記ＭＴＪに流れる電流を調節し、前記ＭＲＡＭセルに／からデータを書き込む／読み出すことを特徴とする請求項２５に記載の磁気抵抗ラム。
【請求項３０】
前記ＭＴＪは、前記絶縁層上に形成される固定強磁性層と、前記固定強磁性層上に繰り返して交互に積層される複数のトンネル酸化膜、及び複数の可変強磁性層で構成されていることを特徴とする請求項２９に記載の磁気抵抗ラム。
【請求項３１】
前記多重データ検出回路は、前記第１及び第２のＭＲＡＭセルグループに流れる電流を電圧に変換した後、前記ＭＴＪの磁気分極方向の差による多重データを生成する電流−電圧変換部、前記電流−電圧変換部から生成された前記多重データと互いに異なる値を有する基準電圧を利用し、複数のデータを生成して増幅するセンスアンプ、及び前記センスアンプから生成された前記複数のデータをインコーディングし、所定個数のデータを生成するデータインコーダを備えていることを特徴とする請求項２５に記載の磁気抵抗ラム。
【請求項３２】
前記電流−電圧変換部は、前記第１及び第２のＭＲＡＭセルグループに流れる電流を電圧に変換した後、前記ＭＴＪの磁気分極方向の差による４つの多重データを生成することを特徴とする請求項３１に記載の磁気抵抗ラム。
【請求項３３】
前記センスアンプは、前記電流−電圧変換部から生成された前記多重データと前記互いに異なる値を有する基準電圧を利用し、３ビットデータを生成して増幅することを特徴とする請求項３１に記載の磁気抵抗ラム。
【請求項３４】
前記データインコーダは、前記３ビットデータをインコーディングし、最終の２ビットのデータに生成することを特徴とする請求項３３に記載の磁気抵抗ラム。
【請求項３５】
前記データインコーダは、前記３ビットデータのうち第１及び第２のデータを論理和し、前記最終の２ビットデータのうち１つを生成する論理素子、及び前記３ビットデータを論理和し、前記最終の２ビットデータのうち他の１つを生成する論理回路で構成されていることを特徴とする請求項３３に記載の磁気抵抗ラム。
【請求項３６】
前記電流−電圧変換部は、前記第１及び第２のＭＲＡＭセルグループに流れる電流を電圧に変換した後、前記ＭＴＪの磁気分極方向の差による８つの多重データを生成することを特徴とする請求項３１に記載の磁気抵抗ラム。
【請求項３７】
前記センスアンプは、前記電流−電圧変換部から出力された前記多重データと前記互いに異なる値を有する基準電圧を利用し、７ビットデータを生成して増幅することを特徴とする請求項３１に記載の磁気抵抗ラム。
【請求項３８】
前記データインコーダは、前記７ビットデータをインコーディングし、最終の３ビットのデータに生成する第１〜第３の論理回路で構成されていることを特徴とする請求項３７に記載の磁気抵抗ラム。
【請求項１】
１つのビットラインとセルプレートとの間に直列連結され、各々のゲートに複数のワードラインの信号が印加されるＭＲＡＭセルグループ、及び前記１つのビットラインに連結されセンスアンプイネーブル信号が印加されると、前記ビットラインに印加されたデータをセンシングするセンスアンプを備えていることを特徴とする磁気抵抗ラム。
【請求項２】
前記ＭＲＡＭセルグループは、複数のＭＲＡＭセルで構成されて複数のビットラインに連結され、前記複数のビットラインの各々は、少なくとも１つ以上のＭＲＡＭセルグループと連結されていることを特徴とする請求項１に記載の磁気抵抗ラム。
【請求項３】
スイッチング制御信号により、前記ＭＲＡＭセルグループの駆動を制御するスイッチング手段をさらに備えていることを特徴とする請求項１に記載の磁気抵抗ラム。
【請求項４】
前記ＭＲＡＭセルは、半導体基板の活性領域に備えられたソース領域及びドレイン領域、半導体基板のチャネル領域に積層される絶縁層、前記絶縁層の上に積層されたＭＴＪでなるＭＲＡＭセルを備え、前記ＭＲＡＭセルのワードラインに印加される電圧の大きさに従い前記ＭＴＪに流れる電流を調節し、前記ＭＲＡＭセルに／からデータを書き込む／読み出すことを特徴とする請求項１に記載の磁気抵抗ラム。
【請求項５】
前記ＭＴＪは、前記絶縁層上に形成される固定強磁性層と、前記固定強磁性層上に繰り返して交互に積層される複数のトンネル酸化膜、及び複数の可変強磁性層で構成されていることを特徴とする請求項４に記載の磁気抵抗ラム。
【請求項６】
ビットラインとセルプレートとの間に直列連結され、各々のゲートに複数のワードラインの信号が印加される第１のＭＲＡＭセルグループ、ビットラインバーとセルプレートとの間に各々のドレイン及びソースがＮＡＮＤ型に直列連結され、各々のゲートが前記互いに異なるワードラインに共通に連結された第２のＭＲＡＭセルグループ、及び前記ビットラインと前記ビットラインバーに共通に連結されセンスアンプイネーブル信号が印加されると、前記ビットラインと前記ビットラインバーに印加されたデータをセンシングするセンスアンプを備えていることを特徴とする磁気抵抗ラム。
【請求項７】
前記第１及び第２のＭＲＡＭセルグループは各々複数のＭＲＡＭセルで構成され、前記ビットライン及び前記ビットラインバーは、少なくとも１つ以上の第１及び第２のＭＲＡＭセルグループと各々連結されていることを特徴とする請求項６に記載の磁気抵抗ラム。
【請求項８】
第１のスイッチング制御信号により、前記第１のＭＲＡＭセルグループの駆動を制御する第１のスイッチング手段、及び第２のスイッチング制御信号により、前記第２のＭＲＡＭセルグループの駆動を制御する第２のスイッチング手段をさらに備えていることを特徴とする請求項６に記載の磁気抵抗ラム。
【請求項９】
スイッチング制御信号により、前記第１のＭＲＡＭセルグループの駆動を制御する第３のスイッチング手段、及び前記スイッチング制御信号により、前記第２のＭＲＡＭセルグループの駆動を制御する第４のスイッチング手段をさらに備えていることを特徴とする請求項６に記載の磁気抵抗ラム。
【請求項１０】
前記第１及び第２のＭＲＡＭセルグループ内の各々のＭＲＡＭセルは、半導体基板の活性領域に備えられたソース領域及びドレイン領域、半導体基板のチャネル領域に積層される絶縁層、前記絶縁層の上に積層されたＭＴＪでなるＭＲＡＭセルを備え、前記ＭＲＡＭセルのワードラインに印加される電圧の大きさに従い前記ＭＴＪに流れる電流を調節し、前記ＭＲＡＭセルに／からデータを書き込む／読み出すことを特徴とする請求項６に記載の磁気抵抗ラム。
【請求項１１】
前記ＭＴＪは、前記絶縁層上に形成される固定強磁性層と、前記固定強磁性層上に繰り返して交互に積層される複数のトンネル酸化膜、及び複数の可変強磁性層で構成されていることを特徴とする請求項１０に記載の磁気抵抗ラム。
【請求項１２】
ビットラインとセルプレートとの間にＮＡＮＤ型に直列接続され、各々のゲート端子に複数のワードラインの信号が印加されるＭＲＡＭセルグループ、及び前記ビットラインに接続され前記ＭＲＡＭセルグループから伝達される電流を電圧に変換した後、前記ＭＲＡＭセルグループ内のＭＴＪの磁気分極方向の差による多重データを検出する多重データ検出回路を備えていることを特徴とする磁気抵抗ラム。
【請求項１３】
前記ＭＲＡＭセルグループは、複数のＭＲＡＭセルで構成されて複数のビットラインに連結され、前記複数のビットラインの各々は、少なくとも１つ以上のＭＲＡＭセルグループと連結されていることを特徴とする請求項１２に記載の磁気抵抗ラム。
【請求項１４】
スイッチング制御信号により、前記ＭＲＡＭセルグループの駆動を制御するスイッチング手段をさらに備えていることを特徴とする請求項１２に記載の磁気抵抗ラム。
【請求項１５】
前記ＭＲＡＭセルグループ内の各々のＭＲＡＭセルは、半導体基板の活性領域に備えられたソース領域及びドレイン領域、半導体基板のチャネル領域に積層される絶縁層、前記絶縁層の上に積層されたＭＴＪでなるＭＲＡＭセルを備え、前記ＭＲＡＭセルのワードラインに印加される電圧の大きさに従い前記ＭＴＪに流れる電流を調節し、前記ＭＲＡＭセルに／からデータを書き込む／読み出すことを特徴とする請求項１２に記載の磁気抵抗ラム。
【請求項１６】
前記ＭＴＪは、前記絶縁層上に形成される固定強磁性層と、前記固定強磁性層上に繰り返して交互に積層される複数のトンネル酸化膜、及び複数の可変強磁性層で構成されていることを特徴とする請求項１５に記載の磁気抵抗ラム。
【請求項１７】
前記多重データ検出回路は、前記ＭＲＡＭセルグループに流れる電流を電圧に変換した後、前記ＭＴＪの磁気分極方向の差による多重データを生成する電流−電圧変換部、前記電流−電圧変換部から生成された前記多重データと互いに異なる値を有する基準電圧を利用し、複数のデータを生成して増幅するセンスアンプ、及び前記センスアンプから生成された前記複数のデータをインコーディングし、所定個数のデータを生成するデータインコーダを備えていることを特徴とする請求項１２に記載の磁気抵抗ラム。
【請求項１８】
前記電流−電圧変換部は、前記ＭＲＡＭセルグループに流れる電流を電圧に変換した後、前記ＭＴＪの磁気分極方向の差による４つの多重データを生成することを特徴とする請求項１７に記載の磁気抵抗ラム。
【請求項１９】
前記センスアンプは、前記電流−電圧変換部から生成された前記多重データと前記互いに異なる値を有する基準電圧を利用し、３ビットデータを生成して増幅することを特徴とする請求項１７に記載の磁気抵抗ラム。
【請求項２０】
前記データインコーダは、前記３ビットデータをインコーディングし、最終の２ビットのデータに生成することを特徴とする請求項１９に記載の磁気抵抗ラム。
【請求項２１】
前記データインコーダは、前記３ビットデータのうち第１及び第２のデータを論理和し、前記最終の２ビットデータのうち１つを生成する論理素子、及び前記３ビットデータを論理和し、前記最終の２ビットデータのうち他の１つを生成する論理回路で構成されていることを特徴とする請求項１９に記載の磁気抵抗ラム。
【請求項２２】
前記電流−電圧変換部は、前記ＭＲＡＭセルに流れる電流を電圧に変換した後、前記ＭＴＪの磁気分極方向の差による８つの多重データを生成することを特徴とする請求項１７に記載の磁気抵抗ラム。
【請求項２３】
前記センスアンプは、前記電流−電圧変換部から生成された前記多重データと前記互いに異なる値を有する基準電圧を利用し、７ビットデータを生成して増幅することを特徴とする請求項１７に記載の磁気抵抗ラム。
【請求項２４】
前記データインコーダは、前記７ビットデータをインコーディングし、最終の３ビットのデータを各々生成する第１〜第３の論理回路で構成されていることを特徴とする請求項２３に記載の磁気抵抗ラム。
【請求項２５】
ビットラインとセルプレートとの間にＮＡＮＤ型に直列接続され、各々のゲート端子に複数のワードラインの信号が印加される第１のＭＲＡＭセルグループ、ビットラインバーとセルプレートとの間にＮＡＮＤ型に直列接続され、各々のゲート端子に複数のワードラインの信号が印加される第２のＭＲＡＭセルグループ、前記ビットラインと前記ビットラインバーに共通に接続され、前記第１及び第２のＭＲＡＭセルグループに流れる電流を電圧に変換した後、前記第１及び第２のＭＲＡＭセルグループ内のＭＴＪの磁気分極方向の差による多重データを検出する多重データ検出回路を備えていることを特徴とする磁気抵抗ラム。
【請求項２６】
前記第１及び第２のＭＲＡＭセルグループは、各々複数のＭＲＡＭセルで構成され、前記ビットライン及び前記ビットラインバーは、少なくとも１つ以上の第１及び第２のＭＲＡＭセルグループと各々連結されていることを特徴とする請求項２５に記載の磁気抵抗ラム。
【請求項２７】
第１のスイッチング制御信号により、前記第１のＭＲＡＭセルグループの駆動を制御する第１スイッチング手段、及び第２のスイッチング制御信号により、前記第２のＭＲＡＭセルグループの駆動を制御する第２のスイッチング手段をさらに備えていることを特徴とする請求項２５に記載の磁気抵抗ラム。
【請求項２８】
スイッチング制御信号により、前記第１のＭＲＡＭセルグループの駆動を制御する第３のスイッチング手段、及び前記スイッチング制御信号により、前記第２のＭＲＡＭセルグループの駆動を制御する第４のスイッチング手段をさらに備えていることを特徴とする請求項２５に記載の磁気抵抗ラム。
【請求項２９】
前記第１及び第２のＭＲＡＭセルグループの各々のＭＲＡＭセルは、半導体基板の活性領域に備えられたソース領域及びドレイン領域、半導体基板のチャネル領域に積層される絶縁層、前記絶縁層の上に積層されたＭＴＪでなるＭＲＡＭセルを備え、前記ＭＲＡＭセルのワードラインに印加される電圧の大きさに従い前記ＭＴＪに流れる電流を調節し、前記ＭＲＡＭセルに／からデータを書き込む／読み出すことを特徴とする請求項２５に記載の磁気抵抗ラム。
【請求項３０】
前記ＭＴＪは、前記絶縁層上に形成される固定強磁性層と、前記固定強磁性層上に繰り返して交互に積層される複数のトンネル酸化膜、及び複数の可変強磁性層で構成されていることを特徴とする請求項２９に記載の磁気抵抗ラム。
【請求項３１】
前記多重データ検出回路は、前記第１及び第２のＭＲＡＭセルグループに流れる電流を電圧に変換した後、前記ＭＴＪの磁気分極方向の差による多重データを生成する電流−電圧変換部、前記電流−電圧変換部から生成された前記多重データと互いに異なる値を有する基準電圧を利用し、複数のデータを生成して増幅するセンスアンプ、及び前記センスアンプから生成された前記複数のデータをインコーディングし、所定個数のデータを生成するデータインコーダを備えていることを特徴とする請求項２５に記載の磁気抵抗ラム。
【請求項３２】
前記電流−電圧変換部は、前記第１及び第２のＭＲＡＭセルグループに流れる電流を電圧に変換した後、前記ＭＴＪの磁気分極方向の差による４つの多重データを生成することを特徴とする請求項３１に記載の磁気抵抗ラム。
【請求項３３】
前記センスアンプは、前記電流−電圧変換部から生成された前記多重データと前記互いに異なる値を有する基準電圧を利用し、３ビットデータを生成して増幅することを特徴とする請求項３１に記載の磁気抵抗ラム。
【請求項３４】
前記データインコーダは、前記３ビットデータをインコーディングし、最終の２ビットのデータに生成することを特徴とする請求項３３に記載の磁気抵抗ラム。
【請求項３５】
前記データインコーダは、前記３ビットデータのうち第１及び第２のデータを論理和し、前記最終の２ビットデータのうち１つを生成する論理素子、及び前記３ビットデータを論理和し、前記最終の２ビットデータのうち他の１つを生成する論理回路で構成されていることを特徴とする請求項３３に記載の磁気抵抗ラム。
【請求項３６】
前記電流−電圧変換部は、前記第１及び第２のＭＲＡＭセルグループに流れる電流を電圧に変換した後、前記ＭＴＪの磁気分極方向の差による８つの多重データを生成することを特徴とする請求項３１に記載の磁気抵抗ラム。
【請求項３７】
前記センスアンプは、前記電流−電圧変換部から出力された前記多重データと前記互いに異なる値を有する基準電圧を利用し、７ビットデータを生成して増幅することを特徴とする請求項３１に記載の磁気抵抗ラム。
【請求項３８】
前記データインコーダは、前記７ビットデータをインコーディングし、最終の３ビットのデータに生成する第１〜第３の論理回路で構成されていることを特徴とする請求項３７に記載の磁気抵抗ラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【公開番号】特開２００９−１１０６６０（Ｐ２００９−１１０６６０Ａ）
【公開日】平成２１年５月２１日（２００９．５．２１）
【国際特許分類】
【出願番号】特願２００９−３２１１７（Ｐ２００９−３２１１７）
【出願日】平成２１年２月１６日（２００９．２．１６）
【分割の表示】特願２００２−３５２５３０（Ｐ２００２−３５２５３０）の分割
【原出願日】平成１４年１２月４日（２００２．１２．４）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２１年５月２１日（２００９．５．２１）
【国際特許分類】
【出願日】平成２１年２月１６日（２００９．２．１６）
【分割の表示】特願２００２−３５２５３０（Ｐ２００２−３５２５３０）の分割
【原出願日】平成１４年１２月４日（２００２．１２．４）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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