積層キャパシタＤＲＡＭセルの形成方法
本発明は、接触プラグの行と平行な底板の行とを具えた半導体構造物を含む。このプラグのピッチは、底板のピッチのほぼ倍となる。本発明は、半導体構造物の形成方法を含む。接触プラグの第一の行および第二の行および第三の行に対してほぼ直交するような、複数の導電層が基板上に形成される。複数の導電層の内部に導電層のそれぞれを貫くようにして、開口部を蝕刻する。この開口部は、第一の接触プラグの行と第二の接触プラグの行との横方向の間に配置される。開口部を蝕刻した後に、複数の導電層に被せるように誘電体を堆積させてから、第二の導電性材料をこの誘電体の上に被せて堆積させる。本発明には、プロセッサと、このプロセッサと関連して動作するメモリとを含んだ電子システムが含まれる。こうしたメモリ装置は、倍ピッチにしたキャパシタを含んだメモリアレイを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造物、ダイナミックランダムアクセスメモリ（DRAM）アレイ、メモリセル、および電子システムに関連する。さらに本発明は、メモリアレイの形成方法および半導体構造物の形成方法にも関連する。
【背景技術】
【０００２】
高密度ダイナミックランダムアクセスメモリ（DRAM）類や他の回路をつくるために、メモリセルおよび回路を特徴づける他の構造を縮小するということは、半導体組立における飽くなき目標と云える。DRAM装置には、メモリセルの複数のアレイ（そのそれぞれがアクセストランジスタとキャパシタとを具える）が含まれる。DRAM内部の、電気接続が構成される領域（則ち、キャパシタとトランジスタの間）のことを、一般にアクティブ領域と呼ぶ。メモリアレイ内のアクティブ領域は、典型的には、アレイをほぼ水平方向に蛇行して縫うようなかたちで存在する（図２参照）。また、アレイ内のビット線も、典型的には、アクティブ領域と対になるようにして、アレイをほぼ水平方向に蛇行して縫うようなかたちで存在しており、その一方で、アレイのワード線がこれらのアクティブ領域およびビット線とほぼ直交するようなかたちに張られている。
【０００３】
従来技術にかかるメモリセルおよびDRAM構造体においては、キャパシタを、アクティブ領域の蛇行編成に合わせるようにして形成するのが普通であった。こうした旧来のキャパシタ構造体を製造する上でのマスク工程および蝕刻（エッチング）工程では問題が発生しやすく、特に高密度DRAMアレイで求められるフォトリソグラフィ（光刻）の寸法では問題が起きやすかった。したがって、新たなキャパシタ構造体および新たなキャパシタ構造体の製造方法の開発が望まれている。
【発明の開示】
【０００４】
或る態様として、本発明は、第一の接触プラグおよび第二の接触プラグを含み、且つ、第一の底板および第二の底板を有するような半導体構造物を包摂する。第二の接触プラグは、第一の方向に沿ったプラグ巾を有し、且つ第一の方向に沿った第一の距離だけ第一の接触プラグから離れている。第一の距離とプラグ巾との和を、プラグのピッチとして定義する。第一の底板は、第一の接触プラグと電気的に接続しており、且つ第一の方向に沿った板巾を有する。第一の底板と第二の底板とは、第一の方向に沿った第二の距離だけ互いに離れている。第二の距離と板巾との和を、板のピッチとして定義する。プラグのピッチは、板のピッチのほぼ倍となる。
【０００５】
或る態様として、本発明は、接触プラグと、この接触プラグの上面と電気的に接続した第一の底板を有する半導体構造物を包摂する。この底板は、（接触プラグの）上面に関して垂直な方向に第一の高さだけ上方へと盛り上がっている。この構造体には、第一の底板から或る距離だけ離れた第二の底板が具わっており、且つ、この構造体は、第一の底板と第二の底板との間の距離に亘って、（接触プラグの）上面と第一の高さとの間の第二の高さに在る絶縁性支持構造を有する。
【０００６】
或る態様として、本発明は、接触プラグの第一の行と、この接触プラグの第一の行から第一の距離だけ離れた接触プラグの第二の行を含んだDRAMアレイを包摂する。こうしたアレイには、接触プラグの第二の行から第一の距離よりも大きい第二の距離だけ離れた接触プラグの第三の行を任意に含められる。第一の複数の底板がアレイ内に存在し、そのそれぞれの底板が、接触プラグの第二の行のうちの単独の接触プラグと電気的に接続しており、且つそれぞれの底板は第二の距離に亘って広がっている。
【０００７】
或る態様として、本発明は、基板内部の接触プラグと電気的に接続した単独の垂直底板を有するキャパシタに接続したトランジスタを含んだメモリセルを包摂する。この単独の垂直底板は、水平方向には、第一の隣接するキャパシタの第一の底板と第二の隣接するキャパシタの第二の底板との間に来るように位置している。単独の垂直底板は、第一の隣接キャパシタに関連する第一の隣接接触プラグと、第二の隣接キャパシタに関連する第二の隣接接触プラグとの間に来るようになっている。
【０００８】
或る態様として、本発明は、複数の接触プラグを基板内に用意するステップを含んだメモリアレイの作成方法を包摂しており、ここでこれらのプラグは、第一の行と、その第一の行から間隙（ギャップ）で隔てられた第二の行とに配置される。個々のキャパシタ板が互いにほぼ平行となって且つ間隙を亘るようにして、キャパシタ板の行を形成する。こうしたキャパシタ板の行には、キャパシタ板の第一の組およびキャパシタ板の第二の組が含まれる。この第一の組のうちの各キャパシタ板は、第一の行内の接触プラグと関連しており、また、第二の組のうちの各キャパシタ板は、第二の行内の接触プラグと関連している。第二の組のうちのキャパシタ板のそれぞれは、第一の組を構成するキャパシタ板の間に来るように設置される。
【０００９】
或る態様として、本発明は、複数の接触プラグを基板内に作成するステップを含んだDRAMアレイの形成方法を包摂しており、ここで、こうした複数のプラグは、第一の行と、その第一の行から第一の距離だけ隔たった第二の行と、その第二の行から第一の距離より大きい第二の距離だけ隔たった第三の行を含んでいる。これらプラグの第一の行、第二の行および第三の行は、ほぼ平行である。この方法には、プラグの第一の行、プラグの第二の行およびプラグの第三の行に対してほぼ直交する複数の導電層を形成するステップが含まれる。これらの導電層のそれぞれは、第一の行、第二の行および第三の行に亘って展開している。プラグの第一の行とプラグの第二の行との間に在る導電層のそれぞれを貫くようにして、開口部を形成することで、プラグの第二の行とプラグの第三の行との間の第二の距離に亘る複数の独立した導電性板が形成されるようにする。
【００１０】
或る態様として、本発明は、半導体構造物の形成方法を包摂する。この方法には、接触プラグの第一の行と接触プラグの第二の行と接触プラグの第三の行とを有する基板を用意するステップが含まれる。これら第一の行および第二の行および第三の行に対してほぼ直交するような、複数の導電層を基板上に形成する。これら複数の導電層は、導電層の第一の組および導電層の第二の組から成る。この導電層の第一の組のうちのそれぞれは、第三の行に含まれる個々の接触プラグと電気的に接続しており、且つ第一の行および第二の行に含まれる接触プラグから電気的に絶縁されている。また、導電層の第二の組のうちのそれぞれは、第一の行の接触プラグおよび第二の行の接触プラグと電気的に接続している。これらの複数の導電層内に、導電層のそれぞれを貫くようにして開口部を蝕刻形成する。この開口部は、横方向について云うと、接触プラグの第一の行と接触プラグの第二の行との間に位置する。この開口部を蝕刻形成した後に、誘電体を、複数の導電層上に付着（堆積）させ、そうしてから、この誘電体の上に第二の導電体を付着させる。
【００１１】
或る態様として、本発明は、プロセッサと、そのプロセッサと協働するメモリ装置とを含んだ電子システムを包摂する。このメモリ装置はメモリアレイを有し、このメモリアレイは、接触プラグの第一の行と、その接触プラグの第一の行から第一の距離だけ離れた接触プラグの第二の行と、その接触プラグの第二の行から第一の距離より大きい第二の距離だけ離れた接触プラグの第三の行を含む。さらにこのアレイには、第二の距離に亘って拡がる複数の底部キャパシタ板、も付加的に含まれる。接触プラグの第二の行に含まれた接触プラグのそれぞれは、底部キャパシタ板のうちのひとつと電気的に接続する。
【発明を実施するための最良の形態】
【００１２】
図１には、メモリアレイ 10, 10' の対を描いた単純化した概略図を示してある。メモリアレイ 10, 10' のそれぞれは、従来技術にかかるアクセストランジスタ 14 およびキャパシタ 16 を含んだメモリセル 12 を用いている。示したトランジスタの代わりに、他の種類のアクセス装置を使ってもよいということを、当業者は正しく理解できる。
【００１３】
メモリアレイ 10, 10' は、それぞれ、対応するビット線 18, 18' および対応するワード線 20, 20' に接続している。これらのビット線は、センスアンプ（検出増幅器） 22, 22' に接続するように示してある。これらのセンスアンプには、メモリアレイ 10, 10' の周縁の外に概して形成される周辺回路を含めることができ、さらにこの周辺回路にはメモリアレイ 10, 10' の補助を務める回路も含めることができる。
【００１４】
図２には、6F2メモリアレイ 30 の回路構成の一部を描いた単純化した設計図を示しており、ここには半導体基板 31 が含まれている。付随する請求項の実施を援ける意味で述べると、「半導電性基板」（"semiconductive substrate"）および「半導体基板」（"semiconductor substrate"）という語は、半導電性物質を有する任意の構造物を意味するものであると定義され、ここで、こうした半導電性物質としては、半導体ウェハ（単独であるかもしくは他の材料をその上に含んだ組立材の形態であってもよい）などのバルクの半導体材料、ならびに、半導体層（単独であるかもしくは他の材料を含んだ組立材の形態であってもよい）が含まれるがこれらに限定はされない。「基板」（"substrate"）という語は、任意の支持構造のことを指し、上述したような半導体基板を含むがこれらに限定はされない。
【００１５】
複数の連続したアクティブ領域 32 が、基板 31 に合わせて形成される。わかりやすくするために、図では、連続したアクティブ領域のそれぞれが、基板 31 の境界の外側にまで突き出しているようにして描いてある。連続したアクティブ領域 32 は、通常は直線形では無く、メモリアレイを蛇行して過っている道筋に沿ってつくられている。ここで示した個々の連続したアクティブ領域は、図２の描かれた頁をだいたい水平方向に通るようにして延びており、且つ図２に示したように上向きに曲っている（ゆらいでいる）。複数の埋込型ビット線 18 を、アレイ 30 をほぼ水平方向に過る影つき領域として示してある。ビット線のそれぞれもまた、メモリ 30 を過る蛇行路に沿っており、また、ビット線が縫うように進む蛇行路の方向は、アクティブ領域のそれの反対となっている。
【００１６】
複数の導線 20, 34 が、アクティブ領域 32 に合わせるように、基板 31 上に形成される。示した例では、導線のうちの六本に番号 20 を付し、且つ導線のうちの二本に番号 34 を付してある。導線 34 の両側にひとつずつ導線 20 が在ることがわかるだろう。導線 20 と導線 34 は、図２に示したようにだいたい垂直方向に（アクティブ領域の概しての水平方向に対してほぼ直交する方向に）張られている。
【００１７】
アクティブ領域 32 ならびに導線 20, 34 が、アレイを構成しているかもしくはアレイを定めている。このアレイの上に複数のメモリセルが形成されることになるのである。特定の例および本発明の態様例に示したような場合には、このアレイが、ダイナミックランダムアクセスメモリ（DRAM）アレイを構成可能である。
【００１８】
示したメモリアレイでは、単独のメモリセルにより占められる独立した領域を、番号 12 を付した破線輪郭で示してある。こうした領域は、寸法 "F" であると見做すことができるか、もしくはそう記載してある。示した例では、 F は、メモリアレイの「最小ピッチ」の半分に等しい。本明細書での「ピッチ」（"pitch"）という語は、従来技術にかかる用法に似う使いかたを意図したものであって、或るデバイスもしくは特徴的構造の一端から、隣接するデバイスもしくは特徴的構造の同じ側の端までの距離のこととして定義されるものである。したがって、示したメモリアレイ 12 に関して述べれば、「最小ピッチ」（"minimum pitch"）という語は、導線（導線 20 や導線 24 など）の巾に、その線の一端に直接隣接して且つその線とそれにアレイ内で反復様式で隣接する線との間に挟まれる空隙の巾を加えた際の、最小の距離にほぼ等しいものとなる。示したように、単独のメモリセルは、巾が約 3F で深さが約 2F になるので、単独のメモリセルが占める面積は約 6F2 となる。
【００１９】
図２に示したような従来技術にかかるメモリアレイの実施例では、択ばれた個々の導線群は、隣接するメモリセルに対して電気的に絶縁される。例えば、示した導線の例 20 はワード線として個々のメモリセル 12 に対して機能する。作動時には接地されるかもしくは適切な負電圧に接続されうるような導線 34 を介在させることによって、隣接するメモリセルの対の間に敷かれる電気的絶縁が得られる。別の手法として、フィールド酸化膜絶縁法を使うことも可能である。
【００２０】
さらには、図２に示したメモリアレイ 30 には、キャパシタ容器 36 （長方形として示した）およびビット線接点 38 （円として示した）が付加的に含まれる。容器キャパシタ（container capacitors）は、キャパシタ容器 36 内に作成するのが普通であって、また、こうした容器キャパシタは、ストレージノード接点（storage node contacts） 40 を介してアクティブ領域と接続されている。特定の態様では、このストレージノード接点に、アクティブ領域のノード部位へと展開する導電性物質を含めることができる。
【００２１】
図１のアクセス装置 14 を図２では明示していないが、こうしたアクセス装置としては、ビット線接点 38 と、隣接するワード線 20 および隣接するストレージノード接点 40 とが含まれうる。
【００２２】
図２に示した従来技術にかかるキャパシタ容器 36 は、メモリセルピッチとほぼ等しいピッチを有している、ということに留意されたい。言い換えれば、各キャパシタ容器の巾（頁面に対して垂直な方向）に、じかに隣合うキャパシタ容器同士の間隔の巾（頁面に対して垂直な方向）を加えた距離が、パターンピッチ 'P' とほぼ等しい、ということである。なおここで P は、図２に示してあるように、線巾 'W' に、じかに隣合う線同士の間隔の巾 'S' を加えたものに相当する。それとは対照的に、本発明の方法論を使うと、キャパシタのピッチが、メモリアレイパターンのピッチの約半分となるようなキャパシタパターンを作成することが可能である。以降に述べる方法論により、小さな面積で大きな静電容量（キャパシタンス）を有するキャパシタを製造できる。本発明にかかる構造物は、メモリセルとすることができ、例えば、 6F2 セル配置を持つDRAMセルやメモリアレイとすることができる。しかしながら、本発明にかかる技術および構造物を使って、 4F2配置もしくは 8F2 配置などの別のセルパターン配置を得るような活用法についても、本発明は想定している。
【００２３】
本発明の方法論、ならびに本発明にしたがって形成された構造物については、図３〜図３８にだいたいのところを示してある。示した方法論を用いて、ストレージノード板およびキャパシタを、図２に示したようなピッチいっぱいを占めるキャパシタの代わりに作成可能である。本発明を説明するにあたり、図２に示したアレイが有する特徴的構造のそれぞれをとりあげて具体的に述べることはしないが、本発明にかかる構造物および方法論では、旧来の例示的な容器型キャパシタを本発明に置き換えて、図２に関して上述した特徴が含まれうる、ということを理解されたい。わかりやすく説明するため、本発明の方法論を示す各図面においては、図２に示したアレイ内に存在する付加的な特徴を再掲することはしない。
【００２４】
まず図３を見ると、ウェハ片 50 が基板 52 を有しており、その基板 52 の上に絶縁性材料 54 の層が載っているという概要が示してある。パターン化したマスキング材料 56 が材料 54 の上に形成されており、パターン化されたマスク 56 内に複数の開口部 58 ができている。絶縁性材料 54 は、例えば、適切な酸化物もしくは窒化物とすることができ、特定の実施例においては窒化珪素を含むことになる。パターン化したマスク 56 は、例えば、マスク材料（フォトレジストなど）を絶縁層 54 の上に堆積させることで形成でき、さらに、このマスク材料をパターン化するにあたっては、例えば、光刻性パターン化技法を用いて、開口部 58 を各々の間に持つ団塊群を形成することによって行うことができる。マスキング材料層のパターン化により、複数の開極口（contact openings）の成すパターンを定めるよう配された複数のパターン化された開口部 58 を定めている単独のマスクが得られる。
【００２５】
図４では、パターン化マスクの開口部を、絶縁性材料 54 を貫くように拡げて、基板のアクティブ領域部位に対応する基板表面 60 が露出するように、蝕刻をするかもしくは他の何らかのやりかたを用いて、開極口が形成されている。通常は、基板 52 には、開口部 58 の形成に先立つ処理で基板内につくられたビット線接点を具える埋込型ビット線（図示せず）が含まれることになるので、開口部 58 は開極口として用いるのが好ましいと云える。
【００２６】
図５では、マスク材料 56 を、例えばレジスト剥離法によって除去している。図６では、導電性材料の層 44 を、基板 52 を覆うようにして形成している。層 44 を、キャパシタ開極口の内部と、絶縁層 54 の上面の上との双方につくるのが好ましい。こうした材料は、関連するアクティブ領域部位と、各開口部の底部において電気的に接続するのが好ましい。層 62 に用いる材料の例としては、導電性ドープしたポリシリコンが含まれる。
【００２７】
図７では、第一絶縁材料 54 内の開口部群中に形成された導電性材料のプラグ 64 が互いに隔てられるようにする上で充分な程度に、層 62 の材料を除去している。層 62 から材料を除去するにあたっては、図示したようにプラグ群 64 が隔絶されるようにする上で有用な任意の適切な手法を使って行うことができる。こうした手法としては、例えば、レジストエッチバック（resist etch-back）、もしくは或る時間だけ進行するように蝕刻すること（timed etch）、もしくは絶縁材料 54 の上面に関する平坦化、といったものが含まれる。本発明の好ましい態様にしたがうと、プラグ 64 の上面 65 を材料 54 の上面とほぼ平滑となるよう形成する上で充分な程度に、層 62 の材料を選択的に除去する。
【００２８】
次に図８では、図７に示した処理工程に存るアレイ 50 の上面図を描いている。図７に示した断面図は、図８の線 7-7 に沿ったものである。上面図に示したプラグ群 64 の配置は、好ましい構成例である。この部分図には、行 A と記したプラグ 64 の第一の行と、行 B と記したプラグ 64 の第二の行とを示してあり、この行 B は、行 A とほぼ平行であり且つ行 A と空隙（ギャップ） E を隔てて配置されている。行 A に在るプラグのそれぞれは、行 B のプラグと頁上の垂直方向に沿ってほぼ並ぶように配置されている。この部分図には、行 C と記した第三の行および行 D と記した第四の行も描いており、これらの行は互いに空隙（ギャップ） G を隔てて配置されている。行 C および行 D の配置は、行 C および行 D に在る各プラグが行 A および行 B に在るプラグから頁上の水平方向に沿ってずれる（オフセットを設ける）ようになる以外は、行 A および行 B の配置とほぼ同等になるようにするのが好ましい。このパターンのさらなる続きの部分（図示せず）には、行 C および行 D からずれるようにして第五の行および第六の行が存在してもよく、こうした第五の行および第六の行に在るプラグは、行 A および行 B に在るプラグとほぼ垂直方向に並ぶように配置されうる。
【００２９】
図８に示したような、プラグの第一の方向（図頁上での水平方向）に沿った巾 W と、所与のプラグと同一行内で隣接するプラグとの間の距離 S と、の和として定義されるプラグピッチ P を有するようなパターン化されたプラグ設計について述べてゆく。好ましい実施形態においては、行 C および行 D に在るプラグは、行 A および行 B に在るプラグから水平方向に P のほぼ半分だけずれている（1/2-ピッチシフト）。
【００３０】
図８にさらに示してあるように、プラグの第二の方向（図頁上での垂直方向）に沿った、ほぼ並んで隣接するプラグ行間の距離（d1と表記）は、プラグが互いにずれて隣りあっている行同士の空隙（ギャップ） H に相当する広めな間隔 d2よりも、狭くなっている。別の言いかたをすると、第一の行 A のプラグは、第二の行 B に在るプラグから第一の方向に距離 d1 だけ離れており、且つ、第三の行 C に在るプラグが、第二の行 B に在るプラグから第一の方向に距離 d2 だけ離れているということであり、なおここで第一の方向とは図頁での垂直方向のことである。第三の行 C に在るプラグは、第四の行 D に在るプラグに沿って配置されており、第四の行 D に在るプラグから垂直方向に距離 d1 だけ離れている。示した好ましいプラグ設計にしたがい、上述のようにパターン化したマスクおよび処理工程の実施により、示した半ピッチずれパターンを作成し維持することが可能となる。しかしながら、本発明を用いて、記載した方法論を使って別の設計パターンを得ることもまた可能である、ということを理解されたい。
【００３１】
パターン化およびプラグ形成の後には、いろいろな別種の工程を使って、本発明にかかるキャパシタ構造を得ることができる。第一の処理工程の特徴について、図９から図２２を参照しつつ説明する。図９では、例えばプラグのアレイの上に絶縁材料を追加で付着（堆積）させることで、プラグ群 64 の上に載る絶縁材料 54 を増せることを示してある。この追加の絶縁材料を形成するにあたっては、約100オングストロームから約500オングストロームの範囲の厚みで、プラグ群の上面 65 に被せるようにできる。また、この追加の絶縁材料には、絶縁体 54 の下部に使われる物質と同じものを使ってもよいし、もしくはそれとは異なる物質を使ってもよい。適切な絶縁材料としては、初期材料 54 の形成に関して上述した類の絶縁材料が含まれる。
【００３２】
図１０では、絶縁材料 76 を、ウェハ片 50 のプラグアレイの上に被せるようにして形成してある。絶縁材料 76 には、図１０に示した物質層 66, 68, 70, 72, 74 の複合体を含めることができ、あるいは別の手法として、一種類以上の絶縁材料（図示せず）を含んだ単一層を含めるようにしてもよい。絶縁材料 76 が複数層の複合体である場合には、層の数を、図示したように五つにすることもできるし、または、五つより少なくすることももしくは五つより多くすることも可能である。同様に、互層の厚さの比も、図示した複合体例から変更してよい。
【００３３】
特定の態様で、板間支持構造体（inter-plate support features）を有するキャパシタ構造（後述する）に関して述べると、複合絶縁材料 76 が異なる組成物から成る複数の層を有し、複合体 76 中に在るこれらの層のうちのひとつ以上を、複合体 76 の他の材料もしくは層に比して選択的に除去できるようにするのが好ましい。例示的な複合体では、材料の互層を用意する。例えば、層 66, 70, 74 には、第一の材料（ボロホスホシリカートガラス（BPSG）といった酸化物など）を含めることができる。介在する互層 68, 70 は、例えば、Si3N4などの窒化物とすることができる。こうした複合体中の層の厚さおよび／もしくは相対厚さは、特定の値に限定されるものでは無い。
【００３４】
絶縁層 76 の厚さの例は、約5000オングストロームから約30,000オングストロームの範囲とすることができる。特定の用途では、厚さの例示的な範疇の上限付近となるような層 76 を用意することで、キャパシタ板の高さを増やして静電容量を高めるようにするのが好ましい（後述する）。互層の複合体の例を作成する際には、第一の酸化物膜を例えば約5000オングストロームの厚さで堆積させた後に、第一の窒化物層を約200オングストロームの厚さで堆積させることが可能である。約5000オングストロームの第二の酸化物層をその第一の窒化物層上に被せるように付着させてから、続いて厚さ約200オングストロームの第二の窒化物層を、そしてさらに約5000オングストロームの第三の酸化物層を載せてゆくことができる。互層になるよう連続的に堆積してゆくことで、所望の厚さが得られる。
【００３５】
図１１では、パターン化可能な材料 78 （フォトレジストなど）の層を、絶縁層 76 の上面に被せるように堆積させてから、例えば光刻パターン化法を使ってパターン化を施し、複数のパターン化開口部 80 を形成したさまを描いてある。また、当業者には理解されていることだが、マスク 78 を作成して、このマスクに例えばスペーサー法を使って異方性蝕刻によるスペーサーを築くようにすることで、リソグラフィ以下の大きさの特徴的構造（sub-lithographic features）をつくることが可能である。開口部 80 を作成するにあたっては、倍ピッチとなるよう（プラグピッチあたりに二つの開口部ができるよう）にして、しかもひとつおきに開口部が各接触プラグ 64 と垂直方向に並び且つ中心を合わせるように配置し、さらに残りの開口部 80 が所定の行のプラグ 64 同士の水平方向の間隙と垂直方向に並び且つ中心を合わせるように配置するのが好ましい。開口部 80 は、プラグの行とほぼ直交する溝（トレンチ）となるようにつくり、ほぼ平行になるよう配置される一連の溝が絶縁材料 76 の上面を横断するように形成するのが好ましい。
【００３６】
図１２では、開口部／溝 80 が絶縁複合材料 76 の中に拡がっているさまを示してある。開口部を拡げるにあたっては、乾式蝕刻法（dry etch）を利用できる。こうした拡張に際しては、単独の蝕刻剤を使って行うこともできるし、もしくは複数種類の蝕刻剤を使うことも可能である。単独の蝕刻剤は、材料 76 が単独の均一な層であるような本発明の態様において有用となりうる。加えて、単独の蝕刻剤を用いた蝕刻は、複合層構造中の材料に対して選択的な蝕刻剤を使って行うことができる。例えば、BPSGと窒化珪素をほぼ等速で蝕刻するように選択的でありうるような単独の蝕刻剤を使用可能である。こうした単独の蝕刻剤を用いることで、材料 76 の下部（BPSG層 66 など）に達するまで蝕刻を続けることができる。その後に、BPSGを蝕刻し材料 54 （窒化珪素）に達したところで停止することになるような第二の蝕刻剤を利用して、図１２に示したような構造を製造できる。
【００３７】
図１３では、付加的な乾式蝕刻（或る時間だけ進行するような蝕刻など）を使い、象嵌（ダマシン）開口部を拡げて、プラグ 64 の上面 65 が露出するようにできるさまを描いている。示しているように、導電性プラグ同士の間の領域に在る隣接する溝において、過蝕刻（over etch）がいくらか起きる可能性がある、ということに留意されたい。別の手法として、異なる選択性を有する複数種類の蝕刻剤を用いることで、材料 76 に含まれる複合層中の個々の層を独立に且つ連続的に蝕刻することも可能である。溝の形成に続き、レジスト剥離法などを使ってマスク材料 78 を図１４に示したように取り除くことで、複数の絶縁列で隔てられた複数のほぼ平行な溝 80 が得られる。
【００３８】
図１５では、導電性材料 82 を象嵌溝が埋まるように堆積させて、複数の導電層 84 をつくるさまを示してある。導電性材料 82 は、例えばTiNとすることもでき、または好ましい態様では、導電性ドープしたポリシリコンもしくは半球状ポリシリコン粒（HSG）とすることもできる。
【００３９】
個々の導電層 84 を互いに電気的に隔離するために、材料 82 を、絶縁材料 76 の上方水平面の上から除去してもよい。導電性材料を除去するにあたっては、例えば、化学・機械的研磨法（CMP）もしくは乾式エッチバック法を用いることができる。図１６では、本発明の特定の態様において、導電性材料 82 の被覆を除去するに際して乾式エッチバックを利用して、絶縁材料 76 の上面の下方導電性材料を除去することで、導電層 84 が表面開口部から凹んでいるようにできるさまを描いている。こうした凹みをつくっておくと、本発明でマスクレスCMP法を使用することになる場合の態様（後述）などで、後続する工程中に好都合となる。
【００４０】
次に図１７では、上部絶縁層 86 を、絶縁材料 76 に被せ且つ開口部 80 の凹み部分に入るように形成できるさまを示してある。材料 86 は、窒化物とするのが好ましく、この場合は上部窒化物層とも称する。図１８には、材料 86 を見下ろした透視図を示しており、上部窒化物の下方にある特徴的構造を点線で描いてある。図１７に示した断面図は、図１８の線 17-17 に沿ったものに相当する。示しているように、本発明による上述した工程によって、複数の連続したほぼ平行な導電層 84 を作成できる。ピッチもしくは「プラグピッチ」の全体的なつくりを P として示してある。導線 84 は、「板ピッチ」がほぼ P/2 となるようにして配置するのが好ましく、もしくは、「板ピッチ」が P/2 と実質的に等しくなるようにして配置するのがより好ましい。解説すると、「板ピッチ」（"plate pitch"）という語は、導電性板もしくは導電層の構成上の間隙のことを指すために使うものであって、板（もしくは層）の巾と、隣接する板（もしくは層）同士の間隙の距離の和として定義されるものである。
【００４１】
図１８に示すように、板ピッチが、全体的なつくりとしてのピッチ P の半分であるような場合には、プラグアレイの反復パターンひとつにつき、二つの導電層が存在することになる。このようにパターン化ピッチあたりに倍の数の導電層が存在することを、倍ピッチ導電層（double-pitch conductive layers）とも称する。示しているように、導電層 84 は、接触プラグ 64 の上面と中心を合わせるように並べるのが好ましい。ひとつおきに並んだ 'a' と記した導線が、 'b' と記した導線同士の間に来るようになっている。導線 'a' は、行 C および行 D のプラグの上面の中央を通るように、且つ行 A および行 B に在るプラグ同士の間の中央に来るように形成するのが好ましい。それとは逆に、ひとつおきに置かれた導電層 'b' は、プラグ行 A およびプラグ行 B の接触プラグ 64 の上面の中央を通り、且つ行 C および行 D に在るプラグ同士の間の中央を通る。
【００４２】
図１９では、付加的な工程を行って、複数の溝 88 を、上部窒化物 86 を貫き且つ導電性材料 82 および絶縁材料 76 を貫くように形成することで、これらの溝の底から材料 54 が覘くようにしたさまを描いている。溝 88 の形成にあたっては、例えば、窒化物 86 に被せて蝕刻マスクを形成してから、窒化物 86 および導電性材料 82 および絶縁材料 76 を貫くように異方性蝕刻するようにして実施できる。
【００４３】
わかりやすくするために材料 86 を切り取った状態を図１９の左部分に示してある。ここでは、溝 88 が各導電層を導電層の長軸にほぼ直交するように横切るようにして作成している。したがって、溝 88 をつくったことで、各導電層が分たれて、平行に並んで独立した導電板 90 の複数の行が形成されることになる。独立した板群 90 のそれぞれが、単独の接触プラグ 64 と電気的に接続するので、板 90 は個々のメモリセル内でストレージ板もしくはキャパシタ底板として機能できる。
【００４４】
分離によって独立した板群 90 をつくる工程により、独立した複数のほぼ平行に並んだ底板の行をつくることができ、これらの底板のそれぞれが、ずれて隣接する行間の距離 d2 をとって配置されることになる（図１９）。例えば、示した板の中央の行内に在る、ひとつおきに並んだ底板 'b' のそれぞれが、第二の行 B 内の接触プラグと電気的に接続しており、且つ行 B と行 C の間の距離 d2 に亘って延びている。さらに示しているように、底板 'b' のそれぞれは、二つの隣接する交互に並ぶ板 'a' の間に挟まれるように配置され、この板 'a' のそれぞれは、プラグの第三の行 C 内の単独の接触プラグ 64 と接続する。
【００４５】
特定の寸法に限定しようとするものでは無いが、キャパシタ板 90 のそれぞれは、互いにほぼ等しい寸法を持つのが好ましい。アレイの例では、板 90 の板長は、板巾の十倍であるか、もしくはそれよりも長くてもよい。特定の用途では、板 90 の板巾は約0.5Fであり、板長は約5Fから約5の範囲である。
【００４６】
次に図２０では、複数の垂直ストレージ板 90 を有する行を描いてあり、ここでは、板が一枚おきに所定の行内の接触プラグと電気的に接続している。独立した板をつくる上では、ウェハ片 50 をさらなる工程にかけて例えば絶縁材料76の全体もしくは一部を除去して行うことができる。絶縁材料 76 が複合層を含んでいる場合には、材料の除去工程には、特定の層を、その複合層内に在る他の層を維持しつつ除去するステップ、を含めることができる。例えば図２０に示したように、導電板 90 同士の間に窒化物部分を残しつつ、BPSG層 66, 70, 74 を、導電板 90 同士の間から除去もしくは実質的に除去することが可能である。
【００４７】
溝 88 の存在（図１９）によって、湿式等方性蝕刻が側方から届くようになるため、絶縁材料 76 中の酸化物層のすべてもしくは実質的にすべてを除去して、導電板 90 同士の間に開口部 94 をつくることができる。こうした湿式等方性蝕刻は、窒化珪素に対して選択的であるため、窒化珪素でできた支持構造 92 を板 90 同士の間に維持できる。支持構造 92 は、以降の工程中でキャパシタ板を支持する上で好都合にはたらく。後続する工程中に、上部窒化物層 86 の存在によって付加的な支持を得ることもできる。なお、上部窒化物層は周縁表面（図示せず）にも存在でき、後続する工程中に周縁領域を保護できる、ということにも留意されたい。
【００４８】
図２１では、誘電体の層 96 を、個々の第一のキャパシタ板構造 90 に被せるように形成している。板構造 90 にポリシリコンが含まれる場合には、キャパシタ誘電層の形成に先立ち、適切な熱入れ（アニール）工程を行って、ポリシリコンのうちの少なくとも一部を、半球状ポリシリコン粒（HSG）に転換させることができる。適切な誘電体材料を堆積させた後、セル板材料 98 を、独立した板 90 同士の間のウェハ片 50 の上面に被せるようにして堆積させる。セル板材料 98 は、例えば導電性ドープしたポリシリコンであるのが好ましい。
【００４９】
図２２では、化学・機械的研磨法、もしくは、マスクをしての蝕刻を利用して、周縁領域（図示せず）のセル板導電性材料 98 を除去して、さらにはアレイ内のセル板材料 98 の上部を除去することが可能であるさまを示してある。CMPもしくは蝕刻を行うことで、セル板材料を水平高さ 99 になるまで除去して、しかも個々の底板 90 の上に上部窒化物 86 の一部が残って露出するようにして、回路の損傷や破壊を避けられるようにするのが好ましい。図２２に示した得られる構造では、セル板材料 98 が、第二のキャパシタ板として機能できるようになっている。本発明の好ましい実施形態においては、この第二のキャパシタ板（セル板）が、個々の第一のキャパシタ板 90 と協働して、個々のメモリセル内でストレージキャパシタとして機能する。
【００５０】
本発明にかかる倍ピッチのキャパシタ構造を作成するための別の方法論および工程について、以降に述べてゆく。図２３は、そうした別の方法論を示すものであって、図７および図８に示した処理段階の続きとなっている。この別の工程では、導電性材料 100 をプラグのアレイ 64 に被せて堆積させることで、導電性材料 100 がこれらの接触プラグの上面 65 と電気的に接続するようになっている。その後、導電性材料 100 を削りとる蝕刻を施して、開口部 102 によって隔てられた複数の独立した導電層 104 を形成する。この導電層 104 は、絶縁層 54 の上面に至るまで延びている。したがって、複数の独立した導電層 104 は、互いに電気的に隔絶されている。削りとる蝕刻を使って、こういった複数の導電層をつくるにあたっては、マスク法およびパターン化法を利用して、上述した倍ピッチの導電層をパターン化してつくるのが好ましい。図２５には、得られる層のパターンに、従前の実施形態にかかる導電層に関して既述した間隔およびパターンを有するような複数のほぼ平行に並んだ導電層 104 が含まれることが好ましい、ということを示してある。しかしながら、図２５に示した構造は、先述した工程でつくられる構造とは異なっており、その違いは、絶縁材料 54 が、これらの導電層の初期形成時にその導電層間に露出していることである。
【００５１】
図２６では、付加的な工程を施して、溝 106 を、第一の行 A と第二の行 B との間、および、第三の行 C と第四の行 D との間に作成し、独立したキャパシタ板群 108 の行が、第二の行 B と第三の行 C との間隙 H に沿った距離 d2に亘ってできるさまを描いている。溝 106 の形成に際しては、適切な蝕刻法を使うことができる。また、溝 106 の形成には、適切な材料を導電層 104 同士の間に堆積させるステップと、パターン化したマスクを光刻法を使って作成するステップと、このパターンを下方の材料に転写するステップと、を含めることができる。
【００５２】
導電層を分離して独立したストレージノード板 108 をつくった後に、誘電層 110 を個々の板に被せ且つ基板に被せるように堆積させる。そうしてから、セル板材料 112 をウェハ片 50 に被せるように、且つ、実質上、隣接するストレージノード板 108 同士の間の開口部を埋めるように堆積させる。セル板材料 112 の堆積工程で基板を蔽うように形成して、或る厚さの材料 112 が、誘電体 110 の上に被さって存在するようにするステップ、を通常は含める。したがって、セル板材料の堆積をした後には、マスキング・パターン化工程を行って、セル板材料を周縁領域（図示せず）から除去し、図２８に示すような独立したセル板を形成することが可能である。
【００５３】
倍ピッチ板キャパシタを作成するための付加的な別の工程について、図２９から図３８を参照しつつ解説してゆく。図２９には、図９の工程の続きとしての、ウェハ片 50 工程を示してある。図９に示した構造物へのさらなる工程としては、絶縁層 54 上に第二の絶縁層 120 を形成することが含まれる。材料 120 は、例えば、酸化物（BPSGなど）としてもよいし、もしくは他の適切な絶縁材料を用いてもよい。マスク材料 122 を、絶縁層 120 の上に用意してパターン化し、開口部 124 を有する「単ピッチ」のマスクパターンを形成することで、このマスクパターンの反復単位のピッチが、プラグパターンのピッチ（上述）と実質的に等しくなるようにする。パターン化したマスクの開口部 124 の開口長は l1 である。
【００５４】
図３１には、開口部 124 が材料 120 内に拡がって、初期溝巾 l1を有する溝が作成されているさまを描いている。なお、溝 124 が材料 54 内に拡がって、各プラグの一部の上に、接触プラグ 64 の表面 65 を露出させるのが好ましい。開口部を進展させて溝 124 を得るにあたっては、蝕刻法（乾式異方性蝕刻など）を利用できる。複数の溝を作成した後に、得られた絶縁材料 120 の列から、マスク材料 122 をレジスト剥離法などを使って除去できる。図３２では、図３１に示した構造を上から見た図を示してある（なお、図３１は図３２の線 31-31 に沿った断面に相当する）。パターン化および溝形成によって、示したように、各キャパシタプラグ 64 の上面 65 の半分が単ピッチの開口部から覘くようにするのが好ましい。
【００５５】
当初の開口巾が l1 である開口部 124 を、後から拡張して、図３３に示すような開口巾 l2 の開口部を作成する。図３３に示した構造の上面図を、図３４に描いてある。図３４に示してあるように、上面 65 のそれぞれのさらなる一部が、開口部 124 を拡張したことで新たに露出するようになるのが好ましい。開口部の拡張に際しては、適切な手法を用いて行うことができ、例えば、等方性湿式蝕刻法もしくは乾式蝕刻法などを使うことができる。
【００５６】
次に図３５では、導電性材料 130 を基板 52 に被せるように堆積させて、拡張済開口部 124 の少なくとも一部が埋まるようにしたさまを描いてある。そうしてから、導電性材料 130 を異方性蝕刻して、分たれた導電層 134 同士の間に細溝 132 を形成する（図３６）。分たれたスペーサー類似導電層を形成するための異方性蝕刻を行うにあたっては、開口部 132 を拡張して、その開口部の底で材料 54 が露出するように行うのが好ましい。その後、さらなる処理を施して、図３７に示したような、分たれた独立したストレージノード板を作成する。この付加的な処理としては、例えば、導電層同士に在る間隙を酸化物などで埋めるステップと、パターン化したマスクを基板上に形成するステップと、交互に並んだ絶縁層と導電層とに交わるように溝を蝕刻して、導電層を分離して独立したキャパシタ板をつくるステップ（図１９および図２６に関して上述したものと同様）と、を含めることができる。
【００５７】
図３８には、独立したキャパシタ底板を形成した後に、これらの板同士の間に在る（一種もしくは複数種の）絶縁材料を湿式等方性蝕刻などで除去してから、誘電層 96 を独立した板群に被せるように形成することができる、ということを示してある。セルポリ材料（cell poly material） 98 をキャパシタ誘電体に被せるように堆積させてから、マスキングと蝕刻を施すことで、セルポリを周縁領域から除去して、分たれたセル板を形成することができる（図３８）。
【００５８】
本明細書に開示した倍ピッチのキャパシタの形成によって、高い静電容量を有するストレージ板を作成でき、しかも、旧来のキャパシタ形成で用いていたマスキング作業およびパターン化作業から発生しうる問題を回避できる。本発明にかかるキャパシタは、従来型のキャパシタに代わって、メモリセル、DRAMアレイ、ならびに回路（図１および図２に示した回路例など）といったものに使用できる。
【００５９】
図３９には、本発明の或る態様にかかるコンピューターシステム 400 の実施形態の概要を描いてあるが、これはあくまで例であって限定を意図したものではない。コンピューターシステム 400 には、モニター 401 もしくは他の通信出力装置、ならびに、キーボード 402 もしくは他の通信入力装置、ならびに、マザーボード 404 、が含まれる。マザーボード 404 には、マイクロプロセッサ 406 もしくは他のデータプロセッシングユニット、ならびに、一個以上のメモリ装置 408 、が含まれる。メモリ装置 408 には、上述した本発明の種々の態様を含めることができる。メモリ装置 408 には、メモリセルのアレイを含めることもでき、こうしたアレイには、このアレイ中の個々のメモリセルにアクセスするためのアドレス指定回路を接続可能である。さらに、こうしたメモリアレイを、メモリセルからデータを読み出すための読み出し回路と接続することも可能である。こういったアドレス指定回路および読み出し回路を使って、メモリ装置 408 とプロセッサ 406 との間で情報を搬送できる。このさまを図４０に示したマザーボード 404 にブロック図として描いてある。このブロック図では、アドレス指定回路を 410 とし、読み出し回路を 412 として示してある。コンピューターシステム 400 のいろいろな部品（プロセッサ 406 を含む）には、本明細書にて前述したひとつもしくは複数のメモリ構造物を含めることができる。
【００６０】
プロセッサ装置 406 は、プロセッサモジュールに相当するようにもでき、また、こうしたモジュールと協働させて使用できるメモリには、本発明の教示するところを含められる。
【００６１】
メモリ装置 408 は、メモリモジュールに相当するようにもできる。例えば、シングルインラインメモリモジュール（SIMM）およびデュアルインラインメモリモジュール（DIMM）を、本発明が教示するところを利用した実施例に使うことが可能である。こうしたメモリ装置を、この装置内のメモリセルからの読み込みおよびメモリセルへの書き込みのための別の手段を与えるようないろいろな設計のうちのいずれかへと、組み込むこともできる。こうした手段のひとつがページモード動作である。DRAMのページモード動作とは、メモリセルアレイの行にアクセスして、そのアレイの異なる列に無作為にアクセスすることと定義される。或る列にアクセスしつつ、行とその列との交点に保存されたデータを読み出して出力することができる。
【００６２】
別種の装置としては、拡張データ出力（EDO）メモリがあり、これは、アドレス指定された列を閉じた後に、メモリアレイアドレスに保存されたデータを出力として利用可能とするものである。このメモリによって、アクセス信号を、メモリ出力データがメモリバス上で利用可能となる時間を減らすこと無く短くすることで、通信速度をいくらか増すことが可能となる。他の別種の装置としては、SDRAM、DDR SDRAM、SLDRAM、VRAM、およびDirect RDRAMが含まれ、さらにはSRAMもしくはフラッシュメモリといった他の装置も含まれる。
【００６３】
メモリ装置 408 には、本発明にかかるひとつもしくは複数の態様に応じて形成されたメモリを含めることができる。
図４１には、本発明にかかる例示的な電子システム 700 のいろいろな実施形態についての高レベル構成を示す単純化したブロック図を示してある。システム 700 は、例えば、コンピューターシステム、プロセス制御システム、または、プロセッサおよび関連するメモリを搭載した他の任意のシステム、に相当してもよい。電子システム 700 は、機能素子を有しており、この機能素子としては、プロセッサもしくは演算／論理ユニット（ALU） 702 、制御ユニット 704 、メモリ装置ユニット 706 、ならびに入出力（I/O）装置 708 といったものが含まれる。一般にシステム 700 は、プロセッサ 702 によりデータ上で実行される動作、ならびに、プロセッサ 702 とメモリ装置ユニット 706 とI/O装置 708 との間の他の相互作用、を記述した命令のnativeセットを持つことになる。制御ユニット 704 は、命令セットを循環させ続けることによって、プロセッサ 702 およびメモリ装置ユニット 706 およびI/O装置 708 のすべての動作を調整し、命令がメモリ装置 706 からfetchされるようにしてから実行する。種々の実施形態においては、メモリ装置 706 には、ランダムアクセスメモリ（RAM）装置、リードオンリーメモリ（ROM）装置、ならびに、周辺機器（フロッピーディスクドライブおよびコンパクトディスクCD-ROMドライブなど）、が含まれるが、これらに限定はされない。当業者は、本明細書を読んで把握した上で、示した電子部品のうちのどれでも、本発明の種々の態様にかかるメモリ構造物に含めるようにして組み込むことができる、ということを理解できる。
【００６４】
図４２は、例示的な電子システム 800 のいろいろな実施形態についての高レベル構成を示す単純化したブロック図である。システム 800 には、メモリ装置 802 が含まれており、このメモリ装置 802 には、メモリセルのアレイ 804 、アドレスデコーダー 806 、行アクセス回路 808 、列アクセス回路 810 、動作制御のための読み出し／書き込み制御回路 812 、および入出力回路 814 が具えられている。さらにメモリ装置 802 には、電源回路 816 およびセンサー 820 も含まれ、こうしたセンサー 820 の例としては、メモリセルが低閾値導通状態にあるかもしくは高閾値絶縁状態にあるかを判断するための電流センサーなどがある。示した電源回路 816 には、電力供給回路 880 、基準電圧を得るための回路 882 、第一のワード線にパルスを与えるための回路 884 、第二のワード線にパルスを与えるための回路 886 、および、ビット線にパルスを与えるための回路 888 が含まれる。また、システム 800 には、プロセッサ 822 、もしくはメモリにアクセスするためのメモリコントローラーが含まれる。
【００６５】
メモリ装置 802 は、プロセッサ 822 から配線もしくは金属配線を介して制御信号を受ける。メモリ装置 802 を使ってデータを格納でき、このデータへはI/O線を介してアクセスされる。当業者は、付加的な回路および制御信号を用意することが可能であって、しかもメモリ装置 802 は、本発明の焦点をぼかさないよう単純化して描かれているということを、正しく理解できる。一個以上のプロセッサ 822 もしくはメモリ装置 802 には、本明細書にて前述した類のメモリ構造物を含めることが可能である。
【００６６】
本開示において多様なシステムを述べてきたが、これらは、本発明にかかる回路および構造物の多様な用途の概要を掴むことを企図したものであって、本発明の態様群にかかるメモリセルを用いた電子システム内の素子および特徴的構造のすべてをくまなく記載しようとしたものでは無い。こうした種々の電子システムを、単一パッケージのプロセシング処理ユニットとして組み上げることもでき、もしくは単一の半導体チップとして組み上げることすらも可能であって、その結果、プロセッサと（一個以上の）メモリ装置との間での通信時間を短縮できる、ということを当業者は理解できる。
【００６７】
メモリセルの用途としては、メモリモジュールやデバイスドライバや電源モジュールや通信モデムやプロセッサモジュールや特定用途専用モジュールに使われる電子システムを含めることができ、複層複数枚チップモジュールを含むこともできる。さらに、こうした回路を、多種多様な電子システムの副部品として用いることもでき、例えば、時計、テレビジョン、携帯電話、パーソナルコンピューター、自動車、産業用制御システム、飛行機、などといった電子システムの副部品として用いることができる。
【００６８】
本明細書においては、高さの相対関係を利用して、種々の特徴的構造の互いの位置関係（上方、下方など）を記載していることに留意されたい。こうした語は、部品間の相対関係を表すためだけに使われているのであり、部品と基準となる外枠との関係を示しているものではない。したがって例えば、本明細書で述べた特徴的構造が、他の特徴的構造よりも上方へ突き出しているという場合に、実際にはその特徴的構造が、その特徴的構造の基準となる外枠から見ると下方に延びている、ということもありえる。
【図面の簡単な説明】
【００６９】
本発明の好ましい実施形態群を、下記の図面を参照しつつ説明する。
【図１】図１は、従来技術にかかるメモリアレイ対の例を描いた、単純化した概要図である。
【図２】図２は、6F2メモリアレイの例を示す回路構成を描いた単純化した設計図である。
【図３】図３は、本発明の或る態様にかかる、予備工程に存る半導体ウェハ片の概略断面図である。
【図４】図４は、図３の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図５】図５は、図４の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図６】図６は、図５の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図７】図７は、図６の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図８】図８は、図７の工程に存る図３のウェハ片を描いた上面図である。図７に示した断面は、図８の線 7-7 に相当する。
【図９】図９は、図７の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図１０】図１０は、図９の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図１１】図１１は、図１０の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図１２】図１２は、図１１の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図１３】図１３は、図１２の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図１４】図１４は、図１３の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図１５】図１５は、図１４の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図１６】図１６は、図１５の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図１７】図１７は、図１６の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図１８】図１８は、図１７の工程に存る図３のウェハ片を描いた上面図である。図１７に示した断面は、図１８の線 17-17 に相当する。
【図１９】図１９は、図１８の工程の次の工程に存る、図３のウェハ片を描いた上面図である。
【図２０】図２０は、図１９の工程の次の工程に存る、図３のウェハ片を描いた断面図である。
【図２１】図２１は、図２０の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図２２】図２２は、図２１の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図２３】図２３は、図７の工程の次の別の工程に存る、図３のウェハ片を描いた図である。
【図２４】図２４は、図２３の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図２５】図２５は、図２４のウェハ片の上面図であって、図２４で示した図は線24-24 から見たものに相当する。
【図２６】図２６は、図２５の工程の次の工程に存る、図３のウェハ片を描いた上面図である。
【図２７】図２７は、図２６の工程の次の工程に存る、図３のウェハ片を描いた側方からの断面図である。
【図２８】図２８は、図２７の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図２９】図２９は、図９の工程の次の別の工程に存る、図３のウェハ片を描いた図である。
【図３０】図３０は、図２９の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図３１】図３１は、図３０の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図３２】図３２は、図３１のウェハ片の上面図であって、図３１は線 31-31 に沿ったものに相当する。
【図３３】図３３は、図３１の工程の次の工程に存る、図３のウェハ片を描いた側方からの断面図である。
【図３４】図３４は、図３３のウェハ片の上面図であって、図３３は線 33-33 に沿ったものに相当する。
【図３５】図３５は、図３３の工程の次の工程に存る、図３のウェハ片を描いた側方からの断面図である。
【図３６】図３６は、図３５の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図３７】図３７は、図３６の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図３８】図３８は、図３７の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図３９】図３９は、本発明の用途例として示した、コンピュータの概略図である。
【図４０】図４０は、図３９のコンピュータのマザーボードの特徴を示す、ブロック概略図である。
【図４１】図４１は、本発明の態様例にかかる、電子システムの上位ブロック図である。
【図４２】図４２は、本発明の或る態様にかかる、メモリ装置の例を示す単純化したブロック図である。
【技術分野】
【０００１】
本発明は、半導体構造物、ダイナミックランダムアクセスメモリ（DRAM）アレイ、メモリセル、および電子システムに関連する。さらに本発明は、メモリアレイの形成方法および半導体構造物の形成方法にも関連する。
【背景技術】
【０００２】
高密度ダイナミックランダムアクセスメモリ（DRAM）類や他の回路をつくるために、メモリセルおよび回路を特徴づける他の構造を縮小するということは、半導体組立における飽くなき目標と云える。DRAM装置には、メモリセルの複数のアレイ（そのそれぞれがアクセストランジスタとキャパシタとを具える）が含まれる。DRAM内部の、電気接続が構成される領域（則ち、キャパシタとトランジスタの間）のことを、一般にアクティブ領域と呼ぶ。メモリアレイ内のアクティブ領域は、典型的には、アレイをほぼ水平方向に蛇行して縫うようなかたちで存在する（図２参照）。また、アレイ内のビット線も、典型的には、アクティブ領域と対になるようにして、アレイをほぼ水平方向に蛇行して縫うようなかたちで存在しており、その一方で、アレイのワード線がこれらのアクティブ領域およびビット線とほぼ直交するようなかたちに張られている。
【０００３】
従来技術にかかるメモリセルおよびDRAM構造体においては、キャパシタを、アクティブ領域の蛇行編成に合わせるようにして形成するのが普通であった。こうした旧来のキャパシタ構造体を製造する上でのマスク工程および蝕刻（エッチング）工程では問題が発生しやすく、特に高密度DRAMアレイで求められるフォトリソグラフィ（光刻）の寸法では問題が起きやすかった。したがって、新たなキャパシタ構造体および新たなキャパシタ構造体の製造方法の開発が望まれている。
【発明の開示】
【０００４】
或る態様として、本発明は、第一の接触プラグおよび第二の接触プラグを含み、且つ、第一の底板および第二の底板を有するような半導体構造物を包摂する。第二の接触プラグは、第一の方向に沿ったプラグ巾を有し、且つ第一の方向に沿った第一の距離だけ第一の接触プラグから離れている。第一の距離とプラグ巾との和を、プラグのピッチとして定義する。第一の底板は、第一の接触プラグと電気的に接続しており、且つ第一の方向に沿った板巾を有する。第一の底板と第二の底板とは、第一の方向に沿った第二の距離だけ互いに離れている。第二の距離と板巾との和を、板のピッチとして定義する。プラグのピッチは、板のピッチのほぼ倍となる。
【０００５】
或る態様として、本発明は、接触プラグと、この接触プラグの上面と電気的に接続した第一の底板を有する半導体構造物を包摂する。この底板は、（接触プラグの）上面に関して垂直な方向に第一の高さだけ上方へと盛り上がっている。この構造体には、第一の底板から或る距離だけ離れた第二の底板が具わっており、且つ、この構造体は、第一の底板と第二の底板との間の距離に亘って、（接触プラグの）上面と第一の高さとの間の第二の高さに在る絶縁性支持構造を有する。
【０００６】
或る態様として、本発明は、接触プラグの第一の行と、この接触プラグの第一の行から第一の距離だけ離れた接触プラグの第二の行を含んだDRAMアレイを包摂する。こうしたアレイには、接触プラグの第二の行から第一の距離よりも大きい第二の距離だけ離れた接触プラグの第三の行を任意に含められる。第一の複数の底板がアレイ内に存在し、そのそれぞれの底板が、接触プラグの第二の行のうちの単独の接触プラグと電気的に接続しており、且つそれぞれの底板は第二の距離に亘って広がっている。
【０００７】
或る態様として、本発明は、基板内部の接触プラグと電気的に接続した単独の垂直底板を有するキャパシタに接続したトランジスタを含んだメモリセルを包摂する。この単独の垂直底板は、水平方向には、第一の隣接するキャパシタの第一の底板と第二の隣接するキャパシタの第二の底板との間に来るように位置している。単独の垂直底板は、第一の隣接キャパシタに関連する第一の隣接接触プラグと、第二の隣接キャパシタに関連する第二の隣接接触プラグとの間に来るようになっている。
【０００８】
或る態様として、本発明は、複数の接触プラグを基板内に用意するステップを含んだメモリアレイの作成方法を包摂しており、ここでこれらのプラグは、第一の行と、その第一の行から間隙（ギャップ）で隔てられた第二の行とに配置される。個々のキャパシタ板が互いにほぼ平行となって且つ間隙を亘るようにして、キャパシタ板の行を形成する。こうしたキャパシタ板の行には、キャパシタ板の第一の組およびキャパシタ板の第二の組が含まれる。この第一の組のうちの各キャパシタ板は、第一の行内の接触プラグと関連しており、また、第二の組のうちの各キャパシタ板は、第二の行内の接触プラグと関連している。第二の組のうちのキャパシタ板のそれぞれは、第一の組を構成するキャパシタ板の間に来るように設置される。
【０００９】
或る態様として、本発明は、複数の接触プラグを基板内に作成するステップを含んだDRAMアレイの形成方法を包摂しており、ここで、こうした複数のプラグは、第一の行と、その第一の行から第一の距離だけ隔たった第二の行と、その第二の行から第一の距離より大きい第二の距離だけ隔たった第三の行を含んでいる。これらプラグの第一の行、第二の行および第三の行は、ほぼ平行である。この方法には、プラグの第一の行、プラグの第二の行およびプラグの第三の行に対してほぼ直交する複数の導電層を形成するステップが含まれる。これらの導電層のそれぞれは、第一の行、第二の行および第三の行に亘って展開している。プラグの第一の行とプラグの第二の行との間に在る導電層のそれぞれを貫くようにして、開口部を形成することで、プラグの第二の行とプラグの第三の行との間の第二の距離に亘る複数の独立した導電性板が形成されるようにする。
【００１０】
或る態様として、本発明は、半導体構造物の形成方法を包摂する。この方法には、接触プラグの第一の行と接触プラグの第二の行と接触プラグの第三の行とを有する基板を用意するステップが含まれる。これら第一の行および第二の行および第三の行に対してほぼ直交するような、複数の導電層を基板上に形成する。これら複数の導電層は、導電層の第一の組および導電層の第二の組から成る。この導電層の第一の組のうちのそれぞれは、第三の行に含まれる個々の接触プラグと電気的に接続しており、且つ第一の行および第二の行に含まれる接触プラグから電気的に絶縁されている。また、導電層の第二の組のうちのそれぞれは、第一の行の接触プラグおよび第二の行の接触プラグと電気的に接続している。これらの複数の導電層内に、導電層のそれぞれを貫くようにして開口部を蝕刻形成する。この開口部は、横方向について云うと、接触プラグの第一の行と接触プラグの第二の行との間に位置する。この開口部を蝕刻形成した後に、誘電体を、複数の導電層上に付着（堆積）させ、そうしてから、この誘電体の上に第二の導電体を付着させる。
【００１１】
或る態様として、本発明は、プロセッサと、そのプロセッサと協働するメモリ装置とを含んだ電子システムを包摂する。このメモリ装置はメモリアレイを有し、このメモリアレイは、接触プラグの第一の行と、その接触プラグの第一の行から第一の距離だけ離れた接触プラグの第二の行と、その接触プラグの第二の行から第一の距離より大きい第二の距離だけ離れた接触プラグの第三の行を含む。さらにこのアレイには、第二の距離に亘って拡がる複数の底部キャパシタ板、も付加的に含まれる。接触プラグの第二の行に含まれた接触プラグのそれぞれは、底部キャパシタ板のうちのひとつと電気的に接続する。
【発明を実施するための最良の形態】
【００１２】
図１には、メモリアレイ 10, 10' の対を描いた単純化した概略図を示してある。メモリアレイ 10, 10' のそれぞれは、従来技術にかかるアクセストランジスタ 14 およびキャパシタ 16 を含んだメモリセル 12 を用いている。示したトランジスタの代わりに、他の種類のアクセス装置を使ってもよいということを、当業者は正しく理解できる。
【００１３】
メモリアレイ 10, 10' は、それぞれ、対応するビット線 18, 18' および対応するワード線 20, 20' に接続している。これらのビット線は、センスアンプ（検出増幅器） 22, 22' に接続するように示してある。これらのセンスアンプには、メモリアレイ 10, 10' の周縁の外に概して形成される周辺回路を含めることができ、さらにこの周辺回路にはメモリアレイ 10, 10' の補助を務める回路も含めることができる。
【００１４】
図２には、6F2メモリアレイ 30 の回路構成の一部を描いた単純化した設計図を示しており、ここには半導体基板 31 が含まれている。付随する請求項の実施を援ける意味で述べると、「半導電性基板」（"semiconductive substrate"）および「半導体基板」（"semiconductor substrate"）という語は、半導電性物質を有する任意の構造物を意味するものであると定義され、ここで、こうした半導電性物質としては、半導体ウェハ（単独であるかもしくは他の材料をその上に含んだ組立材の形態であってもよい）などのバルクの半導体材料、ならびに、半導体層（単独であるかもしくは他の材料を含んだ組立材の形態であってもよい）が含まれるがこれらに限定はされない。「基板」（"substrate"）という語は、任意の支持構造のことを指し、上述したような半導体基板を含むがこれらに限定はされない。
【００１５】
複数の連続したアクティブ領域 32 が、基板 31 に合わせて形成される。わかりやすくするために、図では、連続したアクティブ領域のそれぞれが、基板 31 の境界の外側にまで突き出しているようにして描いてある。連続したアクティブ領域 32 は、通常は直線形では無く、メモリアレイを蛇行して過っている道筋に沿ってつくられている。ここで示した個々の連続したアクティブ領域は、図２の描かれた頁をだいたい水平方向に通るようにして延びており、且つ図２に示したように上向きに曲っている（ゆらいでいる）。複数の埋込型ビット線 18 を、アレイ 30 をほぼ水平方向に過る影つき領域として示してある。ビット線のそれぞれもまた、メモリ 30 を過る蛇行路に沿っており、また、ビット線が縫うように進む蛇行路の方向は、アクティブ領域のそれの反対となっている。
【００１６】
複数の導線 20, 34 が、アクティブ領域 32 に合わせるように、基板 31 上に形成される。示した例では、導線のうちの六本に番号 20 を付し、且つ導線のうちの二本に番号 34 を付してある。導線 34 の両側にひとつずつ導線 20 が在ることがわかるだろう。導線 20 と導線 34 は、図２に示したようにだいたい垂直方向に（アクティブ領域の概しての水平方向に対してほぼ直交する方向に）張られている。
【００１７】
アクティブ領域 32 ならびに導線 20, 34 が、アレイを構成しているかもしくはアレイを定めている。このアレイの上に複数のメモリセルが形成されることになるのである。特定の例および本発明の態様例に示したような場合には、このアレイが、ダイナミックランダムアクセスメモリ（DRAM）アレイを構成可能である。
【００１８】
示したメモリアレイでは、単独のメモリセルにより占められる独立した領域を、番号 12 を付した破線輪郭で示してある。こうした領域は、寸法 "F" であると見做すことができるか、もしくはそう記載してある。示した例では、 F は、メモリアレイの「最小ピッチ」の半分に等しい。本明細書での「ピッチ」（"pitch"）という語は、従来技術にかかる用法に似う使いかたを意図したものであって、或るデバイスもしくは特徴的構造の一端から、隣接するデバイスもしくは特徴的構造の同じ側の端までの距離のこととして定義されるものである。したがって、示したメモリアレイ 12 に関して述べれば、「最小ピッチ」（"minimum pitch"）という語は、導線（導線 20 や導線 24 など）の巾に、その線の一端に直接隣接して且つその線とそれにアレイ内で反復様式で隣接する線との間に挟まれる空隙の巾を加えた際の、最小の距離にほぼ等しいものとなる。示したように、単独のメモリセルは、巾が約 3F で深さが約 2F になるので、単独のメモリセルが占める面積は約 6F2 となる。
【００１９】
図２に示したような従来技術にかかるメモリアレイの実施例では、択ばれた個々の導線群は、隣接するメモリセルに対して電気的に絶縁される。例えば、示した導線の例 20 はワード線として個々のメモリセル 12 に対して機能する。作動時には接地されるかもしくは適切な負電圧に接続されうるような導線 34 を介在させることによって、隣接するメモリセルの対の間に敷かれる電気的絶縁が得られる。別の手法として、フィールド酸化膜絶縁法を使うことも可能である。
【００２０】
さらには、図２に示したメモリアレイ 30 には、キャパシタ容器 36 （長方形として示した）およびビット線接点 38 （円として示した）が付加的に含まれる。容器キャパシタ（container capacitors）は、キャパシタ容器 36 内に作成するのが普通であって、また、こうした容器キャパシタは、ストレージノード接点（storage node contacts） 40 を介してアクティブ領域と接続されている。特定の態様では、このストレージノード接点に、アクティブ領域のノード部位へと展開する導電性物質を含めることができる。
【００２１】
図１のアクセス装置 14 を図２では明示していないが、こうしたアクセス装置としては、ビット線接点 38 と、隣接するワード線 20 および隣接するストレージノード接点 40 とが含まれうる。
【００２２】
図２に示した従来技術にかかるキャパシタ容器 36 は、メモリセルピッチとほぼ等しいピッチを有している、ということに留意されたい。言い換えれば、各キャパシタ容器の巾（頁面に対して垂直な方向）に、じかに隣合うキャパシタ容器同士の間隔の巾（頁面に対して垂直な方向）を加えた距離が、パターンピッチ 'P' とほぼ等しい、ということである。なおここで P は、図２に示してあるように、線巾 'W' に、じかに隣合う線同士の間隔の巾 'S' を加えたものに相当する。それとは対照的に、本発明の方法論を使うと、キャパシタのピッチが、メモリアレイパターンのピッチの約半分となるようなキャパシタパターンを作成することが可能である。以降に述べる方法論により、小さな面積で大きな静電容量（キャパシタンス）を有するキャパシタを製造できる。本発明にかかる構造物は、メモリセルとすることができ、例えば、 6F2 セル配置を持つDRAMセルやメモリアレイとすることができる。しかしながら、本発明にかかる技術および構造物を使って、 4F2配置もしくは 8F2 配置などの別のセルパターン配置を得るような活用法についても、本発明は想定している。
【００２３】
本発明の方法論、ならびに本発明にしたがって形成された構造物については、図３〜図３８にだいたいのところを示してある。示した方法論を用いて、ストレージノード板およびキャパシタを、図２に示したようなピッチいっぱいを占めるキャパシタの代わりに作成可能である。本発明を説明するにあたり、図２に示したアレイが有する特徴的構造のそれぞれをとりあげて具体的に述べることはしないが、本発明にかかる構造物および方法論では、旧来の例示的な容器型キャパシタを本発明に置き換えて、図２に関して上述した特徴が含まれうる、ということを理解されたい。わかりやすく説明するため、本発明の方法論を示す各図面においては、図２に示したアレイ内に存在する付加的な特徴を再掲することはしない。
【００２４】
まず図３を見ると、ウェハ片 50 が基板 52 を有しており、その基板 52 の上に絶縁性材料 54 の層が載っているという概要が示してある。パターン化したマスキング材料 56 が材料 54 の上に形成されており、パターン化されたマスク 56 内に複数の開口部 58 ができている。絶縁性材料 54 は、例えば、適切な酸化物もしくは窒化物とすることができ、特定の実施例においては窒化珪素を含むことになる。パターン化したマスク 56 は、例えば、マスク材料（フォトレジストなど）を絶縁層 54 の上に堆積させることで形成でき、さらに、このマスク材料をパターン化するにあたっては、例えば、光刻性パターン化技法を用いて、開口部 58 を各々の間に持つ団塊群を形成することによって行うことができる。マスキング材料層のパターン化により、複数の開極口（contact openings）の成すパターンを定めるよう配された複数のパターン化された開口部 58 を定めている単独のマスクが得られる。
【００２５】
図４では、パターン化マスクの開口部を、絶縁性材料 54 を貫くように拡げて、基板のアクティブ領域部位に対応する基板表面 60 が露出するように、蝕刻をするかもしくは他の何らかのやりかたを用いて、開極口が形成されている。通常は、基板 52 には、開口部 58 の形成に先立つ処理で基板内につくられたビット線接点を具える埋込型ビット線（図示せず）が含まれることになるので、開口部 58 は開極口として用いるのが好ましいと云える。
【００２６】
図５では、マスク材料 56 を、例えばレジスト剥離法によって除去している。図６では、導電性材料の層 44 を、基板 52 を覆うようにして形成している。層 44 を、キャパシタ開極口の内部と、絶縁層 54 の上面の上との双方につくるのが好ましい。こうした材料は、関連するアクティブ領域部位と、各開口部の底部において電気的に接続するのが好ましい。層 62 に用いる材料の例としては、導電性ドープしたポリシリコンが含まれる。
【００２７】
図７では、第一絶縁材料 54 内の開口部群中に形成された導電性材料のプラグ 64 が互いに隔てられるようにする上で充分な程度に、層 62 の材料を除去している。層 62 から材料を除去するにあたっては、図示したようにプラグ群 64 が隔絶されるようにする上で有用な任意の適切な手法を使って行うことができる。こうした手法としては、例えば、レジストエッチバック（resist etch-back）、もしくは或る時間だけ進行するように蝕刻すること（timed etch）、もしくは絶縁材料 54 の上面に関する平坦化、といったものが含まれる。本発明の好ましい態様にしたがうと、プラグ 64 の上面 65 を材料 54 の上面とほぼ平滑となるよう形成する上で充分な程度に、層 62 の材料を選択的に除去する。
【００２８】
次に図８では、図７に示した処理工程に存るアレイ 50 の上面図を描いている。図７に示した断面図は、図８の線 7-7 に沿ったものである。上面図に示したプラグ群 64 の配置は、好ましい構成例である。この部分図には、行 A と記したプラグ 64 の第一の行と、行 B と記したプラグ 64 の第二の行とを示してあり、この行 B は、行 A とほぼ平行であり且つ行 A と空隙（ギャップ） E を隔てて配置されている。行 A に在るプラグのそれぞれは、行 B のプラグと頁上の垂直方向に沿ってほぼ並ぶように配置されている。この部分図には、行 C と記した第三の行および行 D と記した第四の行も描いており、これらの行は互いに空隙（ギャップ） G を隔てて配置されている。行 C および行 D の配置は、行 C および行 D に在る各プラグが行 A および行 B に在るプラグから頁上の水平方向に沿ってずれる（オフセットを設ける）ようになる以外は、行 A および行 B の配置とほぼ同等になるようにするのが好ましい。このパターンのさらなる続きの部分（図示せず）には、行 C および行 D からずれるようにして第五の行および第六の行が存在してもよく、こうした第五の行および第六の行に在るプラグは、行 A および行 B に在るプラグとほぼ垂直方向に並ぶように配置されうる。
【００２９】
図８に示したような、プラグの第一の方向（図頁上での水平方向）に沿った巾 W と、所与のプラグと同一行内で隣接するプラグとの間の距離 S と、の和として定義されるプラグピッチ P を有するようなパターン化されたプラグ設計について述べてゆく。好ましい実施形態においては、行 C および行 D に在るプラグは、行 A および行 B に在るプラグから水平方向に P のほぼ半分だけずれている（1/2-ピッチシフト）。
【００３０】
図８にさらに示してあるように、プラグの第二の方向（図頁上での垂直方向）に沿った、ほぼ並んで隣接するプラグ行間の距離（d1と表記）は、プラグが互いにずれて隣りあっている行同士の空隙（ギャップ） H に相当する広めな間隔 d2よりも、狭くなっている。別の言いかたをすると、第一の行 A のプラグは、第二の行 B に在るプラグから第一の方向に距離 d1 だけ離れており、且つ、第三の行 C に在るプラグが、第二の行 B に在るプラグから第一の方向に距離 d2 だけ離れているということであり、なおここで第一の方向とは図頁での垂直方向のことである。第三の行 C に在るプラグは、第四の行 D に在るプラグに沿って配置されており、第四の行 D に在るプラグから垂直方向に距離 d1 だけ離れている。示した好ましいプラグ設計にしたがい、上述のようにパターン化したマスクおよび処理工程の実施により、示した半ピッチずれパターンを作成し維持することが可能となる。しかしながら、本発明を用いて、記載した方法論を使って別の設計パターンを得ることもまた可能である、ということを理解されたい。
【００３１】
パターン化およびプラグ形成の後には、いろいろな別種の工程を使って、本発明にかかるキャパシタ構造を得ることができる。第一の処理工程の特徴について、図９から図２２を参照しつつ説明する。図９では、例えばプラグのアレイの上に絶縁材料を追加で付着（堆積）させることで、プラグ群 64 の上に載る絶縁材料 54 を増せることを示してある。この追加の絶縁材料を形成するにあたっては、約100オングストロームから約500オングストロームの範囲の厚みで、プラグ群の上面 65 に被せるようにできる。また、この追加の絶縁材料には、絶縁体 54 の下部に使われる物質と同じものを使ってもよいし、もしくはそれとは異なる物質を使ってもよい。適切な絶縁材料としては、初期材料 54 の形成に関して上述した類の絶縁材料が含まれる。
【００３２】
図１０では、絶縁材料 76 を、ウェハ片 50 のプラグアレイの上に被せるようにして形成してある。絶縁材料 76 には、図１０に示した物質層 66, 68, 70, 72, 74 の複合体を含めることができ、あるいは別の手法として、一種類以上の絶縁材料（図示せず）を含んだ単一層を含めるようにしてもよい。絶縁材料 76 が複数層の複合体である場合には、層の数を、図示したように五つにすることもできるし、または、五つより少なくすることももしくは五つより多くすることも可能である。同様に、互層の厚さの比も、図示した複合体例から変更してよい。
【００３３】
特定の態様で、板間支持構造体（inter-plate support features）を有するキャパシタ構造（後述する）に関して述べると、複合絶縁材料 76 が異なる組成物から成る複数の層を有し、複合体 76 中に在るこれらの層のうちのひとつ以上を、複合体 76 の他の材料もしくは層に比して選択的に除去できるようにするのが好ましい。例示的な複合体では、材料の互層を用意する。例えば、層 66, 70, 74 には、第一の材料（ボロホスホシリカートガラス（BPSG）といった酸化物など）を含めることができる。介在する互層 68, 70 は、例えば、Si3N4などの窒化物とすることができる。こうした複合体中の層の厚さおよび／もしくは相対厚さは、特定の値に限定されるものでは無い。
【００３４】
絶縁層 76 の厚さの例は、約5000オングストロームから約30,000オングストロームの範囲とすることができる。特定の用途では、厚さの例示的な範疇の上限付近となるような層 76 を用意することで、キャパシタ板の高さを増やして静電容量を高めるようにするのが好ましい（後述する）。互層の複合体の例を作成する際には、第一の酸化物膜を例えば約5000オングストロームの厚さで堆積させた後に、第一の窒化物層を約200オングストロームの厚さで堆積させることが可能である。約5000オングストロームの第二の酸化物層をその第一の窒化物層上に被せるように付着させてから、続いて厚さ約200オングストロームの第二の窒化物層を、そしてさらに約5000オングストロームの第三の酸化物層を載せてゆくことができる。互層になるよう連続的に堆積してゆくことで、所望の厚さが得られる。
【００３５】
図１１では、パターン化可能な材料 78 （フォトレジストなど）の層を、絶縁層 76 の上面に被せるように堆積させてから、例えば光刻パターン化法を使ってパターン化を施し、複数のパターン化開口部 80 を形成したさまを描いてある。また、当業者には理解されていることだが、マスク 78 を作成して、このマスクに例えばスペーサー法を使って異方性蝕刻によるスペーサーを築くようにすることで、リソグラフィ以下の大きさの特徴的構造（sub-lithographic features）をつくることが可能である。開口部 80 を作成するにあたっては、倍ピッチとなるよう（プラグピッチあたりに二つの開口部ができるよう）にして、しかもひとつおきに開口部が各接触プラグ 64 と垂直方向に並び且つ中心を合わせるように配置し、さらに残りの開口部 80 が所定の行のプラグ 64 同士の水平方向の間隙と垂直方向に並び且つ中心を合わせるように配置するのが好ましい。開口部 80 は、プラグの行とほぼ直交する溝（トレンチ）となるようにつくり、ほぼ平行になるよう配置される一連の溝が絶縁材料 76 の上面を横断するように形成するのが好ましい。
【００３６】
図１２では、開口部／溝 80 が絶縁複合材料 76 の中に拡がっているさまを示してある。開口部を拡げるにあたっては、乾式蝕刻法（dry etch）を利用できる。こうした拡張に際しては、単独の蝕刻剤を使って行うこともできるし、もしくは複数種類の蝕刻剤を使うことも可能である。単独の蝕刻剤は、材料 76 が単独の均一な層であるような本発明の態様において有用となりうる。加えて、単独の蝕刻剤を用いた蝕刻は、複合層構造中の材料に対して選択的な蝕刻剤を使って行うことができる。例えば、BPSGと窒化珪素をほぼ等速で蝕刻するように選択的でありうるような単独の蝕刻剤を使用可能である。こうした単独の蝕刻剤を用いることで、材料 76 の下部（BPSG層 66 など）に達するまで蝕刻を続けることができる。その後に、BPSGを蝕刻し材料 54 （窒化珪素）に達したところで停止することになるような第二の蝕刻剤を利用して、図１２に示したような構造を製造できる。
【００３７】
図１３では、付加的な乾式蝕刻（或る時間だけ進行するような蝕刻など）を使い、象嵌（ダマシン）開口部を拡げて、プラグ 64 の上面 65 が露出するようにできるさまを描いている。示しているように、導電性プラグ同士の間の領域に在る隣接する溝において、過蝕刻（over etch）がいくらか起きる可能性がある、ということに留意されたい。別の手法として、異なる選択性を有する複数種類の蝕刻剤を用いることで、材料 76 に含まれる複合層中の個々の層を独立に且つ連続的に蝕刻することも可能である。溝の形成に続き、レジスト剥離法などを使ってマスク材料 78 を図１４に示したように取り除くことで、複数の絶縁列で隔てられた複数のほぼ平行な溝 80 が得られる。
【００３８】
図１５では、導電性材料 82 を象嵌溝が埋まるように堆積させて、複数の導電層 84 をつくるさまを示してある。導電性材料 82 は、例えばTiNとすることもでき、または好ましい態様では、導電性ドープしたポリシリコンもしくは半球状ポリシリコン粒（HSG）とすることもできる。
【００３９】
個々の導電層 84 を互いに電気的に隔離するために、材料 82 を、絶縁材料 76 の上方水平面の上から除去してもよい。導電性材料を除去するにあたっては、例えば、化学・機械的研磨法（CMP）もしくは乾式エッチバック法を用いることができる。図１６では、本発明の特定の態様において、導電性材料 82 の被覆を除去するに際して乾式エッチバックを利用して、絶縁材料 76 の上面の下方導電性材料を除去することで、導電層 84 が表面開口部から凹んでいるようにできるさまを描いている。こうした凹みをつくっておくと、本発明でマスクレスCMP法を使用することになる場合の態様（後述）などで、後続する工程中に好都合となる。
【００４０】
次に図１７では、上部絶縁層 86 を、絶縁材料 76 に被せ且つ開口部 80 の凹み部分に入るように形成できるさまを示してある。材料 86 は、窒化物とするのが好ましく、この場合は上部窒化物層とも称する。図１８には、材料 86 を見下ろした透視図を示しており、上部窒化物の下方にある特徴的構造を点線で描いてある。図１７に示した断面図は、図１８の線 17-17 に沿ったものに相当する。示しているように、本発明による上述した工程によって、複数の連続したほぼ平行な導電層 84 を作成できる。ピッチもしくは「プラグピッチ」の全体的なつくりを P として示してある。導線 84 は、「板ピッチ」がほぼ P/2 となるようにして配置するのが好ましく、もしくは、「板ピッチ」が P/2 と実質的に等しくなるようにして配置するのがより好ましい。解説すると、「板ピッチ」（"plate pitch"）という語は、導電性板もしくは導電層の構成上の間隙のことを指すために使うものであって、板（もしくは層）の巾と、隣接する板（もしくは層）同士の間隙の距離の和として定義されるものである。
【００４１】
図１８に示すように、板ピッチが、全体的なつくりとしてのピッチ P の半分であるような場合には、プラグアレイの反復パターンひとつにつき、二つの導電層が存在することになる。このようにパターン化ピッチあたりに倍の数の導電層が存在することを、倍ピッチ導電層（double-pitch conductive layers）とも称する。示しているように、導電層 84 は、接触プラグ 64 の上面と中心を合わせるように並べるのが好ましい。ひとつおきに並んだ 'a' と記した導線が、 'b' と記した導線同士の間に来るようになっている。導線 'a' は、行 C および行 D のプラグの上面の中央を通るように、且つ行 A および行 B に在るプラグ同士の間の中央に来るように形成するのが好ましい。それとは逆に、ひとつおきに置かれた導電層 'b' は、プラグ行 A およびプラグ行 B の接触プラグ 64 の上面の中央を通り、且つ行 C および行 D に在るプラグ同士の間の中央を通る。
【００４２】
図１９では、付加的な工程を行って、複数の溝 88 を、上部窒化物 86 を貫き且つ導電性材料 82 および絶縁材料 76 を貫くように形成することで、これらの溝の底から材料 54 が覘くようにしたさまを描いている。溝 88 の形成にあたっては、例えば、窒化物 86 に被せて蝕刻マスクを形成してから、窒化物 86 および導電性材料 82 および絶縁材料 76 を貫くように異方性蝕刻するようにして実施できる。
【００４３】
わかりやすくするために材料 86 を切り取った状態を図１９の左部分に示してある。ここでは、溝 88 が各導電層を導電層の長軸にほぼ直交するように横切るようにして作成している。したがって、溝 88 をつくったことで、各導電層が分たれて、平行に並んで独立した導電板 90 の複数の行が形成されることになる。独立した板群 90 のそれぞれが、単独の接触プラグ 64 と電気的に接続するので、板 90 は個々のメモリセル内でストレージ板もしくはキャパシタ底板として機能できる。
【００４４】
分離によって独立した板群 90 をつくる工程により、独立した複数のほぼ平行に並んだ底板の行をつくることができ、これらの底板のそれぞれが、ずれて隣接する行間の距離 d2 をとって配置されることになる（図１９）。例えば、示した板の中央の行内に在る、ひとつおきに並んだ底板 'b' のそれぞれが、第二の行 B 内の接触プラグと電気的に接続しており、且つ行 B と行 C の間の距離 d2 に亘って延びている。さらに示しているように、底板 'b' のそれぞれは、二つの隣接する交互に並ぶ板 'a' の間に挟まれるように配置され、この板 'a' のそれぞれは、プラグの第三の行 C 内の単独の接触プラグ 64 と接続する。
【００４５】
特定の寸法に限定しようとするものでは無いが、キャパシタ板 90 のそれぞれは、互いにほぼ等しい寸法を持つのが好ましい。アレイの例では、板 90 の板長は、板巾の十倍であるか、もしくはそれよりも長くてもよい。特定の用途では、板 90 の板巾は約0.5Fであり、板長は約5Fから約5の範囲である。
【００４６】
次に図２０では、複数の垂直ストレージ板 90 を有する行を描いてあり、ここでは、板が一枚おきに所定の行内の接触プラグと電気的に接続している。独立した板をつくる上では、ウェハ片 50 をさらなる工程にかけて例えば絶縁材料76の全体もしくは一部を除去して行うことができる。絶縁材料 76 が複合層を含んでいる場合には、材料の除去工程には、特定の層を、その複合層内に在る他の層を維持しつつ除去するステップ、を含めることができる。例えば図２０に示したように、導電板 90 同士の間に窒化物部分を残しつつ、BPSG層 66, 70, 74 を、導電板 90 同士の間から除去もしくは実質的に除去することが可能である。
【００４７】
溝 88 の存在（図１９）によって、湿式等方性蝕刻が側方から届くようになるため、絶縁材料 76 中の酸化物層のすべてもしくは実質的にすべてを除去して、導電板 90 同士の間に開口部 94 をつくることができる。こうした湿式等方性蝕刻は、窒化珪素に対して選択的であるため、窒化珪素でできた支持構造 92 を板 90 同士の間に維持できる。支持構造 92 は、以降の工程中でキャパシタ板を支持する上で好都合にはたらく。後続する工程中に、上部窒化物層 86 の存在によって付加的な支持を得ることもできる。なお、上部窒化物層は周縁表面（図示せず）にも存在でき、後続する工程中に周縁領域を保護できる、ということにも留意されたい。
【００４８】
図２１では、誘電体の層 96 を、個々の第一のキャパシタ板構造 90 に被せるように形成している。板構造 90 にポリシリコンが含まれる場合には、キャパシタ誘電層の形成に先立ち、適切な熱入れ（アニール）工程を行って、ポリシリコンのうちの少なくとも一部を、半球状ポリシリコン粒（HSG）に転換させることができる。適切な誘電体材料を堆積させた後、セル板材料 98 を、独立した板 90 同士の間のウェハ片 50 の上面に被せるようにして堆積させる。セル板材料 98 は、例えば導電性ドープしたポリシリコンであるのが好ましい。
【００４９】
図２２では、化学・機械的研磨法、もしくは、マスクをしての蝕刻を利用して、周縁領域（図示せず）のセル板導電性材料 98 を除去して、さらにはアレイ内のセル板材料 98 の上部を除去することが可能であるさまを示してある。CMPもしくは蝕刻を行うことで、セル板材料を水平高さ 99 になるまで除去して、しかも個々の底板 90 の上に上部窒化物 86 の一部が残って露出するようにして、回路の損傷や破壊を避けられるようにするのが好ましい。図２２に示した得られる構造では、セル板材料 98 が、第二のキャパシタ板として機能できるようになっている。本発明の好ましい実施形態においては、この第二のキャパシタ板（セル板）が、個々の第一のキャパシタ板 90 と協働して、個々のメモリセル内でストレージキャパシタとして機能する。
【００５０】
本発明にかかる倍ピッチのキャパシタ構造を作成するための別の方法論および工程について、以降に述べてゆく。図２３は、そうした別の方法論を示すものであって、図７および図８に示した処理段階の続きとなっている。この別の工程では、導電性材料 100 をプラグのアレイ 64 に被せて堆積させることで、導電性材料 100 がこれらの接触プラグの上面 65 と電気的に接続するようになっている。その後、導電性材料 100 を削りとる蝕刻を施して、開口部 102 によって隔てられた複数の独立した導電層 104 を形成する。この導電層 104 は、絶縁層 54 の上面に至るまで延びている。したがって、複数の独立した導電層 104 は、互いに電気的に隔絶されている。削りとる蝕刻を使って、こういった複数の導電層をつくるにあたっては、マスク法およびパターン化法を利用して、上述した倍ピッチの導電層をパターン化してつくるのが好ましい。図２５には、得られる層のパターンに、従前の実施形態にかかる導電層に関して既述した間隔およびパターンを有するような複数のほぼ平行に並んだ導電層 104 が含まれることが好ましい、ということを示してある。しかしながら、図２５に示した構造は、先述した工程でつくられる構造とは異なっており、その違いは、絶縁材料 54 が、これらの導電層の初期形成時にその導電層間に露出していることである。
【００５１】
図２６では、付加的な工程を施して、溝 106 を、第一の行 A と第二の行 B との間、および、第三の行 C と第四の行 D との間に作成し、独立したキャパシタ板群 108 の行が、第二の行 B と第三の行 C との間隙 H に沿った距離 d2に亘ってできるさまを描いている。溝 106 の形成に際しては、適切な蝕刻法を使うことができる。また、溝 106 の形成には、適切な材料を導電層 104 同士の間に堆積させるステップと、パターン化したマスクを光刻法を使って作成するステップと、このパターンを下方の材料に転写するステップと、を含めることができる。
【００５２】
導電層を分離して独立したストレージノード板 108 をつくった後に、誘電層 110 を個々の板に被せ且つ基板に被せるように堆積させる。そうしてから、セル板材料 112 をウェハ片 50 に被せるように、且つ、実質上、隣接するストレージノード板 108 同士の間の開口部を埋めるように堆積させる。セル板材料 112 の堆積工程で基板を蔽うように形成して、或る厚さの材料 112 が、誘電体 110 の上に被さって存在するようにするステップ、を通常は含める。したがって、セル板材料の堆積をした後には、マスキング・パターン化工程を行って、セル板材料を周縁領域（図示せず）から除去し、図２８に示すような独立したセル板を形成することが可能である。
【００５３】
倍ピッチ板キャパシタを作成するための付加的な別の工程について、図２９から図３８を参照しつつ解説してゆく。図２９には、図９の工程の続きとしての、ウェハ片 50 工程を示してある。図９に示した構造物へのさらなる工程としては、絶縁層 54 上に第二の絶縁層 120 を形成することが含まれる。材料 120 は、例えば、酸化物（BPSGなど）としてもよいし、もしくは他の適切な絶縁材料を用いてもよい。マスク材料 122 を、絶縁層 120 の上に用意してパターン化し、開口部 124 を有する「単ピッチ」のマスクパターンを形成することで、このマスクパターンの反復単位のピッチが、プラグパターンのピッチ（上述）と実質的に等しくなるようにする。パターン化したマスクの開口部 124 の開口長は l1 である。
【００５４】
図３１には、開口部 124 が材料 120 内に拡がって、初期溝巾 l1を有する溝が作成されているさまを描いている。なお、溝 124 が材料 54 内に拡がって、各プラグの一部の上に、接触プラグ 64 の表面 65 を露出させるのが好ましい。開口部を進展させて溝 124 を得るにあたっては、蝕刻法（乾式異方性蝕刻など）を利用できる。複数の溝を作成した後に、得られた絶縁材料 120 の列から、マスク材料 122 をレジスト剥離法などを使って除去できる。図３２では、図３１に示した構造を上から見た図を示してある（なお、図３１は図３２の線 31-31 に沿った断面に相当する）。パターン化および溝形成によって、示したように、各キャパシタプラグ 64 の上面 65 の半分が単ピッチの開口部から覘くようにするのが好ましい。
【００５５】
当初の開口巾が l1 である開口部 124 を、後から拡張して、図３３に示すような開口巾 l2 の開口部を作成する。図３３に示した構造の上面図を、図３４に描いてある。図３４に示してあるように、上面 65 のそれぞれのさらなる一部が、開口部 124 を拡張したことで新たに露出するようになるのが好ましい。開口部の拡張に際しては、適切な手法を用いて行うことができ、例えば、等方性湿式蝕刻法もしくは乾式蝕刻法などを使うことができる。
【００５６】
次に図３５では、導電性材料 130 を基板 52 に被せるように堆積させて、拡張済開口部 124 の少なくとも一部が埋まるようにしたさまを描いてある。そうしてから、導電性材料 130 を異方性蝕刻して、分たれた導電層 134 同士の間に細溝 132 を形成する（図３６）。分たれたスペーサー類似導電層を形成するための異方性蝕刻を行うにあたっては、開口部 132 を拡張して、その開口部の底で材料 54 が露出するように行うのが好ましい。その後、さらなる処理を施して、図３７に示したような、分たれた独立したストレージノード板を作成する。この付加的な処理としては、例えば、導電層同士に在る間隙を酸化物などで埋めるステップと、パターン化したマスクを基板上に形成するステップと、交互に並んだ絶縁層と導電層とに交わるように溝を蝕刻して、導電層を分離して独立したキャパシタ板をつくるステップ（図１９および図２６に関して上述したものと同様）と、を含めることができる。
【００５７】
図３８には、独立したキャパシタ底板を形成した後に、これらの板同士の間に在る（一種もしくは複数種の）絶縁材料を湿式等方性蝕刻などで除去してから、誘電層 96 を独立した板群に被せるように形成することができる、ということを示してある。セルポリ材料（cell poly material） 98 をキャパシタ誘電体に被せるように堆積させてから、マスキングと蝕刻を施すことで、セルポリを周縁領域から除去して、分たれたセル板を形成することができる（図３８）。
【００５８】
本明細書に開示した倍ピッチのキャパシタの形成によって、高い静電容量を有するストレージ板を作成でき、しかも、旧来のキャパシタ形成で用いていたマスキング作業およびパターン化作業から発生しうる問題を回避できる。本発明にかかるキャパシタは、従来型のキャパシタに代わって、メモリセル、DRAMアレイ、ならびに回路（図１および図２に示した回路例など）といったものに使用できる。
【００５９】
図３９には、本発明の或る態様にかかるコンピューターシステム 400 の実施形態の概要を描いてあるが、これはあくまで例であって限定を意図したものではない。コンピューターシステム 400 には、モニター 401 もしくは他の通信出力装置、ならびに、キーボード 402 もしくは他の通信入力装置、ならびに、マザーボード 404 、が含まれる。マザーボード 404 には、マイクロプロセッサ 406 もしくは他のデータプロセッシングユニット、ならびに、一個以上のメモリ装置 408 、が含まれる。メモリ装置 408 には、上述した本発明の種々の態様を含めることができる。メモリ装置 408 には、メモリセルのアレイを含めることもでき、こうしたアレイには、このアレイ中の個々のメモリセルにアクセスするためのアドレス指定回路を接続可能である。さらに、こうしたメモリアレイを、メモリセルからデータを読み出すための読み出し回路と接続することも可能である。こういったアドレス指定回路および読み出し回路を使って、メモリ装置 408 とプロセッサ 406 との間で情報を搬送できる。このさまを図４０に示したマザーボード 404 にブロック図として描いてある。このブロック図では、アドレス指定回路を 410 とし、読み出し回路を 412 として示してある。コンピューターシステム 400 のいろいろな部品（プロセッサ 406 を含む）には、本明細書にて前述したひとつもしくは複数のメモリ構造物を含めることができる。
【００６０】
プロセッサ装置 406 は、プロセッサモジュールに相当するようにもでき、また、こうしたモジュールと協働させて使用できるメモリには、本発明の教示するところを含められる。
【００６１】
メモリ装置 408 は、メモリモジュールに相当するようにもできる。例えば、シングルインラインメモリモジュール（SIMM）およびデュアルインラインメモリモジュール（DIMM）を、本発明が教示するところを利用した実施例に使うことが可能である。こうしたメモリ装置を、この装置内のメモリセルからの読み込みおよびメモリセルへの書き込みのための別の手段を与えるようないろいろな設計のうちのいずれかへと、組み込むこともできる。こうした手段のひとつがページモード動作である。DRAMのページモード動作とは、メモリセルアレイの行にアクセスして、そのアレイの異なる列に無作為にアクセスすることと定義される。或る列にアクセスしつつ、行とその列との交点に保存されたデータを読み出して出力することができる。
【００６２】
別種の装置としては、拡張データ出力（EDO）メモリがあり、これは、アドレス指定された列を閉じた後に、メモリアレイアドレスに保存されたデータを出力として利用可能とするものである。このメモリによって、アクセス信号を、メモリ出力データがメモリバス上で利用可能となる時間を減らすこと無く短くすることで、通信速度をいくらか増すことが可能となる。他の別種の装置としては、SDRAM、DDR SDRAM、SLDRAM、VRAM、およびDirect RDRAMが含まれ、さらにはSRAMもしくはフラッシュメモリといった他の装置も含まれる。
【００６３】
メモリ装置 408 には、本発明にかかるひとつもしくは複数の態様に応じて形成されたメモリを含めることができる。
図４１には、本発明にかかる例示的な電子システム 700 のいろいろな実施形態についての高レベル構成を示す単純化したブロック図を示してある。システム 700 は、例えば、コンピューターシステム、プロセス制御システム、または、プロセッサおよび関連するメモリを搭載した他の任意のシステム、に相当してもよい。電子システム 700 は、機能素子を有しており、この機能素子としては、プロセッサもしくは演算／論理ユニット（ALU） 702 、制御ユニット 704 、メモリ装置ユニット 706 、ならびに入出力（I/O）装置 708 といったものが含まれる。一般にシステム 700 は、プロセッサ 702 によりデータ上で実行される動作、ならびに、プロセッサ 702 とメモリ装置ユニット 706 とI/O装置 708 との間の他の相互作用、を記述した命令のnativeセットを持つことになる。制御ユニット 704 は、命令セットを循環させ続けることによって、プロセッサ 702 およびメモリ装置ユニット 706 およびI/O装置 708 のすべての動作を調整し、命令がメモリ装置 706 からfetchされるようにしてから実行する。種々の実施形態においては、メモリ装置 706 には、ランダムアクセスメモリ（RAM）装置、リードオンリーメモリ（ROM）装置、ならびに、周辺機器（フロッピーディスクドライブおよびコンパクトディスクCD-ROMドライブなど）、が含まれるが、これらに限定はされない。当業者は、本明細書を読んで把握した上で、示した電子部品のうちのどれでも、本発明の種々の態様にかかるメモリ構造物に含めるようにして組み込むことができる、ということを理解できる。
【００６４】
図４２は、例示的な電子システム 800 のいろいろな実施形態についての高レベル構成を示す単純化したブロック図である。システム 800 には、メモリ装置 802 が含まれており、このメモリ装置 802 には、メモリセルのアレイ 804 、アドレスデコーダー 806 、行アクセス回路 808 、列アクセス回路 810 、動作制御のための読み出し／書き込み制御回路 812 、および入出力回路 814 が具えられている。さらにメモリ装置 802 には、電源回路 816 およびセンサー 820 も含まれ、こうしたセンサー 820 の例としては、メモリセルが低閾値導通状態にあるかもしくは高閾値絶縁状態にあるかを判断するための電流センサーなどがある。示した電源回路 816 には、電力供給回路 880 、基準電圧を得るための回路 882 、第一のワード線にパルスを与えるための回路 884 、第二のワード線にパルスを与えるための回路 886 、および、ビット線にパルスを与えるための回路 888 が含まれる。また、システム 800 には、プロセッサ 822 、もしくはメモリにアクセスするためのメモリコントローラーが含まれる。
【００６５】
メモリ装置 802 は、プロセッサ 822 から配線もしくは金属配線を介して制御信号を受ける。メモリ装置 802 を使ってデータを格納でき、このデータへはI/O線を介してアクセスされる。当業者は、付加的な回路および制御信号を用意することが可能であって、しかもメモリ装置 802 は、本発明の焦点をぼかさないよう単純化して描かれているということを、正しく理解できる。一個以上のプロセッサ 822 もしくはメモリ装置 802 には、本明細書にて前述した類のメモリ構造物を含めることが可能である。
【００６６】
本開示において多様なシステムを述べてきたが、これらは、本発明にかかる回路および構造物の多様な用途の概要を掴むことを企図したものであって、本発明の態様群にかかるメモリセルを用いた電子システム内の素子および特徴的構造のすべてをくまなく記載しようとしたものでは無い。こうした種々の電子システムを、単一パッケージのプロセシング処理ユニットとして組み上げることもでき、もしくは単一の半導体チップとして組み上げることすらも可能であって、その結果、プロセッサと（一個以上の）メモリ装置との間での通信時間を短縮できる、ということを当業者は理解できる。
【００６７】
メモリセルの用途としては、メモリモジュールやデバイスドライバや電源モジュールや通信モデムやプロセッサモジュールや特定用途専用モジュールに使われる電子システムを含めることができ、複層複数枚チップモジュールを含むこともできる。さらに、こうした回路を、多種多様な電子システムの副部品として用いることもでき、例えば、時計、テレビジョン、携帯電話、パーソナルコンピューター、自動車、産業用制御システム、飛行機、などといった電子システムの副部品として用いることができる。
【００６８】
本明細書においては、高さの相対関係を利用して、種々の特徴的構造の互いの位置関係（上方、下方など）を記載していることに留意されたい。こうした語は、部品間の相対関係を表すためだけに使われているのであり、部品と基準となる外枠との関係を示しているものではない。したがって例えば、本明細書で述べた特徴的構造が、他の特徴的構造よりも上方へ突き出しているという場合に、実際にはその特徴的構造が、その特徴的構造の基準となる外枠から見ると下方に延びている、ということもありえる。
【図面の簡単な説明】
【００６９】
本発明の好ましい実施形態群を、下記の図面を参照しつつ説明する。
【図１】図１は、従来技術にかかるメモリアレイ対の例を描いた、単純化した概要図である。
【図２】図２は、6F2メモリアレイの例を示す回路構成を描いた単純化した設計図である。
【図３】図３は、本発明の或る態様にかかる、予備工程に存る半導体ウェハ片の概略断面図である。
【図４】図４は、図３の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図５】図５は、図４の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図６】図６は、図５の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図７】図７は、図６の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図８】図８は、図７の工程に存る図３のウェハ片を描いた上面図である。図７に示した断面は、図８の線 7-7 に相当する。
【図９】図９は、図７の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図１０】図１０は、図９の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図１１】図１１は、図１０の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図１２】図１２は、図１１の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図１３】図１３は、図１２の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図１４】図１４は、図１３の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図１５】図１５は、図１４の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図１６】図１６は、図１５の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図１７】図１７は、図１６の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図１８】図１８は、図１７の工程に存る図３のウェハ片を描いた上面図である。図１７に示した断面は、図１８の線 17-17 に相当する。
【図１９】図１９は、図１８の工程の次の工程に存る、図３のウェハ片を描いた上面図である。
【図２０】図２０は、図１９の工程の次の工程に存る、図３のウェハ片を描いた断面図である。
【図２１】図２１は、図２０の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図２２】図２２は、図２１の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図２３】図２３は、図７の工程の次の別の工程に存る、図３のウェハ片を描いた図である。
【図２４】図２４は、図２３の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図２５】図２５は、図２４のウェハ片の上面図であって、図２４で示した図は線24-24 から見たものに相当する。
【図２６】図２６は、図２５の工程の次の工程に存る、図３のウェハ片を描いた上面図である。
【図２７】図２７は、図２６の工程の次の工程に存る、図３のウェハ片を描いた側方からの断面図である。
【図２８】図２８は、図２７の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図２９】図２９は、図９の工程の次の別の工程に存る、図３のウェハ片を描いた図である。
【図３０】図３０は、図２９の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図３１】図３１は、図３０の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図３２】図３２は、図３１のウェハ片の上面図であって、図３１は線 31-31 に沿ったものに相当する。
【図３３】図３３は、図３１の工程の次の工程に存る、図３のウェハ片を描いた側方からの断面図である。
【図３４】図３４は、図３３のウェハ片の上面図であって、図３３は線 33-33 に沿ったものに相当する。
【図３５】図３５は、図３３の工程の次の工程に存る、図３のウェハ片を描いた側方からの断面図である。
【図３６】図３６は、図３５の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図３７】図３７は、図３６の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図３８】図３８は、図３７の工程の次の工程に存る、図３のウェハ片を描いた図である。
【図３９】図３９は、本発明の用途例として示した、コンピュータの概略図である。
【図４０】図４０は、図３９のコンピュータのマザーボードの特徴を示す、ブロック概略図である。
【図４１】図４１は、本発明の態様例にかかる、電子システムの上位ブロック図である。
【図４２】図４２は、本発明の或る態様にかかる、メモリ装置の例を示す単純化したブロック図である。
【特許請求の範囲】
【請求項１】
第一の接触プラグと、
第一の方向に沿うプラグ巾を有し、且つ前記第一の接触プラグから前記第一の方向に第一の距離だけ離れており、前記第一の距離と前記プラグ巾の和をプラグピッチと定義する、第二の接触プラグと、
前記第一の接触プラグと電気的に接続しており、且つ前記第一の方向に沿う板巾を有する、第一の底板と、
前記第一の底板から前記第一の方向に第二の距離だけ離れており、前記第二の距離と前記板巾の和を板ピッチと定義する、第二の底板と
を含み、ここで、前記プラグピッチが、前記板ピッチの約二倍である
ことを特徴とする、半導体構造物。
【請求項２】
前記第二の底板が、前記第一の接触プラグおよび前記第二の接触プラグから電気的に隔絶されていることを特徴とする、請求項１記載の半導体構造物。
【請求項３】
前記第二の底板の寸法が、前記第一の底板の寸法と実質的に等しいことを特徴とする、請求項１記載の半導体構造物。
【請求項４】
前記第二の接触プラグと電気的に接続した第三の底板
をさらに含み、ここで前記第三の底板の寸法が、前記第一の底板の寸法と実質的に等しい
ことを特徴とする、請求項３記載の半導体構造物。
【請求項５】
前記第一の底板、前記第二の底板および前記第三の底板の、前記第一の方向と直交する第二の方向に沿った長さが、前記プラグピッチの約二倍以上であることを特徴とする、請求項４記載の半導体構造物。
【請求項６】
前記第一の底板と前記第二の底板との間に配置された導電性セル板
をさらに含むことを特徴とする、請求項１記載の半導体構造物。
【請求項７】
前記セル板を、前記第一の底板および前記第二の底板のそれぞれから誘電層によって隔てることを特徴とする、請求項６記載の半導体構造物。
【請求項８】
上面を有する接触プラグと、
前記上面と電気的に接続し、且つ前記上面から見て第一の高さだけ垂直方向で上方に延びている、第一の底板と、
前記第一の底板から或る距離だけ離れて配置される、第二の底板と、
前記第一の底板と前記第二の底板との間の前記距離に亘って、且つ前記上面と前記第一の高さとの間の第二の高さで配置される、絶縁支持構造物と
を含むことを特徴とする、半導体構造物。
【請求項９】
前記第一の底板および前記第二の底板が、ポリシリコンを含むことを特徴とする、請求項８記載の半導体構造物。
【請求項１０】
前記第一の底板および前記第二の底板が、半球状ポリシリコン粒を含むことを特徴とする、請求項８記載の半導体構造物。
【請求項１１】
前記絶縁支持構造物が、窒化珪素を含むことを特徴とする、請求項８記載の半導体構造物。
【請求項１２】
前記絶縁支持構造物が、第一の絶縁支持構造物であって、また、
前記第一の底板と前記第二の底板との間の前記距離に亘り、且つ前記第一の高さと前記第二の高さとの中間の第三の高さに配置される、第二の絶縁支持構造物
をさらに含む
ことを特徴とする、請求項８記載の半導体構造物。
【請求項１３】
前記支持構造物が、前記第一の底板に含まれた第一の垂直側壁と接続し、且つ、前記第二の垂直板に含まれた第二の垂直側壁と接続することを特徴とする、請求項８記載の半導体構造物。
【請求項１４】
前記第一の垂直側壁の上に配置される、第一の誘電層と、
前記第二の垂直側壁の上に配置される、第二の誘電層と、
前記第一の誘電層と前記第二の誘電層との間に配置される、導電層と
をさらに含むことを特徴とする、請求項１３記載の半導体構造物。
【請求項１５】
第一の接触プラグの行と、
前記第一の接触プラグの行から第一の距離だけ離れた、第二の接触プラグの行と、
前記第二の接触プラグの行から、前記第一の距離より大きい第二の距離だけ離れた、第三の接触プラグの行と、
第一の複数の底板と
を含み、ここで、
前記第一の複数の底板のうちの底板のそれぞれは、単独の接触プラグと電気的に接続して、且つ前記第二の距離に亘って展開しており、また、
前記単独の接触プラグは、前記第二の接触プラグの行内に在る
ことを特徴とする、DRAMアレイ。
【請求項１６】
第二の複数の底板
をさらに含み、ここで、
前記第二の複数の底板のうちの底板のそれぞれは、単独の接触プラグと電気的に接続して、且つ前記第二の距離に亘って展開しており、また、
前記単独の接触プラグは、前記第三の接触プラグの行内に在る
ことを特徴とする、請求項１５記載のDRAMアレイ。
【請求項１７】
第二の複数の底板
をさらに含み、ここで、
前記第二の複数の底板のうちの底板のそれぞれが、前記第一の複数の底板のうちの二つの底板の間に配置される
ことを特徴とする、請求項１５記載のDRAMアレイ。
【請求項１８】
所定の行内の接触プラグのそれぞれが、前記所定の行内の隣接するプラグから、第一の方向に沿って採寸した或る空隙巾だけ離れており、また、
接触プラグのそれぞれが、前記第一の方向に沿ったプラグ巾を有し、また、
プラグピッチが、前記空隙巾と前記プラグ巾との和として定義され、また、
前記第三の行に含まれる複数の接触プラグが、前記第二の行に含まれる複数の接触プラグに対して、半ピッチずれている
ことを特徴とする、請求項１５記載のDRAMアレイ。
【請求項１９】
単独の接触プラグに電気的に接続し、且つ前記単独の接触プラグから垂直方向に展開している、単独のキャパシタ底板
を含み、ここで、
前記キャパシタ底板が、垂直方向の高さと、板巾と、前記板巾の約十倍以上の板長と、を有する
ことを特徴とする、メモリセル。
【請求項２０】
前記キャパシタ底板が、ほぼ平坦であることを特徴とする、請求項１９記載のメモリセル。
【請求項２１】
前記キャパシタ底板が、ポリシリコンを含むことを特徴とする、請求項１９記載のメモリセル。
【請求項２２】
前記キャパシタ底板が、TiNを含むことを特徴とする、請求項１９記載のメモリセル。
【請求項２３】
キャパシタと接続したトランジスタを含み、ここで、
前記キャパシタが、基板内の接触プラグと電気的に接続した、単独の垂直底板を有しており、また、
前記単独の垂直底板が、第一の隣接するキャパシタ中の第一の底板と、第二の隣接するキャパシタ中の第二の底板との間に、水平方向に整列しており、また、
前記単独の垂直底板が、前記第一の隣接するキャパシタと関連した第一の隣接する接触プラグと、前記第二の隣接するキャパシタと関連した第二の隣接する接触プラグとの間を通るように配置されている
ことを特徴とする、メモリセル。
【請求項２４】
前記単独の垂直底板が、前記第一の底板および前記第二の底板と実質的に平行であることを特徴とする、請求項２３記載のメモリセル。
【請求項２５】
前記第一の隣接する接触プラグが、プラグ巾を有し、且つ前記第二の隣接する接触プラグから第一の距離だけ離れており、ここで、前記第一の距離と前記プラグ巾の和がプラグピッチと定義され、また、
前記単独の垂直底板が、板厚を有し、且つ前記第一の底板と前記第二の底板のそれぞれから、第二の距離だけ離れており、ここで、前記第二の距離と前記板厚の和が板ピッチと定義され、また、
前記プラグピッチが、前記板ピッチの約二倍である
ことを特徴とする、請求項２３記載のメモリセル。
【請求項２６】
メモリアレイの形成方法であって、
基板内に複数の接触プラグを用意するステップであって、ここで、前記複数の接触プラグが、第一の行と、前記第一の行から間隙を隔てた第二の行とに配置される、というステップと、
複数の独立したキャパシタ板からなる行を形成するステップと
を含み、ここで、
前記複数の独立したキャパシタ板が、互いに実質的に平行になるよう前記間隙に亘って配され、また、
前記キャパシタ板の行が、第一のキャパシタ板の組と、第二のキャパシタ板の組とを含み、また、
前記第一の組のうちの各キャパシタ板が、前記第一の行中の接触プラグと関連し、また、
前記第二の組のうちの各キャパシタ板が、前記第二の行中の接触プラグと関連し、且つ前記第一の組のうちの二つのキャパシタ板の間に挟まるように配される
ことを特徴とする、方法。
【請求項２７】
前記複数の接触プラグが、第一の複数の接触プラグであって、また、
前記複数の独立したキャパシタ板からなる行が、第一の複数の独立したキャパシタ板からなる行であって、そしてさらに、
第三の接触プラグの行および第四の接触プラグの行を含んだ第二の複数の接触プラグを用意するステップと、
第二の複数の独立したキャパシタ板からなる行を、第三のキャパシタ板の組および第四のキャパシタ板の組を含んだキャパシタ板の行のそれぞれに対して、実質的に平行になるように形成するステップと
を含み、ここで、
前記第三の組のうちの各キャパシタ板が、前記第三の行中の接触プラグと関連し、また、
前記第四の組のうちの各キャパシタ板が、前記第四の行中の接触プラグと関連し、且つ前記第三の組のうちの二つのキャパシタ板の間に挿入するように配される
ことを特徴とする、請求項２６記載の方法。
【請求項２８】
前記第一の複数の独立したキャパシタ板からなる行および前記第二の複数の独立したキャパシタ板からなる行が、同時に形成されることを特徴とする、請求項２８記載の方法。
【請求項２９】
前記第一の複数の独立したキャパシタ板からなる行および前記第二の複数の独立したキャパシタ板からなる行を形成する前記ステップが、
複数の導電板からなる単独の行を形成するステップと、
前記単独の行を過る溝を蝕刻するステップと
を含み、ここで前記溝は、前記第二の接触プラグの行と前記第三の接触プラグの行との間に横向きに配置され、且つ前記複数の導電板のうちのそれぞれを通って走っている
ことを特徴とする、請求項２８記載の方法。
【請求項３０】
前記複数の導電板が、ポリシリコンを含むことを特徴とする、請求項２９記載の方法。
【請求項３１】
前記複数の導電板を形成する前記ステップが、
前記基板上に絶縁材料を形成するステップと、
前記絶縁材料を蝕刻して、複数の溝を形成するステップと、
前記複数の溝の中に導電性材料を堆積させるステップと
を含むことを特徴とする、請求項２９記載の方法。
【請求項３２】
前記絶縁材料を形成する前記ステップが、
前記基板上に、第一の絶縁層を堆積させるステップと、
前記第一の絶縁層の上に、第二の絶縁層を堆積させるステップと、
前記第二の絶縁層の上に、第三の絶縁層を堆積させるステップと
を含むことを特徴とする、請求項３１記載の方法。
【請求項３３】
前記第二の絶縁層が、窒化珪素を含むことを特徴とする、請求項３２記載の方法。
【請求項３４】
前記第二の絶縁層の一部が、仕上がった構造物中の前記複数の独立したキャパシタ板の間に保持されることを特徴とする、請求項３２記載の方法。
【請求項３５】
前記複数の導電板を形成する前記ステップが、
前記基板上に絶縁材料の層を堆積させるステップと、
前記絶縁材料を蝕刻して、複数の第一の溝を形成するステップと、
前記複数の第一の溝を拡張するステップと、
前記複数の第一の溝の中に導電性材料を堆積させるステップと、
前記導電性材料を蝕刻して、複数の第二の溝を形成するステップと
を含むことを特徴とする、請求項２９記載の方法。
【請求項３６】
前記複数の導電板を形成する前記ステップが、
前記基板上に導電性材料を堆積させるステップと、
前記導電性材料を蝕刻して、前記導電性材料を過る複数の溝を形成するステップと
を含むことを特徴とする、請求項２９記載の方法。
【請求項３７】
DRAMアレイの形成方法であって、
基板内に複数の接触プラグを形成するステップであって、ここで、
前記複数のプラグが、第一のプラグの行と、前記第一のプラグの行から第一の距離だけ離れた第二のプラグの行と、前記第二のプラグの行から第二の距離だけ離れた第三のプラグの行と、を含み、また、
前記第二の距離が、前記第一の距離よりも大きく、また、
前記第一のプラグの行と前記第二のプラグの行と前記第三のプラグの行が、実質的に平行である
というステップと、
前記第一のプラグの行および前記第二のプラグの行および前記第三のプラグの行に対して実質的に直交する、複数の導電層を形成するステップであって、ここで、
前記複数の導電層のうちのそれぞれが、前記第一のプラグの行および前記第二のプラグの行および前記第三のプラグの行を過るようにして延びている、
というステップと、
前記複数の導電層のうちのそれぞれを貫くようにして、且つ前記第一のプラグの行と前記第二のプラグとの間に来るように、開口部を形成するステップと
を含み、ここで、
開口部を形成する前記ステップにより、前記第二の距離に亘り、前記第二のプラグの行と前記第三のプラグの行との間に、複数の独立した導電板を形成する
ことを特徴とする、方法。
【請求項３８】
前記複数の導電板のうちのそれぞれの上に、誘電体を堆積させるステップと、
前記誘電体の上に、導電性材料を形成するステップと
をさらに含むことを特徴とする、請求項２７記載の方法。
【請求項３９】
前記複数の導電層を形成する前記ステップが、
前記基板の上に、導電性材料を堆積させるステップと、
前記導電性材料を過るようにして、複数の溝を蝕刻するステップと
を含むことを特徴とする、請求項２７記載の方法。
【請求項４０】
前記複数の導電層を形成する前記ステップが、
前記基板の上に、絶縁材料を堆積させるステップと、
前記絶縁材料を過るようにして、実質的に平行である複数の溝を蝕刻するステップと、
前記複数の溝の中に、導電性材料を堆積させるステップと
を含むことを特徴とする、請求項２７記載の方法。
【請求項４１】
前記絶縁材料を堆積させる前記ステップが、
第一の酸化物層を堆積させるステップと、
前記第一の酸化物層の上に、窒化物層を堆積させるステップと、
前記窒化物層の上に、第二の酸化物の層を堆積させるステップと
を含むことを特徴とする、請求項４０記載の方法。
【請求項４２】
前記導電性材料を堆積させた後に、前記絶縁材料のうちの少なくとも一部を除去するステップ
をさらに含むことを特徴とする、請求項４０記載の方法。
【請求項４３】
半導体構造物の形成方法であって、
第一の接触プラグの行、第二の接触プラグの行および第三の接触プラグの行を有する基板を用意するステップと、
前記基板上の第一の導電性材料を含んだ第一の複数の導電層を形成するステップであって、ここで前記複数の導電層が、前記第一の行、前記第二の行および前記第三の行に対して実質的に直交しており、また、前記複数の導電層が、
前記第三の行に含まれる独立した接触プラグにそれぞれが電気的に接続し、且つ、前記第一の行および前記第二の行に含まれる接触プラグから、電気的に絶縁されている、第一の導電層の組と、
前記第一の行に含まれる接触プラグおよび前記第二の行に含まれる接触プラグとそれぞれが電気的に接続する、第二の導電層の組と
から成っている
というステップと、
前記複数の導電層に含まれる導電層のそれぞれを貫通するように、開口部を蝕刻するステップであって、ここで前記開口部は、前記第一の接触プラグの行と前記第二の接触プラグの行との間に横向きに配置される、というステップと、
前記開口部を蝕刻した後に、誘電体を前記 の上に堆積させるステップと、
前記誘電体の上に、第二の導電性材料を堆積させるステップと
を含むことを特徴とする、方法。
【請求項４４】
前記複数の導電層を形成する前記ステップが、
前記基板の上に、第一の酸化物層を堆積させるステップと、
前記第一の酸化物層の上に、第一の窒化珪素層を堆積させるステップと、
前記第一の窒化珪素層の上に、第二の酸化物層を堆積させるステップと、
前記第二の酸化物層の上に、第二の窒化珪素層を堆積させるステップと、
前記第二の窒化珪素層の上に、第三の酸化物層を堆積させるステップと、
前記第一の酸化物層、前記第二の酸化物層および前記第三の酸化物層ならびに前記第一の窒化珪素層および前記第二の窒化珪素層を過るように、複数の溝を蝕刻するステップと、
前記複数の溝を、前記第一の導電性材料で満たすステップと
を含むことを特徴とする、請求項４３記載の方法。
【請求項４５】
前記第一の導電性材料を堆積させた後に、前記第一の導電性材料の上に、上部窒化珪素層を堆積させるステップ
をさらに含むことを特徴とする、請求項４４記載の方法。
【請求項４６】
前記誘電体を堆積させる前に、前記第一の酸化物層、前記第二の酸化物層および前記第三の酸化物層を、前記複数の導電層の間から実質的に除去するステップ
をさらに含むことを特徴とする、請求項４４記載の方法。
【請求項４７】
前記第一の窒化珪素層および前記第二の窒化珪素層の一部が、仕上がった構造物中の前記複数の導電層の間に配置されたままであることを特徴とする、請求項４４記載の方法。
【請求項４８】
プロセッサと、
前記プロセッサと協働するメモリdeviseと
を含み、ここで、前記メモリ装置がメモリアレイを有しており、前記メモリアレイが、
第一の接触プラグの行と、
前記第一の接触プラグの行から第一の距離だけ離れた、第二の接触プラグの行と、
前記第二の接触プラグの行から、前記第一の距離より大きい第二の距離だけ離れた、第三の接触プラグの行と、
前記第二の距離に亘る、複数のキャパシタ底板と
を含み、ここで前記第二の行に含まれる接触プラグのそれぞれが、前記複数のキャパシタ底板に含まれる単独のキャパシタ底板と、電気的に接続される
ことを特徴とする、電子システム。
【請求項４９】
前記複数のキャパシタ底板が、第一の複数のキャパシタ底板であって、そしてさらに、
前記第二の距離に亘る、第二の複数のキャパシタ底板
を含み、ここで、前記第三の行に含まれる接触プラグのそれぞれが、前記第二の複数のキャパシタ底板に含まれる単独のキャパシタ底板と、電気的に接続される
ことを特徴とする、請求項４８記載の電子システム。
【請求項５０】
前記第一の複数の底板および前記第二の複数の底板に含まれる底板が、互いに実質的に平行であることを特徴とする、請求項４９記載の電子システム。
【請求項５１】
前記第一の複数の底板に含まれる底板のそれぞれが、前記第二の複数の底板に含まれるうちの二つの隣接する底板の間に配置されることを特徴とする、請求項４９記載の電子システム。
【請求項５２】
前記第一の複数の底板および前記第二の複数の底板が、隣接する底板に対して板ピッチを措いて位置するような単独の底板の行の中に配列され、また、
前記独立したプラグの複数の行のそれぞれの中のプラグが、その行の中の他のプラグに対してプラグピッチを措いて配置され、ここで、前記プラグピッチが、前記板ピッチの約二倍である
ことを特徴とする、請求項４９記載の電子システム。
【請求項１】
第一の接触プラグと、
第一の方向に沿うプラグ巾を有し、且つ前記第一の接触プラグから前記第一の方向に第一の距離だけ離れており、前記第一の距離と前記プラグ巾の和をプラグピッチと定義する、第二の接触プラグと、
前記第一の接触プラグと電気的に接続しており、且つ前記第一の方向に沿う板巾を有する、第一の底板と、
前記第一の底板から前記第一の方向に第二の距離だけ離れており、前記第二の距離と前記板巾の和を板ピッチと定義する、第二の底板と
を含み、ここで、前記プラグピッチが、前記板ピッチの約二倍である
ことを特徴とする、半導体構造物。
【請求項２】
前記第二の底板が、前記第一の接触プラグおよび前記第二の接触プラグから電気的に隔絶されていることを特徴とする、請求項１記載の半導体構造物。
【請求項３】
前記第二の底板の寸法が、前記第一の底板の寸法と実質的に等しいことを特徴とする、請求項１記載の半導体構造物。
【請求項４】
前記第二の接触プラグと電気的に接続した第三の底板
をさらに含み、ここで前記第三の底板の寸法が、前記第一の底板の寸法と実質的に等しい
ことを特徴とする、請求項３記載の半導体構造物。
【請求項５】
前記第一の底板、前記第二の底板および前記第三の底板の、前記第一の方向と直交する第二の方向に沿った長さが、前記プラグピッチの約二倍以上であることを特徴とする、請求項４記載の半導体構造物。
【請求項６】
前記第一の底板と前記第二の底板との間に配置された導電性セル板
をさらに含むことを特徴とする、請求項１記載の半導体構造物。
【請求項７】
前記セル板を、前記第一の底板および前記第二の底板のそれぞれから誘電層によって隔てることを特徴とする、請求項６記載の半導体構造物。
【請求項８】
上面を有する接触プラグと、
前記上面と電気的に接続し、且つ前記上面から見て第一の高さだけ垂直方向で上方に延びている、第一の底板と、
前記第一の底板から或る距離だけ離れて配置される、第二の底板と、
前記第一の底板と前記第二の底板との間の前記距離に亘って、且つ前記上面と前記第一の高さとの間の第二の高さで配置される、絶縁支持構造物と
を含むことを特徴とする、半導体構造物。
【請求項９】
前記第一の底板および前記第二の底板が、ポリシリコンを含むことを特徴とする、請求項８記載の半導体構造物。
【請求項１０】
前記第一の底板および前記第二の底板が、半球状ポリシリコン粒を含むことを特徴とする、請求項８記載の半導体構造物。
【請求項１１】
前記絶縁支持構造物が、窒化珪素を含むことを特徴とする、請求項８記載の半導体構造物。
【請求項１２】
前記絶縁支持構造物が、第一の絶縁支持構造物であって、また、
前記第一の底板と前記第二の底板との間の前記距離に亘り、且つ前記第一の高さと前記第二の高さとの中間の第三の高さに配置される、第二の絶縁支持構造物
をさらに含む
ことを特徴とする、請求項８記載の半導体構造物。
【請求項１３】
前記支持構造物が、前記第一の底板に含まれた第一の垂直側壁と接続し、且つ、前記第二の垂直板に含まれた第二の垂直側壁と接続することを特徴とする、請求項８記載の半導体構造物。
【請求項１４】
前記第一の垂直側壁の上に配置される、第一の誘電層と、
前記第二の垂直側壁の上に配置される、第二の誘電層と、
前記第一の誘電層と前記第二の誘電層との間に配置される、導電層と
をさらに含むことを特徴とする、請求項１３記載の半導体構造物。
【請求項１５】
第一の接触プラグの行と、
前記第一の接触プラグの行から第一の距離だけ離れた、第二の接触プラグの行と、
前記第二の接触プラグの行から、前記第一の距離より大きい第二の距離だけ離れた、第三の接触プラグの行と、
第一の複数の底板と
を含み、ここで、
前記第一の複数の底板のうちの底板のそれぞれは、単独の接触プラグと電気的に接続して、且つ前記第二の距離に亘って展開しており、また、
前記単独の接触プラグは、前記第二の接触プラグの行内に在る
ことを特徴とする、DRAMアレイ。
【請求項１６】
第二の複数の底板
をさらに含み、ここで、
前記第二の複数の底板のうちの底板のそれぞれは、単独の接触プラグと電気的に接続して、且つ前記第二の距離に亘って展開しており、また、
前記単独の接触プラグは、前記第三の接触プラグの行内に在る
ことを特徴とする、請求項１５記載のDRAMアレイ。
【請求項１７】
第二の複数の底板
をさらに含み、ここで、
前記第二の複数の底板のうちの底板のそれぞれが、前記第一の複数の底板のうちの二つの底板の間に配置される
ことを特徴とする、請求項１５記載のDRAMアレイ。
【請求項１８】
所定の行内の接触プラグのそれぞれが、前記所定の行内の隣接するプラグから、第一の方向に沿って採寸した或る空隙巾だけ離れており、また、
接触プラグのそれぞれが、前記第一の方向に沿ったプラグ巾を有し、また、
プラグピッチが、前記空隙巾と前記プラグ巾との和として定義され、また、
前記第三の行に含まれる複数の接触プラグが、前記第二の行に含まれる複数の接触プラグに対して、半ピッチずれている
ことを特徴とする、請求項１５記載のDRAMアレイ。
【請求項１９】
単独の接触プラグに電気的に接続し、且つ前記単独の接触プラグから垂直方向に展開している、単独のキャパシタ底板
を含み、ここで、
前記キャパシタ底板が、垂直方向の高さと、板巾と、前記板巾の約十倍以上の板長と、を有する
ことを特徴とする、メモリセル。
【請求項２０】
前記キャパシタ底板が、ほぼ平坦であることを特徴とする、請求項１９記載のメモリセル。
【請求項２１】
前記キャパシタ底板が、ポリシリコンを含むことを特徴とする、請求項１９記載のメモリセル。
【請求項２２】
前記キャパシタ底板が、TiNを含むことを特徴とする、請求項１９記載のメモリセル。
【請求項２３】
キャパシタと接続したトランジスタを含み、ここで、
前記キャパシタが、基板内の接触プラグと電気的に接続した、単独の垂直底板を有しており、また、
前記単独の垂直底板が、第一の隣接するキャパシタ中の第一の底板と、第二の隣接するキャパシタ中の第二の底板との間に、水平方向に整列しており、また、
前記単独の垂直底板が、前記第一の隣接するキャパシタと関連した第一の隣接する接触プラグと、前記第二の隣接するキャパシタと関連した第二の隣接する接触プラグとの間を通るように配置されている
ことを特徴とする、メモリセル。
【請求項２４】
前記単独の垂直底板が、前記第一の底板および前記第二の底板と実質的に平行であることを特徴とする、請求項２３記載のメモリセル。
【請求項２５】
前記第一の隣接する接触プラグが、プラグ巾を有し、且つ前記第二の隣接する接触プラグから第一の距離だけ離れており、ここで、前記第一の距離と前記プラグ巾の和がプラグピッチと定義され、また、
前記単独の垂直底板が、板厚を有し、且つ前記第一の底板と前記第二の底板のそれぞれから、第二の距離だけ離れており、ここで、前記第二の距離と前記板厚の和が板ピッチと定義され、また、
前記プラグピッチが、前記板ピッチの約二倍である
ことを特徴とする、請求項２３記載のメモリセル。
【請求項２６】
メモリアレイの形成方法であって、
基板内に複数の接触プラグを用意するステップであって、ここで、前記複数の接触プラグが、第一の行と、前記第一の行から間隙を隔てた第二の行とに配置される、というステップと、
複数の独立したキャパシタ板からなる行を形成するステップと
を含み、ここで、
前記複数の独立したキャパシタ板が、互いに実質的に平行になるよう前記間隙に亘って配され、また、
前記キャパシタ板の行が、第一のキャパシタ板の組と、第二のキャパシタ板の組とを含み、また、
前記第一の組のうちの各キャパシタ板が、前記第一の行中の接触プラグと関連し、また、
前記第二の組のうちの各キャパシタ板が、前記第二の行中の接触プラグと関連し、且つ前記第一の組のうちの二つのキャパシタ板の間に挟まるように配される
ことを特徴とする、方法。
【請求項２７】
前記複数の接触プラグが、第一の複数の接触プラグであって、また、
前記複数の独立したキャパシタ板からなる行が、第一の複数の独立したキャパシタ板からなる行であって、そしてさらに、
第三の接触プラグの行および第四の接触プラグの行を含んだ第二の複数の接触プラグを用意するステップと、
第二の複数の独立したキャパシタ板からなる行を、第三のキャパシタ板の組および第四のキャパシタ板の組を含んだキャパシタ板の行のそれぞれに対して、実質的に平行になるように形成するステップと
を含み、ここで、
前記第三の組のうちの各キャパシタ板が、前記第三の行中の接触プラグと関連し、また、
前記第四の組のうちの各キャパシタ板が、前記第四の行中の接触プラグと関連し、且つ前記第三の組のうちの二つのキャパシタ板の間に挿入するように配される
ことを特徴とする、請求項２６記載の方法。
【請求項２８】
前記第一の複数の独立したキャパシタ板からなる行および前記第二の複数の独立したキャパシタ板からなる行が、同時に形成されることを特徴とする、請求項２８記載の方法。
【請求項２９】
前記第一の複数の独立したキャパシタ板からなる行および前記第二の複数の独立したキャパシタ板からなる行を形成する前記ステップが、
複数の導電板からなる単独の行を形成するステップと、
前記単独の行を過る溝を蝕刻するステップと
を含み、ここで前記溝は、前記第二の接触プラグの行と前記第三の接触プラグの行との間に横向きに配置され、且つ前記複数の導電板のうちのそれぞれを通って走っている
ことを特徴とする、請求項２８記載の方法。
【請求項３０】
前記複数の導電板が、ポリシリコンを含むことを特徴とする、請求項２９記載の方法。
【請求項３１】
前記複数の導電板を形成する前記ステップが、
前記基板上に絶縁材料を形成するステップと、
前記絶縁材料を蝕刻して、複数の溝を形成するステップと、
前記複数の溝の中に導電性材料を堆積させるステップと
を含むことを特徴とする、請求項２９記載の方法。
【請求項３２】
前記絶縁材料を形成する前記ステップが、
前記基板上に、第一の絶縁層を堆積させるステップと、
前記第一の絶縁層の上に、第二の絶縁層を堆積させるステップと、
前記第二の絶縁層の上に、第三の絶縁層を堆積させるステップと
を含むことを特徴とする、請求項３１記載の方法。
【請求項３３】
前記第二の絶縁層が、窒化珪素を含むことを特徴とする、請求項３２記載の方法。
【請求項３４】
前記第二の絶縁層の一部が、仕上がった構造物中の前記複数の独立したキャパシタ板の間に保持されることを特徴とする、請求項３２記載の方法。
【請求項３５】
前記複数の導電板を形成する前記ステップが、
前記基板上に絶縁材料の層を堆積させるステップと、
前記絶縁材料を蝕刻して、複数の第一の溝を形成するステップと、
前記複数の第一の溝を拡張するステップと、
前記複数の第一の溝の中に導電性材料を堆積させるステップと、
前記導電性材料を蝕刻して、複数の第二の溝を形成するステップと
を含むことを特徴とする、請求項２９記載の方法。
【請求項３６】
前記複数の導電板を形成する前記ステップが、
前記基板上に導電性材料を堆積させるステップと、
前記導電性材料を蝕刻して、前記導電性材料を過る複数の溝を形成するステップと
を含むことを特徴とする、請求項２９記載の方法。
【請求項３７】
DRAMアレイの形成方法であって、
基板内に複数の接触プラグを形成するステップであって、ここで、
前記複数のプラグが、第一のプラグの行と、前記第一のプラグの行から第一の距離だけ離れた第二のプラグの行と、前記第二のプラグの行から第二の距離だけ離れた第三のプラグの行と、を含み、また、
前記第二の距離が、前記第一の距離よりも大きく、また、
前記第一のプラグの行と前記第二のプラグの行と前記第三のプラグの行が、実質的に平行である
というステップと、
前記第一のプラグの行および前記第二のプラグの行および前記第三のプラグの行に対して実質的に直交する、複数の導電層を形成するステップであって、ここで、
前記複数の導電層のうちのそれぞれが、前記第一のプラグの行および前記第二のプラグの行および前記第三のプラグの行を過るようにして延びている、
というステップと、
前記複数の導電層のうちのそれぞれを貫くようにして、且つ前記第一のプラグの行と前記第二のプラグとの間に来るように、開口部を形成するステップと
を含み、ここで、
開口部を形成する前記ステップにより、前記第二の距離に亘り、前記第二のプラグの行と前記第三のプラグの行との間に、複数の独立した導電板を形成する
ことを特徴とする、方法。
【請求項３８】
前記複数の導電板のうちのそれぞれの上に、誘電体を堆積させるステップと、
前記誘電体の上に、導電性材料を形成するステップと
をさらに含むことを特徴とする、請求項２７記載の方法。
【請求項３９】
前記複数の導電層を形成する前記ステップが、
前記基板の上に、導電性材料を堆積させるステップと、
前記導電性材料を過るようにして、複数の溝を蝕刻するステップと
を含むことを特徴とする、請求項２７記載の方法。
【請求項４０】
前記複数の導電層を形成する前記ステップが、
前記基板の上に、絶縁材料を堆積させるステップと、
前記絶縁材料を過るようにして、実質的に平行である複数の溝を蝕刻するステップと、
前記複数の溝の中に、導電性材料を堆積させるステップと
を含むことを特徴とする、請求項２７記載の方法。
【請求項４１】
前記絶縁材料を堆積させる前記ステップが、
第一の酸化物層を堆積させるステップと、
前記第一の酸化物層の上に、窒化物層を堆積させるステップと、
前記窒化物層の上に、第二の酸化物の層を堆積させるステップと
を含むことを特徴とする、請求項４０記載の方法。
【請求項４２】
前記導電性材料を堆積させた後に、前記絶縁材料のうちの少なくとも一部を除去するステップ
をさらに含むことを特徴とする、請求項４０記載の方法。
【請求項４３】
半導体構造物の形成方法であって、
第一の接触プラグの行、第二の接触プラグの行および第三の接触プラグの行を有する基板を用意するステップと、
前記基板上の第一の導電性材料を含んだ第一の複数の導電層を形成するステップであって、ここで前記複数の導電層が、前記第一の行、前記第二の行および前記第三の行に対して実質的に直交しており、また、前記複数の導電層が、
前記第三の行に含まれる独立した接触プラグにそれぞれが電気的に接続し、且つ、前記第一の行および前記第二の行に含まれる接触プラグから、電気的に絶縁されている、第一の導電層の組と、
前記第一の行に含まれる接触プラグおよび前記第二の行に含まれる接触プラグとそれぞれが電気的に接続する、第二の導電層の組と
から成っている
というステップと、
前記複数の導電層に含まれる導電層のそれぞれを貫通するように、開口部を蝕刻するステップであって、ここで前記開口部は、前記第一の接触プラグの行と前記第二の接触プラグの行との間に横向きに配置される、というステップと、
前記開口部を蝕刻した後に、誘電体を前記 の上に堆積させるステップと、
前記誘電体の上に、第二の導電性材料を堆積させるステップと
を含むことを特徴とする、方法。
【請求項４４】
前記複数の導電層を形成する前記ステップが、
前記基板の上に、第一の酸化物層を堆積させるステップと、
前記第一の酸化物層の上に、第一の窒化珪素層を堆積させるステップと、
前記第一の窒化珪素層の上に、第二の酸化物層を堆積させるステップと、
前記第二の酸化物層の上に、第二の窒化珪素層を堆積させるステップと、
前記第二の窒化珪素層の上に、第三の酸化物層を堆積させるステップと、
前記第一の酸化物層、前記第二の酸化物層および前記第三の酸化物層ならびに前記第一の窒化珪素層および前記第二の窒化珪素層を過るように、複数の溝を蝕刻するステップと、
前記複数の溝を、前記第一の導電性材料で満たすステップと
を含むことを特徴とする、請求項４３記載の方法。
【請求項４５】
前記第一の導電性材料を堆積させた後に、前記第一の導電性材料の上に、上部窒化珪素層を堆積させるステップ
をさらに含むことを特徴とする、請求項４４記載の方法。
【請求項４６】
前記誘電体を堆積させる前に、前記第一の酸化物層、前記第二の酸化物層および前記第三の酸化物層を、前記複数の導電層の間から実質的に除去するステップ
をさらに含むことを特徴とする、請求項４４記載の方法。
【請求項４７】
前記第一の窒化珪素層および前記第二の窒化珪素層の一部が、仕上がった構造物中の前記複数の導電層の間に配置されたままであることを特徴とする、請求項４４記載の方法。
【請求項４８】
プロセッサと、
前記プロセッサと協働するメモリdeviseと
を含み、ここで、前記メモリ装置がメモリアレイを有しており、前記メモリアレイが、
第一の接触プラグの行と、
前記第一の接触プラグの行から第一の距離だけ離れた、第二の接触プラグの行と、
前記第二の接触プラグの行から、前記第一の距離より大きい第二の距離だけ離れた、第三の接触プラグの行と、
前記第二の距離に亘る、複数のキャパシタ底板と
を含み、ここで前記第二の行に含まれる接触プラグのそれぞれが、前記複数のキャパシタ底板に含まれる単独のキャパシタ底板と、電気的に接続される
ことを特徴とする、電子システム。
【請求項４９】
前記複数のキャパシタ底板が、第一の複数のキャパシタ底板であって、そしてさらに、
前記第二の距離に亘る、第二の複数のキャパシタ底板
を含み、ここで、前記第三の行に含まれる接触プラグのそれぞれが、前記第二の複数のキャパシタ底板に含まれる単独のキャパシタ底板と、電気的に接続される
ことを特徴とする、請求項４８記載の電子システム。
【請求項５０】
前記第一の複数の底板および前記第二の複数の底板に含まれる底板が、互いに実質的に平行であることを特徴とする、請求項４９記載の電子システム。
【請求項５１】
前記第一の複数の底板に含まれる底板のそれぞれが、前記第二の複数の底板に含まれるうちの二つの隣接する底板の間に配置されることを特徴とする、請求項４９記載の電子システム。
【請求項５２】
前記第一の複数の底板および前記第二の複数の底板が、隣接する底板に対して板ピッチを措いて位置するような単独の底板の行の中に配列され、また、
前記独立したプラグの複数の行のそれぞれの中のプラグが、その行の中の他のプラグに対してプラグピッチを措いて配置され、ここで、前記プラグピッチが、前記板ピッチの約二倍である
ことを特徴とする、請求項４９記載の電子システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【公表番号】特表２００８−５４７２２１（Ｐ２００８−５４７２２１Ａ）
【公表日】平成２０年１２月２５日（２００８．１２．２５）
【国際特許分類】
【出願番号】特願２００８−５１８２２８（Ｐ２００８−５１８２２８）
【出願日】平成１８年６月１２日（２００６．６．１２）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０２３１１６
【国際公開番号】ＷＯ２００７／００１８５３
【国際公開日】平成１９年１月４日（２００７．１．４）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．フロッピー
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
【公表日】平成２０年１２月２５日（２００８．１２．２５）
【国際特許分類】
【出願日】平成１８年６月１２日（２００６．６．１２）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０２３１１６
【国際公開番号】ＷＯ２００７／００１８５３
【国際公開日】平成１９年１月４日（２００７．１．４）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．フロッピー
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
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