論理回路及び半導体装置

【課題】論理回路の誤作動を防止すること又は消費電力を低減すること。
【解決手段】論理回路は、チャネル形成領域が酸化物半導体によって構成された薄膜トランジスタと、該薄膜トランジスタがオフすることによって、一方の端子の電位が浮遊状態となる容量素子とを有する。当該酸化物半導体は、水素濃度が５×１０^１９（ａｔｏｍｓ／ｃｍ^３）以下であり、電界が発生していない状態においては、実質的に絶縁体として機能する。そのため、薄膜トランジスタのオフ電流を低減することができる。これにより、容量素子に蓄積された電荷の薄膜トランジスタを介したリークを抑制することができる。その結果、論理回路の誤動作を防止することができる。また、薄膜トランジスタのオフ電流を低減することにより、論理回路内に流れる無駄な電流を低減することができる。これにより、論理回路の消費電力を低減することができる。

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【特許請求の範囲】
【請求項１】
オフすることによって、第１端子及び第２端子の一方が電気的に接続されたノードの電位が浮遊状態となる薄膜トランジスタを有し、
前記薄膜トランジスタのチャネル形成領域は、水素濃度が５×１０^１９（ａｔｏｍｓ／ｃｍ^３）以下の酸化物半導体によって構成されることを特徴とする論理回路。
【請求項２】
請求項１において、
一方の端子が前記ノードに電気的に接続された容量素子を有することを特徴とする論理回路。
【請求項３】
第１端子が高電源電位線に電気的に接続された第１の薄膜トランジスタと、
ゲート端子が入力端子に電気的に接続され、第１端子が前記第１の薄膜トランジスタのゲート端子及び第２端子に電気的に接続された第２の薄膜トランジスタと、
ゲート端子がパルス信号線に電気的に接続され、第１端子が前記第２の薄膜トランジスタの第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続された第３の薄膜トランジスタと、
ゲート端子が前記パルス信号線に電気的に接続され、第１端子が前記第１の薄膜トランジスタのゲート端子及び第２端子並びに前記第２の薄膜トランジスタの第１端子に電気的に接続され、第２端子が出力端子に電気的に接続された第４の薄膜トランジスタと、を有し、
前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタのチャネル形成領域は、水素濃度が５×１０^１９（ａｔｏｍ／ｃｍ^３）以下の酸化物半導体によって構成されることを特徴とする論理回路。
【請求項４】
第１端子が高電源電位線に電気的に接続された第１の薄膜トランジスタと、
ゲート端子がパルス信号線に電気的に接続され、第１端子が前記第１の薄膜トランジスタのゲート端子及び第２端子に電気的に接続された第２の薄膜トランジスタと、
ゲート端子が入力端子に電気的に接続され、第１端子が前記第２の薄膜トランジスタの第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続された第３の薄膜トランジスタと、
ゲート端子が前記パルス信号線に電気的に接続され、第１端子が前記第２の薄膜トランジスタの第２端子及び前記第３の薄膜トランジスタの第１端子に電気的に接続され、第２端子が出力端子に電気的に接続された第４の薄膜トランジスタと、を有し、
前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタのチャネル形成領域は、水素濃度が５×１０^１９（ａｔｏｍ／ｃｍ^３）以下の酸化物半導体によって構成されることを特徴とする論理回路。
【請求項５】
ゲート端子及び第１端子が高電源電位線に電気的に接続された第１の薄膜トランジスタと、
ゲート端子が入力端子に電気的に接続され、第１端子が前記第１の薄膜トランジスタの第２端子に電気的に接続された第２の薄膜トランジスタと、
ゲート端子がパルス信号線に電気的に接続され、第１端子が前記第２の薄膜トランジスタの第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続された第３の薄膜トランジスタと、
ゲート端子が前記パルス信号線に電気的に接続され、第１端子が前記第１の薄膜トランジスタの第２端子及び前記第２の薄膜トランジスタの第１端子に電気的に接続され、第２端子が出力端子に電気的に接続された第４の薄膜トランジスタと、を有し、
前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタのチャネル形成領域は、水素濃度が５×１０^１９（ａｔｏｍ／ｃｍ^３）以下の酸化物半導体によって構成されることを特徴とする論理回路。
【請求項６】
ゲート端子及び第１端子が高電源電位線に電気的に接続された第１の薄膜トランジスタと、
ゲート端子がパルス信号線に電気的に接続され、第１端子が前記第１の薄膜トランジスタの第２端子に電気的に接続された第２の薄膜トランジスタと、
ゲート端子が入力端子に電気的に接続され、第１端子が前記第２の薄膜トランジスタの第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続された第３の薄膜トランジスタと、
ゲート端子が前記パルス信号線に電気的に接続され、第１端子が前記第２の薄膜トランジスタの第２端子及び前記第３の薄膜トランジスタの第１端子に電気的に接続され、第２端子が出力端子に電気的に接続された第４の薄膜トランジスタと、を有し、
前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタのチャネル形成領域は、水素濃度が５×１０^１９（ａｔｏｍ／ｃｍ^３）以下の酸化物半導体によって構成されることを特徴とする論理回路。
【請求項７】
請求項３乃至請求項６のいずれか一項において、
一方の端子が前記第４の薄膜トランジスタの第２端子及び前記出力端子に電気的に接続され、他方の端子が前記低電源電位線に電気的に接続された容量素子を有することを特徴とする論理回路。
【請求項８】
請求項１乃至請求項７のいずれか一項に記載の論理回路を有する半導体装置。

【図１】