駆動回路
【課題】電源部品を減らし、安価な構成の駆動回路。
【解決手段】一次巻線Npと第1の二次巻線S1と第1の二次巻線の極性とは逆極性を持つ第2の二次巻線を有する2以上の二次巻線とを有し一次巻線に駆動信号が印加されるトランスDT1、第1の二次巻線からの信号によりオンオフ制御される第1スイッチング素子Qh、第2の二次巻線からの信号によりオンオフ制御される第2スイッチング素子Ql、第1の二次巻線の一端と第1スイッチング素子の制御端子との間に接続され第1スイッチング素子を駆動する第1駆動部Q11,Q12、第2の二次巻線の一端と第2スイッチング素子の制御端子との間に接続され第2スイッチング素子を駆動する第2駆動部Q21,Q22、第1の二次巻線電圧を倍電圧整流平滑して第1駆動部に供給する倍電圧整流平滑回路D11,D12,C11,C12、第2の二次巻線電圧を倍電圧整流平滑して第2駆動部に供給する倍電圧整流平滑回路D21,D22,C21,C22を有する。
【解決手段】一次巻線Npと第1の二次巻線S1と第1の二次巻線の極性とは逆極性を持つ第2の二次巻線を有する2以上の二次巻線とを有し一次巻線に駆動信号が印加されるトランスDT1、第1の二次巻線からの信号によりオンオフ制御される第1スイッチング素子Qh、第2の二次巻線からの信号によりオンオフ制御される第2スイッチング素子Ql、第1の二次巻線の一端と第1スイッチング素子の制御端子との間に接続され第1スイッチング素子を駆動する第1駆動部Q11,Q12、第2の二次巻線の一端と第2スイッチング素子の制御端子との間に接続され第2スイッチング素子を駆動する第2駆動部Q21,Q22、第1の二次巻線電圧を倍電圧整流平滑して第1駆動部に供給する倍電圧整流平滑回路D11,D12,C11,C12、第2の二次巻線電圧を倍電圧整流平滑して第2駆動部に供給する倍電圧整流平滑回路D21,D22,C21,C22を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トランスを用いてスイッチング素子を駆動する駆動回路に関する。
【背景技術】
【0002】
図4は従来の駆動回路の一例を示す回路図である。図4において、パルス発生器P1で発生したパルス信号は抵抗R1とコンデンサC1とを介してトランスT2の一次巻線N1に供給される。トランスT2の二次巻線N2に発生したパルス信号は抵抗R2を介してMOSFETからなるスイッチング素子Q0に印加され、スイッチング素子Q0がパルス信号に応じてオンオフ駆動される。
【0003】
ここで、二次巻線N2を直接、スイッチング素子Q0に接続すると、パルス信号のオンデューティが例えば50%である場合、パルス信号の最大値はスイッチング素子Q0のしきい値Vthを超えるため、スイッチング素子Q0がオン動作する。しかしながら、パルス信号のオンデューティが50%よりも大きく変化していくと、トランスT2の一次、二次巻線間の信号伝達波形は、交流信号のみの伝達波形となるため、パルス幅の大きさに比例してパルス信号の最大値が低下し、パルス信号の最大値がスイッチング素子Q0のしきい値Vth未満となると、スイッチング素子Q0がオン動作しなくなる。即ち、オンデューティが変化した場合には、パルス信号からなる駆動電圧が変化してしまう。
【0004】
特許文献1に記載された駆動回路は、上記課題を解決したものであり、図5に特許文献1の駆動回路の一例を示し、図6に特許文献1の駆動回路の動作波形を示す。この駆動回路は、制御部112からの駆動信号Vsのオンデューティが増加すると、トランジスタQ11,トランジスタQ12経由でトランスの一次巻線nN1に印加する直流電源Vccからの電圧Vc13が増加し、二次巻線nN2の電圧VT2も増加する。即ち、二次巻線nN2の電圧VT2の最大値は一定値に保たれるので、スイッチング素子Qを容易に駆動することができる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2001−345194号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、図5に示す駆動回路では、駆動信号Vsから生成されるデューティを検出して第2駆動用電源電圧を増加させるために、第1駆動用電源電圧と第2駆動用電源電圧との2つの駆動用電源電圧が必要であった。このため、電源部品が増加し、価格が高くなっていた。
【0007】
また、第2駆動用電源電圧のみの単電源で駆動した場合、スイッチング素子Qに印加されるゲート電圧が高くなり、ゲート電圧の定格電圧を超えたり、マージンが取れない等、信頼性の観点から好ましくなかった。
【0008】
本発明の課題は、電源部品を減らし、安価な駆動回路を提供することにある。
【課題を解決するための手段】
【0009】
上記課題を解決するために、本発明の駆動回路は、一次巻線と、第1の二次巻線と前記第1の二次巻線の極性とは逆極性を持つ第2の二次巻線を有する2以上の二次巻線とを有し、前記一次巻線に駆動信号が印加されるトランスと、前記トランスの第1の二次巻線から出力される信号によりオンオフ制御される第1スイッチング素子と、前記トランスの第2の二次巻線から出力される信号によりオンオフ制御される第2スイッチング素子と、前記トランスの第1の二次巻線の一端と前記第1スイッチング素子の制御端子との間に接続され前記第1スイッチング素子を駆動する第1駆動部と、前記トランスの第2の二次巻線の一端と前記第2スイッチング素子の制御端子との間に接続され前記第2スイッチング素子を駆動する第2駆動部と、前記トランスの第1の二次巻線電圧を倍電圧整流平滑し倍電圧整流平滑電圧を前記第1駆動部に供給する第1倍電圧整流平滑回路と、前記トランスの第2の二次巻線電圧を倍電圧整流平滑し倍電圧整流平滑電圧を前記第2駆動部に供給する第2倍電圧整流平滑回路とを有することを特徴とする。
【発明の効果】
【0010】
本発明によれば、1つの駆動用電源電圧でスイッチング素子Qを駆動することができるので、電源部品を減らし、安価になる。また、各倍電圧整流平滑回路は、トランスの第1及び第2の二次巻線電圧を倍電圧整流平滑し倍電圧整流平滑電圧を第1及び第2駆動部に供給し、第1及び第2駆動部には一定の電圧が供給される。従って、第1スイッチング素子又は第2スイッチング素子のいずれかのゲートパルス幅が100%に近づいても、各スイッチング素子のゲート駆動可能な電圧が得られるので、誤動作を防止できる。
【図面の簡単な説明】
【0011】
【図1】実施例1の駆動回路の構成図である。
【図2】実施例1の駆動回路の動作波形を示す図である。
【図3】実施例1の駆動回路の各スイッチング素子のデッドタイムが調整された波形を示す図である。
【図4】従来の駆動回路の一例を示す構成図である。
【図5】従来の駆動回路の他の一例を示す構成図である。
【図6】図5に示す従来の駆動回路の動作波形を示す図である。
【発明を実施するための形態】
【0012】
以下、本発明の実施の形態の駆動回路を図面を参照しながら詳細に説明する。
【実施例1】
【0013】
図1は本発明の実施例1の駆動回路の構成図である。図1に示す駆動回路において、N型MOSFETからなる第1スイッチング素子QhとN型MOSFETからなる第2スイッチング素子Qlとは直列に接続されている。第1スイッチング素子Qhのドレインは図示しない電源の正極に接続され、第1スイッチング素子Qhと第2スイッチング素子Qlとの接続点VSと、図示しない電源のグランドとの間に図示しない負荷が接続されている。
【0014】
駆動回路1は、第1スイッチング素子Qhのゲートと第2スイッチング素子Qlのゲートとにゲート駆動回路として接続され、第1スイッチング素子Qhと第2スイッチング素子Qlとをパルス発生器Siのパルス信号に応じてオンオフ駆動することにより、図示しない負荷へ電源をオンオフ供給する。
【0015】
図1に示す駆動回路1において、P型MOSFETQ1とN型MOSFETQ2及びP型MOSFETQ3とN型MOSFETQ4が駆動回路用電源Vccの端子間に各々直列に接続されている。
【0016】
パルス発生器Siの出力端子には、P型MOSFETQ3のゲートとN型MOSFETQ4のゲートとが接続されるとともに、インバータINV1の入力端子が接続されている。P型MOSFETQ1のゲートとN型MOSFETQ2のゲートとは、インバータINV1の出力端子に接続されている。
【0017】
P型MOSFETQ1のドレインとN型MOSFETQ2のドレインは、コンデンサC1を介してドライブトランスDT1の一次巻線P1の一端(ドット(●)端子)に接続され、ドライブトランスDT1の一次巻線Npの他端はP型MOSFETQ3のドレインとN型MOSFETQ4のドレインとに接続されている。
【0018】
パルス発生器Siのパルス信号によりP型MOSFETQ1とN型MOSFETQ4とが同時にオン、又はP型MOSFETQ3とN型MOSFETQ2とが同時にオンすることで、ドライブトランスDT1の一次巻線Npにパルス電圧が印加されるようになっている。
【0019】
ドライブトランスDT1の第1の二次巻線S1のドット(●)端子には、ダイオードD11のアノードとダイオードD12のカソードとが接続され、ダイオードD11のカソードとダイオードD12のアノードとの間にはコンデンサC11,C12が直列に接続され、コンデンサC11,C12の接続点は、ドライブトランスDT1の第1の二次巻線S1の他端が接続されている。
【0020】
ダイオードD11のカソードとコンデンサC11の一端とはP型MOSFETQ11のソースに接続され、P型MOSFETQ11のドレインは抵抗R11を介してN型MOSFETQ12のドレインとに接続されている。N型MOSFETQ12のソースはコンデンサC12の一端とダイオードD12のアノードとの接続点に接続されている。即ち、コンデンサC11,C12の直列回路が、MOSFETQ11,Q12と抵抗R11との直列回路に並列に接続されている。
【0021】
ドライブトランスDT1の第1の二次巻線S1、ダイオードD11,D12、コンデンサC11,C12、抵抗R11、MOSFETQ11,Q12により、ハイサイドに有するスイッチング素子Qhのハイサイド駆動部を構成する。また、ダイオードD11,D12、コンデンサC11,C12は、第1の倍電圧整流平滑回路を構成する。MOSFETQ11,Q12は、第1駆動部を構成する。
【0022】
MOSFETQ11のゲートとMOSFETQ12のゲートとは、ドライブトランスDT1の第1の二次巻線S1のドット(●)端子に接続されている。MOSFETQ11のドレインは抵抗R11を介して、またMOSFETQ12のドレインは、直接、スイッチング素子Qhのゲートに接続されている。
【0023】
ドライブトランスDT1の第2の二次巻線S2のドット(●)端子は、二次巻線S1の極性とは逆極性になっている。即ち、ドライブトランスDT1の第2の二次巻線S2の他端に、ダイオードD21のアノードとダイオードD22のカソードが接続され、ダイオードD21のカソードとダイオードD22のアノード間にはコンデンサC21,C22が直列に接続されている。コンデンサC21,C22の接続点はドライブトランスDT1の第2の二次巻線S2のドット(●)端子が接続されている。
【0024】
ダイオードD21のカソードとコンデンサC21の一端はP型MOSFETQ21のソースに接続され、P型MOSFETQ21のドレインは抵抗R21を介してN型MOSFETQ22のドレインに接続され、N型MOSFETQ22のソースはコンデンサC22の一端とダイオードD22のアノードとの接続点に接続されている。即ち、コンデンサC21,C22の直列回路がMOSFETQ21,Q22と抵抗R21との直列回路に並列に接続されている。
【0025】
MOSFETQ21のゲートとMOSFETQ22のゲートとは、ドライブトランスDT1の第2の二次巻線S2の他端に接続されている。MOSFETQ21のドレインは抵抗R21を介して、又MOSFETQ22のドレインは、直接、スイッチング素子Qlのゲートに接続されている。
【0026】
ドライブトランスDT1の第2の二次巻線S2、ダイオードD21,D22、コンデンサC21,C22、抵抗R21、MOSFETQ21,Q22により、ローサイドに有するスイッチング素子Qlのローサイド駆動部を構成する。また、ダイオードD21,D22、コンデンサC21,C22は、第2の倍電圧整流平滑回路を構成する。MOSFETQ21,Q22は、第2駆動部を構成する。
【0027】
図2は実施例1の駆動回路の動作波形を示す図である。図2では、パルス発生器Siのパルス信号が、時刻t1から時刻t2に示したデューティは、時刻t2から時刻t4の期間デューティ》50%の状態からデューティ《50%の状態に変換し、その後、時刻t4からデューティ》50%に戻った場合の各部の波形を示している。
【0028】
図2において、Siはパルス発生器Siのパルス信号、VNPはドライブトランスDT1の一次巻線Npの両端電圧、VS1は第1の二次巻線S1の両端電圧、VAはドライブトランスDT1の第1の二次巻線S1の一端A(ドット●有り側)における電圧、Vghは第1スイッチング素子Qhに印加されるゲート電圧、VS2は第2の二次巻線S2の両端電圧、VBはドライブトランスDT1の第2の二次巻線S2の一端B(ドット●無し側)における電圧、Vc21,Vc22はコンデンサC21,C22の電圧、Vglは第2スイッチング素子Qlに印加されるゲート電圧を示している。
【0029】
次に、このように構成された実施例1の駆動回路の動作を図2を参照しながら詳細に説明する。
【0030】
まず、時刻t1〜t2の期間では、パルス発生器Siのパルス信号は、デューティ》50%である。期間t11において、パルス信号のHレベルによりMOSFETQ1,Q4がオンする。すると、Vcc正極→Q1→C1→Np→Q4→Vcc負極の経路で電流が流れる。このため、ドライブトランスDT1の一次巻線NpにはコンデンサC1を介してドット(●)端子側の正極電圧が印加されて、巻線電圧VNPはパルス発生器Siの信号と同位相となる。
【0031】
次に、期間t12において、パルス信号SiのLレベルによりMOSFETQ1,Q4はオフしてMOSFETQ2,Q3がオンする。すると、Vcc正極→Q3→Np→C1→Q2→Vcc負極の経路で電流が流れる。このため、ドライブトランスDT1の一次巻線Npには逆相のパルスが印加される。
【0032】
一次巻線Npに印加されるパルス電圧VNPは、コンデンサC1により直流成分がカットされているので、駆動回路電源のグランド電位g1に対して±極性のパルス波形となる。
【0033】
次に、ハイサイド駆動部を構成するドライブトランスDT1の第1の二次巻線S1は、一次巻線Npと極性が同じであるため、第1の二次巻線S1には同位相のパルス電圧VS1が印加される。パルス電圧VS1はダイオードD11,D12及びコンデンサC11,C12による倍電圧整流平滑回路により、倍電圧整流平滑されて倍電圧整流平滑電圧が得られる。この倍電圧整流平滑電圧は、ハイサイド駆動部のバッファ且つインバータを構成する抵抗R11、MOSFETQ11,Q12の電源電圧になる。
【0034】
また、第1の二次巻線S1のドット端子(●)の電圧VAは、MOSFETQ11,Q12のゲートに印加され、MOSFETQ11,Q12を介して第1スイッチング素子Qhのゲートを駆動する。但し、MOSFETQ11,Q12によるインバータ構成により、パルス発生器Siのパルス信号の位相とは逆相のパルス信号が第1スイッチング素子Qhに出力される。
【0035】
次に、時刻t2〜t4の期間では、パルス発生器Siのパルス信号は、デューティ《50%に反転する。
【0036】
期間t13において、パルス信号のLレベルによりMOSFETQ2,Q3がオンする。すると、Vcc正極→Q3→Np→C1→Q2→Vcc負極の経路で電流が流れる。このため、ドライブトランスDT1の一次巻線Npには逆相のパルスが印加される。
【0037】
期間t14において、パルス信号SiのLレベルによりMOSFETQ2,Q3はオフしてMOSFETQ1,Q4がオンする。すると、Vcc正極→Q1→Np→C1→Q4→Vcc負極の経路で電流が流れ、ドライブトランスDT1の一次巻線Npには同位相のパルスが印加される。
【0038】
このとき、コンデンサC1に充電されていた電荷は、時刻t2〜t3において放電及び充電され、電荷の極性が反転していく。このため、ドライブトランスDt1の一次巻線電圧VNPは、コンデンサC1の充電電圧に影響されながら時刻t3〜t4期間の電位となる。同様に、ドライブトランスDT1の第1の二次巻線S1のパルス波形も推移する。
【0039】
ここで、ドライブトランスDT1の第1の二次巻線S1のドット(●)端子電圧VAは、ハイサイド駆動部のグランドであるVS電位に対して、一定のピーク電圧を保持する。即ち、第1の二次巻線S1の他端がコンデンサC11,C12の中点に接続され、コンデンサC11の電位Vc11とコンデンサC12の電位Vc12との直列電圧が倍電圧整流平滑されることで、電位Vc11と電位Vc12との合成電圧VCDは一定電圧となるため、ドット(●)端子電圧VAは、駆動部のグランドであるVS電位に対して一定の電圧に保持される。
【0040】
従って、MOSFETQ11,Q12のゲートに一定の電圧に保持されたドット(●)端子電圧VAが印加されるので、第1スイッチング素子Qhのゲート駆動電圧Vghは、パルス発生器Siのパルス信号がデューティ》50%からデューティ《50%に変化しても一定のパルス電圧を保持することができる。
【0041】
同様に、ローサイド駆動部においては、ドライブトランスDT1の第2の二次巻線S2の極性が反転しているのみであり、パルス発生器Siのパルス信号と同相のゲート駆動電圧Vglを出力する。
【0042】
このように、実施例1の駆動回路によれば、1つの駆動用電源電圧を用いて、パルス信号のオンデューティが最大でもスイッチング素子Qh,Qlを十分に駆動できるので、電源部品を減らし、安価な構成の駆動回路を提供できる。
【0043】
また、各倍電圧整流平滑回路は、ドライブトランスDT1の第1及び第2の二次巻線電圧を倍電圧整流平滑し該倍電圧整流平滑電圧を電源としてハイサイド駆動部及びローサイド駆動部に供給し、ハイサイド駆動部及びローサイド駆動部には一定の電圧が供給される。従って、第1スイッチング素子Qh又は第2スイッチング素子Qlのいずれかのゲートパルス幅が100%に近づいても、各スイッチング素子Qh,Qlのゲート駆動可能な電圧が得られるので、誤動作を防止できる。
【0044】
また、2つのスイッチング素子Qh,Qlを駆動するのに、ドライブトランスDT1を1つで駆動することができ、さらに簡素に且つ安価な構成の駆動回路を提供することができる。
【0045】
図3は、実施例1の駆動回路の各スイッチング素子のデッドタイムが調整された波形を示す図である。図1に示す抵抗R11と抵抗R21の抵抗値を調整することにより、図3に示すように、第1スイッチング素子Qhと第2スイッチング素子Qlのゲートに印加されるゲート電圧Vgh,Vglに、デッドタイムdt1,dt2を生成している。従って、第1スイッチング素子Qhと第2スイッチング素子Qlとを同時にオンさせることを防止することができる。
【0046】
なお、本発明は前述した実施例1の駆動回路に限定されるものではない。実施例1の駆動回路では、ハーフブリッジ回路の駆動回路を例示したが、例えば、4つのスイッチング素子と4つの二次巻線と2つのハイサイド駆動部と2つのローサイド駆動部とでブリッジ構成したフルブリッジ回路の駆動回路を構成しても良い。
【0047】
また、実施例1では、抵抗R11をMOSFETQ11とMOSFETQhとの間に接続し、抵抗R21をMOSFETQ21とMOSFETQlとの間に接続したが、例えば、抵抗R11をダイオードD11のカソードとコンデンサC11の一端との接続点とMOSFETQ11との間に接続し、抵抗R21をダイオードD21のカソードとコンデンサC21の一端との接続点とMOSFETQ21との間に接続しても良い。このようにしても実施例1の駆動回路の効果と同様な効果が得られる。
【産業上の利用可能性】
【0048】
本発明は、電源装置に適用可能である。
【符号の説明】
【0049】
Vcc 駆動回路用電源
1 駆動回路
Si パルス発生器
DT1 ドライブトランス
Np 一次巻線
S1 第1の二次巻線
S2 第2の二次巻線
Qh 第1スイッチング素子
Ql 第2スイッチング素子
Q2,Q4,Q12,Q22 N型MOSFET
Q1,Q3,Q11,Q21 P型MOSFET
D11,D12,D21,D22 ダイオード
C1,C11,C12,C21,C22 コンデンサ
INV1 インバータ
R11,R21 抵抗
【技術分野】
【0001】
本発明は、トランスを用いてスイッチング素子を駆動する駆動回路に関する。
【背景技術】
【0002】
図4は従来の駆動回路の一例を示す回路図である。図4において、パルス発生器P1で発生したパルス信号は抵抗R1とコンデンサC1とを介してトランスT2の一次巻線N1に供給される。トランスT2の二次巻線N2に発生したパルス信号は抵抗R2を介してMOSFETからなるスイッチング素子Q0に印加され、スイッチング素子Q0がパルス信号に応じてオンオフ駆動される。
【0003】
ここで、二次巻線N2を直接、スイッチング素子Q0に接続すると、パルス信号のオンデューティが例えば50%である場合、パルス信号の最大値はスイッチング素子Q0のしきい値Vthを超えるため、スイッチング素子Q0がオン動作する。しかしながら、パルス信号のオンデューティが50%よりも大きく変化していくと、トランスT2の一次、二次巻線間の信号伝達波形は、交流信号のみの伝達波形となるため、パルス幅の大きさに比例してパルス信号の最大値が低下し、パルス信号の最大値がスイッチング素子Q0のしきい値Vth未満となると、スイッチング素子Q0がオン動作しなくなる。即ち、オンデューティが変化した場合には、パルス信号からなる駆動電圧が変化してしまう。
【0004】
特許文献1に記載された駆動回路は、上記課題を解決したものであり、図5に特許文献1の駆動回路の一例を示し、図6に特許文献1の駆動回路の動作波形を示す。この駆動回路は、制御部112からの駆動信号Vsのオンデューティが増加すると、トランジスタQ11,トランジスタQ12経由でトランスの一次巻線nN1に印加する直流電源Vccからの電圧Vc13が増加し、二次巻線nN2の電圧VT2も増加する。即ち、二次巻線nN2の電圧VT2の最大値は一定値に保たれるので、スイッチング素子Qを容易に駆動することができる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2001−345194号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、図5に示す駆動回路では、駆動信号Vsから生成されるデューティを検出して第2駆動用電源電圧を増加させるために、第1駆動用電源電圧と第2駆動用電源電圧との2つの駆動用電源電圧が必要であった。このため、電源部品が増加し、価格が高くなっていた。
【0007】
また、第2駆動用電源電圧のみの単電源で駆動した場合、スイッチング素子Qに印加されるゲート電圧が高くなり、ゲート電圧の定格電圧を超えたり、マージンが取れない等、信頼性の観点から好ましくなかった。
【0008】
本発明の課題は、電源部品を減らし、安価な駆動回路を提供することにある。
【課題を解決するための手段】
【0009】
上記課題を解決するために、本発明の駆動回路は、一次巻線と、第1の二次巻線と前記第1の二次巻線の極性とは逆極性を持つ第2の二次巻線を有する2以上の二次巻線とを有し、前記一次巻線に駆動信号が印加されるトランスと、前記トランスの第1の二次巻線から出力される信号によりオンオフ制御される第1スイッチング素子と、前記トランスの第2の二次巻線から出力される信号によりオンオフ制御される第2スイッチング素子と、前記トランスの第1の二次巻線の一端と前記第1スイッチング素子の制御端子との間に接続され前記第1スイッチング素子を駆動する第1駆動部と、前記トランスの第2の二次巻線の一端と前記第2スイッチング素子の制御端子との間に接続され前記第2スイッチング素子を駆動する第2駆動部と、前記トランスの第1の二次巻線電圧を倍電圧整流平滑し倍電圧整流平滑電圧を前記第1駆動部に供給する第1倍電圧整流平滑回路と、前記トランスの第2の二次巻線電圧を倍電圧整流平滑し倍電圧整流平滑電圧を前記第2駆動部に供給する第2倍電圧整流平滑回路とを有することを特徴とする。
【発明の効果】
【0010】
本発明によれば、1つの駆動用電源電圧でスイッチング素子Qを駆動することができるので、電源部品を減らし、安価になる。また、各倍電圧整流平滑回路は、トランスの第1及び第2の二次巻線電圧を倍電圧整流平滑し倍電圧整流平滑電圧を第1及び第2駆動部に供給し、第1及び第2駆動部には一定の電圧が供給される。従って、第1スイッチング素子又は第2スイッチング素子のいずれかのゲートパルス幅が100%に近づいても、各スイッチング素子のゲート駆動可能な電圧が得られるので、誤動作を防止できる。
【図面の簡単な説明】
【0011】
【図1】実施例1の駆動回路の構成図である。
【図2】実施例1の駆動回路の動作波形を示す図である。
【図3】実施例1の駆動回路の各スイッチング素子のデッドタイムが調整された波形を示す図である。
【図4】従来の駆動回路の一例を示す構成図である。
【図5】従来の駆動回路の他の一例を示す構成図である。
【図6】図5に示す従来の駆動回路の動作波形を示す図である。
【発明を実施するための形態】
【0012】
以下、本発明の実施の形態の駆動回路を図面を参照しながら詳細に説明する。
【実施例1】
【0013】
図1は本発明の実施例1の駆動回路の構成図である。図1に示す駆動回路において、N型MOSFETからなる第1スイッチング素子QhとN型MOSFETからなる第2スイッチング素子Qlとは直列に接続されている。第1スイッチング素子Qhのドレインは図示しない電源の正極に接続され、第1スイッチング素子Qhと第2スイッチング素子Qlとの接続点VSと、図示しない電源のグランドとの間に図示しない負荷が接続されている。
【0014】
駆動回路1は、第1スイッチング素子Qhのゲートと第2スイッチング素子Qlのゲートとにゲート駆動回路として接続され、第1スイッチング素子Qhと第2スイッチング素子Qlとをパルス発生器Siのパルス信号に応じてオンオフ駆動することにより、図示しない負荷へ電源をオンオフ供給する。
【0015】
図1に示す駆動回路1において、P型MOSFETQ1とN型MOSFETQ2及びP型MOSFETQ3とN型MOSFETQ4が駆動回路用電源Vccの端子間に各々直列に接続されている。
【0016】
パルス発生器Siの出力端子には、P型MOSFETQ3のゲートとN型MOSFETQ4のゲートとが接続されるとともに、インバータINV1の入力端子が接続されている。P型MOSFETQ1のゲートとN型MOSFETQ2のゲートとは、インバータINV1の出力端子に接続されている。
【0017】
P型MOSFETQ1のドレインとN型MOSFETQ2のドレインは、コンデンサC1を介してドライブトランスDT1の一次巻線P1の一端(ドット(●)端子)に接続され、ドライブトランスDT1の一次巻線Npの他端はP型MOSFETQ3のドレインとN型MOSFETQ4のドレインとに接続されている。
【0018】
パルス発生器Siのパルス信号によりP型MOSFETQ1とN型MOSFETQ4とが同時にオン、又はP型MOSFETQ3とN型MOSFETQ2とが同時にオンすることで、ドライブトランスDT1の一次巻線Npにパルス電圧が印加されるようになっている。
【0019】
ドライブトランスDT1の第1の二次巻線S1のドット(●)端子には、ダイオードD11のアノードとダイオードD12のカソードとが接続され、ダイオードD11のカソードとダイオードD12のアノードとの間にはコンデンサC11,C12が直列に接続され、コンデンサC11,C12の接続点は、ドライブトランスDT1の第1の二次巻線S1の他端が接続されている。
【0020】
ダイオードD11のカソードとコンデンサC11の一端とはP型MOSFETQ11のソースに接続され、P型MOSFETQ11のドレインは抵抗R11を介してN型MOSFETQ12のドレインとに接続されている。N型MOSFETQ12のソースはコンデンサC12の一端とダイオードD12のアノードとの接続点に接続されている。即ち、コンデンサC11,C12の直列回路が、MOSFETQ11,Q12と抵抗R11との直列回路に並列に接続されている。
【0021】
ドライブトランスDT1の第1の二次巻線S1、ダイオードD11,D12、コンデンサC11,C12、抵抗R11、MOSFETQ11,Q12により、ハイサイドに有するスイッチング素子Qhのハイサイド駆動部を構成する。また、ダイオードD11,D12、コンデンサC11,C12は、第1の倍電圧整流平滑回路を構成する。MOSFETQ11,Q12は、第1駆動部を構成する。
【0022】
MOSFETQ11のゲートとMOSFETQ12のゲートとは、ドライブトランスDT1の第1の二次巻線S1のドット(●)端子に接続されている。MOSFETQ11のドレインは抵抗R11を介して、またMOSFETQ12のドレインは、直接、スイッチング素子Qhのゲートに接続されている。
【0023】
ドライブトランスDT1の第2の二次巻線S2のドット(●)端子は、二次巻線S1の極性とは逆極性になっている。即ち、ドライブトランスDT1の第2の二次巻線S2の他端に、ダイオードD21のアノードとダイオードD22のカソードが接続され、ダイオードD21のカソードとダイオードD22のアノード間にはコンデンサC21,C22が直列に接続されている。コンデンサC21,C22の接続点はドライブトランスDT1の第2の二次巻線S2のドット(●)端子が接続されている。
【0024】
ダイオードD21のカソードとコンデンサC21の一端はP型MOSFETQ21のソースに接続され、P型MOSFETQ21のドレインは抵抗R21を介してN型MOSFETQ22のドレインに接続され、N型MOSFETQ22のソースはコンデンサC22の一端とダイオードD22のアノードとの接続点に接続されている。即ち、コンデンサC21,C22の直列回路がMOSFETQ21,Q22と抵抗R21との直列回路に並列に接続されている。
【0025】
MOSFETQ21のゲートとMOSFETQ22のゲートとは、ドライブトランスDT1の第2の二次巻線S2の他端に接続されている。MOSFETQ21のドレインは抵抗R21を介して、又MOSFETQ22のドレインは、直接、スイッチング素子Qlのゲートに接続されている。
【0026】
ドライブトランスDT1の第2の二次巻線S2、ダイオードD21,D22、コンデンサC21,C22、抵抗R21、MOSFETQ21,Q22により、ローサイドに有するスイッチング素子Qlのローサイド駆動部を構成する。また、ダイオードD21,D22、コンデンサC21,C22は、第2の倍電圧整流平滑回路を構成する。MOSFETQ21,Q22は、第2駆動部を構成する。
【0027】
図2は実施例1の駆動回路の動作波形を示す図である。図2では、パルス発生器Siのパルス信号が、時刻t1から時刻t2に示したデューティは、時刻t2から時刻t4の期間デューティ》50%の状態からデューティ《50%の状態に変換し、その後、時刻t4からデューティ》50%に戻った場合の各部の波形を示している。
【0028】
図2において、Siはパルス発生器Siのパルス信号、VNPはドライブトランスDT1の一次巻線Npの両端電圧、VS1は第1の二次巻線S1の両端電圧、VAはドライブトランスDT1の第1の二次巻線S1の一端A(ドット●有り側)における電圧、Vghは第1スイッチング素子Qhに印加されるゲート電圧、VS2は第2の二次巻線S2の両端電圧、VBはドライブトランスDT1の第2の二次巻線S2の一端B(ドット●無し側)における電圧、Vc21,Vc22はコンデンサC21,C22の電圧、Vglは第2スイッチング素子Qlに印加されるゲート電圧を示している。
【0029】
次に、このように構成された実施例1の駆動回路の動作を図2を参照しながら詳細に説明する。
【0030】
まず、時刻t1〜t2の期間では、パルス発生器Siのパルス信号は、デューティ》50%である。期間t11において、パルス信号のHレベルによりMOSFETQ1,Q4がオンする。すると、Vcc正極→Q1→C1→Np→Q4→Vcc負極の経路で電流が流れる。このため、ドライブトランスDT1の一次巻線NpにはコンデンサC1を介してドット(●)端子側の正極電圧が印加されて、巻線電圧VNPはパルス発生器Siの信号と同位相となる。
【0031】
次に、期間t12において、パルス信号SiのLレベルによりMOSFETQ1,Q4はオフしてMOSFETQ2,Q3がオンする。すると、Vcc正極→Q3→Np→C1→Q2→Vcc負極の経路で電流が流れる。このため、ドライブトランスDT1の一次巻線Npには逆相のパルスが印加される。
【0032】
一次巻線Npに印加されるパルス電圧VNPは、コンデンサC1により直流成分がカットされているので、駆動回路電源のグランド電位g1に対して±極性のパルス波形となる。
【0033】
次に、ハイサイド駆動部を構成するドライブトランスDT1の第1の二次巻線S1は、一次巻線Npと極性が同じであるため、第1の二次巻線S1には同位相のパルス電圧VS1が印加される。パルス電圧VS1はダイオードD11,D12及びコンデンサC11,C12による倍電圧整流平滑回路により、倍電圧整流平滑されて倍電圧整流平滑電圧が得られる。この倍電圧整流平滑電圧は、ハイサイド駆動部のバッファ且つインバータを構成する抵抗R11、MOSFETQ11,Q12の電源電圧になる。
【0034】
また、第1の二次巻線S1のドット端子(●)の電圧VAは、MOSFETQ11,Q12のゲートに印加され、MOSFETQ11,Q12を介して第1スイッチング素子Qhのゲートを駆動する。但し、MOSFETQ11,Q12によるインバータ構成により、パルス発生器Siのパルス信号の位相とは逆相のパルス信号が第1スイッチング素子Qhに出力される。
【0035】
次に、時刻t2〜t4の期間では、パルス発生器Siのパルス信号は、デューティ《50%に反転する。
【0036】
期間t13において、パルス信号のLレベルによりMOSFETQ2,Q3がオンする。すると、Vcc正極→Q3→Np→C1→Q2→Vcc負極の経路で電流が流れる。このため、ドライブトランスDT1の一次巻線Npには逆相のパルスが印加される。
【0037】
期間t14において、パルス信号SiのLレベルによりMOSFETQ2,Q3はオフしてMOSFETQ1,Q4がオンする。すると、Vcc正極→Q1→Np→C1→Q4→Vcc負極の経路で電流が流れ、ドライブトランスDT1の一次巻線Npには同位相のパルスが印加される。
【0038】
このとき、コンデンサC1に充電されていた電荷は、時刻t2〜t3において放電及び充電され、電荷の極性が反転していく。このため、ドライブトランスDt1の一次巻線電圧VNPは、コンデンサC1の充電電圧に影響されながら時刻t3〜t4期間の電位となる。同様に、ドライブトランスDT1の第1の二次巻線S1のパルス波形も推移する。
【0039】
ここで、ドライブトランスDT1の第1の二次巻線S1のドット(●)端子電圧VAは、ハイサイド駆動部のグランドであるVS電位に対して、一定のピーク電圧を保持する。即ち、第1の二次巻線S1の他端がコンデンサC11,C12の中点に接続され、コンデンサC11の電位Vc11とコンデンサC12の電位Vc12との直列電圧が倍電圧整流平滑されることで、電位Vc11と電位Vc12との合成電圧VCDは一定電圧となるため、ドット(●)端子電圧VAは、駆動部のグランドであるVS電位に対して一定の電圧に保持される。
【0040】
従って、MOSFETQ11,Q12のゲートに一定の電圧に保持されたドット(●)端子電圧VAが印加されるので、第1スイッチング素子Qhのゲート駆動電圧Vghは、パルス発生器Siのパルス信号がデューティ》50%からデューティ《50%に変化しても一定のパルス電圧を保持することができる。
【0041】
同様に、ローサイド駆動部においては、ドライブトランスDT1の第2の二次巻線S2の極性が反転しているのみであり、パルス発生器Siのパルス信号と同相のゲート駆動電圧Vglを出力する。
【0042】
このように、実施例1の駆動回路によれば、1つの駆動用電源電圧を用いて、パルス信号のオンデューティが最大でもスイッチング素子Qh,Qlを十分に駆動できるので、電源部品を減らし、安価な構成の駆動回路を提供できる。
【0043】
また、各倍電圧整流平滑回路は、ドライブトランスDT1の第1及び第2の二次巻線電圧を倍電圧整流平滑し該倍電圧整流平滑電圧を電源としてハイサイド駆動部及びローサイド駆動部に供給し、ハイサイド駆動部及びローサイド駆動部には一定の電圧が供給される。従って、第1スイッチング素子Qh又は第2スイッチング素子Qlのいずれかのゲートパルス幅が100%に近づいても、各スイッチング素子Qh,Qlのゲート駆動可能な電圧が得られるので、誤動作を防止できる。
【0044】
また、2つのスイッチング素子Qh,Qlを駆動するのに、ドライブトランスDT1を1つで駆動することができ、さらに簡素に且つ安価な構成の駆動回路を提供することができる。
【0045】
図3は、実施例1の駆動回路の各スイッチング素子のデッドタイムが調整された波形を示す図である。図1に示す抵抗R11と抵抗R21の抵抗値を調整することにより、図3に示すように、第1スイッチング素子Qhと第2スイッチング素子Qlのゲートに印加されるゲート電圧Vgh,Vglに、デッドタイムdt1,dt2を生成している。従って、第1スイッチング素子Qhと第2スイッチング素子Qlとを同時にオンさせることを防止することができる。
【0046】
なお、本発明は前述した実施例1の駆動回路に限定されるものではない。実施例1の駆動回路では、ハーフブリッジ回路の駆動回路を例示したが、例えば、4つのスイッチング素子と4つの二次巻線と2つのハイサイド駆動部と2つのローサイド駆動部とでブリッジ構成したフルブリッジ回路の駆動回路を構成しても良い。
【0047】
また、実施例1では、抵抗R11をMOSFETQ11とMOSFETQhとの間に接続し、抵抗R21をMOSFETQ21とMOSFETQlとの間に接続したが、例えば、抵抗R11をダイオードD11のカソードとコンデンサC11の一端との接続点とMOSFETQ11との間に接続し、抵抗R21をダイオードD21のカソードとコンデンサC21の一端との接続点とMOSFETQ21との間に接続しても良い。このようにしても実施例1の駆動回路の効果と同様な効果が得られる。
【産業上の利用可能性】
【0048】
本発明は、電源装置に適用可能である。
【符号の説明】
【0049】
Vcc 駆動回路用電源
1 駆動回路
Si パルス発生器
DT1 ドライブトランス
Np 一次巻線
S1 第1の二次巻線
S2 第2の二次巻線
Qh 第1スイッチング素子
Ql 第2スイッチング素子
Q2,Q4,Q12,Q22 N型MOSFET
Q1,Q3,Q11,Q21 P型MOSFET
D11,D12,D21,D22 ダイオード
C1,C11,C12,C21,C22 コンデンサ
INV1 インバータ
R11,R21 抵抗
【特許請求の範囲】
【請求項1】
一次巻線と、第1の二次巻線と前記第1の二次巻線の極性とは逆極性を持つ第2の二次巻線を有する2以上の二次巻線とを有し、前記一次巻線に駆動信号が印加されるトランスと、
前記トランスの第1の二次巻線から出力される信号によりオンオフ制御される第1スイッチング素子と、
前記トランスの第2の二次巻線から出力される信号によりオンオフ制御される第2スイッチング素子と、
前記トランスの第1の二次巻線の一端と前記第1スイッチング素子の制御端子との間に接続され前記第1スイッチング素子を駆動する第1駆動部と、
前記トランスの第2の二次巻線の一端と前記第2スイッチング素子の制御端子との間に接続され前記第2スイッチング素子を駆動する第2駆動部と、
前記トランスの第1の二次巻線電圧を倍電圧整流平滑し倍電圧整流平滑電圧を前記第1駆動部に供給する第1倍電圧整流平滑回路と、
前記トランスの第2の二次巻線電圧を倍電圧整流平滑し倍電圧整流平滑電圧を前記第2駆動部に供給する第2倍電圧整流平滑回路と、
を有することを特徴とする駆動回路。
【請求項2】
前記第1駆動部は、前記トランスの第1の二次巻線の一端から電圧を入力し、前記第2駆動部は、前記トランスの第2の二次巻線の2つの端子の内、前記トランスの第1の二次巻線の一端の極性とは逆極性を持つ端子から電圧を入力することを特徴とする請求項1記載の駆動回路。
【請求項3】
前記第1駆動部と前記第1スイッチング素子の制御端子との間に接続された第1抵抗と、
前記第2駆動部と前記第2スイッチング素子の制御端子との間に接続された第2抵抗とを有し、
前記第1抵抗及び前記第2抵抗を調整することにより前記第1スイッチング素子と前記第2スイッチング素子とのデッドタイムを生成することを特徴とする請求項1又は請求項2記載の駆動回路。
【請求項1】
一次巻線と、第1の二次巻線と前記第1の二次巻線の極性とは逆極性を持つ第2の二次巻線を有する2以上の二次巻線とを有し、前記一次巻線に駆動信号が印加されるトランスと、
前記トランスの第1の二次巻線から出力される信号によりオンオフ制御される第1スイッチング素子と、
前記トランスの第2の二次巻線から出力される信号によりオンオフ制御される第2スイッチング素子と、
前記トランスの第1の二次巻線の一端と前記第1スイッチング素子の制御端子との間に接続され前記第1スイッチング素子を駆動する第1駆動部と、
前記トランスの第2の二次巻線の一端と前記第2スイッチング素子の制御端子との間に接続され前記第2スイッチング素子を駆動する第2駆動部と、
前記トランスの第1の二次巻線電圧を倍電圧整流平滑し倍電圧整流平滑電圧を前記第1駆動部に供給する第1倍電圧整流平滑回路と、
前記トランスの第2の二次巻線電圧を倍電圧整流平滑し倍電圧整流平滑電圧を前記第2駆動部に供給する第2倍電圧整流平滑回路と、
を有することを特徴とする駆動回路。
【請求項2】
前記第1駆動部は、前記トランスの第1の二次巻線の一端から電圧を入力し、前記第2駆動部は、前記トランスの第2の二次巻線の2つの端子の内、前記トランスの第1の二次巻線の一端の極性とは逆極性を持つ端子から電圧を入力することを特徴とする請求項1記載の駆動回路。
【請求項3】
前記第1駆動部と前記第1スイッチング素子の制御端子との間に接続された第1抵抗と、
前記第2駆動部と前記第2スイッチング素子の制御端子との間に接続された第2抵抗とを有し、
前記第1抵抗及び前記第2抵抗を調整することにより前記第1スイッチング素子と前記第2スイッチング素子とのデッドタイムを生成することを特徴とする請求項1又は請求項2記載の駆動回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図2】
【図3】
【図4】
【図5】
【図6】
【公開番号】特開2012−114558(P2012−114558A)
【公開日】平成24年6月14日(2012.6.14)
【国際特許分類】
【出願番号】特願2010−259987(P2010−259987)
【出願日】平成22年11月22日(2010.11.22)
【出願人】(000106276)サンケン電気株式会社 (982)
【Fターム(参考)】
【公開日】平成24年6月14日(2012.6.14)
【国際特許分類】
【出願日】平成22年11月22日(2010.11.22)
【出願人】(000106276)サンケン電気株式会社 (982)
【Fターム(参考)】
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