アクティブマトリクスＯＬＥＤディスプレイおよびその駆動回路
ディスプレイが、それぞれが関連画素駆動回路をもつ複数の有機発光ダイオード（ＯＬＥＤ）画素と、複数の選択線と、複数のデータ線とを有する。画素駆動回路のそれぞれは、選択線およびデータ線に結合される。画素駆動回路は、ＯＬＥＤを駆動するように構成された駆動トランジスタを含むとともに、選択線に結合された第１の端子と、データ線に結合された第２の端子とを有する選択トランジスタを含み、選択トランジスタの端子の一方は、選択トランジスタのゲート接続を備え、端子の他方は、選択トランジスタのドレイン接続およびソース接続の一方を備え、選択トランジスタは、ソース領域と、ドレイン領域と、ゲート領域とを備え、ゲート領域は、ソース領域およびドレイン領域に少なくとも部分的に重なり、ゲート接続と、ドレイン接続およびソース接続の一方との間の静電容量が、ゲート接続と、接続の他方との間の静電容量よりも小さくなるように、ゲート領域の、ソース領域およびドレイン領域の一方との重なりの面積が、領域の他方との重なりの面積よりも大きくなっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス光電子デバイスのための、特にＯＬＥＤ（有機発光ダイオード）ディスプレイのための画素駆動回路と、関連するディスプレイとに関する。
【背景技術】
【０００２】
本発明の実施の形態について説明する。本発明は、アクティブマトリクスＯＬＥＤディスプレイにおいて特に有用であるが、本発明の用途および実施の形態は、そのようなディスプレイに限定されず、他の種類のアクティブマトリクスディスプレイと共に用いられてよく、また、実施の形態において、アクティブマトリクスセンサアレイで用いられてもよい。
【０００３】
有機発光ダイオード、ここでは有機金属系のＬＥＤを含むが、有機発光ダイオードは、ポリマー、小分子、およびデンドリマーなどの材料を用いて、使用される材料に依存するさまざまな色で製造され得る。ポリマー系の有機ＬＥＤの例は、国際公開第９０／１３１４８号、国際公開第９５／０６４００号、および国際公開第９９／４８１６０号に記載され、デンドリマー系の材料の例は、国際公開第９９／２１９３５号および国際公開第０２／０６７３４３号に記載され、いわゆる小分子系のデバイスの例は、米国特許第４，５３９，５０７号明細書に記載されている。典型的なＯＬＥＤデバイスは２層の有機材料を備え、その一方は、発光ポリマー（ＬＥＰ）、オリゴマー、または発光低分子量材料のような発光材料の層であり、他方は、ポリチオフェン誘導体またはポリアニリン誘導体のような正孔輸送材料の層である。
【０００４】
有機ＬＥＤは、画素のマトリクスという形で基板上に堆積させられて、単色または多色画素型ディスプレイを構成し得る。多色型ディスプレイは、赤、緑、および青の発光サブ画素群を用いて構成されてよい。いわゆるアクティブマトリクスディスプレイは、各画素と関連付けられた、典型的には記憶キャパシタであるメモリ素子と、トランジスタとを有する（一方、パッシブマトリクスディスプレイはそのようなメモリ素子を持たず、その代わり、安定した画像という印象を与えるために、繰り返し走査される）。ポリマーおよび小分子のアクティブマトリクスディスプレイ駆動部の例は、それぞれ国際公開第９９／４２９８３号および欧州特許出願公開第０７１７４４６（Ａ）号明細書に見られる。
【０００５】
ＯＬＥＤには電流プログラム型の駆動を施すことが一般的である。これは、デバイスを流れる電流によってデバイスの生成する光子の数が決まり、それによってＯＬＥＤの明るさが決まるからである。一方、単純な電圧プログラム型の構成では、駆動された時に画素がどれくらいの明るさで光るのかを予測することが困難となる恐れがある。
【０００６】
電圧駆動型画素駆動回路の例は、米国特許出願公開第２００６／０２４４６９６号明細書に記載されている。この明細書では、湾曲した、または曲がりくねったチャネルをもつ駆動トランジスタを用いており、青色画素が緑色画素より大きくて、湾曲した境界およびまっすぐな境界という２つの反対側の境界を画素の行が有するようになっているカラーディスプレイについて記載している。背景となるさらなる従来技術は、米国特許出願公開第２００５／０１１６２９５号明細書に見られ、この明細書では、分割環状のＭＯＳＦＥＴ構造について記載し、円形のｎチャネルＭＯＳＦＥＴについて説明している。また、湾曲ゲート層をもつトランジスタも、米国特許第６，５９９，７８１号明細書に記載されている。
【０００７】
電流プログラム型アクティブマトリクス画素駆動回路に関する、背景となる従来技術は、"Solution for Large-Area Full-Color OLED Television - Light Emitting Polymer and a-Si TFT Technologies," T. Shirasaki, T. Ozaki, T. Toyama, M. Takei, M. Kumagai, K. Sato, S. Shimoda, T. Tano, K. Yamamoto, K. Morimoto, J. Ogura and R. Hattori of Casio Computer Co Ltd and Kyushu University, Invited paper AMD3/OLED5 -1, 11th International Display Workshops, 8-10 December 2004, IDW '04 Conference Proceedings pp275-278に見られる。
【０００８】
図１ａおよび図１ｂは、上記のIDW '04の論文からの抜粋であり、例となる電流プログラム型アクティブマトリクス画素回路および対応するタイミング図を示す。動作時は、第１段階において、データ線が一時的に接地されて、ＣｓとＯＬＥＤの接合容量とが放電される（Ｖｓｅｌｅｃｔ、ＶｒｅｓｅｔはＨＩＧＨ、ＶｓｏｕｒｃｅはＬＯＷ）。続いて、データシンクＩｄａｔａが印加されて、対応する電流がＴ３を流れ、この電流に必要なゲート電圧をＣｓが記憶するようにされる（ＯＬＥＤに電流が流れないようＶｓｏｕｒｃｅはＬＯＷにされ、Ｔ３がダイオード接続されるようにＴ１はオンにされる）。最後に、選択線がデアサートされ、ＶｓｏｕｒｃｅがＨＩＧＨにされて、プログラム電流（Ｃｓに記憶されたゲート電圧により決まる）がＯＬＥＤを流れるようにされる（ＩOLED）。
【０００９】
再び図１ａを参照すると、この図は単一画素の回路を示すが、画素の行および列を多く備える典型的なＯＬＥＤディスプレイ（カラーまたは単色）においては、各データ線に（図示されるように、列で）、および各選択線に（図示されるように、行で）接続されたこのような画素回路が複数存在することが認められるであろう。ＯＬＥＤでの典型的なプログラミング電流は、およそ１〜１０μＡ、例えば２〜５μＡであり、これがデータ線の一方の端に通電されるが、画素記憶キャパシタＣｓを帯電させるために用いられる。従って、データ線に接続された各選択トランジスタのゲートとドレイン／ソースとの間の静電容量によってある程度決定されるデータ線の全静電容量が重要であるのと同様に、データ線の抵抗およびスイッチ／選択トランジスタＴ２の抵抗が重要である。おおまかに言えば、ＲＣ時定数は、ディスプレイの行の数と、オン状態にある時のスイッチ／選択トランジスタの抵抗と、スイッチ／選択トランジスタの入力容量（ゲートとドレイン／ソースとの間）との積である。同じくスイッチ／ストローク選択トランジスタを有する電圧駆動型画素回路も、同様の問題を呈する。
【００１０】
画素のプログラミング時間を減らすことが望ましく、この問題に対してはいくつかの従来手法が存在する。手法の一つは、銅接続を用いることによってデータ線の抵抗を低減することを含む。別の手法は、電流を駆動するためにプログラミング（データ）線により大きな電圧変化をかけることを含む。スイッチ／選択トランジスタの長さに対する幅の比を増やしてこのトランジスタの抵抗を減らし、よってプログラミング時間を減らすことが可能である、と想像されるかもしれないが、これは、このトランジスタの入力容量を増やして、望まれるプログラミング時間の低減とは反対に働きがちである、という望ましくない副作用を有する。プログラミング時間を減らすさらなる手法は、画素駆動回路の薄膜トランジスタの製造に自己整合プロセスを用いることである。これは、自己整合ゲートを用いることにより、ソース／ドレイン領域とゲート領域との重なりが効果的に解消され、従って電界効果トランジスタ（ＦＥＴ）の内部静電容量が減少し得るからである。
【００１１】
従って、アクティブマトリクス画素のプログラミング時間を減らすための改良された技術が望まれる。
【発明の概要】
【００１２】
そこで、本発明の第１の態様によれば、アクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイであって、ディスプレイが、それぞれが関連画素駆動回路をもつ複数のＯＬＥＤ画素を有し、ディスプレイが、ＯＬＥＤ画素を選択し、選択されたＯＬＥＤ画素に表示用データを書き込むために、複数の選択線および複数のデータ線を有するアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイにおいて、画素駆動回路のそれぞれが、選択線およびデータ線に結合され、画素駆動回路が、選択線に結合された第１の端子と、データ線に結合された第２の端子とを有する選択トランジスタを含み、選択トランジスタの第１および第２の端子の一方が、選択トランジスタのゲート接続を備え、選択トランジスタの第１および第２の端子の他方が、選択トランジスタのドレイン接続およびソース接続の一方を備え、選択トランジスタが、ソース領域と、ドレイン領域と、ゲート領域とをもつトランジスタで構成され、ゲート領域が、ソース領域およびドレイン領域に少なくとも部分的に重なり、ゲート領域の、ソース領域およびドレイン領域の一方との重なりの面積が、ソース領域およびドレイン領域の他方との重なりの面積よりも大きくなっているアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイが提供される。
【００１３】
本発明者らは、非対称の選択トランジスタ、特に湾曲ゲート領域をもつものを製造すると、選択トランジスタの一方の側の静電容量が、トランジスタの他方の側の静電容量の増加と引き換えに低減され得ることを確認した。ところが、アクティブマトリクス画素回路の関連では、これによって全体的な性能向上がもたらされる。なぜなら、プログラミング時間を主に決定するのは入力容量であり、従って、スイッチ／選択トランジスタの入力容量を減らすことにより、たとえトランジスタの他方の側の静電容量が増えたとしても、全体としてはプログラミング時間が短縮され得るからである。実施の形態では、データ線に結合された第２の端子が、ゲート領域との重なり面積のより少ないソース／ドレイン領域を備える。
【００１４】
ソース領域およびドレイン領域は、これらの領域の一方が部分的に他方の周囲で湾曲するか他方を取り囲むかすれば、さまざまな異なる形状を有してよい。一方の領域が他方の周囲で湾曲する際、滑らかな湾曲を有する必要はなく、代わりに、例えば一対の腕または突起を有すればよい。同様に、製造を容易にするため、および／または電界の低減のためには、滑らかな湾曲をもつ形状が好ましい場合があるが、それが必須というわけではない。実施の形態において、選択トランジスタのチャネルは、一方向のみに湾曲している。すなわち、曲がりくねった形状は有しない。実施の形態においては、湾曲した、弓形の、または馬蹄形の形状が好ましいが、これは、デバイスの幾何学的形状および専有面積という点で比較的効率が良いからである。
【００１５】
いくつかの好ましい実施の形態において、ゲート領域と、ソース／ドレイン領域それぞれとの間の静電容量の比は、少なくとも１：１．５、好ましくは少なくとも１：２である。例えば、重なりの小さな方の面積は、２０μｍ2ないし１５０μｍ2の範囲の面積を有してよい。実施の形態において、チャネルは、少なくとも１μｍまたは２μｍの幅を有し、好ましくは、ソース／ドレイン領域の大きな方の最大横寸法が、ソース／ドレイン領域の小さな方の最大横寸法より少なくとも２μｍ、４μｍ、または６μｍ大きい。
【００１６】
いくつかの好ましい実施の形態において、選択トランジスタはボトムゲート型デバイスであり、ディスプレイはトップエミッション型ディスプレイである。通常、画素駆動回路は、選択トランジスタの第３の端子（実施の形態では、データ線に接続されないドレイン／ソース領域）に直接または間接的に結合されたデータ記憶キャパシタを含む。画素駆動回路は通常、データ記憶キャパシタに結合された制御入力と、ＯＬＥＤを駆動するための出力とを有する駆動トランジスタも含み、典型的には、この駆動トランジスタは、電圧源に結合されたソース／ドレイン領域の一方と、ＯＬＥＤに結合された他方とを有する。画素駆動回路の実施の形態は、回路の実装に応じて１つ以上のさらなるトランジスタも含んでよい。画素駆動回路は電圧制御型回路であってよいが、好ましい実施の形態においては電流制御型回路が用いられる。
【００１７】
少なくとも１つのさらなるトランジスタを（選択トランジスタおよび駆動トランジスタのほかに）もつ画素駆動回路の実施の形態では、ゲート端子と２つのドレイン／ソース端子との間の静電容量の比を変える能力によって、設計の自由度を増すことができる。従って、典型的には、画素回路をプログラミングする際、回路内に電圧振幅が存在するので、それを制御するために回路内のトランジスタの内部静電容量が調整され得る。実際、設計者は、画素回路内の内部または「浮遊」の静電容量の値を選ぶ何らかの能力を有する。
【００１８】
従って本発明は、さらなる態様において、回路のトランジスタの１つ以上の内部ゲート・ソース／ドレイン静電容量：内部ゲート・ドレイン／ソース静電容量の比が調整されるアクティブマトリクス画素回路を設計する方法を提供する。また、この方法を用いて設計されるアクティブマトリクス画素回路と、そのような画素回路を複数内蔵するディスプレイも提供される。
【００１９】
例えば、図１ａに図示された種類の電流プログラム型画素駆動回路の実施の形態において、スイッチ／選択トランジスタの内部静電容量比およびプログラミングトランジスタ（Ｔ１）の内部静電容量比を調整して、選択線上の電圧振幅（例えば最大２０ボルトになる場合がある）の影響を減らし、プログラミング時の電圧源線上の電圧振幅（例えば５〜１０ボルトになる場合がある）を部分的に解消するようにしてよい。
【００２０】
関連態様において、本発明は、アクティブマトリクスディスプレイのための画素回路であって、画素を選択するための選択線と、画素からまたは画素に画素データを読み取りまたは書き込むためのデータ線とを有する画素回路において、画素駆動回路が、２つのチャネル接続と、ゲート接続とを有する画素選択トランジスタをさらに備え、ゲート接続が、データ線および選択線の一方に結合され、チャネル接続の第１が、データ線および選択線の他方に結合され、画素選択トランジスタの、ゲート接続とチャネル接続の第１との間の内部静電容量が、画素選択トランジスタの、ゲート接続とチャネル接続の第２との間の内部静電容量よりも小さい画素回路を提供する。
【００２１】
好ましくは、２つの内部ゲート・ソース／ドレイン静電容量のうちの小さな方が、大きな方の２／３より小さく、より好ましくは１／２より小さい。上記のように、実施の形態において、第２のチャネル領域は第１のチャネル領域を少なくとも部分的に包み込む。
【００２２】
画素回路は、画素駆動回路の追加または代替でセンサ回路を備えてよい。ただし、実施の形態において、回路はＯＬＥＤのための画素駆動回路を備え、画素データはＯＬＥＤの画素輝度データを含む。好ましい実施の形態において、画素駆動回路は電流制御型回路であり、例えば上記のようなものである。
【００２３】
さらなる関連態様において、本発明は、アクティブマトリクスディスプレイのための画素回路であって、湾曲ゲート領域をもつ少なくとも１つの電界効果トランジスタ（ＦＥＴ）を含み、それによりＦＥＴのゲート・ソース静電容量がＦＥＴのゲート・ドレイン静電容量と異なるようになっている画素回路を提供する。
【００２４】
実施の形態において、ＦＥＴは、ソース領域とドレイン領域との間のチャネルの中央に沿った線に関して非対称であり、特に、（曲がりくねったチャネルのデバイスとは異なり）一方向のみに湾曲している。
【００２５】
また、本発明は、上記のような画素回路を内蔵するアクティブマトリクスディスプレイ、特にはエレクトロルミネッセンスディスプレイ、さらに特にはＯＬＥＤディスプレイも提供する。
【図面の簡単な説明】
【００２６】
次に、本発明のこれらおよび他の態様について、単に例として、添付の図面を参照してさらに説明する。
【図１ａ】従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。
【図１ｂ】従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。
【図１ｃ】従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。
【図１ｄ】従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。
【図１ｅ】従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。
【図１ｆ】従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。
【図１ｇ】従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。
【図２ａ】従来の薄膜トランジスタの模式的説明図を示す図である。
【図２ｂ】湾曲チャネル薄膜トランジスタの模式的説明図を示す図である。
【図２ｃ】本発明の実施の形態による複数の画素駆動回路を内蔵するアクティブマトリクスＯＬＥＤディスプレイの模式図を示す図である。
【図２ｄ】本発明の実施の形態で用いられ得る代替チャネル形状の例を示す図である。
【図３ａ】図２ｂのデバイスの実施の形態の垂直断面を示す図である。
【図３ｂ】図３ａのデバイスの製造におけるステップを示す図である。
【図４】図１ａの回路を示し、寄生／内部静電容量を説明する図である。
【図５】湾曲ゲートトランジスタを内蔵するアクティブマトリクスセンサ回路の例を示す図である。
【発明を実施するための形態】
【００２７】
我々は、データ線の静電容量の低減のための非対称薄膜トランジスタ（ＴＦＴ）構造の利用について述べる。例えば半円形のような、湾曲したチャネルのトランジスタを用いることにより、トランジスタの、ゲートとソース／ドレイン端子の一方との間の静電容量の選択的低減が可能になる。そのような湾曲チャネルデバイスをアクティブマトリクスＯＬＥＤディスプレイの画素回路に内蔵することにより、改良された画素回路を設計することができる。例えば、ＴＦＴディスプレイのバックプレーン上でプログラミングデータ線に接続された選択ＴＦＴの場合では、ＯＬＥＤ画素のプログラミング時間が短縮され得る。実施の形態において、湾曲チャネルは、外側半径におけるゲート・接点静電容量が増えるのを許容する一方で内側半径におけるゲート・接点静電容量を減らし、その際、ＤＣデバイス性能は実質的に変化しない。
【００２８】
［アクティブマトリクス画素回路］
図１ｃは、電圧プログラム型ＯＬＥＤアクティブマトリクス画素回路１５０の例を示す図である。回路１５０はディスプレイの各画素に設けられ、Ｖｄｄ１５２、接地１５４、行選択１２４、および列データ１２６の各母線が、各画素を相互に接続するように設けられる。このように、各画素は電源接続および接地接続を有し、画素の各行は共通の行選択線１２４を有し、画素の各列は共通のデータ線１２６を有する。
【００２９】
各画素は、電源線１５２と接地線１５４との間に駆動トランジスタ１５８と直列に接続されたＯＬＥＤ１５２を有する。駆動トランジスタ１５８のゲート接続１５９が記憶キャパシタ１２０に結合され、制御トランジスタ１２２が、行選択線１２４の制御下でゲート１５９を列データ線１２６に結合する。トランジスタ１２２は、行選択線１２４がアクティブにされた時に列データ線１２６をゲート１５９およびキャパシタ１２０に接続する薄膜電界効果トランジスタ（ＴＦＴ）スイッチである。こうして、スイッチ１２２がオンの時に、列データ線１２６の電圧がキャパシタ１２０に記憶され得る。この電圧は、駆動トランジスタ１５８へのゲート接続の、および「オフ」状態にあるスイッチトランジスタ１２２の、比較的高いインピーダンスのために、少なくともフレームリフレッシュ期間の間、キャパシタに保持される。
【００３０】
駆動トランジスタ１５８は、典型的にはＴＦＴであり、トランジスタのゲート電圧から閾電圧を引いた電圧に依存する（ドレイン・ソース）電流を通す。こうして、ゲートノード１５９の電圧がＯＬＥＤ１５２を通る電流を制御し、ひいてはＯＬＥＤの明るさを制御する。
【００３１】
図１ｃの電圧プログラム型回路は、いくつかの欠点に悩まされる。これは特に、ＯＬＥＤの発光が印加電圧に非線形に依存するからである。ＯＬＥＤからの光出力はＯＬＥＤが通す電流に比例するので、電流制御が好ましい。図１ｄ（図１ｃの要素と同一の要素は同一の参照番号で示してある）は、電流制御を用いた、図１ｃの回路の変形を示す図である。より詳しくは、電流発生器１６６によって設定された（列）データ線の電流が、薄膜トランジスタ（ＴＦＴ）１６０を通る電流を「プログラム」し、今度はそれが、ＯＬＥＤ１５２を通る電流を設定する。これは、トランジスタ１２２ａがオンの時に、（整合した）トランジスタ１６０および１５８が電流ミラーを形成するからである。図１ｅはさらなる変形を示しており、ＴＦＴ１６０がフォトダイオード１６２に置き換えられて、データ線の電流が（画素駆動回路が選択された時に）、フォトダイオードを通る電流を設定することによりＯＬＥＤからの光出力をプログラムするようになっている。
【００３２】
図１ｆは、我々の出願である国際公開第０３／０３８７９０号からの引用であり、電流プログラム型画素駆動回路のさらなる例を示す図である。この回路では、ＯＬＥＤ１５２を通る電流は、例えば基準電流シンクなどの電流発生器１６６を用いてＯＬＥＤ駆動トランジスタ１５８のドレイン・ソース電流を設定し、このドレイン・ソース電流に必要な駆動トランジスタゲート電圧を記憶することにより、設定される。従って、ＯＬＥＤ１５２の明るさは、基準電流シンク１６６に流れ込む電流Ｉcolによって定まり、基準電流シンク１６６は、調整可能かつアドレス指定されている画素の要求に合わせて設定されることが好ましい。さらに、駆動トランジスタ１５８とＯＬＥＤ１５２との間にさらなるスイッチングトランジスタ１６４が接続されて、プログラミング段階においてＯＬＥＤの照明が防止される。通常、列データ線ごとに電流シンク１６６が１つ設けられる。図１ｇは、図１ｆの回路の変形を示す図である。
【００３３】
［湾曲チャネルデバイス］
あらゆるＴＦＴデバイスに伴う問題は、接点とゲートとの重なりに起因する静電容量である。これは、特に多数のデバイスが並列に存在する場合に、回路の応答時間および漏れという点で重大な影響を有しかねない。ところが、ゲートとソース／ドレイン接点とが別々にパターン形成される場合、隙間を避けるために、ある程度の重なりがなくてはならない。隙間は、ずっと大きな接触抵抗をもたらすという点で、さらに悪い影響を伝導に及ぼしてしまうのである。
【００３４】
これが問題となる具体的な例は、ディスプレイのバックプレーン上のデータ線またはプログラミング線である。データ線は、画素回路をプログラムするのに用いられる接続である。特定の画素列のためのゲート線が、データ線を画素回路に接続するスイッチトランジスタをオンにする。画素列ごとに、これらのスイッチのうちの１つが存在する。各スイッチは、いくらかの入力容量を有し、入力容量は、個々のデバイスでは小さくとも、特に一層の高解像度ディスプレイに対する需要の高まりで、列の数が増えるにつれて問題となる。
【００３５】
製造工程にもよるが、ゲート金属とドレイン／ソース金属との多少の重なりは避けられない場合がある。これは例えば、位置合わせの規定や、位置合わせ不良に対してある程度の許容誤差を設ける必要のためである。そこで、本発明の実施の形態では、各（選択）トランジスタのデータ線側の静電容量を選択的かつ実質的に減らす湾曲ゲート領域をもつ非対称デバイス設計を用いる。
【００３６】
図２ａおよび図２ｂを参照すると、これらはいずれも同じわずかなゲート幅をもつ従来のデバイス（図２ａ）の模式図と湾曲チャネル薄膜トランジスタ２００（図２ｂ）の模式図とを示す。図２ｂのデバイスにおいて、トランジスタは、第１のドレイン／ソース金属領域２０２と、第２のドレイン／ソース金属領域２０４と、覆いゲート領域２０６とを備え、覆いゲート領域２０６は、見て分かるように、第１および第２のドレイン／ソース領域と部分的に重なっている（本明細書において、「覆い」ゲート領域への言及は、ゲートがソース／ドレイン領域の上にあるということを必ずしも意味せず、このトランジスタの好ましい実施の形態はボトムゲート型デバイスを含む）。図２ａにおいて、図２ｂの要素と同様の要素は、同様の参照番号で示してある。ゲート２０６とドレイン／ソース領域２０２との重なりによって第１の内部静電容量Ｃａが生じ、ゲートとドレイン／ソース領域２０４との重なりによって第２の、より大きな内部静電容量Ｃｂが生じる。よく見ると、図２ｂのデバイスの場合、図２ａのデバイスと比較して、重なりの距離が同じでも、重なっている領域は湾曲チャネルデバイスの方が非常に少なくなっていることが分かる。すなわち、ＣａはＣｂよりずっと小さい。
【００３７】
典型的なデバイスにおいて、位置合わせの許容誤差はおよそ±４μｍでよく、距離ｘはおよそ５〜１０μｍでよく、距離ｙはおよそ４μｍでよく、距離ｚはおよそ４μｍでよい。これにより、Ｃｂ：Ｃａの比は、約１．５：１になる（面積比）。
【００３８】
次に図２ｃを参照すると、これは、図２ｂに示した種類の選択トランジスタ２００をそれぞれが含む複数の画素駆動回路２２２、を内蔵するアクティブマトリクスＯＬＥＤディスプレイ２２０の模式的な回路図を示す。選択トランジスタのゲート接続は選択線２２４に結合され、より小さな内部静電容量をもつソース／ドレイン接続２０２はデータ線２２６に結合される。図示の例では複数の列データ線（１本のみが図示されている）と複数の行選択線とが存在し、各画素回路２２２は、少なくとも１本のデータ線２２６と少なくとも１本の選択線２２４とに結合される。当業者は、画素回路２２２が、関連ＯＬＥＤ２２８を駆動するために上述の画素駆動回路のいずれをも備えてよいこと、またはさまざまな他の画素駆動回路のいずれもが用いられてよいことを認めるであろう。それらのさらなる例は、当業者に周知であろう。さらにまたは代わりに、選択トランジスタ２００は画素センサ回路の一部を構成してよく、それを説明する例については後述する。
【００３９】
図２ｃを参照すると、静電容量Ｃａを減らすことによって、データ線の総静電容量が低減され得ること、従って画素のプログラミング（または読み出し）時間も短縮され得ることが分かる。
【００４０】
画素回路の物理的な配置においては、ソース／ドレイン金属領域２０４の両側までの空いている「翼部」を、画素データ記憶キャパシタ（図１ａのキャパシタＣｓ）に用いるのが望ましい場合がある。従って、より一般的には、画素回路２２２の物理的な配置において、トランジスタ２００を（横方向の平面において）ちょうど囲む長方形の１つ以上の領域が、画素回路の画素データ記憶キャパシタの少なくとも一部によって占められてよい。
【００４１】
図２ｄは、好ましさの度合いは低くなるが、代替となる湾曲チャネル形状のいくつかの例を示す図である。下の図から分かるように、領域２０２を取り囲む腕または突起を領域２０４が有することは、必須ではない。
【００４２】
次に図３ａを参照すると、これは図２ｂのトランジスタ２００の垂直断面図を示す（基板およびデバイス接続は、明瞭化のために省略してある）。デバイスは、好適なゲート金属から製造されたゲート接続２０６を備え、その上には酸化物層２０８があり、続いて、実施の形態では、アモルファスシリコンの層２１０があり、続いてソース／ドレイン金属層２０２、２０４がある。図３ｂは、デバイスの製造におけるステップを示す図であり、ステップは、まずゲート金属層の堆積およびパターン形成と、次に酸化物層の堆積と、次に、デバイスにソース接点およびドレイン接点を設けるための、アモルファスシリコンおよびソース／ドレイン金属の堆積およびパターン形成とを含む。
【００４３】
次に図４を参照すると、これは図１ａの電流制御型画素駆動回路をノードに１〜６のラベルを付けて示した図であり、デバイスＴ１〜Ｔ３およびＯＬＥＤの内部寄生容量を示している。これらの静電容量によって形成されるネットワークを、図４の右手側に別に示してある。他の画素回路は、同様の内部デバイス静電容量のネットワークを有する。図４の例において、図１ｂを参照すると、選択線（ノード２）が下がるのと実質的に同時にＶDD線（ノード４）が立ち上がる。これは、駆動トランジスタＴ３のゲート・ソース電圧を決定する記憶静電容量Ｃｓの両端にわたる電圧を変化させるという（望ましくない）影響を有しかねない。この問題に対処する技術の１つは、記憶キャパシタの値を増やして回路を効果的に「より堅く」することであるが、これによりプログラミング時間が増えてしまう。むしろ、トランジスタＴ１、Ｔ２、およびＴ３のうちの１つ以上において静電容量の比を調整して記憶キャパシタＣｓの電圧変化を減らし、それによって、プログラミング時間を実質的に悪化させずにより正確な輝度制御を達成することが好ましい場合がある。図４のネットワークに示されたキャパシタの正確な値／比は、回路実装の詳細に依存するものであり、例えばコンピュータ支援設計（ＣＡＤ）システムを用いて、定型的な方法で選択されてよい。
【００４４】
電圧プログラム型回路では、高速なプログラミング時間を達成することは、画素データ記憶キャパシタに記憶された電圧の値に起こり得る変化ほど問題ではないかもしれない。ここでもまた、例えばＣＡＤシステムを用いることにより、トランジスタＴ１、Ｔ２、およびＴ３のうちの１つ以上においてゲート・ソース／ドレイン静電容量：ゲート・ドレイン／ソース静電容量の比を調整することによって対処されてよい。例えば図１ｃの電圧プログラム型画素回路を参照すると、ＶＤＤ線（ノード４）は固定されているが選択線（ノード２）上の電圧は変化し、ここでもまた画素回路のデバイスにおける内部／寄生静電容量のネットワークを通じて、図１ｃの記憶キャパシタ１２０の電圧が、結局はデータ線上でプログラムされた値とは異なる値に設定される。
【００４５】
画素回路の実施の形態では、抵抗器と同様の実質的に線形なモードで動作している１つ以上のトランジスタに上記技術を用いることが好ましく、その場合は、ゲート・ドレイン／ソースの重なりがキャパシタとして効果的に機能する。飽和モードでは、より複雑な挙動が観察される場合がある。実施の形態では、ＯＬＥＤを駆動する駆動トランジスタは、通常は画素回路の他のトランジスタよりも比較的高出力なデバイスであるため、例えば曲がりくねった形状の、幅広の短いチャネルで製造されてよく、これにより、デバイスに内部ゲート・ソース／ドレイン静電容量の非対称性を導入する実際の余地を限定することが可能である（これは、通常、そのような曲がりくねったチャネルは、実質的に対称の重なりをもたらすためである）。
【００４６】
図５は、画素センサ回路５００の単純な例を示す図であり、同図において、前述した要素と同様の要素は同様の参照番号で示してある。図示の例では、画素回路５００は有機フォトダイオード５０２を含む。
【００４７】
当業者が理解するように、上述の回路は、ｎチャネルまたはｐチャネルの変形のいずれかで実装されてよい。当業者は、他の多くの変形が可能であること、例えば、図１ｃないし図１ｇに示された回路の１つ以上がフローティングゲート駆動トランジスタを用いて実装されてもよいことを、さらに理解するであろう（例えば英国特許出願第０７２１５６７．６号明細書および英国特許出願第０７２３８５９．５号明細書を参照せよ。これらは引用することによりここに組み込まれているものとする）。より一般的には、当技術分野において記載された事実上あらゆる画素回路が、上述されたやり方にならって湾曲ゲート（スイッチング）ＴＦＴを内蔵するように構成されてよい。
【００４８】
無論、当業者には他の多くの効果的な代替例が見いだされるであろう。本発明が、記載された実施の形態に限定されず、本明細書に添付された請求の範囲の範囲内にある、当業者にとって明らかな変更を包含することは理解されるであろう。
【技術分野】
【０００１】
本発明は、アクティブマトリクス光電子デバイスのための、特にＯＬＥＤ（有機発光ダイオード）ディスプレイのための画素駆動回路と、関連するディスプレイとに関する。
【背景技術】
【０００２】
本発明の実施の形態について説明する。本発明は、アクティブマトリクスＯＬＥＤディスプレイにおいて特に有用であるが、本発明の用途および実施の形態は、そのようなディスプレイに限定されず、他の種類のアクティブマトリクスディスプレイと共に用いられてよく、また、実施の形態において、アクティブマトリクスセンサアレイで用いられてもよい。
【０００３】
有機発光ダイオード、ここでは有機金属系のＬＥＤを含むが、有機発光ダイオードは、ポリマー、小分子、およびデンドリマーなどの材料を用いて、使用される材料に依存するさまざまな色で製造され得る。ポリマー系の有機ＬＥＤの例は、国際公開第９０／１３１４８号、国際公開第９５／０６４００号、および国際公開第９９／４８１６０号に記載され、デンドリマー系の材料の例は、国際公開第９９／２１９３５号および国際公開第０２／０６７３４３号に記載され、いわゆる小分子系のデバイスの例は、米国特許第４，５３９，５０７号明細書に記載されている。典型的なＯＬＥＤデバイスは２層の有機材料を備え、その一方は、発光ポリマー（ＬＥＰ）、オリゴマー、または発光低分子量材料のような発光材料の層であり、他方は、ポリチオフェン誘導体またはポリアニリン誘導体のような正孔輸送材料の層である。
【０００４】
有機ＬＥＤは、画素のマトリクスという形で基板上に堆積させられて、単色または多色画素型ディスプレイを構成し得る。多色型ディスプレイは、赤、緑、および青の発光サブ画素群を用いて構成されてよい。いわゆるアクティブマトリクスディスプレイは、各画素と関連付けられた、典型的には記憶キャパシタであるメモリ素子と、トランジスタとを有する（一方、パッシブマトリクスディスプレイはそのようなメモリ素子を持たず、その代わり、安定した画像という印象を与えるために、繰り返し走査される）。ポリマーおよび小分子のアクティブマトリクスディスプレイ駆動部の例は、それぞれ国際公開第９９／４２９８３号および欧州特許出願公開第０７１７４４６（Ａ）号明細書に見られる。
【０００５】
ＯＬＥＤには電流プログラム型の駆動を施すことが一般的である。これは、デバイスを流れる電流によってデバイスの生成する光子の数が決まり、それによってＯＬＥＤの明るさが決まるからである。一方、単純な電圧プログラム型の構成では、駆動された時に画素がどれくらいの明るさで光るのかを予測することが困難となる恐れがある。
【０００６】
電圧駆動型画素駆動回路の例は、米国特許出願公開第２００６／０２４４６９６号明細書に記載されている。この明細書では、湾曲した、または曲がりくねったチャネルをもつ駆動トランジスタを用いており、青色画素が緑色画素より大きくて、湾曲した境界およびまっすぐな境界という２つの反対側の境界を画素の行が有するようになっているカラーディスプレイについて記載している。背景となるさらなる従来技術は、米国特許出願公開第２００５／０１１６２９５号明細書に見られ、この明細書では、分割環状のＭＯＳＦＥＴ構造について記載し、円形のｎチャネルＭＯＳＦＥＴについて説明している。また、湾曲ゲート層をもつトランジスタも、米国特許第６，５９９，７８１号明細書に記載されている。
【０００７】
電流プログラム型アクティブマトリクス画素駆動回路に関する、背景となる従来技術は、"Solution for Large-Area Full-Color OLED Television - Light Emitting Polymer and a-Si TFT Technologies," T. Shirasaki, T. Ozaki, T. Toyama, M. Takei, M. Kumagai, K. Sato, S. Shimoda, T. Tano, K. Yamamoto, K. Morimoto, J. Ogura and R. Hattori of Casio Computer Co Ltd and Kyushu University, Invited paper AMD3/OLED5 -1, 11th International Display Workshops, 8-10 December 2004, IDW '04 Conference Proceedings pp275-278に見られる。
【０００８】
図１ａおよび図１ｂは、上記のIDW '04の論文からの抜粋であり、例となる電流プログラム型アクティブマトリクス画素回路および対応するタイミング図を示す。動作時は、第１段階において、データ線が一時的に接地されて、ＣｓとＯＬＥＤの接合容量とが放電される（Ｖｓｅｌｅｃｔ、ＶｒｅｓｅｔはＨＩＧＨ、ＶｓｏｕｒｃｅはＬＯＷ）。続いて、データシンクＩｄａｔａが印加されて、対応する電流がＴ３を流れ、この電流に必要なゲート電圧をＣｓが記憶するようにされる（ＯＬＥＤに電流が流れないようＶｓｏｕｒｃｅはＬＯＷにされ、Ｔ３がダイオード接続されるようにＴ１はオンにされる）。最後に、選択線がデアサートされ、ＶｓｏｕｒｃｅがＨＩＧＨにされて、プログラム電流（Ｃｓに記憶されたゲート電圧により決まる）がＯＬＥＤを流れるようにされる（ＩOLED）。
【０００９】
再び図１ａを参照すると、この図は単一画素の回路を示すが、画素の行および列を多く備える典型的なＯＬＥＤディスプレイ（カラーまたは単色）においては、各データ線に（図示されるように、列で）、および各選択線に（図示されるように、行で）接続されたこのような画素回路が複数存在することが認められるであろう。ＯＬＥＤでの典型的なプログラミング電流は、およそ１〜１０μＡ、例えば２〜５μＡであり、これがデータ線の一方の端に通電されるが、画素記憶キャパシタＣｓを帯電させるために用いられる。従って、データ線に接続された各選択トランジスタのゲートとドレイン／ソースとの間の静電容量によってある程度決定されるデータ線の全静電容量が重要であるのと同様に、データ線の抵抗およびスイッチ／選択トランジスタＴ２の抵抗が重要である。おおまかに言えば、ＲＣ時定数は、ディスプレイの行の数と、オン状態にある時のスイッチ／選択トランジスタの抵抗と、スイッチ／選択トランジスタの入力容量（ゲートとドレイン／ソースとの間）との積である。同じくスイッチ／ストローク選択トランジスタを有する電圧駆動型画素回路も、同様の問題を呈する。
【００１０】
画素のプログラミング時間を減らすことが望ましく、この問題に対してはいくつかの従来手法が存在する。手法の一つは、銅接続を用いることによってデータ線の抵抗を低減することを含む。別の手法は、電流を駆動するためにプログラミング（データ）線により大きな電圧変化をかけることを含む。スイッチ／選択トランジスタの長さに対する幅の比を増やしてこのトランジスタの抵抗を減らし、よってプログラミング時間を減らすことが可能である、と想像されるかもしれないが、これは、このトランジスタの入力容量を増やして、望まれるプログラミング時間の低減とは反対に働きがちである、という望ましくない副作用を有する。プログラミング時間を減らすさらなる手法は、画素駆動回路の薄膜トランジスタの製造に自己整合プロセスを用いることである。これは、自己整合ゲートを用いることにより、ソース／ドレイン領域とゲート領域との重なりが効果的に解消され、従って電界効果トランジスタ（ＦＥＴ）の内部静電容量が減少し得るからである。
【００１１】
従って、アクティブマトリクス画素のプログラミング時間を減らすための改良された技術が望まれる。
【発明の概要】
【００１２】
そこで、本発明の第１の態様によれば、アクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイであって、ディスプレイが、それぞれが関連画素駆動回路をもつ複数のＯＬＥＤ画素を有し、ディスプレイが、ＯＬＥＤ画素を選択し、選択されたＯＬＥＤ画素に表示用データを書き込むために、複数の選択線および複数のデータ線を有するアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイにおいて、画素駆動回路のそれぞれが、選択線およびデータ線に結合され、画素駆動回路が、選択線に結合された第１の端子と、データ線に結合された第２の端子とを有する選択トランジスタを含み、選択トランジスタの第１および第２の端子の一方が、選択トランジスタのゲート接続を備え、選択トランジスタの第１および第２の端子の他方が、選択トランジスタのドレイン接続およびソース接続の一方を備え、選択トランジスタが、ソース領域と、ドレイン領域と、ゲート領域とをもつトランジスタで構成され、ゲート領域が、ソース領域およびドレイン領域に少なくとも部分的に重なり、ゲート領域の、ソース領域およびドレイン領域の一方との重なりの面積が、ソース領域およびドレイン領域の他方との重なりの面積よりも大きくなっているアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイが提供される。
【００１３】
本発明者らは、非対称の選択トランジスタ、特に湾曲ゲート領域をもつものを製造すると、選択トランジスタの一方の側の静電容量が、トランジスタの他方の側の静電容量の増加と引き換えに低減され得ることを確認した。ところが、アクティブマトリクス画素回路の関連では、これによって全体的な性能向上がもたらされる。なぜなら、プログラミング時間を主に決定するのは入力容量であり、従って、スイッチ／選択トランジスタの入力容量を減らすことにより、たとえトランジスタの他方の側の静電容量が増えたとしても、全体としてはプログラミング時間が短縮され得るからである。実施の形態では、データ線に結合された第２の端子が、ゲート領域との重なり面積のより少ないソース／ドレイン領域を備える。
【００１４】
ソース領域およびドレイン領域は、これらの領域の一方が部分的に他方の周囲で湾曲するか他方を取り囲むかすれば、さまざまな異なる形状を有してよい。一方の領域が他方の周囲で湾曲する際、滑らかな湾曲を有する必要はなく、代わりに、例えば一対の腕または突起を有すればよい。同様に、製造を容易にするため、および／または電界の低減のためには、滑らかな湾曲をもつ形状が好ましい場合があるが、それが必須というわけではない。実施の形態において、選択トランジスタのチャネルは、一方向のみに湾曲している。すなわち、曲がりくねった形状は有しない。実施の形態においては、湾曲した、弓形の、または馬蹄形の形状が好ましいが、これは、デバイスの幾何学的形状および専有面積という点で比較的効率が良いからである。
【００１５】
いくつかの好ましい実施の形態において、ゲート領域と、ソース／ドレイン領域それぞれとの間の静電容量の比は、少なくとも１：１．５、好ましくは少なくとも１：２である。例えば、重なりの小さな方の面積は、２０μｍ2ないし１５０μｍ2の範囲の面積を有してよい。実施の形態において、チャネルは、少なくとも１μｍまたは２μｍの幅を有し、好ましくは、ソース／ドレイン領域の大きな方の最大横寸法が、ソース／ドレイン領域の小さな方の最大横寸法より少なくとも２μｍ、４μｍ、または６μｍ大きい。
【００１６】
いくつかの好ましい実施の形態において、選択トランジスタはボトムゲート型デバイスであり、ディスプレイはトップエミッション型ディスプレイである。通常、画素駆動回路は、選択トランジスタの第３の端子（実施の形態では、データ線に接続されないドレイン／ソース領域）に直接または間接的に結合されたデータ記憶キャパシタを含む。画素駆動回路は通常、データ記憶キャパシタに結合された制御入力と、ＯＬＥＤを駆動するための出力とを有する駆動トランジスタも含み、典型的には、この駆動トランジスタは、電圧源に結合されたソース／ドレイン領域の一方と、ＯＬＥＤに結合された他方とを有する。画素駆動回路の実施の形態は、回路の実装に応じて１つ以上のさらなるトランジスタも含んでよい。画素駆動回路は電圧制御型回路であってよいが、好ましい実施の形態においては電流制御型回路が用いられる。
【００１７】
少なくとも１つのさらなるトランジスタを（選択トランジスタおよび駆動トランジスタのほかに）もつ画素駆動回路の実施の形態では、ゲート端子と２つのドレイン／ソース端子との間の静電容量の比を変える能力によって、設計の自由度を増すことができる。従って、典型的には、画素回路をプログラミングする際、回路内に電圧振幅が存在するので、それを制御するために回路内のトランジスタの内部静電容量が調整され得る。実際、設計者は、画素回路内の内部または「浮遊」の静電容量の値を選ぶ何らかの能力を有する。
【００１８】
従って本発明は、さらなる態様において、回路のトランジスタの１つ以上の内部ゲート・ソース／ドレイン静電容量：内部ゲート・ドレイン／ソース静電容量の比が調整されるアクティブマトリクス画素回路を設計する方法を提供する。また、この方法を用いて設計されるアクティブマトリクス画素回路と、そのような画素回路を複数内蔵するディスプレイも提供される。
【００１９】
例えば、図１ａに図示された種類の電流プログラム型画素駆動回路の実施の形態において、スイッチ／選択トランジスタの内部静電容量比およびプログラミングトランジスタ（Ｔ１）の内部静電容量比を調整して、選択線上の電圧振幅（例えば最大２０ボルトになる場合がある）の影響を減らし、プログラミング時の電圧源線上の電圧振幅（例えば５〜１０ボルトになる場合がある）を部分的に解消するようにしてよい。
【００２０】
関連態様において、本発明は、アクティブマトリクスディスプレイのための画素回路であって、画素を選択するための選択線と、画素からまたは画素に画素データを読み取りまたは書き込むためのデータ線とを有する画素回路において、画素駆動回路が、２つのチャネル接続と、ゲート接続とを有する画素選択トランジスタをさらに備え、ゲート接続が、データ線および選択線の一方に結合され、チャネル接続の第１が、データ線および選択線の他方に結合され、画素選択トランジスタの、ゲート接続とチャネル接続の第１との間の内部静電容量が、画素選択トランジスタの、ゲート接続とチャネル接続の第２との間の内部静電容量よりも小さい画素回路を提供する。
【００２１】
好ましくは、２つの内部ゲート・ソース／ドレイン静電容量のうちの小さな方が、大きな方の２／３より小さく、より好ましくは１／２より小さい。上記のように、実施の形態において、第２のチャネル領域は第１のチャネル領域を少なくとも部分的に包み込む。
【００２２】
画素回路は、画素駆動回路の追加または代替でセンサ回路を備えてよい。ただし、実施の形態において、回路はＯＬＥＤのための画素駆動回路を備え、画素データはＯＬＥＤの画素輝度データを含む。好ましい実施の形態において、画素駆動回路は電流制御型回路であり、例えば上記のようなものである。
【００２３】
さらなる関連態様において、本発明は、アクティブマトリクスディスプレイのための画素回路であって、湾曲ゲート領域をもつ少なくとも１つの電界効果トランジスタ（ＦＥＴ）を含み、それによりＦＥＴのゲート・ソース静電容量がＦＥＴのゲート・ドレイン静電容量と異なるようになっている画素回路を提供する。
【００２４】
実施の形態において、ＦＥＴは、ソース領域とドレイン領域との間のチャネルの中央に沿った線に関して非対称であり、特に、（曲がりくねったチャネルのデバイスとは異なり）一方向のみに湾曲している。
【００２５】
また、本発明は、上記のような画素回路を内蔵するアクティブマトリクスディスプレイ、特にはエレクトロルミネッセンスディスプレイ、さらに特にはＯＬＥＤディスプレイも提供する。
【図面の簡単な説明】
【００２６】
次に、本発明のこれらおよび他の態様について、単に例として、添付の図面を参照してさらに説明する。
【図１ａ】従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。
【図１ｂ】従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。
【図１ｃ】従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。
【図１ｄ】従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。
【図１ｅ】従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。
【図１ｆ】従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。
【図１ｇ】従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。
【図２ａ】従来の薄膜トランジスタの模式的説明図を示す図である。
【図２ｂ】湾曲チャネル薄膜トランジスタの模式的説明図を示す図である。
【図２ｃ】本発明の実施の形態による複数の画素駆動回路を内蔵するアクティブマトリクスＯＬＥＤディスプレイの模式図を示す図である。
【図２ｄ】本発明の実施の形態で用いられ得る代替チャネル形状の例を示す図である。
【図３ａ】図２ｂのデバイスの実施の形態の垂直断面を示す図である。
【図３ｂ】図３ａのデバイスの製造におけるステップを示す図である。
【図４】図１ａの回路を示し、寄生／内部静電容量を説明する図である。
【図５】湾曲ゲートトランジスタを内蔵するアクティブマトリクスセンサ回路の例を示す図である。
【発明を実施するための形態】
【００２７】
我々は、データ線の静電容量の低減のための非対称薄膜トランジスタ（ＴＦＴ）構造の利用について述べる。例えば半円形のような、湾曲したチャネルのトランジスタを用いることにより、トランジスタの、ゲートとソース／ドレイン端子の一方との間の静電容量の選択的低減が可能になる。そのような湾曲チャネルデバイスをアクティブマトリクスＯＬＥＤディスプレイの画素回路に内蔵することにより、改良された画素回路を設計することができる。例えば、ＴＦＴディスプレイのバックプレーン上でプログラミングデータ線に接続された選択ＴＦＴの場合では、ＯＬＥＤ画素のプログラミング時間が短縮され得る。実施の形態において、湾曲チャネルは、外側半径におけるゲート・接点静電容量が増えるのを許容する一方で内側半径におけるゲート・接点静電容量を減らし、その際、ＤＣデバイス性能は実質的に変化しない。
【００２８】
［アクティブマトリクス画素回路］
図１ｃは、電圧プログラム型ＯＬＥＤアクティブマトリクス画素回路１５０の例を示す図である。回路１５０はディスプレイの各画素に設けられ、Ｖｄｄ１５２、接地１５４、行選択１２４、および列データ１２６の各母線が、各画素を相互に接続するように設けられる。このように、各画素は電源接続および接地接続を有し、画素の各行は共通の行選択線１２４を有し、画素の各列は共通のデータ線１２６を有する。
【００２９】
各画素は、電源線１５２と接地線１５４との間に駆動トランジスタ１５８と直列に接続されたＯＬＥＤ１５２を有する。駆動トランジスタ１５８のゲート接続１５９が記憶キャパシタ１２０に結合され、制御トランジスタ１２２が、行選択線１２４の制御下でゲート１５９を列データ線１２６に結合する。トランジスタ１２２は、行選択線１２４がアクティブにされた時に列データ線１２６をゲート１５９およびキャパシタ１２０に接続する薄膜電界効果トランジスタ（ＴＦＴ）スイッチである。こうして、スイッチ１２２がオンの時に、列データ線１２６の電圧がキャパシタ１２０に記憶され得る。この電圧は、駆動トランジスタ１５８へのゲート接続の、および「オフ」状態にあるスイッチトランジスタ１２２の、比較的高いインピーダンスのために、少なくともフレームリフレッシュ期間の間、キャパシタに保持される。
【００３０】
駆動トランジスタ１５８は、典型的にはＴＦＴであり、トランジスタのゲート電圧から閾電圧を引いた電圧に依存する（ドレイン・ソース）電流を通す。こうして、ゲートノード１５９の電圧がＯＬＥＤ１５２を通る電流を制御し、ひいてはＯＬＥＤの明るさを制御する。
【００３１】
図１ｃの電圧プログラム型回路は、いくつかの欠点に悩まされる。これは特に、ＯＬＥＤの発光が印加電圧に非線形に依存するからである。ＯＬＥＤからの光出力はＯＬＥＤが通す電流に比例するので、電流制御が好ましい。図１ｄ（図１ｃの要素と同一の要素は同一の参照番号で示してある）は、電流制御を用いた、図１ｃの回路の変形を示す図である。より詳しくは、電流発生器１６６によって設定された（列）データ線の電流が、薄膜トランジスタ（ＴＦＴ）１６０を通る電流を「プログラム」し、今度はそれが、ＯＬＥＤ１５２を通る電流を設定する。これは、トランジスタ１２２ａがオンの時に、（整合した）トランジスタ１６０および１５８が電流ミラーを形成するからである。図１ｅはさらなる変形を示しており、ＴＦＴ１６０がフォトダイオード１６２に置き換えられて、データ線の電流が（画素駆動回路が選択された時に）、フォトダイオードを通る電流を設定することによりＯＬＥＤからの光出力をプログラムするようになっている。
【００３２】
図１ｆは、我々の出願である国際公開第０３／０３８７９０号からの引用であり、電流プログラム型画素駆動回路のさらなる例を示す図である。この回路では、ＯＬＥＤ１５２を通る電流は、例えば基準電流シンクなどの電流発生器１６６を用いてＯＬＥＤ駆動トランジスタ１５８のドレイン・ソース電流を設定し、このドレイン・ソース電流に必要な駆動トランジスタゲート電圧を記憶することにより、設定される。従って、ＯＬＥＤ１５２の明るさは、基準電流シンク１６６に流れ込む電流Ｉcolによって定まり、基準電流シンク１６６は、調整可能かつアドレス指定されている画素の要求に合わせて設定されることが好ましい。さらに、駆動トランジスタ１５８とＯＬＥＤ１５２との間にさらなるスイッチングトランジスタ１６４が接続されて、プログラミング段階においてＯＬＥＤの照明が防止される。通常、列データ線ごとに電流シンク１６６が１つ設けられる。図１ｇは、図１ｆの回路の変形を示す図である。
【００３３】
［湾曲チャネルデバイス］
あらゆるＴＦＴデバイスに伴う問題は、接点とゲートとの重なりに起因する静電容量である。これは、特に多数のデバイスが並列に存在する場合に、回路の応答時間および漏れという点で重大な影響を有しかねない。ところが、ゲートとソース／ドレイン接点とが別々にパターン形成される場合、隙間を避けるために、ある程度の重なりがなくてはならない。隙間は、ずっと大きな接触抵抗をもたらすという点で、さらに悪い影響を伝導に及ぼしてしまうのである。
【００３４】
これが問題となる具体的な例は、ディスプレイのバックプレーン上のデータ線またはプログラミング線である。データ線は、画素回路をプログラムするのに用いられる接続である。特定の画素列のためのゲート線が、データ線を画素回路に接続するスイッチトランジスタをオンにする。画素列ごとに、これらのスイッチのうちの１つが存在する。各スイッチは、いくらかの入力容量を有し、入力容量は、個々のデバイスでは小さくとも、特に一層の高解像度ディスプレイに対する需要の高まりで、列の数が増えるにつれて問題となる。
【００３５】
製造工程にもよるが、ゲート金属とドレイン／ソース金属との多少の重なりは避けられない場合がある。これは例えば、位置合わせの規定や、位置合わせ不良に対してある程度の許容誤差を設ける必要のためである。そこで、本発明の実施の形態では、各（選択）トランジスタのデータ線側の静電容量を選択的かつ実質的に減らす湾曲ゲート領域をもつ非対称デバイス設計を用いる。
【００３６】
図２ａおよび図２ｂを参照すると、これらはいずれも同じわずかなゲート幅をもつ従来のデバイス（図２ａ）の模式図と湾曲チャネル薄膜トランジスタ２００（図２ｂ）の模式図とを示す。図２ｂのデバイスにおいて、トランジスタは、第１のドレイン／ソース金属領域２０２と、第２のドレイン／ソース金属領域２０４と、覆いゲート領域２０６とを備え、覆いゲート領域２０６は、見て分かるように、第１および第２のドレイン／ソース領域と部分的に重なっている（本明細書において、「覆い」ゲート領域への言及は、ゲートがソース／ドレイン領域の上にあるということを必ずしも意味せず、このトランジスタの好ましい実施の形態はボトムゲート型デバイスを含む）。図２ａにおいて、図２ｂの要素と同様の要素は、同様の参照番号で示してある。ゲート２０６とドレイン／ソース領域２０２との重なりによって第１の内部静電容量Ｃａが生じ、ゲートとドレイン／ソース領域２０４との重なりによって第２の、より大きな内部静電容量Ｃｂが生じる。よく見ると、図２ｂのデバイスの場合、図２ａのデバイスと比較して、重なりの距離が同じでも、重なっている領域は湾曲チャネルデバイスの方が非常に少なくなっていることが分かる。すなわち、ＣａはＣｂよりずっと小さい。
【００３７】
典型的なデバイスにおいて、位置合わせの許容誤差はおよそ±４μｍでよく、距離ｘはおよそ５〜１０μｍでよく、距離ｙはおよそ４μｍでよく、距離ｚはおよそ４μｍでよい。これにより、Ｃｂ：Ｃａの比は、約１．５：１になる（面積比）。
【００３８】
次に図２ｃを参照すると、これは、図２ｂに示した種類の選択トランジスタ２００をそれぞれが含む複数の画素駆動回路２２２、を内蔵するアクティブマトリクスＯＬＥＤディスプレイ２２０の模式的な回路図を示す。選択トランジスタのゲート接続は選択線２２４に結合され、より小さな内部静電容量をもつソース／ドレイン接続２０２はデータ線２２６に結合される。図示の例では複数の列データ線（１本のみが図示されている）と複数の行選択線とが存在し、各画素回路２２２は、少なくとも１本のデータ線２２６と少なくとも１本の選択線２２４とに結合される。当業者は、画素回路２２２が、関連ＯＬＥＤ２２８を駆動するために上述の画素駆動回路のいずれをも備えてよいこと、またはさまざまな他の画素駆動回路のいずれもが用いられてよいことを認めるであろう。それらのさらなる例は、当業者に周知であろう。さらにまたは代わりに、選択トランジスタ２００は画素センサ回路の一部を構成してよく、それを説明する例については後述する。
【００３９】
図２ｃを参照すると、静電容量Ｃａを減らすことによって、データ線の総静電容量が低減され得ること、従って画素のプログラミング（または読み出し）時間も短縮され得ることが分かる。
【００４０】
画素回路の物理的な配置においては、ソース／ドレイン金属領域２０４の両側までの空いている「翼部」を、画素データ記憶キャパシタ（図１ａのキャパシタＣｓ）に用いるのが望ましい場合がある。従って、より一般的には、画素回路２２２の物理的な配置において、トランジスタ２００を（横方向の平面において）ちょうど囲む長方形の１つ以上の領域が、画素回路の画素データ記憶キャパシタの少なくとも一部によって占められてよい。
【００４１】
図２ｄは、好ましさの度合いは低くなるが、代替となる湾曲チャネル形状のいくつかの例を示す図である。下の図から分かるように、領域２０２を取り囲む腕または突起を領域２０４が有することは、必須ではない。
【００４２】
次に図３ａを参照すると、これは図２ｂのトランジスタ２００の垂直断面図を示す（基板およびデバイス接続は、明瞭化のために省略してある）。デバイスは、好適なゲート金属から製造されたゲート接続２０６を備え、その上には酸化物層２０８があり、続いて、実施の形態では、アモルファスシリコンの層２１０があり、続いてソース／ドレイン金属層２０２、２０４がある。図３ｂは、デバイスの製造におけるステップを示す図であり、ステップは、まずゲート金属層の堆積およびパターン形成と、次に酸化物層の堆積と、次に、デバイスにソース接点およびドレイン接点を設けるための、アモルファスシリコンおよびソース／ドレイン金属の堆積およびパターン形成とを含む。
【００４３】
次に図４を参照すると、これは図１ａの電流制御型画素駆動回路をノードに１〜６のラベルを付けて示した図であり、デバイスＴ１〜Ｔ３およびＯＬＥＤの内部寄生容量を示している。これらの静電容量によって形成されるネットワークを、図４の右手側に別に示してある。他の画素回路は、同様の内部デバイス静電容量のネットワークを有する。図４の例において、図１ｂを参照すると、選択線（ノード２）が下がるのと実質的に同時にＶDD線（ノード４）が立ち上がる。これは、駆動トランジスタＴ３のゲート・ソース電圧を決定する記憶静電容量Ｃｓの両端にわたる電圧を変化させるという（望ましくない）影響を有しかねない。この問題に対処する技術の１つは、記憶キャパシタの値を増やして回路を効果的に「より堅く」することであるが、これによりプログラミング時間が増えてしまう。むしろ、トランジスタＴ１、Ｔ２、およびＴ３のうちの１つ以上において静電容量の比を調整して記憶キャパシタＣｓの電圧変化を減らし、それによって、プログラミング時間を実質的に悪化させずにより正確な輝度制御を達成することが好ましい場合がある。図４のネットワークに示されたキャパシタの正確な値／比は、回路実装の詳細に依存するものであり、例えばコンピュータ支援設計（ＣＡＤ）システムを用いて、定型的な方法で選択されてよい。
【００４４】
電圧プログラム型回路では、高速なプログラミング時間を達成することは、画素データ記憶キャパシタに記憶された電圧の値に起こり得る変化ほど問題ではないかもしれない。ここでもまた、例えばＣＡＤシステムを用いることにより、トランジスタＴ１、Ｔ２、およびＴ３のうちの１つ以上においてゲート・ソース／ドレイン静電容量：ゲート・ドレイン／ソース静電容量の比を調整することによって対処されてよい。例えば図１ｃの電圧プログラム型画素回路を参照すると、ＶＤＤ線（ノード４）は固定されているが選択線（ノード２）上の電圧は変化し、ここでもまた画素回路のデバイスにおける内部／寄生静電容量のネットワークを通じて、図１ｃの記憶キャパシタ１２０の電圧が、結局はデータ線上でプログラムされた値とは異なる値に設定される。
【００４５】
画素回路の実施の形態では、抵抗器と同様の実質的に線形なモードで動作している１つ以上のトランジスタに上記技術を用いることが好ましく、その場合は、ゲート・ドレイン／ソースの重なりがキャパシタとして効果的に機能する。飽和モードでは、より複雑な挙動が観察される場合がある。実施の形態では、ＯＬＥＤを駆動する駆動トランジスタは、通常は画素回路の他のトランジスタよりも比較的高出力なデバイスであるため、例えば曲がりくねった形状の、幅広の短いチャネルで製造されてよく、これにより、デバイスに内部ゲート・ソース／ドレイン静電容量の非対称性を導入する実際の余地を限定することが可能である（これは、通常、そのような曲がりくねったチャネルは、実質的に対称の重なりをもたらすためである）。
【００４６】
図５は、画素センサ回路５００の単純な例を示す図であり、同図において、前述した要素と同様の要素は同様の参照番号で示してある。図示の例では、画素回路５００は有機フォトダイオード５０２を含む。
【００４７】
当業者が理解するように、上述の回路は、ｎチャネルまたはｐチャネルの変形のいずれかで実装されてよい。当業者は、他の多くの変形が可能であること、例えば、図１ｃないし図１ｇに示された回路の１つ以上がフローティングゲート駆動トランジスタを用いて実装されてもよいことを、さらに理解するであろう（例えば英国特許出願第０７２１５６７．６号明細書および英国特許出願第０７２３８５９．５号明細書を参照せよ。これらは引用することによりここに組み込まれているものとする）。より一般的には、当技術分野において記載された事実上あらゆる画素回路が、上述されたやり方にならって湾曲ゲート（スイッチング）ＴＦＴを内蔵するように構成されてよい。
【００４８】
無論、当業者には他の多くの効果的な代替例が見いだされるであろう。本発明が、記載された実施の形態に限定されず、本明細書に添付された請求の範囲の範囲内にある、当業者にとって明らかな変更を包含することは理解されるであろう。
【特許請求の範囲】
【請求項１】
アクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイであって、前記ディスプレイが、それぞれが関連画素駆動回路をもつ複数のＯＬＥＤ画素を有し、前記ディスプレイが、前記ＯＬＥＤ画素を選択し、選択された前記ＯＬＥＤ画素に表示用データを書き込むために、複数の選択線および複数のデータ線を有するアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイにおいて、
前記画素駆動回路のそれぞれが、前記選択線および前記データ線に結合され、
前記画素駆動回路が、ＯＬＥＤを駆動するように構成された駆動トランジスタを含むとともに、前記選択線に結合された第１の端子と、前記データ線に結合された第２の端子とを有する選択トランジスタをさらに含み、
前記選択トランジスタの前記第１および第２の端子の一方が、前記選択トランジスタのゲート接続を備え、前記選択トランジスタの前記第１および第２の端子の他方が、前記選択トランジスタのドレイン接続およびソース接続の一方を備え、
前記選択トランジスタが、ソース領域と、ドレイン領域と、ゲート領域とをもつトランジスタで構成され、前記ゲート領域が、前記ソース領域および前記ドレイン領域に少なくとも部分的に重なり、前記ゲート接続と、前記ドレイン接続および前記ソース接続の一方との間の静電容量が、前記ゲート接続と、前記ドレイン接続および前記ソース接続の他方との間の静電容量よりも小さくなるように、前記ゲート領域の、前記ソース領域および前記ドレイン領域の一方との前記重なりの面積が、前記ソース領域および前記ドレイン領域の他方との前記重なりの面積よりも大きくなっている
アクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項２】
前記第２の端子が前記ソース領域および前記ドレイン領域の前記他方を含む請求項１に記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項３】
前記ソース領域および前記ドレイン領域の前記一方が、前記ソース領域および前記ドレイン領域の前記他方を少なくとも部分的に取り囲む一対の腕または突起を有する請求項１または２に記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項４】
前記ゲート領域が、おおむね正確な弓形形状を有する請求項１ないし３のいずれかに記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項５】
横方向の平面（Ｌａｔｅｒａｌ ｐｌａｎｅ）において、湾曲ゲート領域が一方向に湾曲している請求項４に記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項６】
前記ゲート領域と、前記ソース領域および前記ドレイン領域の前記一方との間の静電容量が、前記ゲート領域と、前記ソース領域および前記ドレイン領域の前記他方との間の静電容量の少なくとも１．５倍である請求項１ないし５のいずれかに記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項７】
前記選択トランジスタが第３の端子を有し、前記第３の端子が前記選択トランジスタの前記ドレイン接続および前記ソース接続の前記他方を備え、前記選択トランジスタの、前記第１の端子と前記第２の端子との間の内部静電容量が、前記選択トランジスタの、前記第１の端子と前記第３の端子との間の内部静電容量より小さい請求項１ないし６のいずれかに記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項８】
前記選択トランジスタが、少なくとも１μｍのチャネル幅を有し、前記ソース領域および前記ドレイン領域の前記一方の最大横寸法が、前記ソース領域および前記ドレイン領域の前記他方の最大横寸法より少なくとも２μｍ大きい請求項１ないし７のいずれかに記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項９】
前記選択トランジスタの前記第１の端子が前記選択トランジスタの前記ゲート接続を備え、前記選択トランジスタの前記第２の端子が前記選択トランジスタの前記ドレイン接続または前記ソース接続を備える請求項１ないし８のいずれかに記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項１０】
前記ディスプレイがトップエミッション型ディスプレイであり、前記選択トランジスタがボトムゲート型トランジスタである請求項１ないし９のいずれかに記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項１１】
前記画素駆動回路が、関連画素のＯＬＥＤを駆動するように構成された前記駆動トランジスタと、少なくとも１つのさらなるトランジスタとをさらに備え、前記少なくとも１つのさらなるトランジスタが湾曲ゲート領域を有する請求項１ないし１０のいずれかに記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項１２】
前記さらなるトランジスタの内部ゲート・ソース静電容量と前記さらなるトランジスタの内部ゲート・ドレイン静電容量との比が実質的に１：１と異なり、動作時において、前記選択線上の電圧振幅が、プログラミング時に前記画素回路に記憶された前記データ線からの画素発光値に対して、１：１の前記比の場合の前記電圧振幅と比べて低減された影響を有するように、前記比が１：１と異なっている請求項１１に記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項１３】
前記画素駆動回路が電圧制御型画素駆動回路で構成され、前記データ線上の電圧レベルが、前記画素駆動回路によって駆動されるＯＬＥＤの輝度を設定する請求項１ないし１２のいずれかに記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項１４】
前記画素駆動回路が電流制御型画素駆動回路で構成され、前記データ線上の電流レベルが、前記画素駆動回路によって駆動されるＯＬＥＤの輝度を設定する請求項１ないし１２のいずれか１項に記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項１５】
アクティブマトリクスディスプレイのための画素回路であって、画素を選択するための選択線と、前記画素からまたは前記画素に画素データを読み取りまたは書き込むためのデータ線とを有する画素回路において、
画素駆動回路が、光電子発光素子を駆動できるように構成された駆動トランジスタをさらに備えるとともに、２つのチャネル接続と、ゲート接続とを有する画素選択トランジスタをさらに備え、
前記ゲート接続が、前記データ線および前記選択線の一方に結合され、前記チャネル接続の第１が、前記データ線および前記選択線の他方に結合され、前記画素選択トランジスタの、前記ゲート接続と前記チャネル接続の前記第１との間の内部静電容量が、前記画素選択トランジスタの、前記ゲート接続と前記チャネル接続の第２との間の内部静電容量よりも小さい画素回路。
【請求項１６】
前記ゲート接続と前記チャネル接続の前記第１との間の前記内部静電容量が、前記ゲート接続と前記チャネル接続の前記第２との間の前記内部静電容量の３分の２より小さく、好ましくは２分の１より小さい請求項１５に記載の画素回路。
【請求項１７】
前記第１のチャネル接続が、パターン形成された第１のチャネル領域を含み、前記第２のチャネル接続が、パターン形成された第２のチャネル領域を含み、前記第２のチャネル領域が、前記第１のチャネル領域を少なくとも部分的に包み込む請求項１５または１６に記載の画素回路。
【請求項１８】
前記画素回路が、有機発光ダイオード（ＯＬＥＤ）を駆動する画素駆動回路であり、前記画素データが、前記ＯＬＥＤの輝度を規定する画素輝度データを含む請求項１５ないし１７のいずれか１項に記載の画素回路。
【請求項１９】
前記画素駆動回路が、
前記第２のチャネル接続に結合された画素データ記憶キャパシタと、
前記画素データ記憶キャパシタに結合された前記駆動トランジスタと、
前記データ線を前記記憶キャパシタに結合するように前記選択線によって前記画素選択トランジスタが制御される間に、前記データ線上の電流により前記画素駆動回路のプログラミング時に前記画素データ記憶キャパシタに電荷を蓄積するプログラミングトランジスタと
を含む電流制御型画素駆動回路で構成される請求項１８に記載の画素回路。
【請求項２０】
それぞれが請求項１５ないし１９のいずれか１項に記載の画素回路をもつ複数の画素を有するアクティブマトリクスＯＬＥＤディスプレイ。
【請求項２１】
アクティブマトリクスディスプレイのための画素回路であって、湾曲ゲート領域をもつ少なくとも１つの電界効果トランジスタ（ＦＥＴ）を含み、それにより前記ＦＥＴのゲート・ソース静電容量が前記ＦＥＴのゲート・ドレイン静電容量と異なるようになっている画素回路。
【請求項１】
アクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイであって、前記ディスプレイが、それぞれが関連画素駆動回路をもつ複数のＯＬＥＤ画素を有し、前記ディスプレイが、前記ＯＬＥＤ画素を選択し、選択された前記ＯＬＥＤ画素に表示用データを書き込むために、複数の選択線および複数のデータ線を有するアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイにおいて、
前記画素駆動回路のそれぞれが、前記選択線および前記データ線に結合され、
前記画素駆動回路が、ＯＬＥＤを駆動するように構成された駆動トランジスタを含むとともに、前記選択線に結合された第１の端子と、前記データ線に結合された第２の端子とを有する選択トランジスタをさらに含み、
前記選択トランジスタの前記第１および第２の端子の一方が、前記選択トランジスタのゲート接続を備え、前記選択トランジスタの前記第１および第２の端子の他方が、前記選択トランジスタのドレイン接続およびソース接続の一方を備え、
前記選択トランジスタが、ソース領域と、ドレイン領域と、ゲート領域とをもつトランジスタで構成され、前記ゲート領域が、前記ソース領域および前記ドレイン領域に少なくとも部分的に重なり、前記ゲート接続と、前記ドレイン接続および前記ソース接続の一方との間の静電容量が、前記ゲート接続と、前記ドレイン接続および前記ソース接続の他方との間の静電容量よりも小さくなるように、前記ゲート領域の、前記ソース領域および前記ドレイン領域の一方との前記重なりの面積が、前記ソース領域および前記ドレイン領域の他方との前記重なりの面積よりも大きくなっている
アクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項２】
前記第２の端子が前記ソース領域および前記ドレイン領域の前記他方を含む請求項１に記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項３】
前記ソース領域および前記ドレイン領域の前記一方が、前記ソース領域および前記ドレイン領域の前記他方を少なくとも部分的に取り囲む一対の腕または突起を有する請求項１または２に記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項４】
前記ゲート領域が、おおむね正確な弓形形状を有する請求項１ないし３のいずれかに記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項５】
横方向の平面（Ｌａｔｅｒａｌ ｐｌａｎｅ）において、湾曲ゲート領域が一方向に湾曲している請求項４に記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項６】
前記ゲート領域と、前記ソース領域および前記ドレイン領域の前記一方との間の静電容量が、前記ゲート領域と、前記ソース領域および前記ドレイン領域の前記他方との間の静電容量の少なくとも１．５倍である請求項１ないし５のいずれかに記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項７】
前記選択トランジスタが第３の端子を有し、前記第３の端子が前記選択トランジスタの前記ドレイン接続および前記ソース接続の前記他方を備え、前記選択トランジスタの、前記第１の端子と前記第２の端子との間の内部静電容量が、前記選択トランジスタの、前記第１の端子と前記第３の端子との間の内部静電容量より小さい請求項１ないし６のいずれかに記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項８】
前記選択トランジスタが、少なくとも１μｍのチャネル幅を有し、前記ソース領域および前記ドレイン領域の前記一方の最大横寸法が、前記ソース領域および前記ドレイン領域の前記他方の最大横寸法より少なくとも２μｍ大きい請求項１ないし７のいずれかに記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項９】
前記選択トランジスタの前記第１の端子が前記選択トランジスタの前記ゲート接続を備え、前記選択トランジスタの前記第２の端子が前記選択トランジスタの前記ドレイン接続または前記ソース接続を備える請求項１ないし８のいずれかに記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項１０】
前記ディスプレイがトップエミッション型ディスプレイであり、前記選択トランジスタがボトムゲート型トランジスタである請求項１ないし９のいずれかに記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項１１】
前記画素駆動回路が、関連画素のＯＬＥＤを駆動するように構成された前記駆動トランジスタと、少なくとも１つのさらなるトランジスタとをさらに備え、前記少なくとも１つのさらなるトランジスタが湾曲ゲート領域を有する請求項１ないし１０のいずれかに記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項１２】
前記さらなるトランジスタの内部ゲート・ソース静電容量と前記さらなるトランジスタの内部ゲート・ドレイン静電容量との比が実質的に１：１と異なり、動作時において、前記選択線上の電圧振幅が、プログラミング時に前記画素回路に記憶された前記データ線からの画素発光値に対して、１：１の前記比の場合の前記電圧振幅と比べて低減された影響を有するように、前記比が１：１と異なっている請求項１１に記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項１３】
前記画素駆動回路が電圧制御型画素駆動回路で構成され、前記データ線上の電圧レベルが、前記画素駆動回路によって駆動されるＯＬＥＤの輝度を設定する請求項１ないし１２のいずれかに記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項１４】
前記画素駆動回路が電流制御型画素駆動回路で構成され、前記データ線上の電流レベルが、前記画素駆動回路によって駆動されるＯＬＥＤの輝度を設定する請求項１ないし１２のいずれか１項に記載のアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ。
【請求項１５】
アクティブマトリクスディスプレイのための画素回路であって、画素を選択するための選択線と、前記画素からまたは前記画素に画素データを読み取りまたは書き込むためのデータ線とを有する画素回路において、
画素駆動回路が、光電子発光素子を駆動できるように構成された駆動トランジスタをさらに備えるとともに、２つのチャネル接続と、ゲート接続とを有する画素選択トランジスタをさらに備え、
前記ゲート接続が、前記データ線および前記選択線の一方に結合され、前記チャネル接続の第１が、前記データ線および前記選択線の他方に結合され、前記画素選択トランジスタの、前記ゲート接続と前記チャネル接続の前記第１との間の内部静電容量が、前記画素選択トランジスタの、前記ゲート接続と前記チャネル接続の第２との間の内部静電容量よりも小さい画素回路。
【請求項１６】
前記ゲート接続と前記チャネル接続の前記第１との間の前記内部静電容量が、前記ゲート接続と前記チャネル接続の前記第２との間の前記内部静電容量の３分の２より小さく、好ましくは２分の１より小さい請求項１５に記載の画素回路。
【請求項１７】
前記第１のチャネル接続が、パターン形成された第１のチャネル領域を含み、前記第２のチャネル接続が、パターン形成された第２のチャネル領域を含み、前記第２のチャネル領域が、前記第１のチャネル領域を少なくとも部分的に包み込む請求項１５または１６に記載の画素回路。
【請求項１８】
前記画素回路が、有機発光ダイオード（ＯＬＥＤ）を駆動する画素駆動回路であり、前記画素データが、前記ＯＬＥＤの輝度を規定する画素輝度データを含む請求項１５ないし１７のいずれか１項に記載の画素回路。
【請求項１９】
前記画素駆動回路が、
前記第２のチャネル接続に結合された画素データ記憶キャパシタと、
前記画素データ記憶キャパシタに結合された前記駆動トランジスタと、
前記データ線を前記記憶キャパシタに結合するように前記選択線によって前記画素選択トランジスタが制御される間に、前記データ線上の電流により前記画素駆動回路のプログラミング時に前記画素データ記憶キャパシタに電荷を蓄積するプログラミングトランジスタと
を含む電流制御型画素駆動回路で構成される請求項１８に記載の画素回路。
【請求項２０】
それぞれが請求項１５ないし１９のいずれか１項に記載の画素回路をもつ複数の画素を有するアクティブマトリクスＯＬＥＤディスプレイ。
【請求項２１】
アクティブマトリクスディスプレイのための画素回路であって、湾曲ゲート領域をもつ少なくとも１つの電界効果トランジスタ（ＦＥＴ）を含み、それにより前記ＦＥＴのゲート・ソース静電容量が前記ＦＥＴのゲート・ドレイン静電容量と異なるようになっている画素回路。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図１ｇ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図３ａ】
【図３ｂ】
【図４】
【図５】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図１ｇ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図３ａ】
【図３ｂ】
【図４】
【図５】
【公表番号】特表２０１２−５０７０３８（Ｐ２０１２−５０７０３８Ａ）
【公表日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１１−５２０５８５（Ｐ２０１１−５２０５８５）
【出願日】平成２１年７月３０日（２００９．７．３０）
【国際出願番号】ＰＣＴ／ＧＢ２００９／００１８７９
【国際公開番号】ＷＯ２０１０／０１３００８
【国際公開日】平成２２年２月４日（２０１０．２．４）
【出願人】（５９７０６３０４８）ケンブリッジ ディスプレイ テクノロジー リミテッド (152)
【Ｆターム（参考）】
【公表日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２１年７月３０日（２００９．７．３０）
【国際出願番号】ＰＣＴ／ＧＢ２００９／００１８７９
【国際公開番号】ＷＯ２０１０／０１３００８
【国際公開日】平成２２年２月４日（２０１０．２．４）
【出願人】（５９７０６３０４８）ケンブリッジ ディスプレイ テクノロジー リミテッド (152)
【Ｆターム（参考）】
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