カレントミラー回路及びそれを有する増幅回路
【課題】電源電圧の変動に対する出力電流の変動が小さいカレントミラー回路を提供すること。
【解決手段】カレントミラー回路5は，トランジスタM12の第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路J2と，基準電流と第2の複製電流が流入する接続ノード接続ノードQ1とグランドとの間に設けられ，トランジスタM11の第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路J1とを有し，出力トランジスタM10のゲートとトランジスタM11，M12のゲートと接続ノードQ1とが接続されている。
【解決手段】カレントミラー回路5は，トランジスタM12の第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路J2と，基準電流と第2の複製電流が流入する接続ノード接続ノードQ1とグランドとの間に設けられ，トランジスタM11の第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路J1とを有し，出力トランジスタM10のゲートとトランジスタM11，M12のゲートと接続ノードQ1とが接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，カレントミラー回路及びそれを有する増幅回路に関する。
【背景技術】
【０００２】
カレントミラー回路は，電流を任意の比率で複製して複製電流を生成する回路であり，アナログ回路の基本的な要素回路である。カレントミラー回路はバイアス電流や信号電流の複製のほか，増幅回路のバイアス電流の制御にも用いられる。一般にカレントミラー回路には，高精度かつ安定した複製電流を出力することが求められる。
【０００３】
図1は，カレントミラー回路の一例を示す回路図である。トランジスタM1は，基準電流生成回路REFとグランドGNDとの間に設けられ，さらに，ドレインとゲートが接続されたNMOSトランジスタである。トランジスタM2は，出力端子Exを介して接続されている例えば負荷回路，電源（図示しない）とグランドGNDとの間に設けられたNMOSトランジスタである。そして，トランジスタM1のゲートとトランジスタM2のゲートが接続されている。
【０００４】
カレントミラー回路1は，基準電流生成回路REFからトランジスタM1に流れる基準電流IREFを，トランジスタM1のチャネル幅とトランジスタM2のチャネル幅の比に応じた比率でトランジスタM2に流れるドレイン電流IOUTとして複製する。カレントミラー回路1は，前記した負荷回路などから，電流IOUT（出力電流，複製電流とも言う）を引き抜く電流源（電流シンクとも言う）として機能する。
【０００５】
図2は，カレントミラー回路1を適用した高周波の増幅回路の一例を示す回路図である。増幅回路2において，図1と同じ原理で基準電流IREFをカレントミラーした電流がトランジスタM2の出力電流IOUTに直流のバイアス電流として供給される。トランジスタM2のゲートにはキャパシタCを介して交流の入力信号VINが入力され，ドレインはインダクタLを介して電源VDDに接続されている。また，トランジスタM2のドレインとインダクタLとの接続ノードを出力端子Exとしている。なお，キャパシタCは，直流成分カット用のキャパシタであり，抵抗Rは，交流周波数においてキャパシタCに対して充分大きいインピーダンスを持ち，交流信号VINを減衰させないための抵抗である。
【０００６】
トランジスタM2がバイアスされた状態でゲートに交流の入力信号VINが入力されると，この信号VINに基づきトランジスタM2は増幅動作を行う。トランジスタM2が高周波の交流信号VINを増幅するトランジスタ（以下，増幅トランジスタと記す）である場合，一般に，トランジスタM2は，高速に動作する必要があるため，短いチャネル長で設計される。
【０００７】
そして，チャネル長が短いほど，トランジスタのドレイン-ソース間抵抗である出力抵抗は小さい。
【０００８】
ここで，電源電圧VDDの変動をΔVDD，トランジスタM2のドレイン-ソース間抵抗（以下，出力抵抗と記す）をRM2，出力電流IOUTの変動をΔIOUTとすると，（式1）が成立する。
【０００９】
ΔIOUT＝ΔVDD／RM2…（式１）
前述したように，増幅トランジスタM2のチャネル長は短く出力抵抗RM2は小さいため，電源電圧VDDの変動に起因してトランジスタM2の直流のドレイン電圧が変動すると，（式1）により，出力電流の変動ΔIOUTが大きくなり，出力電流IOUTの直流成分（トランジスタM2のバイアス電流）が目標値からずれるという問題がある。
【００１０】
トランジスタM2の負荷が図2のように電源VDDに接続されたインダクタLである場合，トランジスタM2の直流のドレイン電圧は電源電圧VDDとなる。高周波の増幅回路では，回路が扱う交流信号の振幅に応じて電源電圧を制御して消費電力を最適化することが行われる。その結果，電源電圧VDDを意図的に変動させることになり，トランジスタM2のバイアス電流の変動が非常に大きくなる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−８７２０３号公報
【非特許文献】
【００１２】
【非特許文献１】D.Johns and K.Martin， “Analog integrated circuit design”， John Wiley & Sons， Inc， 1997
【発明の概要】
【発明が解決しようとする課題】
【００１３】
図3は，カスコードカレントミラー回路の一例を示す回路図である。カスコードカレントミラー回路3は，増幅トランジスタのドレイン電圧の変動による出力電流の変動を抑制する。
【００１４】
カスコードカレントミラー回路3は，図１に示したトランジスタM1と基準電流生成回路REFとの間に，ドレインとゲートが接続されたトランジスタM3を設け，出力端子ExとトランジスタM2との間にもトランジスタM3とゲートが接続されたトランジスタM4 を設けている。
【００１５】
トランジスタM4により，トランジスタM2のドレイン電圧は出力端子Exにおける電圧変動の影響を直接には受けない。すなわち，トランジスタM4のトランスコンダクタンスをgm4，出力抵抗をrds4とすると，トランジスタM2のドレイン電圧の変動は，出力端子Exにおける電圧変動の1／（gm4×rds4）に低減される。その結果，電源電圧が変動しても，トランジスタM2のドレイン電圧の変動は抑えられ，出力電流の変動ΔIOUTを小さくすることができる。
【００１６】
しかしながら，カスコードカレントミラー回路3は，2つのトランジスタをカスコード接続している。そのため，カスコードカレントミラー回路3の有効動作時における出力端子Exにおける電圧の最小値（下限）が，図1のカレントミラー回路1の有効動作時における出力端子Exにおける電圧の最小値に比べて高くなってしまう。その結果，同じ電圧振幅を持つ信号を出力するためには，カスコードカレントミラー回路3はカスコードカレントミラー回路1よりも電源電圧を高くせざるを得ず，電力の増大を招く。
【００１７】
図4は，図3のカスコードカレントミラー回路3を適用した高周波の増幅回路の一例を示す回路図である。この様な増幅回路では，前述したように，出力端子Exの電圧の最小値が，図2の増幅回路2に比べてさらに高いので，電源電圧VDDとの電圧差が小さく，増幅回路4の交流出力信号の振幅が制限され，大振幅に増幅できない。
【００１８】
そこで，本発明の目的は，電源電圧の変動に対する出力電流の変動が小さいカレントミラー回路及びこのカレントミラー回路を有する増幅回路を提供することにある。
【課題を解決するための手段】
【００１９】
カレントミラー回路の第１の側面は，ソースが低電源に接続されドレインが出力端子に接続された出力トランジスタと，
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと，高電源と前記第1のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と，
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと，前記高電源と前記第2のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と，
基準電流を生成する基準電流生成回路と，
前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路と，
前記基準電流と前記第2の複製電流が流入する接続ノードと前記低電源との間に設けられ，前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路とを有し，
前記出力トランジスタのゲートと前記第1，第2のトランジスタのゲートと前記接続ノードとが接続されている。
【発明の効果】
【００２０】
第１の側面によれば，電源電圧の変動に対する出力電流の変動を小さくすることができる。その結果，高精度かつ安定的な電流を出力することができる。
【図面の簡単な説明】
【００２１】
【図１】カレントミラー回路の一例を示す回路図である。
【図２】図1のカレントミラー回路を適用した高周波の増幅回路の一例を示す回路図である。
【図３】カスコードカレントミラー回路の一例を示す回路図である。
【図４】図3のカスコードカレントミラー回路を適用した高周波の増幅回路の一例を示す回路図である。
【図５】第1の実施の形態のカレントミラー回路の回路図である。
【図６】カレントミラー回路の動作原理を説明するグラフ図である。
【図７】第1，第2の複製電流生成回路の一例を示す回路図である。
【図８】基準電流生成回路の回路図の一例である。
【図９】第1の実施の形態におけるカレントミラー回路の出力電流と出力トランジスタのドレイン電圧との関係，さらに，図1で説明したカレントミラー回路の出力電流とトランジスタM2のドレイン電圧との関係を示すグラフである。
【図１０】第1の実施の形態のカレントミラー回路を適用した高周波の増幅回路の回路図である。
【図１１】第2の実施の形態のカレントミラー回路の回路図である。
【図１２】第1，第2の複製電流生成回路を説明する回路図の一例である。
【図１３】第2の実施の形態のカレントミラー回路を適用した高周波の増幅回路の回路図である。
【発明を実施するための形態】
【００２２】
（第１の実施の形態）
図5は，第1の実施の形態のカレントミラー回路の回路図である。カレントミラー回路5は，基準電流生成回路REFが生成する基準電流IREFと同じ電流値の電流を出力電流IOUTとして出力する。
【００２３】
出力トランジスタM10は，NMOSトランジスタであり，ソースが低電源であるグランドGNDに接続されドレインが出力端子Exに接続される。
【００２４】
第1の回路C1は，出力トランジスタM10とゲートおよびソースがそれぞれ共通に接続された第1のトランジスタM11と，高電源である電源VDDとトランジスタM11のドレインとの間に設けられ，電源電圧VDDより第1の電圧VX低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路D1とを有する。トランジスタM11は，NMOSトランジスタである。
【００２５】
第2の回路C2は，出力トランジスタM10とゲートおよびソースがそれぞれ共通に接続された第2のトランジスタM12と，電源VDDとトランジスタM12のドレインとの間に設けられ，電源電圧VDDより第2の電圧kVX低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路D2とを有する。トランジスタM12は，NMOSトランジスタである。第2の電圧kVXは，第1の電圧VXのk（k＞1）倍である。
【００２６】
第2の複製電流生成回路J2は，トランジスタM12の第2のドレイン電流IM12を第2の比率1/(k-1)で複製した第2の複製電流ICM2を生成する。図中，1/(k-1)の比率で第2のドレイン電流IM12を複製することを左矢印と共に“×(1/(k-1))”と記す。
【００２７】
基準電流生成回路REFは，電源VDDに接続され，基準電流IREFを生成し，接続ノードQ1に供給する。接続ノードQ1は，基準電流IREFの電流経路と複製電流ICM2の電流経路との接続ノードである。
【００２８】
第1の複製電流生成回路J1は，トランジスタM11の第1のドレイン電流IM11を第1の比率k/(k-1)で複製した第1の複製電流ICM1を生成する。図中，k/(k-1)の比率で第1のドレイン電流IM11を複製することを左矢印と共に“×1”，“×(k/(k-1))”と記す。
【００２９】
また，出力トランジスタM10のゲートとトランジスタM11，M12のゲートと接続ノードQ1とが接続されている。この接続により，出力トランジスタM10のゲートとトランジスタM11，M12のゲートに接続ノードQ1の電位が印加される。
【００３０】
図7は，第1の複製電流生成回路J1，第2の複製電流生成回路J2の一例を示す回路図である。図7の詳細については後述する。
【００３１】
図6は，カレントミラー回路5の動作原理を説明するグラフ図である。このグラフ図は，横軸がドレイン電圧VD，縦軸がドレイン電流Idを示す。
【００３２】
図5で説明したように，出力トランジスタM10，トランジスタM11，M12のゲートには同電位が印加され，ソースはグランドGNDに接続されている。そのため，出力トランジスタM10，トランジスタM11，M12のドレイン電圧・ドレイン電流特性は，図6の特性曲線になる。
【００３３】
出力トランジスタM10のドレインに電源VDDが接続されている場合，出力トランジスタM10のドレイン電圧は電源電圧VDDとなる。このとき，出力トランジスタM10のドレイン電流が出力電流IOUTである。
【００３４】
また，トランジスタM11の第1のドレイン電圧をVM11とすると，前述したように，ドレイン電圧VM11は，電源電圧VDDより第1の電圧VX低く，VM11＝VDD-VXである。このとき，トランジスタM11に第1のドレイン電流IM11が流れる。
【００３５】
また，トランジスタM12の第2のドレイン電圧をVM12とすると，前述したように，ドレイン電圧VM12は，電源電圧VDDより第2の電圧kVX低く，VM12＝VDD-kVXである。このとき，トランジスタM12に第2のドレイン電流IM12が流れる。
【００３６】
図6に示されるように，ドレイン電圧VDが一定電圧以上では，ドレイン電圧VDの変化に従ってドレイン電流が略線型的に変化する。この特性によれば，出力電流IOUTをドレイン電流IM11，IM12を用いて，外挿による線型近似で次のように予想することができる。
【００３７】
IOUT＝(k/(k-1))IM11-(1/(k-1))IM12 … （式2）
今，仮にk＝2と仮定すると，（式2）は，IOUT＝2IM11-IM12となる。
【００３８】
さて，図5において，接続ノードQ1に流れ込む電流と，接続ノードQ1から流れ出す電流に着目する。接続ノードQ1に流れ込む電流は，複製電流ICM2（＝(1/(k-1))IM12）と，基準電流IREFである。また，接続ノードQ1から流れ出す電流は，複製電流ICM1（＝(k/(k-1))IM11）である。
【００３９】
従って，接続ノードQ1において，（式3）が成立する。
【００４０】
(k/(k-1))IM11＝IREF+(1/(k-1))IM12 … （式3）
IREFについて整理すると，
IREF＝(k/(k-1))IM11-(1/(k-1))IM12 … （式4）
が成立する。
【００４１】
（式2），（式4）より，
IREF＝IOUT … （式5）
が成立する。
【００４２】
上記の（式3），(式4）は，k＝2の場合，2IM11＝IREF+IM12，IREF＝2IM11-IM12となり，やはり（式5）が成立する。
【００４３】
（式5）から，基準電流IREFと出力電流IOUTとが等しく，図5のカレントミラー回路5は，その回路動作の平衡状態において，基準電流IREFと等しいバイアス電流を出力電流IOUTに生成することができるのがわかる。
【００４４】
またカレントミラー回路5は，出力トランジスタM10，トランジスタM11，M12のゲートが接続ノードQ1に接続されており，負帰還系を構成している。その理由を説明する。
【００４５】
前述したように，回路動作の平衡状態においては，出力電流IOUT＝基準電流IREFである。また，出力トランジスタM10のドレインには，電源VDDが接続されているとする。このとき，電源電圧VDDが高くなると，出力トランジスタM10のドレイン電圧，トランジスタM11，M12のドレイン電圧VM11，VM12が高くなり，その結果，出力電流IOUT，ドレイン電流IM11，IM12は大きくなる。その際，出力電流IOUT，ドレイン電流IM11，IM12は，図6の特性曲線に沿って右上方向にシフトするだけで，出力電流IOUT，ドレイン電流IM11，IM12の線型の関係性は保たれており，ドレイン電流IM11，IM12のそれぞれの増加分ΔIM11，ΔIM12は等しい。
【００４６】
そのため，（式3）においてk＞1であることに注意すると，ドレイン電流IM11，IM12の増大により，（式3）の左辺が右辺より大きくなる方向に変化する。すなわち，接続ノードQ1に流れ込む電流よりも，接続ノードQ1から引き抜かれる電流の方が大きくなる。その結果，接続ノードQ1の電位が低くなる。すると，NMOSトランジスタである出力トランジスタM10，トランジスタM11，M12のゲート電圧が低くなり，出力トランジスタM10，トランジスタM11，M12は弱オン状態になり，出力電流IOUT，ドレイン電流IM11，IM12が小さくなる。その結果，出力電流IOUT＝基準電流IREFの状態が維持される。
【００４７】
次いで，電源電圧VDDが低くなると，出力トランジスタM10のドレイン電圧，トランジスタM11，M12のドレイン電圧VM11，VM12が低くなり，出力電流IOUT，ドレイン電流IM11，IM12は小さくなる。その際，出力電流IOUT，ドレイン電流IM11，IM12は，図6の特性曲線に沿って左下方向にシフトするだけで，出力電流IOUT，ドレイン電流IM11，IM12の線型の関係性は保たれており，ドレイン電流IM11，IM12のそれぞれの減少分ΔIM11，ΔIM12は等しい。
【００４８】
そのため，（式3）においてk＞1であることに注意すると，ドレイン電流IM11，IM12の減少により，（式3）の左辺が右辺より小きくなる方向に変化する。すなわち，接続ノードQ1に流れ込む電流よりも，接続ノードQ1から引き抜かれる電流の方が小さくなる。その結果，接続ノードQ1の電位が高くなる。すると，出力トランジスタM10，トランジスタM11，M12のゲート電圧が高くなり，出力トランジスタM10，トランジスタM11，M12は強オン状態になり，出力電流IOUT，ドレイン電流IM11，IM12が大きくなる。その結果，出力電流IOUT＝基準電流IREFが維持される。
【００４９】
以上説明したように，カレントミラー回路5は，電源電圧VDDが変動しても，常に，基準電流IREFと等しい電流IOUTを出力することができる。
【００５０】
以下に，図7を用いて，第1の複製電流生成回路J1，第2の複製電流生成回路J2を説明する。
【００５１】
第1の複製電流生成回路J1は，図5で説明した第1のドレイン電圧生成回路D1を有し，第1のドレイン電流IM11を第3の比率で複製した第3の複製電流ICM3を生成する第1のカレントミラー回路CM1と，第3の複製電流ICM3を第4の比率で複製して第1の複製電流ICM1を生成する第2のカレントミラー回路CM2とを有する。ここで，第3の比率は例えば1であり，第4の比率は例えばk/(k-1)である。第3の比率，第4の比率を変更して，例えば第3の比率を2，第4の比率をk/(2(k-1))としてもよく，両比率の積がk/(k-1)であればよい。
【００５２】
ドレイン電圧生成回路D1は，第1のマスタトランジスタM21であり，電源電圧VDDからトランジスタM21のゲートソース間電圧分だけ低い電圧VDD-Vgsを，トランジスタM11のドレイン電圧として生成する。
【００５３】
第1のカレントミラー回路CM1は，第1のマスタトランジスタM21と，第1のスレーブトランジスタM22とを有する。トランジスタM21，M22はPMOSトランジスタである。ミラー対を構成するトランジスタM21，M22が，第1のドレイン電流IM11から第3の複製電流ICM3を生成する。複製電流ICM3は，トランジスタM22，M23に流れる電流である。
【００５４】
トランジスタM21は，電源VDDとトランジスタM11のドレインとの間に設けられ，ドレインとゲートが接続され，ソースが電源VDDに接続され，ドレインがトランジスタM11のドレインに接続され，ゲートがトランジスタM22のゲートと接続されている。
【００５５】
トランジスタM22は，ソースが電源VDDに接続され，ドレインが第2のカレントミラー回路CM2のマスタトランジスタM23のドレインに接続されている。
【００５６】
第2のカレントミラー回路CM2は，第2のマスタトランジスタM23と，第2のスレーブトランジスタM24とを有する。トランジスタM23，M24はNMOSトランジスタである。ミラー対を構成するトランジスタM23，M24が，第3の複製電流ICM3から第1の複製電流ICM1を生成する。複製電流ICM1は，トランジスタM24に流れる電流である。
【００５７】
トランジスタM23は，トランジスタM22のドレインとグランドGNDとの間に設けられ，ドレインとゲートが接続され，ソースがグランドGNDに接続され，ゲートがトランジスタM24のゲートと接続されている。
【００５８】
トランジスタM24は，ドレインが接続ノードQ1に接続され，ソースがグランドGNDに接続される。
【００５９】
第2の複製電流生成回路J2は，図5で説明した第2のドレイン電圧生成回路D2を有し，第2のドレイン電流IM12を第2の比率で複製した第2の複製電流ICM2を生成する第3のカレントミラー回路CM3を有する。
【００６０】
第2のドレイン電圧生成回路D2は，ドレインとゲートが接続された複数の第3のマスタトランジスタM25，M26を有する。複数の第3のマスタトランジスタM25，M26は，カスコード状に接続される。第2のドレイン電圧生成回路D2は，電源電圧VDDからトランジスタM25，M26 のゲートソース間電圧分だけ低い電圧VDD-2Vgsを，トランジスタM12のドレイン電圧として生成する。図7の例では，トランジスタM21，M25，M26の閾値電圧が同じであり，前記したkは2となる。
【００６１】
第3のカレントミラー回路CM3は，複数の第3のマスタトランジスタM25，M26と，トランジスタM25，M26のゲートとゲートがそれぞれ接続された複数の第3のスレーブトランジスタM27，M28とを有する。トランジスタM25〜M28はPMOSトランジスタである。
【００６２】
トランジスタM25，M26は，電源VDDとトランジスタM12のドレインとの間に設けられ，トランジスタM25のドレインとゲートが接続され，同じくトランジスタM26のドレインとゲートが接続されている。
【００６３】
トランジスタM25，M26はカスコード状に接続され，同じく，トランジスタM27，M28はカスコード状に接続されている。
【００６４】
上段のマスタトランジスタM25は，ソースが電源VDDに接続され，ドレインがカスコード状に接続された下段のマスタトランジスタM26のソースに接続される。トランジスタM26のドレインはトランジスタM12のドレインに接続されている。
【００６５】
上段のスレーブトランジスタM27は，ソースが電源VDDに接続され，ドレインがカスコード状に接続された下段のスレーブトランジスタM28のソースに接続される。トランジスタM28のドレインは接続ノードQ1に接続されている。
【００６６】
この第1のミラー対のトランジスタM25，M27と第2のミラー対のトランジスタM26，M28が，第2のドレイン電流IM12から第2の複製電流ICM2を生成する。
【００６７】
トランジスタM21〜M28についてはチャネル長を長くすることができるので，第1の複製電流生成回路J1，第2の複製電流生成回路J2は，高精度の複製電流を生成することができる。
【００６８】
このように複製電流ICM2の電流経路と複製電流ICM1の電流経路は同一経路に形成され，両経路の接続ノードQ1の下流側に複製電流ICM1の電流経路が設けられている。
【００６９】
図8は，基準電流生成回路REFの回路図の一例である。基準電流生成回路REFは，出力端子Exから基準電流IREFを出力する。トランジスタM31，M32のカレントミラー回路のミラー比が1の場合，基準電流IREFの電流値は，バンドギャップリファレンス回路BGRの電圧VBGRを抵抗RREFの抵抗値で除算したものである。
【００７０】
トランジスタM31は，PMOSトランジスタであり，ソースは電源VDDに接続され，ドレインが出力端子Exに接続される。トランジスタM32は，PMOSトランジスタであり，ソースは電源VDDに接続され，ドレインがNMOSトランジスタであるトランジスタM33のドレインに接続されている。そして，トランジスタM32のゲートとドレインが接続され，このゲートがトランジスタM31のゲートに接続される。
【００７１】
トランジスタM33のソースは，抵抗RREFの一端と接続され，ゲートはアンプAMPの出力端子と接続されている。抵抗RREFの他端はグランドGNDに接続されている。
【００７２】
アンプAMPの非反転入力端子（＋端子）には，バンドギャップリファレンス回路BGRが生成した電圧VBGRが印加される。反転入力端子（−端子）には，トランジスタM33と抵抗RREFとの接続ノードの電圧VREFが印加される。
【００７３】
基準電流生成回路REFの動作を説明する。回路動作が平衡状態に達していない過渡応答において，基準電流IREFが目標値よりも小さく，電圧VBGRが電圧VREFよりも高い場合は，アンプAMPは，電源電圧VDDに対応するハイレベル側の信号をトランジスタM33のゲートに出力する。すると，電圧VREFが電圧VBGRまで引き上げられ，抵抗RREFを流れる電流が増大する。そして，トランジスタM31，トランジスタM32のゲート電圧が下がり，トランジスタM31，トランジスタM32が強オン状態になる。その結果，基準電流IREFが大きくなる。
【００７４】
また，基準電流IREFが目標値よりも大きく，電圧VBGRが電圧VREFよりも低い場合は，アンプAMPは，グランドGNDに対応するローレベル側の信号をトランジスタM33のゲートに出力する。すると，電圧VREFが電圧VBGRまで引き下げられ，抵抗RREFを流れる電流が減少する。そして，トランジスタM31，トランジスタM32のゲート電圧が上がり，トランジスタM31，トランジスタM32が弱オン状態になる。その結果，基準電流IREFが小さくなる。このようにして，基準電流生成回路REFは，一定の基準電流を出力する。
【００７５】
図9は，第1の実施の形態におけるカレントミラー回路5の出力電流IOUTと出力トランジスタM10のドレイン電圧との関係，さらに，図1で説明したカレントミラー回路1の出力電流IOUTとトランジスタM2のドレイン電圧との関係を示すグラフである。横軸がドレイン電圧VDを示し，縦軸が出力電流IOUT（ドレイン電流Id）を示す。このとき，出力トランジスタM10のドレインには電源VDDが接続され，出力トランジスタM10のドレイン電圧は電源電圧VDDであるとする。
【００７６】
線Li1は，温度が-40degCの時のカレントミラー回路5の出力電流IOUTと出力トランジスタM10のドレイン電圧との関係を示し，線Li2は，温度が27degCの時の同出力電流IOUTと同ドレイン電圧との関係を示し，線Li3は，温度が125degCの時の同出力電流IOUTと同ドレイン電圧との関係を示す。
【００７７】
また，線Lc1は，温度が-40degCの時のカレントミラー回路1の出力電流IOUTとトランジスタM2のドレイン電圧との関係を示し，線Lc2は，温度が27degCの時の同出力電流IOUTと同ドレイン電圧との関係を示し，線Lc3は，温度が125degCの時の同出力電流IOUTと同ドレイン電圧との関係を示す。
【００７８】
ここで，出力電流IOUTの目標値は，1mAであるとする。また，カレントミラー回路5は，電源電圧VDDが1.4V以上で正常に動作するとする。
【００７９】
図1のカレントミラー回路1の出力電流IOUTは，線Lc1〜Lc3から明らかなように，電源電圧VDDが変動すると，出力電流IOUTも変動する。
【００８０】
しかし，図5，図7のカレントミラー回路5の出力電流IOUTは，線Li1〜Li3から明らかなように，電源電圧VDD（出力トランジスタM10のドレイン電圧）が1.4V以上においても，出力電流IOUTは，目標値を維持している。すなわち，電源電圧VDDが変動した場合でも，出力電流IOUTが変動することがない。
【００８１】
以上で説明したように，本実施の形態のカレントミラー回路5においては，出力電流IOUTが基準電流IREFと等しくなるように出力トランジスタM10のゲートが駆動される。その結果，カレントミラー回路5は，たとえ電源電圧VDDが変動しても，基準電流IREFと等しい出力電流IOUTを出力することができる。
【００８２】
また，カレントミラー回路5では，出力トランジスタM10にはトランジスタがカスコード接続されていない。そのため，図3で説明したように出力端子Exの電圧の最小値が高くならない。さらに，カレントミラー回路5は，図6のグラフ，(式2)で説明したように，NMOSトランジスタであるトランジスタM11，M12の特性のみに依存して出力電流IOUTを外挿による線型近似で予想し，出力電流IOUTの変動を抑制（補償）している。つまり，カレントミラー回路5は，例えばPMOSトランジスタや抵抗素子などの他の素子の特性に依存して出力電流IOUTの変動を抑制していない。このため，プロセスばらつきや温度変動の影響を受けづらい優位性がある。
【００８３】
図10は，第1の実施の形態のカレントミラー回路5を適用した高周波の増幅回路の回路図である。増幅回路10は，図5で説明したカレントミラー回路5と，出力トランジスタM10のドレインと電源VDDとの間に設けられたインダクタLを有する。インダクタLは，一端が電源VDDに接続され，他端が出力トランジスタM10のドレインに接続される。
【００８４】
増幅回路10は，インダクタLと出力トランジスタM10のドレインとの接続ノードを出力端子Exとする。増幅回路10は，入力信号VINを出力トランジスタM10のゲートに入力し，出力トランジスタM10の導通状態を変化させることにより，出力端子Exから増幅信号VOUTを出力する。
【００８５】
増幅回路10においても，前述したように，出力端子Exの電圧の最小値が高くならない。その結果，図2の増幅回路2の構成と同様の大きな振幅を有する交流信号（増幅信号）を扱うことができる。そのため，電源電圧を変動させて，消費電力を効率よく最適化することができる。
【００８６】
（第２の実施の形態）
図11は，第2の実施の形態のカレントミラー回路の回路図である。カレントミラー回路11のトランジスタM41のドレインに設けられた出力端子Exには，図1で説明したカレントミラー回路1のトランジスタM1のドレインが接続されている。カレントミラー回路11は，例えば,図1のカレントミラー回路1に設けられた基準電流生成回路REFの基準電流IREFの代わりに，制御電流ICONTをカレントミラー回路1’に供給する。このとき，カレントミラー回路1’は，図11に示した基準電流生成回路REFが生成する基準電流IREFと同じ電流値の電流を出力電流IOUTとして出力する。なお，出力端子Exに接続されているカレントミラー回路1’は，例示である。
【００８７】
出力トランジスタM41は，PMOSトランジスタであり，ソースが電源VDDに接続されドレインが出力端子Exに接続されている。出力トランジスタM41のドレイン電流が，制御電流ICONTである。
【００８８】
第4のトランジスタM42は，PMOSトランジスタであり，出力トランジスタM41とゲートおよびソースがそれぞれ共通に接続されている。そのため，トランジスタM42のドレイン電流は，制御電流ICONTである。
【００８９】
第3のトランジスタM43は，NMOSトランジスタであり，トランジスタM42のドレインとグランドGNDとの間に設けられ，ドレインとゲートが接続され，ドレインがトランジスタM42のドレインに接続され，ソースがグランドGNDに接続されている。
【００９０】
第1の回路C11は，トランジスタM43とゲートおよびソースがそれぞれ共通に接続された第1のトランジスタM45と，電源VDDとトランジスタM45のドレインとの間に設けられ，電源電圧VDDより第1の電圧VX低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路D11とを有する。トランジスタM45は，NMOSトランジスタである。
【００９１】
第2の回路C12は，トランジスタM43とゲートおよびソースがそれぞれ共通に接続された第2のトランジスタM44と，電源VDDと第2のトランジスタM44のドレインとの間に設けられ，電源電圧VDDより第2の電圧kVX低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路D12とを有する。トランジスタM44は，NMOSトランジスタである。第2の電圧は，第1の電圧のk（k＞1）倍である。
【００９２】
第1の複製電流生成回路J11は，トランジスタM45の第1のドレイン電流IM45を第1の比率k/(k-1)で複製した第1の複製電流ICM11を生成する。図中，k/(k-1)の比率で第1のドレイン電流IM45 を複製することを左矢印と共に“×k /(k-1)”と記す。
【００９３】
基準電流生成回路REFは，複製電流生成回路J11とグランドGNDとの間に設けられ，接続ノードQ11から供給された電流に基づき一定の基準電流IREFを生成し，グランドGNDに出力する。
【００９４】
接続ノードQ11は，基準電流生成回路REFの入力電流経路と複製電流ICM11の電流経路との接続ノード，すなわち複製電流生成回路J11と基準電流生成回路REFとの接続ノードである。
【００９５】
第2の複製電流生成回路J12は，トランジスタM44の第2のドレイン電流IM44を第2の比率1/(k-1)で複製した第2の複製電流ICM22を生成する。図中，1/(k-1)の比率で第2のドレイン電流IM44を複製することを左矢印と共に“×1”，“×(1/(k-1))”と記す。
【００９６】
また，出力トランジスタM41のゲートとトランジスタM42のゲートと接続ノードQ11とが接続されている。この接続により，出力トランジスタM41のゲートとトランジスタM42のゲートには接続ノードQ11の電位が印加される。
【００９７】
図12は，第1の複製電流生成回路J11，第2の複製電流生成回路J12の一例を示す回路図である。図12の詳細については後述する。
【００９８】
カレントミラー回路11の動作原理を図6のグラフを参照しながら説明する。
【００９９】
出力トランジスタM41，トランジスタM42のゲートには同電位が印加され，ソースは電源VDDに接続されている。従って，トランジスタM42と接続されたトランジスタM43のドレイン電流，出力トランジスタM41と接続されたトランジスタM1のドレイン電流は，同じ制御電流ICONTである。そして，トランジスタM43，トランジスタM1は，ドレインとゲートとが接続されているので，トランジスタM43，トランジスタM1のゲート電圧は等しい。従って，トランジスタM1とゲートが共通接続されているトランジスタM2のゲート電圧は，トランジスタM43とゲートが共通接続されているトランジスタM44，M45のゲート電圧と等しい。
【０１００】
そして，トランジスタM2について，例えばカレントミラー回路1’を増幅器に適用する場合を想定して，トランジスタM2のドレインに電源電圧VDDを印加する。
【０１０１】
この場合，図6で説明した出力電流IOUTに，トランジスタM2のドレイン電流（出力電流IOUT）を対応付けることができる。
【０１０２】
また，前述したように，トランジスタM43〜M45のゲートには，同電圧が印加される。トランジスタM45のドレイン電圧をVM45とすると，前述したように，ドレイン電圧VM45は，電源電圧VDDより第1の電圧VX低く，図6で説明したドレイン電圧VM11と対応付けることができる。このとき，トランジスタM45にドレイン電流IM45が流れる。ドレイン電流IM45は，図6で説明したドレイン電流IM11と対応付けることができる。
【０１０３】
また，トランジスタM44のドレイン電圧をVM44とすると，前述したように，ドレイン電圧V M44は，電源電圧VDDより第2の電圧kVX低く，図6で説明したドレイン電圧VM12と対応付けることができる。このとき，トランジスタM44にドレイン電流IM44が流れる。ドレイン電流IM44は，図6で説明したドレイン電流IM12と対応付けることができる。
その結果，図6で説明したように，出力電流IOUTの値をドレイン電流IM44，IM45を用いて，外挿による線型近似で次のように予想することができる。
【０１０４】
IOUT＝(k/(k-1))IM45-(1/(k-1))IM44 … （式2’）
今，仮にk＝2と仮定すると，（式2）は，IOUT＝2IM45- IM44となる。
【０１０５】
さて，図11において，接続ノードQ11に流れ込む電流と，接続ノードQ11から流れ出す電流に着目する。接続ノードQ11に流れ込む電流は，ドレイン電流IM45の複製電流ICM11である。また，接続ノードQ1から流れ出す電流は，基準電流生成回路REFの基準電流IREFとドレイン電流IM44の複製電流ICM22である。
【０１０６】
従って，接続ノードQ11において，（式3’）が成立する。
【０１０７】
(k/(k-1))IM45＝IREF+(1/(k-1))IM44 … （式3’）
IREFについて整理すると，
IREF＝(k/(k-1))IM45-(1/(k-1))IM44 … （式4’）
が成立する。
【０１０８】
（式2’），（式4’）より，
IREF＝IOUT … （式5）
が成立する。
【０１０９】
上記の（式3’），(式4’）は，k＝2の場合，2IM45＝IREF+IM44，IREF＝2IM45-IM44となり，やはり（式5）が成立する。
【０１１０】
（式5）から，基準電流IREFと出力電流IOUTとが等しく，図11のカレントミラー回路11は，その回路動作の平衡状態において，基準電流IREFと等しいバイアス電流を出力電流IOUTとして出力するような，制御電流ICONTを生成することができるのがわかる。
【０１１１】
またカレントミラー回路11は，出力トランジスタM41，トランジスタM42のゲートが接続ノードQ11に接続されており，負帰還系を構成している。その理由を説明する。
【０１１２】
ここで前述したように，回路動作の平衡状態においては，出力電流IOUT＝基準電流IREFである。このとき，電源電圧VDDが高くなると，トランジスタM44，M45のドレイン電圧VM44，VM45が高くなり，その結果，ドレイン電流IM44，IM45は大きくなる。同じく，出力電流IOUTも大きくなる。その際，出力電流IOUT，ドレイン電流IM44，IM45は，図6の特性曲線に沿って右上方向にシフトするだけで，出力電流IOUT，ドレイン電流IM44，IM45の線型の関係は保たれており，ドレイン電流IM44，IM45のそれぞれの増加分ΔIM44，ΔIM45は等しい。
【０１１３】
そのため，（式3’）においてk＞1であることに注意すると，ドレイン電流IM44，IM45の増大により，（式3’）の左辺が右辺よりも大きくなる方向に変化する。すなわち，接続ノードQ11から引き抜かれる電流よりも接続ノードQ11に流れ込む電流の方が大きくなる。その結果，接続ノードQ11の電位が高くなる。すると，PMOSトランジスタである出力トランジスタM41，トランジスタM42のゲート電圧が高くなり，弱オン状態になり，出力トランジスタM41，トランジスタM42のドレイン電流，すなわち制御電流ICONTが小さくなる。また，トランジスタM42のドレイン電流が小さくなると，トランジスタM43 のゲート電圧も低くなり，NMOSトランジスタであるトランジスタM43〜M45が弱オン状態になる。そして，ドレイン電流IM44，IM45が小さくなる。また，トランジスタM41のドレイン電流が小さくなると，カレントミラー回路1’のトランジスタM1 のゲート電圧も低くなり，NMOSトランジスタであるトランジスタM1，M2が弱オン状態になる。そして，出力電流IOUTが小さくなる。その結果，出力電流IOUT＝基準電流IREFの状態が維持される。
【０１１４】
次いで，電源電圧VDDが低くなると，トランジスタM44，M45のドレイン電圧VM44，VM45が低くなり，その結果，ドレイン電流IM44，IM45は小さくなる。同じく，出力電流IOUTも小さくなる。その際，出力電流IOUT，ドレイン電流IM44，IM45は，図6の特性曲線に沿って左下方向にシフトするだけで，出力電流IOUT，ドレイン電流IM44，IM45の線型の関係は保たれており，ドレイン電流IM44，IM45のそれぞれの減少分ΔIM44，ΔIM45は等しい。
【０１１５】
そのため，（式3’）においてk＞1であることに注意すると，ドレイン電流IM44，IM45の減少により，（式3’）の左辺が右辺よりも小さくなる方向に変化する。すなわち，接続ノードQ11から引き抜かれる電流よりも接続ノードQ11に流れ込む電流の方が小さくなる。その結果，接続ノードQ11の電位が低くなる。すると，PMOSトランジスタである出力トランジスタM41，トランジスタM42のゲート電圧が低くなり，強オン状態になり，出力トランジスタM41，トランジスタM42のドレイン電流，すなわち制御電流ICONTが大きくなる。また，トランジスタM42のドレイン電流が大きくなると，トランジスタM43 のゲート電圧も高くなり，NMOSトランジスタであるトランジスタM43〜M45が強オン状態になる。そして，ドレイン電流IM44，IM45が大きくなる。また，トランジスタM41のドレイン電流が大きくなると，カレントミラー回路1’のトランジスタM1 のゲート電圧も高くなり，NMOSトランジスタであるトランジスタM1，M2が強オン状態になる。そして，出力電流IOUTが大きくなる。その結果，出力電流IOUT＝基準電流IREFの状態が維持される。
【０１１６】
以上説明したように，第2の実施の形態のカレントミラー回路11は，第1の実施の形態で説明したカレントミラー回路5のように，たとえ電源電圧VDDが変動しても，例えばカレントミラー回路1’が基準電流IREFと等しい出力電流IOUTを出力するような制御電流ICONTを出力することができる。また，カレントミラー回路11では，トランジスタM2にはトランジスタがカスコード接続されていない。そのため，トランジスタM2のドレインに設けられた出力端子Ex’の電圧の最小値が高くならない。
【０１１７】
また，カレントミラー回路11の出力端子Exに接続される回路，例えばカレントミラー回路1’が，チップ上で離れた位置にあるなどの理由で接地の基準電位に差異がある場合においても，カレントミラー回路11が出力する制御電流ICONTにより、カレントミラー回路1’は精度よく出力電流IOUTを生成することができる。
【０１１８】
以下に，図12を用いて，第1の複製電流生成回路J11，第2の複製電流生成回路J12を説明する。
【０１１９】
第1の複製電流生成回路J11は，図11で説明した第1のドレイン電圧生成回路D11を有し，第1のドレイン電流IM45を第1の比率で複製して第1の複製電流ICM11を生成する第1のカレントミラー回路CM11である。
【０１２０】
ドレイン電圧生成回路D11は，第1のマスタトランジスタM51であり，電源電圧VDDからトランジスタM51のゲートソース間電圧分だけ低い電圧VDD-Vgsを，トランジスタM45のドレイン電圧として生成する。
【０１２１】
第1の複製電流生成回路J11，すなわち第1のカレントミラー回路CM11は，第1のマスタトランジスタM51と，第1のスレーブトランジスタM52とを有する。トランジスタM51，M52はPMOSトランジスタである。ミラー対を構成するトランジスタM51，M52が，第1のドレイン電流IM45 から第1の複製電流ICM11を生成する。
【０１２２】
トランジスタM51は，電源VDDとトランジスタM45のドレインとの間に設けられ，ドレインとゲートが接続され，ソースが電源VDDに接続され，ドレインがトランジスタM45のドレインに接続され，ゲートがトランジスタM52のゲートに接続されている。
【０１２３】
トランジスタM52は，電源VDDと接続ノードQ11との間に設けられ，ソースが電源VDDに接続され，ドレインが接続ノードQ11に接続されている。
【０１２４】
第2の複製電流生成回路J12は，図10で説明した第2のドレイン電圧生成回路D12を有し，第2のドレイン電流IM44を第3の比率で複製した第3の複製電流ICM33を生成する第2のカレントミラー回路CM12と，第3の複製電流ICM33を第4の比率で複製して第2の複製電流ICM22を生成する第3のカレントミラー回路CM13を有する。ここで，第3の比率は例えば1であり，第4の比率は例えば1/(k-1)である。第3の比率，第4の比率を変更して，例えば第3の比率を2，第4の比率を1/(2(k-1))としてもよく，両比率の積がk/(k-1)であればよい。
【０１２５】
第2のドレイン電圧生成回路D12は，ドレインとゲートが接続された複数の第2のマスタトランジスタM53，M54を有する。複数の第2のマスタトランジスタM53，M54は，カスコード状に接続される。第2のドレイン電圧生成回路D12は，電源電圧VDDからトランジスタM53，M54 のゲートソース間電圧分だけ低い電圧VDD-2Vgsを，トランジスタM44のドレイン電圧として生成する。図12の例では，トランジスタM51，M53，M54の閾値電圧が同じであり，前記したkは2となる。
【０１２６】
カレントミラー回路CM12は，複数の第2のマスタトランジスタM53，M54と，複数の第2のマスタトランジスタM53，M54のゲートとゲートがそれぞれ接続された複数の第2のスレーブトランジスタM55，M56とを有する。トランジスタM53〜M56は，PMOSトランジスタである。
【０１２７】
トランジスタM53，M54は，電源VDDとトランジスタM44のドレインとの間に設けられ，トランジスタM53のドレインとゲートが接続され，同じくトランジスタM54のドレインとゲートが接続されている。
【０１２８】
トランジスタM53，M54はカスコード状に接続され，同じく，トランジスタM55，M56はカスコード状に接続されている。
【０１２９】
カスコード状に接続された上段のマスタトランジスタM53は，ソースが電源VDDに接続され，ドレインがカスコード状に接続された下段のマスタトランジスタM54のソースに接続される。トランジスタM54のドレインは第2のトランジスタM44のドレインに接続されている。
【０１３０】
カスコード状に接続された上段のスレーブトランジスタM55は，ソースが電源VDDに接続され，ドレインがカスコード状に接続された下段のスレーブトランジスタM56のソースに接続される。トランジスタ56のドレインはマスタトランジスタM57のドレインに接続されている。
【０１３１】
この第1のミラー対のトランジスタM53，M55と第2のミラー対のトランジスタM54，M56が，第2のドレイン電流IM44から第3の複製電流ICM33を生成する。
【０１３２】
カレントミラー回路CM13は，第3のマスタトランジスタM57と，第3のマスタトランジスタM57のゲートとゲートが接続された第3のスレーブトランジスタM58とを有する。トランジスタM57，M58は，NMOSトランジスタである。
【０１３３】
トランジスタM57は，トランジスタM56とグランドGNDとの間に設けられ，ドレインとゲートとが接続され，ドレインがトランジスタM56のドレインに接続され，ソースがグランドGNDに接続される。
【０１３４】
トランジスタM58は，ドレインが接続ノードQ11に接続され，ソースがグランドGNDに接続される。
【０１３５】
このミラー対のトランジスタM57，M58が，第3のドレイン電流ICM33から第2の複製電流ICM22を生成する。複製電流ICM22は，トランジスタM58 に流れる電流である。
【０１３６】
トランジスタM51〜M58についてはチャネル長を長くすることができるので，第1の複製電流生成回路J11，第2の複製電流生成回路J12は，高精度の複製電流を生成することができる。
【０１３７】
このように複製電流ICM11の電流経路と複製電流ICM22の電流経路は同一経路に形成され，両経路の接続ノードQ11の下流側に複製電流ICM22の電流経路が設けられている。
【０１３８】
なお，第1の複製電流生成回路J11，第2の複製電流生成回路J12は，例示である。
【０１３９】
出力端子Exに接続される第4のカレントミラー回路1’は，出力端子ExとグランドGNDとの間に設けられ，ドレインとゲートが接続された第4のマスタトランジスタM1と，電源VDDとグランドGNDとの間に設けられ，トランジスタM1とゲートおよびソースがそれぞれ共通に接続された第4のスレーブトランジスタM2とを有する。なお，カレントミラー回路1’は例示である。
【０１４０】
図13は，第2の実施の形態のカレントミラー回路11を適用した高周波の増幅回路の回路図である。増幅回路13は，図11で説明したカレントミラー回路11と，カレントミラー回路1’と，トランジスタM2のドレインと電源VDDとの間に設けられたインダクタLを有する。増幅回路13は，インダクタLとトランジスタM2のドレインとの接続ノードを出力端子Ex’とする。
【０１４１】
増幅回路13は，入力信号VINをトランジスタM2のゲートに入力し，トランジスタM2の導通状態を変化させることにより，出力端子Ex’から増幅信号VOUTを出力する。
【０１４２】
増幅回路13においても，前述したように，出力端子Ex’の電圧の最小値が高くならない。その結果，図2の増幅回路2の構成と同様の大きな振幅を有する交流信号扱うことができる。そのため，電源電圧を変動させて，消費電力を効率よく最適化することができる。
【０１４３】
以上の実施の形態をまとめると，次の付記のとおりである。
【０１４４】
(付記１)
ソースが低電源に接続されドレインが出力端子に接続された出力トランジスタと，
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと，高電源と前記第1のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と，
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと，前記高電源と前記第2のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と，
基準電流を生成する基準電流生成回路と，
前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路と，
前記基準電流と前記第2の複製電流が流入する接続ノードと前記低電源との間に設けられ，前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路とを有し，
前記出力トランジスタのゲートと前記第1，第2のトランジスタのゲートと前記接続ノードとが接続されているカレントミラー回路。
【０１４５】
(付記２)
付記１において，
前記第2の電圧は，前記第1の電圧のk倍であり，
前記第1の比率は，k/(k-1)であり，
前記第2の比率は，1/(k-1)であるカレントミラー回路。
【０１４６】
(付記３)
付記２において，
前記第1の複製電流生成回路は，前記第1のドレイン電圧生成回路を有し，前記第1のドレイン電流を第3の比率で複製した第3の複製電流を生成する第1のカレントミラー回路と，前記第3の複製電流を第4の比率で複製して前記第1の複製電流を生成する第2のカレントミラー回路とを有し，
前記第2の複製電流生成回路は，前記第2のドレイン電圧生成回路を有し，前記第2のドレイン電流を前記第2の比率で複製して前記第2の複製電流を生成する第3のカレントミラー回路を有するカレントミラー回路。
【０１４７】
(付記４)
付記２において，
前記第1の複製電流生成回路は，前記高電源と前記第1のトランジスタのドレインとの間に設けられ，ドレインとゲートが接続された第1のマスタトランジスタと，前記第1のマスタトランジスタとゲートおよびソースがそれぞれ共通に接続された第1のスレーブトランジスタと，前記第1のスレーブトランジスタのドレインと前記低電源との間に設けられ，ドレインとゲートとが接続された第2のマスタトランジスタと，前記第2のマスタトランジスタとゲートおよびソースがそれぞれ共通に接続され，ドレインが前記接続ノードに接続された第2のスレーブトランジスタとを有し，
前記第2の複製電流生成回路は，前記高電源と前記第2のトランジスタのドレインとの間に設けられ，ドレインとゲートが接続された複数の第3のマスタトランジスタと，前記複数の第3のマスタトランジスタのゲートとゲートがそれぞれ接続された複数の第3のスレーブトランジスタとを有し，前記複数の第3のマスタトランジスタ，前記複数の第3のスレーブトランジスタはカスコード状に接続され，前記カスコード状に接続された下段の第3のマスタトランジスタのドレインが前記第2のトランジスタのドレインに接続され，前記カスコード状に接続された下段の第3のスレーブトランジスタのドレインが前記接続ノードに接続されたカレントミラー回路。
【０１４８】
(付記５)
付記４において，
前記出力トランジスタ，前記第1，第2のトランジスタは，NMOSトランジスタであり，
前記第1，第3のマスタトランジスタ，前記第1，第3のスレーブトランジスタは，PMOSトランジスタであり，
前記第2のマスタトランジスタ，前記第2のスレーブトランジスタは，NMOSトランジスタであるカレントミラー回路。
【０１４９】
(付記６)
付記１のカレントミラー回路と，
前記高電源と前記出力トランジスタのドレインとの間に設けられたインダクタとを有し，
前記出力トランジスタのゲートに入力信号を印加する増幅回路。
【０１５０】
(付記７)
ソースが高電源に接続されドレインが出力端子に接続された出力トランジスタと，
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第4のトランジスタと，
前記第4のトランジスタのドレインと低電源との間に設けられ，ドレインとゲートが接続された第3のトランジスタと，
前記第3のトランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと，前記高電源と前記第1のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と，
前記第3のトランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと，前記高電源と前記第2のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と，
前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路と，
前記第1の複製電流生成回路と前記低電源との間に設けられ，基準電流を生成する基準電流生成回路と，
前記第1の複製電流生成回路と前記基準電流生成回路との接続ノードと前記低電源との間に設けられ，前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路とを有し，
前記出力トランジスタのゲートと前記第4のトランジスタのゲートと前記接続ノードとが接続されているカレントミラー回路。
【０１５１】
(付記８)
付記７において，
前記第2の電圧は，前記第1の電圧のk倍であり，
前記第1の比率は，k/(k-1)であり，
前記第2の比率は，1/(k-1)であるカレントミラー回路。
【０１５２】
(付記９)
付記８において，
前記第1の複製電流生成回路は，前記第1のドレイン電圧生成回路を有し，前記第1のドレイン電流を前記第1の比率で複製して前記第1の複製電流を生成する第1のカレントミラー回路を有し，
前記第2の複製電流生成回路は，前記第2のドレイン電圧生成回路を有し，前記第2のドレイン電流を第3の比率で複製した第3の複製電流を生成する第2のカレントミラー回路と，前記第3の複製電流を第4の比率で複製して前記第2の複製電流を生成する第3のカレントミラー回路を有するカレントミラー回路。
【０１５３】
(付記１０)
付記８において，
前記第1の複製電流生成回路は，前記高電源と前記第1のトランジスタのドレインとの間に設けられ，ドレインとゲートが接続された第1のマスタトランジスタと，前記第1のマスタトランジスタ とゲートおよびソースがそれぞれ共通に接続され，ドレインが前記接続ノードに接続された第1のスレーブトランジスタを有し，
前記第2の複製電流生成回路は，前記高電源と前記第2のトランジスタのドレインとの間に設けられ，ドレインとゲートが接続された複数の第2のマスタトランジスタと，前記複数の第2のマスタトランジスタのゲートとゲートがそれぞれ接続された複数の第2のスレーブトランジスタと，さらに，前記複数のスレーブトランジスタと前記低電源との間に設けられ，ドレインとゲートとが接続された第3のマスタトランジスタと，前記第3のマスタトランジスタとゲートおよびソースがそれぞれ共通に接続された第3のスレーブトランジスタとを有し，前記複数の第2のマスタトランジスタ，前記複数の第2のスレーブトランジスタはカスコード状に接続され，前記カスコード状に接続された下段の第2のマスタトランジスタのドレインは前記第2のトランジスタのドレインに接続され，前記カスコード状に接続された下段の第2のスレーブトランジスタのドレインは前記第3のマスタトランジスタのドレインに接続され，前記第3のスレーブトランジスタのドレインは前記接続ノードに接続されたカレントミラー回路。
【０１５４】
(付記１１)
付記１０において，
前記出力トランジスタ，第4のトランジスタは，PMOSトランジスタであり，
前記第1〜第3のトランジスタは，NMOSトランジスタであり，
前記第1，第2のマスタトランジスタ，前記第1，第2のスレーブトランジスタは，PMOSトランジスタであり，
前記第3のマスタトランジスタ，前記第3のスレーブトランジスタは，NMOSトランジスタであるカレントミラー回路。
【０１５５】
(付記１２)
付記９において，
さらに，前記出力端子と前記低電源との間に設けられ，ドレインとゲートが接続された第4のマスタトランジスタと，前記高電源と前記低電源との間に設けられ，前記第４のマスタトランジスタとゲートおよびソースがそれぞれ共通に接続された第4のスレーブトランジスタとを有する第4のカレントミラー回路を有するカレントミラー回路。
【０１５６】
(付記１３)
付記１２のカレントミラー回路と，
前記高電源と前記第4のスレーブトランジスタのドレインとの間に設けられたインダクタとを有し，
前記第4のスレーブトランジスタのゲートに入力信号を印加する増幅回路。
【符号の説明】
【０１５７】
1，3，5，11…カレントミラー回路，2，4，10，13…増幅回路，M1〜M4…トランジスタ，REF…基準電流生成回路，Ｅx…出力端子，R，RREF…抵抗，C…キャパシタ，L…インダクタ，M10，M41…出力トランジスタ，M11，M45…第1のトランジスタ，M12，M44…第2のトランジスタ， M43…第3のトランジスタ，M42…第4のトランジスタ，D1，D11…第1のドレイン電圧生成回路，D2，D12…第2のドレイン電圧生成回路，C1，C11…第1の回路，C2，C12…第2の回路，J1，J11…第1の複製電流生成回路，J2，J12…第2の複製電流生成回路，Q1，Q11…接続ノードCM1，CM11…第1のカレントミラー回路，CM2，CM12…第2のカレントミラー回路，CM3，CM13…第3のカレントミラー回路，CM4…第4のカレントミラー回路，M21，M51…第1のマスタトランジスタ，M22，M52…第1のスレーブトランジスタ，M23，M53，M54…第2のマスタトランジスタ，M24 ，M55，M56…第2のスレーブトランジスタ，M25，M26，M57 …第3のマスタトランジスタ，M27，M28，M58…第3のスレーブトランジスタ，M31〜M33…トランジスタ，AMP…アンプ，BGR…バンドギャップリファレンス回路。
【技術分野】
【０００１】
本発明は，カレントミラー回路及びそれを有する増幅回路に関する。
【背景技術】
【０００２】
カレントミラー回路は，電流を任意の比率で複製して複製電流を生成する回路であり，アナログ回路の基本的な要素回路である。カレントミラー回路はバイアス電流や信号電流の複製のほか，増幅回路のバイアス電流の制御にも用いられる。一般にカレントミラー回路には，高精度かつ安定した複製電流を出力することが求められる。
【０００３】
図1は，カレントミラー回路の一例を示す回路図である。トランジスタM1は，基準電流生成回路REFとグランドGNDとの間に設けられ，さらに，ドレインとゲートが接続されたNMOSトランジスタである。トランジスタM2は，出力端子Exを介して接続されている例えば負荷回路，電源（図示しない）とグランドGNDとの間に設けられたNMOSトランジスタである。そして，トランジスタM1のゲートとトランジスタM2のゲートが接続されている。
【０００４】
カレントミラー回路1は，基準電流生成回路REFからトランジスタM1に流れる基準電流IREFを，トランジスタM1のチャネル幅とトランジスタM2のチャネル幅の比に応じた比率でトランジスタM2に流れるドレイン電流IOUTとして複製する。カレントミラー回路1は，前記した負荷回路などから，電流IOUT（出力電流，複製電流とも言う）を引き抜く電流源（電流シンクとも言う）として機能する。
【０００５】
図2は，カレントミラー回路1を適用した高周波の増幅回路の一例を示す回路図である。増幅回路2において，図1と同じ原理で基準電流IREFをカレントミラーした電流がトランジスタM2の出力電流IOUTに直流のバイアス電流として供給される。トランジスタM2のゲートにはキャパシタCを介して交流の入力信号VINが入力され，ドレインはインダクタLを介して電源VDDに接続されている。また，トランジスタM2のドレインとインダクタLとの接続ノードを出力端子Exとしている。なお，キャパシタCは，直流成分カット用のキャパシタであり，抵抗Rは，交流周波数においてキャパシタCに対して充分大きいインピーダンスを持ち，交流信号VINを減衰させないための抵抗である。
【０００６】
トランジスタM2がバイアスされた状態でゲートに交流の入力信号VINが入力されると，この信号VINに基づきトランジスタM2は増幅動作を行う。トランジスタM2が高周波の交流信号VINを増幅するトランジスタ（以下，増幅トランジスタと記す）である場合，一般に，トランジスタM2は，高速に動作する必要があるため，短いチャネル長で設計される。
【０００７】
そして，チャネル長が短いほど，トランジスタのドレイン-ソース間抵抗である出力抵抗は小さい。
【０００８】
ここで，電源電圧VDDの変動をΔVDD，トランジスタM2のドレイン-ソース間抵抗（以下，出力抵抗と記す）をRM2，出力電流IOUTの変動をΔIOUTとすると，（式1）が成立する。
【０００９】
ΔIOUT＝ΔVDD／RM2…（式１）
前述したように，増幅トランジスタM2のチャネル長は短く出力抵抗RM2は小さいため，電源電圧VDDの変動に起因してトランジスタM2の直流のドレイン電圧が変動すると，（式1）により，出力電流の変動ΔIOUTが大きくなり，出力電流IOUTの直流成分（トランジスタM2のバイアス電流）が目標値からずれるという問題がある。
【００１０】
トランジスタM2の負荷が図2のように電源VDDに接続されたインダクタLである場合，トランジスタM2の直流のドレイン電圧は電源電圧VDDとなる。高周波の増幅回路では，回路が扱う交流信号の振幅に応じて電源電圧を制御して消費電力を最適化することが行われる。その結果，電源電圧VDDを意図的に変動させることになり，トランジスタM2のバイアス電流の変動が非常に大きくなる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−８７２０３号公報
【非特許文献】
【００１２】
【非特許文献１】D.Johns and K.Martin， “Analog integrated circuit design”， John Wiley & Sons， Inc， 1997
【発明の概要】
【発明が解決しようとする課題】
【００１３】
図3は，カスコードカレントミラー回路の一例を示す回路図である。カスコードカレントミラー回路3は，増幅トランジスタのドレイン電圧の変動による出力電流の変動を抑制する。
【００１４】
カスコードカレントミラー回路3は，図１に示したトランジスタM1と基準電流生成回路REFとの間に，ドレインとゲートが接続されたトランジスタM3を設け，出力端子ExとトランジスタM2との間にもトランジスタM3とゲートが接続されたトランジスタM4 を設けている。
【００１５】
トランジスタM4により，トランジスタM2のドレイン電圧は出力端子Exにおける電圧変動の影響を直接には受けない。すなわち，トランジスタM4のトランスコンダクタンスをgm4，出力抵抗をrds4とすると，トランジスタM2のドレイン電圧の変動は，出力端子Exにおける電圧変動の1／（gm4×rds4）に低減される。その結果，電源電圧が変動しても，トランジスタM2のドレイン電圧の変動は抑えられ，出力電流の変動ΔIOUTを小さくすることができる。
【００１６】
しかしながら，カスコードカレントミラー回路3は，2つのトランジスタをカスコード接続している。そのため，カスコードカレントミラー回路3の有効動作時における出力端子Exにおける電圧の最小値（下限）が，図1のカレントミラー回路1の有効動作時における出力端子Exにおける電圧の最小値に比べて高くなってしまう。その結果，同じ電圧振幅を持つ信号を出力するためには，カスコードカレントミラー回路3はカスコードカレントミラー回路1よりも電源電圧を高くせざるを得ず，電力の増大を招く。
【００１７】
図4は，図3のカスコードカレントミラー回路3を適用した高周波の増幅回路の一例を示す回路図である。この様な増幅回路では，前述したように，出力端子Exの電圧の最小値が，図2の増幅回路2に比べてさらに高いので，電源電圧VDDとの電圧差が小さく，増幅回路4の交流出力信号の振幅が制限され，大振幅に増幅できない。
【００１８】
そこで，本発明の目的は，電源電圧の変動に対する出力電流の変動が小さいカレントミラー回路及びこのカレントミラー回路を有する増幅回路を提供することにある。
【課題を解決するための手段】
【００１９】
カレントミラー回路の第１の側面は，ソースが低電源に接続されドレインが出力端子に接続された出力トランジスタと，
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと，高電源と前記第1のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と，
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと，前記高電源と前記第2のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と，
基準電流を生成する基準電流生成回路と，
前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路と，
前記基準電流と前記第2の複製電流が流入する接続ノードと前記低電源との間に設けられ，前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路とを有し，
前記出力トランジスタのゲートと前記第1，第2のトランジスタのゲートと前記接続ノードとが接続されている。
【発明の効果】
【００２０】
第１の側面によれば，電源電圧の変動に対する出力電流の変動を小さくすることができる。その結果，高精度かつ安定的な電流を出力することができる。
【図面の簡単な説明】
【００２１】
【図１】カレントミラー回路の一例を示す回路図である。
【図２】図1のカレントミラー回路を適用した高周波の増幅回路の一例を示す回路図である。
【図３】カスコードカレントミラー回路の一例を示す回路図である。
【図４】図3のカスコードカレントミラー回路を適用した高周波の増幅回路の一例を示す回路図である。
【図５】第1の実施の形態のカレントミラー回路の回路図である。
【図６】カレントミラー回路の動作原理を説明するグラフ図である。
【図７】第1，第2の複製電流生成回路の一例を示す回路図である。
【図８】基準電流生成回路の回路図の一例である。
【図９】第1の実施の形態におけるカレントミラー回路の出力電流と出力トランジスタのドレイン電圧との関係，さらに，図1で説明したカレントミラー回路の出力電流とトランジスタM2のドレイン電圧との関係を示すグラフである。
【図１０】第1の実施の形態のカレントミラー回路を適用した高周波の増幅回路の回路図である。
【図１１】第2の実施の形態のカレントミラー回路の回路図である。
【図１２】第1，第2の複製電流生成回路を説明する回路図の一例である。
【図１３】第2の実施の形態のカレントミラー回路を適用した高周波の増幅回路の回路図である。
【発明を実施するための形態】
【００２２】
（第１の実施の形態）
図5は，第1の実施の形態のカレントミラー回路の回路図である。カレントミラー回路5は，基準電流生成回路REFが生成する基準電流IREFと同じ電流値の電流を出力電流IOUTとして出力する。
【００２３】
出力トランジスタM10は，NMOSトランジスタであり，ソースが低電源であるグランドGNDに接続されドレインが出力端子Exに接続される。
【００２４】
第1の回路C1は，出力トランジスタM10とゲートおよびソースがそれぞれ共通に接続された第1のトランジスタM11と，高電源である電源VDDとトランジスタM11のドレインとの間に設けられ，電源電圧VDDより第1の電圧VX低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路D1とを有する。トランジスタM11は，NMOSトランジスタである。
【００２５】
第2の回路C2は，出力トランジスタM10とゲートおよびソースがそれぞれ共通に接続された第2のトランジスタM12と，電源VDDとトランジスタM12のドレインとの間に設けられ，電源電圧VDDより第2の電圧kVX低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路D2とを有する。トランジスタM12は，NMOSトランジスタである。第2の電圧kVXは，第1の電圧VXのk（k＞1）倍である。
【００２６】
第2の複製電流生成回路J2は，トランジスタM12の第2のドレイン電流IM12を第2の比率1/(k-1)で複製した第2の複製電流ICM2を生成する。図中，1/(k-1)の比率で第2のドレイン電流IM12を複製することを左矢印と共に“×(1/(k-1))”と記す。
【００２７】
基準電流生成回路REFは，電源VDDに接続され，基準電流IREFを生成し，接続ノードQ1に供給する。接続ノードQ1は，基準電流IREFの電流経路と複製電流ICM2の電流経路との接続ノードである。
【００２８】
第1の複製電流生成回路J1は，トランジスタM11の第1のドレイン電流IM11を第1の比率k/(k-1)で複製した第1の複製電流ICM1を生成する。図中，k/(k-1)の比率で第1のドレイン電流IM11を複製することを左矢印と共に“×1”，“×(k/(k-1))”と記す。
【００２９】
また，出力トランジスタM10のゲートとトランジスタM11，M12のゲートと接続ノードQ1とが接続されている。この接続により，出力トランジスタM10のゲートとトランジスタM11，M12のゲートに接続ノードQ1の電位が印加される。
【００３０】
図7は，第1の複製電流生成回路J1，第2の複製電流生成回路J2の一例を示す回路図である。図7の詳細については後述する。
【００３１】
図6は，カレントミラー回路5の動作原理を説明するグラフ図である。このグラフ図は，横軸がドレイン電圧VD，縦軸がドレイン電流Idを示す。
【００３２】
図5で説明したように，出力トランジスタM10，トランジスタM11，M12のゲートには同電位が印加され，ソースはグランドGNDに接続されている。そのため，出力トランジスタM10，トランジスタM11，M12のドレイン電圧・ドレイン電流特性は，図6の特性曲線になる。
【００３３】
出力トランジスタM10のドレインに電源VDDが接続されている場合，出力トランジスタM10のドレイン電圧は電源電圧VDDとなる。このとき，出力トランジスタM10のドレイン電流が出力電流IOUTである。
【００３４】
また，トランジスタM11の第1のドレイン電圧をVM11とすると，前述したように，ドレイン電圧VM11は，電源電圧VDDより第1の電圧VX低く，VM11＝VDD-VXである。このとき，トランジスタM11に第1のドレイン電流IM11が流れる。
【００３５】
また，トランジスタM12の第2のドレイン電圧をVM12とすると，前述したように，ドレイン電圧VM12は，電源電圧VDDより第2の電圧kVX低く，VM12＝VDD-kVXである。このとき，トランジスタM12に第2のドレイン電流IM12が流れる。
【００３６】
図6に示されるように，ドレイン電圧VDが一定電圧以上では，ドレイン電圧VDの変化に従ってドレイン電流が略線型的に変化する。この特性によれば，出力電流IOUTをドレイン電流IM11，IM12を用いて，外挿による線型近似で次のように予想することができる。
【００３７】
IOUT＝(k/(k-1))IM11-(1/(k-1))IM12 … （式2）
今，仮にk＝2と仮定すると，（式2）は，IOUT＝2IM11-IM12となる。
【００３８】
さて，図5において，接続ノードQ1に流れ込む電流と，接続ノードQ1から流れ出す電流に着目する。接続ノードQ1に流れ込む電流は，複製電流ICM2（＝(1/(k-1))IM12）と，基準電流IREFである。また，接続ノードQ1から流れ出す電流は，複製電流ICM1（＝(k/(k-1))IM11）である。
【００３９】
従って，接続ノードQ1において，（式3）が成立する。
【００４０】
(k/(k-1))IM11＝IREF+(1/(k-1))IM12 … （式3）
IREFについて整理すると，
IREF＝(k/(k-1))IM11-(1/(k-1))IM12 … （式4）
が成立する。
【００４１】
（式2），（式4）より，
IREF＝IOUT … （式5）
が成立する。
【００４２】
上記の（式3），(式4）は，k＝2の場合，2IM11＝IREF+IM12，IREF＝2IM11-IM12となり，やはり（式5）が成立する。
【００４３】
（式5）から，基準電流IREFと出力電流IOUTとが等しく，図5のカレントミラー回路5は，その回路動作の平衡状態において，基準電流IREFと等しいバイアス電流を出力電流IOUTに生成することができるのがわかる。
【００４４】
またカレントミラー回路5は，出力トランジスタM10，トランジスタM11，M12のゲートが接続ノードQ1に接続されており，負帰還系を構成している。その理由を説明する。
【００４５】
前述したように，回路動作の平衡状態においては，出力電流IOUT＝基準電流IREFである。また，出力トランジスタM10のドレインには，電源VDDが接続されているとする。このとき，電源電圧VDDが高くなると，出力トランジスタM10のドレイン電圧，トランジスタM11，M12のドレイン電圧VM11，VM12が高くなり，その結果，出力電流IOUT，ドレイン電流IM11，IM12は大きくなる。その際，出力電流IOUT，ドレイン電流IM11，IM12は，図6の特性曲線に沿って右上方向にシフトするだけで，出力電流IOUT，ドレイン電流IM11，IM12の線型の関係性は保たれており，ドレイン電流IM11，IM12のそれぞれの増加分ΔIM11，ΔIM12は等しい。
【００４６】
そのため，（式3）においてk＞1であることに注意すると，ドレイン電流IM11，IM12の増大により，（式3）の左辺が右辺より大きくなる方向に変化する。すなわち，接続ノードQ1に流れ込む電流よりも，接続ノードQ1から引き抜かれる電流の方が大きくなる。その結果，接続ノードQ1の電位が低くなる。すると，NMOSトランジスタである出力トランジスタM10，トランジスタM11，M12のゲート電圧が低くなり，出力トランジスタM10，トランジスタM11，M12は弱オン状態になり，出力電流IOUT，ドレイン電流IM11，IM12が小さくなる。その結果，出力電流IOUT＝基準電流IREFの状態が維持される。
【００４７】
次いで，電源電圧VDDが低くなると，出力トランジスタM10のドレイン電圧，トランジスタM11，M12のドレイン電圧VM11，VM12が低くなり，出力電流IOUT，ドレイン電流IM11，IM12は小さくなる。その際，出力電流IOUT，ドレイン電流IM11，IM12は，図6の特性曲線に沿って左下方向にシフトするだけで，出力電流IOUT，ドレイン電流IM11，IM12の線型の関係性は保たれており，ドレイン電流IM11，IM12のそれぞれの減少分ΔIM11，ΔIM12は等しい。
【００４８】
そのため，（式3）においてk＞1であることに注意すると，ドレイン電流IM11，IM12の減少により，（式3）の左辺が右辺より小きくなる方向に変化する。すなわち，接続ノードQ1に流れ込む電流よりも，接続ノードQ1から引き抜かれる電流の方が小さくなる。その結果，接続ノードQ1の電位が高くなる。すると，出力トランジスタM10，トランジスタM11，M12のゲート電圧が高くなり，出力トランジスタM10，トランジスタM11，M12は強オン状態になり，出力電流IOUT，ドレイン電流IM11，IM12が大きくなる。その結果，出力電流IOUT＝基準電流IREFが維持される。
【００４９】
以上説明したように，カレントミラー回路5は，電源電圧VDDが変動しても，常に，基準電流IREFと等しい電流IOUTを出力することができる。
【００５０】
以下に，図7を用いて，第1の複製電流生成回路J1，第2の複製電流生成回路J2を説明する。
【００５１】
第1の複製電流生成回路J1は，図5で説明した第1のドレイン電圧生成回路D1を有し，第1のドレイン電流IM11を第3の比率で複製した第3の複製電流ICM3を生成する第1のカレントミラー回路CM1と，第3の複製電流ICM3を第4の比率で複製して第1の複製電流ICM1を生成する第2のカレントミラー回路CM2とを有する。ここで，第3の比率は例えば1であり，第4の比率は例えばk/(k-1)である。第3の比率，第4の比率を変更して，例えば第3の比率を2，第4の比率をk/(2(k-1))としてもよく，両比率の積がk/(k-1)であればよい。
【００５２】
ドレイン電圧生成回路D1は，第1のマスタトランジスタM21であり，電源電圧VDDからトランジスタM21のゲートソース間電圧分だけ低い電圧VDD-Vgsを，トランジスタM11のドレイン電圧として生成する。
【００５３】
第1のカレントミラー回路CM1は，第1のマスタトランジスタM21と，第1のスレーブトランジスタM22とを有する。トランジスタM21，M22はPMOSトランジスタである。ミラー対を構成するトランジスタM21，M22が，第1のドレイン電流IM11から第3の複製電流ICM3を生成する。複製電流ICM3は，トランジスタM22，M23に流れる電流である。
【００５４】
トランジスタM21は，電源VDDとトランジスタM11のドレインとの間に設けられ，ドレインとゲートが接続され，ソースが電源VDDに接続され，ドレインがトランジスタM11のドレインに接続され，ゲートがトランジスタM22のゲートと接続されている。
【００５５】
トランジスタM22は，ソースが電源VDDに接続され，ドレインが第2のカレントミラー回路CM2のマスタトランジスタM23のドレインに接続されている。
【００５６】
第2のカレントミラー回路CM2は，第2のマスタトランジスタM23と，第2のスレーブトランジスタM24とを有する。トランジスタM23，M24はNMOSトランジスタである。ミラー対を構成するトランジスタM23，M24が，第3の複製電流ICM3から第1の複製電流ICM1を生成する。複製電流ICM1は，トランジスタM24に流れる電流である。
【００５７】
トランジスタM23は，トランジスタM22のドレインとグランドGNDとの間に設けられ，ドレインとゲートが接続され，ソースがグランドGNDに接続され，ゲートがトランジスタM24のゲートと接続されている。
【００５８】
トランジスタM24は，ドレインが接続ノードQ1に接続され，ソースがグランドGNDに接続される。
【００５９】
第2の複製電流生成回路J2は，図5で説明した第2のドレイン電圧生成回路D2を有し，第2のドレイン電流IM12を第2の比率で複製した第2の複製電流ICM2を生成する第3のカレントミラー回路CM3を有する。
【００６０】
第2のドレイン電圧生成回路D2は，ドレインとゲートが接続された複数の第3のマスタトランジスタM25，M26を有する。複数の第3のマスタトランジスタM25，M26は，カスコード状に接続される。第2のドレイン電圧生成回路D2は，電源電圧VDDからトランジスタM25，M26 のゲートソース間電圧分だけ低い電圧VDD-2Vgsを，トランジスタM12のドレイン電圧として生成する。図7の例では，トランジスタM21，M25，M26の閾値電圧が同じであり，前記したkは2となる。
【００６１】
第3のカレントミラー回路CM3は，複数の第3のマスタトランジスタM25，M26と，トランジスタM25，M26のゲートとゲートがそれぞれ接続された複数の第3のスレーブトランジスタM27，M28とを有する。トランジスタM25〜M28はPMOSトランジスタである。
【００６２】
トランジスタM25，M26は，電源VDDとトランジスタM12のドレインとの間に設けられ，トランジスタM25のドレインとゲートが接続され，同じくトランジスタM26のドレインとゲートが接続されている。
【００６３】
トランジスタM25，M26はカスコード状に接続され，同じく，トランジスタM27，M28はカスコード状に接続されている。
【００６４】
上段のマスタトランジスタM25は，ソースが電源VDDに接続され，ドレインがカスコード状に接続された下段のマスタトランジスタM26のソースに接続される。トランジスタM26のドレインはトランジスタM12のドレインに接続されている。
【００６５】
上段のスレーブトランジスタM27は，ソースが電源VDDに接続され，ドレインがカスコード状に接続された下段のスレーブトランジスタM28のソースに接続される。トランジスタM28のドレインは接続ノードQ1に接続されている。
【００６６】
この第1のミラー対のトランジスタM25，M27と第2のミラー対のトランジスタM26，M28が，第2のドレイン電流IM12から第2の複製電流ICM2を生成する。
【００６７】
トランジスタM21〜M28についてはチャネル長を長くすることができるので，第1の複製電流生成回路J1，第2の複製電流生成回路J2は，高精度の複製電流を生成することができる。
【００６８】
このように複製電流ICM2の電流経路と複製電流ICM1の電流経路は同一経路に形成され，両経路の接続ノードQ1の下流側に複製電流ICM1の電流経路が設けられている。
【００６９】
図8は，基準電流生成回路REFの回路図の一例である。基準電流生成回路REFは，出力端子Exから基準電流IREFを出力する。トランジスタM31，M32のカレントミラー回路のミラー比が1の場合，基準電流IREFの電流値は，バンドギャップリファレンス回路BGRの電圧VBGRを抵抗RREFの抵抗値で除算したものである。
【００７０】
トランジスタM31は，PMOSトランジスタであり，ソースは電源VDDに接続され，ドレインが出力端子Exに接続される。トランジスタM32は，PMOSトランジスタであり，ソースは電源VDDに接続され，ドレインがNMOSトランジスタであるトランジスタM33のドレインに接続されている。そして，トランジスタM32のゲートとドレインが接続され，このゲートがトランジスタM31のゲートに接続される。
【００７１】
トランジスタM33のソースは，抵抗RREFの一端と接続され，ゲートはアンプAMPの出力端子と接続されている。抵抗RREFの他端はグランドGNDに接続されている。
【００７２】
アンプAMPの非反転入力端子（＋端子）には，バンドギャップリファレンス回路BGRが生成した電圧VBGRが印加される。反転入力端子（−端子）には，トランジスタM33と抵抗RREFとの接続ノードの電圧VREFが印加される。
【００７３】
基準電流生成回路REFの動作を説明する。回路動作が平衡状態に達していない過渡応答において，基準電流IREFが目標値よりも小さく，電圧VBGRが電圧VREFよりも高い場合は，アンプAMPは，電源電圧VDDに対応するハイレベル側の信号をトランジスタM33のゲートに出力する。すると，電圧VREFが電圧VBGRまで引き上げられ，抵抗RREFを流れる電流が増大する。そして，トランジスタM31，トランジスタM32のゲート電圧が下がり，トランジスタM31，トランジスタM32が強オン状態になる。その結果，基準電流IREFが大きくなる。
【００７４】
また，基準電流IREFが目標値よりも大きく，電圧VBGRが電圧VREFよりも低い場合は，アンプAMPは，グランドGNDに対応するローレベル側の信号をトランジスタM33のゲートに出力する。すると，電圧VREFが電圧VBGRまで引き下げられ，抵抗RREFを流れる電流が減少する。そして，トランジスタM31，トランジスタM32のゲート電圧が上がり，トランジスタM31，トランジスタM32が弱オン状態になる。その結果，基準電流IREFが小さくなる。このようにして，基準電流生成回路REFは，一定の基準電流を出力する。
【００７５】
図9は，第1の実施の形態におけるカレントミラー回路5の出力電流IOUTと出力トランジスタM10のドレイン電圧との関係，さらに，図1で説明したカレントミラー回路1の出力電流IOUTとトランジスタM2のドレイン電圧との関係を示すグラフである。横軸がドレイン電圧VDを示し，縦軸が出力電流IOUT（ドレイン電流Id）を示す。このとき，出力トランジスタM10のドレインには電源VDDが接続され，出力トランジスタM10のドレイン電圧は電源電圧VDDであるとする。
【００７６】
線Li1は，温度が-40degCの時のカレントミラー回路5の出力電流IOUTと出力トランジスタM10のドレイン電圧との関係を示し，線Li2は，温度が27degCの時の同出力電流IOUTと同ドレイン電圧との関係を示し，線Li3は，温度が125degCの時の同出力電流IOUTと同ドレイン電圧との関係を示す。
【００７７】
また，線Lc1は，温度が-40degCの時のカレントミラー回路1の出力電流IOUTとトランジスタM2のドレイン電圧との関係を示し，線Lc2は，温度が27degCの時の同出力電流IOUTと同ドレイン電圧との関係を示し，線Lc3は，温度が125degCの時の同出力電流IOUTと同ドレイン電圧との関係を示す。
【００７８】
ここで，出力電流IOUTの目標値は，1mAであるとする。また，カレントミラー回路5は，電源電圧VDDが1.4V以上で正常に動作するとする。
【００７９】
図1のカレントミラー回路1の出力電流IOUTは，線Lc1〜Lc3から明らかなように，電源電圧VDDが変動すると，出力電流IOUTも変動する。
【００８０】
しかし，図5，図7のカレントミラー回路5の出力電流IOUTは，線Li1〜Li3から明らかなように，電源電圧VDD（出力トランジスタM10のドレイン電圧）が1.4V以上においても，出力電流IOUTは，目標値を維持している。すなわち，電源電圧VDDが変動した場合でも，出力電流IOUTが変動することがない。
【００８１】
以上で説明したように，本実施の形態のカレントミラー回路5においては，出力電流IOUTが基準電流IREFと等しくなるように出力トランジスタM10のゲートが駆動される。その結果，カレントミラー回路5は，たとえ電源電圧VDDが変動しても，基準電流IREFと等しい出力電流IOUTを出力することができる。
【００８２】
また，カレントミラー回路5では，出力トランジスタM10にはトランジスタがカスコード接続されていない。そのため，図3で説明したように出力端子Exの電圧の最小値が高くならない。さらに，カレントミラー回路5は，図6のグラフ，(式2)で説明したように，NMOSトランジスタであるトランジスタM11，M12の特性のみに依存して出力電流IOUTを外挿による線型近似で予想し，出力電流IOUTの変動を抑制（補償）している。つまり，カレントミラー回路5は，例えばPMOSトランジスタや抵抗素子などの他の素子の特性に依存して出力電流IOUTの変動を抑制していない。このため，プロセスばらつきや温度変動の影響を受けづらい優位性がある。
【００８３】
図10は，第1の実施の形態のカレントミラー回路5を適用した高周波の増幅回路の回路図である。増幅回路10は，図5で説明したカレントミラー回路5と，出力トランジスタM10のドレインと電源VDDとの間に設けられたインダクタLを有する。インダクタLは，一端が電源VDDに接続され，他端が出力トランジスタM10のドレインに接続される。
【００８４】
増幅回路10は，インダクタLと出力トランジスタM10のドレインとの接続ノードを出力端子Exとする。増幅回路10は，入力信号VINを出力トランジスタM10のゲートに入力し，出力トランジスタM10の導通状態を変化させることにより，出力端子Exから増幅信号VOUTを出力する。
【００８５】
増幅回路10においても，前述したように，出力端子Exの電圧の最小値が高くならない。その結果，図2の増幅回路2の構成と同様の大きな振幅を有する交流信号（増幅信号）を扱うことができる。そのため，電源電圧を変動させて，消費電力を効率よく最適化することができる。
【００８６】
（第２の実施の形態）
図11は，第2の実施の形態のカレントミラー回路の回路図である。カレントミラー回路11のトランジスタM41のドレインに設けられた出力端子Exには，図1で説明したカレントミラー回路1のトランジスタM1のドレインが接続されている。カレントミラー回路11は，例えば,図1のカレントミラー回路1に設けられた基準電流生成回路REFの基準電流IREFの代わりに，制御電流ICONTをカレントミラー回路1’に供給する。このとき，カレントミラー回路1’は，図11に示した基準電流生成回路REFが生成する基準電流IREFと同じ電流値の電流を出力電流IOUTとして出力する。なお，出力端子Exに接続されているカレントミラー回路1’は，例示である。
【００８７】
出力トランジスタM41は，PMOSトランジスタであり，ソースが電源VDDに接続されドレインが出力端子Exに接続されている。出力トランジスタM41のドレイン電流が，制御電流ICONTである。
【００８８】
第4のトランジスタM42は，PMOSトランジスタであり，出力トランジスタM41とゲートおよびソースがそれぞれ共通に接続されている。そのため，トランジスタM42のドレイン電流は，制御電流ICONTである。
【００８９】
第3のトランジスタM43は，NMOSトランジスタであり，トランジスタM42のドレインとグランドGNDとの間に設けられ，ドレインとゲートが接続され，ドレインがトランジスタM42のドレインに接続され，ソースがグランドGNDに接続されている。
【００９０】
第1の回路C11は，トランジスタM43とゲートおよびソースがそれぞれ共通に接続された第1のトランジスタM45と，電源VDDとトランジスタM45のドレインとの間に設けられ，電源電圧VDDより第1の電圧VX低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路D11とを有する。トランジスタM45は，NMOSトランジスタである。
【００９１】
第2の回路C12は，トランジスタM43とゲートおよびソースがそれぞれ共通に接続された第2のトランジスタM44と，電源VDDと第2のトランジスタM44のドレインとの間に設けられ，電源電圧VDDより第2の電圧kVX低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路D12とを有する。トランジスタM44は，NMOSトランジスタである。第2の電圧は，第1の電圧のk（k＞1）倍である。
【００９２】
第1の複製電流生成回路J11は，トランジスタM45の第1のドレイン電流IM45を第1の比率k/(k-1)で複製した第1の複製電流ICM11を生成する。図中，k/(k-1)の比率で第1のドレイン電流IM45 を複製することを左矢印と共に“×k /(k-1)”と記す。
【００９３】
基準電流生成回路REFは，複製電流生成回路J11とグランドGNDとの間に設けられ，接続ノードQ11から供給された電流に基づき一定の基準電流IREFを生成し，グランドGNDに出力する。
【００９４】
接続ノードQ11は，基準電流生成回路REFの入力電流経路と複製電流ICM11の電流経路との接続ノード，すなわち複製電流生成回路J11と基準電流生成回路REFとの接続ノードである。
【００９５】
第2の複製電流生成回路J12は，トランジスタM44の第2のドレイン電流IM44を第2の比率1/(k-1)で複製した第2の複製電流ICM22を生成する。図中，1/(k-1)の比率で第2のドレイン電流IM44を複製することを左矢印と共に“×1”，“×(1/(k-1))”と記す。
【００９６】
また，出力トランジスタM41のゲートとトランジスタM42のゲートと接続ノードQ11とが接続されている。この接続により，出力トランジスタM41のゲートとトランジスタM42のゲートには接続ノードQ11の電位が印加される。
【００９７】
図12は，第1の複製電流生成回路J11，第2の複製電流生成回路J12の一例を示す回路図である。図12の詳細については後述する。
【００９８】
カレントミラー回路11の動作原理を図6のグラフを参照しながら説明する。
【００９９】
出力トランジスタM41，トランジスタM42のゲートには同電位が印加され，ソースは電源VDDに接続されている。従って，トランジスタM42と接続されたトランジスタM43のドレイン電流，出力トランジスタM41と接続されたトランジスタM1のドレイン電流は，同じ制御電流ICONTである。そして，トランジスタM43，トランジスタM1は，ドレインとゲートとが接続されているので，トランジスタM43，トランジスタM1のゲート電圧は等しい。従って，トランジスタM1とゲートが共通接続されているトランジスタM2のゲート電圧は，トランジスタM43とゲートが共通接続されているトランジスタM44，M45のゲート電圧と等しい。
【０１００】
そして，トランジスタM2について，例えばカレントミラー回路1’を増幅器に適用する場合を想定して，トランジスタM2のドレインに電源電圧VDDを印加する。
【０１０１】
この場合，図6で説明した出力電流IOUTに，トランジスタM2のドレイン電流（出力電流IOUT）を対応付けることができる。
【０１０２】
また，前述したように，トランジスタM43〜M45のゲートには，同電圧が印加される。トランジスタM45のドレイン電圧をVM45とすると，前述したように，ドレイン電圧VM45は，電源電圧VDDより第1の電圧VX低く，図6で説明したドレイン電圧VM11と対応付けることができる。このとき，トランジスタM45にドレイン電流IM45が流れる。ドレイン電流IM45は，図6で説明したドレイン電流IM11と対応付けることができる。
【０１０３】
また，トランジスタM44のドレイン電圧をVM44とすると，前述したように，ドレイン電圧V M44は，電源電圧VDDより第2の電圧kVX低く，図6で説明したドレイン電圧VM12と対応付けることができる。このとき，トランジスタM44にドレイン電流IM44が流れる。ドレイン電流IM44は，図6で説明したドレイン電流IM12と対応付けることができる。
その結果，図6で説明したように，出力電流IOUTの値をドレイン電流IM44，IM45を用いて，外挿による線型近似で次のように予想することができる。
【０１０４】
IOUT＝(k/(k-1))IM45-(1/(k-1))IM44 … （式2’）
今，仮にk＝2と仮定すると，（式2）は，IOUT＝2IM45- IM44となる。
【０１０５】
さて，図11において，接続ノードQ11に流れ込む電流と，接続ノードQ11から流れ出す電流に着目する。接続ノードQ11に流れ込む電流は，ドレイン電流IM45の複製電流ICM11である。また，接続ノードQ1から流れ出す電流は，基準電流生成回路REFの基準電流IREFとドレイン電流IM44の複製電流ICM22である。
【０１０６】
従って，接続ノードQ11において，（式3’）が成立する。
【０１０７】
(k/(k-1))IM45＝IREF+(1/(k-1))IM44 … （式3’）
IREFについて整理すると，
IREF＝(k/(k-1))IM45-(1/(k-1))IM44 … （式4’）
が成立する。
【０１０８】
（式2’），（式4’）より，
IREF＝IOUT … （式5）
が成立する。
【０１０９】
上記の（式3’），(式4’）は，k＝2の場合，2IM45＝IREF+IM44，IREF＝2IM45-IM44となり，やはり（式5）が成立する。
【０１１０】
（式5）から，基準電流IREFと出力電流IOUTとが等しく，図11のカレントミラー回路11は，その回路動作の平衡状態において，基準電流IREFと等しいバイアス電流を出力電流IOUTとして出力するような，制御電流ICONTを生成することができるのがわかる。
【０１１１】
またカレントミラー回路11は，出力トランジスタM41，トランジスタM42のゲートが接続ノードQ11に接続されており，負帰還系を構成している。その理由を説明する。
【０１１２】
ここで前述したように，回路動作の平衡状態においては，出力電流IOUT＝基準電流IREFである。このとき，電源電圧VDDが高くなると，トランジスタM44，M45のドレイン電圧VM44，VM45が高くなり，その結果，ドレイン電流IM44，IM45は大きくなる。同じく，出力電流IOUTも大きくなる。その際，出力電流IOUT，ドレイン電流IM44，IM45は，図6の特性曲線に沿って右上方向にシフトするだけで，出力電流IOUT，ドレイン電流IM44，IM45の線型の関係は保たれており，ドレイン電流IM44，IM45のそれぞれの増加分ΔIM44，ΔIM45は等しい。
【０１１３】
そのため，（式3’）においてk＞1であることに注意すると，ドレイン電流IM44，IM45の増大により，（式3’）の左辺が右辺よりも大きくなる方向に変化する。すなわち，接続ノードQ11から引き抜かれる電流よりも接続ノードQ11に流れ込む電流の方が大きくなる。その結果，接続ノードQ11の電位が高くなる。すると，PMOSトランジスタである出力トランジスタM41，トランジスタM42のゲート電圧が高くなり，弱オン状態になり，出力トランジスタM41，トランジスタM42のドレイン電流，すなわち制御電流ICONTが小さくなる。また，トランジスタM42のドレイン電流が小さくなると，トランジスタM43 のゲート電圧も低くなり，NMOSトランジスタであるトランジスタM43〜M45が弱オン状態になる。そして，ドレイン電流IM44，IM45が小さくなる。また，トランジスタM41のドレイン電流が小さくなると，カレントミラー回路1’のトランジスタM1 のゲート電圧も低くなり，NMOSトランジスタであるトランジスタM1，M2が弱オン状態になる。そして，出力電流IOUTが小さくなる。その結果，出力電流IOUT＝基準電流IREFの状態が維持される。
【０１１４】
次いで，電源電圧VDDが低くなると，トランジスタM44，M45のドレイン電圧VM44，VM45が低くなり，その結果，ドレイン電流IM44，IM45は小さくなる。同じく，出力電流IOUTも小さくなる。その際，出力電流IOUT，ドレイン電流IM44，IM45は，図6の特性曲線に沿って左下方向にシフトするだけで，出力電流IOUT，ドレイン電流IM44，IM45の線型の関係は保たれており，ドレイン電流IM44，IM45のそれぞれの減少分ΔIM44，ΔIM45は等しい。
【０１１５】
そのため，（式3’）においてk＞1であることに注意すると，ドレイン電流IM44，IM45の減少により，（式3’）の左辺が右辺よりも小さくなる方向に変化する。すなわち，接続ノードQ11から引き抜かれる電流よりも接続ノードQ11に流れ込む電流の方が小さくなる。その結果，接続ノードQ11の電位が低くなる。すると，PMOSトランジスタである出力トランジスタM41，トランジスタM42のゲート電圧が低くなり，強オン状態になり，出力トランジスタM41，トランジスタM42のドレイン電流，すなわち制御電流ICONTが大きくなる。また，トランジスタM42のドレイン電流が大きくなると，トランジスタM43 のゲート電圧も高くなり，NMOSトランジスタであるトランジスタM43〜M45が強オン状態になる。そして，ドレイン電流IM44，IM45が大きくなる。また，トランジスタM41のドレイン電流が大きくなると，カレントミラー回路1’のトランジスタM1 のゲート電圧も高くなり，NMOSトランジスタであるトランジスタM1，M2が強オン状態になる。そして，出力電流IOUTが大きくなる。その結果，出力電流IOUT＝基準電流IREFの状態が維持される。
【０１１６】
以上説明したように，第2の実施の形態のカレントミラー回路11は，第1の実施の形態で説明したカレントミラー回路5のように，たとえ電源電圧VDDが変動しても，例えばカレントミラー回路1’が基準電流IREFと等しい出力電流IOUTを出力するような制御電流ICONTを出力することができる。また，カレントミラー回路11では，トランジスタM2にはトランジスタがカスコード接続されていない。そのため，トランジスタM2のドレインに設けられた出力端子Ex’の電圧の最小値が高くならない。
【０１１７】
また，カレントミラー回路11の出力端子Exに接続される回路，例えばカレントミラー回路1’が，チップ上で離れた位置にあるなどの理由で接地の基準電位に差異がある場合においても，カレントミラー回路11が出力する制御電流ICONTにより、カレントミラー回路1’は精度よく出力電流IOUTを生成することができる。
【０１１８】
以下に，図12を用いて，第1の複製電流生成回路J11，第2の複製電流生成回路J12を説明する。
【０１１９】
第1の複製電流生成回路J11は，図11で説明した第1のドレイン電圧生成回路D11を有し，第1のドレイン電流IM45を第1の比率で複製して第1の複製電流ICM11を生成する第1のカレントミラー回路CM11である。
【０１２０】
ドレイン電圧生成回路D11は，第1のマスタトランジスタM51であり，電源電圧VDDからトランジスタM51のゲートソース間電圧分だけ低い電圧VDD-Vgsを，トランジスタM45のドレイン電圧として生成する。
【０１２１】
第1の複製電流生成回路J11，すなわち第1のカレントミラー回路CM11は，第1のマスタトランジスタM51と，第1のスレーブトランジスタM52とを有する。トランジスタM51，M52はPMOSトランジスタである。ミラー対を構成するトランジスタM51，M52が，第1のドレイン電流IM45 から第1の複製電流ICM11を生成する。
【０１２２】
トランジスタM51は，電源VDDとトランジスタM45のドレインとの間に設けられ，ドレインとゲートが接続され，ソースが電源VDDに接続され，ドレインがトランジスタM45のドレインに接続され，ゲートがトランジスタM52のゲートに接続されている。
【０１２３】
トランジスタM52は，電源VDDと接続ノードQ11との間に設けられ，ソースが電源VDDに接続され，ドレインが接続ノードQ11に接続されている。
【０１２４】
第2の複製電流生成回路J12は，図10で説明した第2のドレイン電圧生成回路D12を有し，第2のドレイン電流IM44を第3の比率で複製した第3の複製電流ICM33を生成する第2のカレントミラー回路CM12と，第3の複製電流ICM33を第4の比率で複製して第2の複製電流ICM22を生成する第3のカレントミラー回路CM13を有する。ここで，第3の比率は例えば1であり，第4の比率は例えば1/(k-1)である。第3の比率，第4の比率を変更して，例えば第3の比率を2，第4の比率を1/(2(k-1))としてもよく，両比率の積がk/(k-1)であればよい。
【０１２５】
第2のドレイン電圧生成回路D12は，ドレインとゲートが接続された複数の第2のマスタトランジスタM53，M54を有する。複数の第2のマスタトランジスタM53，M54は，カスコード状に接続される。第2のドレイン電圧生成回路D12は，電源電圧VDDからトランジスタM53，M54 のゲートソース間電圧分だけ低い電圧VDD-2Vgsを，トランジスタM44のドレイン電圧として生成する。図12の例では，トランジスタM51，M53，M54の閾値電圧が同じであり，前記したkは2となる。
【０１２６】
カレントミラー回路CM12は，複数の第2のマスタトランジスタM53，M54と，複数の第2のマスタトランジスタM53，M54のゲートとゲートがそれぞれ接続された複数の第2のスレーブトランジスタM55，M56とを有する。トランジスタM53〜M56は，PMOSトランジスタである。
【０１２７】
トランジスタM53，M54は，電源VDDとトランジスタM44のドレインとの間に設けられ，トランジスタM53のドレインとゲートが接続され，同じくトランジスタM54のドレインとゲートが接続されている。
【０１２８】
トランジスタM53，M54はカスコード状に接続され，同じく，トランジスタM55，M56はカスコード状に接続されている。
【０１２９】
カスコード状に接続された上段のマスタトランジスタM53は，ソースが電源VDDに接続され，ドレインがカスコード状に接続された下段のマスタトランジスタM54のソースに接続される。トランジスタM54のドレインは第2のトランジスタM44のドレインに接続されている。
【０１３０】
カスコード状に接続された上段のスレーブトランジスタM55は，ソースが電源VDDに接続され，ドレインがカスコード状に接続された下段のスレーブトランジスタM56のソースに接続される。トランジスタ56のドレインはマスタトランジスタM57のドレインに接続されている。
【０１３１】
この第1のミラー対のトランジスタM53，M55と第2のミラー対のトランジスタM54，M56が，第2のドレイン電流IM44から第3の複製電流ICM33を生成する。
【０１３２】
カレントミラー回路CM13は，第3のマスタトランジスタM57と，第3のマスタトランジスタM57のゲートとゲートが接続された第3のスレーブトランジスタM58とを有する。トランジスタM57，M58は，NMOSトランジスタである。
【０１３３】
トランジスタM57は，トランジスタM56とグランドGNDとの間に設けられ，ドレインとゲートとが接続され，ドレインがトランジスタM56のドレインに接続され，ソースがグランドGNDに接続される。
【０１３４】
トランジスタM58は，ドレインが接続ノードQ11に接続され，ソースがグランドGNDに接続される。
【０１３５】
このミラー対のトランジスタM57，M58が，第3のドレイン電流ICM33から第2の複製電流ICM22を生成する。複製電流ICM22は，トランジスタM58 に流れる電流である。
【０１３６】
トランジスタM51〜M58についてはチャネル長を長くすることができるので，第1の複製電流生成回路J11，第2の複製電流生成回路J12は，高精度の複製電流を生成することができる。
【０１３７】
このように複製電流ICM11の電流経路と複製電流ICM22の電流経路は同一経路に形成され，両経路の接続ノードQ11の下流側に複製電流ICM22の電流経路が設けられている。
【０１３８】
なお，第1の複製電流生成回路J11，第2の複製電流生成回路J12は，例示である。
【０１３９】
出力端子Exに接続される第4のカレントミラー回路1’は，出力端子ExとグランドGNDとの間に設けられ，ドレインとゲートが接続された第4のマスタトランジスタM1と，電源VDDとグランドGNDとの間に設けられ，トランジスタM1とゲートおよびソースがそれぞれ共通に接続された第4のスレーブトランジスタM2とを有する。なお，カレントミラー回路1’は例示である。
【０１４０】
図13は，第2の実施の形態のカレントミラー回路11を適用した高周波の増幅回路の回路図である。増幅回路13は，図11で説明したカレントミラー回路11と，カレントミラー回路1’と，トランジスタM2のドレインと電源VDDとの間に設けられたインダクタLを有する。増幅回路13は，インダクタLとトランジスタM2のドレインとの接続ノードを出力端子Ex’とする。
【０１４１】
増幅回路13は，入力信号VINをトランジスタM2のゲートに入力し，トランジスタM2の導通状態を変化させることにより，出力端子Ex’から増幅信号VOUTを出力する。
【０１４２】
増幅回路13においても，前述したように，出力端子Ex’の電圧の最小値が高くならない。その結果，図2の増幅回路2の構成と同様の大きな振幅を有する交流信号扱うことができる。そのため，電源電圧を変動させて，消費電力を効率よく最適化することができる。
【０１４３】
以上の実施の形態をまとめると，次の付記のとおりである。
【０１４４】
(付記１)
ソースが低電源に接続されドレインが出力端子に接続された出力トランジスタと，
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと，高電源と前記第1のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と，
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと，前記高電源と前記第2のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と，
基準電流を生成する基準電流生成回路と，
前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路と，
前記基準電流と前記第2の複製電流が流入する接続ノードと前記低電源との間に設けられ，前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路とを有し，
前記出力トランジスタのゲートと前記第1，第2のトランジスタのゲートと前記接続ノードとが接続されているカレントミラー回路。
【０１４５】
(付記２)
付記１において，
前記第2の電圧は，前記第1の電圧のk倍であり，
前記第1の比率は，k/(k-1)であり，
前記第2の比率は，1/(k-1)であるカレントミラー回路。
【０１４６】
(付記３)
付記２において，
前記第1の複製電流生成回路は，前記第1のドレイン電圧生成回路を有し，前記第1のドレイン電流を第3の比率で複製した第3の複製電流を生成する第1のカレントミラー回路と，前記第3の複製電流を第4の比率で複製して前記第1の複製電流を生成する第2のカレントミラー回路とを有し，
前記第2の複製電流生成回路は，前記第2のドレイン電圧生成回路を有し，前記第2のドレイン電流を前記第2の比率で複製して前記第2の複製電流を生成する第3のカレントミラー回路を有するカレントミラー回路。
【０１４７】
(付記４)
付記２において，
前記第1の複製電流生成回路は，前記高電源と前記第1のトランジスタのドレインとの間に設けられ，ドレインとゲートが接続された第1のマスタトランジスタと，前記第1のマスタトランジスタとゲートおよびソースがそれぞれ共通に接続された第1のスレーブトランジスタと，前記第1のスレーブトランジスタのドレインと前記低電源との間に設けられ，ドレインとゲートとが接続された第2のマスタトランジスタと，前記第2のマスタトランジスタとゲートおよびソースがそれぞれ共通に接続され，ドレインが前記接続ノードに接続された第2のスレーブトランジスタとを有し，
前記第2の複製電流生成回路は，前記高電源と前記第2のトランジスタのドレインとの間に設けられ，ドレインとゲートが接続された複数の第3のマスタトランジスタと，前記複数の第3のマスタトランジスタのゲートとゲートがそれぞれ接続された複数の第3のスレーブトランジスタとを有し，前記複数の第3のマスタトランジスタ，前記複数の第3のスレーブトランジスタはカスコード状に接続され，前記カスコード状に接続された下段の第3のマスタトランジスタのドレインが前記第2のトランジスタのドレインに接続され，前記カスコード状に接続された下段の第3のスレーブトランジスタのドレインが前記接続ノードに接続されたカレントミラー回路。
【０１４８】
(付記５)
付記４において，
前記出力トランジスタ，前記第1，第2のトランジスタは，NMOSトランジスタであり，
前記第1，第3のマスタトランジスタ，前記第1，第3のスレーブトランジスタは，PMOSトランジスタであり，
前記第2のマスタトランジスタ，前記第2のスレーブトランジスタは，NMOSトランジスタであるカレントミラー回路。
【０１４９】
(付記６)
付記１のカレントミラー回路と，
前記高電源と前記出力トランジスタのドレインとの間に設けられたインダクタとを有し，
前記出力トランジスタのゲートに入力信号を印加する増幅回路。
【０１５０】
(付記７)
ソースが高電源に接続されドレインが出力端子に接続された出力トランジスタと，
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第4のトランジスタと，
前記第4のトランジスタのドレインと低電源との間に設けられ，ドレインとゲートが接続された第3のトランジスタと，
前記第3のトランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと，前記高電源と前記第1のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と，
前記第3のトランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと，前記高電源と前記第2のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と，
前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路と，
前記第1の複製電流生成回路と前記低電源との間に設けられ，基準電流を生成する基準電流生成回路と，
前記第1の複製電流生成回路と前記基準電流生成回路との接続ノードと前記低電源との間に設けられ，前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路とを有し，
前記出力トランジスタのゲートと前記第4のトランジスタのゲートと前記接続ノードとが接続されているカレントミラー回路。
【０１５１】
(付記８)
付記７において，
前記第2の電圧は，前記第1の電圧のk倍であり，
前記第1の比率は，k/(k-1)であり，
前記第2の比率は，1/(k-1)であるカレントミラー回路。
【０１５２】
(付記９)
付記８において，
前記第1の複製電流生成回路は，前記第1のドレイン電圧生成回路を有し，前記第1のドレイン電流を前記第1の比率で複製して前記第1の複製電流を生成する第1のカレントミラー回路を有し，
前記第2の複製電流生成回路は，前記第2のドレイン電圧生成回路を有し，前記第2のドレイン電流を第3の比率で複製した第3の複製電流を生成する第2のカレントミラー回路と，前記第3の複製電流を第4の比率で複製して前記第2の複製電流を生成する第3のカレントミラー回路を有するカレントミラー回路。
【０１５３】
(付記１０)
付記８において，
前記第1の複製電流生成回路は，前記高電源と前記第1のトランジスタのドレインとの間に設けられ，ドレインとゲートが接続された第1のマスタトランジスタと，前記第1のマスタトランジスタ とゲートおよびソースがそれぞれ共通に接続され，ドレインが前記接続ノードに接続された第1のスレーブトランジスタを有し，
前記第2の複製電流生成回路は，前記高電源と前記第2のトランジスタのドレインとの間に設けられ，ドレインとゲートが接続された複数の第2のマスタトランジスタと，前記複数の第2のマスタトランジスタのゲートとゲートがそれぞれ接続された複数の第2のスレーブトランジスタと，さらに，前記複数のスレーブトランジスタと前記低電源との間に設けられ，ドレインとゲートとが接続された第3のマスタトランジスタと，前記第3のマスタトランジスタとゲートおよびソースがそれぞれ共通に接続された第3のスレーブトランジスタとを有し，前記複数の第2のマスタトランジスタ，前記複数の第2のスレーブトランジスタはカスコード状に接続され，前記カスコード状に接続された下段の第2のマスタトランジスタのドレインは前記第2のトランジスタのドレインに接続され，前記カスコード状に接続された下段の第2のスレーブトランジスタのドレインは前記第3のマスタトランジスタのドレインに接続され，前記第3のスレーブトランジスタのドレインは前記接続ノードに接続されたカレントミラー回路。
【０１５４】
(付記１１)
付記１０において，
前記出力トランジスタ，第4のトランジスタは，PMOSトランジスタであり，
前記第1〜第3のトランジスタは，NMOSトランジスタであり，
前記第1，第2のマスタトランジスタ，前記第1，第2のスレーブトランジスタは，PMOSトランジスタであり，
前記第3のマスタトランジスタ，前記第3のスレーブトランジスタは，NMOSトランジスタであるカレントミラー回路。
【０１５５】
(付記１２)
付記９において，
さらに，前記出力端子と前記低電源との間に設けられ，ドレインとゲートが接続された第4のマスタトランジスタと，前記高電源と前記低電源との間に設けられ，前記第４のマスタトランジスタとゲートおよびソースがそれぞれ共通に接続された第4のスレーブトランジスタとを有する第4のカレントミラー回路を有するカレントミラー回路。
【０１５６】
(付記１３)
付記１２のカレントミラー回路と，
前記高電源と前記第4のスレーブトランジスタのドレインとの間に設けられたインダクタとを有し，
前記第4のスレーブトランジスタのゲートに入力信号を印加する増幅回路。
【符号の説明】
【０１５７】
1，3，5，11…カレントミラー回路，2，4，10，13…増幅回路，M1〜M4…トランジスタ，REF…基準電流生成回路，Ｅx…出力端子，R，RREF…抵抗，C…キャパシタ，L…インダクタ，M10，M41…出力トランジスタ，M11，M45…第1のトランジスタ，M12，M44…第2のトランジスタ， M43…第3のトランジスタ，M42…第4のトランジスタ，D1，D11…第1のドレイン電圧生成回路，D2，D12…第2のドレイン電圧生成回路，C1，C11…第1の回路，C2，C12…第2の回路，J1，J11…第1の複製電流生成回路，J2，J12…第2の複製電流生成回路，Q1，Q11…接続ノードCM1，CM11…第1のカレントミラー回路，CM2，CM12…第2のカレントミラー回路，CM3，CM13…第3のカレントミラー回路，CM4…第4のカレントミラー回路，M21，M51…第1のマスタトランジスタ，M22，M52…第1のスレーブトランジスタ，M23，M53，M54…第2のマスタトランジスタ，M24 ，M55，M56…第2のスレーブトランジスタ，M25，M26，M57 …第3のマスタトランジスタ，M27，M28，M58…第3のスレーブトランジスタ，M31〜M33…トランジスタ，AMP…アンプ，BGR…バンドギャップリファレンス回路。
【特許請求の範囲】
【請求項１】
ソースが低電源に接続されドレインが出力端子に接続された出力トランジスタと，
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと，高電源と前記第1のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と，
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと，前記高電源と前記第2のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と，
基準電流を生成する基準電流生成回路と，
前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路と，
前記基準電流と前記第2の複製電流が流入する接続ノードと前記低電源との間に設けられ，前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路とを有し，
前記出力トランジスタのゲートと前記第1，第2のトランジスタのゲートと前記接続ノードとが接続されているカレントミラー回路。
【請求項２】
請求項１において，
前記第2の電圧は，前記第1の電圧のk倍であり，
前記第1の比率は，k/（k-1）であり，
前記第2の比率は，1/（k-1）であるカレントミラー回路。
【請求項３】
請求項２において，
前記第1の複製電流生成回路は，前記第1のドレイン電圧生成回路を有し，前記第1のドレイン電流を第3の比率で複製した第3の複製電流を生成する第1のカレントミラー回路と，前記第3の複製電流を第4の比率で複製して前記第1の複製電流を生成する第2のカレントミラー回路とを有し，
前記第2の複製電流生成回路は，前記第2のドレイン電圧生成回路を有し，前記第2のドレイン電流を前記第2の比率で複製して前記第2の複製電流を生成する第3のカレントミラー回路を有するカレントミラー回路。
【請求項４】
請求項１のカレントミラー回路と，
前記高電源と前記出力トランジスタのドレインとの間に設けられたインダクタとを有し，
前記出力トランジスタのゲートに入力信号を印加する増幅回路。
【請求項５】
ソースが高電源に接続されドレインが出力端子に接続された出力トランジスタと，
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第4のトランジスタと，
前記第4のトランジスタのドレインと低電源との間に設けられ，ドレインとゲートが接続された第3のトランジスタと，
前記第3のトランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと，前記高電源と前記第1のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と，
前記第3のトランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと，前記高電源と前記第2のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と，
前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路と，
前記第1の複製電流生成回路と前記低電源との間に設けられ，基準電流を生成する基準電流生成回路と，
前記第1の複製電流生成回路と前記基準電流生成回路との接続ノードと前記低電源との間に設けられ，前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路とを有し，
前記出力トランジスタのゲートと前記第4のトランジスタのゲートと前記接続ノードとが接続されているカレントミラー回路。
【請求項６】
請求項５において，
前記第2の電圧は，前記第1の電圧のk倍であり，
前記第1の比率は，k/（k-1）であり，
前記第2の比率は，1/（k-1）であるカレントミラー回路。
【請求項７】
請求項６において，
前記第1の複製電流生成回路は，前記第1のドレイン電圧生成回路を有し，前記第1のドレイン電流を前記第1の比率で複製して前記第1の複製電流を生成する第1のカレントミラー回路を有し，
前記第2の複製電流生成回路は，前記第2のドレイン電圧生成回路を有し，前記第2のドレイン電流を第3の比率で複製した第3の複製電流を生成する第2のカレントミラー回路と，前記第3の複製電流を第4の比率で複製して前記第2の複製電流を生成する第3のカレントミラー回路を有するカレントミラー回路。
【請求項８】
請求項６において，
さらに，前記出力端子と前記低電源との間に設けられ，ドレインとゲートが接続された第4のマスタトランジスタと，前記高電源と前記低電源との間に設けられ，前記第４のマスタトランジスタ とゲートおよびソースがそれぞれ共通に接続された第4のスレーブトランジスタとを有する第4のカレントミラー回路を有するカレントミラー回路。
【請求項９】
請求項８のカレントミラー回路と，
前記高電源と前記第4のスレーブトランジスタのドレインとの間に設けられたインダクタとを有し，
前記第4のスレーブトランジスタのゲートに入力信号を印加する増幅回路。
【請求項１】
ソースが低電源に接続されドレインが出力端子に接続された出力トランジスタと，
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと，高電源と前記第1のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と，
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと，前記高電源と前記第2のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と，
基準電流を生成する基準電流生成回路と，
前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路と，
前記基準電流と前記第2の複製電流が流入する接続ノードと前記低電源との間に設けられ，前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路とを有し，
前記出力トランジスタのゲートと前記第1，第2のトランジスタのゲートと前記接続ノードとが接続されているカレントミラー回路。
【請求項２】
請求項１において，
前記第2の電圧は，前記第1の電圧のk倍であり，
前記第1の比率は，k/（k-1）であり，
前記第2の比率は，1/（k-1）であるカレントミラー回路。
【請求項３】
請求項２において，
前記第1の複製電流生成回路は，前記第1のドレイン電圧生成回路を有し，前記第1のドレイン電流を第3の比率で複製した第3の複製電流を生成する第1のカレントミラー回路と，前記第3の複製電流を第4の比率で複製して前記第1の複製電流を生成する第2のカレントミラー回路とを有し，
前記第2の複製電流生成回路は，前記第2のドレイン電圧生成回路を有し，前記第2のドレイン電流を前記第2の比率で複製して前記第2の複製電流を生成する第3のカレントミラー回路を有するカレントミラー回路。
【請求項４】
請求項１のカレントミラー回路と，
前記高電源と前記出力トランジスタのドレインとの間に設けられたインダクタとを有し，
前記出力トランジスタのゲートに入力信号を印加する増幅回路。
【請求項５】
ソースが高電源に接続されドレインが出力端子に接続された出力トランジスタと，
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第4のトランジスタと，
前記第4のトランジスタのドレインと低電源との間に設けられ，ドレインとゲートが接続された第3のトランジスタと，
前記第3のトランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと，前記高電源と前記第1のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と，
前記第3のトランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと，前記高電源と前記第2のトランジスタのドレインとの間に設けられ，前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と，
前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路と，
前記第1の複製電流生成回路と前記低電源との間に設けられ，基準電流を生成する基準電流生成回路と，
前記第1の複製電流生成回路と前記基準電流生成回路との接続ノードと前記低電源との間に設けられ，前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路とを有し，
前記出力トランジスタのゲートと前記第4のトランジスタのゲートと前記接続ノードとが接続されているカレントミラー回路。
【請求項６】
請求項５において，
前記第2の電圧は，前記第1の電圧のk倍であり，
前記第1の比率は，k/（k-1）であり，
前記第2の比率は，1/（k-1）であるカレントミラー回路。
【請求項７】
請求項６において，
前記第1の複製電流生成回路は，前記第1のドレイン電圧生成回路を有し，前記第1のドレイン電流を前記第1の比率で複製して前記第1の複製電流を生成する第1のカレントミラー回路を有し，
前記第2の複製電流生成回路は，前記第2のドレイン電圧生成回路を有し，前記第2のドレイン電流を第3の比率で複製した第3の複製電流を生成する第2のカレントミラー回路と，前記第3の複製電流を第4の比率で複製して前記第2の複製電流を生成する第3のカレントミラー回路を有するカレントミラー回路。
【請求項８】
請求項６において，
さらに，前記出力端子と前記低電源との間に設けられ，ドレインとゲートが接続された第4のマスタトランジスタと，前記高電源と前記低電源との間に設けられ，前記第４のマスタトランジスタ とゲートおよびソースがそれぞれ共通に接続された第4のスレーブトランジスタとを有する第4のカレントミラー回路を有するカレントミラー回路。
【請求項９】
請求項８のカレントミラー回路と，
前記高電源と前記第4のスレーブトランジスタのドレインとの間に設けられたインダクタとを有し，
前記第4のスレーブトランジスタのゲートに入力信号を印加する増幅回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−１９４７３３（Ｐ２０１２−１９４７３３Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１１−５７５７０（Ｐ２０１１−５７５７０）
【出願日】平成２３年３月１６日（２０１１．３．１６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２３年３月１６日（２０１１．３．１６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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