バンドギャップ型基準電圧発生回路
【課題】任意の出力電圧を供給する基準電圧発生回路を提供する。
【解決手段】MOSトランジスタM1、M2は第1のカレントミラーを構成する。MOSトランジスタM2、M3は第2のカレントミラーを構成する。MOSトランジスタM3のドレインは、抵抗R4を介して接地に接続される。MOSトランジスタM4、M5は第3のカレントミラーを構成する。MOSトランジスタM4のドレインは抵抗R1を介してBIPトランジスタQ1に接続され、MOSトランジスタM5のドレインはBIPトランジスタQ2〜QK+1に接続される。BIPトランジスタQ1のベ−スはMOSトランジスタM5と抵抗R1の接続点に接続される。前記接続点は抵抗R2を介して接地に接続される。BIPトランジスタQ2〜QK+1のベ−スはBIPトランジスタQ1に接続される。MOSトランジスタM5とBIPトランジスタQ2〜QK+1の接続点は抵抗R3を介して接地へ接続される。
【解決手段】MOSトランジスタM1、M2は第1のカレントミラーを構成する。MOSトランジスタM2、M3は第2のカレントミラーを構成する。MOSトランジスタM3のドレインは、抵抗R4を介して接地に接続される。MOSトランジスタM4、M5は第3のカレントミラーを構成する。MOSトランジスタM4のドレインは抵抗R1を介してBIPトランジスタQ1に接続され、MOSトランジスタM5のドレインはBIPトランジスタQ2〜QK+1に接続される。BIPトランジスタQ1のベ−スはMOSトランジスタM5と抵抗R1の接続点に接続される。前記接続点は抵抗R2を介して接地に接続される。BIPトランジスタQ2〜QK+1のベ−スはBIPトランジスタQ1に接続される。MOSトランジスタM5とBIPトランジスタQ2〜QK+1の接続点は抵抗R3を介して接地へ接続される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、温度依存性を補償したバンドギャップ型基準電圧発生回路に関する。
【背景技術】
【0002】
半導体集積回路によく用いられる基準電圧発生回路として、バンドギャップ電圧(半導体の固有電圧で、シリコンの場合は約1.2V)を利用したバンドギャップ型基準電圧発生回路が知られている。(例えば、特許文献1)このような従来のバンドギャップ型基準電圧発生回路について図2を参照しながら説明する。
【0003】
電源電圧Vddに接続された同一サイズのPチャネル型MOSトランジスタM1、M2はミラー接続されてカレントミラー回路を構成している。このカレントミラー回路の出力側Pチャネル型MOSトランジスタM1のドレインは直列接続された抵抗R1、R2を介してNPN型BIPトランジスタQ1(バイポーラトランジスタ)のコレクタに接続され、NPN型BIPトランジスタQ1のエミッタは接地電圧に接続されると共に、そのベ−スは前記抵抗R1、R2の接続点に接続される。
【0004】
一方前記カレントミラー回路のPチャネル型MOSトランジスタM2のドレインは、エミッタ、ベース、コレクタがそれぞれ共通接続されたK個のNPN型BIPトランジスタQ2〜QK+1のコレクタ側に接続され、該NPN型BIPトランジスタQ2〜QK+1のエミッタ側は接地電圧に接続されると共に、そのベ−ス側は前記NPN型BIPトランジスタQ1のコレクタに接続される。基準電圧Vrefは、前記Pチャネル型MOSトランジスタQ1のドレインから出力される。但し、NPN型BIPトランジスタQ1、Q2〜QK+1は全て同一サイズとする。
【0005】
上述した構成に基づくバンドギャップ型基準電圧発生回路において、いまカレントミラー回路から流れる電流をI、NPN型BIPトランジスタQ1のベ−ス・エミッタ間電圧をVBE1、NPN型BIPトランジスタQ2〜QK+1のベ−ス・エミッタ間電圧をVBE2、直列接続された抵抗R1、R2の抵抗値をそれぞれR1、R2とすると、VBE1は
VBE1=VBE2+R2・I ・・・(1)
となり、(1)式をIについて解くと、
I=(VBE1−VBE2)/R2 ・・・(2)
となる。一方、NPN型BIPトランジスタQ1、Q2〜QK+1に流れるべ−ス電流を無視した条件において発生される基準電圧Vrefは
Vref=VBE1+R1・I ・・・(3)
となり、(3)式に(2)式を代入すると
Vref=VBE1+(R1/R2)・(VBE1−VBE2) ・・・(4)
となる。
【0006】
また、NPN型BIPトランジスタQ1、Q2〜QK+1は同一サイズであるので、それぞれのエミッタ電流をIE1、IE2とすると、
IE1=K・IE2 ・・・(5)
と表すことができる。一方、VBE1、VBE2はそれぞれ
VBE1=(kT/q)・ln(IE1/IS) ・・・(6)
VBE2=(kT/q)・ln(IE2/IS) ・・・(7)
で与えられることが知られている。ここで、kはボルツマン定数、Tは絶対温度、qは電子の電荷、ISはNPN型BIPトランジスタQ1及びQ2の飽和電流である。
【0007】
上記(5)、(6)、(7)式を(4)式に代入することにより
Vref=VBE1+(R1/R2)・(kT/q)・ln(K) ・・・(8)
を得ることができる。
【0008】
上記(8)式によると、この回路では、NPN型BIPトランジスタQ1のべ−ス・エミッタ間に生ずる電圧VBE1の有する温度係数を(R1/R2)・(kT/q)・ln(K)の温度係数で相殺することにより温度依存性を零としている。具体的には、BIPトランジスタのベース・エミッタ電圧の温度係数は約−2.0〔mV/℃〕であるので、(R2/R1)・(kT/q)・ln(K)の温度係数を+2.0〔mV/℃〕となるように、R1、R2及びKの値を設定する。
【特許文献1】特開平6−75649号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
しかしながら、上記のようなバンドギャップ型基準電圧発生回路では温度補償後の出力電圧が1.2V付近となり自由度が無く、1.2V以外の基準電圧を必要とする回路に適用することが困難であった。
【課題を解決するための手段】
【0010】
本発明のバンドギャップ型基準電圧発生回路は、第1及び第2のMOSトランジスから成る第1のカレントミラー回路と、前記第2のMOSトランジスタ及び第3のMOSトランジスタから成る第2のカレントミラー回路と、第4及び第5のMOSトランジスから成り、前記第1のカレントミラー回路の電流経路に接続された第3のカレントミラー回路と、前記第4のMOSトランジスタのドレインに第1の抵抗を介してコレクタが接続され、ベースが前記第4のMOSトランジスタのドレインに接続された第1のBIPトランジスタと、前記第4のMOSトランジスタのドレインと接地電圧との間に接続された第2の抵抗と、前記第5のMOSトランジスタのドレインにコレクタが接続され、ベースが前記第1のBIPトランジスタのコレクタに接続され、前記第1のBIPトランジスタのK倍のエミッタ面積を有する第2のBIPトランジスタと、前記第5のMOSトランジスタのドレインと接地電圧との間に接続された第3の抵抗と、前記第3のMOSトランジスタのドレインと接地電圧との間に接続された第4の抵抗とを備え、前記第3のMOSトランジスタのドレインから基準電圧を得ることを特徴とするものである。
【発明の効果】
【0011】
本発明のバンドギャップ型基準電圧発生回路によれば、出力基準電圧を抵抗比により任意に決定することができ、製造プロセスばらつきによる影響がなく、特に、出力基準電圧を1.2V以下に小さくできるので、低電圧で動作する回路ための基準電圧発生回路として好適である。
【発明を実施するための最良の形態】
【0012】
以下、本発明の実施形態に係るバンドギャップ型基準電圧発生回路について、図面を参照しながら説明する。図1は本発明の実施形態に係るバンドギャップ型基準電圧発生回路を示す回路図である。
【0013】
電源電圧Vddに接続された同一サイズのPチャネル型MOSトランジスタM1、M2はミラー接続されて第1のカレントミラー回路を構成している。即ち、Pチャネル型MOSトランジスタM1、M2のソースは電源電圧Vddに接続され、それらのゲートは共通接続されている。また、Pチャネル型MOSトランジスタM2のゲートとドレインは短絡されている。
【0014】
また、Pチャネル型MOSトランジスタM2はこれと同一サイズのPチャネル型MOSトランジスタM3とミラー接続されて第2のカレントミラーを構成している。即ち、Pチャネル型MOSトランジスタM3のソースは電源電圧Vddに接続され、そのゲートはPチャネル型MOSトランジスタM2のゲートに接続されている。そして、Pチャネル型MOSトランジスタM3のドレインは、抵抗R4を介して接地電圧へと接続され、そのドレインから基準電圧Vrefが出力される。
【0015】
第1のカレントミラー回路のPチャネル型MOSトランジスタM1、M2のドレインにソースが接続された同一サイズのNチャネル型MOSトランジスタM4、M5もミラー接続されて第3のカレントミラー回路を構成している。即ち、Pチャネル型MOSトランジスタM4、M5のゲートは共通接続されている。また、Pチャネル型MOSトランジスタM4のゲートとドレインは短絡されている。第1乃至第3のカレントミラー回路に流れる電流は全て同じである。
【0016】
Nチャネル型MOSトランジスタM4のドレインは抵抗R1を介してNPN型BIPトランジスタQ1のコレクタに接続され、Nチャネル型MOSトランジスタM5のドレインはエミッタ、ベース、コレクタがそれぞれ共通接続されたK個(Kは自然数)のNPN型BIPトランジスタQ2〜QK+1のコレクタに接続されている。
【0017】
また、NPN型BIPトランジスタQ1のエミッタは接地電圧に接続されると共に、そのベ−スはNチャネル型MOSトランジスタM5と抵抗R1の接続点(Nチャネル型MOSトランジスタM4のドレイン)に接続されている。また、前記接続点は抵抗R2を介して接地電圧へと接続されている。一方、K個のNPN型BIPトランジスタQ2〜QK+1のエミッタは接地電圧に接続されると共にそのベ−スはNPN型BIPトランジスタQ1のコレクタに接続されている。また、Nチャネル型MOSトランジスタM5とK個のNPN型BIPトランジスタQ2〜QK+1の接続点(Nチャネル型MOSトランジスタM5のドレイン)は抵抗R3を介して接地電圧へと接続されている。
【0018】
但し、NPN型BIPトランジスタQ1、Q2〜QK+1は全て同一サイズとする。即ちK個のNPN型BIPトランジスタQ2〜QK+1を1つのBIPトランジスタと見ると、NPN型BIPトランジスタQ1のK倍のエミッタ面積を有することになる。また、抵抗R2及びR3は同じ抵抗値を有している。また、抵抗R1、R2、R3、R4は好ましくは同じ抵抗材料(例えば、ポリシリコン)から構成されている。
【0019】
上述の構成において、第1、第2および第3のカレントミラー回路から流れる電流をI、NPN型BIPトランジスタQ1のベ−ス・エミッタ間電圧をVBE1、NPN型BIPトランジスタQ2〜QK+1のベ−ス・エミッタ間電圧をVBE2、抵抗R1、R2、R3、R4の抵抗値をそれぞれR1、R2、R3、R4とする。また、Nチャネル型MOSトランジスタM4、M5で構成される第2のカレントミラー回路によりNチャネル型MOSトランジスタM4、M5のドレイン電圧値が等しくなることと、抵抗R2及びR3は同じ抵抗値を有することから、NPN型BIPトランジスタQ1とQ2〜QK+1のコレクタに流れる電流が等しくなり、同様に抵抗R2とR3に流れる電流も等しくなることより、BIPトランジスタに流れる電流をI1、抵抗に流れる電流をI2とする。
【0020】
以上より、抵抗R1に着目すると、VBE1、VBE2は
VBE1−VBE2=R1・I1
=R1(I−I2)
=R1(I−VBE1/R2) ・・・(9)
の関係で表すことができ、Iは
I=Vref/R4 ・・・(10)
となる。(10)式に(9)式を代入し、VREFについて解くと、
Vref=(R4/R2)・(VBE1+(R2/R1)・(VBE1−VBE2)) ・・・(11)
となる。
【0021】
また、前述従来例と同じく、NPN型BIPトランジスタQ1、Q2〜QK+1は同一サイズであるので、それぞれのエミッタ電流をIE1、IE2に対し、(5)、(6)、(7)式が同様に成立する。ただし、NPN型BIPトランジスタQ1、Q2〜QK+1のベース電流は無視している。
【0022】
以上の式を(11)に代入することにより、
Vref=(R4/R2)・[VBE1+(R2/R1)・(kT/q)・ln(K)] ・・・(12)
を得られる。
【0023】
上記(12)式によると、この回路では、従来例と同じくNPN型BIPトランジスタQ1のべ−ス・エミッタ間に生ずる電圧VBE1の有する温度係数をR1/R2・(kT/q)・ln(K)の温度係数で相殺することにより温度依存性を零にすることができ、且つ出力電圧Vrefは抵抗比R4/R2により決定されるため、基準電圧Vrefを任意に設定することができる。特に、抵抗R1、R2、R3、R4を同じ抵抗材料で構成することで製造プロセスのばらつきによる基準電圧Vrefへの影響を無くすことができる。
【0024】
また、電源電圧Vddの投入時にはMOSトランジスタのゲート電位が不確定であり、回路が起動しないおそれがあるため、スタートアップ回路STを設けている。このスタートアップ回路STは、電源電圧Vddと接地電圧の間に接続された第5の抵抗と第1のダイオードD1及び第2のダイオードD2、第1及び第2のダイオードD1、D2の接続点に接続された第3のダイオードD3から構成され、第3のダイオードD3のカソードがPチャネル型MOSトランジスタM1のドレインに接続されている。
【0025】
なお、実施形態では、NPN型BIPトランジスタを用いた回路構成例を示しているが、PNP型BIPトランジスタを用いても、本発明のバンドギャップ型基準電圧発生回路を構成することができる。
【図面の簡単な説明】
【0026】
【図1】本発明の実施形態に係るバンドギャップ型基準電圧発生回路を示す回路図である。
【図2】従来のバンドギャップ型基準電圧発生回路を示す回路図である。
【符号の説明】
【0027】
M1〜M3 Pチャネル型MOSトランジスタ
M4、M5 Nチャネル型MOSトランジスタ
Q1〜QK+1 NPN型BIPトランジスタ
R1〜R4 抵抗
VREF 出力電圧
Vdd 電源電圧
【技術分野】
【0001】
本発明は、温度依存性を補償したバンドギャップ型基準電圧発生回路に関する。
【背景技術】
【0002】
半導体集積回路によく用いられる基準電圧発生回路として、バンドギャップ電圧(半導体の固有電圧で、シリコンの場合は約1.2V)を利用したバンドギャップ型基準電圧発生回路が知られている。(例えば、特許文献1)このような従来のバンドギャップ型基準電圧発生回路について図2を参照しながら説明する。
【0003】
電源電圧Vddに接続された同一サイズのPチャネル型MOSトランジスタM1、M2はミラー接続されてカレントミラー回路を構成している。このカレントミラー回路の出力側Pチャネル型MOSトランジスタM1のドレインは直列接続された抵抗R1、R2を介してNPN型BIPトランジスタQ1(バイポーラトランジスタ)のコレクタに接続され、NPN型BIPトランジスタQ1のエミッタは接地電圧に接続されると共に、そのベ−スは前記抵抗R1、R2の接続点に接続される。
【0004】
一方前記カレントミラー回路のPチャネル型MOSトランジスタM2のドレインは、エミッタ、ベース、コレクタがそれぞれ共通接続されたK個のNPN型BIPトランジスタQ2〜QK+1のコレクタ側に接続され、該NPN型BIPトランジスタQ2〜QK+1のエミッタ側は接地電圧に接続されると共に、そのベ−ス側は前記NPN型BIPトランジスタQ1のコレクタに接続される。基準電圧Vrefは、前記Pチャネル型MOSトランジスタQ1のドレインから出力される。但し、NPN型BIPトランジスタQ1、Q2〜QK+1は全て同一サイズとする。
【0005】
上述した構成に基づくバンドギャップ型基準電圧発生回路において、いまカレントミラー回路から流れる電流をI、NPN型BIPトランジスタQ1のベ−ス・エミッタ間電圧をVBE1、NPN型BIPトランジスタQ2〜QK+1のベ−ス・エミッタ間電圧をVBE2、直列接続された抵抗R1、R2の抵抗値をそれぞれR1、R2とすると、VBE1は
VBE1=VBE2+R2・I ・・・(1)
となり、(1)式をIについて解くと、
I=(VBE1−VBE2)/R2 ・・・(2)
となる。一方、NPN型BIPトランジスタQ1、Q2〜QK+1に流れるべ−ス電流を無視した条件において発生される基準電圧Vrefは
Vref=VBE1+R1・I ・・・(3)
となり、(3)式に(2)式を代入すると
Vref=VBE1+(R1/R2)・(VBE1−VBE2) ・・・(4)
となる。
【0006】
また、NPN型BIPトランジスタQ1、Q2〜QK+1は同一サイズであるので、それぞれのエミッタ電流をIE1、IE2とすると、
IE1=K・IE2 ・・・(5)
と表すことができる。一方、VBE1、VBE2はそれぞれ
VBE1=(kT/q)・ln(IE1/IS) ・・・(6)
VBE2=(kT/q)・ln(IE2/IS) ・・・(7)
で与えられることが知られている。ここで、kはボルツマン定数、Tは絶対温度、qは電子の電荷、ISはNPN型BIPトランジスタQ1及びQ2の飽和電流である。
【0007】
上記(5)、(6)、(7)式を(4)式に代入することにより
Vref=VBE1+(R1/R2)・(kT/q)・ln(K) ・・・(8)
を得ることができる。
【0008】
上記(8)式によると、この回路では、NPN型BIPトランジスタQ1のべ−ス・エミッタ間に生ずる電圧VBE1の有する温度係数を(R1/R2)・(kT/q)・ln(K)の温度係数で相殺することにより温度依存性を零としている。具体的には、BIPトランジスタのベース・エミッタ電圧の温度係数は約−2.0〔mV/℃〕であるので、(R2/R1)・(kT/q)・ln(K)の温度係数を+2.0〔mV/℃〕となるように、R1、R2及びKの値を設定する。
【特許文献1】特開平6−75649号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
しかしながら、上記のようなバンドギャップ型基準電圧発生回路では温度補償後の出力電圧が1.2V付近となり自由度が無く、1.2V以外の基準電圧を必要とする回路に適用することが困難であった。
【課題を解決するための手段】
【0010】
本発明のバンドギャップ型基準電圧発生回路は、第1及び第2のMOSトランジスから成る第1のカレントミラー回路と、前記第2のMOSトランジスタ及び第3のMOSトランジスタから成る第2のカレントミラー回路と、第4及び第5のMOSトランジスから成り、前記第1のカレントミラー回路の電流経路に接続された第3のカレントミラー回路と、前記第4のMOSトランジスタのドレインに第1の抵抗を介してコレクタが接続され、ベースが前記第4のMOSトランジスタのドレインに接続された第1のBIPトランジスタと、前記第4のMOSトランジスタのドレインと接地電圧との間に接続された第2の抵抗と、前記第5のMOSトランジスタのドレインにコレクタが接続され、ベースが前記第1のBIPトランジスタのコレクタに接続され、前記第1のBIPトランジスタのK倍のエミッタ面積を有する第2のBIPトランジスタと、前記第5のMOSトランジスタのドレインと接地電圧との間に接続された第3の抵抗と、前記第3のMOSトランジスタのドレインと接地電圧との間に接続された第4の抵抗とを備え、前記第3のMOSトランジスタのドレインから基準電圧を得ることを特徴とするものである。
【発明の効果】
【0011】
本発明のバンドギャップ型基準電圧発生回路によれば、出力基準電圧を抵抗比により任意に決定することができ、製造プロセスばらつきによる影響がなく、特に、出力基準電圧を1.2V以下に小さくできるので、低電圧で動作する回路ための基準電圧発生回路として好適である。
【発明を実施するための最良の形態】
【0012】
以下、本発明の実施形態に係るバンドギャップ型基準電圧発生回路について、図面を参照しながら説明する。図1は本発明の実施形態に係るバンドギャップ型基準電圧発生回路を示す回路図である。
【0013】
電源電圧Vddに接続された同一サイズのPチャネル型MOSトランジスタM1、M2はミラー接続されて第1のカレントミラー回路を構成している。即ち、Pチャネル型MOSトランジスタM1、M2のソースは電源電圧Vddに接続され、それらのゲートは共通接続されている。また、Pチャネル型MOSトランジスタM2のゲートとドレインは短絡されている。
【0014】
また、Pチャネル型MOSトランジスタM2はこれと同一サイズのPチャネル型MOSトランジスタM3とミラー接続されて第2のカレントミラーを構成している。即ち、Pチャネル型MOSトランジスタM3のソースは電源電圧Vddに接続され、そのゲートはPチャネル型MOSトランジスタM2のゲートに接続されている。そして、Pチャネル型MOSトランジスタM3のドレインは、抵抗R4を介して接地電圧へと接続され、そのドレインから基準電圧Vrefが出力される。
【0015】
第1のカレントミラー回路のPチャネル型MOSトランジスタM1、M2のドレインにソースが接続された同一サイズのNチャネル型MOSトランジスタM4、M5もミラー接続されて第3のカレントミラー回路を構成している。即ち、Pチャネル型MOSトランジスタM4、M5のゲートは共通接続されている。また、Pチャネル型MOSトランジスタM4のゲートとドレインは短絡されている。第1乃至第3のカレントミラー回路に流れる電流は全て同じである。
【0016】
Nチャネル型MOSトランジスタM4のドレインは抵抗R1を介してNPN型BIPトランジスタQ1のコレクタに接続され、Nチャネル型MOSトランジスタM5のドレインはエミッタ、ベース、コレクタがそれぞれ共通接続されたK個(Kは自然数)のNPN型BIPトランジスタQ2〜QK+1のコレクタに接続されている。
【0017】
また、NPN型BIPトランジスタQ1のエミッタは接地電圧に接続されると共に、そのベ−スはNチャネル型MOSトランジスタM5と抵抗R1の接続点(Nチャネル型MOSトランジスタM4のドレイン)に接続されている。また、前記接続点は抵抗R2を介して接地電圧へと接続されている。一方、K個のNPN型BIPトランジスタQ2〜QK+1のエミッタは接地電圧に接続されると共にそのベ−スはNPN型BIPトランジスタQ1のコレクタに接続されている。また、Nチャネル型MOSトランジスタM5とK個のNPN型BIPトランジスタQ2〜QK+1の接続点(Nチャネル型MOSトランジスタM5のドレイン)は抵抗R3を介して接地電圧へと接続されている。
【0018】
但し、NPN型BIPトランジスタQ1、Q2〜QK+1は全て同一サイズとする。即ちK個のNPN型BIPトランジスタQ2〜QK+1を1つのBIPトランジスタと見ると、NPN型BIPトランジスタQ1のK倍のエミッタ面積を有することになる。また、抵抗R2及びR3は同じ抵抗値を有している。また、抵抗R1、R2、R3、R4は好ましくは同じ抵抗材料(例えば、ポリシリコン)から構成されている。
【0019】
上述の構成において、第1、第2および第3のカレントミラー回路から流れる電流をI、NPN型BIPトランジスタQ1のベ−ス・エミッタ間電圧をVBE1、NPN型BIPトランジスタQ2〜QK+1のベ−ス・エミッタ間電圧をVBE2、抵抗R1、R2、R3、R4の抵抗値をそれぞれR1、R2、R3、R4とする。また、Nチャネル型MOSトランジスタM4、M5で構成される第2のカレントミラー回路によりNチャネル型MOSトランジスタM4、M5のドレイン電圧値が等しくなることと、抵抗R2及びR3は同じ抵抗値を有することから、NPN型BIPトランジスタQ1とQ2〜QK+1のコレクタに流れる電流が等しくなり、同様に抵抗R2とR3に流れる電流も等しくなることより、BIPトランジスタに流れる電流をI1、抵抗に流れる電流をI2とする。
【0020】
以上より、抵抗R1に着目すると、VBE1、VBE2は
VBE1−VBE2=R1・I1
=R1(I−I2)
=R1(I−VBE1/R2) ・・・(9)
の関係で表すことができ、Iは
I=Vref/R4 ・・・(10)
となる。(10)式に(9)式を代入し、VREFについて解くと、
Vref=(R4/R2)・(VBE1+(R2/R1)・(VBE1−VBE2)) ・・・(11)
となる。
【0021】
また、前述従来例と同じく、NPN型BIPトランジスタQ1、Q2〜QK+1は同一サイズであるので、それぞれのエミッタ電流をIE1、IE2に対し、(5)、(6)、(7)式が同様に成立する。ただし、NPN型BIPトランジスタQ1、Q2〜QK+1のベース電流は無視している。
【0022】
以上の式を(11)に代入することにより、
Vref=(R4/R2)・[VBE1+(R2/R1)・(kT/q)・ln(K)] ・・・(12)
を得られる。
【0023】
上記(12)式によると、この回路では、従来例と同じくNPN型BIPトランジスタQ1のべ−ス・エミッタ間に生ずる電圧VBE1の有する温度係数をR1/R2・(kT/q)・ln(K)の温度係数で相殺することにより温度依存性を零にすることができ、且つ出力電圧Vrefは抵抗比R4/R2により決定されるため、基準電圧Vrefを任意に設定することができる。特に、抵抗R1、R2、R3、R4を同じ抵抗材料で構成することで製造プロセスのばらつきによる基準電圧Vrefへの影響を無くすことができる。
【0024】
また、電源電圧Vddの投入時にはMOSトランジスタのゲート電位が不確定であり、回路が起動しないおそれがあるため、スタートアップ回路STを設けている。このスタートアップ回路STは、電源電圧Vddと接地電圧の間に接続された第5の抵抗と第1のダイオードD1及び第2のダイオードD2、第1及び第2のダイオードD1、D2の接続点に接続された第3のダイオードD3から構成され、第3のダイオードD3のカソードがPチャネル型MOSトランジスタM1のドレインに接続されている。
【0025】
なお、実施形態では、NPN型BIPトランジスタを用いた回路構成例を示しているが、PNP型BIPトランジスタを用いても、本発明のバンドギャップ型基準電圧発生回路を構成することができる。
【図面の簡単な説明】
【0026】
【図1】本発明の実施形態に係るバンドギャップ型基準電圧発生回路を示す回路図である。
【図2】従来のバンドギャップ型基準電圧発生回路を示す回路図である。
【符号の説明】
【0027】
M1〜M3 Pチャネル型MOSトランジスタ
M4、M5 Nチャネル型MOSトランジスタ
Q1〜QK+1 NPN型BIPトランジスタ
R1〜R4 抵抗
VREF 出力電圧
Vdd 電源電圧
【特許請求の範囲】
【請求項1】
第1及び第2のMOSトランジスから成る第1のカレントミラー回路と、
前記第2のMOSトランジスタ及び第3のMOSトランジスタから成る第2のカレントミラー回路と、
第4及び第5のMOSトランジスから成り、前記第1のカレントミラー回路の電流経路に接続された第3のカレントミラー回路と、
前記第4のMOSトランジスタのドレインに第1の抵抗を介してコレクタが接続され、ベースが前記第4のMOSトランジスタのドレインに接続された第1のBIPトランジスタと、
前記第4のMOSトランジスタのドレインと接地電圧との間に接続された第2の抵抗と、
前記第5のMOSトランジスタのドレインにコレクタが接続され、ベースが前記第1のBIPトランジスタのコレクタに接続され、前記第1のBIPトランジスタのK倍のエミッタ面積を有する第2のBIPトランジスタと、
前記第5のMOSトランジスタのドレインと接地電圧との間に接続された第3の抵抗と、
前記第3のMOSトランジスタのドレインと接地電圧との間に接続された第4の抵抗とを備え、前記第3のMOSトランジスタのドレインから基準電圧を得ることを特徴とするバンドギャップ型基準電圧発生回路。
【請求項2】
前記第1乃至第5のMOSトランジスのサイズが全て等しいことを特徴とする請求項1に記載のバンドギャップ型基準電圧発生回路。
【請求項3】
前記第2のBIPトランジスタのエミッタ面積が前記第1のBIPトランジスタのエミッタ面積のK倍(Kは自然数)であることを特徴とする請求項1に記載のバンドギャップ型基準電圧発生回路。
【請求項4】
前記第2の抵抗と第3の抵抗の抵抗値が等しいことを特徴とする請求項1に記載のバンドギャップ型基準電圧発生回路。
【請求項5】
前記第1乃至と第4の抵抗が同じ抵抗材料から構成されていることを特徴とする請求項1又は請求項4に記載のバンドギャップ型基準電圧発生回路。
【請求項6】
回路起動用のスタートアップ回路を設けたことを特徴とする請求項1に記載のバンドギャップ型基準電圧発生回路。
【請求項1】
第1及び第2のMOSトランジスから成る第1のカレントミラー回路と、
前記第2のMOSトランジスタ及び第3のMOSトランジスタから成る第2のカレントミラー回路と、
第4及び第5のMOSトランジスから成り、前記第1のカレントミラー回路の電流経路に接続された第3のカレントミラー回路と、
前記第4のMOSトランジスタのドレインに第1の抵抗を介してコレクタが接続され、ベースが前記第4のMOSトランジスタのドレインに接続された第1のBIPトランジスタと、
前記第4のMOSトランジスタのドレインと接地電圧との間に接続された第2の抵抗と、
前記第5のMOSトランジスタのドレインにコレクタが接続され、ベースが前記第1のBIPトランジスタのコレクタに接続され、前記第1のBIPトランジスタのK倍のエミッタ面積を有する第2のBIPトランジスタと、
前記第5のMOSトランジスタのドレインと接地電圧との間に接続された第3の抵抗と、
前記第3のMOSトランジスタのドレインと接地電圧との間に接続された第4の抵抗とを備え、前記第3のMOSトランジスタのドレインから基準電圧を得ることを特徴とするバンドギャップ型基準電圧発生回路。
【請求項2】
前記第1乃至第5のMOSトランジスのサイズが全て等しいことを特徴とする請求項1に記載のバンドギャップ型基準電圧発生回路。
【請求項3】
前記第2のBIPトランジスタのエミッタ面積が前記第1のBIPトランジスタのエミッタ面積のK倍(Kは自然数)であることを特徴とする請求項1に記載のバンドギャップ型基準電圧発生回路。
【請求項4】
前記第2の抵抗と第3の抵抗の抵抗値が等しいことを特徴とする請求項1に記載のバンドギャップ型基準電圧発生回路。
【請求項5】
前記第1乃至と第4の抵抗が同じ抵抗材料から構成されていることを特徴とする請求項1又は請求項4に記載のバンドギャップ型基準電圧発生回路。
【請求項6】
回路起動用のスタートアップ回路を設けたことを特徴とする請求項1に記載のバンドギャップ型基準電圧発生回路。
【図1】
【図2】
【図2】
【公開番号】特開2006−65439(P2006−65439A)
【公開日】平成18年3月9日(2006.3.9)
【国際特許分類】
【出願番号】特願2004−244642(P2004−244642)
【出願日】平成16年8月25日(2004.8.25)
【出願人】(000001889)三洋電機株式会社 (18,308)
【Fターム(参考)】
【公開日】平成18年3月9日(2006.3.9)
【国際特許分類】
【出願日】平成16年8月25日(2004.8.25)
【出願人】(000001889)三洋電機株式会社 (18,308)
【Fターム(参考)】
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