リミッタアンプ回路
【課題】良好な同相雑音耐性が得られ、入力信号に対する高速応答が可能なリミッタアンプ回路を提供する。
【解決手段】リミッタアンプ回路は、正相入力信号VIPと逆相入力信号VINとからなる差動形式の入力信号を増幅する差動増幅器2と、正相入力信号VIPの最大値と逆相入力信号VINの最大値との電圧差に応じた電流を、差動増幅器2の入力段に設けられた差動回路の1対の負荷抵抗24,25から引き抜くオフセット補償回路(AOC回路3)とを有する。
【解決手段】リミッタアンプ回路は、正相入力信号VIPと逆相入力信号VINとからなる差動形式の入力信号を増幅する差動増幅器2と、正相入力信号VIPの最大値と逆相入力信号VINの最大値との電圧差に応じた電流を、差動増幅器2の入力段に設けられた差動回路の1対の負荷抵抗24,25から引き抜くオフセット補償回路(AOC回路3)とを有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、光伝送システムの局側装置に係り、特に宅側装置から受信した信号のオフセットを補償するリミッタアンプ回路に関するものである。
【背景技術】
【0002】
従来より、高速データ伝送を可能とする光伝送システムとして、加入者ごとのデータ信号のパケットを時間多重するパッシブオプティカルネットワーク(Passive Optical Network 、以下PONとする)システムが知られている。図8に、このPONシステムの構成を示す。PONシステムでは、1台の局側装置(OLT)101に複数台の宅側装置(ONU)102−1〜102−nが光カプラ103などのパッシブデバイスを介して接続されている。104は光ファイバである。
【0003】
各宅側装置102−1〜102−nからの上りのパケットデータは、時間多重されて局側装置101に到達するが、このとき局側装置101までの伝送距離が宅側装置ごとに異なるので、局側装置101への到達時の光パワーが宅側装置ごとに異なる。図9に、局側装置101に到達する各宅側装置102−1〜102−nからのパケットデータを示す。図9において、105−1〜105−nは宅側装置102−1〜102−nからのパケットデータ、106−1〜106−nはパケットデータ105−1〜105−nの先頭に付加されたプリアンブルである。
【0004】
このように、PONシステムにおいては、宅側装置ごとに伝送距離が異なるため、局側装置101において受信レベルの異なる光信号を受信する必要がある。つまり、局側装置101の受信回路では、この受信レベルの差を補償して、識別器が識別再生可能な一定レベルの信号を生成する必要がある。
【0005】
受信信号のレベル差を補償する手段として、受信信号のレベルを検出して増幅器の利得を制御する方法と、受信信号のレベルを検出してその振幅中心の差、すなわちオフセットを補償する方法とがある。特に、パケット間の間隔の短いPONシステムにおいては、受信レベル差の高速補償が要求されるため、応答速度の速い後者のオフセット補償方式が用いられている。すなわち、このオフセットをキャンセルするためにオフセット補償回路(以下、AOC回路とする)が従来用いられてきた。
【0006】
図10に、局側装置101の従来の受信回路の構成を示す。100は受信した光信号を電流に変換して出力するフォトダイオードなどの受光素子、200は受光素子100から出力された電流を差動形式の電圧に変換するプリアンプ回路、300はプリアンプ回路200から出力された差動出力信号のオフセット補償を行うリミッタアンプ回路である。
従来、リミッタアンプ回路としては、図11に示す構成(例えば、特許文献1参照)や、図12に示す構成が提案されている(例えば、特許文献2参照)。
【0007】
図11のリミッタアンプ回路は、差動増幅器301,302と、AOC回路303とを有する。差動増幅器302は、トランジスタ320〜323と、負荷抵抗324,325と、定電流源326,327とから構成され、AOC回路303は、ピーク検出部330,331と、差動増幅器332とから構成されている。このリミッタアンプ回路では、差動増幅器301の正相出力の最大値をピーク検出部330で検出して保持すると共に、差動増幅器301の逆相出力の最大値をピーク検出部331で検出して保持する。ピーク検出部330,331の出力を差動増幅器332に入力することで、差動増幅器332の正相出力は、差動増幅器301の正相出力の中間値を示し、差動増幅器332の逆相出力は、差動増幅器301の逆相出力の中間値を示す。
【0008】
そして、この差動増幅器332の正相出力を差動増幅器302の第1のリファレンス入力端子であるトランジスタ321のゲートに入力し、差動増幅器332の逆相出力を差動増幅器302の第2のリファレンス入力端子であるトランジスタ322のゲートに入力している。こうして、図11のリミッタアンプ回路では、プリアンプ回路から差動増幅器301に入力される信号のオフセットをキャンセルする。
【0009】
図12のリミッタアンプ回路は、差動増幅器304と、出力バッファ305と、AOC回路306とを有する。AOC回路306は、ピーク検出部360と、オフセット補償信号生成部361とから構成される。このリミッタアンプ回路では、差動増幅器304の正相出力の最大値と逆相出力の最大値をピーク検出部360で検出して保持する。オフセット補償信号生成部361は、ピーク検出部360の正相出力と逆相出力の差分によってオフセット補償信号を生成し、このオフセット補償信号を差動増幅器304の出力に加える。これにより、図12のリミッタアンプ回路では、プリアンプ回路から差動増幅器304に入力される信号のオフセットをキャンセルする。
【0010】
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
【特許文献1】特許第3354892号公報
【特許文献2】特開平08−250955号公報
【発明の開示】
【発明が解決しようとする課題】
【0011】
しかしながら、図11に示したリミッタアンプ回路では、入力信号を増幅する差動増幅器302のリファレンス入力端子に、AOC回路303から出力されるオフセット補償信号を入力しているため、差動増幅器302の同相雑音耐性が悪化するという問題点があった。
また、図12に示したリミッタアンプ回路では、入力信号を増幅する差動増幅器304の出力からオフセット補償信号を生成して、このオフセット補償信号を差動増幅器304の出力に加えているため、入力信号に対する応答が遅いという問題点があった。
【0012】
本発明は、上記課題を解決するためになされたもので、良好な同相雑音耐性が得られ、かつ入力信号に対する高速応答が可能なリミッタアンプ回路を提供することを目的とする。
【課題を解決するための手段】
【0013】
本発明は、入力信号のオフセット補償を行うリミッタアンプ回路において、正相入力信号と逆相入力信号とからなる差動形式の前記入力信号を増幅する差動増幅器と、前記正相入力信号の最大値と前記逆相入力信号の最大値との電圧差に応じた電流を、前記差動増幅器の入力段に設けられた差動回路の1対の負荷から引き抜くオフセット補償回路とを有するものである。
また、本発明のリミッタアンプ回路の1構成例において、前記差動増幅器の差動回路は、前記1対の負荷と、1対の入力端子のうち一方の入力端子に前記正相入力信号が入力され、他方の入力端子に前記逆相入力信号が入力され、1対の出力端子が前記1対の負荷と接続された差動構成の第1のトランジスタとからなり、前記オフセット補償回路は、前記正相入力信号の最大値を検出して保持する第1のレベル検出部と、前記逆相入力信号の最大値を検出して保持する第2のレベル検出部と、1対の入力端子のうち一方の入力端子に前記第1のレベル検出部の出力信号が入力され、他方の入力端子に前記第2のレベル検出部の出力信号が入力され、1対の出力端子が前記1対の負荷と接続された差動構成の第2のトランジスタとからなるものである。
また、本発明のリミッタアンプ回路の1構成例において、前記第2のトランジスタは、MOSトランジスタである。
また、本発明のリミッタアンプ回路の1構成例において、前記オフセット補償回路は、さらに、前記第2のトランジスタの1対の出力端子と直列に挿入された1対の抵抗を有するものである。
また、本発明のリミッタアンプ回路の1構成例において、前記差動増幅器のゲインは1である。
また、本発明のリミッタアンプ回路の1構成例は、前記差動増幅器と前記オフセット補償回路とを構成単位として、この構成単位を複数段直列に接続したものである。
【発明の効果】
【0014】
本発明によれば、正相入力信号の最大値と逆相入力信号の最大値との電圧差に応じた電流を、差動増幅器の入力段に設けられた差動回路の1対の負荷から引き抜くオフセット補償回路を設けたことにより、従来と比べて高い同相雑音耐性を得ることができ、また入力信号に対する高速応答が可能である。
【0015】
また、本発明では、オフセット補償回路の第2のトランジスタをMOSトランジスタとすることにより、オフセット補償回路の第1、第2のレベル検出部のホールド性能を改善することができる。すなわち、MOSトランジスタのゲート・リーク電流はほとんど無いため、高いレベル・ホールド特性を提供することが可能である。
【0016】
また、オフセット補償回路において、第2のトランジスタの1対の出力端子と直列に1対の抵抗を挿入することにより、利得を容易に調整できるためオフセット補償の精度を調整することができる。
【0017】
また、差動増幅器のゲインを1とすることにより、オフセット補償の精度調整を容易にすることができる。
【0018】
また、差動増幅器とオフセット補償回路とを構成単位として、構成単位を複数段直列に接続することで、より高精度なオフセット補償を実現することができる。
【発明を実施するための最良の形態】
【0019】
[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して説明する。図1は、本発明の第1の実施の形態となるリミッタアンプ回路の構成を示す回路図である。本実施の形態のリミッタアンプ回路は、入力バッファ1と、差動増幅器2と、AOC回路3とを有する。
【0020】
差動増幅器2は、ベースが入力バッファ1の正相出力端子に接続されたNPNトランジスタ20と、ベースが入力バッファ1の逆相出力端子に接続されたNPNトランジスタ21と、ベースがトランジスタ20のコレクタに接続され、コレクタに電源電圧VCCが与えられたNPNトランジスタ22と、ベースがトランジスタ21のコレクタに接続され、コレクタに電源電圧VCCが与えられたNPNトランジスタ23と、一端に電源電圧VCCが与えられ、他端がトランジスタ20のコレクタに接続された負荷抵抗24と、一端に電源電圧VCCが与えられ、他端がトランジスタ21のコレクタに接続された負荷抵抗25と、一端がトランジスタ20,21のエミッタに接続され、他端が接地された定電流源26と、一端がトランジスタ22のエミッタに接続され、他端が接地された定電流源27と、一端がトランジスタ23のエミッタに接続され、他端が接地された定電流源28とから構成される。
【0021】
AOC回路3は、入力バッファ1の正相出力の最大値を検出して保持するレベル検出部30と、入力バッファ1の逆相出力の最大値を検出して保持するレベル検出部31と、ベースにレベル検出部30のレベル検出信号VholdPが入力され、コレクタが差動増幅器2のトランジスタ21のコレクタに接続されたNPNトランジスタ32と、ベースにレベル検出部31のレベル検出信号VholdNが入力され、コレクタが差動増幅器2のトランジスタ20のコレクタに接続されたNPNトランジスタ33と、一端がトランジスタ32,33のエミッタに接続され、他端が接地された定電流源34とから構成される。
【0022】
以下、本実施の形態のリミッタアンプ回路の動作を説明する。図2に、図1のリミッタアンプ回路の各部の信号を示す。図2(A)は入力バッファ1に入力される正相入力信号VIPと逆相入力信号VIN、レベル検出部30から出力されるレベル検出信号VholdP、レベル検出部31から出力されるレベル検出信号VholdNを示す信号波形図、図2(B)は差動増幅器2から出力される正相出力信号VOPと逆相出力信号VONを示す信号波形図である。図2(A)、図2(B)において、V1は入力バッファ1の無入力時の正相入力と逆相入力のレベル、VIPAは正相入力信号VIPの平均レベル、VINAは逆相入力信号VINの平均レベル、ΔVはオフセット、V2は差動増幅器2の無入力時の正相出力信号VOPと逆相出力信号VONのレベルである。
【0023】
まず、入力バッファ1の正相入力端子には、図示しないプリアンプ回路から出力された正相入力信号VIPが入力され、逆相入力端子には、プリアンプ回路から出力された逆相入力信号VINが入力される。
差動増幅器2は、入力バッファ1を通過した正相入力信号VIPと逆相入力信号VINとの差を増幅し、増幅結果を正相出力信号VOPと逆相出力信号VONとして出力する。
【0024】
一方、レベル検出部30は、入力バッファ1を通過した正相入力信号VIPの最大値を検出・保持して、レベル検出信号VholdPを出力する。同様に、レベル検出部31は、入力バッファ1を通過した逆相入力信号VINの最大値を検出・保持して、レベル検出信号VholdNを出力する。
【0025】
図3は、レベル検出部30の1構成例を示す回路図である。レベル検出部30は、入力バッファ1を通過した正相入力信号VIPが非反転入力端子に入力されるバッファアンプ回路40と、バッファアンプ回路40の出力端子から出力された信号の最大値を保持する第1のホールド回路部41及び第2のホールド回路部42とから構成される。
【0026】
第1のホールド回路部41は、ダイオード43とホールド容量44とから構成され、第2のホールド回路部42は、ダイオード45とホールド容量46とから構成される。バッファアンプ回路40の出力端子は、第1のホールド回路部41の入力端子(ダイオード43のアノード)と第2のホールド回路部42の入力端子(ダイオード45のアノード)とに接続される。ダイオード43のカソードとホールド容量44の第1の端子との接続点である、第1のホールド回路部41の出力端子は、バッファアンプ回路40の反転入力端子(基準電圧入力端子)に接続される。一方、ダイオード45のカソードとホールド容量46の第1の端子との接続点である、第2のホールド回路部42の出力端子からは、レベル検出信号VholdPが出力される。ホールド容量44,46の第2の端子は接地される。
【0027】
本実施の形態では、図3に示す構成により、入力信号に対する高速応答が可能で、かつ出力のリップルが少ないレベル検出部30を実現することができる。なお、ここではレベル検出部30の場合を例に挙げて説明したが、レベル検出部31についても同様の構成で実現することができる。
【0028】
次に、以上のようにして検出されたレベル検出信号VholdP,VholdNを差動構成のトランジスタ32,33に入力する。正相入力信号VIPの最大値を示すレベル検出信号VholdPをトランジスタ32のベースに入力し、逆相入力信号VINの最大値を示すレベル検出信号VholdNをトランジスタ33のベースに入力することにより、トランジスタ32のコレクタからはレベル検出信号VholdNとVholdPとの電圧差(VholdN−VholdP)が出力され、トランジスタ33のコレクタからはレベル検出信号VholdPとVholdNとの電圧差(VholdP−VholdN)が出力される。
【0029】
トランジスタ33のコレクタは、差動増幅器2のトランジスタ20のコレクタと負荷抵抗24との接続点に接続され、トランジスタ32のコレクタは、差動増幅器2のトランジスタ21のコレクタと負荷抵抗25との接続点に接続されている。したがって、レベル検出信号VholdNとVholdPとの電圧差(VholdN−VholdP)に応じた電流を、負荷抵抗25を流れる電流から引き抜き、レベル検出信号VholdPとVholdNとの電圧差(VholdP−VholdN)に応じた電流を、負荷抵抗24を流れる電流から引き抜くことになる。
【0030】
例えば正相入力信号VIPのレベルが上昇した場合、レベル検出信号VholdNとVholdPとの電圧差(VholdN−VholdP)が上昇するので、トランジスタ32のベース電位が高くなり、トランジスタ32のコレクタ電流が増加する。したがって、負荷抵抗25を流れる電流が増加するので、トランジスタ21のコレクタ電位が低下し、これによってオフセット分がキャンセルされる。
【0031】
こうして、本実施の形態では、図2(B)のようにオフセットがキャンセルされた正相出力信号VOP、逆相出力信号VONを得ることができる。
本実施の形態では、図11に示したリミッタアンプ回路のようにAOC回路の出力を差動増幅器のリファレンス入力とするのではなく、AOC回路3の出力を差動増幅器2の負荷抵抗24,25に接続することでオフセット補償を実現するようにしたので、図11に示したリミッタアンプ回路に比べて高い同相雑音耐性を得ることができる。また、本実施の形態では、AOC回路をフィードフォワード構成としたため、図12に示したリミッタアンプ回路に比べて、入力信号に対する高速応答が可能である。
【0032】
[第2の実施の形態]
第1の実施の形態では、AOC回路3の差動構成のトランジスタ32,33にバイポーラトランジスタを用いたが、MOSトランジスタを用いてもよい。第1の実施の形態のようにバイポーラトランジスタを用いる場合には、このトランジスタのリーク電流により、レベル検出部30,31のホールド容量46に充電された電荷が減少して、レベル検出信号VholdP,VholdNが次第に低下してしまう。
【0033】
これに対して、トランジスタ32,33にMOSトランジスタを用いる場合には、リーク電流を減らすことができるので、レベル検出部30,31のホールド性能を改善することができる。すなわち、レベル検出信号VholdPのレベルを正相入力信号VIPの最大値に維持し、またレベル検出信号VholdNのレベルを逆相入力信号VINの最大値に維持することができる。
【0034】
[第3の実施の形態]
次に、本発明の第3の実施の形態について説明する。図4は、本発明の第3の実施の形態となるリミッタアンプ回路の構成を示す回路図であり、図1と同一の構成には同一の符号を付してある。本実施の形態のリミッタアンプ回路は、入力バッファ1と、差動増幅器2と、AOC回路3aとを有する。
【0035】
AOC回路3aは、第1の実施の形態で説明したAOC回路3において、トランジスタ32のエミッタと定電流源34の一端との間に抵抗35を挿入し、トランジスタ33のエミッタと定電流源34の一端との間に抵抗36を挿入したものである。
抵抗35,36を追加することにより、負荷抵抗25,24からの電流の引き抜き量を調整することができ、オフセット補償の精度を調整することができる。
【0036】
[第4の実施の形態]
次に、本発明の第4の実施の形態について説明する。図5は、本発明の第4の実施の形態となるリミッタアンプ回路の構成を示す回路図であり、図1と同一の構成には同一の符号を付してある。本実施の形態のリミッタアンプ回路は、入力バッファ1と、差動増幅器2と、AOC回路3bとを有する。AOC回路3bは、第3の実施の形態のAOC回路3aと同一の効果を奏するものであるが、抵抗35の代わりに、トランジスタ32のコレクタとトランジスタ21のコレクタとの間に抵抗37を挿入し、抵抗36の代わりに、トランジスタ33のコレクタとトランジスタ20のコレクタとの間に抵抗38を挿入したものである。
【0037】
[第5の実施の形態]
次に、本発明の第5の実施の形態について説明する。図6は、本発明の第5の実施の形態となるリミッタアンプ回路の構成を示す回路図である。本実施の形態のリミッタアンプ回路は、差動増幅器とAOC回路とを構成単位として、この構成単位を複数段直列に接続したものである。図6の例では、構成単位を2段接続している。差動増幅器2−1,2−2としては、第1〜第4の実施の形態で説明した差動増幅器2を用いればよく、AOC回路3−1,3−2としては第1〜第4の実施の形態で説明したAOC3,3a,3bのいずれかを用いればよい。したがって、差動増幅器2−1,2−2及びAOC回路3−1,3−2の回路構成については説明を省略する。
【0038】
図7に、図6のリミッタアンプ回路の各部の信号を示す。図7(A)は入力バッファ1に入力される正相入力信号VIPと逆相入力信号VIN、AOC回路3−1内のレベル検出部30から出力されるレベル検出信号VholdP、AOC回路3−1内のレベル検出部31から出力されるレベル検出信号VholdNを示す信号波形図、図7(B)は差動増幅器2−2に入力される正相入力信号VIP2と逆相入力信号VIN2、AOC回路3−2内のレベル検出部30から出力されるレベル検出信号VholdP2、AOC回路3−2内のレベル検出部31から出力されるレベル検出信号VholdN2を示す信号波形図、図7(C)は差動増幅器2−2から出力される正相出力信号VOPと逆相出力信号VONを示す信号波形図である。
【0039】
入力バッファ1、差動増幅器2−1及びAOC回路3−1の動作は、第1の実施の形態で説明した入力バッファ1、差動増幅器2及びAOC回路3の動作と同様であり、差動増幅器2−1は正相信号VIP2と逆相信号VIN2を出力する。
差動増幅器2−2の動作も差動増幅器2−1と同様である。すなわち、差動増幅器2−2は、差動増幅器2−1から出力された正相信号VIP2と逆相信号VIN2との差を増幅し、増幅結果を正相出力信号VOPと逆相出力信号VONとして出力する。
【0040】
AOC回路3−2の動作もAOC回路3−1と同様であるが、入力信号VIP2,VIN2に対する応答速度がAOC回路3−1より遅い点がAOC回路3−1と異なる。このため、AOC回路3−1内のレベル検出部30から出力されるレベル検出信号VholdPは、正相入力信号VIPに応じて瞬時に立ち上がるのに対して、AOC回路3−2内のレベル検出部30から出力されるレベル検出信号VholdP2は、図7(B)に示すように立ち上がりが遅くなる。
【0041】
このように、構成単位を2段接続し、AOC回路3−2の応答速度を前段のAOC回路3−1より遅くする理由は、より高精度なオフセット補償を実現するためである。つまり、第1〜第4の実施の形態で説明した構成単位が1段の回路では、オフセットを完全にはキャンセルできない可能性がある。図7(B)の例では、差動増幅器2−1から出力される正相信号VIP2と逆相信号VIN2にオフセットが発生している。
【0042】
そこで、構成単位を直列に2段接続することで、オフセットをより確実にキャンセルする。このとき、前段の構成単位の動作が確定しないうちに後段の構成単位が動作することは、オフセットをキャンセルするという目的にとって好ましくない。そこで、AOC回路3−2の応答速度をAOC回路3−1より遅くすることで、AOC回路3−1が動作し、差動増幅器2−1の出力信号VIP2,VIN2が安定した後に、AOC回路3−2が動作するようにしている。こうして、図7(C)のようにオフセットがキャンセルされた正相出力信号VOP、逆相出力信号VONを得ることができる。
【0043】
AOC回路3−2の応答速度をAOC回路3−1より遅くするには、AOC回路3−2内のレベル検出部30,31のホールド容量44,46の容量値をAOC回路3−1内のレベル検出部30,31のホールド容量44,46よりも大きくすればよい。
【0044】
なお、第1〜第5の実施の形態において、差動増幅器2のゲインを1としてもよい。特に、図6に示した多段構成のリミッタアンプ回路において、各差動増幅器2のゲインを1より大きくすると、オフセットが大きくなる可能性があるので、各差動増幅器2のゲインを1とすることは第5の実施の形態で特に有効である。
【産業上の利用可能性】
【0045】
本発明は、例えば光伝送システムの局側装置に適用することができる。
【図面の簡単な説明】
【0046】
【図1】本発明の第1の実施の形態となるリミッタアンプ回路の構成を示す回路図である。
【図2】図1のリミッタアンプ回路の各部の信号を示す信号波形図である。
【図3】図1のAOC回路におけるレベル検出部の1構成例を示す回路図である。
【図4】本発明の第3の実施の形態となるリミッタアンプ回路の構成を示す回路図である。
【図5】本発明の第4の実施の形態となるリミッタアンプ回路の構成を示す回路図である。
【図6】本発明の第5の実施の形態となるリミッタアンプ回路の構成を示す回路図である。
【図7】図6のリミッタアンプ回路の各部の信号を示す信号波形図である。
【図8】PONシステムの構成を示すブロック図である。
【図9】局側装置に到達する各宅側装置からのパケットデータを示す図である。
【図10】PONシステムにおける局側装置の従来の受信回路の構成を示すブロック図である。
【図11】従来のリミッタアンプ回路の1構成例を示す回路図である。
【図12】従来のリミッタアンプ回路の他の構成例を示す回路図である。
【符号の説明】
【0047】
1…入力バッファ、2、2−1、2−2…差動増幅器、3、3−1、3−2、3a、3b…AOC回路、20〜23、32、33…NPNトランジスタ、24、25…負荷抵抗、30、31…レベル検出部、35〜38…抵抗。
【技術分野】
【0001】
本発明は、光伝送システムの局側装置に係り、特に宅側装置から受信した信号のオフセットを補償するリミッタアンプ回路に関するものである。
【背景技術】
【0002】
従来より、高速データ伝送を可能とする光伝送システムとして、加入者ごとのデータ信号のパケットを時間多重するパッシブオプティカルネットワーク(Passive Optical Network 、以下PONとする)システムが知られている。図8に、このPONシステムの構成を示す。PONシステムでは、1台の局側装置(OLT)101に複数台の宅側装置(ONU)102−1〜102−nが光カプラ103などのパッシブデバイスを介して接続されている。104は光ファイバである。
【0003】
各宅側装置102−1〜102−nからの上りのパケットデータは、時間多重されて局側装置101に到達するが、このとき局側装置101までの伝送距離が宅側装置ごとに異なるので、局側装置101への到達時の光パワーが宅側装置ごとに異なる。図9に、局側装置101に到達する各宅側装置102−1〜102−nからのパケットデータを示す。図9において、105−1〜105−nは宅側装置102−1〜102−nからのパケットデータ、106−1〜106−nはパケットデータ105−1〜105−nの先頭に付加されたプリアンブルである。
【0004】
このように、PONシステムにおいては、宅側装置ごとに伝送距離が異なるため、局側装置101において受信レベルの異なる光信号を受信する必要がある。つまり、局側装置101の受信回路では、この受信レベルの差を補償して、識別器が識別再生可能な一定レベルの信号を生成する必要がある。
【0005】
受信信号のレベル差を補償する手段として、受信信号のレベルを検出して増幅器の利得を制御する方法と、受信信号のレベルを検出してその振幅中心の差、すなわちオフセットを補償する方法とがある。特に、パケット間の間隔の短いPONシステムにおいては、受信レベル差の高速補償が要求されるため、応答速度の速い後者のオフセット補償方式が用いられている。すなわち、このオフセットをキャンセルするためにオフセット補償回路(以下、AOC回路とする)が従来用いられてきた。
【0006】
図10に、局側装置101の従来の受信回路の構成を示す。100は受信した光信号を電流に変換して出力するフォトダイオードなどの受光素子、200は受光素子100から出力された電流を差動形式の電圧に変換するプリアンプ回路、300はプリアンプ回路200から出力された差動出力信号のオフセット補償を行うリミッタアンプ回路である。
従来、リミッタアンプ回路としては、図11に示す構成(例えば、特許文献1参照)や、図12に示す構成が提案されている(例えば、特許文献2参照)。
【0007】
図11のリミッタアンプ回路は、差動増幅器301,302と、AOC回路303とを有する。差動増幅器302は、トランジスタ320〜323と、負荷抵抗324,325と、定電流源326,327とから構成され、AOC回路303は、ピーク検出部330,331と、差動増幅器332とから構成されている。このリミッタアンプ回路では、差動増幅器301の正相出力の最大値をピーク検出部330で検出して保持すると共に、差動増幅器301の逆相出力の最大値をピーク検出部331で検出して保持する。ピーク検出部330,331の出力を差動増幅器332に入力することで、差動増幅器332の正相出力は、差動増幅器301の正相出力の中間値を示し、差動増幅器332の逆相出力は、差動増幅器301の逆相出力の中間値を示す。
【0008】
そして、この差動増幅器332の正相出力を差動増幅器302の第1のリファレンス入力端子であるトランジスタ321のゲートに入力し、差動増幅器332の逆相出力を差動増幅器302の第2のリファレンス入力端子であるトランジスタ322のゲートに入力している。こうして、図11のリミッタアンプ回路では、プリアンプ回路から差動増幅器301に入力される信号のオフセットをキャンセルする。
【0009】
図12のリミッタアンプ回路は、差動増幅器304と、出力バッファ305と、AOC回路306とを有する。AOC回路306は、ピーク検出部360と、オフセット補償信号生成部361とから構成される。このリミッタアンプ回路では、差動増幅器304の正相出力の最大値と逆相出力の最大値をピーク検出部360で検出して保持する。オフセット補償信号生成部361は、ピーク検出部360の正相出力と逆相出力の差分によってオフセット補償信号を生成し、このオフセット補償信号を差動増幅器304の出力に加える。これにより、図12のリミッタアンプ回路では、プリアンプ回路から差動増幅器304に入力される信号のオフセットをキャンセルする。
【0010】
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
【特許文献1】特許第3354892号公報
【特許文献2】特開平08−250955号公報
【発明の開示】
【発明が解決しようとする課題】
【0011】
しかしながら、図11に示したリミッタアンプ回路では、入力信号を増幅する差動増幅器302のリファレンス入力端子に、AOC回路303から出力されるオフセット補償信号を入力しているため、差動増幅器302の同相雑音耐性が悪化するという問題点があった。
また、図12に示したリミッタアンプ回路では、入力信号を増幅する差動増幅器304の出力からオフセット補償信号を生成して、このオフセット補償信号を差動増幅器304の出力に加えているため、入力信号に対する応答が遅いという問題点があった。
【0012】
本発明は、上記課題を解決するためになされたもので、良好な同相雑音耐性が得られ、かつ入力信号に対する高速応答が可能なリミッタアンプ回路を提供することを目的とする。
【課題を解決するための手段】
【0013】
本発明は、入力信号のオフセット補償を行うリミッタアンプ回路において、正相入力信号と逆相入力信号とからなる差動形式の前記入力信号を増幅する差動増幅器と、前記正相入力信号の最大値と前記逆相入力信号の最大値との電圧差に応じた電流を、前記差動増幅器の入力段に設けられた差動回路の1対の負荷から引き抜くオフセット補償回路とを有するものである。
また、本発明のリミッタアンプ回路の1構成例において、前記差動増幅器の差動回路は、前記1対の負荷と、1対の入力端子のうち一方の入力端子に前記正相入力信号が入力され、他方の入力端子に前記逆相入力信号が入力され、1対の出力端子が前記1対の負荷と接続された差動構成の第1のトランジスタとからなり、前記オフセット補償回路は、前記正相入力信号の最大値を検出して保持する第1のレベル検出部と、前記逆相入力信号の最大値を検出して保持する第2のレベル検出部と、1対の入力端子のうち一方の入力端子に前記第1のレベル検出部の出力信号が入力され、他方の入力端子に前記第2のレベル検出部の出力信号が入力され、1対の出力端子が前記1対の負荷と接続された差動構成の第2のトランジスタとからなるものである。
また、本発明のリミッタアンプ回路の1構成例において、前記第2のトランジスタは、MOSトランジスタである。
また、本発明のリミッタアンプ回路の1構成例において、前記オフセット補償回路は、さらに、前記第2のトランジスタの1対の出力端子と直列に挿入された1対の抵抗を有するものである。
また、本発明のリミッタアンプ回路の1構成例において、前記差動増幅器のゲインは1である。
また、本発明のリミッタアンプ回路の1構成例は、前記差動増幅器と前記オフセット補償回路とを構成単位として、この構成単位を複数段直列に接続したものである。
【発明の効果】
【0014】
本発明によれば、正相入力信号の最大値と逆相入力信号の最大値との電圧差に応じた電流を、差動増幅器の入力段に設けられた差動回路の1対の負荷から引き抜くオフセット補償回路を設けたことにより、従来と比べて高い同相雑音耐性を得ることができ、また入力信号に対する高速応答が可能である。
【0015】
また、本発明では、オフセット補償回路の第2のトランジスタをMOSトランジスタとすることにより、オフセット補償回路の第1、第2のレベル検出部のホールド性能を改善することができる。すなわち、MOSトランジスタのゲート・リーク電流はほとんど無いため、高いレベル・ホールド特性を提供することが可能である。
【0016】
また、オフセット補償回路において、第2のトランジスタの1対の出力端子と直列に1対の抵抗を挿入することにより、利得を容易に調整できるためオフセット補償の精度を調整することができる。
【0017】
また、差動増幅器のゲインを1とすることにより、オフセット補償の精度調整を容易にすることができる。
【0018】
また、差動増幅器とオフセット補償回路とを構成単位として、構成単位を複数段直列に接続することで、より高精度なオフセット補償を実現することができる。
【発明を実施するための最良の形態】
【0019】
[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して説明する。図1は、本発明の第1の実施の形態となるリミッタアンプ回路の構成を示す回路図である。本実施の形態のリミッタアンプ回路は、入力バッファ1と、差動増幅器2と、AOC回路3とを有する。
【0020】
差動増幅器2は、ベースが入力バッファ1の正相出力端子に接続されたNPNトランジスタ20と、ベースが入力バッファ1の逆相出力端子に接続されたNPNトランジスタ21と、ベースがトランジスタ20のコレクタに接続され、コレクタに電源電圧VCCが与えられたNPNトランジスタ22と、ベースがトランジスタ21のコレクタに接続され、コレクタに電源電圧VCCが与えられたNPNトランジスタ23と、一端に電源電圧VCCが与えられ、他端がトランジスタ20のコレクタに接続された負荷抵抗24と、一端に電源電圧VCCが与えられ、他端がトランジスタ21のコレクタに接続された負荷抵抗25と、一端がトランジスタ20,21のエミッタに接続され、他端が接地された定電流源26と、一端がトランジスタ22のエミッタに接続され、他端が接地された定電流源27と、一端がトランジスタ23のエミッタに接続され、他端が接地された定電流源28とから構成される。
【0021】
AOC回路3は、入力バッファ1の正相出力の最大値を検出して保持するレベル検出部30と、入力バッファ1の逆相出力の最大値を検出して保持するレベル検出部31と、ベースにレベル検出部30のレベル検出信号VholdPが入力され、コレクタが差動増幅器2のトランジスタ21のコレクタに接続されたNPNトランジスタ32と、ベースにレベル検出部31のレベル検出信号VholdNが入力され、コレクタが差動増幅器2のトランジスタ20のコレクタに接続されたNPNトランジスタ33と、一端がトランジスタ32,33のエミッタに接続され、他端が接地された定電流源34とから構成される。
【0022】
以下、本実施の形態のリミッタアンプ回路の動作を説明する。図2に、図1のリミッタアンプ回路の各部の信号を示す。図2(A)は入力バッファ1に入力される正相入力信号VIPと逆相入力信号VIN、レベル検出部30から出力されるレベル検出信号VholdP、レベル検出部31から出力されるレベル検出信号VholdNを示す信号波形図、図2(B)は差動増幅器2から出力される正相出力信号VOPと逆相出力信号VONを示す信号波形図である。図2(A)、図2(B)において、V1は入力バッファ1の無入力時の正相入力と逆相入力のレベル、VIPAは正相入力信号VIPの平均レベル、VINAは逆相入力信号VINの平均レベル、ΔVはオフセット、V2は差動増幅器2の無入力時の正相出力信号VOPと逆相出力信号VONのレベルである。
【0023】
まず、入力バッファ1の正相入力端子には、図示しないプリアンプ回路から出力された正相入力信号VIPが入力され、逆相入力端子には、プリアンプ回路から出力された逆相入力信号VINが入力される。
差動増幅器2は、入力バッファ1を通過した正相入力信号VIPと逆相入力信号VINとの差を増幅し、増幅結果を正相出力信号VOPと逆相出力信号VONとして出力する。
【0024】
一方、レベル検出部30は、入力バッファ1を通過した正相入力信号VIPの最大値を検出・保持して、レベル検出信号VholdPを出力する。同様に、レベル検出部31は、入力バッファ1を通過した逆相入力信号VINの最大値を検出・保持して、レベル検出信号VholdNを出力する。
【0025】
図3は、レベル検出部30の1構成例を示す回路図である。レベル検出部30は、入力バッファ1を通過した正相入力信号VIPが非反転入力端子に入力されるバッファアンプ回路40と、バッファアンプ回路40の出力端子から出力された信号の最大値を保持する第1のホールド回路部41及び第2のホールド回路部42とから構成される。
【0026】
第1のホールド回路部41は、ダイオード43とホールド容量44とから構成され、第2のホールド回路部42は、ダイオード45とホールド容量46とから構成される。バッファアンプ回路40の出力端子は、第1のホールド回路部41の入力端子(ダイオード43のアノード)と第2のホールド回路部42の入力端子(ダイオード45のアノード)とに接続される。ダイオード43のカソードとホールド容量44の第1の端子との接続点である、第1のホールド回路部41の出力端子は、バッファアンプ回路40の反転入力端子(基準電圧入力端子)に接続される。一方、ダイオード45のカソードとホールド容量46の第1の端子との接続点である、第2のホールド回路部42の出力端子からは、レベル検出信号VholdPが出力される。ホールド容量44,46の第2の端子は接地される。
【0027】
本実施の形態では、図3に示す構成により、入力信号に対する高速応答が可能で、かつ出力のリップルが少ないレベル検出部30を実現することができる。なお、ここではレベル検出部30の場合を例に挙げて説明したが、レベル検出部31についても同様の構成で実現することができる。
【0028】
次に、以上のようにして検出されたレベル検出信号VholdP,VholdNを差動構成のトランジスタ32,33に入力する。正相入力信号VIPの最大値を示すレベル検出信号VholdPをトランジスタ32のベースに入力し、逆相入力信号VINの最大値を示すレベル検出信号VholdNをトランジスタ33のベースに入力することにより、トランジスタ32のコレクタからはレベル検出信号VholdNとVholdPとの電圧差(VholdN−VholdP)が出力され、トランジスタ33のコレクタからはレベル検出信号VholdPとVholdNとの電圧差(VholdP−VholdN)が出力される。
【0029】
トランジスタ33のコレクタは、差動増幅器2のトランジスタ20のコレクタと負荷抵抗24との接続点に接続され、トランジスタ32のコレクタは、差動増幅器2のトランジスタ21のコレクタと負荷抵抗25との接続点に接続されている。したがって、レベル検出信号VholdNとVholdPとの電圧差(VholdN−VholdP)に応じた電流を、負荷抵抗25を流れる電流から引き抜き、レベル検出信号VholdPとVholdNとの電圧差(VholdP−VholdN)に応じた電流を、負荷抵抗24を流れる電流から引き抜くことになる。
【0030】
例えば正相入力信号VIPのレベルが上昇した場合、レベル検出信号VholdNとVholdPとの電圧差(VholdN−VholdP)が上昇するので、トランジスタ32のベース電位が高くなり、トランジスタ32のコレクタ電流が増加する。したがって、負荷抵抗25を流れる電流が増加するので、トランジスタ21のコレクタ電位が低下し、これによってオフセット分がキャンセルされる。
【0031】
こうして、本実施の形態では、図2(B)のようにオフセットがキャンセルされた正相出力信号VOP、逆相出力信号VONを得ることができる。
本実施の形態では、図11に示したリミッタアンプ回路のようにAOC回路の出力を差動増幅器のリファレンス入力とするのではなく、AOC回路3の出力を差動増幅器2の負荷抵抗24,25に接続することでオフセット補償を実現するようにしたので、図11に示したリミッタアンプ回路に比べて高い同相雑音耐性を得ることができる。また、本実施の形態では、AOC回路をフィードフォワード構成としたため、図12に示したリミッタアンプ回路に比べて、入力信号に対する高速応答が可能である。
【0032】
[第2の実施の形態]
第1の実施の形態では、AOC回路3の差動構成のトランジスタ32,33にバイポーラトランジスタを用いたが、MOSトランジスタを用いてもよい。第1の実施の形態のようにバイポーラトランジスタを用いる場合には、このトランジスタのリーク電流により、レベル検出部30,31のホールド容量46に充電された電荷が減少して、レベル検出信号VholdP,VholdNが次第に低下してしまう。
【0033】
これに対して、トランジスタ32,33にMOSトランジスタを用いる場合には、リーク電流を減らすことができるので、レベル検出部30,31のホールド性能を改善することができる。すなわち、レベル検出信号VholdPのレベルを正相入力信号VIPの最大値に維持し、またレベル検出信号VholdNのレベルを逆相入力信号VINの最大値に維持することができる。
【0034】
[第3の実施の形態]
次に、本発明の第3の実施の形態について説明する。図4は、本発明の第3の実施の形態となるリミッタアンプ回路の構成を示す回路図であり、図1と同一の構成には同一の符号を付してある。本実施の形態のリミッタアンプ回路は、入力バッファ1と、差動増幅器2と、AOC回路3aとを有する。
【0035】
AOC回路3aは、第1の実施の形態で説明したAOC回路3において、トランジスタ32のエミッタと定電流源34の一端との間に抵抗35を挿入し、トランジスタ33のエミッタと定電流源34の一端との間に抵抗36を挿入したものである。
抵抗35,36を追加することにより、負荷抵抗25,24からの電流の引き抜き量を調整することができ、オフセット補償の精度を調整することができる。
【0036】
[第4の実施の形態]
次に、本発明の第4の実施の形態について説明する。図5は、本発明の第4の実施の形態となるリミッタアンプ回路の構成を示す回路図であり、図1と同一の構成には同一の符号を付してある。本実施の形態のリミッタアンプ回路は、入力バッファ1と、差動増幅器2と、AOC回路3bとを有する。AOC回路3bは、第3の実施の形態のAOC回路3aと同一の効果を奏するものであるが、抵抗35の代わりに、トランジスタ32のコレクタとトランジスタ21のコレクタとの間に抵抗37を挿入し、抵抗36の代わりに、トランジスタ33のコレクタとトランジスタ20のコレクタとの間に抵抗38を挿入したものである。
【0037】
[第5の実施の形態]
次に、本発明の第5の実施の形態について説明する。図6は、本発明の第5の実施の形態となるリミッタアンプ回路の構成を示す回路図である。本実施の形態のリミッタアンプ回路は、差動増幅器とAOC回路とを構成単位として、この構成単位を複数段直列に接続したものである。図6の例では、構成単位を2段接続している。差動増幅器2−1,2−2としては、第1〜第4の実施の形態で説明した差動増幅器2を用いればよく、AOC回路3−1,3−2としては第1〜第4の実施の形態で説明したAOC3,3a,3bのいずれかを用いればよい。したがって、差動増幅器2−1,2−2及びAOC回路3−1,3−2の回路構成については説明を省略する。
【0038】
図7に、図6のリミッタアンプ回路の各部の信号を示す。図7(A)は入力バッファ1に入力される正相入力信号VIPと逆相入力信号VIN、AOC回路3−1内のレベル検出部30から出力されるレベル検出信号VholdP、AOC回路3−1内のレベル検出部31から出力されるレベル検出信号VholdNを示す信号波形図、図7(B)は差動増幅器2−2に入力される正相入力信号VIP2と逆相入力信号VIN2、AOC回路3−2内のレベル検出部30から出力されるレベル検出信号VholdP2、AOC回路3−2内のレベル検出部31から出力されるレベル検出信号VholdN2を示す信号波形図、図7(C)は差動増幅器2−2から出力される正相出力信号VOPと逆相出力信号VONを示す信号波形図である。
【0039】
入力バッファ1、差動増幅器2−1及びAOC回路3−1の動作は、第1の実施の形態で説明した入力バッファ1、差動増幅器2及びAOC回路3の動作と同様であり、差動増幅器2−1は正相信号VIP2と逆相信号VIN2を出力する。
差動増幅器2−2の動作も差動増幅器2−1と同様である。すなわち、差動増幅器2−2は、差動増幅器2−1から出力された正相信号VIP2と逆相信号VIN2との差を増幅し、増幅結果を正相出力信号VOPと逆相出力信号VONとして出力する。
【0040】
AOC回路3−2の動作もAOC回路3−1と同様であるが、入力信号VIP2,VIN2に対する応答速度がAOC回路3−1より遅い点がAOC回路3−1と異なる。このため、AOC回路3−1内のレベル検出部30から出力されるレベル検出信号VholdPは、正相入力信号VIPに応じて瞬時に立ち上がるのに対して、AOC回路3−2内のレベル検出部30から出力されるレベル検出信号VholdP2は、図7(B)に示すように立ち上がりが遅くなる。
【0041】
このように、構成単位を2段接続し、AOC回路3−2の応答速度を前段のAOC回路3−1より遅くする理由は、より高精度なオフセット補償を実現するためである。つまり、第1〜第4の実施の形態で説明した構成単位が1段の回路では、オフセットを完全にはキャンセルできない可能性がある。図7(B)の例では、差動増幅器2−1から出力される正相信号VIP2と逆相信号VIN2にオフセットが発生している。
【0042】
そこで、構成単位を直列に2段接続することで、オフセットをより確実にキャンセルする。このとき、前段の構成単位の動作が確定しないうちに後段の構成単位が動作することは、オフセットをキャンセルするという目的にとって好ましくない。そこで、AOC回路3−2の応答速度をAOC回路3−1より遅くすることで、AOC回路3−1が動作し、差動増幅器2−1の出力信号VIP2,VIN2が安定した後に、AOC回路3−2が動作するようにしている。こうして、図7(C)のようにオフセットがキャンセルされた正相出力信号VOP、逆相出力信号VONを得ることができる。
【0043】
AOC回路3−2の応答速度をAOC回路3−1より遅くするには、AOC回路3−2内のレベル検出部30,31のホールド容量44,46の容量値をAOC回路3−1内のレベル検出部30,31のホールド容量44,46よりも大きくすればよい。
【0044】
なお、第1〜第5の実施の形態において、差動増幅器2のゲインを1としてもよい。特に、図6に示した多段構成のリミッタアンプ回路において、各差動増幅器2のゲインを1より大きくすると、オフセットが大きくなる可能性があるので、各差動増幅器2のゲインを1とすることは第5の実施の形態で特に有効である。
【産業上の利用可能性】
【0045】
本発明は、例えば光伝送システムの局側装置に適用することができる。
【図面の簡単な説明】
【0046】
【図1】本発明の第1の実施の形態となるリミッタアンプ回路の構成を示す回路図である。
【図2】図1のリミッタアンプ回路の各部の信号を示す信号波形図である。
【図3】図1のAOC回路におけるレベル検出部の1構成例を示す回路図である。
【図4】本発明の第3の実施の形態となるリミッタアンプ回路の構成を示す回路図である。
【図5】本発明の第4の実施の形態となるリミッタアンプ回路の構成を示す回路図である。
【図6】本発明の第5の実施の形態となるリミッタアンプ回路の構成を示す回路図である。
【図7】図6のリミッタアンプ回路の各部の信号を示す信号波形図である。
【図8】PONシステムの構成を示すブロック図である。
【図9】局側装置に到達する各宅側装置からのパケットデータを示す図である。
【図10】PONシステムにおける局側装置の従来の受信回路の構成を示すブロック図である。
【図11】従来のリミッタアンプ回路の1構成例を示す回路図である。
【図12】従来のリミッタアンプ回路の他の構成例を示す回路図である。
【符号の説明】
【0047】
1…入力バッファ、2、2−1、2−2…差動増幅器、3、3−1、3−2、3a、3b…AOC回路、20〜23、32、33…NPNトランジスタ、24、25…負荷抵抗、30、31…レベル検出部、35〜38…抵抗。
【特許請求の範囲】
【請求項1】
入力信号のオフセット補償を行うリミッタアンプ回路において、
正相入力信号と逆相入力信号とからなる差動形式の前記入力信号を増幅する差動増幅器と、
前記正相入力信号の最大値と前記逆相入力信号の最大値との電圧差に応じた電流を、前記差動増幅器の入力段に設けられた差動回路の1対の負荷から引き抜くオフセット補償回路とを有することを特徴とするリミッタアンプ回路。
【請求項2】
請求項1記載のリミッタアンプ回路において、
前記差動増幅器の差動回路は、
前記1対の負荷と、
1対の入力端子のうち一方の入力端子に前記正相入力信号が入力され、他方の入力端子に前記逆相入力信号が入力され、1対の出力端子が前記1対の負荷と接続された差動構成の第1のトランジスタとからなり、
前記オフセット補償回路は、
前記正相入力信号の最大値を検出して保持する第1のレベル検出部と、
前記逆相入力信号の最大値を検出して保持する第2のレベル検出部と、
1対の入力端子のうち一方の入力端子に前記第1のレベル検出部の出力信号が入力され、他方の入力端子に前記第2のレベル検出部の出力信号が入力され、1対の出力端子が前記1対の負荷と接続された差動構成の第2のトランジスタとからなることを特徴とするリミッタアンプ回路。
【請求項3】
請求項2記載のリミッタアンプ回路において、
前記第2のトランジスタは、MOSトランジスタであることを特徴とするリミッタアンプ回路。
【請求項4】
請求項2記載のリミッタアンプ回路において、
前記オフセット補償回路は、さらに、前記第2のトランジスタの1対の出力端子と直列に挿入された1対の抵抗を有することを特徴とするリミッタアンプ回路。
【請求項5】
請求項1記載のリミッタアンプ回路において、
前記差動増幅器のゲインは1であることを特徴とするリミッタアンプ回路。
【請求項6】
請求項1乃至5のいずれか1項に記載のリミッタアンプ回路において、
前記差動増幅器と前記オフセット補償回路とを構成単位として、この構成単位を複数段直列に接続したことを特徴とするリミッタアンプ回路。
【請求項1】
入力信号のオフセット補償を行うリミッタアンプ回路において、
正相入力信号と逆相入力信号とからなる差動形式の前記入力信号を増幅する差動増幅器と、
前記正相入力信号の最大値と前記逆相入力信号の最大値との電圧差に応じた電流を、前記差動増幅器の入力段に設けられた差動回路の1対の負荷から引き抜くオフセット補償回路とを有することを特徴とするリミッタアンプ回路。
【請求項2】
請求項1記載のリミッタアンプ回路において、
前記差動増幅器の差動回路は、
前記1対の負荷と、
1対の入力端子のうち一方の入力端子に前記正相入力信号が入力され、他方の入力端子に前記逆相入力信号が入力され、1対の出力端子が前記1対の負荷と接続された差動構成の第1のトランジスタとからなり、
前記オフセット補償回路は、
前記正相入力信号の最大値を検出して保持する第1のレベル検出部と、
前記逆相入力信号の最大値を検出して保持する第2のレベル検出部と、
1対の入力端子のうち一方の入力端子に前記第1のレベル検出部の出力信号が入力され、他方の入力端子に前記第2のレベル検出部の出力信号が入力され、1対の出力端子が前記1対の負荷と接続された差動構成の第2のトランジスタとからなることを特徴とするリミッタアンプ回路。
【請求項3】
請求項2記載のリミッタアンプ回路において、
前記第2のトランジスタは、MOSトランジスタであることを特徴とするリミッタアンプ回路。
【請求項4】
請求項2記載のリミッタアンプ回路において、
前記オフセット補償回路は、さらに、前記第2のトランジスタの1対の出力端子と直列に挿入された1対の抵抗を有することを特徴とするリミッタアンプ回路。
【請求項5】
請求項1記載のリミッタアンプ回路において、
前記差動増幅器のゲインは1であることを特徴とするリミッタアンプ回路。
【請求項6】
請求項1乃至5のいずれか1項に記載のリミッタアンプ回路において、
前記差動増幅器と前記オフセット補償回路とを構成単位として、この構成単位を複数段直列に接続したことを特徴とするリミッタアンプ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2008−72440(P2008−72440A)
【公開日】平成20年3月27日(2008.3.27)
【国際特許分類】
【出願番号】特願2006−249117(P2006−249117)
【出願日】平成18年9月14日(2006.9.14)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【出願人】(591230295)NTTエレクトロニクス株式会社 (565)
【Fターム(参考)】
【公開日】平成20年3月27日(2008.3.27)
【国際特許分類】
【出願日】平成18年9月14日(2006.9.14)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【出願人】(591230295)NTTエレクトロニクス株式会社 (565)
【Fターム(参考)】
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