不揮発性半導体記憶装置
【課題】本発明は、NAND型フラッシュメモリにおいて、選択ゲートトランジスタの水平方向のゲート長を小さくできるようにする。
【解決手段】たとえば、メモリセルアレイは、マトリクス状に配置された複数のメモリセルユニットを備える。各メモリセルユニットは、電気的なデータの書き込みおよび消去が可能な所定個のメモリセルトランジスタMCを列方向に直列に接続したメモリセル列の、その一端が第1の選択ゲートトランジスタを介してビット線BLに接続され、他端が第2の選択ゲートトランジスタSGSを介してソース線SLに接続されている。選択ゲートトランジスタSGSは、ゲート電極部GE2の一部が、シリコン基板11の表面部に設けられた溝部12内に埋め込まれている。
【解決手段】たとえば、メモリセルアレイは、マトリクス状に配置された複数のメモリセルユニットを備える。各メモリセルユニットは、電気的なデータの書き込みおよび消去が可能な所定個のメモリセルトランジスタMCを列方向に直列に接続したメモリセル列の、その一端が第1の選択ゲートトランジスタを介してビット線BLに接続され、他端が第2の選択ゲートトランジスタSGSを介してソース線SLに接続されている。選択ゲートトランジスタSGSは、ゲート電極部GE2の一部が、シリコン基板11の表面部に設けられた溝部12内に埋め込まれている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性半導体記憶装置に関するもので、特に、所定個のメモリセルトランジスタを列方向に直列に接続してなるメモリセルユニットを有する、NAND型フラッシュメモリ(EEPROM:Electrically Erasable and Programmable Read Only Memory)などの不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
周知のように、NAND型フラッシュメモリなどの不揮発性半導体記憶装置は、不揮発性でありながら、データの電気的な書き換え(書き込みおよび消去)が可能であるとして重宝されている。しかも、高集積化が可能であり、年々、装置の小面積化(トランジスタサイズの縮小化)が図られている。
【0003】
このような状況の中で、メモリセルトランジスタのゲート電極をトレンチ型構造とし、メモリセルトランジスタのサイズを大幅に縮小できるようにした不揮発性半導体記憶装置が既に提案されている(たとえば、特許文献1参照)。この提案の不揮発性半導体記憶装置によれば、垂直方向のチャネル成分をもつメモリセルトランジスタを形成することにより、ゲート長のスケーリングにともなうSCE(ショートチャネル効果)対策も実現できる。
【0004】
しかしながら、従来の不揮発性半導体記憶装置においては、メモリセルトランジスタよりも、選択ゲートトランジスタの方が、ゲート長のスケーリングが困難であるという欠点がある。これは、書き込み禁止(または、非書き込みもしくは非選択)動作時に選択ゲートトランジスタによってカットオフされるチャネル電圧は、スケーリングにより低下しないためである。つまり、選択ゲートトランジスタのゲート長をスケーリングによって小さくすると、昇圧したチャネル電圧を充分にカットオフできなくなる。このように、選択ゲートトランジスタの非スケーリング性が、今後のスケーリングにおいて、装置の小面積化のリミッティングファクターになりつつあるという問題があった。
【0005】
上記したように、装置の小面積化の要求から、今後は、選択ゲートトランジスタのゲート長もスケーリングによって小さくしていく必要があり、そのための最良の方法が模索されている。
【特許文献1】特開2001−274366
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、上記の問題点を解決すべくなされたもので、カットオフ特性を損なうことなしに、選択ゲートトランジスタのゲート長を小さくでき、いっそうの小面積化が可能な不揮発性半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【0007】
本願発明の一態様によれば、電気的なデータの書き込みおよび消去が可能な所定個のメモリセルトランジスタが列方向に接続されたメモリセル列の、その一端が第1の選択ゲートトランジスタを介してビット線に接続され、他端が第2の選択ゲートトランジスタを介してソース線に接続された複数のメモリセルユニットがマトリクス状に配置されてなるメモリセルアレイを具備した不揮発性半導体記憶装置であって、前記第1、あるいは第2の選択ゲートトランジスタのゲート電極の少なくとも一部は、基板の表面部に、ワード線と並行する方向に沿って形成された溝部内に設けられていることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【0008】
上記の構成により、選択ゲートトランジスタの非スケーリング性を改善できるようになる結果、カットオフ特性を損なうことなしに、選択ゲートトランジスタのゲート長を小さくでき、いっそうの小面積化が可能な不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【0009】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0010】
[第1の実施の形態]
図1は、本発明の第1の実施形態にしたがった、不揮発性半導体記憶装置の基本構成(セルアレイの等価回路)を示すものである。ここでは、所定個のメモリセルトランジスタが列方向に直列に接続されたNAND構造のメモリセルユニットを備える、NAND型フラッシュメモリ(EEPROM)を例に説明する。
【0011】
図1に示すように、このメモリセルアレイMCAには、複数のメモリセルユニット(NAND列)MCUが設けられている。各メモリセルユニットMCUの一端はビット線BLに接続され、他端は共通ソース線SLに接続されている。
【0012】
各メモリセルユニットMCUは、第1,第2の選択ゲートトランジスタSGD,SGSと、メモリセル列MCLとによって構成されている。つまり、所定個(たとえば、16個)のユニットセルであるメモリセルトランジスタMCが列方向に直列に接続されて、各メモリセル列MCLが構成されている。各メモリセル列MCLの、その一端が第1の選択ゲートトランジスタSGDを介してビット線BLに接続され、他端が第2の選択ゲートトランジスタSGSを介して共通ソース線SLに共通に接続されて、それぞれのメモリセルユニットMCUが構成されている。また、このような構成の複数のメモリセルユニットMCUがマトリクス状に配置されて、上記メモリセルアレイMCAが実現されている。
【0013】
メモリセルトランジスタMCは、それぞれ、制御ゲートCGとシリコン基板(Si基板)との間に浮遊ゲートFGが設けられた二重ゲート構造(スタック構造)のゲート電極部を有し、浮遊ゲートFG内の電荷の有無によってデータの電気的な書き換え(電気的なデータの書き込みおよび消去)が行われる。各メモリセルトランジスタMCの制御ゲートCGは、行方向に対し、それぞれ共通に接続されて、ワード線WLとなる。
【0014】
選択ゲートトランジスタSGDは、それぞれ、MOS(Metal Oxide Semiconductor)トランジスタであり、ドレイン側が上記ビット線BLに接続されている。選択ゲートトランジスタSGSは、それぞれ、MOSトランジスタであり、ソース側が上記共通ソース線SLに接続されている。選択ゲートトランジスタSGD,SGSの各ゲート電極部は、行方向に対し、それぞれ共通に接続されて、選択ゲート線SGDL,SGSLとなる。
【0015】
図2は、図1に示したメモリセルアレイMCAのレイアウト例を示すものである。なお、ここでは一部を透過して示している。すなわち、隣接する各メモリセルユニットMCUにおいて、選択ゲートトランジスタSGDのドレイン側は、それぞれ、ビット線コンタクトBCを介して、ビット線BLに接続されている。選択ゲートトランジスタSGSのソース側は、それぞれ、ソース線コンタクトSCを介して、共通ソース線SLに接続されている。
【0016】
図3は、上記したメモリセルアレイMCAの断面構造を示すものである。なお、ここでは、図2のIII − III線に沿う断面を模式的に示している。たとえば図3に示すように、シリコン基板11の表面部には、所定の深さの溝部12が選択的に形成されている。溝部12は、ワード線WLに並行する、行方向に沿って設けられている。また、溝部12の対向する各段差部分は、上記シリコン基板11の上面(水平面)に対してほぼ直角(90度)となっている。
【0017】
溝部12を除く、上記シリコン基板11の表面部には、それぞれ、各メモリセルユニットMCUにおける複数のメモリセルトランジスタMCが形成されている。各メモリセルトランジスタMCは、ゲート絶縁膜(たとえば、薄いトンネル酸化膜)13を介して、ゲート電極部GE1としての、浮遊ゲートFGと、インターポリ絶縁膜14と、制御ゲートCGとを備えている。制御ゲートCGはワード線WLとして、つまり、行方向の複数の制御ゲートCGを互いに接続するように、図面の手前から奥に向かって連続的に設けられている。また、各ゲート電極部GE1の両側部に対応する、上記シリコン基板11の表面部には、それぞれ、メモリセルトランジスタMCのソースまたはドレインとなる拡散層15が形成されている。
【0018】
一方、上記シリコン基板11上の上記溝部12には、列方向に隣接する、各メモリセルユニットMCUにおける選択ゲートトランジスタSGSのゲート電極部GE2が、それぞれ対向するようにして形成されている。ここで、各選択ゲートトランジスタSGSのゲート電極部GE2は、たとえば、メモリセルトランジスタMCのゲート電極部GE1とほぼ同一構造とされ、ほぼ同様の工程により、同時に形成される。すなわち、選択ゲートトランジスタSGSのゲート電極部GE2は、ゲート絶縁膜13を介して、浮遊ゲートFGを形成するための導電膜と、インターポリ絶縁膜14を形成するための絶縁膜(たとえば、ONO膜もしくはhigh−k膜)と、制御ゲートCGを形成するための導電膜とから構成されている。ただし、各選択ゲートトランジスタSGSのゲート電極部GE2は基本的には単層ゲート構造であり、スタックゲート構造となるのを避けるため、インターポリ絶縁膜14となる絶縁膜の一部が除去されて、浮遊ゲートFGとなる導電膜と制御ゲートCGとなる導電膜とが導通(電気的に接続)されている。
【0019】
溝部12に対応する上記シリコン基板11の、上記ゲート電極部GE2の相互間には、選択ゲートトランジスタSGSのソースとなる拡散層16が形成されている。選択ゲートトランジスタSGSのドレインは、隣接するメモリセルトランジスタMCの拡散層15と兼用されている。
【0020】
本実施形態の場合、選択ゲートトランジスタSGSのゲート電極部GE2は、上記溝部12の対向する各段差部分に、それぞれ、少なくとも一部が対応するようにして形成されている。すなわち、溝部12内に、選択ゲートトランジスタSGSのゲート電極部GE2の少なくとも一部が埋め込まれている。これにより、シリコン基板11の垂直方向に対して、ゲート電極部GE2の長さ(ゲート長)を稼ぐことが可能となる。つまり、水平方向のゲート長をスケーリングによって小さくする場合にも、SCE対策として、選択ゲートトランジスタSGSに垂直方向のチャネル成分をもたせることが可能となる。したがって、装置(NAND型フラッシュメモリ)の小面積化において、従来は不可能であった、選択ゲートトランジスタSGSの水平方向のゲート長をスケーリングによって十分に小さくできる。
【0021】
特に、NAND型フラッシュメモリの場合、選択ゲートトランジスタSGSのゲート電極部GE2には高電圧がかからない。よって、選択ゲートトランジスタSGSのゲート長をスケーリングした場合にも、電界集中の問題や、ゲート絶縁膜13の信頼性などの問題は回避できる。
【0022】
しかも、本実施形態においては、選択ゲートトランジスタSGSのゲート電極部GE2を、メモリセルトランジスタMCのゲート電極部GE1とほぼ同一構造とし、ほぼ同様の工程により、同時に形成できるようにしている。その結果、特別に複雑な工程を必要とすることもなく、より具体的には、溝部12を形成する工程およびインターポリ絶縁膜14の一部を除去する工程などを追加することのみにより、簡単に実現できる。
【0023】
上記メモリセルトランジスタMCのゲート電極部GE1の相互間には、第1の層間絶縁膜17が埋め込まれている。また、上記選択ゲートトランジスタSGSのゲート電極部GE2の対向する側面には、それぞれ、上記第1の層間絶縁膜17と同一の材料からなる側壁絶縁膜18が形成されている。さらに、上記メモリセルトランジスタMCのゲート電極部GE1の上面、上記第1の層間絶縁膜17の上面、並びに、上記選択ゲートトランジスタSGSの上記ゲート電極部GE2の上面および相互間には、それぞれ、バリア用絶縁膜(たとえば、SiN膜)19を介して、第2の層間絶縁膜20が堆積されている。
【0024】
そして、上記選択ゲートトランジスタSGSの上記ゲート電極部GE2の相互間には、ソース線コンタクトSCが形成されている。このソース線コンタクトSCの一端は、上記第2の層間絶縁膜20、上記バリア用絶縁膜19、および、上記ゲート絶縁膜13を貫通し、上記拡散層16に接続されている。ソース線コンタクトSCの他端は、上記第2の層間絶縁膜20の上面に、行方向に設けられた共通ソース線SLに接続されている。この共通ソース線SL上には、第3の層間絶縁膜21を介して、上記共通ソース線SLに直交する方向(列方向)に走るビット線BLが設けられている。
【0025】
なお、図示していないが、ビット線コンタクトBCを介して、上記ビット線BLにつながる選択ゲートトランジスタSGDも、上記した選択ゲートトランジスタSGSとほぼ同様の構成とされている。
【0026】
上記したように、シリコン基板11の表面部に溝部12を形成し、その溝部12内に、選択ゲートトランジスタSGD,SGSのゲート電極部GE2の少なくとも一部を形成するようにしている。これにより、シリコン基板11の垂直方向において、溝部12の深さに応じて、選択ゲートトランジスタSGD,SGSのゲート長を稼ぐことが可能となるとともに、SCE対策として、垂直方向のチャネル成分をもつ選択ゲートトランジスタSGD,SGSを形成することが可能となる。したがって、カットオフ特性を損なうことなく、選択ゲートトランジスタSGD,SGSの水平方向のゲート長をスケーリングにより小さくでき、NAND型フラッシュメモリの面積をいっそう小さくすることが可能となる。
【0027】
以下に、図4〜図12を参照して、上記した構成のNAND型フラッシュメモリ(EEPROM)の製造方法について説明する。ここでは、選択ゲートトランジスタSGSを例に示している。なお、各図面において、図(a)は平面図であり、図(b)はビット線方向(セルのゲート長L方向)に沿う断面図であり、図(c)はワード線方向(セルのゲート幅W方向)に沿う断面図である。
【0028】
まず、たとえば図4(a),(b),(c)に示すように、シリコン基板11の表面部に、選択ゲートトランジスタSGSの形成部に対応させて、それぞれ、所定の深さの溝部12を形成する。次いで、シリコン基板11の上面に、全面的に、ゲート絶縁膜13を形成する。
【0029】
次に、たとえば図5(a),(b),(c)に示すように、ゲート絶縁膜13の上面に、全面的に、浮遊ゲートFGとなる導電膜31aをデポジット(以下、単にデポという)する。この導電膜31aは、たとえばエッチバックにより、溝部12に沿ってほぼ均一な膜厚となるように形成される。
【0030】
次に、たとえば図6(a),(b),(c)に示すように、上記導電膜31aの上面に、全面的に、マスク材となるシリコン窒化膜(以下、SiN膜と略記する)32をほぼ均一な膜厚となるようにデポする。
【0031】
次に、たとえば図7(a),(b),(c)に示すように、SiN膜32を加工して、STI(Shallow Trench Isolation)構造の素子分離領域33を形成するためのマスクパターン32aを形成する。マスクパターン32aは、たとえば、ビット線に沿う方向にストライプ状に設けられる。そして、そのマスクパターン32aにしたがって、その下層の、導電膜31a、ゲート絶縁膜13、および、シリコン基板11をエッチングして、複数のトレンチ33aを形成する。続いて、各トレンチ33a内を素子分離用絶縁膜(たとえば、酸化膜)33bにより埋め込んだ後、上記マスクパターン32aをストッパに、素子分離用絶縁膜33bの上面をCMP(Chemical Mechanical Polishing)法などにより平坦化し、STI構造の素子分離領域33を完成させる。
【0032】
次に、たとえば図8(a),(b),(c)に示すように、マスクパターン32aを剥離した後、さらに、素子分離領域33の上面をエッチバックなどして高さを調節し、導電膜31aの上面の高さに合わせる。
【0033】
次に、たとえば図9(a),(b),(c)に示すように、導電膜31aの上面に、全面的に、インターポリ絶縁膜14となる絶縁膜34および制御ゲートCGとなる1層目の導電膜31bを順にデポする。
【0034】
次に、たとえば図10(a),(b),(c)に示すように、溝部12に対応する、上記導電膜31bおよび絶縁膜34の一部をフォトリソグラフィなどにより開孔し、その下層の導電膜31aの上面を露出させる。
【0035】
次に、たとえば図11(a),(b),(c)に示すように、導電膜31bの上面に、全面的に、制御ゲートCGとなる2層目の導電膜31cをデポする。この導電層31cの一部は、上記開孔を介して、下層の導電膜31aと電気的に接続される。
【0036】
次に、たとえば図12(a),(b),(c)に示すように、導電層31c,31b,31aおよび絶縁膜34を加工して、上記シリコン基板11の表面上に、メモリセルトランジスタMCのゲート電極部GE1を形成する。また、溝部12の対向する各段差部分に、たとえば、選択ゲートトランジスタSGSのゲート電極部GE2を同時に形成する。この実施形態の場合、選択ゲートトランジスタSGSのゲート電極部GE2は垂直方向のチャネル成分をもつため、従来に比べ、ゲート電極部GE2の水平方向のゲート長を十分に小さくできる。
【0037】
続いて、各ゲート電極部GE1の両側部に対応する、上記シリコン基板11の表面部に、それぞれゲート絶縁膜13を介して、メモリセルトランジスタMCのソースまたはドレインとなる拡散層15を、イオン注入法などにより形成する。また、たとえば、溝部12に対応する上記シリコン基板11の、上記ゲート電極部GE2の相互間に、選択ゲートトランジスタSGSのソースとなる拡散層16を同時に形成する。なお、選択ゲートトランジスタSGSのドレインは、隣接するメモリセルトランジスタMCの拡散層15と兼用されている。こうして、メモリセルユニットMCUにおけるメモリセルトランジスタMC、および、垂直方向のチャネル成分をもつ選択ゲートトランジスタSGSが形成される。
【0038】
この後、全面的に第1の層間絶縁膜17をデポし、メモリセルトランジスタMCの各ゲート電極部GE1の相互間を埋め込むとともに、その第1の層間絶縁膜17をエッチバックなどして、選択ゲートトランジスタSGSのゲート電極部GE2の対向する側面に、それぞれ、側壁絶縁膜18を形成する。
【0039】
さらに、バリア用絶縁膜19および第2の層間絶縁膜20を全面的にデポした後、上記第2の層間絶縁膜20の上面を平坦化する。そして、選択ゲートトランジスタSGSのゲート電極部GE2の相互間に、上記第2の層間絶縁膜20、上記バリア用絶縁膜19、および、上記ゲート絶縁膜13を貫通し、上記拡散層16につながるソース線コンタクトSCを形成する。また、第2の層間絶縁膜20の上面に、上記ソース線コンタクトSCにつながる共通ソース線SLを形成した後、全面的に、第3の層間絶縁膜21を形成する。そして、この第3の層間絶縁膜21の上面に、図示していない選択ゲートトランジスタSGDにつながるビット線BLを形成する。これにより、図3に示した断面構造を有するメモリセルアレイMCAが完成する。
【0040】
なお、選択ゲートトランジスタSGDに関しては、上記したように、選択ゲートトランジスタSGSとほぼ同一の工程により、ほぼ同時に形成される。選択ゲートトランジスタSGSの形成と異なるのは、第2の層間絶縁膜20の上面を平坦化した後に、ソース線コンタクトSCの形成を行うことなく、上記第3の層間絶縁膜21の形成が行われる。そして、上記第3の層間絶縁膜21、上記第2の層間絶縁膜20、上記バリア用絶縁膜19、および、上記ゲート絶縁膜13を貫通し、拡散層16につながるビット線コンタクトBCが形成される。この後、第3の層間絶縁膜21の上面に、上記ビット線コンタクトBCにつながるビット線BLが形成される。
【0041】
また、上述した本実施形態においては、溝部12の対向する各段差部分をほぼ直角とした場合を例に説明したが、これに限らず、たとえば図13に示すように、シリコン基板11の上面とのなす角度θが20度以上、もしくは、たとえば図14に示すように、160度以下であれば同様の効果が期待できる。
【0042】
[第2の実施の形態]
図15は、本発明の第2の実施形態にしたがった、不揮発性半導体記憶装置の基本構成(セルアレイの断面構造)を示すものである。ここでは、所定個のメモリセルトランジスタが列方向に直列に接続されたNAND構造のメモリセルユニットを備える、NAND型フラッシュメモリ(EEPROM)を例に説明する。なお、本図は図2のIII − III線に沿う断面に対応するもので、図3と同一箇所には同一符号を付して、詳しい説明は割愛する。
【0043】
たとえば図15に示すように、シリコン基板11の表面部には、所定の深さの溝部12が選択的に形成されている。溝部12は、ワード線WLに並行する、行方向に沿って設けられている。また、溝部12の対向する各段差部分は、上記シリコン基板11の上面(水平面)に対してほぼ直角(90度)となっている。
【0044】
溝部12を除く、上記シリコン基板11の表面部には、それぞれ、各メモリセルユニットMCUにおける複数のメモリセルトランジスタMCが形成されている。各メモリセルトランジスタMCは、ゲート絶縁膜(たとえば、薄いトンネル酸化膜)13を介して、ゲート電極部GE1としての、浮遊ゲートFGと、インターポリ絶縁膜(たとえば、ONO膜もしくはAl2 O3 またはHfOxなどのhigh−k膜)14と、制御ゲートCGとを備えている。制御ゲートCGはワード線WLとして、つまり、行方向の複数の制御ゲートCGを互いに接続するように、図面の手前から奥に向かって連続的に設けられている。また、各ゲート電極部GE1の両側部に対応する、上記シリコン基板11の表面部には、それぞれ、メモリセルトランジスタMCのソースまたはドレインとなる拡散層15が形成されている。
【0045】
一方、上記シリコン基板11上の上記溝部12には、列方向に隣接する、各メモリセルユニットMCUにおける選択ゲートトランジスタSGSaのゲート電極部GE2aが、それぞれ対向するようにして形成されている。ここで、各選択ゲートトランジスタSGSaのゲート電極部GE2aは基本的には単層ゲート構造とされ、その直下のゲート絶縁膜41が、たとえば、メモリセルトランジスタMCのゲート電極部GE1の直下のゲート絶縁膜13とは異なる膜種もしくは異なる膜厚により形成されている。すなわち、選択ゲートトランジスタSGSaのゲート電極部GE2aは、ゲート絶縁膜(たとえば、インターポリ絶縁膜14を形成するための絶縁膜)41上に設けられた、制御ゲートCGを形成するための導電膜を主体に構成されている。ただし、各選択ゲートトランジスタSGSaのゲート電極部GE2aには、製造工程上、浮遊ゲートFGを形成するための導電膜が存在する。この導電膜(FG)へのホットキャリアの注入が十分に小さければ、実用上、問題はない。
【0046】
溝部12に対応する上記シリコン基板11の、上記ゲート電極部GE2aの相互間には、選択ゲートトランジスタSGSaのソースとなる拡散層16が形成されている。選択ゲートトランジスタSGSaのドレインは、隣接するメモリセルトランジスタMCの拡散層15と兼用されている。
【0047】
本実施形態の場合、選択ゲートトランジスタSGSaのゲート電極部GE2aは、上記溝部12の対向する各段差部分に、それぞれ、少なくとも一部が対応するようにして形成されている。すなわち、溝部12内に、選択ゲートトランジスタSGSaのゲート電極部GE2aの少なくとも一部が埋め込まれている。これにより、シリコン基板11の垂直方向に対して、ゲート電極部GE2aの長さ(ゲート長)を稼ぐことが可能となる。つまり、ゲート長をスケーリングによって小さくする場合にも、SCE対策として、選択ゲートトランジスタSGSaに垂直方向のチャネル成分をもたせることが可能となる。したがって、装置(NAND型フラッシュメモリ)の小面積化において、従来は不可能であった、選択ゲートトランジスタSGSaの水平方向のゲート長をスケーリングによって十分に小さくできる。
【0048】
しかも、本実施形態においては、選択ゲートトランジスタSGSaのゲート電極部GE2aの直下のゲート絶縁膜41の膜種および膜厚を、メモリセルトランジスタMCのゲート電極部GE1の直下のゲート絶縁膜13と異ならせることが容易に可能である。よって、選択ゲートトランジスタSGSaのゲート長をスケーリングした場合にも、電界集中の問題や、ゲート絶縁膜41の信頼性などの問題は回避できる。
【0049】
上記メモリセルトランジスタMCのゲート電極部GE1の相互間には、第1の層間絶縁膜17が埋め込まれている。また、上記選択ゲートトランジスタSGSaのゲート電極部GE2aの対向する側面には、それぞれ、上記第1の層間絶縁膜17と同一の材料からなる側壁絶縁膜18が形成されている。さらに、上記メモリセルトランジスタMCのゲート電極部GE1の上面、上記第1の層間絶縁膜17の上面、並びに、上記選択ゲートトランジスタSGSaの上記ゲート電極部GE2aの上面および相互間には、それぞれ、バリア用絶縁膜(たとえば、SiN膜)19を介して、第2の層間絶縁膜20が堆積されている。
【0050】
そして、上記選択ゲートトランジスタSGSaの上記ゲート電極部GE2aの相互間には、ソース線コンタクトSCが形成されている。このソース線コンタクトSCの一端は、上記第2の層間絶縁膜20、上記バリア用絶縁膜19、および、上記ゲート絶縁膜41を貫通し、上記拡散層16に接続されている。ソース線コンタクトSCの他端は、上記第2の層間絶縁膜20の上面に、行方向に設けられた共通ソース線SLに接続されている。この共通ソース線SL上には、第3の層間絶縁膜21を介して、上記共通ソース線SLに直交する方向(列方向)に走るビット線BLが設けられている。
【0051】
なお、図示していないが、ビット線コンタクトBCを介して、上記ビット線BLにつながる選択ゲートトランジスタ(SGDa)も、上記した選択ゲートトランジスタSGSaとほぼ同様の構成とされている。
【0052】
上記したように、シリコン基板11の表面部に溝部12を形成し、その溝部12内に、選択ゲートトランジスタSGDa,SGSaのゲート電極部GE2aの少なくとも一部を形成するようにしている。これにより、シリコン基板11の垂直方向において、溝部12の深さに応じて、選択ゲートトランジスタSGDa,SGSaのゲート長を稼ぐことが可能となるとともに、SCE対策として、垂直方向のチャネル成分をもつ選択ゲートトランジスタSGDa,SGSaを形成することが可能となる。したがって、カットオフ特性を損なうことなく、選択ゲートトランジスタSGDa,SGSaの水平方向のゲート長をスケーリングにより小さくでき、NAND型フラッシュメモリの面積をいっそう小さくすることが可能となる。
【0053】
以下に、図16〜図21を参照して、上記した構成のNAND型フラッシュメモリ(EEPROM)の製造方法について説明する。ここでは、選択ゲートトランジスタSGSaを例に示している。なお、各図面において、図(a)は平面図であり、図(b)はビット線方向(セルのゲート長L方向)に沿う断面図であり、図(c)はワード線方向(セルのゲート幅W方向)に沿う断面図である。
【0054】
まず、たとえば図16(a),(b),(c)に示すように、シリコン基板11の上面に、全面的に、ゲート絶縁膜13を形成する。
【0055】
次に、たとえば図17(a),(b),(c)に示すように、上記ゲート絶縁膜13の上面に、全面的に、浮遊ゲートFGとなる導電膜31aをデポする。
【0056】
次に、上記導電膜31aの上面に、全面的に、マスク材となるSiN膜をほぼ均一な膜厚となるようにデポする。この後、たとえば図18(a),(b),(c)に示すように、SiN膜を加工して、STI構造の素子分離領域33を形成するためのマスクパターン32aを形成する。マスクパターン32aは、たとえば、ビット線に沿う方向にストライプ状に設けられる。そして、そのマスクパターン32aにしたがって、その下層の、導電膜31a、ゲート絶縁膜13、および、シリコン基板11をエッチングして、複数のトレンチ33aを形成する。続いて、各トレンチ33a内を素子分離用絶縁膜(たとえば、酸化膜)33bにより埋め込んだ後、上記マスクパターン32aをストッパに、素子分離用絶縁膜33bの上面をCMP法などにより平坦化し、STI構造の素子分離領域33を完成させる。
【0057】
次に、マスクパターン32aを剥離した後、さらに、素子分離領域33の上面をエッチバックなどして高さを調節し、導電膜31aの上面の高さに合わせる。続いて、上記導電膜31aおよび上記素子分離領域33の上面に、全面的に、マスク材となるSiN膜をほぼ均一な膜厚となるように再デポする。この後、たとえば図19(a),(b),(c)に示すように、SiN膜を加工して、所定の深さの溝部12を形成するためのマスクパターン42aを形成する。そして、そのマスクパターン42aにしたがって、その下層の、導電膜31a、ゲート絶縁膜13、素子分離領域33、および、シリコン基板11をエッチングして、選択ゲートトランジスタSGSaの形成部に対応させて、溝部12を形成する。
【0058】
次に、マスクパターン42aを剥離した後、たとえば図20(a),(b),(c)に示すように、全面的に、インターポリ絶縁膜14となる絶縁膜34および制御ゲートCGとなる導電膜31bを順にデポする。
【0059】
次に、たとえば図21(a),(b),(c)に示すように、導電層31b,31aおよび絶縁膜34を加工して、上記シリコン基板11の表面上に、メモリセルトランジスタMCのゲート電極部GE1を形成する。また、溝部12の対向する各段差部分に、たとえば、選択ゲートトランジスタSGSaのゲート電極部GE2aを同時に形成する。この実施形態の場合、選択ゲートトランジスタSGSaのゲート電極部GE2aは垂直方向のチャネル成分をもつため、従来に比べ、ゲート電極部GE2aの水平方向のゲート長を十分に小さくできる。
【0060】
続いて、各ゲート電極部GE1の両側部に対応する、上記シリコン基板11の表面部に、それぞれゲート絶縁膜13を介して、メモリセルトランジスタMCのソースまたはドレインとなる拡散層15を、イオン注入法などにより形成する。また、たとえば、溝部12に対応する上記シリコン基板11の、上記ゲート電極部GE2の相互間に、選択ゲートトランジスタSGSaのソースとなる拡散層16を同時に形成する。なお、選択ゲートトランジスタSGSaのドレインは、隣接するメモリセルトランジスタMCの拡散層15と兼用されている。こうして、メモリセルユニットMCUにおけるメモリセルトランジスタMC、および、垂直方向のチャネル成分をもつ選択ゲートトランジスタSGSaが形成される。
【0061】
この後、全面的に第1の層間絶縁膜17をデポし、メモリセルトランジスタMCの各ゲート電極部GE1の相互間を埋め込むとともに、その第1の層間絶縁膜17をエッチバックなどして、選択ゲートトランジスタSGSaのゲート電極部GE2aの対向する側面に、それぞれ、側壁絶縁膜18を形成する。
【0062】
さらに、バリア用絶縁膜19および第2の層間絶縁膜20を全面的にデポした後、上記第2の層間絶縁膜20の上面を平坦化する。そして、選択ゲートトランジスタSGSaのゲート電極部GE2aの相互間に、上記第2の層間絶縁膜20、上記バリア用絶縁膜19、および、上記ゲート絶縁膜41を貫通し、上記拡散層16につながるソース線コンタクトSCを形成する。また、第2の層間絶縁膜20の上面に、上記ソース線コンタクトSCにつながる共通ソース線SLを形成した後、全面的に、第3の層間絶縁膜21を形成する。そして、この第3の層間絶縁膜21の上面に、図示していない選択ゲートトランジスタ(SGDa)につながるビット線BLを形成する。これにより、図15に示した断面構造を有するメモリセルアレイMCAが完成する。
【0063】
なお、選択ゲートトランジスタSGDaに関しては、上記したように、選択ゲートトランジスタSGSaとほぼ同一の工程により、ほぼ同一の形状を有して形成される。選択ゲートトランジスタSGSaの形成と異なるのは、第2の層間絶縁膜20の上面を平坦化した後に、ソース線コンタクトSCの形成を行うことなく、上記第3の層間絶縁膜21の形成が行われる。そして、上記第3の層間絶縁膜21、上記第2の層間絶縁膜20、上記バリア用絶縁膜19、および、上記ゲート絶縁膜41を貫通し、拡散層16につながるビット線コンタクトBCが形成される。この後、第3の層間絶縁膜21の上面に、上記ビット線コンタクトBCにつながるビット線BLが形成される。
【0064】
また、上述した本実施形態においても、溝部12の対向する各段差部分をほぼ直角とした場合を例に説明したが、これに限らず、たとえば図13に示すように、シリコン基板11の上面とのなす角度θが20度以上、もしくは、たとえば図14に示すように、160度以下であれば同様の効果が期待できる。
【0065】
[第3の実施の形態]
図22は、本発明の第3の実施形態にしたがった、不揮発性半導体記憶装置の基本構成(セルアレイの断面構造)を示すものである。ここでは、所定個のメモリセルトランジスタが列方向に直列に接続されたNAND構造のメモリセルユニットを備える、NAND型フラッシュメモリ(EEPROM)を例に説明する。なお、本図は図2のIII − III線に沿う断面に対応するもので、図3と同一箇所には同一符号を付して、詳しい説明は割愛する。
【0066】
たとえば図22に示すように、シリコン基板11の表面部には、それぞれ、各メモリセルユニットMCUにおける複数のメモリセルトランジスタMCが形成されている。各メモリセルトランジスタMCは、ゲート絶縁膜(たとえば、薄いトンネル酸化膜)13を介して、ゲート電極部GE1としての、浮遊ゲートFGと、インターポリ絶縁膜(たとえば、ONO膜もしくはhigh−k膜)14と、制御ゲートCGとを備えている。制御ゲートCGはワード線WLとして、つまり、行方向の複数の制御ゲートCGを互いに接続するように、図面の手前から奥に向かって連続的に設けられている。また、列方向の各ゲート電極部GE1の両側部に対応する、上記シリコン基板11の表面部には、それぞれ、メモリセルトランジスタMCのソースまたはドレインとなる拡散層15が形成されている。
【0067】
一方、上記シリコン基板11上の所定箇所、たとえば、列方向に隣接する、各メモリセルユニットMCUにおけるメモリセル列MCLの相互間(端部)には、それぞれ、選択ゲートトランジスタSGSbが形成されている。ここで、各選択ゲートトランジスタSGSbのゲート電極部GE2bは、基本的には、トレンチゲート構造とされている。上記ゲート電極部GE2bは、その一部が、上記シリコン基板11の表面部に埋め込まれている。すなわち、各選択ゲートトランジスタSGSbのゲート電極部GE2bは、シリコン基板11の上面に設けられる第2の層間絶縁膜20およびバリア用絶縁膜(たとえば、SiN膜)19を貫通し、かつ、シリコン基板11の表面部に形成されたトレンチ51内に、ゲート絶縁膜52を介して、ポリシリコン膜もしくは金属膜などが埋め込まれてなる構成とされている。
【0068】
なお、ゲート絶縁膜52は、上記第2の層間絶縁膜20の上面および上記トレンチ51の内面に沿って一体的に設けられている。ゲート絶縁膜52としては、たとえば、酸化もしくはデポにより、メモリセルトランジスタMCのゲート電極部GE1の直下のゲート絶縁膜13とは異なる膜種もしくは異なる膜厚により形成することが可能である。また、トレンチ51の底面に対応する、上記シリコン基板11の界面に対し、必要に応じて、しきい値調整用のチャネル・インプランテーションを行うことも可能である。
【0069】
選択ゲートトランジスタSGSbが対応する、上記シリコン基板11の表面部には、バリア用絶縁膜19を介して、選択ゲートトランジスタSGSbのソースまたはドレインとなる拡散層16が形成されている。選択ゲートトランジスタSGSbのドレインは、隣接するメモリセルトランジスタMCのソースと兼用されている。
【0070】
本実施形態の場合、上記シリコン基板11の表面部に、それぞれ、選択ゲートトランジスタSGSbのゲート電極部GE2bの少なくとも一部が埋め込まれている。これにより、シリコン基板11の垂直方向に対して、ゲート電極部GE2bの長さ(ゲート長)を稼ぐことが可能となる。つまり、水平方向のゲート長をスケーリングによって小さくする場合にも、SCE対策として、選択ゲートトランジスタSGSbに垂直方向のチャネル成分をもたせることが可能となる。したがって、装置(NAND型フラッシュメモリ)の小面積化において、従来は不可能であった、選択ゲートトランジスタSGSbの水平方向のゲート長をスケーリングによって十分に小さくできる。
【0071】
しかも、本実施形態においては、選択ゲートトランジスタSGSbのゲート電極部GE2bにおけるゲート絶縁膜52の膜種および膜厚を、メモリセルトランジスタMCのゲート電極部GE1の直下のゲート絶縁膜13と異ならせることが容易に可能である。よって、選択ゲートトランジスタSGSbのゲート長をスケーリングした場合にも、電界集中の問題や、ゲート絶縁膜52の信頼性などの問題は回避できる。
【0072】
上記メモリセルトランジスタMCのゲート電極部GE1の相互間には、第1の層間絶縁膜17が埋め込まれている。また、上記ゲート電極部GE1の、上記選択ゲートトランジスタSGSbのゲート電極部GE2bと対向する側面には、それぞれ、上記第1の層間絶縁膜17と同一の材料からなる側壁絶縁膜18が形成されている。さらに、上記メモリセルトランジスタMCのゲート電極部GE1の上面、上記第1の層間絶縁膜17の上面、並びに、上記拡散層16に対応する、上記シリコン基板11の表面上には、それぞれ、バリア用絶縁膜19を介して、たとえばプリメタルデュレクトリック(PMD)法により第2の層間絶縁膜20が堆積されている。
【0073】
そして、上記選択ゲートトランジスタSGSbの上記ゲート電極部GE2bの相互間には、ソース線コンタクトSCが形成されている。このソース線コンタクトSCの一端は、上記第2の層間絶縁膜20および上記バリア用絶縁膜19を貫通し、上記拡散層16に接続されている。ソース線コンタクトSCの他端は、上記第2の層間絶縁膜20および上記ゲート絶縁膜52を貫通し、行方向に設けられた共通ソース線SLに接続されている。この共通ソース線SL上には、第3の層間絶縁膜21を介して、上記共通ソース線SLに直交する方向(列方向)に走るビット線BLが設けられている。
【0074】
なお、図示していないが、ビット線コンタクトBCを介して、上記ビット線BLにつながる選択ゲートトランジスタ(SGDb)も、上記した選択ゲートトランジスタSGSbとほぼ同様の構成とされている。
【0075】
上記したように、シリコン基板11の表面部に、トレンチゲート構造を有して、選択ゲートトランジスタSGDb,SGSbのゲート電極部GE2bを形成するようにしている。これにより、シリコン基板11の垂直方向において、ゲート電極部GE2bの埋め込みの深さに応じて、選択ゲートトランジスタSGDb,SGSbのゲート長を稼ぐことが可能となるとともに、SCE対策として、垂直方向のチャネル成分をもつ選択ゲートトランジスタSGDb,SGSbを形成することが可能となる。したがって、カットオフ特性を損なうことなく、選択ゲートトランジスタSGDb,SGSbの水平方向のゲート長をスケーリングにより小さくでき、NAND型フラッシュメモリの面積をいっそう小さくすることが可能となる。
【0076】
以下に、図23〜図27を参照して、上記した構成のNAND型フラッシュメモリ(EEPROM)の製造方法について説明する。ここでは、選択ゲートトランジスタSGSbを例に示している。なお、各図面において、図(a)は平面図であり、図(b)はビット線方向(セルのゲート長L方向)に沿う断面図であり、図(c)はワード線方向(セルのゲート幅W方向)に沿う断面図である。
【0077】
まず、シリコン基板11の上面に、全面的に、ゲート絶縁膜13を形成する。次いで、ゲート絶縁膜13の上面に、全面的に、浮遊ゲートFGとなる導電膜をデポする。次いで、浮遊ゲートFGとなる導電膜、上記ゲート絶縁膜13、および、シリコン基板11を加工して、ビット線BL方向に沿う、複数のSTI構造の素子分離領域33を形成するとともに、それぞれ、メモリセルトランジスタMCのゲート電極部GE1の浮遊ゲートFGを形成する。次いで、素子分離領域33の上面をエッチバックなどして高さを調節した後、素子分離領域33および浮遊ゲートFGの上面に、全面的に、インターポリ絶縁膜14となる絶縁膜および制御ゲートCGとなる導電膜を順にデポする。次いで、インターポリ絶縁膜14となる絶縁膜および制御ゲートCGとなる導電膜を加工して、上記シリコン基板11の表面上に、それぞれ、メモリセルトランジスタMCのゲート電極部GE1を完成させる。次いで、各ゲート電極部GE1の列方向の両側部に対応する、上記シリコン基板11の表面部に、それぞれ、メモリセルトランジスタMCのソースまたはドレインとなる拡散層15を、イオン注入法などにより形成する。また、たとえば、選択ゲートトランジスタSGSbに対応する、上記シリコン基板11の表面部に、選択ゲートトランジスタSGSbのソースまたはドレインとなる拡散層16を同時に形成する。なお、選択ゲートトランジスタSGSbのドレインは、隣接するメモリセルトランジスタMCのソースと兼用されている。
【0078】
こうして、メモリセルユニットMCUにおける複数のメモリセルトランジスタMCが形成された状態において、全面的に第1の層間絶縁膜17をデポし、メモリセルトランジスタMCの各ゲート電極部GE1の相互間を埋め込むとともに、その第1の層間絶縁膜17をエッチバックなどして、選択ゲートトランジスタSGSbのゲート電極部GE2bに対向する、上記ゲート電極部GE1の側面にそれぞれ側壁絶縁膜18を形成する。次いで、上記側壁絶縁膜18などを含む、上記シリコン基板11の上面に、全面的に、バリア用絶縁膜19をデポする(以上、図23(a),(b),(c)参照)。
【0079】
次に、たとえば図24(a),(b),(c)に示すように、上記バリア用絶縁膜19の上面に、全面的に、第2の層間絶縁膜20をデポした後、上記第2の層間絶縁膜20の上面をCMP法などにより平坦化する。
【0080】
次に、たとえば図25(a),(b),(c)に示すように、選択ゲートトランジスタSGSbの形成位置に対応させて、所定の深さのトレンチ51を形成する。トレンチ51は、たとえば、上記第2の層間絶縁膜20および上記バリア用絶縁膜19を貫通し、かつ、拡散層16よりも深く、上記シリコン基板11の表面部を掘り込むようにして形成される。
【0081】
次に、たとえば図26(a),(b),(c)に示すように、上記トレンチ51の内面をそれぞれ含む、上記第2の層間絶縁膜20の上面に、たとえば、酸化もしくはデポにより、ゲート絶縁膜52を形成する。
【0082】
次に、たとえば図27(a),(b),(c)に示すように、上記トレンチ51内にポリシリコン膜もしくは金属膜などを埋め込んで、選択ゲートトランジスタSGSbのゲート電極部GE2bを形成する。これにより、垂直方向のチャネル成分をもつ選択ゲートトランジスタSGSbが実現される。
【0083】
すなわち、本実施形態においては、シリコン基板11の表面部に、少なくとも一部が埋め込まれた、トレンチゲート構造を有する、選択ゲートトランジスタSGSbのゲート電極部GE2bを形成するようにしている。この場合、選択ゲートトランジスタSGSbのゲート電極部GE2bは垂直方向のチャネル成分をもつため、従来に比べ、ゲート電極部GE2bの水平方向のゲート長を十分に小さくできる。
【0084】
この後、選択ゲートトランジスタSGSbのゲート電極部GE2bの相互間に、上記ゲート絶縁膜52、上記第2の層間絶縁膜20、および、上記バリア用絶縁膜19を貫通し、上記拡散層16につながるソース線コンタクトSCを形成する。また、第2の層間絶縁膜20の上面に、上記ゲート絶縁膜52を貫通して、上記ソース線コンタクトSCにつながる共通ソース線SLを形成した後、全面的に、第3の層間絶縁膜21を形成する。そして、この第3の層間絶縁膜21の上面に、図示していない選択ゲートトランジスタSGDbにつながるビット線BLを形成する。これにより、図22に示した断面構造を有するメモリセルアレイMCAが完成する。
【0085】
なお、選択ゲートトランジスタSGDbに関しては、上記したように、選択ゲートトランジスタSGSbとほぼ同一の工程により、ほぼ同時に形成される。選択ゲートトランジスタSGSbの形成と異なるのは、ゲート電極部GE2bを形成した後に、ソース線コンタクトSCの形成を行うことなく、上記第3の層間絶縁膜21の形成が行われる。そして、上記第3の層間絶縁膜21、上記ゲート絶縁膜52、上記第2の層間絶縁膜20、および、上記バリア用絶縁膜19を貫通し、拡散層16につながるビット線コンタクトBCが形成される。この後、第3の層間絶縁膜21の上面に、上記ビット線コンタクトBCにつながるビット線BLが形成される。
【0086】
また、上述した本実施形態においては、選択ゲートトランジスタSGSbのゲート電極部GE2bとは別工程により、ソース線コンタクトSCを形成するようにした場合を例に説明したが、これに限らず、たとえばゲート電極部GE2bと同一工程により、ソース線コンタクトSCの形成を行うようにすることもできる。
【0087】
また、本実施形態としては、共通ソース線SLを特に設けることなく、ソース線コンタクトSCを、共通ソース線SLを兼用させた構成とすることも可能である。
【0088】
さらに、上記した第1〜第3の実施形態においては、いずれも、NAND型フラッシュメモリに適用した場合を例に説明した。これに限らず、たとえば図28に示すように、所定個のメモリセルトランジスタMCが列方向に並列に接続されたAND構造のメモリセルユニットMCUを備える、AND型フラッシュメモリにも同様に適用できる。
【0089】
その他、本願発明は、上記(各)実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記(各)実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、(各)実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題(の少なくとも1つ)が解決でき、発明の効果の欄で述べられている効果(の少なくとも1つ)が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【0090】
【図1】本発明の第1の実施形態にしたがった、不揮発性半導体記憶装置の基本構成(NAND型フラッシュメモリにおけるセルアレイの等価回路)を示す回路図。
【図2】図1に示したセルアレイのレイアウト例を示す平面図。
【図3】図1に示したセルアレイの断面構造を示す要部の断面図。
【図4】図3に示したセルアレイの製造方法について説明するために示す図。
【図5】図3に示したセルアレイの製造方法について説明するために示す図。
【図6】図3に示したセルアレイの製造方法について説明するために示す図。
【図7】図3に示したセルアレイの製造方法について説明するために示す図。
【図8】図3に示したセルアレイの製造方法について説明するために示す図。
【図9】図3に示したセルアレイの製造方法について説明するために示す図。
【図10】図3に示したセルアレイの製造方法について説明するために示す図。
【図11】図3に示したセルアレイの製造方法について説明するために示す図。
【図12】図3に示したセルアレイの製造方法について説明するために示す図。
【図13】図3に示したセルアレイにおいて、シリコン基板の上面と溝部とのなす角度θの一例について示す断面図。
【図14】図3に示したセルアレイにおいて、シリコン基板の上面と溝部とのなす角度θの他の例について示す断面図。
【図15】本発明の第2の実施形態にしたがった、不揮発性半導体記憶装置の基本構成(NAND型フラッシュメモリにおけるセルアレイの断面構造)を示す要部の断面図。
【図16】図15に示したセルアレイの製造方法について説明するために示す図。
【図17】図15に示したセルアレイの製造方法について説明するために示す図。
【図18】図15に示したセルアレイの製造方法について説明するために示す図。
【図19】図15に示したセルアレイの製造方法について説明するために示す図。
【図20】図15に示したセルアレイの製造方法について説明するために示す図。
【図21】図15に示したセルアレイの製造方法について説明するために示す図。
【図22】本発明の第3の実施形態にしたがった、不揮発性半導体記憶装置の基本構成(NAND型フラッシュメモリにおけるセルアレイの断面構造)を示す要部の断面図。
【図23】図22に示したセルアレイの製造方法について説明するために示す図。
【図24】図22に示したセルアレイの製造方法について説明するために示す図。
【図25】図22に示したセルアレイの製造方法について説明するために示す図。
【図26】図22に示したセルアレイの製造方法について説明するために示す図。
【図27】図22に示したセルアレイの製造方法について説明するために示す図。
【図28】本発明の他の実施形態にしたがった、不揮発性半導体記憶装置の基本構成(AND型フラッシュメモリにおけるセルアレイの等価回路)を示す回路図。
【符号の説明】
【0091】
11…シリコン基板、12…溝部、13…ゲート絶縁膜、14…インターポリ絶縁膜、15,16…拡散層、17…第1の層間絶縁膜、18…側壁絶縁膜、19…バリア用絶縁膜、20…第2の層間絶縁膜、21…第3の層間絶縁膜、MCA…メモリセルアレイ、MCU…メモリセルユニット(NAND列)、BL…ビット線、SL…共通ソース線、SGD,SGS,SGSa,SGSb…選択ゲートトランジスタ、MC…メモリセルトランジスタ、CG…制御ゲート、FG…浮遊ゲート、WL…ワード線、BC…ビット線コンタクト、SC…ソース線コンタクト、GE1,GE2,GE2a,GE2b…ゲート電極部。
【技術分野】
【0001】
本発明は、不揮発性半導体記憶装置に関するもので、特に、所定個のメモリセルトランジスタを列方向に直列に接続してなるメモリセルユニットを有する、NAND型フラッシュメモリ(EEPROM:Electrically Erasable and Programmable Read Only Memory)などの不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
周知のように、NAND型フラッシュメモリなどの不揮発性半導体記憶装置は、不揮発性でありながら、データの電気的な書き換え(書き込みおよび消去)が可能であるとして重宝されている。しかも、高集積化が可能であり、年々、装置の小面積化(トランジスタサイズの縮小化)が図られている。
【0003】
このような状況の中で、メモリセルトランジスタのゲート電極をトレンチ型構造とし、メモリセルトランジスタのサイズを大幅に縮小できるようにした不揮発性半導体記憶装置が既に提案されている(たとえば、特許文献1参照)。この提案の不揮発性半導体記憶装置によれば、垂直方向のチャネル成分をもつメモリセルトランジスタを形成することにより、ゲート長のスケーリングにともなうSCE(ショートチャネル効果)対策も実現できる。
【0004】
しかしながら、従来の不揮発性半導体記憶装置においては、メモリセルトランジスタよりも、選択ゲートトランジスタの方が、ゲート長のスケーリングが困難であるという欠点がある。これは、書き込み禁止(または、非書き込みもしくは非選択)動作時に選択ゲートトランジスタによってカットオフされるチャネル電圧は、スケーリングにより低下しないためである。つまり、選択ゲートトランジスタのゲート長をスケーリングによって小さくすると、昇圧したチャネル電圧を充分にカットオフできなくなる。このように、選択ゲートトランジスタの非スケーリング性が、今後のスケーリングにおいて、装置の小面積化のリミッティングファクターになりつつあるという問題があった。
【0005】
上記したように、装置の小面積化の要求から、今後は、選択ゲートトランジスタのゲート長もスケーリングによって小さくしていく必要があり、そのための最良の方法が模索されている。
【特許文献1】特開2001−274366
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、上記の問題点を解決すべくなされたもので、カットオフ特性を損なうことなしに、選択ゲートトランジスタのゲート長を小さくでき、いっそうの小面積化が可能な不揮発性半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【0007】
本願発明の一態様によれば、電気的なデータの書き込みおよび消去が可能な所定個のメモリセルトランジスタが列方向に接続されたメモリセル列の、その一端が第1の選択ゲートトランジスタを介してビット線に接続され、他端が第2の選択ゲートトランジスタを介してソース線に接続された複数のメモリセルユニットがマトリクス状に配置されてなるメモリセルアレイを具備した不揮発性半導体記憶装置であって、前記第1、あるいは第2の選択ゲートトランジスタのゲート電極の少なくとも一部は、基板の表面部に、ワード線と並行する方向に沿って形成された溝部内に設けられていることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【0008】
上記の構成により、選択ゲートトランジスタの非スケーリング性を改善できるようになる結果、カットオフ特性を損なうことなしに、選択ゲートトランジスタのゲート長を小さくでき、いっそうの小面積化が可能な不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【0009】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0010】
[第1の実施の形態]
図1は、本発明の第1の実施形態にしたがった、不揮発性半導体記憶装置の基本構成(セルアレイの等価回路)を示すものである。ここでは、所定個のメモリセルトランジスタが列方向に直列に接続されたNAND構造のメモリセルユニットを備える、NAND型フラッシュメモリ(EEPROM)を例に説明する。
【0011】
図1に示すように、このメモリセルアレイMCAには、複数のメモリセルユニット(NAND列)MCUが設けられている。各メモリセルユニットMCUの一端はビット線BLに接続され、他端は共通ソース線SLに接続されている。
【0012】
各メモリセルユニットMCUは、第1,第2の選択ゲートトランジスタSGD,SGSと、メモリセル列MCLとによって構成されている。つまり、所定個(たとえば、16個)のユニットセルであるメモリセルトランジスタMCが列方向に直列に接続されて、各メモリセル列MCLが構成されている。各メモリセル列MCLの、その一端が第1の選択ゲートトランジスタSGDを介してビット線BLに接続され、他端が第2の選択ゲートトランジスタSGSを介して共通ソース線SLに共通に接続されて、それぞれのメモリセルユニットMCUが構成されている。また、このような構成の複数のメモリセルユニットMCUがマトリクス状に配置されて、上記メモリセルアレイMCAが実現されている。
【0013】
メモリセルトランジスタMCは、それぞれ、制御ゲートCGとシリコン基板(Si基板)との間に浮遊ゲートFGが設けられた二重ゲート構造(スタック構造)のゲート電極部を有し、浮遊ゲートFG内の電荷の有無によってデータの電気的な書き換え(電気的なデータの書き込みおよび消去)が行われる。各メモリセルトランジスタMCの制御ゲートCGは、行方向に対し、それぞれ共通に接続されて、ワード線WLとなる。
【0014】
選択ゲートトランジスタSGDは、それぞれ、MOS(Metal Oxide Semiconductor)トランジスタであり、ドレイン側が上記ビット線BLに接続されている。選択ゲートトランジスタSGSは、それぞれ、MOSトランジスタであり、ソース側が上記共通ソース線SLに接続されている。選択ゲートトランジスタSGD,SGSの各ゲート電極部は、行方向に対し、それぞれ共通に接続されて、選択ゲート線SGDL,SGSLとなる。
【0015】
図2は、図1に示したメモリセルアレイMCAのレイアウト例を示すものである。なお、ここでは一部を透過して示している。すなわち、隣接する各メモリセルユニットMCUにおいて、選択ゲートトランジスタSGDのドレイン側は、それぞれ、ビット線コンタクトBCを介して、ビット線BLに接続されている。選択ゲートトランジスタSGSのソース側は、それぞれ、ソース線コンタクトSCを介して、共通ソース線SLに接続されている。
【0016】
図3は、上記したメモリセルアレイMCAの断面構造を示すものである。なお、ここでは、図2のIII − III線に沿う断面を模式的に示している。たとえば図3に示すように、シリコン基板11の表面部には、所定の深さの溝部12が選択的に形成されている。溝部12は、ワード線WLに並行する、行方向に沿って設けられている。また、溝部12の対向する各段差部分は、上記シリコン基板11の上面(水平面)に対してほぼ直角(90度)となっている。
【0017】
溝部12を除く、上記シリコン基板11の表面部には、それぞれ、各メモリセルユニットMCUにおける複数のメモリセルトランジスタMCが形成されている。各メモリセルトランジスタMCは、ゲート絶縁膜(たとえば、薄いトンネル酸化膜)13を介して、ゲート電極部GE1としての、浮遊ゲートFGと、インターポリ絶縁膜14と、制御ゲートCGとを備えている。制御ゲートCGはワード線WLとして、つまり、行方向の複数の制御ゲートCGを互いに接続するように、図面の手前から奥に向かって連続的に設けられている。また、各ゲート電極部GE1の両側部に対応する、上記シリコン基板11の表面部には、それぞれ、メモリセルトランジスタMCのソースまたはドレインとなる拡散層15が形成されている。
【0018】
一方、上記シリコン基板11上の上記溝部12には、列方向に隣接する、各メモリセルユニットMCUにおける選択ゲートトランジスタSGSのゲート電極部GE2が、それぞれ対向するようにして形成されている。ここで、各選択ゲートトランジスタSGSのゲート電極部GE2は、たとえば、メモリセルトランジスタMCのゲート電極部GE1とほぼ同一構造とされ、ほぼ同様の工程により、同時に形成される。すなわち、選択ゲートトランジスタSGSのゲート電極部GE2は、ゲート絶縁膜13を介して、浮遊ゲートFGを形成するための導電膜と、インターポリ絶縁膜14を形成するための絶縁膜(たとえば、ONO膜もしくはhigh−k膜)と、制御ゲートCGを形成するための導電膜とから構成されている。ただし、各選択ゲートトランジスタSGSのゲート電極部GE2は基本的には単層ゲート構造であり、スタックゲート構造となるのを避けるため、インターポリ絶縁膜14となる絶縁膜の一部が除去されて、浮遊ゲートFGとなる導電膜と制御ゲートCGとなる導電膜とが導通(電気的に接続)されている。
【0019】
溝部12に対応する上記シリコン基板11の、上記ゲート電極部GE2の相互間には、選択ゲートトランジスタSGSのソースとなる拡散層16が形成されている。選択ゲートトランジスタSGSのドレインは、隣接するメモリセルトランジスタMCの拡散層15と兼用されている。
【0020】
本実施形態の場合、選択ゲートトランジスタSGSのゲート電極部GE2は、上記溝部12の対向する各段差部分に、それぞれ、少なくとも一部が対応するようにして形成されている。すなわち、溝部12内に、選択ゲートトランジスタSGSのゲート電極部GE2の少なくとも一部が埋め込まれている。これにより、シリコン基板11の垂直方向に対して、ゲート電極部GE2の長さ(ゲート長)を稼ぐことが可能となる。つまり、水平方向のゲート長をスケーリングによって小さくする場合にも、SCE対策として、選択ゲートトランジスタSGSに垂直方向のチャネル成分をもたせることが可能となる。したがって、装置(NAND型フラッシュメモリ)の小面積化において、従来は不可能であった、選択ゲートトランジスタSGSの水平方向のゲート長をスケーリングによって十分に小さくできる。
【0021】
特に、NAND型フラッシュメモリの場合、選択ゲートトランジスタSGSのゲート電極部GE2には高電圧がかからない。よって、選択ゲートトランジスタSGSのゲート長をスケーリングした場合にも、電界集中の問題や、ゲート絶縁膜13の信頼性などの問題は回避できる。
【0022】
しかも、本実施形態においては、選択ゲートトランジスタSGSのゲート電極部GE2を、メモリセルトランジスタMCのゲート電極部GE1とほぼ同一構造とし、ほぼ同様の工程により、同時に形成できるようにしている。その結果、特別に複雑な工程を必要とすることもなく、より具体的には、溝部12を形成する工程およびインターポリ絶縁膜14の一部を除去する工程などを追加することのみにより、簡単に実現できる。
【0023】
上記メモリセルトランジスタMCのゲート電極部GE1の相互間には、第1の層間絶縁膜17が埋め込まれている。また、上記選択ゲートトランジスタSGSのゲート電極部GE2の対向する側面には、それぞれ、上記第1の層間絶縁膜17と同一の材料からなる側壁絶縁膜18が形成されている。さらに、上記メモリセルトランジスタMCのゲート電極部GE1の上面、上記第1の層間絶縁膜17の上面、並びに、上記選択ゲートトランジスタSGSの上記ゲート電極部GE2の上面および相互間には、それぞれ、バリア用絶縁膜(たとえば、SiN膜)19を介して、第2の層間絶縁膜20が堆積されている。
【0024】
そして、上記選択ゲートトランジスタSGSの上記ゲート電極部GE2の相互間には、ソース線コンタクトSCが形成されている。このソース線コンタクトSCの一端は、上記第2の層間絶縁膜20、上記バリア用絶縁膜19、および、上記ゲート絶縁膜13を貫通し、上記拡散層16に接続されている。ソース線コンタクトSCの他端は、上記第2の層間絶縁膜20の上面に、行方向に設けられた共通ソース線SLに接続されている。この共通ソース線SL上には、第3の層間絶縁膜21を介して、上記共通ソース線SLに直交する方向(列方向)に走るビット線BLが設けられている。
【0025】
なお、図示していないが、ビット線コンタクトBCを介して、上記ビット線BLにつながる選択ゲートトランジスタSGDも、上記した選択ゲートトランジスタSGSとほぼ同様の構成とされている。
【0026】
上記したように、シリコン基板11の表面部に溝部12を形成し、その溝部12内に、選択ゲートトランジスタSGD,SGSのゲート電極部GE2の少なくとも一部を形成するようにしている。これにより、シリコン基板11の垂直方向において、溝部12の深さに応じて、選択ゲートトランジスタSGD,SGSのゲート長を稼ぐことが可能となるとともに、SCE対策として、垂直方向のチャネル成分をもつ選択ゲートトランジスタSGD,SGSを形成することが可能となる。したがって、カットオフ特性を損なうことなく、選択ゲートトランジスタSGD,SGSの水平方向のゲート長をスケーリングにより小さくでき、NAND型フラッシュメモリの面積をいっそう小さくすることが可能となる。
【0027】
以下に、図4〜図12を参照して、上記した構成のNAND型フラッシュメモリ(EEPROM)の製造方法について説明する。ここでは、選択ゲートトランジスタSGSを例に示している。なお、各図面において、図(a)は平面図であり、図(b)はビット線方向(セルのゲート長L方向)に沿う断面図であり、図(c)はワード線方向(セルのゲート幅W方向)に沿う断面図である。
【0028】
まず、たとえば図4(a),(b),(c)に示すように、シリコン基板11の表面部に、選択ゲートトランジスタSGSの形成部に対応させて、それぞれ、所定の深さの溝部12を形成する。次いで、シリコン基板11の上面に、全面的に、ゲート絶縁膜13を形成する。
【0029】
次に、たとえば図5(a),(b),(c)に示すように、ゲート絶縁膜13の上面に、全面的に、浮遊ゲートFGとなる導電膜31aをデポジット(以下、単にデポという)する。この導電膜31aは、たとえばエッチバックにより、溝部12に沿ってほぼ均一な膜厚となるように形成される。
【0030】
次に、たとえば図6(a),(b),(c)に示すように、上記導電膜31aの上面に、全面的に、マスク材となるシリコン窒化膜(以下、SiN膜と略記する)32をほぼ均一な膜厚となるようにデポする。
【0031】
次に、たとえば図7(a),(b),(c)に示すように、SiN膜32を加工して、STI(Shallow Trench Isolation)構造の素子分離領域33を形成するためのマスクパターン32aを形成する。マスクパターン32aは、たとえば、ビット線に沿う方向にストライプ状に設けられる。そして、そのマスクパターン32aにしたがって、その下層の、導電膜31a、ゲート絶縁膜13、および、シリコン基板11をエッチングして、複数のトレンチ33aを形成する。続いて、各トレンチ33a内を素子分離用絶縁膜(たとえば、酸化膜)33bにより埋め込んだ後、上記マスクパターン32aをストッパに、素子分離用絶縁膜33bの上面をCMP(Chemical Mechanical Polishing)法などにより平坦化し、STI構造の素子分離領域33を完成させる。
【0032】
次に、たとえば図8(a),(b),(c)に示すように、マスクパターン32aを剥離した後、さらに、素子分離領域33の上面をエッチバックなどして高さを調節し、導電膜31aの上面の高さに合わせる。
【0033】
次に、たとえば図9(a),(b),(c)に示すように、導電膜31aの上面に、全面的に、インターポリ絶縁膜14となる絶縁膜34および制御ゲートCGとなる1層目の導電膜31bを順にデポする。
【0034】
次に、たとえば図10(a),(b),(c)に示すように、溝部12に対応する、上記導電膜31bおよび絶縁膜34の一部をフォトリソグラフィなどにより開孔し、その下層の導電膜31aの上面を露出させる。
【0035】
次に、たとえば図11(a),(b),(c)に示すように、導電膜31bの上面に、全面的に、制御ゲートCGとなる2層目の導電膜31cをデポする。この導電層31cの一部は、上記開孔を介して、下層の導電膜31aと電気的に接続される。
【0036】
次に、たとえば図12(a),(b),(c)に示すように、導電層31c,31b,31aおよび絶縁膜34を加工して、上記シリコン基板11の表面上に、メモリセルトランジスタMCのゲート電極部GE1を形成する。また、溝部12の対向する各段差部分に、たとえば、選択ゲートトランジスタSGSのゲート電極部GE2を同時に形成する。この実施形態の場合、選択ゲートトランジスタSGSのゲート電極部GE2は垂直方向のチャネル成分をもつため、従来に比べ、ゲート電極部GE2の水平方向のゲート長を十分に小さくできる。
【0037】
続いて、各ゲート電極部GE1の両側部に対応する、上記シリコン基板11の表面部に、それぞれゲート絶縁膜13を介して、メモリセルトランジスタMCのソースまたはドレインとなる拡散層15を、イオン注入法などにより形成する。また、たとえば、溝部12に対応する上記シリコン基板11の、上記ゲート電極部GE2の相互間に、選択ゲートトランジスタSGSのソースとなる拡散層16を同時に形成する。なお、選択ゲートトランジスタSGSのドレインは、隣接するメモリセルトランジスタMCの拡散層15と兼用されている。こうして、メモリセルユニットMCUにおけるメモリセルトランジスタMC、および、垂直方向のチャネル成分をもつ選択ゲートトランジスタSGSが形成される。
【0038】
この後、全面的に第1の層間絶縁膜17をデポし、メモリセルトランジスタMCの各ゲート電極部GE1の相互間を埋め込むとともに、その第1の層間絶縁膜17をエッチバックなどして、選択ゲートトランジスタSGSのゲート電極部GE2の対向する側面に、それぞれ、側壁絶縁膜18を形成する。
【0039】
さらに、バリア用絶縁膜19および第2の層間絶縁膜20を全面的にデポした後、上記第2の層間絶縁膜20の上面を平坦化する。そして、選択ゲートトランジスタSGSのゲート電極部GE2の相互間に、上記第2の層間絶縁膜20、上記バリア用絶縁膜19、および、上記ゲート絶縁膜13を貫通し、上記拡散層16につながるソース線コンタクトSCを形成する。また、第2の層間絶縁膜20の上面に、上記ソース線コンタクトSCにつながる共通ソース線SLを形成した後、全面的に、第3の層間絶縁膜21を形成する。そして、この第3の層間絶縁膜21の上面に、図示していない選択ゲートトランジスタSGDにつながるビット線BLを形成する。これにより、図3に示した断面構造を有するメモリセルアレイMCAが完成する。
【0040】
なお、選択ゲートトランジスタSGDに関しては、上記したように、選択ゲートトランジスタSGSとほぼ同一の工程により、ほぼ同時に形成される。選択ゲートトランジスタSGSの形成と異なるのは、第2の層間絶縁膜20の上面を平坦化した後に、ソース線コンタクトSCの形成を行うことなく、上記第3の層間絶縁膜21の形成が行われる。そして、上記第3の層間絶縁膜21、上記第2の層間絶縁膜20、上記バリア用絶縁膜19、および、上記ゲート絶縁膜13を貫通し、拡散層16につながるビット線コンタクトBCが形成される。この後、第3の層間絶縁膜21の上面に、上記ビット線コンタクトBCにつながるビット線BLが形成される。
【0041】
また、上述した本実施形態においては、溝部12の対向する各段差部分をほぼ直角とした場合を例に説明したが、これに限らず、たとえば図13に示すように、シリコン基板11の上面とのなす角度θが20度以上、もしくは、たとえば図14に示すように、160度以下であれば同様の効果が期待できる。
【0042】
[第2の実施の形態]
図15は、本発明の第2の実施形態にしたがった、不揮発性半導体記憶装置の基本構成(セルアレイの断面構造)を示すものである。ここでは、所定個のメモリセルトランジスタが列方向に直列に接続されたNAND構造のメモリセルユニットを備える、NAND型フラッシュメモリ(EEPROM)を例に説明する。なお、本図は図2のIII − III線に沿う断面に対応するもので、図3と同一箇所には同一符号を付して、詳しい説明は割愛する。
【0043】
たとえば図15に示すように、シリコン基板11の表面部には、所定の深さの溝部12が選択的に形成されている。溝部12は、ワード線WLに並行する、行方向に沿って設けられている。また、溝部12の対向する各段差部分は、上記シリコン基板11の上面(水平面)に対してほぼ直角(90度)となっている。
【0044】
溝部12を除く、上記シリコン基板11の表面部には、それぞれ、各メモリセルユニットMCUにおける複数のメモリセルトランジスタMCが形成されている。各メモリセルトランジスタMCは、ゲート絶縁膜(たとえば、薄いトンネル酸化膜)13を介して、ゲート電極部GE1としての、浮遊ゲートFGと、インターポリ絶縁膜(たとえば、ONO膜もしくはAl2 O3 またはHfOxなどのhigh−k膜)14と、制御ゲートCGとを備えている。制御ゲートCGはワード線WLとして、つまり、行方向の複数の制御ゲートCGを互いに接続するように、図面の手前から奥に向かって連続的に設けられている。また、各ゲート電極部GE1の両側部に対応する、上記シリコン基板11の表面部には、それぞれ、メモリセルトランジスタMCのソースまたはドレインとなる拡散層15が形成されている。
【0045】
一方、上記シリコン基板11上の上記溝部12には、列方向に隣接する、各メモリセルユニットMCUにおける選択ゲートトランジスタSGSaのゲート電極部GE2aが、それぞれ対向するようにして形成されている。ここで、各選択ゲートトランジスタSGSaのゲート電極部GE2aは基本的には単層ゲート構造とされ、その直下のゲート絶縁膜41が、たとえば、メモリセルトランジスタMCのゲート電極部GE1の直下のゲート絶縁膜13とは異なる膜種もしくは異なる膜厚により形成されている。すなわち、選択ゲートトランジスタSGSaのゲート電極部GE2aは、ゲート絶縁膜(たとえば、インターポリ絶縁膜14を形成するための絶縁膜)41上に設けられた、制御ゲートCGを形成するための導電膜を主体に構成されている。ただし、各選択ゲートトランジスタSGSaのゲート電極部GE2aには、製造工程上、浮遊ゲートFGを形成するための導電膜が存在する。この導電膜(FG)へのホットキャリアの注入が十分に小さければ、実用上、問題はない。
【0046】
溝部12に対応する上記シリコン基板11の、上記ゲート電極部GE2aの相互間には、選択ゲートトランジスタSGSaのソースとなる拡散層16が形成されている。選択ゲートトランジスタSGSaのドレインは、隣接するメモリセルトランジスタMCの拡散層15と兼用されている。
【0047】
本実施形態の場合、選択ゲートトランジスタSGSaのゲート電極部GE2aは、上記溝部12の対向する各段差部分に、それぞれ、少なくとも一部が対応するようにして形成されている。すなわち、溝部12内に、選択ゲートトランジスタSGSaのゲート電極部GE2aの少なくとも一部が埋め込まれている。これにより、シリコン基板11の垂直方向に対して、ゲート電極部GE2aの長さ(ゲート長)を稼ぐことが可能となる。つまり、ゲート長をスケーリングによって小さくする場合にも、SCE対策として、選択ゲートトランジスタSGSaに垂直方向のチャネル成分をもたせることが可能となる。したがって、装置(NAND型フラッシュメモリ)の小面積化において、従来は不可能であった、選択ゲートトランジスタSGSaの水平方向のゲート長をスケーリングによって十分に小さくできる。
【0048】
しかも、本実施形態においては、選択ゲートトランジスタSGSaのゲート電極部GE2aの直下のゲート絶縁膜41の膜種および膜厚を、メモリセルトランジスタMCのゲート電極部GE1の直下のゲート絶縁膜13と異ならせることが容易に可能である。よって、選択ゲートトランジスタSGSaのゲート長をスケーリングした場合にも、電界集中の問題や、ゲート絶縁膜41の信頼性などの問題は回避できる。
【0049】
上記メモリセルトランジスタMCのゲート電極部GE1の相互間には、第1の層間絶縁膜17が埋め込まれている。また、上記選択ゲートトランジスタSGSaのゲート電極部GE2aの対向する側面には、それぞれ、上記第1の層間絶縁膜17と同一の材料からなる側壁絶縁膜18が形成されている。さらに、上記メモリセルトランジスタMCのゲート電極部GE1の上面、上記第1の層間絶縁膜17の上面、並びに、上記選択ゲートトランジスタSGSaの上記ゲート電極部GE2aの上面および相互間には、それぞれ、バリア用絶縁膜(たとえば、SiN膜)19を介して、第2の層間絶縁膜20が堆積されている。
【0050】
そして、上記選択ゲートトランジスタSGSaの上記ゲート電極部GE2aの相互間には、ソース線コンタクトSCが形成されている。このソース線コンタクトSCの一端は、上記第2の層間絶縁膜20、上記バリア用絶縁膜19、および、上記ゲート絶縁膜41を貫通し、上記拡散層16に接続されている。ソース線コンタクトSCの他端は、上記第2の層間絶縁膜20の上面に、行方向に設けられた共通ソース線SLに接続されている。この共通ソース線SL上には、第3の層間絶縁膜21を介して、上記共通ソース線SLに直交する方向(列方向)に走るビット線BLが設けられている。
【0051】
なお、図示していないが、ビット線コンタクトBCを介して、上記ビット線BLにつながる選択ゲートトランジスタ(SGDa)も、上記した選択ゲートトランジスタSGSaとほぼ同様の構成とされている。
【0052】
上記したように、シリコン基板11の表面部に溝部12を形成し、その溝部12内に、選択ゲートトランジスタSGDa,SGSaのゲート電極部GE2aの少なくとも一部を形成するようにしている。これにより、シリコン基板11の垂直方向において、溝部12の深さに応じて、選択ゲートトランジスタSGDa,SGSaのゲート長を稼ぐことが可能となるとともに、SCE対策として、垂直方向のチャネル成分をもつ選択ゲートトランジスタSGDa,SGSaを形成することが可能となる。したがって、カットオフ特性を損なうことなく、選択ゲートトランジスタSGDa,SGSaの水平方向のゲート長をスケーリングにより小さくでき、NAND型フラッシュメモリの面積をいっそう小さくすることが可能となる。
【0053】
以下に、図16〜図21を参照して、上記した構成のNAND型フラッシュメモリ(EEPROM)の製造方法について説明する。ここでは、選択ゲートトランジスタSGSaを例に示している。なお、各図面において、図(a)は平面図であり、図(b)はビット線方向(セルのゲート長L方向)に沿う断面図であり、図(c)はワード線方向(セルのゲート幅W方向)に沿う断面図である。
【0054】
まず、たとえば図16(a),(b),(c)に示すように、シリコン基板11の上面に、全面的に、ゲート絶縁膜13を形成する。
【0055】
次に、たとえば図17(a),(b),(c)に示すように、上記ゲート絶縁膜13の上面に、全面的に、浮遊ゲートFGとなる導電膜31aをデポする。
【0056】
次に、上記導電膜31aの上面に、全面的に、マスク材となるSiN膜をほぼ均一な膜厚となるようにデポする。この後、たとえば図18(a),(b),(c)に示すように、SiN膜を加工して、STI構造の素子分離領域33を形成するためのマスクパターン32aを形成する。マスクパターン32aは、たとえば、ビット線に沿う方向にストライプ状に設けられる。そして、そのマスクパターン32aにしたがって、その下層の、導電膜31a、ゲート絶縁膜13、および、シリコン基板11をエッチングして、複数のトレンチ33aを形成する。続いて、各トレンチ33a内を素子分離用絶縁膜(たとえば、酸化膜)33bにより埋め込んだ後、上記マスクパターン32aをストッパに、素子分離用絶縁膜33bの上面をCMP法などにより平坦化し、STI構造の素子分離領域33を完成させる。
【0057】
次に、マスクパターン32aを剥離した後、さらに、素子分離領域33の上面をエッチバックなどして高さを調節し、導電膜31aの上面の高さに合わせる。続いて、上記導電膜31aおよび上記素子分離領域33の上面に、全面的に、マスク材となるSiN膜をほぼ均一な膜厚となるように再デポする。この後、たとえば図19(a),(b),(c)に示すように、SiN膜を加工して、所定の深さの溝部12を形成するためのマスクパターン42aを形成する。そして、そのマスクパターン42aにしたがって、その下層の、導電膜31a、ゲート絶縁膜13、素子分離領域33、および、シリコン基板11をエッチングして、選択ゲートトランジスタSGSaの形成部に対応させて、溝部12を形成する。
【0058】
次に、マスクパターン42aを剥離した後、たとえば図20(a),(b),(c)に示すように、全面的に、インターポリ絶縁膜14となる絶縁膜34および制御ゲートCGとなる導電膜31bを順にデポする。
【0059】
次に、たとえば図21(a),(b),(c)に示すように、導電層31b,31aおよび絶縁膜34を加工して、上記シリコン基板11の表面上に、メモリセルトランジスタMCのゲート電極部GE1を形成する。また、溝部12の対向する各段差部分に、たとえば、選択ゲートトランジスタSGSaのゲート電極部GE2aを同時に形成する。この実施形態の場合、選択ゲートトランジスタSGSaのゲート電極部GE2aは垂直方向のチャネル成分をもつため、従来に比べ、ゲート電極部GE2aの水平方向のゲート長を十分に小さくできる。
【0060】
続いて、各ゲート電極部GE1の両側部に対応する、上記シリコン基板11の表面部に、それぞれゲート絶縁膜13を介して、メモリセルトランジスタMCのソースまたはドレインとなる拡散層15を、イオン注入法などにより形成する。また、たとえば、溝部12に対応する上記シリコン基板11の、上記ゲート電極部GE2の相互間に、選択ゲートトランジスタSGSaのソースとなる拡散層16を同時に形成する。なお、選択ゲートトランジスタSGSaのドレインは、隣接するメモリセルトランジスタMCの拡散層15と兼用されている。こうして、メモリセルユニットMCUにおけるメモリセルトランジスタMC、および、垂直方向のチャネル成分をもつ選択ゲートトランジスタSGSaが形成される。
【0061】
この後、全面的に第1の層間絶縁膜17をデポし、メモリセルトランジスタMCの各ゲート電極部GE1の相互間を埋め込むとともに、その第1の層間絶縁膜17をエッチバックなどして、選択ゲートトランジスタSGSaのゲート電極部GE2aの対向する側面に、それぞれ、側壁絶縁膜18を形成する。
【0062】
さらに、バリア用絶縁膜19および第2の層間絶縁膜20を全面的にデポした後、上記第2の層間絶縁膜20の上面を平坦化する。そして、選択ゲートトランジスタSGSaのゲート電極部GE2aの相互間に、上記第2の層間絶縁膜20、上記バリア用絶縁膜19、および、上記ゲート絶縁膜41を貫通し、上記拡散層16につながるソース線コンタクトSCを形成する。また、第2の層間絶縁膜20の上面に、上記ソース線コンタクトSCにつながる共通ソース線SLを形成した後、全面的に、第3の層間絶縁膜21を形成する。そして、この第3の層間絶縁膜21の上面に、図示していない選択ゲートトランジスタ(SGDa)につながるビット線BLを形成する。これにより、図15に示した断面構造を有するメモリセルアレイMCAが完成する。
【0063】
なお、選択ゲートトランジスタSGDaに関しては、上記したように、選択ゲートトランジスタSGSaとほぼ同一の工程により、ほぼ同一の形状を有して形成される。選択ゲートトランジスタSGSaの形成と異なるのは、第2の層間絶縁膜20の上面を平坦化した後に、ソース線コンタクトSCの形成を行うことなく、上記第3の層間絶縁膜21の形成が行われる。そして、上記第3の層間絶縁膜21、上記第2の層間絶縁膜20、上記バリア用絶縁膜19、および、上記ゲート絶縁膜41を貫通し、拡散層16につながるビット線コンタクトBCが形成される。この後、第3の層間絶縁膜21の上面に、上記ビット線コンタクトBCにつながるビット線BLが形成される。
【0064】
また、上述した本実施形態においても、溝部12の対向する各段差部分をほぼ直角とした場合を例に説明したが、これに限らず、たとえば図13に示すように、シリコン基板11の上面とのなす角度θが20度以上、もしくは、たとえば図14に示すように、160度以下であれば同様の効果が期待できる。
【0065】
[第3の実施の形態]
図22は、本発明の第3の実施形態にしたがった、不揮発性半導体記憶装置の基本構成(セルアレイの断面構造)を示すものである。ここでは、所定個のメモリセルトランジスタが列方向に直列に接続されたNAND構造のメモリセルユニットを備える、NAND型フラッシュメモリ(EEPROM)を例に説明する。なお、本図は図2のIII − III線に沿う断面に対応するもので、図3と同一箇所には同一符号を付して、詳しい説明は割愛する。
【0066】
たとえば図22に示すように、シリコン基板11の表面部には、それぞれ、各メモリセルユニットMCUにおける複数のメモリセルトランジスタMCが形成されている。各メモリセルトランジスタMCは、ゲート絶縁膜(たとえば、薄いトンネル酸化膜)13を介して、ゲート電極部GE1としての、浮遊ゲートFGと、インターポリ絶縁膜(たとえば、ONO膜もしくはhigh−k膜)14と、制御ゲートCGとを備えている。制御ゲートCGはワード線WLとして、つまり、行方向の複数の制御ゲートCGを互いに接続するように、図面の手前から奥に向かって連続的に設けられている。また、列方向の各ゲート電極部GE1の両側部に対応する、上記シリコン基板11の表面部には、それぞれ、メモリセルトランジスタMCのソースまたはドレインとなる拡散層15が形成されている。
【0067】
一方、上記シリコン基板11上の所定箇所、たとえば、列方向に隣接する、各メモリセルユニットMCUにおけるメモリセル列MCLの相互間(端部)には、それぞれ、選択ゲートトランジスタSGSbが形成されている。ここで、各選択ゲートトランジスタSGSbのゲート電極部GE2bは、基本的には、トレンチゲート構造とされている。上記ゲート電極部GE2bは、その一部が、上記シリコン基板11の表面部に埋め込まれている。すなわち、各選択ゲートトランジスタSGSbのゲート電極部GE2bは、シリコン基板11の上面に設けられる第2の層間絶縁膜20およびバリア用絶縁膜(たとえば、SiN膜)19を貫通し、かつ、シリコン基板11の表面部に形成されたトレンチ51内に、ゲート絶縁膜52を介して、ポリシリコン膜もしくは金属膜などが埋め込まれてなる構成とされている。
【0068】
なお、ゲート絶縁膜52は、上記第2の層間絶縁膜20の上面および上記トレンチ51の内面に沿って一体的に設けられている。ゲート絶縁膜52としては、たとえば、酸化もしくはデポにより、メモリセルトランジスタMCのゲート電極部GE1の直下のゲート絶縁膜13とは異なる膜種もしくは異なる膜厚により形成することが可能である。また、トレンチ51の底面に対応する、上記シリコン基板11の界面に対し、必要に応じて、しきい値調整用のチャネル・インプランテーションを行うことも可能である。
【0069】
選択ゲートトランジスタSGSbが対応する、上記シリコン基板11の表面部には、バリア用絶縁膜19を介して、選択ゲートトランジスタSGSbのソースまたはドレインとなる拡散層16が形成されている。選択ゲートトランジスタSGSbのドレインは、隣接するメモリセルトランジスタMCのソースと兼用されている。
【0070】
本実施形態の場合、上記シリコン基板11の表面部に、それぞれ、選択ゲートトランジスタSGSbのゲート電極部GE2bの少なくとも一部が埋め込まれている。これにより、シリコン基板11の垂直方向に対して、ゲート電極部GE2bの長さ(ゲート長)を稼ぐことが可能となる。つまり、水平方向のゲート長をスケーリングによって小さくする場合にも、SCE対策として、選択ゲートトランジスタSGSbに垂直方向のチャネル成分をもたせることが可能となる。したがって、装置(NAND型フラッシュメモリ)の小面積化において、従来は不可能であった、選択ゲートトランジスタSGSbの水平方向のゲート長をスケーリングによって十分に小さくできる。
【0071】
しかも、本実施形態においては、選択ゲートトランジスタSGSbのゲート電極部GE2bにおけるゲート絶縁膜52の膜種および膜厚を、メモリセルトランジスタMCのゲート電極部GE1の直下のゲート絶縁膜13と異ならせることが容易に可能である。よって、選択ゲートトランジスタSGSbのゲート長をスケーリングした場合にも、電界集中の問題や、ゲート絶縁膜52の信頼性などの問題は回避できる。
【0072】
上記メモリセルトランジスタMCのゲート電極部GE1の相互間には、第1の層間絶縁膜17が埋め込まれている。また、上記ゲート電極部GE1の、上記選択ゲートトランジスタSGSbのゲート電極部GE2bと対向する側面には、それぞれ、上記第1の層間絶縁膜17と同一の材料からなる側壁絶縁膜18が形成されている。さらに、上記メモリセルトランジスタMCのゲート電極部GE1の上面、上記第1の層間絶縁膜17の上面、並びに、上記拡散層16に対応する、上記シリコン基板11の表面上には、それぞれ、バリア用絶縁膜19を介して、たとえばプリメタルデュレクトリック(PMD)法により第2の層間絶縁膜20が堆積されている。
【0073】
そして、上記選択ゲートトランジスタSGSbの上記ゲート電極部GE2bの相互間には、ソース線コンタクトSCが形成されている。このソース線コンタクトSCの一端は、上記第2の層間絶縁膜20および上記バリア用絶縁膜19を貫通し、上記拡散層16に接続されている。ソース線コンタクトSCの他端は、上記第2の層間絶縁膜20および上記ゲート絶縁膜52を貫通し、行方向に設けられた共通ソース線SLに接続されている。この共通ソース線SL上には、第3の層間絶縁膜21を介して、上記共通ソース線SLに直交する方向(列方向)に走るビット線BLが設けられている。
【0074】
なお、図示していないが、ビット線コンタクトBCを介して、上記ビット線BLにつながる選択ゲートトランジスタ(SGDb)も、上記した選択ゲートトランジスタSGSbとほぼ同様の構成とされている。
【0075】
上記したように、シリコン基板11の表面部に、トレンチゲート構造を有して、選択ゲートトランジスタSGDb,SGSbのゲート電極部GE2bを形成するようにしている。これにより、シリコン基板11の垂直方向において、ゲート電極部GE2bの埋め込みの深さに応じて、選択ゲートトランジスタSGDb,SGSbのゲート長を稼ぐことが可能となるとともに、SCE対策として、垂直方向のチャネル成分をもつ選択ゲートトランジスタSGDb,SGSbを形成することが可能となる。したがって、カットオフ特性を損なうことなく、選択ゲートトランジスタSGDb,SGSbの水平方向のゲート長をスケーリングにより小さくでき、NAND型フラッシュメモリの面積をいっそう小さくすることが可能となる。
【0076】
以下に、図23〜図27を参照して、上記した構成のNAND型フラッシュメモリ(EEPROM)の製造方法について説明する。ここでは、選択ゲートトランジスタSGSbを例に示している。なお、各図面において、図(a)は平面図であり、図(b)はビット線方向(セルのゲート長L方向)に沿う断面図であり、図(c)はワード線方向(セルのゲート幅W方向)に沿う断面図である。
【0077】
まず、シリコン基板11の上面に、全面的に、ゲート絶縁膜13を形成する。次いで、ゲート絶縁膜13の上面に、全面的に、浮遊ゲートFGとなる導電膜をデポする。次いで、浮遊ゲートFGとなる導電膜、上記ゲート絶縁膜13、および、シリコン基板11を加工して、ビット線BL方向に沿う、複数のSTI構造の素子分離領域33を形成するとともに、それぞれ、メモリセルトランジスタMCのゲート電極部GE1の浮遊ゲートFGを形成する。次いで、素子分離領域33の上面をエッチバックなどして高さを調節した後、素子分離領域33および浮遊ゲートFGの上面に、全面的に、インターポリ絶縁膜14となる絶縁膜および制御ゲートCGとなる導電膜を順にデポする。次いで、インターポリ絶縁膜14となる絶縁膜および制御ゲートCGとなる導電膜を加工して、上記シリコン基板11の表面上に、それぞれ、メモリセルトランジスタMCのゲート電極部GE1を完成させる。次いで、各ゲート電極部GE1の列方向の両側部に対応する、上記シリコン基板11の表面部に、それぞれ、メモリセルトランジスタMCのソースまたはドレインとなる拡散層15を、イオン注入法などにより形成する。また、たとえば、選択ゲートトランジスタSGSbに対応する、上記シリコン基板11の表面部に、選択ゲートトランジスタSGSbのソースまたはドレインとなる拡散層16を同時に形成する。なお、選択ゲートトランジスタSGSbのドレインは、隣接するメモリセルトランジスタMCのソースと兼用されている。
【0078】
こうして、メモリセルユニットMCUにおける複数のメモリセルトランジスタMCが形成された状態において、全面的に第1の層間絶縁膜17をデポし、メモリセルトランジスタMCの各ゲート電極部GE1の相互間を埋め込むとともに、その第1の層間絶縁膜17をエッチバックなどして、選択ゲートトランジスタSGSbのゲート電極部GE2bに対向する、上記ゲート電極部GE1の側面にそれぞれ側壁絶縁膜18を形成する。次いで、上記側壁絶縁膜18などを含む、上記シリコン基板11の上面に、全面的に、バリア用絶縁膜19をデポする(以上、図23(a),(b),(c)参照)。
【0079】
次に、たとえば図24(a),(b),(c)に示すように、上記バリア用絶縁膜19の上面に、全面的に、第2の層間絶縁膜20をデポした後、上記第2の層間絶縁膜20の上面をCMP法などにより平坦化する。
【0080】
次に、たとえば図25(a),(b),(c)に示すように、選択ゲートトランジスタSGSbの形成位置に対応させて、所定の深さのトレンチ51を形成する。トレンチ51は、たとえば、上記第2の層間絶縁膜20および上記バリア用絶縁膜19を貫通し、かつ、拡散層16よりも深く、上記シリコン基板11の表面部を掘り込むようにして形成される。
【0081】
次に、たとえば図26(a),(b),(c)に示すように、上記トレンチ51の内面をそれぞれ含む、上記第2の層間絶縁膜20の上面に、たとえば、酸化もしくはデポにより、ゲート絶縁膜52を形成する。
【0082】
次に、たとえば図27(a),(b),(c)に示すように、上記トレンチ51内にポリシリコン膜もしくは金属膜などを埋め込んで、選択ゲートトランジスタSGSbのゲート電極部GE2bを形成する。これにより、垂直方向のチャネル成分をもつ選択ゲートトランジスタSGSbが実現される。
【0083】
すなわち、本実施形態においては、シリコン基板11の表面部に、少なくとも一部が埋め込まれた、トレンチゲート構造を有する、選択ゲートトランジスタSGSbのゲート電極部GE2bを形成するようにしている。この場合、選択ゲートトランジスタSGSbのゲート電極部GE2bは垂直方向のチャネル成分をもつため、従来に比べ、ゲート電極部GE2bの水平方向のゲート長を十分に小さくできる。
【0084】
この後、選択ゲートトランジスタSGSbのゲート電極部GE2bの相互間に、上記ゲート絶縁膜52、上記第2の層間絶縁膜20、および、上記バリア用絶縁膜19を貫通し、上記拡散層16につながるソース線コンタクトSCを形成する。また、第2の層間絶縁膜20の上面に、上記ゲート絶縁膜52を貫通して、上記ソース線コンタクトSCにつながる共通ソース線SLを形成した後、全面的に、第3の層間絶縁膜21を形成する。そして、この第3の層間絶縁膜21の上面に、図示していない選択ゲートトランジスタSGDbにつながるビット線BLを形成する。これにより、図22に示した断面構造を有するメモリセルアレイMCAが完成する。
【0085】
なお、選択ゲートトランジスタSGDbに関しては、上記したように、選択ゲートトランジスタSGSbとほぼ同一の工程により、ほぼ同時に形成される。選択ゲートトランジスタSGSbの形成と異なるのは、ゲート電極部GE2bを形成した後に、ソース線コンタクトSCの形成を行うことなく、上記第3の層間絶縁膜21の形成が行われる。そして、上記第3の層間絶縁膜21、上記ゲート絶縁膜52、上記第2の層間絶縁膜20、および、上記バリア用絶縁膜19を貫通し、拡散層16につながるビット線コンタクトBCが形成される。この後、第3の層間絶縁膜21の上面に、上記ビット線コンタクトBCにつながるビット線BLが形成される。
【0086】
また、上述した本実施形態においては、選択ゲートトランジスタSGSbのゲート電極部GE2bとは別工程により、ソース線コンタクトSCを形成するようにした場合を例に説明したが、これに限らず、たとえばゲート電極部GE2bと同一工程により、ソース線コンタクトSCの形成を行うようにすることもできる。
【0087】
また、本実施形態としては、共通ソース線SLを特に設けることなく、ソース線コンタクトSCを、共通ソース線SLを兼用させた構成とすることも可能である。
【0088】
さらに、上記した第1〜第3の実施形態においては、いずれも、NAND型フラッシュメモリに適用した場合を例に説明した。これに限らず、たとえば図28に示すように、所定個のメモリセルトランジスタMCが列方向に並列に接続されたAND構造のメモリセルユニットMCUを備える、AND型フラッシュメモリにも同様に適用できる。
【0089】
その他、本願発明は、上記(各)実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記(各)実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、(各)実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題(の少なくとも1つ)が解決でき、発明の効果の欄で述べられている効果(の少なくとも1つ)が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【0090】
【図1】本発明の第1の実施形態にしたがった、不揮発性半導体記憶装置の基本構成(NAND型フラッシュメモリにおけるセルアレイの等価回路)を示す回路図。
【図2】図1に示したセルアレイのレイアウト例を示す平面図。
【図3】図1に示したセルアレイの断面構造を示す要部の断面図。
【図4】図3に示したセルアレイの製造方法について説明するために示す図。
【図5】図3に示したセルアレイの製造方法について説明するために示す図。
【図6】図3に示したセルアレイの製造方法について説明するために示す図。
【図7】図3に示したセルアレイの製造方法について説明するために示す図。
【図8】図3に示したセルアレイの製造方法について説明するために示す図。
【図9】図3に示したセルアレイの製造方法について説明するために示す図。
【図10】図3に示したセルアレイの製造方法について説明するために示す図。
【図11】図3に示したセルアレイの製造方法について説明するために示す図。
【図12】図3に示したセルアレイの製造方法について説明するために示す図。
【図13】図3に示したセルアレイにおいて、シリコン基板の上面と溝部とのなす角度θの一例について示す断面図。
【図14】図3に示したセルアレイにおいて、シリコン基板の上面と溝部とのなす角度θの他の例について示す断面図。
【図15】本発明の第2の実施形態にしたがった、不揮発性半導体記憶装置の基本構成(NAND型フラッシュメモリにおけるセルアレイの断面構造)を示す要部の断面図。
【図16】図15に示したセルアレイの製造方法について説明するために示す図。
【図17】図15に示したセルアレイの製造方法について説明するために示す図。
【図18】図15に示したセルアレイの製造方法について説明するために示す図。
【図19】図15に示したセルアレイの製造方法について説明するために示す図。
【図20】図15に示したセルアレイの製造方法について説明するために示す図。
【図21】図15に示したセルアレイの製造方法について説明するために示す図。
【図22】本発明の第3の実施形態にしたがった、不揮発性半導体記憶装置の基本構成(NAND型フラッシュメモリにおけるセルアレイの断面構造)を示す要部の断面図。
【図23】図22に示したセルアレイの製造方法について説明するために示す図。
【図24】図22に示したセルアレイの製造方法について説明するために示す図。
【図25】図22に示したセルアレイの製造方法について説明するために示す図。
【図26】図22に示したセルアレイの製造方法について説明するために示す図。
【図27】図22に示したセルアレイの製造方法について説明するために示す図。
【図28】本発明の他の実施形態にしたがった、不揮発性半導体記憶装置の基本構成(AND型フラッシュメモリにおけるセルアレイの等価回路)を示す回路図。
【符号の説明】
【0091】
11…シリコン基板、12…溝部、13…ゲート絶縁膜、14…インターポリ絶縁膜、15,16…拡散層、17…第1の層間絶縁膜、18…側壁絶縁膜、19…バリア用絶縁膜、20…第2の層間絶縁膜、21…第3の層間絶縁膜、MCA…メモリセルアレイ、MCU…メモリセルユニット(NAND列)、BL…ビット線、SL…共通ソース線、SGD,SGS,SGSa,SGSb…選択ゲートトランジスタ、MC…メモリセルトランジスタ、CG…制御ゲート、FG…浮遊ゲート、WL…ワード線、BC…ビット線コンタクト、SC…ソース線コンタクト、GE1,GE2,GE2a,GE2b…ゲート電極部。
【特許請求の範囲】
【請求項1】
電気的なデータの書き込みおよび消去が可能な所定個のメモリセルトランジスタが列方向に接続されたメモリセル列の、その一端が第1の選択ゲートトランジスタを介してビット線に接続され、他端が第2の選択ゲートトランジスタを介してソース線に接続された複数のメモリセルユニットがマトリクス状に配置されてなるメモリセルアレイを具備した不揮発性半導体記憶装置であって、
前記第1、あるいは第2の選択ゲートトランジスタのゲート電極の少なくとも一部は、基板の表面部に、ワード線と並行する方向に沿って形成された溝部内に設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記第1あるいは第2の選択ゲートトランジスタは、前記ゲート電極が前記基板の前記溝部と前記基板の表面部との段差部分にわたって設けられていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項3】
前記段差部分の、前記溝部と前記基板の上面とのなす角度が20度以上、160度以下であることを特徴とする請求項2に記載の不揮発性半導体記憶装置。
【請求項4】
前記第1、あるいは第2の選択ゲートトランジスタのゲート絶縁膜は、前記所定個のメモリセルトランジスタのゲート絶縁膜とは膜厚もしくは材料が異なることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項5】
前記複数のメモリセルユニットは、前記所定個のメモリセルトランジスタが列方向に直列に接続された、NAND型構造を有することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項1】
電気的なデータの書き込みおよび消去が可能な所定個のメモリセルトランジスタが列方向に接続されたメモリセル列の、その一端が第1の選択ゲートトランジスタを介してビット線に接続され、他端が第2の選択ゲートトランジスタを介してソース線に接続された複数のメモリセルユニットがマトリクス状に配置されてなるメモリセルアレイを具備した不揮発性半導体記憶装置であって、
前記第1、あるいは第2の選択ゲートトランジスタのゲート電極の少なくとも一部は、基板の表面部に、ワード線と並行する方向に沿って形成された溝部内に設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記第1あるいは第2の選択ゲートトランジスタは、前記ゲート電極が前記基板の前記溝部と前記基板の表面部との段差部分にわたって設けられていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項3】
前記段差部分の、前記溝部と前記基板の上面とのなす角度が20度以上、160度以下であることを特徴とする請求項2に記載の不揮発性半導体記憶装置。
【請求項4】
前記第1、あるいは第2の選択ゲートトランジスタのゲート絶縁膜は、前記所定個のメモリセルトランジスタのゲート絶縁膜とは膜厚もしくは材料が異なることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項5】
前記複数のメモリセルユニットは、前記所定個のメモリセルトランジスタが列方向に直列に接続された、NAND型構造を有することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図2】
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【図18】
【図19】
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【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【公開番号】特開2006−351951(P2006−351951A)
【公開日】平成18年12月28日(2006.12.28)
【国際特許分類】
【出願番号】特願2005−178188(P2005−178188)
【出願日】平成17年6月17日(2005.6.17)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成18年12月28日(2006.12.28)
【国際特許分類】
【出願日】平成17年6月17日(2005.6.17)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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