保護回路
【課題】
本発明は、ＦＥＴ１の劣化ないし破壊を防止するための保護回路を提供することを目的とする。
【解決手段】
主スイッチ２をＯＮすると＋電源３および−電源４に電圧が供給されコンデンサＣ３およびＣ４により＋電源と−電源は徐々に立ち上がる。この時電子スイッチ２１はＯＦＦに設定されている。−電源４が規定値まで立ち上がると電子スイッチ２１はＯＮとなりＦＥＴ１のドレインに＋電源３が印加される。主スイッチ２をＯＦＦとすると＋電源３と−電源４はコンデンサＣ３およびＣ４により徐々に電圧は下がり始める。−電源が下がり始めると電子スイッチ２１はＯＦＦとなりＦＥＴ１のドレイン電圧７はＯＦＦとなる。
本発明は、ＦＥＴ１の劣化ないし破壊を防止するための保護回路を提供することを目的とする。
【解決手段】
主スイッチ２をＯＮすると＋電源３および−電源４に電圧が供給されコンデンサＣ３およびＣ４により＋電源と−電源は徐々に立ち上がる。この時電子スイッチ２１はＯＦＦに設定されている。−電源４が規定値まで立ち上がると電子スイッチ２１はＯＮとなりＦＥＴ１のドレインに＋電源３が印加される。主スイッチ２をＯＦＦとすると＋電源３と−電源４はコンデンサＣ３およびＣ４により徐々に電圧は下がり始める。−電源が下がり始めると電子スイッチ２１はＯＦＦとなりＦＥＴ１のドレイン電圧７はＯＦＦとなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイアス電圧を供給するタイミングに制約があるＦＥＴを使用した高周波素子回路において、そのタイミングを制御する制御回路に関する。
【背景技術】
【０００２】
近年、高周波素子にＦＥＴが使用されるようになって来た。このＦＥＴはゲート、ドレイン、ソースの３端子にバイアス電圧を供給するタイミングに制約があり、この制約を守らなかった場合、ＦＥＴ内部で電流が過大に流れ、ＦＥＴの性能劣化ないし破壊を引き起こす。
【０００３】
このため、従来は次のような方法によりＦＥＴに供給する電圧を管理している。図４は従来技術の構成図である。図４において入力電圧１がスイッチ２を介して＋電源３と−電源４に接続されている。＋電源３の出力電圧は＋Ｖ１で、この電圧はスイッチ５と抵抗Ｒ３を介してＦＥＴ１のドレイン電圧７となる。また、−電源４の出力電圧は−Ｖ２で、この電圧はスイッチ６と抵抗Ｒ１を介してＦＥＴ１のゲート電圧９となる。
【０００４】
また、「主スイッチ２ ＯＮ情報」１３と「主スイッチ２をＯＦＦする直前の情報」１４が制御部１５に送られると、制御部１５はスイッチ５とスイッチ６をＯＮ、ＯＦＦするための制御信号１０と制御信号１１をスイッチ５とスイッチ６に送出してスイッチ５とスイッチ６を制御する。この例ではＦＥＴ１は高周波素子１２として使用されている例である。
【０００５】
ＦＥＴ１を破損させないためには、電源供給時はＦＥＴ１のゲート電圧９を供給した後で、ドレイン電圧７を供給しなければならない。また、電源供給停止時はＦＥＴ１のドレイン電圧７の供給を停止した後で、ゲート電圧９の供給を停止しなければならないが、この電圧の供給タイミングを図４の従来技術の構成図、図５の従来の技術の立ち上がり時のタイムチャ−ト及び図６の従来の技術の立下り時のタイムチャ−トで説明する。
【０００６】
最初に立ち上がり時について図４で説明する。主スイッチ２をＯＮとすると「主スイッチＯＮ情報」１３が制御部１５に送られ、制御部１５は制御信号１１でスイッチ６をＯＮとすると−電源４の電圧−Ｖ２がスイッチ６とＲ１を介してＦＥＴ１にゲート電圧９が供給される。次に制御部１５は制御信号１０をスイッチ５に送り、スイッチ５をＯＮとすると＋電源３の電圧＋Ｖ１がスイッチ５とＲ３を介してＦＥＴ１にドレイン電圧７が供給される。
【０００７】
図５は立ち上がり時の＋電源３の電圧＋Ｖ１ と−電源４の電圧−Ｖ２ とＦＥＴ１のドレイン電圧７とＦＥＴ１のゲート電圧９の立ち上がりのタイミングを示す。図５の（１）の時に主スイッチ２をＯＮとして、（２）の時にスイッチ６をＯＮとして、（３）の時にスイッチ５をＯＮとすることにより、ＦＥＴ１のゲート電圧９を供給後にＦＥＴ１のドレイン電圧を供給するようにして、ＦＥＴ１の破損を防いでいる。
【０００８】
通常主スイッチ２は手動スイッチであり、このスイッチのＯＮ情報を受けて、制御部１５は制御信号１１と制御信号１０をスイッチ６とスイッチ５に図５の（２）と（３）のタイミングで送出してスイッチ６とスイッチ５をＯＮとしている。このように手動の主スイッチ２のＯＮ情報でスイッチ６とスイッチ５のＯＮのタイミングを制御部１５で調整している。
【０００９】
次に立ち下がり時について図４で説明する。「主スイッチ２をＯＦＦする直前の情報」１４を制御部１５に送る。制御部１５は制御信号１０をスイッチ５に送りスイッチ５をＯＦＦするとＦＥＴ１のドレイン電圧７はＯＦＦとなる。次に、制御部１５は制御信号１１をスイッチ６に送ると、スイッチ６はＯＦＦとなりＦＥＴ１のゲート電圧９はＯＦＦとなる。最後に主スイッチ２をＯＦＦにする。
【００１０】
図６は立ち下がり時の＋電源３の電圧＋Ｖ１ と−電源４の電圧−Ｖ２ とＦＥＴ１のドレイン電圧７とＦＥＴ１のゲート電圧９の立ち下がりのタイミングを示す。図６の（１）でスイッチ５をＯＦＦとして、ＦＥＴ１のドレイン電圧７をＯＦＦとして、その後、（２）でスイッチ６をＯＦＦとしてＦＥＴ１のゲート電圧９をＯＦＦとして、最後に（３）で主スイッチ２をＯＦＦとする。このように主スイッチ２をＯＦＦとする前に、制御部１５からの制御信号１０と制御信号１１をスイッチ５とスイッチ６に送出してスイッチ５とスイッチ６のＯＦＦのタイミングを制御部１５で調整して、最後に主スイッチ２をＯＦＦとして、ＦＥＴ１の破損を防いでいる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１０−３３５９４５
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記のような従来例にあっては、主スイッチ２をＯＮ、ＯＦＦする時の電源供給時の電圧の立ち上がり時および立ち下がり時に主スイッチ２の「主スイッチ２ ＯＮ情報」１３や「主スイッチ２をＯＦＦする直前の情報」１４を制御部１５に送り、この情報により制御部１５からスイッチ５やスイッチ６を制御するための制御信号１０や制御信号１１をこれらのスイッチに送りＯＮ、ＯＦＦするタイミングを調整する必要があり制御が煩雑となってしまうという課題がある。
【課題を解決するための手段】
【００１３】
ＦＥＴのドレイン用＋電源およびゲート用−電源を有し、前記＋電源および−電源に入力電圧を供給するためのＯＮ、ＯＦＦスイッチを有し、前記＋電源と−電源の出力側にはコンデンサを有し、前記＋電源の出力とＦＥＴのドレイン間には第一の電子スイッチを有し、前記ＯＮ、ＯＦＦスイッチをＯＮすることにより前記＋電源および−電源が徐々に立ち上がり、前記−電源の出力電圧が規定値となると前記第一の電子スイッチをＯＮとして前記＋電源を前記ＦＥＴのドレインにＯＮする。
【００１４】
ＦＥＴのドレイン用＋電源およびゲート用−電源を有し、前記＋電源および−電源に入力電圧を供給するためのＯＮ、ＯＦＦスイッチを有し、前記＋電源と−電源の出力側にはコンデンサを有し、前記＋電源の出力とＦＥＴのドレイン間には第一の電子スイッチを有し、前記ＯＮ、ＯＦＦスイッチをＯＦＦすることにより前記＋電源および−電源が徐々に下がり始め、前記−電源の出力電圧が下がり始めた電圧情報により前記第一の電子スイッチをＯＦＦとして前記＋電源を前記ＦＥＴのドレイン電圧をＯＦＦする。
【００１５】
また、前記第一の電子スイッチの出力側とア−ス間に第二の電子スイッチを有し、前記ＯＮ、ＯＦＦスイッチのＯＦＦ情報により前記第二の電子スイッチをＯＮすることにより前記＋電源の出力電圧の立下りを早める。
【００１６】
また、前記ＯＮ、ＯＦＦスイッチを電子回路で構成する。
【発明の効果】
【００１７】
本発明によれば、デジタル制御による煩雑な制御を避けてアナログ処理による簡単な回路で高周波素子回路等に使用されているＦＥＴの破損を防止することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の構成図
【図２】本発明の立ち上がり時のタイムチャ−ト
【図３】本発明の立ち下がり時のタイムチャ−ト
【図４】従来技術の構成図
【図５】従来技術の立ち上がり時のタイムチャ−ト
【図６】従来技術の立ち下がり時のタイムチャ−ト
【図７】本発明の他の例の構成図
【発明を実施するための形態】
【実施例】
【００１９】
本発明の実施例を図１に示す構成図で説明する。最初に電源供給時の立ち上がり時の動作を説明する。主スイッチ２をＯＮとすると入力電圧１は＋電源３と−電源４に供給される。また、＋電源３の出力電圧＋Ｖ１はＩＣ１に供給される。ＩＣ１の＋端子にはＲ１０とＲ１２による分割電圧が供給される。また、Ｒ１６とＲ１７による分割電圧はＲ１０とＲ１２による分割電圧より大きく設定してある。
【００２０】
従って、ＩＣ１の−端子がＩＣ１の＋端子より電圧が高いので、ＩＣ１の出力はＬＯＷとなりＲ１４を介して電子スイッチ２２のゲートには電圧が印加されないので電子スイッチ２２はＯＦＦ
となる。一方、−電源４の出力電圧−Ｖ２はコンデンサＣ４の影響で徐々に立ち上がる。この電圧−Ｖ２はＲ１とＲ２により分割されＦＥＴ１のゲート電圧９となる。また、−電源４の出力電圧−Ｖ２はＲ９を介して電子スイッチ２１のゲート電圧となるので電子スイッチ２１がＯＮとなり＋電源３の出力電圧はＲ３を介してＦＥＴ１のドレイン電圧７となる。
【００２１】
ＦＥＴ１のゲート電圧９が印加された後電子スイッチ２１がＯＮしてＦＥＴ１のドレイン電圧７が印加されるようにＣ４、Ｒ８、Ｒ９、Ｒ１、Ｒ２の値を決めれば良い。
【００２２】
この立ち上がり時のタイミングについて図２で説明する。図２は立ち上がり時の＋電源３の電圧＋Ｖ１ と−電源４の電圧−Ｖ２ とＦＥＴ１のドレイン電圧７とＦＥＴ１のゲート電圧９の立ち上がりのタイミングを示す。図２の（１）で主スイッチ２をＯＮするとＣ３とＣ４の影響で＋電源３の電圧＋Ｖ１ と−電源４の電圧−Ｖ２とＦＥＴ１のゲート電圧９は徐々に立ち上がる。
【００２３】
図２の（２）で電子スイッチ２１がＯＮするがＣ６があるため図のように徐々に立ち上がる。図２の（３）でＦＥＴ１のドレイン電圧７が印加される。図２に示すようにＦＥＴ１のゲート電圧９が印加されてからＦＥＴ１のドレイン電圧７が印加されるので、ＦＥＴ１を破損から防いでいる。
【００２４】
次に電源供給停止時の立ち下がり時の動作を図１と図３で説明する。主スイッチ２をＯＦＦとすると入力電圧１は＋電源３と−電源４への供給が停止されるがＣ３とＣ４により＋電源３の出力電圧＋Ｖ１と−電源４の出力電圧−Ｖ２とＦＥＴ１のゲート電圧９とＦＥＴ１のドレイン電圧７は一時保持されたままとなる。
【００２５】
この時ＩＣ１の−端子はＲ１７により０ＶとなるのでＩＣ１の出力電圧はＨＩＧＨとなりＲ１４を介して電子スイッチ２２がＯＮとなり、Ｒ１５を介してＣ３とＣ６にチャ−ジしていた電荷は急激に放電される。また、同時に−電源４の出力電圧−Ｖ２もＣ４の放電により規定電圧より下がり始めるとＲ９を介して電子スイッチ２１のゲートに印加した電圧も下がり電子スイッチ２１がＯＦＦとなりＦＥＴ１に印加していたドレイン電圧７は急激にＯＦＦとなる。
【００２６】
前記のように−電源４の出力電圧−Ｖ２がＣ４の放電により徐々に下がり始め最後にはＦＥＴ１のゲート電圧９がＯＦＦとなる。このように、ＦＥＴ１のドレイン電圧７がＯＦＦ後にゲート電圧９がＯＦＦになるようにＣ３、Ｃ４、Ｒ８、Ｒ９、Ｒ１、Ｒ２の値を決めれば良い。
【００２７】
図３は立ち下がり時の＋電源３の電圧＋Ｖ１ と−電源４の電圧−Ｖ２ とＦＥＴ１のドレイン電圧７とＦＥＴ１のゲート電圧９の立ち下がりのタイミングを示す。図３の（１）で主スイッチ２をＯＦＦとすると、コンデンサＣ３とＣ４の影響で＋電源３の電圧＋Ｖ１ と−電源４の電圧−Ｖ２ とＦＥＴ１のドレイン電圧７とＦＥＴ１のゲート電圧９は徐々に下がり始める。−電源４の電圧−Ｖ２が規定値より下がると電子スイッチ２１はＯＦＦとなり、電子スイッチ２２がＣ６の電荷を放電するのでＦＥＴ１のドレイン電圧７は急激に下がる。
【００２８】
この急激に下がる点が図３の電子スイッチ２１ ＯＦＦの点である。図３の（２）の点でＦＥＴ１のドレイン電圧７はＯＦＦとなる。その後、＋電源３の電圧＋Ｖ１ と−電源４の電圧−Ｖ２ とＦＥＴ１のゲート電圧９が徐々にさがりＯＦＦとなる。
【００２９】
このようにして、主スイッチ２をＯＦＦにするとアナログ処理によりＦＥＴ１のドレイン電圧７がＯＦＦ後にＦＥＴ１のゲート電圧９がＯＦＦとなりＦＥＴ１の破損を防ぐことができる。
【００３０】
図７は図１の本発明の他の例の構成図を示す。図７は図１に示す主スイッチ２を主スイッチ１２と電子スイッチ２３に置き換えたものである。この時の動作は図１で説明した内容と同じであるのでここでは説明を割愛する。
【００３１】
図１の本発明の構成図および図７の本発明の他の例の構成図では高周波素子１２は１個の場合を示しているが複数の高周波素子があっても構わない。
【符号の説明】
【００３２】
１ 入力電圧
２、１２ 主スイッチ
３ ＋電源
４ −電源
５、６ スイッチ
７ ドレイン電圧
９ ゲート電圧
１０、１１ 制御信号
１２ 高周波素子
１３ 「主スイッチ２ ＯＮ情報」
１４ 「主スイッチをＯＦＦする直前の情報」
15 制御部
２１、２２、２３ スイッチ
Ｃ３、Ｃ４、Ｃ５、Ｃ６ コンデンサ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５、Ｒ１６、Ｒ１７ 抵抗
ＦＥＴ１ ＦＥＴ
【技術分野】
【０００１】
本発明は、バイアス電圧を供給するタイミングに制約があるＦＥＴを使用した高周波素子回路において、そのタイミングを制御する制御回路に関する。
【背景技術】
【０００２】
近年、高周波素子にＦＥＴが使用されるようになって来た。このＦＥＴはゲート、ドレイン、ソースの３端子にバイアス電圧を供給するタイミングに制約があり、この制約を守らなかった場合、ＦＥＴ内部で電流が過大に流れ、ＦＥＴの性能劣化ないし破壊を引き起こす。
【０００３】
このため、従来は次のような方法によりＦＥＴに供給する電圧を管理している。図４は従来技術の構成図である。図４において入力電圧１がスイッチ２を介して＋電源３と−電源４に接続されている。＋電源３の出力電圧は＋Ｖ１で、この電圧はスイッチ５と抵抗Ｒ３を介してＦＥＴ１のドレイン電圧７となる。また、−電源４の出力電圧は−Ｖ２で、この電圧はスイッチ６と抵抗Ｒ１を介してＦＥＴ１のゲート電圧９となる。
【０００４】
また、「主スイッチ２ ＯＮ情報」１３と「主スイッチ２をＯＦＦする直前の情報」１４が制御部１５に送られると、制御部１５はスイッチ５とスイッチ６をＯＮ、ＯＦＦするための制御信号１０と制御信号１１をスイッチ５とスイッチ６に送出してスイッチ５とスイッチ６を制御する。この例ではＦＥＴ１は高周波素子１２として使用されている例である。
【０００５】
ＦＥＴ１を破損させないためには、電源供給時はＦＥＴ１のゲート電圧９を供給した後で、ドレイン電圧７を供給しなければならない。また、電源供給停止時はＦＥＴ１のドレイン電圧７の供給を停止した後で、ゲート電圧９の供給を停止しなければならないが、この電圧の供給タイミングを図４の従来技術の構成図、図５の従来の技術の立ち上がり時のタイムチャ−ト及び図６の従来の技術の立下り時のタイムチャ−トで説明する。
【０００６】
最初に立ち上がり時について図４で説明する。主スイッチ２をＯＮとすると「主スイッチＯＮ情報」１３が制御部１５に送られ、制御部１５は制御信号１１でスイッチ６をＯＮとすると−電源４の電圧−Ｖ２がスイッチ６とＲ１を介してＦＥＴ１にゲート電圧９が供給される。次に制御部１５は制御信号１０をスイッチ５に送り、スイッチ５をＯＮとすると＋電源３の電圧＋Ｖ１がスイッチ５とＲ３を介してＦＥＴ１にドレイン電圧７が供給される。
【０００７】
図５は立ち上がり時の＋電源３の電圧＋Ｖ１ と−電源４の電圧−Ｖ２ とＦＥＴ１のドレイン電圧７とＦＥＴ１のゲート電圧９の立ち上がりのタイミングを示す。図５の（１）の時に主スイッチ２をＯＮとして、（２）の時にスイッチ６をＯＮとして、（３）の時にスイッチ５をＯＮとすることにより、ＦＥＴ１のゲート電圧９を供給後にＦＥＴ１のドレイン電圧を供給するようにして、ＦＥＴ１の破損を防いでいる。
【０００８】
通常主スイッチ２は手動スイッチであり、このスイッチのＯＮ情報を受けて、制御部１５は制御信号１１と制御信号１０をスイッチ６とスイッチ５に図５の（２）と（３）のタイミングで送出してスイッチ６とスイッチ５をＯＮとしている。このように手動の主スイッチ２のＯＮ情報でスイッチ６とスイッチ５のＯＮのタイミングを制御部１５で調整している。
【０００９】
次に立ち下がり時について図４で説明する。「主スイッチ２をＯＦＦする直前の情報」１４を制御部１５に送る。制御部１５は制御信号１０をスイッチ５に送りスイッチ５をＯＦＦするとＦＥＴ１のドレイン電圧７はＯＦＦとなる。次に、制御部１５は制御信号１１をスイッチ６に送ると、スイッチ６はＯＦＦとなりＦＥＴ１のゲート電圧９はＯＦＦとなる。最後に主スイッチ２をＯＦＦにする。
【００１０】
図６は立ち下がり時の＋電源３の電圧＋Ｖ１ と−電源４の電圧−Ｖ２ とＦＥＴ１のドレイン電圧７とＦＥＴ１のゲート電圧９の立ち下がりのタイミングを示す。図６の（１）でスイッチ５をＯＦＦとして、ＦＥＴ１のドレイン電圧７をＯＦＦとして、その後、（２）でスイッチ６をＯＦＦとしてＦＥＴ１のゲート電圧９をＯＦＦとして、最後に（３）で主スイッチ２をＯＦＦとする。このように主スイッチ２をＯＦＦとする前に、制御部１５からの制御信号１０と制御信号１１をスイッチ５とスイッチ６に送出してスイッチ５とスイッチ６のＯＦＦのタイミングを制御部１５で調整して、最後に主スイッチ２をＯＦＦとして、ＦＥＴ１の破損を防いでいる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１０−３３５９４５
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記のような従来例にあっては、主スイッチ２をＯＮ、ＯＦＦする時の電源供給時の電圧の立ち上がり時および立ち下がり時に主スイッチ２の「主スイッチ２ ＯＮ情報」１３や「主スイッチ２をＯＦＦする直前の情報」１４を制御部１５に送り、この情報により制御部１５からスイッチ５やスイッチ６を制御するための制御信号１０や制御信号１１をこれらのスイッチに送りＯＮ、ＯＦＦするタイミングを調整する必要があり制御が煩雑となってしまうという課題がある。
【課題を解決するための手段】
【００１３】
ＦＥＴのドレイン用＋電源およびゲート用−電源を有し、前記＋電源および−電源に入力電圧を供給するためのＯＮ、ＯＦＦスイッチを有し、前記＋電源と−電源の出力側にはコンデンサを有し、前記＋電源の出力とＦＥＴのドレイン間には第一の電子スイッチを有し、前記ＯＮ、ＯＦＦスイッチをＯＮすることにより前記＋電源および−電源が徐々に立ち上がり、前記−電源の出力電圧が規定値となると前記第一の電子スイッチをＯＮとして前記＋電源を前記ＦＥＴのドレインにＯＮする。
【００１４】
ＦＥＴのドレイン用＋電源およびゲート用−電源を有し、前記＋電源および−電源に入力電圧を供給するためのＯＮ、ＯＦＦスイッチを有し、前記＋電源と−電源の出力側にはコンデンサを有し、前記＋電源の出力とＦＥＴのドレイン間には第一の電子スイッチを有し、前記ＯＮ、ＯＦＦスイッチをＯＦＦすることにより前記＋電源および−電源が徐々に下がり始め、前記−電源の出力電圧が下がり始めた電圧情報により前記第一の電子スイッチをＯＦＦとして前記＋電源を前記ＦＥＴのドレイン電圧をＯＦＦする。
【００１５】
また、前記第一の電子スイッチの出力側とア−ス間に第二の電子スイッチを有し、前記ＯＮ、ＯＦＦスイッチのＯＦＦ情報により前記第二の電子スイッチをＯＮすることにより前記＋電源の出力電圧の立下りを早める。
【００１６】
また、前記ＯＮ、ＯＦＦスイッチを電子回路で構成する。
【発明の効果】
【００１７】
本発明によれば、デジタル制御による煩雑な制御を避けてアナログ処理による簡単な回路で高周波素子回路等に使用されているＦＥＴの破損を防止することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の構成図
【図２】本発明の立ち上がり時のタイムチャ−ト
【図３】本発明の立ち下がり時のタイムチャ−ト
【図４】従来技術の構成図
【図５】従来技術の立ち上がり時のタイムチャ−ト
【図６】従来技術の立ち下がり時のタイムチャ−ト
【図７】本発明の他の例の構成図
【発明を実施するための形態】
【実施例】
【００１９】
本発明の実施例を図１に示す構成図で説明する。最初に電源供給時の立ち上がり時の動作を説明する。主スイッチ２をＯＮとすると入力電圧１は＋電源３と−電源４に供給される。また、＋電源３の出力電圧＋Ｖ１はＩＣ１に供給される。ＩＣ１の＋端子にはＲ１０とＲ１２による分割電圧が供給される。また、Ｒ１６とＲ１７による分割電圧はＲ１０とＲ１２による分割電圧より大きく設定してある。
【００２０】
従って、ＩＣ１の−端子がＩＣ１の＋端子より電圧が高いので、ＩＣ１の出力はＬＯＷとなりＲ１４を介して電子スイッチ２２のゲートには電圧が印加されないので電子スイッチ２２はＯＦＦ
となる。一方、−電源４の出力電圧−Ｖ２はコンデンサＣ４の影響で徐々に立ち上がる。この電圧−Ｖ２はＲ１とＲ２により分割されＦＥＴ１のゲート電圧９となる。また、−電源４の出力電圧−Ｖ２はＲ９を介して電子スイッチ２１のゲート電圧となるので電子スイッチ２１がＯＮとなり＋電源３の出力電圧はＲ３を介してＦＥＴ１のドレイン電圧７となる。
【００２１】
ＦＥＴ１のゲート電圧９が印加された後電子スイッチ２１がＯＮしてＦＥＴ１のドレイン電圧７が印加されるようにＣ４、Ｒ８、Ｒ９、Ｒ１、Ｒ２の値を決めれば良い。
【００２２】
この立ち上がり時のタイミングについて図２で説明する。図２は立ち上がり時の＋電源３の電圧＋Ｖ１ と−電源４の電圧−Ｖ２ とＦＥＴ１のドレイン電圧７とＦＥＴ１のゲート電圧９の立ち上がりのタイミングを示す。図２の（１）で主スイッチ２をＯＮするとＣ３とＣ４の影響で＋電源３の電圧＋Ｖ１ と−電源４の電圧−Ｖ２とＦＥＴ１のゲート電圧９は徐々に立ち上がる。
【００２３】
図２の（２）で電子スイッチ２１がＯＮするがＣ６があるため図のように徐々に立ち上がる。図２の（３）でＦＥＴ１のドレイン電圧７が印加される。図２に示すようにＦＥＴ１のゲート電圧９が印加されてからＦＥＴ１のドレイン電圧７が印加されるので、ＦＥＴ１を破損から防いでいる。
【００２４】
次に電源供給停止時の立ち下がり時の動作を図１と図３で説明する。主スイッチ２をＯＦＦとすると入力電圧１は＋電源３と−電源４への供給が停止されるがＣ３とＣ４により＋電源３の出力電圧＋Ｖ１と−電源４の出力電圧−Ｖ２とＦＥＴ１のゲート電圧９とＦＥＴ１のドレイン電圧７は一時保持されたままとなる。
【００２５】
この時ＩＣ１の−端子はＲ１７により０ＶとなるのでＩＣ１の出力電圧はＨＩＧＨとなりＲ１４を介して電子スイッチ２２がＯＮとなり、Ｒ１５を介してＣ３とＣ６にチャ−ジしていた電荷は急激に放電される。また、同時に−電源４の出力電圧−Ｖ２もＣ４の放電により規定電圧より下がり始めるとＲ９を介して電子スイッチ２１のゲートに印加した電圧も下がり電子スイッチ２１がＯＦＦとなりＦＥＴ１に印加していたドレイン電圧７は急激にＯＦＦとなる。
【００２６】
前記のように−電源４の出力電圧−Ｖ２がＣ４の放電により徐々に下がり始め最後にはＦＥＴ１のゲート電圧９がＯＦＦとなる。このように、ＦＥＴ１のドレイン電圧７がＯＦＦ後にゲート電圧９がＯＦＦになるようにＣ３、Ｃ４、Ｒ８、Ｒ９、Ｒ１、Ｒ２の値を決めれば良い。
【００２７】
図３は立ち下がり時の＋電源３の電圧＋Ｖ１ と−電源４の電圧−Ｖ２ とＦＥＴ１のドレイン電圧７とＦＥＴ１のゲート電圧９の立ち下がりのタイミングを示す。図３の（１）で主スイッチ２をＯＦＦとすると、コンデンサＣ３とＣ４の影響で＋電源３の電圧＋Ｖ１ と−電源４の電圧−Ｖ２ とＦＥＴ１のドレイン電圧７とＦＥＴ１のゲート電圧９は徐々に下がり始める。−電源４の電圧−Ｖ２が規定値より下がると電子スイッチ２１はＯＦＦとなり、電子スイッチ２２がＣ６の電荷を放電するのでＦＥＴ１のドレイン電圧７は急激に下がる。
【００２８】
この急激に下がる点が図３の電子スイッチ２１ ＯＦＦの点である。図３の（２）の点でＦＥＴ１のドレイン電圧７はＯＦＦとなる。その後、＋電源３の電圧＋Ｖ１ と−電源４の電圧−Ｖ２ とＦＥＴ１のゲート電圧９が徐々にさがりＯＦＦとなる。
【００２９】
このようにして、主スイッチ２をＯＦＦにするとアナログ処理によりＦＥＴ１のドレイン電圧７がＯＦＦ後にＦＥＴ１のゲート電圧９がＯＦＦとなりＦＥＴ１の破損を防ぐことができる。
【００３０】
図７は図１の本発明の他の例の構成図を示す。図７は図１に示す主スイッチ２を主スイッチ１２と電子スイッチ２３に置き換えたものである。この時の動作は図１で説明した内容と同じであるのでここでは説明を割愛する。
【００３１】
図１の本発明の構成図および図７の本発明の他の例の構成図では高周波素子１２は１個の場合を示しているが複数の高周波素子があっても構わない。
【符号の説明】
【００３２】
１ 入力電圧
２、１２ 主スイッチ
３ ＋電源
４ −電源
５、６ スイッチ
７ ドレイン電圧
９ ゲート電圧
１０、１１ 制御信号
１２ 高周波素子
１３ 「主スイッチ２ ＯＮ情報」
１４ 「主スイッチをＯＦＦする直前の情報」
15 制御部
２１、２２、２３ スイッチ
Ｃ３、Ｃ４、Ｃ５、Ｃ６ コンデンサ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５、Ｒ１６、Ｒ１７ 抵抗
ＦＥＴ１ ＦＥＴ
【特許請求の範囲】
【請求項１】
ＦＥＴのドレイン用＋電源およびゲート用−電源を有し、前記＋電源および−電源に入力電圧を供給するためのＯＮ、ＯＦＦスイッチを有し、前記＋電源と−電源の出力側にはコンデンサを有し、前記＋電源の出力とＦＥＴのドレイン間には第一の電子スイッチを有し、前記ＯＮ、ＯＦＦスイッチをＯＮすることにより前記＋電源および−電源が徐々に立ち上がり、前記−電源の出力電圧が規定値となると前記第一の電子スイッチをＯＮとして前記＋電源を前記ＦＥＴのドレインにＯＮすることを特徴とする保護回路。
【請求項２】
ＦＥＴのドレイン用＋電源およびゲート用−電源を有し、前記＋電源および−電源に入力電圧を供給するためのＯＮ、ＯＦＦスイッチを有し、前記＋電源と−電源の出力側にはコンデンサを有し、前記＋電源の出力とＦＥＴのドレイン間には第一の電子スイッチを有し、前記ＯＮ、ＯＦＦスイッチをＯＦＦすることにより前記＋電源および−電源が徐々に下がり始め、前記−電源の出力電圧が下がり始めた電圧情報により前記第一の電子スイッチをＯＦＦとして前記＋電源からの前記ＦＥＴへのドレイン電圧をＯＦＦすることを特徴とする保護回路。
【請求項３】
請求項２の保護回路において、前記第一の電子スイッチの出力側とア−ス間に第二の電子スイッチを有し、前記ＯＮ、ＯＦＦスイッチのＯＦＦ情報により前記第二の電子スイッチをＯＮすることにより前記＋電源の出力電圧の立下りを早めることを特徴とする保護回路。
【請求項４】
請求項１および請求項２の保護回路において前記ＯＮ、ＯＦＦスイッチを電子回路で構成することを特徴とする保護回路。
【請求項１】
ＦＥＴのドレイン用＋電源およびゲート用−電源を有し、前記＋電源および−電源に入力電圧を供給するためのＯＮ、ＯＦＦスイッチを有し、前記＋電源と−電源の出力側にはコンデンサを有し、前記＋電源の出力とＦＥＴのドレイン間には第一の電子スイッチを有し、前記ＯＮ、ＯＦＦスイッチをＯＮすることにより前記＋電源および−電源が徐々に立ち上がり、前記−電源の出力電圧が規定値となると前記第一の電子スイッチをＯＮとして前記＋電源を前記ＦＥＴのドレインにＯＮすることを特徴とする保護回路。
【請求項２】
ＦＥＴのドレイン用＋電源およびゲート用−電源を有し、前記＋電源および−電源に入力電圧を供給するためのＯＮ、ＯＦＦスイッチを有し、前記＋電源と−電源の出力側にはコンデンサを有し、前記＋電源の出力とＦＥＴのドレイン間には第一の電子スイッチを有し、前記ＯＮ、ＯＦＦスイッチをＯＦＦすることにより前記＋電源および−電源が徐々に下がり始め、前記−電源の出力電圧が下がり始めた電圧情報により前記第一の電子スイッチをＯＦＦとして前記＋電源からの前記ＦＥＴへのドレイン電圧をＯＦＦすることを特徴とする保護回路。
【請求項３】
請求項２の保護回路において、前記第一の電子スイッチの出力側とア−ス間に第二の電子スイッチを有し、前記ＯＮ、ＯＦＦスイッチのＯＦＦ情報により前記第二の電子スイッチをＯＮすることにより前記＋電源の出力電圧の立下りを早めることを特徴とする保護回路。
【請求項４】
請求項１および請求項２の保護回路において前記ＯＮ、ＯＦＦスイッチを電子回路で構成することを特徴とする保護回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１０１５６（Ｐ２０１２−１０１５６Ａ）
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願番号】特願２０１０−１４５０８５（Ｐ２０１０−１４５０８５）
【出願日】平成２２年６月２５日（２０１０．６．２５）
【出願人】（０００００４３３０）日本無線株式会社 (1,186)
【Ｆターム（参考）】
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願日】平成２２年６月２５日（２０１０．６．２５）
【出願人】（０００００４３３０）日本無線株式会社 (1,186)
【Ｆターム（参考）】
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