内部クロック発生回路を備えた半導体記憶装置
【課題】 半導体記憶装置においてはユーザー要求により、外部クロックの入力パッドの配置位置と、コマンド信号の入力パッド及びコマンドデコーダの配置位置とが離れることがある。このためコマンドデコーダでのコマンド取り込みが遅れるという問題がある。
【解決手段】 コマンドデコーダに入力されるクロックを、ＤＬＬ回路を備えた内部クロック発生回路により発生させる。内部クロック発生回路からの内部クロックを入力されたコマンドデコーダは、外部クロックに同期した最速のタイミングで内部コマンド信号を出力できる。さらにＤＣＣ判定回路を備えることで、デューティを調整することもできる。コマンドデコーダ用の内部クロック発生回路を備えることで、高速アクセス可能な半導体記憶装置が得られる。
【解決手段】 コマンドデコーダに入力されるクロックを、ＤＬＬ回路を備えた内部クロック発生回路により発生させる。内部クロック発生回路からの内部クロックを入力されたコマンドデコーダは、外部クロックに同期した最速のタイミングで内部コマンド信号を出力できる。さらにＤＣＣ判定回路を備えることで、デューティを調整することもできる。コマンドデコーダ用の内部クロック発生回路を備えることで、高速アクセス可能な半導体記憶装置が得られる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に係り、特に外部クロックに同期した内部クロックを発生する内部クロック発生回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年半導体記憶装置は、ますます記憶容量の大容量化とアクセスの高速化が進展している。この高速アクセス実現のために半導体記憶装置は、外部クロックに同期させたクロック同期方式が採用されている。例えば代表的な半導体記憶装置であるダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ）においては、シンクロナスＤＲＡＭ（以下、ＳＤＲＡＭ）や、ダブルデータレートＤＲＡＭ（以下、ＤＤＲ−ＤＲＡＭ）方式が採用されている。
【０００３】
ＳＤＲＡＭやＤＤＲ−ＤＲＡＭにおいては、入力される外部クロックに同期して、半導体記憶装置の内部回路を動作させている。例えば外部からのコマンド信号、アドレス信号の取り込みや、データ入出力のタイミングを制御している。特にデータは外部のシステムクロックにより書き込みデータの入力と、読み出しデータの出力の両方が制御される。また外部クロックの１サイクルにつきＳＤＲＡＭは１個のデータ、ＤＤＲ−ＤＲＡＭは２個のデータを入出力するように高速動作が要求される。これらの理由からデータ入出力のタイミング調整として、内部クロック発生回路により発生させた外部クロックに同期した内部クロックが使用されている。
【０００４】
一方コマンド信号、アドレス信号の取り込みは、外部クロックがそのまま使用されている。コマンド信号、アドレス信号は、外部クロックの１〜数サイクル毎に入力されること。さらに一度取り込んだ後は半導体記憶装置内部のみに使用されることから、外部クロックがそのまま使用されている。しかし、半導体記憶装置は記憶容量の大容量化とアクセスの高速化とともに、さらにユーザーからのカスタマイズ化として信号入力パッド位置の制限を厳しく要求されることがある。すなわちユーザー要求により外部クロックの入力パッド位置が、他のコマンド信号入力パッド位置と離れて配置されることがある。入力パッド位置が異なることから半導体記憶回路内部の配線遅延差が顕著となり、外部クロックとの同期、高速アクセスが難しくなる。その結果クロック同期方式のＤＲＡＭが誤動作を起こす危険性も増えてきている。
【０００５】
従来の同期方式のＤＲＡＭにおけるこれらの問題点について、図１１、１２を参照して説明する。図１１には従来の半導体記憶装置の概略チップレイアウト、図１２にはそのタイミングチャートを示す。特に、ユーザーからの要求により各種コマンド信号の入力パッドと外部クロックＣＫの入力パッドの位置が離れた場合には、この問題が顕著となる。入力パッドには、外部接続用のパッドと入力初段回路が含まれているものとする。
【０００６】
図１１に示すチップレイアウトでは、外部クロックＣＫの入力パッド１２の位置と、各種コマンド信号ＣＯＭ（ＷＥＢ、ＣＡＳＢ、ＲＡＳＢ、ＣＳＢ、ＣＫＥ）の入力パッド１２の配置位置とが離れている。そのためコマンドデコーダ１０は各種コマンド信号ＣＯＭの入力パッド１２の近傍に配置される。その結果外部クロックＣＫの入力パッド１２からコマンドデコーダ１０までの配線が長くなり、その配線遅延時間が大きくなる。この遅延時間が大きな外部クロックＣＫに同期させるためには、他のコマンド信号ＣＯＭを遅延させ、タイミングを調整する必要がある。このように各種内部信号に余分な遅延調整が必要となり、ＤＲＡＭアクセスが遅れてしまう事になる。
【０００７】
図１２には、外部クロックＣＫ（＠入力パッド）と、コマンド信号ＣＯＭ（＠入力パッド）、外部クロックＣＫ（＠コマンドデコーダ）及び内部コマンド信号ＩＮＴＣＯＭのタイミングチャートを示す。外部クロックＣＫの入力パッドの配置位置はコマンドデコーダ１０の位置から離れていることからコマンドデコーダ１０に入力されるタイミングが遅れる。以下の説明においては遅延時間が大きい信号について、例えば入力パッドでの外部クロックについては外部クロックＣＫ（＠入力パッド）、コマンドデコーダでの外部クロックについては外部クロックＣＫ（＠コマンドデコーダ）として識別することとする。
【０００８】
外部クロックＣＫ（＠入力パッド）とコマンド信号ＣＯＭ（＠入力パッド）は、ほぼ同時に入力パッド１２に入力される。しかし外部クロックＣＫ（＠コマンドデコーダ）が遅れることからコマンドデコーダ１０におけるコマンド信号ＣＯＭの取り込みが遅れる。そのためコマンドデコーダ１０からの内部コマンド信号ＩＮＴＣＯＭは遅れて発生される。その結果ＤＲＡＭアクセスが遅れる。このように外部クロックＣＫがＤＲＡＭチップ内の配置場所により遅延時間が異なり、他のコマンド信号ＣＯＭとの遅延調整が必要となりＤＲＡＭアクセスが遅れてしまうという問題がある。
【０００９】
内部クロック発生回路に関する先行特許文献として下記文献がある。特許文献１（特開２００５−３３２５４８）には、ＤＬＬ回路は位相検出器と、遅延ライン制御器と、遅延ラインと、制御信号により遅延時間が制御可能な複製遅延モデルとを備えている。このＤＬＬ回路により内部クロックを発生する技術が開示されている。特許文献２（特開２００２−１００９８２）には、基準クロックに対し帰還クロックのエッジを検出する位相比較器を備えたＤＬＬ回路により内部クロックを発生する技術が開示されている。
【００１０】
特許文献３（特開２００５−３１８５２０）には、クロックとその反転クロックからデューティサイクルを較正するデューティサイクル較正（Duty Cycle Correction、以下ＤＣＣと記す）回路が開示されている。特許文献４（特開平８−２１３８８５）には、基準クロックと同じ周期でデューティサイクルが異なる内部クロックを発生する技術が開示されている。
【００１１】
【特許文献１】特開２００５−３３２５４８号公報
【特許文献２】特開２００２−１００９８２号公報
【特許文献３】特開２００５−３１８５２０号公報
【特許文献４】特開平８−２１３８８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記したように外部クロックとコマンド信号の入力パッド位置によりコマンドデコーダまでのそれぞれの遅延時間が異なる。そのために外部クロックとコマンド信号とのタイミング調整が必要になり、ＳＤＲＡＭの高速アクセスが困難になるという問題がある。本発明の目的はこれらの課題に鑑み、コマンド信号の取り込みに最適な内部クロックを発生するクロック発生回路を備えた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１３】
本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１４】
本発明の半導体記憶装置は、コマンドデコーダに入力されるクロックを発生する内部クロック発生回路を備え、前記内部クロック発生回路は前記コマンドデコーダにおいて外部クロックに同期するように内部クロックを発生し、前記内部クロック発生回路からの内部クロックを入力された前記コマンドデコーダは、外部クロックに同期した内部コマンド信号を出力することを特徴とする。
【００１５】
本発明の半導体記憶装置の前記内部クロック発生回路は、外部クロックと帰還クロックとを入力され、その２つのクロックの位相を比較する位相検知回路と、遅延制御回路により遅延時間が制御される遅延回路と、前記内部クロック発生回路から前記コマンドデコーダまでの遅延時間を有する複製回路から構成され、前記位相検知回路からの位相比較結果により前記遅延制御回路は遅延量を決定し、前記遅延回路は入力された外部クロックを前記遅延制御回路からの制御信号により所望の時間だけ遅延させた内部クロックとし、前記コマンドデコーダと前記複製回路に出力し、前記複製回路は帰還クロックを前記位相検知回路に出力することを特徴とする。
【００１６】
本発明の半導体記憶装置においては、前記内部クロック発生回路から出力される内部クロックは分岐され、さらにデータ制御回路にも出力され、前記内部クロック発生回路から前記データ制御回路までの遅延時間は、前記内部クロック発生回路から前記コマンドデコーダまでの遅延時間に等しいことを特徴とする。
【００１７】
本発明の半導体記憶装置の前記内部クロック発生回路は、さらにデューティサイクル較正判定回路を備え、前記内部クロックのデューティサイクルを較正することを特徴とする。
【００１８】
本発明の半導体記憶装置の前記デューティサイクル較正判定回路は、前記帰還クロックを入力され、デューティサイクルを較正するための制御信号を前記遅延制御回路に出力することを特徴とする。
【００１９】
本発明の半導体記憶装置の前記位相検知回路は、入力される外部クロックと帰還クロックのrise側もしくはfall側の片方の位相を比較し、その位相比較結果を前記遅延制御回路に出力し、前記遅延制御回路は前記位相比較結果によりrise側もしくはfall側の片方の位相が合うように遅延量を設定し、残り片方のfall側もしくはrise側は前記デューティサイクル較正判定回路からの制御信号により遅延量を設定することでデューティサイクルを較正することを特徴とする。
【発明の効果】
【００２０】
本発明の内部クロック発生回路はＤＬＬ回路を含んで構成され、コマンドデコーダに入力される内部クロックを発生させる。ＤＬＬ回路を備えた内部クロック発生回路により外部クロックに同期させるように内部クロックを発生させる。この内部クロックによりコマンドデコーダからの内部コマンド信号を外部クロックに同期させ、最速のタイミングで出力できる。本発明の内部クロック発生回路により、外部クロックに同期した最速の内部コマンド信号が得られ、高速アクセス可能な半導体記憶装置が得られる効果がある。
【発明を実施するための最良の形態】
【００２１】
本発明の内部クロック発生回路を備えた半導体記憶装置について、以下図面を参照して詳細に説明する。
【実施例１】
【００２２】
本発明の内部クロック発生回路を備えた半導体記憶装置の第１の実施例について、図１〜３を参照して説明する。図１には内部クロック発生回路の全体構成ブロックを示す。図２には半導体記憶装置のチップレイアウトを示す。図３には信号のタイミングチャートを示す。
【００２３】
図２に示す半導体記憶装置のチップレイアウトは、外部クロックＣＫの入力パッド１２の配置位置と、各種コマンド信号ＣＯＭの入力パッド１２及びコマンドデコーダの配置位置とが離れている。外部クロックＣＫの入力パッド１２と、コマンドデコーダ１０の間に内部クロック発生回路１１が配置されている。外部クロックＣＫは入力初段回路１に入力され、内部クロック発生回路１１に出力される。内部クロック発生回路１１は、コマンドデコーダ１０において外部クロックＣＫに同期するような内部クロックＩＮＴＣＫを発生させ、コマンドデコーダ１０に出力する。コマンドデコーダ１０では、入力されたコマンド信号ＣＯＭを内部クロックＩＮＴＣＫに同期して取り込み、内部コマンド信号ＩＮＴＣＯＭとしてチップ内の各種回路に出力する。
【００２４】
図１に示す内部クロック発生回路１１は、位相検知回路３、遅延制御回路４、遅延回路５、複製回路６からなるＤＬＬ(Delayed Locked Loop)回路から構成される。ここで複製回路６は、図２のチップレイアウトで示すように内部クロック発生出力回路１１からコマンドデコーダ１０までの経路Ａの複製回路である。この複製回路６は、経路Ａの複製であり経路Ａと同じ遅延時間をもつことから経路Ａ複製回路６と称する。経路Ａ複製回路６は、コマンドデコーダ１０に入力される内部クロックＩＮＴＣＫの位相と同一となる帰還クロックＦＢＣＫを出力する。
【００２５】
位相検知回路３は、帰還クロックＦＢＣＫと、入力初段回路１からの外部クロックＣＫとを入力され、その位相を比較する。この２つのクロック位相が合うように遅延制御回路４にて遅延回路５の遅延量を決定する。位相検知回路３は、帰還クロックＦＢＣＫと外部クロックＣＫの位相を波形立ち上がり（rise）側と立下り（fall）側の両方のエッジを検知する。さらに遅延制御回路４もrise側とfall側の両方の位相が合うようにrise側とfall側それぞれの遅延量を設定する。
【００２６】
遅延回路５により入力された外部クロックを所望量だけ遅延させ、内部クロックＩＮＴＣＫを発生させる。内部クロックＩＮＴＣＫはコマンドデコーダ１０と、経路Ａ複製回路６に出力される。経路Ａ複製回路６は、コマンドデコーダ１０までの遅延時間分を遅延させた帰還クロックを位相検知回路３に出力する。ＤＬＬ回路は、入力された外部クロックＣＫと帰還クロックＦＢＣＫとの位相を同期させる。このようにすることで、コマンドデコーダ１０に入力される内部クロックＩＮＴＣＫは、外部クロックＣＫと同期する。同期させるべき基準となる外部クロックとは、半導体記憶装置の入力パッドに入力された外部クロック（＠入力パッド）である。この基準となる外部クロック（＠入力パッド）を単に外部クロックと称することがある。
【００２７】
次に、図３のタイミングチャートを用いて、第１の実施例の動作について説明する。図３には、外部クロックＣＫ（＠入力パッド）、コマンド信号ＣＯＭ（＠入力パッド）、内部クロックＩＮＴＣＫ（＠コマンドデコーダ）、内部コマンド信号ＩＮＴＣＯＭを示している。コマンドデコーダ１０に入力される内部クロックＩＮＴＣＫは外部クロックＣＫ（＠入力パッド）と同期している。そのため内部コマンド信号ＩＮＴＣＯＭも外部クロックＣＫ（＠入力パッド）と同期し、遅延することなく最速のタイミングで出力されていることが分かる。
【００２８】
このように、外部クロックＣＫと他のコマンド信号ＣＯＭの入力パッドの配置位置が離れた場合にも、コマンドデコーダ１０に入力される内部クロックＩＮＴＣＫを外部クロックＣＫ（＠入力パッド）に同期させることで、最速のタイミングで内部コマンド信号ＩＮＴＣＯＭを出力できる。最速のタイミングで内部コマンド信号ＩＮＴＣＯＭを出力することから、高速アクセス可能な半導体記憶装置が得られる。
【００２９】
本実施例においては、ＤＬＬ回路から構成された内部クロック発生回路を備え、外部クロックに同期した内部クロックを発生させる。この内部クロックをコマンドデコーダに入力することで、外部クロックに同期した最速のタイミングで内部コマンド信号を出力させる。本実施例によれば、内部コマンド信号を最速のタイミングで出力させ、高速アクセス可能な半導体記憶装置が得られる。
【実施例２】
【００３０】
本発明の第２の実施例について、図４〜６を参照して説明する。図４には内部クロック発生回路の全体構成を示すブロックを示す。図５にはその信号波形のタイミングチャート、図６には従来例におけるタイミングチャートをそれぞれ示す。本実施例は実施例１の改良発明であり、実施例１の内部クロック発生回路にＤＣＣ判定回路を追加し、クロックのデューティを調整した実施例である。
【００３１】
実施例２における半導体記憶装置のチップレイアウトは実施例１（図２）と同じである。外部クロックＣＫの入力パッド１２の位置と、各種コマンド信号ＣＯＭの入力パッド１２及びコマンドデコーダ１０の配置位置とが離れている。外部クロックＣＫの入力パッド１２とコマンドデコーダ１０の間にＤＣＣ判定回路を備えた内部クロック発生回路が挿入されている。ここで入力される外部クロックＣＫは、デューティずれを有するものである。
【００３２】
図６を参照して、内部クロック発生回路がなく、さらに外部クロックがデューティずれを有する場合の問題点を説明する。図６には、外部クロックＣＫ（＠入力パッド）と、コマンド信号ＣＯＭ（＠入力パッド）、外部クロックＣＫ（＠コマンドデコーダ）及び内部コマンド信号ＩＮＴＣＯＭのタイミングチャートを示す。外部クロックＣＫの入力パッドの配置位置はコマンドデコーダ１０の位置から離れている。そのためコマンドデコーダ１０に入力される外部クロックＣＫ（＠コマンドデコーダ）は、遅延している。
【００３３】
さらに外部クロックＣＫ（＠入力パッド）は、デューティ(Duty)ずれがある。このようにアクセスの高速化に伴い外部クロックの周波数は高くなると、外部クロックＣＫのデューティずれが大きくなる。この外部クロックＣＫ（＠コマンドデコーダ）を利用してコマンドデコーダ１０でコマンド信号ＣＯＭを取り込んだ場合には、内部コマンド信号ＩＮＴＣＯＭは遅延時間が大きいとともに、そのパルス幅は入力されたクロックのデューティに応じて変化している。
【００３４】
このようにデューティがずれている場合には、内部回路においてラッチタイミングのマージンが厳しくなる。また図６と反対にハイレベルがなくなる方向にデューティがずれた場合には、ハイレベルがなくなり最悪の場合はクロックが消失してしまう危険もある。このように高周波で、デューティずれがある場合には、外部クロックに同期させることがさらに難しくなり、半導体記憶装置が誤動作するという問題がある。これらの問題点を解決するために図４に示すＤＣＣ判定回路を備えた内部クロック発生回路を採用することができる。
【００３５】
図４に内部クロック発生回路の全体構成のブロックを示す。ここでは図１の内部クロック発生回路の構成に加えて、新たにＤＣＣ判定回路７が追加されている。ＤＣＣ判定回路７には、帰還クロックＦＢＣＫが入力され、遅延制御信号を遅延制御回路４に出力する。この内部クロック発生回路の基本動作は実施例１と同様であり、追加されたＤＣＣ判定回路７につき説明する。
【００３６】
位相検知回路３は、外部クロックＣＫと帰還クロックＦＢＣＫとが入力され、２つのクロック波形のrise側もしくはfall側の片方の位相を比較する。その位相比較結果を遅延制御回路４に出力する。遅延制御回路４は、位相検知回路３からの位相比較結果によりrise側もしくはfall側の片方の位相が合うように遅延量を設定する。残り片方のfall側もしくはrise側の遅延量はＤＣＣ判定回路７からの遅延制御信号によりクロックのデューティが合うように制御される。これにより、コマンドデコーダ１０に外部クロックＣＫと同期の取れ、尚且つデューティの整えられた内部クロックＩＮＴＣＫを供給する構成となっている。
【００３７】
次に、図５のタイミングチャートを用いて、第２の実施例の動作波形について説明する。図５には、外部クロックＣＫ（＠入力パッド）、コマンド信号ＣＯＭ（＠入力パッド）、内部クロックＩＮＴＣＫ（＠コマンドデコーダ）、内部コマンド信号ＩＮＴＣＯＭの波形をそれぞれ示している。外部クロックＣＫ（＠入力パッド）は、デューティがずれている状態で入力される。しかし内部クロックＩＮＴＣＫは、外部クロックに同期され、かつデューティの整えられた波形となる。そのため内部コマンド信号ＩＮＴＣＯＭも、最速のタイミングで、デューティの整えられた波形として出力される。図６の従来例の波形と異なり、ＤＣＣ判定回路にてデューティが調節された状態で内部クロックが出力されていることから、前述したような半導体記憶装置の誤動作を引き起こす恐れがない。
【００３８】
本実施例においては、ＤＣＣ判定回路を有するＤＬＬ回路から構成された内部クロック発生回路を備え、外部クロックに同期し、かつデューティが調節された内部クロックを発生させる。この内部クロックをコマンドデコーダに入力することで、最速のタイミングで内部コマンド信号を出力させる。本実施例によれば、内部コマンド信号を最速のタイミングで出力させ、高速アクセス可能な半導体記憶装置が得られる。
【実施例３】
【００３９】
本発明の第３の実施例について、図７〜１０を参照して説明する。図７には本実施例における半導体記憶装置のチップレイアウトを示す。図８には内部クロック発生回路の全体構成を示すブロックを示す。さらに比較のために図９、１０には従来例としてデータストローブ信号ＤＱＳ用の内部クロック発生回路を備えた半導体記憶回路を示す。図９には半導体記憶装置のチップレイアウト、図１０にはデータストローブ信号ＤＱＳ用の内部クロック発生回路の全体構成ブロックを示す。本実施例は、コマンドデコーダ用とデータ制御回路用の内部クロック発生回路を共用する実施例である。
【００４０】
最初に従来のデータ制御回路用の内部クロック発生回路について図９、１０を参照して説明する。図９の示すように外部クロックＣＫの入力パッド１２の位置と、各種コマンド信号ＣＯＭ（ＷＥＢ、ＣＡＳＢ、ＲＡＳＢ、ＣＳＢ、ＣＫＥ）の入力パッド１２及びコマンドデコーダの配置位置とは離れている。外部クロックＣＫは、コマンドデコーダ１０に対してはそのまま外部クロックＣＫが入力される。データ制御回路２に対しては内部クロック発生回路１１からの内部クロックＩＮＴＣＫが入力される。
【００４１】
この内部クロック発生回路１１は、位相検知回路３、遅延制御回路４、遅延回路５、複製回路６、デューティ補正のためのＤＣＣ判定回路７から構成されている。内部クロック発生回路１１で発生する内部クロックＩＮＴＣＫは、データ制御回路２において外部クロックＣＫと同期させる必要がある。そのため内部クロック発生回路１１からデータ制御回路２までの経路Ｂの遅延時間を有する経路Ｂの複製回路６が採用される。この内部クロック発生回路１１を使用することで、データ制御回路２においては外部クロックＣＫに同期したデータストローブ信号ＤＱＳが得られ、高速アクセス可能となる。一方コマンド系は外部クロックＣＫがそのまま使用されることで、外部クロックＣＫの入力パッド１２からコマンドデコーダ１０までの遅延時間だけ遅れたタイミングでコマンドが取り込まれる。そのため高速アクセスができなくなるという問題がある。
【００４２】
この問題の解決策を実施例３として図７、８に示す。図７の示すように外部クロックＣＫは、内部クロック発生回路１１に入力され、内部クロックＩＮＴＣＫが出力される。内部クロックＩＮＴＣＫはコマンドデコーダ１０とデータ制御回路２に出力される。このとき内部クロックＩＮＴＣＫは、内部クロック発生回路１１から共通に経路Ｃを経由し、その後分岐されデータ制御回路２へは経路Ｄ、コマンドデコーダ１０へは経路Ｄ’を経由する。ここで経路Ｄと経路Ｄ’における遅延時間を等しくなるように等長配線する。すなわち内部クロック発生回路１１からデータ制御回路２までの遅延時間と、内部クロック発生回路１１からコマンドデコーダ１０までの遅延時間とを等しくなるように等長配線とする。
【００４３】
図８に示す内部クロック発生回路１１は、位相検知回路３、遅延制御回路４、遅延回路５、複製回路６、デューティ補正のためのＤＣＣ判定回路７から構成されている。複製回路６の遅延時間は、経路Ｃと経路Ｄ（＝経路Ｄ’）の遅延時間の和とする。つまり、データ制御回路２とコマンドデコーダ１０に到達する内部クロックは、同じタイミングであり、ともに外部クロックＣＫ（＠入力パッド）と同期させることができる。内部クロック発生回路１１の動作は、実施例２と同様であることから、その詳細説明は省略する。
【００４４】
このように複製回路の遅延時間を、経路Ｃと経路Ｄ（＝経路Ｄ’）の遅延時間の和とすることで、データ制御回路２及びコマンドデコーダ１０に共用可能な内部クロック発生回路を構成することができる。内部クロック発生回路１１で発生した内部クロックＩＮＴＣＫを供給されたデータ制御回路２及びコマンドデコーダ１０は、ともに外部クロックＣＫ（＠入力パッド）に同期し、最速のタイミングで動作することができる。そのため高速アクセス可能な半導体記憶装置が得られる。
【００４５】
上記した実施例の他に、その応用実施例がある。例えば半導体記憶装置がスタンバイ状態で、オートリフレッシュ動作をしていない期間には、内部クロック発生回路の動作もスタンバイ状態とすることができる。この場合には、ＤＬＬ回路の遅延調整が完了した時点でロック信号を発生させる。このロック信号とオートリフレッシュ期間信号等を論理処理することで、内部クロック発生回路の動作もスタンバイ状態とし、内部クロックの発生を短期間だけ停止することができる。このスタンバイ状態では、その前の状態を維持させ、復帰後直ちに内部クロックを発生できるように設定する。このようにスタンバイ状態とすることで半導体記憶装置の低消費電力化が図れる。
【００４６】
本発明の半導体記憶装置はＤＬＬ回路を使用した内部クロック発生回路を備える。内部クロック発生回路において発生した内部クロックをコマンドデコーダへ供給する。内部クロック発生回路からの内部クロックを入力されたコマンドデコーダは、外部クロックに同期した最速のタイミングで内部コマンド信号を出力できる。そのために高速アクセス可能な半導体記憶装置が得られる。これらの内部クロック発生回路はコマンドデコーダ用とデータ制御回路用とを共用とし、１つの内部クロック発生回路からコマンドデコーダ及びデータ制御回路へ供給することもできる。さらに内部クロック発生回路にＤＣＣ判定回路を備えクロックのデューティを調整することで、コマンドのラッチマージン等の動作マージンが確保でき、高速アクセス可能な半導体記憶装置が得られる。
【００４７】
以上実施例に基づき本発明を具体的に説明したが、本発明は上述の実施例に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。
【産業上の利用可能性】
【００４８】
本発明の利用分野として、ＳＤＲＡＭ、ＤＤＲ−ＤＲＡＭ等の同期式ダイナミックランダムアクセスメモリにおいて好適に利用できる。
【図面の簡単な説明】
【００４９】
【図１】実施例１における内部クロック発生回路の全体構成ブロック図である。
【図２】実施例１におけるチップレイアウトを示した図である。
【図３】実施例１におけるタイミングチャートである。
【図４】実施例２における内部クロック発生回路の全体構成ブロック図である。
【図５】実施例２におけるタイミングチャートである。
【図６】従来例における遅延とデューティずれのある場合のタイミングチャートである。
【図７】実施例３におけるチップレイアウトを示した図である。
【図８】実施例３における内部クロック発生回路の全体構成ブロック図である。
【図９】従来例におけるＤＱＳ用の内部クロック発生回路を備えたチップレイアウトを示した図である。
【図１０】従来例におけるＤＱＳ用の内部クロック発生回路の全体構成ブロック図である。
【図１１】従来例における課題を説明するためのチップレイアウトを示した図である。
【図１２】従来例における課題を説明するためのタイミングチャートである。
【符号の説明】
【００５０】
１ 入力初段回路
２ データ制御回路
３ 位相検知回路
４ 遅延制御回路
５ 遅延回路
６ 複製回路
７ ＤＣＣ判定回路
１０ コマンドデコーダ
１１ 内部クロック発生回路
１２ 入力パッド
【技術分野】
【０００１】
本発明は半導体記憶装置に係り、特に外部クロックに同期した内部クロックを発生する内部クロック発生回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年半導体記憶装置は、ますます記憶容量の大容量化とアクセスの高速化が進展している。この高速アクセス実現のために半導体記憶装置は、外部クロックに同期させたクロック同期方式が採用されている。例えば代表的な半導体記憶装置であるダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ）においては、シンクロナスＤＲＡＭ（以下、ＳＤＲＡＭ）や、ダブルデータレートＤＲＡＭ（以下、ＤＤＲ−ＤＲＡＭ）方式が採用されている。
【０００３】
ＳＤＲＡＭやＤＤＲ−ＤＲＡＭにおいては、入力される外部クロックに同期して、半導体記憶装置の内部回路を動作させている。例えば外部からのコマンド信号、アドレス信号の取り込みや、データ入出力のタイミングを制御している。特にデータは外部のシステムクロックにより書き込みデータの入力と、読み出しデータの出力の両方が制御される。また外部クロックの１サイクルにつきＳＤＲＡＭは１個のデータ、ＤＤＲ−ＤＲＡＭは２個のデータを入出力するように高速動作が要求される。これらの理由からデータ入出力のタイミング調整として、内部クロック発生回路により発生させた外部クロックに同期した内部クロックが使用されている。
【０００４】
一方コマンド信号、アドレス信号の取り込みは、外部クロックがそのまま使用されている。コマンド信号、アドレス信号は、外部クロックの１〜数サイクル毎に入力されること。さらに一度取り込んだ後は半導体記憶装置内部のみに使用されることから、外部クロックがそのまま使用されている。しかし、半導体記憶装置は記憶容量の大容量化とアクセスの高速化とともに、さらにユーザーからのカスタマイズ化として信号入力パッド位置の制限を厳しく要求されることがある。すなわちユーザー要求により外部クロックの入力パッド位置が、他のコマンド信号入力パッド位置と離れて配置されることがある。入力パッド位置が異なることから半導体記憶回路内部の配線遅延差が顕著となり、外部クロックとの同期、高速アクセスが難しくなる。その結果クロック同期方式のＤＲＡＭが誤動作を起こす危険性も増えてきている。
【０００５】
従来の同期方式のＤＲＡＭにおけるこれらの問題点について、図１１、１２を参照して説明する。図１１には従来の半導体記憶装置の概略チップレイアウト、図１２にはそのタイミングチャートを示す。特に、ユーザーからの要求により各種コマンド信号の入力パッドと外部クロックＣＫの入力パッドの位置が離れた場合には、この問題が顕著となる。入力パッドには、外部接続用のパッドと入力初段回路が含まれているものとする。
【０００６】
図１１に示すチップレイアウトでは、外部クロックＣＫの入力パッド１２の位置と、各種コマンド信号ＣＯＭ（ＷＥＢ、ＣＡＳＢ、ＲＡＳＢ、ＣＳＢ、ＣＫＥ）の入力パッド１２の配置位置とが離れている。そのためコマンドデコーダ１０は各種コマンド信号ＣＯＭの入力パッド１２の近傍に配置される。その結果外部クロックＣＫの入力パッド１２からコマンドデコーダ１０までの配線が長くなり、その配線遅延時間が大きくなる。この遅延時間が大きな外部クロックＣＫに同期させるためには、他のコマンド信号ＣＯＭを遅延させ、タイミングを調整する必要がある。このように各種内部信号に余分な遅延調整が必要となり、ＤＲＡＭアクセスが遅れてしまう事になる。
【０００７】
図１２には、外部クロックＣＫ（＠入力パッド）と、コマンド信号ＣＯＭ（＠入力パッド）、外部クロックＣＫ（＠コマンドデコーダ）及び内部コマンド信号ＩＮＴＣＯＭのタイミングチャートを示す。外部クロックＣＫの入力パッドの配置位置はコマンドデコーダ１０の位置から離れていることからコマンドデコーダ１０に入力されるタイミングが遅れる。以下の説明においては遅延時間が大きい信号について、例えば入力パッドでの外部クロックについては外部クロックＣＫ（＠入力パッド）、コマンドデコーダでの外部クロックについては外部クロックＣＫ（＠コマンドデコーダ）として識別することとする。
【０００８】
外部クロックＣＫ（＠入力パッド）とコマンド信号ＣＯＭ（＠入力パッド）は、ほぼ同時に入力パッド１２に入力される。しかし外部クロックＣＫ（＠コマンドデコーダ）が遅れることからコマンドデコーダ１０におけるコマンド信号ＣＯＭの取り込みが遅れる。そのためコマンドデコーダ１０からの内部コマンド信号ＩＮＴＣＯＭは遅れて発生される。その結果ＤＲＡＭアクセスが遅れる。このように外部クロックＣＫがＤＲＡＭチップ内の配置場所により遅延時間が異なり、他のコマンド信号ＣＯＭとの遅延調整が必要となりＤＲＡＭアクセスが遅れてしまうという問題がある。
【０００９】
内部クロック発生回路に関する先行特許文献として下記文献がある。特許文献１（特開２００５−３３２５４８）には、ＤＬＬ回路は位相検出器と、遅延ライン制御器と、遅延ラインと、制御信号により遅延時間が制御可能な複製遅延モデルとを備えている。このＤＬＬ回路により内部クロックを発生する技術が開示されている。特許文献２（特開２００２−１００９８２）には、基準クロックに対し帰還クロックのエッジを検出する位相比較器を備えたＤＬＬ回路により内部クロックを発生する技術が開示されている。
【００１０】
特許文献３（特開２００５−３１８５２０）には、クロックとその反転クロックからデューティサイクルを較正するデューティサイクル較正（Duty Cycle Correction、以下ＤＣＣと記す）回路が開示されている。特許文献４（特開平８−２１３８８５）には、基準クロックと同じ周期でデューティサイクルが異なる内部クロックを発生する技術が開示されている。
【００１１】
【特許文献１】特開２００５−３３２５４８号公報
【特許文献２】特開２００２−１００９８２号公報
【特許文献３】特開２００５−３１８５２０号公報
【特許文献４】特開平８−２１３８８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記したように外部クロックとコマンド信号の入力パッド位置によりコマンドデコーダまでのそれぞれの遅延時間が異なる。そのために外部クロックとコマンド信号とのタイミング調整が必要になり、ＳＤＲＡＭの高速アクセスが困難になるという問題がある。本発明の目的はこれらの課題に鑑み、コマンド信号の取り込みに最適な内部クロックを発生するクロック発生回路を備えた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１３】
本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１４】
本発明の半導体記憶装置は、コマンドデコーダに入力されるクロックを発生する内部クロック発生回路を備え、前記内部クロック発生回路は前記コマンドデコーダにおいて外部クロックに同期するように内部クロックを発生し、前記内部クロック発生回路からの内部クロックを入力された前記コマンドデコーダは、外部クロックに同期した内部コマンド信号を出力することを特徴とする。
【００１５】
本発明の半導体記憶装置の前記内部クロック発生回路は、外部クロックと帰還クロックとを入力され、その２つのクロックの位相を比較する位相検知回路と、遅延制御回路により遅延時間が制御される遅延回路と、前記内部クロック発生回路から前記コマンドデコーダまでの遅延時間を有する複製回路から構成され、前記位相検知回路からの位相比較結果により前記遅延制御回路は遅延量を決定し、前記遅延回路は入力された外部クロックを前記遅延制御回路からの制御信号により所望の時間だけ遅延させた内部クロックとし、前記コマンドデコーダと前記複製回路に出力し、前記複製回路は帰還クロックを前記位相検知回路に出力することを特徴とする。
【００１６】
本発明の半導体記憶装置においては、前記内部クロック発生回路から出力される内部クロックは分岐され、さらにデータ制御回路にも出力され、前記内部クロック発生回路から前記データ制御回路までの遅延時間は、前記内部クロック発生回路から前記コマンドデコーダまでの遅延時間に等しいことを特徴とする。
【００１７】
本発明の半導体記憶装置の前記内部クロック発生回路は、さらにデューティサイクル較正判定回路を備え、前記内部クロックのデューティサイクルを較正することを特徴とする。
【００１８】
本発明の半導体記憶装置の前記デューティサイクル較正判定回路は、前記帰還クロックを入力され、デューティサイクルを較正するための制御信号を前記遅延制御回路に出力することを特徴とする。
【００１９】
本発明の半導体記憶装置の前記位相検知回路は、入力される外部クロックと帰還クロックのrise側もしくはfall側の片方の位相を比較し、その位相比較結果を前記遅延制御回路に出力し、前記遅延制御回路は前記位相比較結果によりrise側もしくはfall側の片方の位相が合うように遅延量を設定し、残り片方のfall側もしくはrise側は前記デューティサイクル較正判定回路からの制御信号により遅延量を設定することでデューティサイクルを較正することを特徴とする。
【発明の効果】
【００２０】
本発明の内部クロック発生回路はＤＬＬ回路を含んで構成され、コマンドデコーダに入力される内部クロックを発生させる。ＤＬＬ回路を備えた内部クロック発生回路により外部クロックに同期させるように内部クロックを発生させる。この内部クロックによりコマンドデコーダからの内部コマンド信号を外部クロックに同期させ、最速のタイミングで出力できる。本発明の内部クロック発生回路により、外部クロックに同期した最速の内部コマンド信号が得られ、高速アクセス可能な半導体記憶装置が得られる効果がある。
【発明を実施するための最良の形態】
【００２１】
本発明の内部クロック発生回路を備えた半導体記憶装置について、以下図面を参照して詳細に説明する。
【実施例１】
【００２２】
本発明の内部クロック発生回路を備えた半導体記憶装置の第１の実施例について、図１〜３を参照して説明する。図１には内部クロック発生回路の全体構成ブロックを示す。図２には半導体記憶装置のチップレイアウトを示す。図３には信号のタイミングチャートを示す。
【００２３】
図２に示す半導体記憶装置のチップレイアウトは、外部クロックＣＫの入力パッド１２の配置位置と、各種コマンド信号ＣＯＭの入力パッド１２及びコマンドデコーダの配置位置とが離れている。外部クロックＣＫの入力パッド１２と、コマンドデコーダ１０の間に内部クロック発生回路１１が配置されている。外部クロックＣＫは入力初段回路１に入力され、内部クロック発生回路１１に出力される。内部クロック発生回路１１は、コマンドデコーダ１０において外部クロックＣＫに同期するような内部クロックＩＮＴＣＫを発生させ、コマンドデコーダ１０に出力する。コマンドデコーダ１０では、入力されたコマンド信号ＣＯＭを内部クロックＩＮＴＣＫに同期して取り込み、内部コマンド信号ＩＮＴＣＯＭとしてチップ内の各種回路に出力する。
【００２４】
図１に示す内部クロック発生回路１１は、位相検知回路３、遅延制御回路４、遅延回路５、複製回路６からなるＤＬＬ(Delayed Locked Loop)回路から構成される。ここで複製回路６は、図２のチップレイアウトで示すように内部クロック発生出力回路１１からコマンドデコーダ１０までの経路Ａの複製回路である。この複製回路６は、経路Ａの複製であり経路Ａと同じ遅延時間をもつことから経路Ａ複製回路６と称する。経路Ａ複製回路６は、コマンドデコーダ１０に入力される内部クロックＩＮＴＣＫの位相と同一となる帰還クロックＦＢＣＫを出力する。
【００２５】
位相検知回路３は、帰還クロックＦＢＣＫと、入力初段回路１からの外部クロックＣＫとを入力され、その位相を比較する。この２つのクロック位相が合うように遅延制御回路４にて遅延回路５の遅延量を決定する。位相検知回路３は、帰還クロックＦＢＣＫと外部クロックＣＫの位相を波形立ち上がり（rise）側と立下り（fall）側の両方のエッジを検知する。さらに遅延制御回路４もrise側とfall側の両方の位相が合うようにrise側とfall側それぞれの遅延量を設定する。
【００２６】
遅延回路５により入力された外部クロックを所望量だけ遅延させ、内部クロックＩＮＴＣＫを発生させる。内部クロックＩＮＴＣＫはコマンドデコーダ１０と、経路Ａ複製回路６に出力される。経路Ａ複製回路６は、コマンドデコーダ１０までの遅延時間分を遅延させた帰還クロックを位相検知回路３に出力する。ＤＬＬ回路は、入力された外部クロックＣＫと帰還クロックＦＢＣＫとの位相を同期させる。このようにすることで、コマンドデコーダ１０に入力される内部クロックＩＮＴＣＫは、外部クロックＣＫと同期する。同期させるべき基準となる外部クロックとは、半導体記憶装置の入力パッドに入力された外部クロック（＠入力パッド）である。この基準となる外部クロック（＠入力パッド）を単に外部クロックと称することがある。
【００２７】
次に、図３のタイミングチャートを用いて、第１の実施例の動作について説明する。図３には、外部クロックＣＫ（＠入力パッド）、コマンド信号ＣＯＭ（＠入力パッド）、内部クロックＩＮＴＣＫ（＠コマンドデコーダ）、内部コマンド信号ＩＮＴＣＯＭを示している。コマンドデコーダ１０に入力される内部クロックＩＮＴＣＫは外部クロックＣＫ（＠入力パッド）と同期している。そのため内部コマンド信号ＩＮＴＣＯＭも外部クロックＣＫ（＠入力パッド）と同期し、遅延することなく最速のタイミングで出力されていることが分かる。
【００２８】
このように、外部クロックＣＫと他のコマンド信号ＣＯＭの入力パッドの配置位置が離れた場合にも、コマンドデコーダ１０に入力される内部クロックＩＮＴＣＫを外部クロックＣＫ（＠入力パッド）に同期させることで、最速のタイミングで内部コマンド信号ＩＮＴＣＯＭを出力できる。最速のタイミングで内部コマンド信号ＩＮＴＣＯＭを出力することから、高速アクセス可能な半導体記憶装置が得られる。
【００２９】
本実施例においては、ＤＬＬ回路から構成された内部クロック発生回路を備え、外部クロックに同期した内部クロックを発生させる。この内部クロックをコマンドデコーダに入力することで、外部クロックに同期した最速のタイミングで内部コマンド信号を出力させる。本実施例によれば、内部コマンド信号を最速のタイミングで出力させ、高速アクセス可能な半導体記憶装置が得られる。
【実施例２】
【００３０】
本発明の第２の実施例について、図４〜６を参照して説明する。図４には内部クロック発生回路の全体構成を示すブロックを示す。図５にはその信号波形のタイミングチャート、図６には従来例におけるタイミングチャートをそれぞれ示す。本実施例は実施例１の改良発明であり、実施例１の内部クロック発生回路にＤＣＣ判定回路を追加し、クロックのデューティを調整した実施例である。
【００３１】
実施例２における半導体記憶装置のチップレイアウトは実施例１（図２）と同じである。外部クロックＣＫの入力パッド１２の位置と、各種コマンド信号ＣＯＭの入力パッド１２及びコマンドデコーダ１０の配置位置とが離れている。外部クロックＣＫの入力パッド１２とコマンドデコーダ１０の間にＤＣＣ判定回路を備えた内部クロック発生回路が挿入されている。ここで入力される外部クロックＣＫは、デューティずれを有するものである。
【００３２】
図６を参照して、内部クロック発生回路がなく、さらに外部クロックがデューティずれを有する場合の問題点を説明する。図６には、外部クロックＣＫ（＠入力パッド）と、コマンド信号ＣＯＭ（＠入力パッド）、外部クロックＣＫ（＠コマンドデコーダ）及び内部コマンド信号ＩＮＴＣＯＭのタイミングチャートを示す。外部クロックＣＫの入力パッドの配置位置はコマンドデコーダ１０の位置から離れている。そのためコマンドデコーダ１０に入力される外部クロックＣＫ（＠コマンドデコーダ）は、遅延している。
【００３３】
さらに外部クロックＣＫ（＠入力パッド）は、デューティ(Duty)ずれがある。このようにアクセスの高速化に伴い外部クロックの周波数は高くなると、外部クロックＣＫのデューティずれが大きくなる。この外部クロックＣＫ（＠コマンドデコーダ）を利用してコマンドデコーダ１０でコマンド信号ＣＯＭを取り込んだ場合には、内部コマンド信号ＩＮＴＣＯＭは遅延時間が大きいとともに、そのパルス幅は入力されたクロックのデューティに応じて変化している。
【００３４】
このようにデューティがずれている場合には、内部回路においてラッチタイミングのマージンが厳しくなる。また図６と反対にハイレベルがなくなる方向にデューティがずれた場合には、ハイレベルがなくなり最悪の場合はクロックが消失してしまう危険もある。このように高周波で、デューティずれがある場合には、外部クロックに同期させることがさらに難しくなり、半導体記憶装置が誤動作するという問題がある。これらの問題点を解決するために図４に示すＤＣＣ判定回路を備えた内部クロック発生回路を採用することができる。
【００３５】
図４に内部クロック発生回路の全体構成のブロックを示す。ここでは図１の内部クロック発生回路の構成に加えて、新たにＤＣＣ判定回路７が追加されている。ＤＣＣ判定回路７には、帰還クロックＦＢＣＫが入力され、遅延制御信号を遅延制御回路４に出力する。この内部クロック発生回路の基本動作は実施例１と同様であり、追加されたＤＣＣ判定回路７につき説明する。
【００３６】
位相検知回路３は、外部クロックＣＫと帰還クロックＦＢＣＫとが入力され、２つのクロック波形のrise側もしくはfall側の片方の位相を比較する。その位相比較結果を遅延制御回路４に出力する。遅延制御回路４は、位相検知回路３からの位相比較結果によりrise側もしくはfall側の片方の位相が合うように遅延量を設定する。残り片方のfall側もしくはrise側の遅延量はＤＣＣ判定回路７からの遅延制御信号によりクロックのデューティが合うように制御される。これにより、コマンドデコーダ１０に外部クロックＣＫと同期の取れ、尚且つデューティの整えられた内部クロックＩＮＴＣＫを供給する構成となっている。
【００３７】
次に、図５のタイミングチャートを用いて、第２の実施例の動作波形について説明する。図５には、外部クロックＣＫ（＠入力パッド）、コマンド信号ＣＯＭ（＠入力パッド）、内部クロックＩＮＴＣＫ（＠コマンドデコーダ）、内部コマンド信号ＩＮＴＣＯＭの波形をそれぞれ示している。外部クロックＣＫ（＠入力パッド）は、デューティがずれている状態で入力される。しかし内部クロックＩＮＴＣＫは、外部クロックに同期され、かつデューティの整えられた波形となる。そのため内部コマンド信号ＩＮＴＣＯＭも、最速のタイミングで、デューティの整えられた波形として出力される。図６の従来例の波形と異なり、ＤＣＣ判定回路にてデューティが調節された状態で内部クロックが出力されていることから、前述したような半導体記憶装置の誤動作を引き起こす恐れがない。
【００３８】
本実施例においては、ＤＣＣ判定回路を有するＤＬＬ回路から構成された内部クロック発生回路を備え、外部クロックに同期し、かつデューティが調節された内部クロックを発生させる。この内部クロックをコマンドデコーダに入力することで、最速のタイミングで内部コマンド信号を出力させる。本実施例によれば、内部コマンド信号を最速のタイミングで出力させ、高速アクセス可能な半導体記憶装置が得られる。
【実施例３】
【００３９】
本発明の第３の実施例について、図７〜１０を参照して説明する。図７には本実施例における半導体記憶装置のチップレイアウトを示す。図８には内部クロック発生回路の全体構成を示すブロックを示す。さらに比較のために図９、１０には従来例としてデータストローブ信号ＤＱＳ用の内部クロック発生回路を備えた半導体記憶回路を示す。図９には半導体記憶装置のチップレイアウト、図１０にはデータストローブ信号ＤＱＳ用の内部クロック発生回路の全体構成ブロックを示す。本実施例は、コマンドデコーダ用とデータ制御回路用の内部クロック発生回路を共用する実施例である。
【００４０】
最初に従来のデータ制御回路用の内部クロック発生回路について図９、１０を参照して説明する。図９の示すように外部クロックＣＫの入力パッド１２の位置と、各種コマンド信号ＣＯＭ（ＷＥＢ、ＣＡＳＢ、ＲＡＳＢ、ＣＳＢ、ＣＫＥ）の入力パッド１２及びコマンドデコーダの配置位置とは離れている。外部クロックＣＫは、コマンドデコーダ１０に対してはそのまま外部クロックＣＫが入力される。データ制御回路２に対しては内部クロック発生回路１１からの内部クロックＩＮＴＣＫが入力される。
【００４１】
この内部クロック発生回路１１は、位相検知回路３、遅延制御回路４、遅延回路５、複製回路６、デューティ補正のためのＤＣＣ判定回路７から構成されている。内部クロック発生回路１１で発生する内部クロックＩＮＴＣＫは、データ制御回路２において外部クロックＣＫと同期させる必要がある。そのため内部クロック発生回路１１からデータ制御回路２までの経路Ｂの遅延時間を有する経路Ｂの複製回路６が採用される。この内部クロック発生回路１１を使用することで、データ制御回路２においては外部クロックＣＫに同期したデータストローブ信号ＤＱＳが得られ、高速アクセス可能となる。一方コマンド系は外部クロックＣＫがそのまま使用されることで、外部クロックＣＫの入力パッド１２からコマンドデコーダ１０までの遅延時間だけ遅れたタイミングでコマンドが取り込まれる。そのため高速アクセスができなくなるという問題がある。
【００４２】
この問題の解決策を実施例３として図７、８に示す。図７の示すように外部クロックＣＫは、内部クロック発生回路１１に入力され、内部クロックＩＮＴＣＫが出力される。内部クロックＩＮＴＣＫはコマンドデコーダ１０とデータ制御回路２に出力される。このとき内部クロックＩＮＴＣＫは、内部クロック発生回路１１から共通に経路Ｃを経由し、その後分岐されデータ制御回路２へは経路Ｄ、コマンドデコーダ１０へは経路Ｄ’を経由する。ここで経路Ｄと経路Ｄ’における遅延時間を等しくなるように等長配線する。すなわち内部クロック発生回路１１からデータ制御回路２までの遅延時間と、内部クロック発生回路１１からコマンドデコーダ１０までの遅延時間とを等しくなるように等長配線とする。
【００４３】
図８に示す内部クロック発生回路１１は、位相検知回路３、遅延制御回路４、遅延回路５、複製回路６、デューティ補正のためのＤＣＣ判定回路７から構成されている。複製回路６の遅延時間は、経路Ｃと経路Ｄ（＝経路Ｄ’）の遅延時間の和とする。つまり、データ制御回路２とコマンドデコーダ１０に到達する内部クロックは、同じタイミングであり、ともに外部クロックＣＫ（＠入力パッド）と同期させることができる。内部クロック発生回路１１の動作は、実施例２と同様であることから、その詳細説明は省略する。
【００４４】
このように複製回路の遅延時間を、経路Ｃと経路Ｄ（＝経路Ｄ’）の遅延時間の和とすることで、データ制御回路２及びコマンドデコーダ１０に共用可能な内部クロック発生回路を構成することができる。内部クロック発生回路１１で発生した内部クロックＩＮＴＣＫを供給されたデータ制御回路２及びコマンドデコーダ１０は、ともに外部クロックＣＫ（＠入力パッド）に同期し、最速のタイミングで動作することができる。そのため高速アクセス可能な半導体記憶装置が得られる。
【００４５】
上記した実施例の他に、その応用実施例がある。例えば半導体記憶装置がスタンバイ状態で、オートリフレッシュ動作をしていない期間には、内部クロック発生回路の動作もスタンバイ状態とすることができる。この場合には、ＤＬＬ回路の遅延調整が完了した時点でロック信号を発生させる。このロック信号とオートリフレッシュ期間信号等を論理処理することで、内部クロック発生回路の動作もスタンバイ状態とし、内部クロックの発生を短期間だけ停止することができる。このスタンバイ状態では、その前の状態を維持させ、復帰後直ちに内部クロックを発生できるように設定する。このようにスタンバイ状態とすることで半導体記憶装置の低消費電力化が図れる。
【００４６】
本発明の半導体記憶装置はＤＬＬ回路を使用した内部クロック発生回路を備える。内部クロック発生回路において発生した内部クロックをコマンドデコーダへ供給する。内部クロック発生回路からの内部クロックを入力されたコマンドデコーダは、外部クロックに同期した最速のタイミングで内部コマンド信号を出力できる。そのために高速アクセス可能な半導体記憶装置が得られる。これらの内部クロック発生回路はコマンドデコーダ用とデータ制御回路用とを共用とし、１つの内部クロック発生回路からコマンドデコーダ及びデータ制御回路へ供給することもできる。さらに内部クロック発生回路にＤＣＣ判定回路を備えクロックのデューティを調整することで、コマンドのラッチマージン等の動作マージンが確保でき、高速アクセス可能な半導体記憶装置が得られる。
【００４７】
以上実施例に基づき本発明を具体的に説明したが、本発明は上述の実施例に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。
【産業上の利用可能性】
【００４８】
本発明の利用分野として、ＳＤＲＡＭ、ＤＤＲ−ＤＲＡＭ等の同期式ダイナミックランダムアクセスメモリにおいて好適に利用できる。
【図面の簡単な説明】
【００４９】
【図１】実施例１における内部クロック発生回路の全体構成ブロック図である。
【図２】実施例１におけるチップレイアウトを示した図である。
【図３】実施例１におけるタイミングチャートである。
【図４】実施例２における内部クロック発生回路の全体構成ブロック図である。
【図５】実施例２におけるタイミングチャートである。
【図６】従来例における遅延とデューティずれのある場合のタイミングチャートである。
【図７】実施例３におけるチップレイアウトを示した図である。
【図８】実施例３における内部クロック発生回路の全体構成ブロック図である。
【図９】従来例におけるＤＱＳ用の内部クロック発生回路を備えたチップレイアウトを示した図である。
【図１０】従来例におけるＤＱＳ用の内部クロック発生回路の全体構成ブロック図である。
【図１１】従来例における課題を説明するためのチップレイアウトを示した図である。
【図１２】従来例における課題を説明するためのタイミングチャートである。
【符号の説明】
【００５０】
１ 入力初段回路
２ データ制御回路
３ 位相検知回路
４ 遅延制御回路
５ 遅延回路
６ 複製回路
７ ＤＣＣ判定回路
１０ コマンドデコーダ
１１ 内部クロック発生回路
１２ 入力パッド
【特許請求の範囲】
【請求項１】
コマンドデコーダに入力されるクロックを発生する内部クロック発生回路を備え、前記内部クロック発生回路は前記コマンドデコーダにおいて外部クロックに同期するように内部クロックを発生し、前記内部クロック発生回路からの内部クロックを入力された前記コマンドデコーダは、外部クロックに同期した内部コマンド信号を出力することを特徴とする半導体記憶装置。
【請求項２】
前記内部クロック発生回路は、外部クロックと帰還クロックとを入力され、その２つのクロックの位相を比較する位相検知回路と、遅延制御回路により遅延時間が制御される遅延回路と、前記内部クロック発生回路から前記コマンドデコーダまでの遅延時間を有する複製回路から構成され、前記位相検知回路からの位相比較結果により前記遅延制御回路は遅延量を決定し、前記遅延回路は入力された外部クロックを前記遅延制御回路からの制御信号により所望の時間だけ遅延させた内部クロックとし、前記コマンドデコーダと前記複製回路に出力し、前記複製回路は帰還クロックを前記位相検知回路に出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記内部クロック発生回路から出力される内部クロックは分岐され、さらにデータ制御回路にも出力され、前記内部クロック発生回路から前記データ制御回路までの遅延時間は、前記内部クロック発生回路から前記コマンドデコーダまでの遅延時間に等しいことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記内部クロック発生回路は、さらにデューティサイクル較正判定回路を備え、前記内部クロックのデューティサイクルを較正することを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記デューティサイクル較正判定回路は、前記帰還クロックを入力され、デューティサイクルを較正するための制御信号を前記遅延制御回路に出力することを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記位相検知回路は入力される外部クロックと帰還クロックのrise側もしくはfall側の片方の位相を比較し、その位相比較結果を前記遅延制御回路に出力し、前記遅延制御回路は前記位相比較結果によりrise側もしくはfall側の片方の位相が合うように遅延量を設定し、残り片方のfall側もしくはrise側は前記デューティサイクル較正判定回路からの制御信号により遅延量を設定することでデューティサイクルを較正することを特徴とする請求項５に記載の半導体記憶装置。
【請求項１】
コマンドデコーダに入力されるクロックを発生する内部クロック発生回路を備え、前記内部クロック発生回路は前記コマンドデコーダにおいて外部クロックに同期するように内部クロックを発生し、前記内部クロック発生回路からの内部クロックを入力された前記コマンドデコーダは、外部クロックに同期した内部コマンド信号を出力することを特徴とする半導体記憶装置。
【請求項２】
前記内部クロック発生回路は、外部クロックと帰還クロックとを入力され、その２つのクロックの位相を比較する位相検知回路と、遅延制御回路により遅延時間が制御される遅延回路と、前記内部クロック発生回路から前記コマンドデコーダまでの遅延時間を有する複製回路から構成され、前記位相検知回路からの位相比較結果により前記遅延制御回路は遅延量を決定し、前記遅延回路は入力された外部クロックを前記遅延制御回路からの制御信号により所望の時間だけ遅延させた内部クロックとし、前記コマンドデコーダと前記複製回路に出力し、前記複製回路は帰還クロックを前記位相検知回路に出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記内部クロック発生回路から出力される内部クロックは分岐され、さらにデータ制御回路にも出力され、前記内部クロック発生回路から前記データ制御回路までの遅延時間は、前記内部クロック発生回路から前記コマンドデコーダまでの遅延時間に等しいことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記内部クロック発生回路は、さらにデューティサイクル較正判定回路を備え、前記内部クロックのデューティサイクルを較正することを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記デューティサイクル較正判定回路は、前記帰還クロックを入力され、デューティサイクルを較正するための制御信号を前記遅延制御回路に出力することを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記位相検知回路は入力される外部クロックと帰還クロックのrise側もしくはfall側の片方の位相を比較し、その位相比較結果を前記遅延制御回路に出力し、前記遅延制御回路は前記位相比較結果によりrise側もしくはfall側の片方の位相が合うように遅延量を設定し、残り片方のfall側もしくはrise側は前記デューティサイクル較正判定回路からの制御信号により遅延量を設定することでデューティサイクルを較正することを特徴とする請求項５に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００８−２１０４３６（Ｐ２００８−２１０４３６Ａ）
【公開日】平成２０年９月１１日（２００８．９．１１）
【国際特許分類】
【出願番号】特願２００７−４４９９８（Ｐ２００７−４４９９８）
【出願日】平成１９年２月２６日（２００７．２．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２０年９月１１日（２００８．９．１１）
【国際特許分類】
【出願日】平成１９年２月２６日（２００７．２．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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