半導体装置、および半導体装置の製造方法
【課題】ブロービングおよびボンディング時のボンディングパッドへの衝撃に対する耐性を向上させた半導体装置を提供する。
【解決手段】半導体基板１０上にボンディングパッド１３０を有する半導体装置であって、ボンディングパッド１３０の下面にバリアメタルを介して形成され、回路配線が形成される層よりもＣｕ面積率が大きな上部Ｃｕ層１００と、上部Ｃｕ層１００と電気的に絶縁され、上部Ｃｕ層１００よりも半導体基板１０側に形成された下部Ｃｕ層２００とを有する。
【解決手段】半導体基板１０上にボンディングパッド１３０を有する半導体装置であって、ボンディングパッド１３０の下面にバリアメタルを介して形成され、回路配線が形成される層よりもＣｕ面積率が大きな上部Ｃｕ層１００と、上部Ｃｕ層１００と電気的に絶縁され、上部Ｃｕ層１００よりも半導体基板１０側に形成された下部Ｃｕ層２００とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワイヤーボンディングのためのボンディングパッドを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、銅（Ｃｕ）配線を用いた半導体装置において、Ｃｕ配線上にボンディングパッドを形成する際、ボンディング部分をＣｕ配線上からずれた位置に設けるようにしているものがある（例えば、特許文献１参照）。
【０００３】
図５は従来技術による半導体装置の一構成例を示す断面構造図である。
【０００４】
図５では、半導体基板１０上に形成されたＣｕ配線７００上に複数のＣｕパッドが設けられ、Ｃｕ最上層パッド７１０上にバリアメタル７２０を介して最上層Ａｌ配線７３０が形成されている。そして、上述のように、最上層Ａｌ配線７３０のボンディング部分７３５がＣｕ配線７００上からずれた位置にある。そのため、ボンディング時のストレスがボンディング部分７３５の下層のパッシベーション絶縁膜７４０および層間絶縁膜７５０にかかり、Ｃｕ配線７００へのストレスの影響が低減され、Ｃｕ配線７００が表面に露出することを防げる。
【特許文献１】特開２００１−１５５１６号公報（第４頁〜第５頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した公報に示される半導体装置は、次のような問題があった。
【０００６】
Ｃｕ配線上からずれた位置にボンディング部分を設けると、その分ボンディングパッドの面積が大きくなり、チップサイズの拡大化を招くことになる。
【０００７】
また、酸化膜よりも比誘電率が小さい低比誘電率膜がボンディング部分の下に存在する場合、プロービングやボンディング時の針の荷重によりボンディングパッドが沈み込み、ボンディングパッド下の層間絶縁膜にクラックが発生したり、ボンディングパッドの膜剥れが生じたりする。
【０００８】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、ブロービングおよびボンディング時のボンディングパッドへの衝撃に対する耐性（以下、「衝撃耐性」と称する）を向上させた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明の半導体装置は、半導体基板上にボンディングパッドを有する半導体装置であって、
前記ボンディングパッドの下面にバリアメタルを介して形成された上部Ｃｕ層と、
前記上部Ｃｕ層と比べて前記ボンディングパッド下におけるＣｕ層の面積が小さく、前記上部Ｃｕ層より前記半導体基板側に形成された下部Ｃｕ層と、を有し、
前記上部Ｃｕ層と前記下部Ｃｕ層とが、前記ボンディングパッドの下において、電気的に絶縁されていることを特徴とする。
【００１０】
また、本発明の半導体装置は、半導体基板上にボンディングパッドを有する半導体装置であって、
前記ボンディングパッドの下面にバリアメタルを介して形成され、回路配線が形成される層よりもＣｕ面積率が大きな上部Ｃｕ層と、
前記上部Ｃｕ層と電気的に絶縁され、前記上部Ｃｕ層よりも前記半導体基板側に形成された下部Ｃｕ層と、
を有する構成である。
【００１１】
また、上記本発明の半導体装置において、上部Ｃｕ層はＣｕ面積率が７０％以上９５％以下であることとしてもよく、ボンディングパッドおよび上部Ｃｕ層は平面寸法が略同一であることとしてもよい。
【００１２】
また、上記本発明の半導体装置において、上部Ｃｕ層が複数からなることとしてもよく、複数の上部Ｃｕ層における各Ｃｕ層のＣｕ面積率が同一であることとしてもよい。
【００１３】
また、上記本発明の半導体装置において、複数の上部Ｃｕ層の層間には層間絶縁膜が設けられ、
前記各Ｃｕ層は、前記層間絶縁膜中にＣｕが埋設されたビアプラグを介して接続されていることとしてもよい。
【００１４】
また、上記本発明の半導体装置において、複数の上部Ｃｕ層として、半導体基板側からボンディングパッド側に第１Ｃｕ層、第２Ｃｕ層、…、および第ｎＣｕ層（ｎは２以上の自然数）が順に設けられている場合、
ビアプラグ、および前記第ｎＣｕ層のＣｕ層パターンが第１の材料よりなる絶縁膜に埋設されていることとしてもよい。
【００１５】
また、上記本発明の半導体装置において、下部Ｃｕ層はＣｕ面積率が１５％以上９５％以下であることとしてもよく、下部Ｃｕ層が複数からなることとしてもよい。
【００１６】
また、上記本発明の半導体装置において、複数の下部Ｃｕ層における各Ｃｕ層のＣｕ面積率が同一であることとしてもよく、複数の下部Ｃｕ層の各Ｃｕ層間に第１の材料よりなる絶縁膜が介在することとしてもよい。
【００１７】
また、上記本発明の半導体装置において、複数の下部Ｃｕ層の各Ｃｕ層において同一層に形成されたＣｕ層パターン間に、第１の材料に比べて比誘電率が低い材料を有する第２の材料よりなる絶縁膜が介在することとしてもよく、第２の材料が第１の材料よりも軟質であることとしてもよい。
【００１８】
また、上記本発明の半導体装置において、第２の材料よりなる絶縁膜は、ＳｉＯＣ膜、ＳｉＣ膜、ＳｉＯＦ膜、ポーラスＳｉＯ2膜、ポーラスＳｉＯＣ膜、および梯子型水素化シロキサン構造を有するラダーオキサイド膜のうちいずれか一つを含むこととしてもよい。
【００１９】
また、上記本発明の半導体装置において、複数の下部Ｃｕ層の各Ｃｕ層間に、第１の材料に比べて比誘電率が低い材料を有する第３の材料よりなる絶縁膜が介在することとしてもよく、第３の材料が第１の材料よりも軟質であることとしてもよい。
【００２０】
また、上記本発明の半導体装置において、第３の材料よりなる絶縁膜は、ＳｉＯＣ膜、ＳｉＣ膜、ＳｉＯＦ膜、ポーラスＳｉＯ2膜、ポーラスＳｉＯＣ膜、および梯子型水素化シロキサン構造を有するラダーオキサイド膜のうちいずれか一つを含むこととしてもよい。
【００２１】
また、上記本発明の半導体装置において、バリアメタルがＴｉＮおよびＴａＮのうちいずれか一方を含むこととしてもよい。
【００２２】
さらに、上記本発明の半導体装置において、前記半導体装置に内部回路を備え、
前記内部回路およびボンディングパッドと電気的に接続された補助Ｃｕ配線を有することとしてもよい。
【００２３】
一方、上記目的を達成するための本発明の半導体装置の製造方法は、上部Ｃｕ層および下部Ｃｕ層をダマシン法により形成するものである。
【００２４】
また、本発明の半導体装置の製造方法は、第ｎＣｕ層および該第ｎＣｕ層に接触するビアプラグをデュアルダマシン法により形成するものである。
【００２５】
（作用）
上記のように構成される本発明では、Ｃｕは外部から加えられた力を跳ね返そうとする性質である弾性が酸化膜より大きいため、ボンディングパッド下に、耐衝撃層として、上部Ｃｕ層、および上部Ｃｕ層と同等以下のＣｕ面積率を有する下部Ｃｕ層を設けることで、プロービングおよびボンディング時の衝撃に対する耐性が向上する。
【００２６】
また、本発明では、Ｃｕは弾性が酸化膜より大きいため、ボンディングパッド下に、回路配線が形成される層よりもＣｕ面積率が大きい上部Ｃｕ層、および下部Ｃｕ層を設けることで、プロービングおよびボンディング時の衝撃に対する耐性が向上する。
【００２７】
また、本発明では、上部Ｃｕ層のＣｕ面積率を７０％以上９５％以下にすることで、プロービングおよびボンディング時の衝撃耐性がより向上する。
【００２８】
また、本発明では、ボンディングパッドと上部Ｃｕ層との平面パターンの寸法が同一なので、ボンディングパッドと上部Ｃｕ層との接触面積が十分得られる。
【００２９】
また、本発明では、上部Ｃｕ層を複数にすることで、衝撃が各Ｃｕ層に分散する。また、本発明では、上部各Ｃｕ層のＣｕ面積率が同一であるため、衝撃がより均等に分散する。
【００３０】
また、本発明では、上部各Ｃｕ層がビアプラグを介して接続されているため、最上層の衝撃が他の層に、より分散しやすくなる。
【００３１】
また、本発明では、上部第ｎＣｕ層およびビアプラグが埋設された、第１の材料よりなる絶縁膜が硬質であるため、ボンディング時に最も大きな衝撃力を受ける上部第ｎＣｕ層およびビアプラグを絶縁膜が均一に支持する。
【００３２】
また、本発明では、下部Ｃｕ層のＣｕ面積率を１５％以上９５％以下にすることで、衝撃耐性をさらに向上することができる。そのため、下部Ｃｕ層をＣｕ面積率１５％以上９５％以下の回路配線層として利用し、ボンディングパッドの下の領域を有効に活用できる。
【００３３】
また、本発明では、下部Ｃｕ層を複数にすることで、下部Ｃｕ層に伝わる衝撃が各層に分散する。
【００３４】
また、本発明では、下部各Ｃｕ層のＣｕ面積率が同一であるため、下部Ｃｕ層に伝わる衝撃がより均等に分散する。
【００３５】
また、本発明では、下部Ｃｕ層の各Ｃｕ層間に、第１の材料よりなる絶縁膜を用いることで、絶縁膜が下部Ｃｕ層をより均一に支持する。
【００３６】
また、本発明では、上部Ｃｕ層および下部Ｃｕ層を設け、ボンディングパッドへの衝撃耐性が向上することにより、第１の材料よりも比誘電率の低い材料を有する第２の材料よりなる絶縁膜を下部Ｃｕ層の層間絶縁膜に用いることができ、異なる配線層の間の配線間容量を低減できる。
【００３７】
また、本発明では、上部Ｃｕ層および下部Ｃｕ層を設け、ボンディングパッドへの衝撃耐性が向上することにより、第１の材料よりも軟質な第２の材料よりなる絶縁膜を下部Ｃｕ層の層間絶縁膜に用いることができる。
【００３８】
また、本発明では、上部Ｃｕ層および下部Ｃｕ層を設け、ボンディングパッドへの衝撃耐性が向上することにより、第１の材料よりも比誘電率の低い材料を有する第３の材料よりなる絶縁膜を下部Ｃｕ層に介在する絶縁膜に用いることができ、同一層に形成される配線同士の間の容量を低減できる。
【００３９】
また、本発明では、上部Ｃｕ層および下部Ｃｕ層を設け、ボンディングパッドへの衝撃耐性が向上することにより、第１の材料よりも軟質な第３の材料よりなる絶縁膜を下部Ｃｕ層に介在する絶縁膜に用いることができる。
【００４０】
また、本発明では、バリアメタルとして、ＴｉＮおよびＴａＮのうちいずれか一つを用いることで、ＡｌとＣｕとが相互に拡散することを防げる。
【００４１】
さらに、本発明では、ボンディングパッドと補助Ｃｕ配線とが接続されているため、ボンディング時の衝撃で上部Ｃｕ層にクラックが入って接続不良になっても、ボンディングパッドと内部回路との電気的接続を確保できる。
【発明の効果】
【００４２】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００４３】
本発明では、外部から加えられた力を跳ね返そうとする性質である弾性が酸化膜より大きいＣｕ層を、ボンディングパッド下にバリアメタルを介して形成することにより、プロービングやボンディング時に針が跳ね返りやすく、下方に衝撃が伝わりにくくなる。そのため、衝撃耐性が向上し、ボンディングパッドにプロービングの針を立ててもパッドが破壊されることを防げる。
【００４４】
また、ボンディングパッド下にＣｕ層が形成されているので、ボンディングの際、金ワイヤーとボンディングパッドとを共晶するための超音波がＬ−Ｏｘ膜等の低比誘電率膜に吸収されることなく金ワイヤーとボンディングパッドに十分に伝わり、金ワイヤーとボンディングパッドとの密着性が強化され、ワイヤプル強度が大きくなる。
【００４５】
さらに、ボンディングパッド部の実質的なメタル膜厚がアルミとボンディングパッド下のＣｕ層との和となるので、プロービングおよびボンディングに対する硬度が十分になり、下層のＬ−Ｏｘ膜等の低比誘電率膜付近にかかる荷重が軽減される。そのため、クラックが層間絶縁膜に発生することを防げる。
【発明を実施するための最良の形態】
【００４６】
本発明の半導体装置は、耐衝撃層として、ボンディングパッドの下層にバリアメタルを介して形成された上部Ｃｕ層と、この上部Ｃｕ層と電気的に絶縁された下部Ｃｕ層とを設けたことを特徴とする。
【００４７】
（第１実施例）
本発明の半導体装置の構成について説明する。
【００４８】
図１は本発明の半導体装置の一構成例を示す平面図および断面構造図である。
【００４９】
図１（ｂ）の断面構造図に示すように、本発明の半導体装置は、アルミニウム（Ａｌ）を主成分とする金属膜を含むボンディングパッド１３０の下層に、アルミニウムが下層に含まれる元素と反応するのを防ぐためのバリアメタルを介して形成された、衝撃耐性向上のための上部Ｃｕ層１００を有する構成である。
【００５０】
上部Ｃｕ層１００およびボンディングパッド１３０は平面寸法が略同一（誤差の範囲内で同一であることを意味する）であり、上部Ｃｕ層１００がボンディングパッド１３０を下方から均一に支持する。
【００５１】
また、図１（ｂ）に示すように、衝撃耐性をより向上させるために、上部Ｃｕ層１００の下層に酸化膜（ＳｉＯ2膜）３２を介して、上部Ｃｕ層１００と電気的に絶縁された下部Ｃｕ層２００を設けている。上部Ｃｕ層１００および下部Ｃｕ層２００の間に低比誘電率膜よりも硬質な絶縁膜のＳｉＯ2膜３２を設けることで、ボンディング時に加わる力による沈み込みを防止している。
【００５２】
本実施例では、上部Ｃｕ層１００は上部第１Ｃｕ層１１０および上部第２Ｃｕ層１２０の２層を有し、この２層は、Ｃｕを主成分とするビアプラグ１４０で電気的に接続されている。このように、上部Ｃｕ層１００を複数の層にすることで、ボンディングパッド１３０に加わる衝撃が各層に分散されるため、より衝撃耐性が向上する。
【００５３】
上部第２Ｃｕ層１２０およびビアプラグ１４０のそれぞれは、第１の材料よりなる絶縁膜であるＳｉＯ2膜４２、４４にそれぞれ埋設されている。上部第２Ｃｕ層１２０およびビアプラグ１４０が埋設された絶縁膜が硬質であるため、絶縁膜が上部第２Ｃｕ層１２０およびビアプラグ１４０を均一に支持する。上部第２Ｃｕ層１２０およびビアプラグ１４０はボンディング時に加わる力を最も大きく受ける部分であるため、上部第２Ｃｕ層１２０およびビアプラグ１４０を、低比誘電率膜よりも硬質な絶縁膜のＳｉＯ2膜に埋設することが望ましい。
【００５４】
また、下部Ｃｕ層２００は下部第１Ｃｕ層２１０および下部第２Ｃｕ層２２０の２層を有する。この２層は、ＳｉＯ2膜２２で絶縁されている。下部Ｃｕ層２００を複数のＣｕ層にすることで、上述の上部Ｃｕ層１００と同様な効果がある。下部第１Ｃｕ層２１０のＣｕ層パターン間には、梯子型水素化シロキサン構造を持つ低比誘電率膜であるラダーオキサイド（Ｌ−Ｏｘ（ＮＥＣエレクトロニクス株式会社の商標（出願中）））膜、およびＳｉＯ2膜からなる積層絶縁膜１４が介在している。下部第２Ｃｕ層２２０についても、同様に、Ｌ−Ｏｘ膜およびＳｉＯ2膜からなる積層絶縁膜２４がＣｕ層パターン間に介在している。第１の材料に比べて比誘電率が低い第２の材料を有する絶縁膜としてＬ−Ｏｘ膜を用いることにより、下部Ｃｕ層２００と同一層に形成されるＣｕ配線の配線間容量が低減される。
【００５５】
さらに、本発明の半導体装置は、半導体基板１０上に形成された、トランジスタ、抵抗およびキャパシタ等の半導体素子と、これらの半導体素子を接続するための回路配線とを有する内部回路を備えている。回路配線は、例えば、上部Ｃｕ層１００および下部Ｃｕ層２００のうちいずれかと同一層に形成されたＣｕ層、半導体基板１０に形成された拡散層、ならびに不純物拡散されたポリシリコン等の導電層により形成される。ボンディングパッド１３０は、上部Ｃｕ層１００を介して内部回路と接続されている。なお、半導体素子、回路配線および内部回路については、図に示すことを省略している。
【００５６】
次に、上部Ｃｕ層１００および下部Ｃｕ層２００の平面パターンについて説明する。
【００５７】
図１（ａ）は上部第１Ｃｕ層１１０の平面パターンとして設けられたダミーパターンの一例を示す模式図であり、鎖線部分の断面構造が図１（ｂ）に示されている。なお、上部第２Ｃｕ層１２０の平面パターンについては上部第１Ｃｕ層１１０と同様なため、以下では、説明を省略する。
【００５８】
図に示すように、上部第１Ｃｕ層１１０の平面パターンは、Ｃｕの面積密度が均一になるように、Ｌ−Ｏｘ膜およびＳｉＯ2膜からなる積層絶縁膜３４の方形状パターンがＣｕ層に複数配置された構成である。上部第１Ｃｕ層１１０について、平面パターンのＣｕ面積占有率であるＣｕ面積率は、衝撃耐性を向上させるために、回路配線が形成される層よりも大きい。実験結果から、Ｃｕ面積率は７０％以上であることが望ましい。また、Ｃｕ層のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理の際のディッシングを防止するために、Ｃｕ面積率は９５％以下であることが望ましい。
【００５９】
図１（ｃ）は下部第１Ｃｕ層２１０の平面パターンとして設けられたダミーパターンの一例を示す模式図であり、鎖線部分の断面構造が図１（ｂ）に示されている。なお、下部第２Ｃｕ層２２０の平面パターンについては下部第１Ｃｕ層２１０と同様なため、以下では、説明を省略する。
【００６０】
図に示すように、下部第１Ｃｕ層２１０の平面パターンは、Ｃｕの面積密度が均一になるように、十字状パターンの積層絶縁膜１４がＣｕ層に複数配置された構成である。下部第１Ｃｕ層２１０のＣｕ面積率は、衝撃耐性をより向上させるために１５％以上であることが望ましく、上部Ｃｕ層１００と同様の理由で９５％以下であることが望ましい。また、下部Ｃｕ層２００は上部Ｃｕ層１００に比べてボンディング時に受ける衝撃力が小さいため、下部Ｃｕ層２００のＣｕ面積率は上部Ｃｕ層１００と比べて同等以下であってもよい。
【００６１】
なお、下部Ｃｕ層２００の平面パターンは、上部Ｃｕ層１００と電気的に絶縁されているため、ダミーパターンの代わりに、回路配線のためのパターンであってもよい。下部Ｃｕ層２００を回路配線層として利用することで、ボンディングパッド１３０の下の領域を有効に活用できる。このとき、下部Ｃｕ層２００のＣｕ面積率は上部Ｃｕ層１００のＣｕ面積率より小さくなる。また、下部第１Ｃｕ層２１０および下部第２Ｃｕ層２２０は、層間絶縁膜で電気的に絶縁されているが、ビアプラグを介して電気的に接続するようにしてもよい。
【００６２】
次に、図１（ｂ）に示した断面構造図を用いて、本実施例の半導体装置の製造方法について説明する。以下では、ボンディングパッド１３０の衝撃耐性向上のための部分について説明し、耐衝撃層となる各Ｃｕ層と同一層に形成される回路配線についての詳細な説明は省略する。
【００６３】
半導体基板１０の上に図に示さないトランジスタ、抵抗およびキャパシタ等の半導体素子を形成し、その上にＣＶＤ法により、層間絶縁膜としてＳｉＯ2膜１２を３００〜５００ｎｍ形成し、エッチング停止のための膜（以下、「エッチングストッパー膜」と称する）としてＳｔｏｐｐｅｒ−ＳｉＣＮ膜１３を３０〜５０ｎｍ形成する。
【００６４】
続いて、Ｓｔｏｐｐｅｒ−ＳｉＣＮ膜１３の上に、塗布法および焼成処理によりＬ−Ｏｘ膜を３００〜５００ｎｍ形成し、その上にＳｉＯ2膜を１００〜２００ｎｍ成膜して、Ｌ−Ｏｘ膜およびＳｉＯ2膜からなる積層絶縁膜１４を形成する。その後、ホトリソグラフィー工程（以下、「ホトリソ工程」と称する）によりレジストパターンを積層絶縁膜１４上に形成し、エッチング工程により、所定のダミーパターン、および図に示さない回路配線を形成するための配線用溝部を積層絶縁膜１４に形成した後、レジストパターンを除去する。
【００６５】
ダミーパターンおよび配線用溝部が形成された積層絶縁膜１４上にバリアメタルを３０〜５０ｎｍ、シード層を５０〜２００ｎｍ成膜し、その上に電解メッキ法でＣｕ膜を５００〜１０００ｎｍ成膜する。続いて、ＣＭＰ処理により積層絶縁膜１４の上面が露出するまでＣｕ膜を研磨した後、Ｃｕ拡散防止膜としてＣａｐ−ＳｉＣＮ膜１５を３０〜５０ｎｍ成膜する。このようにして、図１（ｃ）に示した平面パターンを有する下部第１Ｃｕ層２１０を形成する。
【００６６】
その後、下部第１Ｃｕ層２１０の上にＳｉＯ2膜２２を３００〜５００ｎｍ形成し、上記下部第１Ｃｕ層２１０と同様にして、下部第２Ｃｕ層２２０を形成する。
【００６７】
次に、下部第２Ｃｕ層２２０の上にＳｉＯ2膜３２を３００〜５００ｎｍおよびＳｔｏｐｐｅｒ−ＳｉＣＮ膜３３を３０〜５０ｎｍ形成する。続いて、膜厚３００〜５００ｎｍのＬ−Ｏｘ膜、および膜厚１００〜２００ｎｍのＳｉＯ2膜からなる積層絶縁膜３４を形成する。その後、ホトリソ工程によりレジストパターンを積層絶縁膜３４上に形成し、エッチング工程により、所定のダミーパターン、および図に示さない回路配線を形成するための配線用溝部を積層絶縁膜３４に形成した後、レジストパターンを除去する。
【００６８】
ダミーパターンおよび配線用溝部が形成された積層絶縁膜３４上にバリアメタルを３０〜５０ｎｍ、シード層を５０〜１００ｎｍ、およびＣｕ膜を６００〜１０００ｎｍ成膜する。続いて、ＣＭＰ処理により積層絶縁膜３４の上面が露出するまでＣｕ膜を研磨した後、Ｃａｐ−ＳｉＣＮ膜３５を３０〜５０ｎｍ成膜する。このようにして、図１（ａ）に示した平面パターンを有する上部第１Ｃｕ層１１０を形成する。
【００６９】
次に、上部第１Ｃｕ層１１０の上にＳｉＯ2膜４２を３００〜５００ｎｍ、Ｓｔｏｐｐｅｒ−ＳｉＣＮ膜４３を５０〜７０ｎｍ、およびＳｉＯ2膜４４を３００〜５００ｎｍ形成する。続いて、ホトリソ工程によりビアプラグ１４０形成のためのレジストパターンをＳｉＯ2膜４４上に形成し、Ｃａｐ−ＳｉＣＮ膜３５が露出するまでエッチングしてビア部を形成した後、レジストパターンを除去する。その後、ホトリソ工程により上部第２Ｃｕ層１２０形成のためのレジストパターンをＳｉＯ2膜４４上に形成し、エッチング工程によりＳｉＯ2膜４４に図１（ａ）で示したパターンを形成する。そして、レジストパターン除去後に、ビア底部のＣａｐ−ＳｉＣＮ膜３５をエッチングにより除去する。
【００７０】
続いて、バリアメタルを３０〜５０ｎｍ、シード層を５０〜１００ｎｍ、およびＣｕ膜を６００〜１０００ｎｍ成膜する。そして、ＣＭＰ処理によりＳｉＯ2膜４４上面が露出するまでＣｕ膜を研磨した後、Ｃａｐ−ＳｉＣＮ膜４５を３０〜５０ｎｍ成膜する。このようにして、図１（ａ）に示した平面パターンを有する上部第２Ｃｕ層１２０を形成する。
【００７１】
次に、Ｃａｐ−ＳｉＣＮ膜４５の上にＳｉＯ2膜５２を３００〜５００ｎｍ形成し、ホトリソ工程により、上部第２Ｃｕ層１２０上に開口部を設けるためのレジストパターンをＳｉＯ2膜５２上に形成する。続いて、エッチング工程により、露出したＳｉＯ2膜５２、およびその下層のＣａｐ−ＳｉＣＮ膜４５をエッチングして、上部第２Ｃｕ層１２０とボンディングパッド１３０とを接続するための開口部を形成する。レジストパターンを除去した後、スパッタリング法により、バリアメタルとしてＴｉＮ膜５４を１００〜２００ｎｍ、Ａｌ−Ｃｕ（０．５％）膜を８００〜１０００ｎｍ、および反射防止膜としてＴｉＮ膜６４を５０〜１００ｎｍ成膜する。
【００７２】
続いて、ホトリソ工程によりボンディングパッド１３０を形成するためのレジストパターンをＴｉＮ膜６４上に形成し、エッチング工程によりボンディングパッド１３０を形成した後、レジストパターンを除去する。そして、ボンディングパッド１３０上のＴｉＮ６４を覆うようにＳｉＯ2膜６２を１００〜２００ｎｍ形成し、ＳｉＯ2膜６２の上にポリイミド膜６６を８００〜１０００ｎｍ形成する。
【００７３】
ホトリソ工程によりボンディングパッド１３０上のポリイミド膜６６に開口部を形成し、開口部のＳｉＯ2膜６２およびＴｉＮ膜６４をエッチングして、ボンディングパッド１３０を露出させる。
【００７４】
本実施例では、外部から加えられた力を跳ね返そうとする性質である弾性が酸化膜より大きいＣｕ層を、ボンディングパッド１３０下にバリアメタルを介して形成することにより、プロービングやボンディング時に針が跳ね返りやすく、下方に衝撃が伝わりにくくなる。そのため、衝撃耐性が向上し、ボンディングパッドにプロービングの針を立ててもパッドが破壊されることを防げる。
【００７５】
また、ボンディングパッド１３０下にＣｕ層が形成されているので、ボンディングの際、金ワイヤーとボンディングパッド１３０とを共晶させるための超音波がＬ−Ｏｘ膜等の低比誘電率膜に吸収されることなく金ワイヤーとボンディングパッド１３０に十分に伝わり、金ワイヤーとボンディングパッドとの密着性が強化され、ワイヤプル強度が大きくなる。
【００７６】
さらに、ボンディングパッド部の実質的なメタル膜厚がアルミとボンディングパッド下のＣｕ層との和となるので、プロービングおよびボンディングに対する硬度が十分になり、下層のＬ−Ｏｘ膜付近にかかる荷重が軽減される。そのため、クラックが層間絶縁膜に発生することを防げる。
【００７７】
（第２実施例）
本実施例は、内部回路に接続された補助Ｃｕ配線を設け、補助Ｃｕ配線にボンディングパッドを接続したことを特徴とする。
【００７８】
図２は本実施例の半導体装置の断面構造図である。
【００７９】
図２に示すように、本実施例の半導体装置は、内部回路に接続され、上部第２Ｃｕ層１２０と同一層に形成された補助Ｃｕ配線１２５を有し、ボンディングパッド１３０と補助Ｃｕ配線１２５とがビアホール１５０を介して電気的に接続された構成である。
【００８０】
本実施例の半導体装置の製造方法について説明する。なお、第１実施例と同様の工程については、その詳細な説明を省略する。
【００８１】
上部第１Ｃｕ層１１０を形成するまで、第１実施例と同様に処理する。その後、図１に示したＳｉＯ2膜４４に補助Ｃｕ配線１２５形成のための溝部を形成し、上部第２Ｃｕ層１２０を形成する際、図２に示す補助Ｃｕ配線１２５を形成する。上部第２Ｃｕ層１２０上に開口部を設けるためのレジストパターンをＳｉＯ2膜５２上に形成する際、補助Ｃｕ配線１２５とボンディングパッド１３０を接続するためのビアホールパターンを形成する。
【００８２】
本実施例では、上記第１実施例の効果を有するだけでなく、プロービングおよびボンディング時におけるボンディングパッドへの衝撃により、上部第２Ｃｕ層１２０にクラックが発生し、上部第２Ｃｕ層１２０とボンディングパッド１３０との間で電気的な導通が十分に得られなくなっても、ボンディングパッド１３０はビアホール１５０および補助Ｃｕ配線１２５を介して内部回路との電気的な導通を確保できる。
【００８３】
なお、ボンディングパッド１３０は補助Ｃｕ配線１２５を介して内部回路と接続されるため、上部Ｃｕ層１００は内部回路と接続していなくてもよい。
【００８４】
さらに、補助Ｃｕ配線１２５を上部第２Ｃｕ層１２０と同一層で形成したが、上部第１Ｃｕ層１１０などその他の導電層で形成してもよい。
【００８５】
（第３実施例）
本実施例は、第２実施例で示したボンディングパッドを複数配置した場合の一例を示すものである。本実施例の構成について、以下に説明する。
【００８６】
図３はボンディングパッドを複数配置した場合の一例を示す平面図および断面構造図であり、図３（ｂ）は、図３（ａ）に示す鎖線ＡＡ’部分の断面構造図である。なお、ボンディングパッド１３０上のＴｉＮ膜６４からポリイミド膜６６までの構成は、第１実施例および第２実施例と同様なため、図に示すことを省略している。
【００８７】
本実施例では、図３（ａ）に示すように、スクライブ線６００に近い側のボンディングパッドである外側パッド１３２と、外側パッド１３２よりチップ中心に近い側のボンディングパッドである内側パッド１３４とが互い違いに並んだ構成である。
【００８８】
図３（ｂ）に示すように、下部第１Ｃｕ層２１０と同一層に、回路配線のための下部第１Ｃｕ配線２１２が形成されている。同様に、下部第２Ｃｕ層２２０と同一層に、回路配線のための下部第２Ｃｕ配線２２２が形成されている。また、上部第２Ｃｕ層１２０と同一層に、回路配線のための上部第２Ｃｕ配線１２２が形成されている。
【００８９】
外側パッド１３２の下には、耐衝撃層として、上部第２Ｃｕ層１２０、上部第１Ｃｕ層１１０、下部第２Ｃｕ層２２０および下部第１Ｃｕ層２１０が形成されている。外側パッド１３２は、補助Ｃｕ配線１２５およびビアプラグ１４０を介して、下部第１Ｃｕ配線２１２および下部第２Ｃｕ配線２２２に接続されている。
【００９０】
内側パッド１３４の下には、耐衝撃層として、上部第２Ｃｕ層１２０および上部第１Ｃｕ層１１０が形成されている。内側パッド１３４は、補助Ｃｕ配線となる上部第２Ｃｕ配線１２２と接続されている。
【００９１】
なお、内側パッド１３４の下に、下部第２Ｃｕ層２２０および下部第１Ｃｕ層２１０を設けるようにしてもよい。その際、隣り合う下部第２Ｃｕ配線２２２同士がショートしないように、下部第２Ｃｕ層２２０を設ける。下部第１Ｃｕ層２１０についても同様の構成となる。
【００９２】
本実施例では、外側パッド１３２および内側パッド１３４について、第２実施例と同様に、プロービングおよびボンディング時におけるボンディングパッドへの衝撃により、ボンディングパッドにクラックが発生し、上部第２Ｃｕ層１２０とボンディングパッドとの間で電気的な導通が十分に得られなくなっても、ボンディングパッドは補助Ｃｕ配線１２５を介して内部回路との電気的な導通を確保できる。
【００９３】
（第４実施例）
本実施例では、下部Ｃｕ層の層間絶縁膜として、ＳｉＯ2膜の代わりに、第１の材料に比べて比誘電率の低い材料を有する第３の絶縁膜としてＳｉＯＣ膜を用いたことを特徴とする。以下に、本実施例の構成について説明する。
【００９４】
図４は、本実施例の半導体装置の構成を示す断面構造図である。
【００９５】
図４に示すように、下部Ｃｕ層２００として、下部第１Ｃｕ層４１０、下部第２Ｃｕ層４１２、下部第３Ｃｕ層４１４、および下部第４Ｃｕ層４１６の４層を設けている。各層は、図１（ａ）に示した上部第１Ｃｕ層１１０の平面パターンと同様である。上記４層のそれぞれは、Ｃｕ層パターン間に、Ｌ−Ｏｘ膜およびＳｉＯ2膜からなる積層絶縁膜３１０、３１４、３１８、３２２のそれぞれが介在している。また、上記４層の各層間絶縁膜として、ＳｉＯＣ膜３１２、３１６、３２０が形成されている。
【００９６】
また、本実施例では、上部Ｃｕ層および下部Ｃｕ層のＣｕ面積率を略同一にしているため、各Ｃｕ層のＣｕ面積率が略同一となり、衝撃がより均等に分散し、衝撃耐性がさらに向上する。
【００９７】
また、本実施例における積層絶縁膜３１０、３１４、３１８、３２２、３２６は、ＳｉＯＣ膜であってもよい。
【００９８】
本実施例のように、層間絶縁膜に低比誘電率膜を用いることで、異なる配線層の間の配線間容量を低減できる。
【００９９】
次に、上記第１実施例〜第４実施例および従来技術の構成について、ボンディング後に、ボンディングワイヤの引っ張り強度を調べるワイヤプル試験を行ったので、その試験方法と結果について説明する。
【０１００】
ワイヤプル試験は、ボンディングワイヤを上に引っ張り上げ、その強度が４ｇｆ未満で、ワイヤが切断したり、ボールが外れたり、ボンディングパッドが剥れたりした場合を不良と判定した。ワイヤプル試験の不良率は、図５に示した従来技術の構成で、層間絶縁膜７５０がＳｉＯ2膜である場合に約１０％あり、層間絶縁膜７５０が低比誘電率膜のＳｉＯＣ膜である場合には約２０％あった。これに対して、第１実施例〜第４実施例の場合では、不良率はいずれも０％であった。
【０１０１】
なお、上記第１実施例〜第４実施例において、上部Ｃｕ層１００および下部Ｃｕ層２００のそれぞれは、上述の２層や４層の場合に限らず、２層および４層以外の複数層であってもよい。ここで、上部Ｃｕ層１００として、半導体基板１０側からボンディングパッド１３０側に第１Ｃｕ層、第２Ｃｕ層、…、および第ｎＣｕ層（ｎは２以上の自然数）が順に設けられている場合、第ｎＣｕ層およびビアプラグが第１の材料よりなる絶縁膜に埋設された構成となる。
【０１０２】
また、上部Ｃｕ層１００および下部Ｃｕ層２００のそれぞれは、単層であってもよい。単層にすれば、他のＣｕ層を回路配線層として用いることができる。
【０１０３】
また、上部Ｃｕ層１００および下部Ｃｕ層２００の平面パターンがダミーパターンの場合、図１に示した形状に限られず、Ｃｕの面積密度が均一になるようなパターンであればよい。
【０１０４】
また、ビアプラグ１４０および上部第２Ｃｕ層１２０をデュアルダマシン法により形成したが、シングルダマシン法によりビアプラグ１４０および上部第２Ｃｕ層１２０を別々に形成してもよい。
【０１０５】
また、第１の材料を有する絶縁膜としてＳｉＯ2膜を用いたが、他の絶縁膜であってもよい。上述のように、第１の材料を有する絶縁膜がＳｉＯ2膜である場合、上記第２の材料を有する絶縁膜をＬ−Ｏｘ膜とし、上記第３の材料を有する絶縁膜をＳｉＯＣ膜としたが、第２の材料を有する絶縁膜および第３の材料を有する絶縁膜のそれぞれが、Ｌ−Ｏｘ膜、ＳｉＯＣ膜、ＳｉＣ膜、ＳｉＯＦ膜、ポーラスＳｉＯ2膜、ポーラスＳｉＯＣ膜等の低比誘電率膜のうち少なくともいずれか一つ含む膜であってもよい。
【０１０６】
また、エッチングストッパー膜およびＣｕ拡散防止膜としてＳｉＣＮ膜を用いたが、ＳｉＣＮに限らず、ＳｉＣ膜およびＳｉＮ膜のいずれの膜であってもよい。また、エッチングストッパー膜にＳｉＯＮ膜を用いてもよい。これらの膜同士で、被エッチング膜とのエッチング速度の比である選択比、および誘電率を比較し、パターン加工がしやすく、かつ配線間容量が小さくなるように、エッチングストッパー膜およびＣｕ拡散防止膜を選択すればよい。
【０１０７】
また、上部Ｃｕ層１００および下部Ｃｕ層２００を設けることにより、ボンディング時の衝撃耐性が向上するため、上部第２Ｃｕ層１２０に介在するＳｉＯ2膜４４などの第１の材料を有する絶縁膜に代えて、ＳｉＯ2膜より軟質なＬ−Ｏｘ膜やＳｉＯＣ膜などの低比誘電率膜を含む膜を設けるようにしてもよい。
【０１０８】
また、ボンディングパッド１３０のバリアメタルは、ＡｌおよびＣｕが相互に拡散するのを防ぐものとして、ＴｉＮ膜に限らず、ＴａＮ膜であってもよい。
【０１０９】
さらに、上記Ｃｕ層およびビアプラグは、ＳｉやＡｌ等の他の元素を微量含有するものであってもよい。
【図面の簡単な説明】
【０１１０】
【図１】本発明の半導体装置の一構成例を示す平面図および断面構造図である。
【図２】第２実施例の半導体装置の構成を示す断面構造図である。
【図３】第３実施例の半導体装置の構成を示す平面図および断面構造図である。
【図４】第４実施例の半導体装置の構成を示す断面構造図である。
【図５】従来技術による半導体装置の一構成例を示す断面構造図である。
【符号の説明】
【０１１１】
１０ 半導体基板
１２、２２、３２、４２、４４、５２、６２、３２８、３３０ ＳｉＯ2膜
１３、２３、３３、４３ Ｓｔｏｐｐｅｒ−ＳｉＣＮ膜
１４、２４、３４、３１０、３１４、３１８、３２２、３２６ 積層絶縁膜
１５、２５、３５、４５ Ｃａｐ−ＳｉＣＮ膜
１００ 上部Ｃｕ層
１１０ 上部第１Ｃｕ層
１２０ 上部第２Ｃｕ層
１２２ 上部第２Ｃｕ配線
１２５ 補助Ｃｕ配線
１３０ ボンディングパッド
１３２ 外側パッド
１３４ 内側パッド
１４０ ビアプラグ
１５０ ビアホール
２００ 下部Ｃｕ層
２１０、４１０ 下部第１Ｃｕ層
２１２ 下部第１Ｃｕ配線
２２０、４１２ 下部第２Ｃｕ層
２２２ 下部第２Ｃｕ配線
３１２、３１６、３２０、３２４ ＳｉＯＣ膜
４１４ 下部第３Ｃｕ層
４１６ 下部第４Ｃｕ層
６００ スクライブ線
７００ Ｃｕ配線
７１０ Ｃｕ最上層パッド
７２０ バリアメタル
７３０ 最上層Ａｌ配線
７３５ ボンディング部分
７４０ パッシベーション絶縁膜
７５０ 層間絶縁膜
【技術分野】
【０００１】
本発明は、ワイヤーボンディングのためのボンディングパッドを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、銅（Ｃｕ）配線を用いた半導体装置において、Ｃｕ配線上にボンディングパッドを形成する際、ボンディング部分をＣｕ配線上からずれた位置に設けるようにしているものがある（例えば、特許文献１参照）。
【０００３】
図５は従来技術による半導体装置の一構成例を示す断面構造図である。
【０００４】
図５では、半導体基板１０上に形成されたＣｕ配線７００上に複数のＣｕパッドが設けられ、Ｃｕ最上層パッド７１０上にバリアメタル７２０を介して最上層Ａｌ配線７３０が形成されている。そして、上述のように、最上層Ａｌ配線７３０のボンディング部分７３５がＣｕ配線７００上からずれた位置にある。そのため、ボンディング時のストレスがボンディング部分７３５の下層のパッシベーション絶縁膜７４０および層間絶縁膜７５０にかかり、Ｃｕ配線７００へのストレスの影響が低減され、Ｃｕ配線７００が表面に露出することを防げる。
【特許文献１】特開２００１−１５５１６号公報（第４頁〜第５頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した公報に示される半導体装置は、次のような問題があった。
【０００６】
Ｃｕ配線上からずれた位置にボンディング部分を設けると、その分ボンディングパッドの面積が大きくなり、チップサイズの拡大化を招くことになる。
【０００７】
また、酸化膜よりも比誘電率が小さい低比誘電率膜がボンディング部分の下に存在する場合、プロービングやボンディング時の針の荷重によりボンディングパッドが沈み込み、ボンディングパッド下の層間絶縁膜にクラックが発生したり、ボンディングパッドの膜剥れが生じたりする。
【０００８】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、ブロービングおよびボンディング時のボンディングパッドへの衝撃に対する耐性（以下、「衝撃耐性」と称する）を向上させた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明の半導体装置は、半導体基板上にボンディングパッドを有する半導体装置であって、
前記ボンディングパッドの下面にバリアメタルを介して形成された上部Ｃｕ層と、
前記上部Ｃｕ層と比べて前記ボンディングパッド下におけるＣｕ層の面積が小さく、前記上部Ｃｕ層より前記半導体基板側に形成された下部Ｃｕ層と、を有し、
前記上部Ｃｕ層と前記下部Ｃｕ層とが、前記ボンディングパッドの下において、電気的に絶縁されていることを特徴とする。
【００１０】
また、本発明の半導体装置は、半導体基板上にボンディングパッドを有する半導体装置であって、
前記ボンディングパッドの下面にバリアメタルを介して形成され、回路配線が形成される層よりもＣｕ面積率が大きな上部Ｃｕ層と、
前記上部Ｃｕ層と電気的に絶縁され、前記上部Ｃｕ層よりも前記半導体基板側に形成された下部Ｃｕ層と、
を有する構成である。
【００１１】
また、上記本発明の半導体装置において、上部Ｃｕ層はＣｕ面積率が７０％以上９５％以下であることとしてもよく、ボンディングパッドおよび上部Ｃｕ層は平面寸法が略同一であることとしてもよい。
【００１２】
また、上記本発明の半導体装置において、上部Ｃｕ層が複数からなることとしてもよく、複数の上部Ｃｕ層における各Ｃｕ層のＣｕ面積率が同一であることとしてもよい。
【００１３】
また、上記本発明の半導体装置において、複数の上部Ｃｕ層の層間には層間絶縁膜が設けられ、
前記各Ｃｕ層は、前記層間絶縁膜中にＣｕが埋設されたビアプラグを介して接続されていることとしてもよい。
【００１４】
また、上記本発明の半導体装置において、複数の上部Ｃｕ層として、半導体基板側からボンディングパッド側に第１Ｃｕ層、第２Ｃｕ層、…、および第ｎＣｕ層（ｎは２以上の自然数）が順に設けられている場合、
ビアプラグ、および前記第ｎＣｕ層のＣｕ層パターンが第１の材料よりなる絶縁膜に埋設されていることとしてもよい。
【００１５】
また、上記本発明の半導体装置において、下部Ｃｕ層はＣｕ面積率が１５％以上９５％以下であることとしてもよく、下部Ｃｕ層が複数からなることとしてもよい。
【００１６】
また、上記本発明の半導体装置において、複数の下部Ｃｕ層における各Ｃｕ層のＣｕ面積率が同一であることとしてもよく、複数の下部Ｃｕ層の各Ｃｕ層間に第１の材料よりなる絶縁膜が介在することとしてもよい。
【００１７】
また、上記本発明の半導体装置において、複数の下部Ｃｕ層の各Ｃｕ層において同一層に形成されたＣｕ層パターン間に、第１の材料に比べて比誘電率が低い材料を有する第２の材料よりなる絶縁膜が介在することとしてもよく、第２の材料が第１の材料よりも軟質であることとしてもよい。
【００１８】
また、上記本発明の半導体装置において、第２の材料よりなる絶縁膜は、ＳｉＯＣ膜、ＳｉＣ膜、ＳｉＯＦ膜、ポーラスＳｉＯ2膜、ポーラスＳｉＯＣ膜、および梯子型水素化シロキサン構造を有するラダーオキサイド膜のうちいずれか一つを含むこととしてもよい。
【００１９】
また、上記本発明の半導体装置において、複数の下部Ｃｕ層の各Ｃｕ層間に、第１の材料に比べて比誘電率が低い材料を有する第３の材料よりなる絶縁膜が介在することとしてもよく、第３の材料が第１の材料よりも軟質であることとしてもよい。
【００２０】
また、上記本発明の半導体装置において、第３の材料よりなる絶縁膜は、ＳｉＯＣ膜、ＳｉＣ膜、ＳｉＯＦ膜、ポーラスＳｉＯ2膜、ポーラスＳｉＯＣ膜、および梯子型水素化シロキサン構造を有するラダーオキサイド膜のうちいずれか一つを含むこととしてもよい。
【００２１】
また、上記本発明の半導体装置において、バリアメタルがＴｉＮおよびＴａＮのうちいずれか一方を含むこととしてもよい。
【００２２】
さらに、上記本発明の半導体装置において、前記半導体装置に内部回路を備え、
前記内部回路およびボンディングパッドと電気的に接続された補助Ｃｕ配線を有することとしてもよい。
【００２３】
一方、上記目的を達成するための本発明の半導体装置の製造方法は、上部Ｃｕ層および下部Ｃｕ層をダマシン法により形成するものである。
【００２４】
また、本発明の半導体装置の製造方法は、第ｎＣｕ層および該第ｎＣｕ層に接触するビアプラグをデュアルダマシン法により形成するものである。
【００２５】
（作用）
上記のように構成される本発明では、Ｃｕは外部から加えられた力を跳ね返そうとする性質である弾性が酸化膜より大きいため、ボンディングパッド下に、耐衝撃層として、上部Ｃｕ層、および上部Ｃｕ層と同等以下のＣｕ面積率を有する下部Ｃｕ層を設けることで、プロービングおよびボンディング時の衝撃に対する耐性が向上する。
【００２６】
また、本発明では、Ｃｕは弾性が酸化膜より大きいため、ボンディングパッド下に、回路配線が形成される層よりもＣｕ面積率が大きい上部Ｃｕ層、および下部Ｃｕ層を設けることで、プロービングおよびボンディング時の衝撃に対する耐性が向上する。
【００２７】
また、本発明では、上部Ｃｕ層のＣｕ面積率を７０％以上９５％以下にすることで、プロービングおよびボンディング時の衝撃耐性がより向上する。
【００２８】
また、本発明では、ボンディングパッドと上部Ｃｕ層との平面パターンの寸法が同一なので、ボンディングパッドと上部Ｃｕ層との接触面積が十分得られる。
【００２９】
また、本発明では、上部Ｃｕ層を複数にすることで、衝撃が各Ｃｕ層に分散する。また、本発明では、上部各Ｃｕ層のＣｕ面積率が同一であるため、衝撃がより均等に分散する。
【００３０】
また、本発明では、上部各Ｃｕ層がビアプラグを介して接続されているため、最上層の衝撃が他の層に、より分散しやすくなる。
【００３１】
また、本発明では、上部第ｎＣｕ層およびビアプラグが埋設された、第１の材料よりなる絶縁膜が硬質であるため、ボンディング時に最も大きな衝撃力を受ける上部第ｎＣｕ層およびビアプラグを絶縁膜が均一に支持する。
【００３２】
また、本発明では、下部Ｃｕ層のＣｕ面積率を１５％以上９５％以下にすることで、衝撃耐性をさらに向上することができる。そのため、下部Ｃｕ層をＣｕ面積率１５％以上９５％以下の回路配線層として利用し、ボンディングパッドの下の領域を有効に活用できる。
【００３３】
また、本発明では、下部Ｃｕ層を複数にすることで、下部Ｃｕ層に伝わる衝撃が各層に分散する。
【００３４】
また、本発明では、下部各Ｃｕ層のＣｕ面積率が同一であるため、下部Ｃｕ層に伝わる衝撃がより均等に分散する。
【００３５】
また、本発明では、下部Ｃｕ層の各Ｃｕ層間に、第１の材料よりなる絶縁膜を用いることで、絶縁膜が下部Ｃｕ層をより均一に支持する。
【００３６】
また、本発明では、上部Ｃｕ層および下部Ｃｕ層を設け、ボンディングパッドへの衝撃耐性が向上することにより、第１の材料よりも比誘電率の低い材料を有する第２の材料よりなる絶縁膜を下部Ｃｕ層の層間絶縁膜に用いることができ、異なる配線層の間の配線間容量を低減できる。
【００３７】
また、本発明では、上部Ｃｕ層および下部Ｃｕ層を設け、ボンディングパッドへの衝撃耐性が向上することにより、第１の材料よりも軟質な第２の材料よりなる絶縁膜を下部Ｃｕ層の層間絶縁膜に用いることができる。
【００３８】
また、本発明では、上部Ｃｕ層および下部Ｃｕ層を設け、ボンディングパッドへの衝撃耐性が向上することにより、第１の材料よりも比誘電率の低い材料を有する第３の材料よりなる絶縁膜を下部Ｃｕ層に介在する絶縁膜に用いることができ、同一層に形成される配線同士の間の容量を低減できる。
【００３９】
また、本発明では、上部Ｃｕ層および下部Ｃｕ層を設け、ボンディングパッドへの衝撃耐性が向上することにより、第１の材料よりも軟質な第３の材料よりなる絶縁膜を下部Ｃｕ層に介在する絶縁膜に用いることができる。
【００４０】
また、本発明では、バリアメタルとして、ＴｉＮおよびＴａＮのうちいずれか一つを用いることで、ＡｌとＣｕとが相互に拡散することを防げる。
【００４１】
さらに、本発明では、ボンディングパッドと補助Ｃｕ配線とが接続されているため、ボンディング時の衝撃で上部Ｃｕ層にクラックが入って接続不良になっても、ボンディングパッドと内部回路との電気的接続を確保できる。
【発明の効果】
【００４２】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００４３】
本発明では、外部から加えられた力を跳ね返そうとする性質である弾性が酸化膜より大きいＣｕ層を、ボンディングパッド下にバリアメタルを介して形成することにより、プロービングやボンディング時に針が跳ね返りやすく、下方に衝撃が伝わりにくくなる。そのため、衝撃耐性が向上し、ボンディングパッドにプロービングの針を立ててもパッドが破壊されることを防げる。
【００４４】
また、ボンディングパッド下にＣｕ層が形成されているので、ボンディングの際、金ワイヤーとボンディングパッドとを共晶するための超音波がＬ−Ｏｘ膜等の低比誘電率膜に吸収されることなく金ワイヤーとボンディングパッドに十分に伝わり、金ワイヤーとボンディングパッドとの密着性が強化され、ワイヤプル強度が大きくなる。
【００４５】
さらに、ボンディングパッド部の実質的なメタル膜厚がアルミとボンディングパッド下のＣｕ層との和となるので、プロービングおよびボンディングに対する硬度が十分になり、下層のＬ−Ｏｘ膜等の低比誘電率膜付近にかかる荷重が軽減される。そのため、クラックが層間絶縁膜に発生することを防げる。
【発明を実施するための最良の形態】
【００４６】
本発明の半導体装置は、耐衝撃層として、ボンディングパッドの下層にバリアメタルを介して形成された上部Ｃｕ層と、この上部Ｃｕ層と電気的に絶縁された下部Ｃｕ層とを設けたことを特徴とする。
【００４７】
（第１実施例）
本発明の半導体装置の構成について説明する。
【００４８】
図１は本発明の半導体装置の一構成例を示す平面図および断面構造図である。
【００４９】
図１（ｂ）の断面構造図に示すように、本発明の半導体装置は、アルミニウム（Ａｌ）を主成分とする金属膜を含むボンディングパッド１３０の下層に、アルミニウムが下層に含まれる元素と反応するのを防ぐためのバリアメタルを介して形成された、衝撃耐性向上のための上部Ｃｕ層１００を有する構成である。
【００５０】
上部Ｃｕ層１００およびボンディングパッド１３０は平面寸法が略同一（誤差の範囲内で同一であることを意味する）であり、上部Ｃｕ層１００がボンディングパッド１３０を下方から均一に支持する。
【００５１】
また、図１（ｂ）に示すように、衝撃耐性をより向上させるために、上部Ｃｕ層１００の下層に酸化膜（ＳｉＯ2膜）３２を介して、上部Ｃｕ層１００と電気的に絶縁された下部Ｃｕ層２００を設けている。上部Ｃｕ層１００および下部Ｃｕ層２００の間に低比誘電率膜よりも硬質な絶縁膜のＳｉＯ2膜３２を設けることで、ボンディング時に加わる力による沈み込みを防止している。
【００５２】
本実施例では、上部Ｃｕ層１００は上部第１Ｃｕ層１１０および上部第２Ｃｕ層１２０の２層を有し、この２層は、Ｃｕを主成分とするビアプラグ１４０で電気的に接続されている。このように、上部Ｃｕ層１００を複数の層にすることで、ボンディングパッド１３０に加わる衝撃が各層に分散されるため、より衝撃耐性が向上する。
【００５３】
上部第２Ｃｕ層１２０およびビアプラグ１４０のそれぞれは、第１の材料よりなる絶縁膜であるＳｉＯ2膜４２、４４にそれぞれ埋設されている。上部第２Ｃｕ層１２０およびビアプラグ１４０が埋設された絶縁膜が硬質であるため、絶縁膜が上部第２Ｃｕ層１２０およびビアプラグ１４０を均一に支持する。上部第２Ｃｕ層１２０およびビアプラグ１４０はボンディング時に加わる力を最も大きく受ける部分であるため、上部第２Ｃｕ層１２０およびビアプラグ１４０を、低比誘電率膜よりも硬質な絶縁膜のＳｉＯ2膜に埋設することが望ましい。
【００５４】
また、下部Ｃｕ層２００は下部第１Ｃｕ層２１０および下部第２Ｃｕ層２２０の２層を有する。この２層は、ＳｉＯ2膜２２で絶縁されている。下部Ｃｕ層２００を複数のＣｕ層にすることで、上述の上部Ｃｕ層１００と同様な効果がある。下部第１Ｃｕ層２１０のＣｕ層パターン間には、梯子型水素化シロキサン構造を持つ低比誘電率膜であるラダーオキサイド（Ｌ−Ｏｘ（ＮＥＣエレクトロニクス株式会社の商標（出願中）））膜、およびＳｉＯ2膜からなる積層絶縁膜１４が介在している。下部第２Ｃｕ層２２０についても、同様に、Ｌ−Ｏｘ膜およびＳｉＯ2膜からなる積層絶縁膜２４がＣｕ層パターン間に介在している。第１の材料に比べて比誘電率が低い第２の材料を有する絶縁膜としてＬ−Ｏｘ膜を用いることにより、下部Ｃｕ層２００と同一層に形成されるＣｕ配線の配線間容量が低減される。
【００５５】
さらに、本発明の半導体装置は、半導体基板１０上に形成された、トランジスタ、抵抗およびキャパシタ等の半導体素子と、これらの半導体素子を接続するための回路配線とを有する内部回路を備えている。回路配線は、例えば、上部Ｃｕ層１００および下部Ｃｕ層２００のうちいずれかと同一層に形成されたＣｕ層、半導体基板１０に形成された拡散層、ならびに不純物拡散されたポリシリコン等の導電層により形成される。ボンディングパッド１３０は、上部Ｃｕ層１００を介して内部回路と接続されている。なお、半導体素子、回路配線および内部回路については、図に示すことを省略している。
【００５６】
次に、上部Ｃｕ層１００および下部Ｃｕ層２００の平面パターンについて説明する。
【００５７】
図１（ａ）は上部第１Ｃｕ層１１０の平面パターンとして設けられたダミーパターンの一例を示す模式図であり、鎖線部分の断面構造が図１（ｂ）に示されている。なお、上部第２Ｃｕ層１２０の平面パターンについては上部第１Ｃｕ層１１０と同様なため、以下では、説明を省略する。
【００５８】
図に示すように、上部第１Ｃｕ層１１０の平面パターンは、Ｃｕの面積密度が均一になるように、Ｌ−Ｏｘ膜およびＳｉＯ2膜からなる積層絶縁膜３４の方形状パターンがＣｕ層に複数配置された構成である。上部第１Ｃｕ層１１０について、平面パターンのＣｕ面積占有率であるＣｕ面積率は、衝撃耐性を向上させるために、回路配線が形成される層よりも大きい。実験結果から、Ｃｕ面積率は７０％以上であることが望ましい。また、Ｃｕ層のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理の際のディッシングを防止するために、Ｃｕ面積率は９５％以下であることが望ましい。
【００５９】
図１（ｃ）は下部第１Ｃｕ層２１０の平面パターンとして設けられたダミーパターンの一例を示す模式図であり、鎖線部分の断面構造が図１（ｂ）に示されている。なお、下部第２Ｃｕ層２２０の平面パターンについては下部第１Ｃｕ層２１０と同様なため、以下では、説明を省略する。
【００６０】
図に示すように、下部第１Ｃｕ層２１０の平面パターンは、Ｃｕの面積密度が均一になるように、十字状パターンの積層絶縁膜１４がＣｕ層に複数配置された構成である。下部第１Ｃｕ層２１０のＣｕ面積率は、衝撃耐性をより向上させるために１５％以上であることが望ましく、上部Ｃｕ層１００と同様の理由で９５％以下であることが望ましい。また、下部Ｃｕ層２００は上部Ｃｕ層１００に比べてボンディング時に受ける衝撃力が小さいため、下部Ｃｕ層２００のＣｕ面積率は上部Ｃｕ層１００と比べて同等以下であってもよい。
【００６１】
なお、下部Ｃｕ層２００の平面パターンは、上部Ｃｕ層１００と電気的に絶縁されているため、ダミーパターンの代わりに、回路配線のためのパターンであってもよい。下部Ｃｕ層２００を回路配線層として利用することで、ボンディングパッド１３０の下の領域を有効に活用できる。このとき、下部Ｃｕ層２００のＣｕ面積率は上部Ｃｕ層１００のＣｕ面積率より小さくなる。また、下部第１Ｃｕ層２１０および下部第２Ｃｕ層２２０は、層間絶縁膜で電気的に絶縁されているが、ビアプラグを介して電気的に接続するようにしてもよい。
【００６２】
次に、図１（ｂ）に示した断面構造図を用いて、本実施例の半導体装置の製造方法について説明する。以下では、ボンディングパッド１３０の衝撃耐性向上のための部分について説明し、耐衝撃層となる各Ｃｕ層と同一層に形成される回路配線についての詳細な説明は省略する。
【００６３】
半導体基板１０の上に図に示さないトランジスタ、抵抗およびキャパシタ等の半導体素子を形成し、その上にＣＶＤ法により、層間絶縁膜としてＳｉＯ2膜１２を３００〜５００ｎｍ形成し、エッチング停止のための膜（以下、「エッチングストッパー膜」と称する）としてＳｔｏｐｐｅｒ−ＳｉＣＮ膜１３を３０〜５０ｎｍ形成する。
【００６４】
続いて、Ｓｔｏｐｐｅｒ−ＳｉＣＮ膜１３の上に、塗布法および焼成処理によりＬ−Ｏｘ膜を３００〜５００ｎｍ形成し、その上にＳｉＯ2膜を１００〜２００ｎｍ成膜して、Ｌ−Ｏｘ膜およびＳｉＯ2膜からなる積層絶縁膜１４を形成する。その後、ホトリソグラフィー工程（以下、「ホトリソ工程」と称する）によりレジストパターンを積層絶縁膜１４上に形成し、エッチング工程により、所定のダミーパターン、および図に示さない回路配線を形成するための配線用溝部を積層絶縁膜１４に形成した後、レジストパターンを除去する。
【００６５】
ダミーパターンおよび配線用溝部が形成された積層絶縁膜１４上にバリアメタルを３０〜５０ｎｍ、シード層を５０〜２００ｎｍ成膜し、その上に電解メッキ法でＣｕ膜を５００〜１０００ｎｍ成膜する。続いて、ＣＭＰ処理により積層絶縁膜１４の上面が露出するまでＣｕ膜を研磨した後、Ｃｕ拡散防止膜としてＣａｐ−ＳｉＣＮ膜１５を３０〜５０ｎｍ成膜する。このようにして、図１（ｃ）に示した平面パターンを有する下部第１Ｃｕ層２１０を形成する。
【００６６】
その後、下部第１Ｃｕ層２１０の上にＳｉＯ2膜２２を３００〜５００ｎｍ形成し、上記下部第１Ｃｕ層２１０と同様にして、下部第２Ｃｕ層２２０を形成する。
【００６７】
次に、下部第２Ｃｕ層２２０の上にＳｉＯ2膜３２を３００〜５００ｎｍおよびＳｔｏｐｐｅｒ−ＳｉＣＮ膜３３を３０〜５０ｎｍ形成する。続いて、膜厚３００〜５００ｎｍのＬ−Ｏｘ膜、および膜厚１００〜２００ｎｍのＳｉＯ2膜からなる積層絶縁膜３４を形成する。その後、ホトリソ工程によりレジストパターンを積層絶縁膜３４上に形成し、エッチング工程により、所定のダミーパターン、および図に示さない回路配線を形成するための配線用溝部を積層絶縁膜３４に形成した後、レジストパターンを除去する。
【００６８】
ダミーパターンおよび配線用溝部が形成された積層絶縁膜３４上にバリアメタルを３０〜５０ｎｍ、シード層を５０〜１００ｎｍ、およびＣｕ膜を６００〜１０００ｎｍ成膜する。続いて、ＣＭＰ処理により積層絶縁膜３４の上面が露出するまでＣｕ膜を研磨した後、Ｃａｐ−ＳｉＣＮ膜３５を３０〜５０ｎｍ成膜する。このようにして、図１（ａ）に示した平面パターンを有する上部第１Ｃｕ層１１０を形成する。
【００６９】
次に、上部第１Ｃｕ層１１０の上にＳｉＯ2膜４２を３００〜５００ｎｍ、Ｓｔｏｐｐｅｒ−ＳｉＣＮ膜４３を５０〜７０ｎｍ、およびＳｉＯ2膜４４を３００〜５００ｎｍ形成する。続いて、ホトリソ工程によりビアプラグ１４０形成のためのレジストパターンをＳｉＯ2膜４４上に形成し、Ｃａｐ−ＳｉＣＮ膜３５が露出するまでエッチングしてビア部を形成した後、レジストパターンを除去する。その後、ホトリソ工程により上部第２Ｃｕ層１２０形成のためのレジストパターンをＳｉＯ2膜４４上に形成し、エッチング工程によりＳｉＯ2膜４４に図１（ａ）で示したパターンを形成する。そして、レジストパターン除去後に、ビア底部のＣａｐ−ＳｉＣＮ膜３５をエッチングにより除去する。
【００７０】
続いて、バリアメタルを３０〜５０ｎｍ、シード層を５０〜１００ｎｍ、およびＣｕ膜を６００〜１０００ｎｍ成膜する。そして、ＣＭＰ処理によりＳｉＯ2膜４４上面が露出するまでＣｕ膜を研磨した後、Ｃａｐ−ＳｉＣＮ膜４５を３０〜５０ｎｍ成膜する。このようにして、図１（ａ）に示した平面パターンを有する上部第２Ｃｕ層１２０を形成する。
【００７１】
次に、Ｃａｐ−ＳｉＣＮ膜４５の上にＳｉＯ2膜５２を３００〜５００ｎｍ形成し、ホトリソ工程により、上部第２Ｃｕ層１２０上に開口部を設けるためのレジストパターンをＳｉＯ2膜５２上に形成する。続いて、エッチング工程により、露出したＳｉＯ2膜５２、およびその下層のＣａｐ−ＳｉＣＮ膜４５をエッチングして、上部第２Ｃｕ層１２０とボンディングパッド１３０とを接続するための開口部を形成する。レジストパターンを除去した後、スパッタリング法により、バリアメタルとしてＴｉＮ膜５４を１００〜２００ｎｍ、Ａｌ−Ｃｕ（０．５％）膜を８００〜１０００ｎｍ、および反射防止膜としてＴｉＮ膜６４を５０〜１００ｎｍ成膜する。
【００７２】
続いて、ホトリソ工程によりボンディングパッド１３０を形成するためのレジストパターンをＴｉＮ膜６４上に形成し、エッチング工程によりボンディングパッド１３０を形成した後、レジストパターンを除去する。そして、ボンディングパッド１３０上のＴｉＮ６４を覆うようにＳｉＯ2膜６２を１００〜２００ｎｍ形成し、ＳｉＯ2膜６２の上にポリイミド膜６６を８００〜１０００ｎｍ形成する。
【００７３】
ホトリソ工程によりボンディングパッド１３０上のポリイミド膜６６に開口部を形成し、開口部のＳｉＯ2膜６２およびＴｉＮ膜６４をエッチングして、ボンディングパッド１３０を露出させる。
【００７４】
本実施例では、外部から加えられた力を跳ね返そうとする性質である弾性が酸化膜より大きいＣｕ層を、ボンディングパッド１３０下にバリアメタルを介して形成することにより、プロービングやボンディング時に針が跳ね返りやすく、下方に衝撃が伝わりにくくなる。そのため、衝撃耐性が向上し、ボンディングパッドにプロービングの針を立ててもパッドが破壊されることを防げる。
【００７５】
また、ボンディングパッド１３０下にＣｕ層が形成されているので、ボンディングの際、金ワイヤーとボンディングパッド１３０とを共晶させるための超音波がＬ−Ｏｘ膜等の低比誘電率膜に吸収されることなく金ワイヤーとボンディングパッド１３０に十分に伝わり、金ワイヤーとボンディングパッドとの密着性が強化され、ワイヤプル強度が大きくなる。
【００７６】
さらに、ボンディングパッド部の実質的なメタル膜厚がアルミとボンディングパッド下のＣｕ層との和となるので、プロービングおよびボンディングに対する硬度が十分になり、下層のＬ−Ｏｘ膜付近にかかる荷重が軽減される。そのため、クラックが層間絶縁膜に発生することを防げる。
【００７７】
（第２実施例）
本実施例は、内部回路に接続された補助Ｃｕ配線を設け、補助Ｃｕ配線にボンディングパッドを接続したことを特徴とする。
【００７８】
図２は本実施例の半導体装置の断面構造図である。
【００７９】
図２に示すように、本実施例の半導体装置は、内部回路に接続され、上部第２Ｃｕ層１２０と同一層に形成された補助Ｃｕ配線１２５を有し、ボンディングパッド１３０と補助Ｃｕ配線１２５とがビアホール１５０を介して電気的に接続された構成である。
【００８０】
本実施例の半導体装置の製造方法について説明する。なお、第１実施例と同様の工程については、その詳細な説明を省略する。
【００８１】
上部第１Ｃｕ層１１０を形成するまで、第１実施例と同様に処理する。その後、図１に示したＳｉＯ2膜４４に補助Ｃｕ配線１２５形成のための溝部を形成し、上部第２Ｃｕ層１２０を形成する際、図２に示す補助Ｃｕ配線１２５を形成する。上部第２Ｃｕ層１２０上に開口部を設けるためのレジストパターンをＳｉＯ2膜５２上に形成する際、補助Ｃｕ配線１２５とボンディングパッド１３０を接続するためのビアホールパターンを形成する。
【００８２】
本実施例では、上記第１実施例の効果を有するだけでなく、プロービングおよびボンディング時におけるボンディングパッドへの衝撃により、上部第２Ｃｕ層１２０にクラックが発生し、上部第２Ｃｕ層１２０とボンディングパッド１３０との間で電気的な導通が十分に得られなくなっても、ボンディングパッド１３０はビアホール１５０および補助Ｃｕ配線１２５を介して内部回路との電気的な導通を確保できる。
【００８３】
なお、ボンディングパッド１３０は補助Ｃｕ配線１２５を介して内部回路と接続されるため、上部Ｃｕ層１００は内部回路と接続していなくてもよい。
【００８４】
さらに、補助Ｃｕ配線１２５を上部第２Ｃｕ層１２０と同一層で形成したが、上部第１Ｃｕ層１１０などその他の導電層で形成してもよい。
【００８５】
（第３実施例）
本実施例は、第２実施例で示したボンディングパッドを複数配置した場合の一例を示すものである。本実施例の構成について、以下に説明する。
【００８６】
図３はボンディングパッドを複数配置した場合の一例を示す平面図および断面構造図であり、図３（ｂ）は、図３（ａ）に示す鎖線ＡＡ’部分の断面構造図である。なお、ボンディングパッド１３０上のＴｉＮ膜６４からポリイミド膜６６までの構成は、第１実施例および第２実施例と同様なため、図に示すことを省略している。
【００８７】
本実施例では、図３（ａ）に示すように、スクライブ線６００に近い側のボンディングパッドである外側パッド１３２と、外側パッド１３２よりチップ中心に近い側のボンディングパッドである内側パッド１３４とが互い違いに並んだ構成である。
【００８８】
図３（ｂ）に示すように、下部第１Ｃｕ層２１０と同一層に、回路配線のための下部第１Ｃｕ配線２１２が形成されている。同様に、下部第２Ｃｕ層２２０と同一層に、回路配線のための下部第２Ｃｕ配線２２２が形成されている。また、上部第２Ｃｕ層１２０と同一層に、回路配線のための上部第２Ｃｕ配線１２２が形成されている。
【００８９】
外側パッド１３２の下には、耐衝撃層として、上部第２Ｃｕ層１２０、上部第１Ｃｕ層１１０、下部第２Ｃｕ層２２０および下部第１Ｃｕ層２１０が形成されている。外側パッド１３２は、補助Ｃｕ配線１２５およびビアプラグ１４０を介して、下部第１Ｃｕ配線２１２および下部第２Ｃｕ配線２２２に接続されている。
【００９０】
内側パッド１３４の下には、耐衝撃層として、上部第２Ｃｕ層１２０および上部第１Ｃｕ層１１０が形成されている。内側パッド１３４は、補助Ｃｕ配線となる上部第２Ｃｕ配線１２２と接続されている。
【００９１】
なお、内側パッド１３４の下に、下部第２Ｃｕ層２２０および下部第１Ｃｕ層２１０を設けるようにしてもよい。その際、隣り合う下部第２Ｃｕ配線２２２同士がショートしないように、下部第２Ｃｕ層２２０を設ける。下部第１Ｃｕ層２１０についても同様の構成となる。
【００９２】
本実施例では、外側パッド１３２および内側パッド１３４について、第２実施例と同様に、プロービングおよびボンディング時におけるボンディングパッドへの衝撃により、ボンディングパッドにクラックが発生し、上部第２Ｃｕ層１２０とボンディングパッドとの間で電気的な導通が十分に得られなくなっても、ボンディングパッドは補助Ｃｕ配線１２５を介して内部回路との電気的な導通を確保できる。
【００９３】
（第４実施例）
本実施例では、下部Ｃｕ層の層間絶縁膜として、ＳｉＯ2膜の代わりに、第１の材料に比べて比誘電率の低い材料を有する第３の絶縁膜としてＳｉＯＣ膜を用いたことを特徴とする。以下に、本実施例の構成について説明する。
【００９４】
図４は、本実施例の半導体装置の構成を示す断面構造図である。
【００９５】
図４に示すように、下部Ｃｕ層２００として、下部第１Ｃｕ層４１０、下部第２Ｃｕ層４１２、下部第３Ｃｕ層４１４、および下部第４Ｃｕ層４１６の４層を設けている。各層は、図１（ａ）に示した上部第１Ｃｕ層１１０の平面パターンと同様である。上記４層のそれぞれは、Ｃｕ層パターン間に、Ｌ−Ｏｘ膜およびＳｉＯ2膜からなる積層絶縁膜３１０、３１４、３１８、３２２のそれぞれが介在している。また、上記４層の各層間絶縁膜として、ＳｉＯＣ膜３１２、３１６、３２０が形成されている。
【００９６】
また、本実施例では、上部Ｃｕ層および下部Ｃｕ層のＣｕ面積率を略同一にしているため、各Ｃｕ層のＣｕ面積率が略同一となり、衝撃がより均等に分散し、衝撃耐性がさらに向上する。
【００９７】
また、本実施例における積層絶縁膜３１０、３１４、３１８、３２２、３２６は、ＳｉＯＣ膜であってもよい。
【００９８】
本実施例のように、層間絶縁膜に低比誘電率膜を用いることで、異なる配線層の間の配線間容量を低減できる。
【００９９】
次に、上記第１実施例〜第４実施例および従来技術の構成について、ボンディング後に、ボンディングワイヤの引っ張り強度を調べるワイヤプル試験を行ったので、その試験方法と結果について説明する。
【０１００】
ワイヤプル試験は、ボンディングワイヤを上に引っ張り上げ、その強度が４ｇｆ未満で、ワイヤが切断したり、ボールが外れたり、ボンディングパッドが剥れたりした場合を不良と判定した。ワイヤプル試験の不良率は、図５に示した従来技術の構成で、層間絶縁膜７５０がＳｉＯ2膜である場合に約１０％あり、層間絶縁膜７５０が低比誘電率膜のＳｉＯＣ膜である場合には約２０％あった。これに対して、第１実施例〜第４実施例の場合では、不良率はいずれも０％であった。
【０１０１】
なお、上記第１実施例〜第４実施例において、上部Ｃｕ層１００および下部Ｃｕ層２００のそれぞれは、上述の２層や４層の場合に限らず、２層および４層以外の複数層であってもよい。ここで、上部Ｃｕ層１００として、半導体基板１０側からボンディングパッド１３０側に第１Ｃｕ層、第２Ｃｕ層、…、および第ｎＣｕ層（ｎは２以上の自然数）が順に設けられている場合、第ｎＣｕ層およびビアプラグが第１の材料よりなる絶縁膜に埋設された構成となる。
【０１０２】
また、上部Ｃｕ層１００および下部Ｃｕ層２００のそれぞれは、単層であってもよい。単層にすれば、他のＣｕ層を回路配線層として用いることができる。
【０１０３】
また、上部Ｃｕ層１００および下部Ｃｕ層２００の平面パターンがダミーパターンの場合、図１に示した形状に限られず、Ｃｕの面積密度が均一になるようなパターンであればよい。
【０１０４】
また、ビアプラグ１４０および上部第２Ｃｕ層１２０をデュアルダマシン法により形成したが、シングルダマシン法によりビアプラグ１４０および上部第２Ｃｕ層１２０を別々に形成してもよい。
【０１０５】
また、第１の材料を有する絶縁膜としてＳｉＯ2膜を用いたが、他の絶縁膜であってもよい。上述のように、第１の材料を有する絶縁膜がＳｉＯ2膜である場合、上記第２の材料を有する絶縁膜をＬ−Ｏｘ膜とし、上記第３の材料を有する絶縁膜をＳｉＯＣ膜としたが、第２の材料を有する絶縁膜および第３の材料を有する絶縁膜のそれぞれが、Ｌ−Ｏｘ膜、ＳｉＯＣ膜、ＳｉＣ膜、ＳｉＯＦ膜、ポーラスＳｉＯ2膜、ポーラスＳｉＯＣ膜等の低比誘電率膜のうち少なくともいずれか一つ含む膜であってもよい。
【０１０６】
また、エッチングストッパー膜およびＣｕ拡散防止膜としてＳｉＣＮ膜を用いたが、ＳｉＣＮに限らず、ＳｉＣ膜およびＳｉＮ膜のいずれの膜であってもよい。また、エッチングストッパー膜にＳｉＯＮ膜を用いてもよい。これらの膜同士で、被エッチング膜とのエッチング速度の比である選択比、および誘電率を比較し、パターン加工がしやすく、かつ配線間容量が小さくなるように、エッチングストッパー膜およびＣｕ拡散防止膜を選択すればよい。
【０１０７】
また、上部Ｃｕ層１００および下部Ｃｕ層２００を設けることにより、ボンディング時の衝撃耐性が向上するため、上部第２Ｃｕ層１２０に介在するＳｉＯ2膜４４などの第１の材料を有する絶縁膜に代えて、ＳｉＯ2膜より軟質なＬ−Ｏｘ膜やＳｉＯＣ膜などの低比誘電率膜を含む膜を設けるようにしてもよい。
【０１０８】
また、ボンディングパッド１３０のバリアメタルは、ＡｌおよびＣｕが相互に拡散するのを防ぐものとして、ＴｉＮ膜に限らず、ＴａＮ膜であってもよい。
【０１０９】
さらに、上記Ｃｕ層およびビアプラグは、ＳｉやＡｌ等の他の元素を微量含有するものであってもよい。
【図面の簡単な説明】
【０１１０】
【図１】本発明の半導体装置の一構成例を示す平面図および断面構造図である。
【図２】第２実施例の半導体装置の構成を示す断面構造図である。
【図３】第３実施例の半導体装置の構成を示す平面図および断面構造図である。
【図４】第４実施例の半導体装置の構成を示す断面構造図である。
【図５】従来技術による半導体装置の一構成例を示す断面構造図である。
【符号の説明】
【０１１１】
１０ 半導体基板
１２、２２、３２、４２、４４、５２、６２、３２８、３３０ ＳｉＯ2膜
１３、２３、３３、４３ Ｓｔｏｐｐｅｒ−ＳｉＣＮ膜
１４、２４、３４、３１０、３１４、３１８、３２２、３２６ 積層絶縁膜
１５、２５、３５、４５ Ｃａｐ−ＳｉＣＮ膜
１００ 上部Ｃｕ層
１１０ 上部第１Ｃｕ層
１２０ 上部第２Ｃｕ層
１２２ 上部第２Ｃｕ配線
１２５ 補助Ｃｕ配線
１３０ ボンディングパッド
１３２ 外側パッド
１３４ 内側パッド
１４０ ビアプラグ
１５０ ビアホール
２００ 下部Ｃｕ層
２１０、４１０ 下部第１Ｃｕ層
２１２ 下部第１Ｃｕ配線
２２０、４１２ 下部第２Ｃｕ層
２２２ 下部第２Ｃｕ配線
３１２、３１６、３２０、３２４ ＳｉＯＣ膜
４１４ 下部第３Ｃｕ層
４１６ 下部第４Ｃｕ層
６００ スクライブ線
７００ Ｃｕ配線
７１０ Ｃｕ最上層パッド
７２０ バリアメタル
７３０ 最上層Ａｌ配線
７３５ ボンディング部分
７４０ パッシベーション絶縁膜
７５０ 層間絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板上にボンディングパッドを有する半導体装置であって、
前記ボンディングパッドの下面にバリアメタルを介して形成された上部Ｃｕ層と、
前記上部Ｃｕ層と比べて前記ボンディングパッド下におけるＣｕ層の面積が小さく、前記上部Ｃｕ層より前記半導体基板側に形成された下部Ｃｕ層と、を有し、
前記上部Ｃｕ層と前記下部Ｃｕ層とが、前記ボンディングパッドの下において、電気的に絶縁されている半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ボンディングパッド下における上部Ｃｕ層と下部Ｃｕ層との間に、Ｃｕが形成されていない層間絶縁膜が設けられている半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記層間絶縁膜が、下部Ｃｕ層に用いられる層間絶縁膜よりも硬質である半導体装置。
【請求項４】
請求項２に記載の半導体装置であって、
前記層間絶縁膜が、下部Ｃｕ層に用いられる層間絶縁膜よりも比誘電率が高い半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置であって、
前記上部Ｃｕ層が複数層からなる半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
各Ｃｕ層の層間には層間絶縁膜が設けられ、
前記各Ｃｕ層は、前記層間絶縁膜中にＣｕが埋設されたビアプラグを介して接続されている半導体装置。
【請求項７】
請求項５または６に記載の半導体装置であって、
前記複数層の上部Ｃｕ層として、半導体基板側からボンディングパッド側に第１Ｃｕ層、第２Ｃｕ層、…、および第ｎＣｕ層（ｎは２以上の自然数）が順に設けられている場合、
ビアプラグ、および前記第ｎＣｕ層のＣｕ層パターンが第１の材料よりなる絶縁膜に埋設されている半導体装置。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置であって、
前記下部Ｃｕ層が複数層からなる半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記複数層の下部Ｃｕ層の各Ｃｕ層間に第１の材料よりなる絶縁膜が介在する半導体装置。
【請求項１０】
請求項８または９に記載の半導体装置であって、
前記複数層の下部Ｃｕ層の各Ｃｕ層において同一層に形成されたＣｕ層パターン間に、第１の材料に比べて比誘電率が低い材料を有する第２の材料よりなる絶縁膜が介在する半導体装置。
【請求項１１】
請求項１０に記載の半導体装置であって、
第２の材料が第１の材料よりも軟質である半導体装置。
【請求項１２】
請求項１０または１１に記載の半導体装置であって、
第２の材料よりなる絶縁膜は、ＳｉＯＣ膜、ＳｉＣ膜、ＳｉＯＦ膜、ポーラスＳｉＯ2膜、ポーラスＳｉＯＣ膜、および梯子型水素化シロキサン構造を有するラダーオキサイド膜のうちいずれか一つを含む半導体装置。
【請求項１３】
請求項８乃至１２のいずれかに記載の半導体装置であって、
複数層の前記下部Ｃｕ層の各Ｃｕ層間に、第１の材料に比べて比誘電率が低い材料を有する第３の材料よりなる絶縁膜が介在する半導体装置。
【請求項１４】
請求項１３に記載の半導体装置であって、
第３の材料が第１の材料よりも軟質である半導体装置。
【請求項１５】
請求項１３または１４に記載の半導体装置であって、
第３の材料よりなる絶縁膜は、ＳｉＯＣ膜、ＳｉＣ膜、ＳｉＯＦ膜、ポーラスＳｉＯ2膜、ポーラスＳｉＯＣ膜、および梯子型水素化シロキサン構造を有するラダーオキサイド膜のうちいずれか一つを含む半導体装置。
【請求項１６】
請求項１乃至１５のいずれかに記載の半導体装置であって、
バリアメタルがＴｉＮおよびＴａＮのうちいずれか一方を含む半導体装置。
【請求項１７】
請求項１乃至１６のいずれかに記載の半導体装置であって、
前記半導体装置に内部回路を備え、
前記内部回路およびボンディングパッドと電気的に接続された補助Ｃｕ配線を有する半導体装置。
【請求項１８】
請求項１乃至１７のいずれかに記載の半導体装置の製造方法であって、
前記上部Ｃｕ層および前記下部Ｃｕ層をダマシン法により形成する半導体装置の製造方法。
【請求項１９】
請求項５に記載の半導体装置の製造方法であって、
第ｎＣｕ層および該第ｎＣｕ層に接触するビアプラグをデュアルダマシン法により形成することを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板上にボンディングパッドを有する半導体装置であって、
前記ボンディングパッドの下面にバリアメタルを介して形成された上部Ｃｕ層と、
前記上部Ｃｕ層と比べて前記ボンディングパッド下におけるＣｕ層の面積が小さく、前記上部Ｃｕ層より前記半導体基板側に形成された下部Ｃｕ層と、を有し、
前記上部Ｃｕ層と前記下部Ｃｕ層とが、前記ボンディングパッドの下において、電気的に絶縁されている半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ボンディングパッド下における上部Ｃｕ層と下部Ｃｕ層との間に、Ｃｕが形成されていない層間絶縁膜が設けられている半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記層間絶縁膜が、下部Ｃｕ層に用いられる層間絶縁膜よりも硬質である半導体装置。
【請求項４】
請求項２に記載の半導体装置であって、
前記層間絶縁膜が、下部Ｃｕ層に用いられる層間絶縁膜よりも比誘電率が高い半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置であって、
前記上部Ｃｕ層が複数層からなる半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
各Ｃｕ層の層間には層間絶縁膜が設けられ、
前記各Ｃｕ層は、前記層間絶縁膜中にＣｕが埋設されたビアプラグを介して接続されている半導体装置。
【請求項７】
請求項５または６に記載の半導体装置であって、
前記複数層の上部Ｃｕ層として、半導体基板側からボンディングパッド側に第１Ｃｕ層、第２Ｃｕ層、…、および第ｎＣｕ層（ｎは２以上の自然数）が順に設けられている場合、
ビアプラグ、および前記第ｎＣｕ層のＣｕ層パターンが第１の材料よりなる絶縁膜に埋設されている半導体装置。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置であって、
前記下部Ｃｕ層が複数層からなる半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記複数層の下部Ｃｕ層の各Ｃｕ層間に第１の材料よりなる絶縁膜が介在する半導体装置。
【請求項１０】
請求項８または９に記載の半導体装置であって、
前記複数層の下部Ｃｕ層の各Ｃｕ層において同一層に形成されたＣｕ層パターン間に、第１の材料に比べて比誘電率が低い材料を有する第２の材料よりなる絶縁膜が介在する半導体装置。
【請求項１１】
請求項１０に記載の半導体装置であって、
第２の材料が第１の材料よりも軟質である半導体装置。
【請求項１２】
請求項１０または１１に記載の半導体装置であって、
第２の材料よりなる絶縁膜は、ＳｉＯＣ膜、ＳｉＣ膜、ＳｉＯＦ膜、ポーラスＳｉＯ2膜、ポーラスＳｉＯＣ膜、および梯子型水素化シロキサン構造を有するラダーオキサイド膜のうちいずれか一つを含む半導体装置。
【請求項１３】
請求項８乃至１２のいずれかに記載の半導体装置であって、
複数層の前記下部Ｃｕ層の各Ｃｕ層間に、第１の材料に比べて比誘電率が低い材料を有する第３の材料よりなる絶縁膜が介在する半導体装置。
【請求項１４】
請求項１３に記載の半導体装置であって、
第３の材料が第１の材料よりも軟質である半導体装置。
【請求項１５】
請求項１３または１４に記載の半導体装置であって、
第３の材料よりなる絶縁膜は、ＳｉＯＣ膜、ＳｉＣ膜、ＳｉＯＦ膜、ポーラスＳｉＯ2膜、ポーラスＳｉＯＣ膜、および梯子型水素化シロキサン構造を有するラダーオキサイド膜のうちいずれか一つを含む半導体装置。
【請求項１６】
請求項１乃至１５のいずれかに記載の半導体装置であって、
バリアメタルがＴｉＮおよびＴａＮのうちいずれか一方を含む半導体装置。
【請求項１７】
請求項１乃至１６のいずれかに記載の半導体装置であって、
前記半導体装置に内部回路を備え、
前記内部回路およびボンディングパッドと電気的に接続された補助Ｃｕ配線を有する半導体装置。
【請求項１８】
請求項１乃至１７のいずれかに記載の半導体装置の製造方法であって、
前記上部Ｃｕ層および前記下部Ｃｕ層をダマシン法により形成する半導体装置の製造方法。
【請求項１９】
請求項５に記載の半導体装置の製造方法であって、
第ｎＣｕ層および該第ｎＣｕ層に接触するビアプラグをデュアルダマシン法により形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００８−２３５９２２（Ｐ２００８−２３５９２２Ａ）
【公開日】平成２０年１０月２日（２００８．１０．２）
【国際特許分類】
【出願番号】特願２００８−１０９０５２（Ｐ２００８−１０９０５２）
【出願日】平成２０年４月１８日（２００８．４．１８）
【分割の表示】特願２００３−２１９５９（Ｐ２００３−２１９５９）の分割
【原出願日】平成１５年１月３０日（２００３．１．３０）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２０年１０月２日（２００８．１０．２）
【国際特許分類】
【出願日】平成２０年４月１８日（２００８．４．１８）
【分割の表示】特願２００３−２１９５９（Ｐ２００３−２１９５９）の分割
【原出願日】平成１５年１月３０日（２００３．１．３０）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]