半導体装置、表示装置、電子機器、及び半導体装置の製造方法
【課題】発光特性に優れた発光素子を有する半導体装置を提供する。
【解決手段】絶縁膜１６に形成された第１の凹部又は開口部１６ａと、第１の凹部又は開口部１６ａの周囲に位置する絶縁膜１６上、並びに第１の凹部又は開口部１６ａ内に位置し、第１の凹部又は開口部１６ａと共に第２の凹部１７ａを形成する第１の電極１７と、第１の電極１７上に形成され、第２の凹部１７ａと共に第３の凹部１８ａを形成する第１導電型の半導体層１８と、第１導電型の半導体層１８上に形成され、第３の凹部１８ａと共に第４の凹部１９ａを形成する発光層１９と、発光層１９上に形成され、第４の凹部１９ａと共に第５の凹部２０ａを形成する第２導電型の半導体層２０と、第５の凹部２０ａの底面及び側面を構成する第２導電型の半導体層２０上に形成された第２の電極２１とを具備する。
【解決手段】絶縁膜１６に形成された第１の凹部又は開口部１６ａと、第１の凹部又は開口部１６ａの周囲に位置する絶縁膜１６上、並びに第１の凹部又は開口部１６ａ内に位置し、第１の凹部又は開口部１６ａと共に第２の凹部１７ａを形成する第１の電極１７と、第１の電極１７上に形成され、第２の凹部１７ａと共に第３の凹部１８ａを形成する第１導電型の半導体層１８と、第１導電型の半導体層１８上に形成され、第３の凹部１８ａと共に第４の凹部１９ａを形成する発光層１９と、発光層１９上に形成され、第４の凹部１９ａと共に第５の凹部２０ａを形成する第２導電型の半導体層２０と、第５の凹部２０ａの底面及び側面を構成する第２導電型の半導体層２０上に形成された第２の電極２１とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光特性に優れた発光素子を有する半導体装置、表示装置、電子機器、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
図１６は、従来の発光素子の構造を説明する為の図である。従来の発光素子は、絶縁膜１０００上に、下部電極１００２、第１導電型半導体層１００４、発光層１００６、第２導電型半導体層１００８、及び上部電極１０１０をこの順に積層した構造である。下部電極１００２及び上部電極１０１０それぞれに所定の電位を与えると、発光層１００６で励起子が再結合し、再結合時に放出されるエネルギーが光として射出する。
【０００３】
発光素子を用いてディスプレイを形成する場合、発光素子の上面から光を放出させる必要がある。上部電極１０１０を金属で形成する場合、上部電極１０１０の膜厚を５〜２００ｎｍとすることにより、上面から光を放出させる方法がある。この方法によれば、Ｎｉからなる上部電極１０１０の膜厚を１５ｎｍにすると、発光素子が発光した紫外光の透過率が７０％以上になる（例えば特許文献１）。
【特許文献１】特開２００４−２２１１３２号公報（第４３段落及び第５７段落）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記した従来技術によれば、上部電極の膜厚を薄くする（例えば１５ｎｍ）にすることにより、発光された光の透過率が７０％以上になる。しかし、発光素子をディスプレイとして用いる場合、上部電極の光透過率は８０％以上であることが望まれている。
【０００５】
また、上部電極としてＩＴＯ、ＺｎＯ等の透明電極を用いる方法もあるが、透明電極は抵抗が高いため、透明電極で電力が消費され、発光素子の発光効率が低下してしまう。また、発光層としてＺｎＯを用いて紫外光を発光させた場合、上部電極としてＺｎＯを用いると、発光した紫外光が上部電極で吸収されてしまう。
【０００６】
本発明は上記のような事情を考慮してなされたものであり、その目的は、上面への発光効率が優れた発光素子を有する半導体装置、表示装置、電子機器、及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置は、絶縁膜に形成された第１の凹部又は開口部と、第１の凹部又は開口部の周囲に位置する絶縁膜上、並びに第１の凹部又は開口部の底面及び側面に形成され、第１の凹部内又は開口部内に位置する第２の凹部を有する第１の電極と、第１の電極上に形成され、第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、第１導電型の半導体層上に形成され、第３の凹部内に位置する第４の凹部を有する発光層と、発光層上に形成され、第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、第５の凹部の底面及び側面を構成する第２導電型の半導体層上に形成された第２の電極とを具備する。
【０００８】
この半導体装置によれば、第１の電極、第１導電型の半導体層、発光層、及び第２導電型の半導体層が、絶縁膜に形成された第１の凹部又は開口部の底面及び側面に沿って形成されている。このため、発光層が発光した光は第２導電型の半導体層を透過した後に、発光素子の上面から射出される。従って、発光層が発光した光は、効率よく発光素子の上面から射出される。
【０００９】
第２導電型の半導体層のバンドギャップは発光層のバンドギャップ以下である場合、第２導電型の半導体層の厚さは発光層の厚さより薄いのが好ましい。このようにすると、発光層から発光された光が第２導電型の半導体層に吸収されることを抑制できる。
【００１０】
本発明に係る他の半導体装置は、絶縁膜に形成された第１の凹部又は開口部と、第１の凹部又は開口部の底面及び側面に形成され、第１の凹部又は開口部内に位置する第２の凹部を有する第１の電極と、第１の電極上に形成され、第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、第１導電型の半導体層上に形成され、第３の凹部内に位置する第４の凹部を有する発光層と、発光層上に形成され、第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、第５の凹部の底面及び側面を構成する第２導電型の半導体層上に形成された第２の電極とを具備し、絶縁膜の表面に対する発光層の端面の角度が９０°超２７０°未満である。
【００１１】
この半導体装置によれば、絶縁膜の表面に対する発光層の端面の角度が９０°超２７０°未満であるため、発光層が発光した光は該発光層の端面から上方に向けて射出される。従って、発光層が発光した光は、効率よく発光素子の上面から射出される。
【００１２】
発光層は、バンドギャップが３ｅＶ以上の物質から構成されていてもよい。この場合、発光層を構成する物質は、ＺｎＯ、ＺｎＳ、ＧａＮ、ＳｉＣ、又はＭｇ１−ＸＺｎＸＯである。
【００１３】
第１導電型の半導体層を構成する物質、及び第２導電型の半導体層を構成する物質それぞれは、発光層を構成する物質よりバンドギャップが大きいのが好ましい。この場合、発光層の発光効率が高くなる。また発光層の厚さを１０ｎｍ以下にすると、量子井戸構造となるため、発光層の発光効率が更に高くなる。なお、発光層を構成する物質がＺｎＯである場合、第１導電型の半導体層を構成する物質、及び第２導電型の半導体層を構成する物質は、不純物が導入されたＭｇ１−ＸＺｎＸＯにすることができる。
【００１４】
第１の電極は、発光層が発光した光の反射率が９０％以上であるのが好ましい。この場合、発光層から下方に向けて射出された光が第１の電極で反射され、発光素子の上面から射出される。従って、発光層が発光した光は、更に効率よく発光素子の上面から射出される。
【００１５】
本発明に係る他の半導体装置は、基板に形成された薄膜トランジスタと、薄膜トランジスタの上又は上方に位置する絶縁膜と、絶縁膜上に形成され、薄膜トランジスタによって発光が制御される発光素子と、を具備し、発光素子は、絶縁膜に形成された第１の凹部又は開口部と、第１の凹部又は開口部の周囲に位置する絶縁膜上、並びに第１の凹部又は開口部の底面及び側面に形成され、第１の凹部内又は開口部内に位置する第２の凹部を有する第１の電極と、第１の電極上に形成され、第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、第１導電型の半導体層上に形成され、第３の凹部内に位置する第４の凹部を有する発光層と、発光層上に形成され、第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、第５の凹部の底面及び側面を構成する第２導電型の半導体層上に形成された第２の電極とを具備する。
【００１６】
本発明に係る他の半導体装置は、基板に形成された薄膜トランジスタと、薄膜トランジスタの上又は上方に位置する絶縁膜と、絶縁膜上に形成され、薄膜トランジスタによって発光が制御される発光素子と、を具備し、発光素子は、第１の凹部又は開口部の底面及び側面に形成され、第１の凹部又は開口部内に位置する第２の凹部を有する第１の電極と、第１の電極上に形成され、第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、第１導電型の半導体層上に形成され、第３の凹部内に位置する第４の凹部を有する発光層と、発光層上に形成され、第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、第５の凹部の底面及び側面を構成する第２導電型の半導体層上に形成された第２の電極とを具備し、絶縁膜の表面に対する発光層の端面の角度が９０°超２７０°未満である。
【００１７】
薄膜トランジスタは、島状のＺｎＯ膜と、ＺｎＯ膜に形成され、薄膜トランジスタのソース又はドレインとなる不純物領域とを具備してもよい。この場合、薄膜トランジスタの半導体層をスパッタリング法により形成することができる。従って、基板として、フレキシブル基板又はプラスチック基板を用いることができる。
【００１８】
本発明に係る表示装置は、基板に形成された薄膜トランジスタと、薄膜トランジスタの上又は上方に位置する絶縁膜と、絶縁膜上に形成され、紫外光を発光し、薄膜トランジスタによって発光が制御される発光素子と、発光素子の上又は上方に位置し、発光素子が発光した紫外光を吸光して可視光を発光する蛍光体と、を具備し、発光素子は、絶縁膜に形成された第１の凹部又は開口部と、第１の凹部又は開口部の周囲に位置する絶縁膜上、並びに第１の凹部又は開口部の底面及び側面に形成され、第１の凹部内又は開口部内に位置する第２の凹部を有する第１の電極と、第１の電極上に形成され、第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、第１導電型の半導体層上に形成され、第３の凹部内に位置する第４の凹部を有する発光層と、発光層上に形成され、第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、第５の凹部の底面及び側面を構成する第２導電型の半導体層上に形成された第２の電極とを有する。
【００１９】
本発明に係る他の表示装置は、基板に形成された薄膜トランジスタと、薄膜トランジスタの上又は上方に位置する絶縁膜と、絶縁膜上に形成され、紫外光を発光し、薄膜トランジスタによって発光が制御される発光素子と、発光素子の上又は上方に位置し、発光素子が発光した紫外光を吸光して可視光を発光する蛍光体と、を具備し、発光素子は、絶縁膜に形成された第１の凹部又は開口部と、第１の凹部又は開口部の底面及び側面に形成され、第１の凹部又は開口部内に位置する第２の凹部を有する第１の電極と、第１の電極上に形成され、第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、第１導電型の半導体層上に形成され、第３の凹部内に位置する第４の凹部を有する発光層と、発光層上に形成され、第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、第５の凹部の底面及び側面を構成する第２導電型の半導体層上に形成された第２の電極とを有し、絶縁膜の表面に対する発光層の端面の角度が９０°超２７０°未満である。
【００２０】
薄膜トランジスタは、島状のＺｎＯ膜と、ＺｎＯ膜に形成され、薄膜トランジスタのソース又はドレインとなる不純物領域とを具備してもよい。この場合、基板としてフレキシブル基板又はプラスチック基板を用いることができる。
【００２１】
本発明に係る電子機器は、上記したいずれかの半導体装置又は表示装置を具備する。
【００２２】
本発明に係る半導体装置の製造方法は、絶縁膜に第１の凹部又は開口部を形成し、絶縁膜上並びに第１の凹部又は開口部の底面及び側面に第１の導電膜を形成することにより、第１の凹部内又は開口部内に位置する第２の凹部を形成し、第１の導電膜上に第１導電型の半導体層を形成することにより、第２の凹部内に位置する第３の凹部を形成し、第１導電型の半導体層上に発光層を形成することにより、第３の凹部内に位置する第４の凹部を形成し、発光層上に第２導電型の半導体層を形成することにより、第４の凹部内に位置する第５の凹部を形成し、第２導電型の半導体層上に第２の導電膜を形成し、第１及び第２の導電膜、第１導電型の半導体層、第２導電型の半導体層、及び発光層のうち、絶縁膜上に位置する部分を選択的なエッチングにより除去するものである。
【００２３】
本発明に係る他の半導体装置の製造方法は、絶縁膜に第１の凹部又は開口部を形成し、絶縁膜上並びに第１の凹部又は開口部の底面及び側面に第１の導電膜を形成することにより、第１の凹部内又は開口部内に位置する第２の凹部を形成し、第１の導電膜上に第１導電型の半導体層を形成することにより、第２の凹部内に位置する第３の凹部を形成し、第１導電型の半導体層上に発光層を形成することにより、第３の凹部内に位置する第４の凹部を形成し、発光層上に第２導電型の半導体層を形成することにより、第４の凹部内に位置する第５の凹部を形成し、第２導電型の半導体層上に第２の導電膜を形成し、第１及び第２の導電膜、第１導電型の半導体層、第２導電型の半導体層、及び発光層のうち、絶縁膜上に位置する部分を研磨又はエッチバックにより除去するものである。
【００２４】
本発明に係る他の半導体装置の製造方法は、基板上に薄膜トランジスタを形成し、薄膜トランジスタ上に絶縁膜を形成し、絶縁膜に、薄膜トランジスタの上方に位置する第１の凹部を形成し、第１の凹部の底面に、薄膜トランジスタのソース又はドレイン上に位置する接続孔を形成し、絶縁膜上及び第１の凹部の底面及び側面に、接続孔を介してソース又はドレインに電気的に接続する第１の導電膜を形成することにより、第１の凹部内に位置する第２の凹部を形成し、第１の導電膜上に第１導電型の半導体層を形成することにより、第２の凹部内に位置する第３の凹部を形成し、第１導電型の半導体層上に発光層を形成することにより、第３の凹部内に位置する第４の凹部を形成し、発光層上に第２導電型の半導体層を形成することにより、第４の凹部内に位置する第５の凹部を形成し、第２導電型の半導体層上に第２の導電膜を形成し、第１及び第２の導電膜、第１導電型の半導体層、第２導電型の半導体層、及び発光層のうち、絶縁膜上に位置する部分を選択的なエッチングにより除去するものである。
【００２５】
本発明に係る他の半導体装置の製造方法は、基板上に薄膜トランジスタを形成し、薄膜トランジスタ上に絶縁膜を形成し、絶縁膜に、薄膜トランジスタの上方に位置する第１の凹部を形成し、第１の凹部の底面に、薄膜トランジスタのソース又はドレイン上に位置する接続孔を形成し、絶縁膜上及び第１の凹部の底面及び側面に、接続孔を介してソース又はドレインに電気的に接続する第１の導電膜を形成することにより、第１の凹部内に位置する第２の凹部を形成し、第１の導電膜上に第１導電型の半導体層を形成することにより、第２の凹部内に位置する第３の凹部を形成し、第１導電型の半導体層上に発光層を形成することにより、第３の凹部内に位置する第４の凹部を形成し、発光層上に第２導電型の半導体層を形成することにより、第４の凹部内に位置する第５の凹部を形成し、第２導電型の半導体層上に第２の導電膜を形成し、第１及び第２の導電膜、第１導電型の半導体層、第２導電型の半導体層、及び発光層のうち、絶縁膜上に位置する部分を研磨又はエッチバックにより除去するものである。
【発明の効果】
【００２６】
上記したように本発明によれば、発光層が発光した光を効率よく発光素子の上面から射出することができる。また、上面に射出する光の単位面積あたりの強度を強くすることができる。また、発光素子が発光した紫外光を蛍光フィルム等が吸光し、この蛍光フィルムがＲ，Ｇ，Ｂを発光する表示装置を形成できる。このため、表示装置の発光効率を高くすることができる。また有機ＥＬを用いる場合と比較して表示装置の寿命を長くすることができる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
以下、図面を参照して本発明の実施形態について説明する。図１（Ａ）は、本発明の第１の実施形態に係る発光素子の構成を説明する為の断面図であり、図１（Ｂ）はこの発光素子の平面図である。なお、図１（Ａ）は図１（Ｂ）のＡ−Ａ´断面を示している。この発光素子において、基板１０上には絶縁膜１６が形成されている。基板１０は、例えばガラス基板である。絶縁膜１６は、例えば酸化シリコン膜であり、厚さが例えば０．５μｍ以上１．５μｍ以下である。絶縁膜１６には開口部１６ａが形成されている。開口部１６ａの底面は、例えば一辺が２．５μｍの正方形である。
【００２８】
開口部１６ａの周囲に位置する絶縁膜１６上、並びに開口部１６ａの底面及び側面上には、下部電極１７が形成されている。下部電極１７は、開口部１６ａと共に第１の凹部１７ａを形成している。このような構成は、開口部１６ａの形状に対する下部電極１７の膜厚を調整することにより実現できる。下部電極１７の膜厚は、例えば１００ｎｍ以上３００ｎｍ以下（例えば２００ｎｍ）である。なお、下部電極１７は、発光層１９が発光する光に対する反射率が十分に高い（例えば９０％以上）である物質で構成されるのが望ましい。発光層１９が紫外光を発光する場合、下部電極１７は例えばＡｌにより構成される。
【００２９】
下部電極１７上には、ｐ型半導体層１８、発光層１９、及びｎ型半導体層２０が、この順に積層されている。ｐ型半導体層１８は第１の凹部１７ａの内部に位置する第２の凹部１８ａを有しており、発光層１９は第２の凹部１８ａの内部に位置する第３の凹部１９ａを有しており、ｎ型半導体層２０は第３の凹部１９ａの内部に位置する第４の凹部２０ａを有している。このような構成は、ｐ型半導体層１８、発光層１９、及びｎ型半導体層２０それぞれの膜厚を調整することにより実現できる。ｐ型半導体層１８の厚さは例えば１００ｎｍ以上５００ｎｍ以下（例えば２００ｎｍ）であり、発光層１９の厚さは例えば５００ｎｍ以上１００００ｎｍ以下（例えば５００ｎｍ）であり、ｎ型半導体層２０の厚さは例えば１００ｎｍ以上５００ｎｍ以下（例えば２００ｎｍ）である。ただし、ｎ型半導体層２０の膜厚は発光層１９の膜厚より薄くするのが好ましく、特に１／２以下にするのが好ましい。このようにすると、後述するように発光層１９からの光がｎ型半導体層２０で吸収されることが抑制され、例えばｎ型半導体層２０のバンドギャップが発光層１９のバンドギャップ以下である場合でも光が効率よく発光素子上面から射出する。
【００３０】
ｐ型半導体層１８、発光層１９、及びｎ型半導体層２０は、例えばｐ型ＺｎＯ層、不純物が導入されていないＺｎＯ層（バンドギャップは３．４ｅＶ）、及びｎ型ＺｎＯ層である。ｐ型ＺｎＯは、例えばリンが導入されたＺｎＯであり、ｎ型ＺｎＯ層は、例えばＡｌ又はＧａが導入されたＺｎＯである。なお発光層１９としてはＺｎＳ層（バンドギャップは３．６８ｅＶ）、ＧａＮ層（同３．３６ｅＶ）、ＳｉＣ層（３．０ｅＶ）、又はＭｇ１−ＸＺｎＸＯ（ＭｇＯとＺｎＯの混晶半導体：バンドギャップが３．４ｅＶ以上７．８ｅＶ以下）を用いることもできる。発光層１９のバンドギャップが３ｅＶ以上である場合、紫外光を発光することができる。また発光層１９がＧａＡｓ（バンドギャップは１．４２ｅＶ）の場合、ｐ型半導体層１８としては、ＧａＡｓとＡｌＡｓの混晶であるＡｌ１−ＸＧａＸＡｓ（バンドギャップは１．４２ｅＶ以上２．１７ｅＶ以下）にＺｎを導入したものが使用でき、ｎ型半導体層２０としてはＡｌ１−ＸＧａＸＡｓにＳｉを導入したものが使用できる。この構造では、赤外域の光が放射される。
【００３１】
また、ｐ型半導体層１８及びｎ型半導体層２０を、発光層１９よりバンドギャップが大きい物質で構成すると、発光層１９の発光効率を高くすることができる。またこの場合、発光層１９の膜厚を薄くする（例えば１０ｎｍ以下）ことにより、量子井戸構造にすることができるため、特に発光効率を高くすることができる。発光層１９がＺｎＯで形成されている場合、ｐ型半導体層１８としてＡｌ又はＧａが導入されたＭｇ１−ＸＺｎＸＯを使用し、かつｎ型半導体層２０としてリンが導入されたＭｇ１−ＸＺｎＸＯを使用すると、ｐ型半導体層１８及びｎ型半導体層２０のバンドギャップを発光層１９より高くすることができる。
【００３２】
なお下部電極１７上には、ｎ型半導体層２０、発光層１９、及びｐ型半導体層１８が、この順に積層されていてもよい。この場合は、ｐ型半導体層１８の膜厚は発光層１９の膜厚より薄くする（１００ｎｍ以上５００ｎｍ以下）のが好ましく、特に１／２以下にするのが好ましい。
【００３３】
第４の凹部２０ａ内及びその周囲に位置するｎ型半導体層２０上には、上部電極２１が形成されている。上部電極２１は、Ａｌ等の金属から構成されており、第４の凹部２０ａの側面及び底面を構成するｎ型半導体層２０の全面に接触している。ただし上部電極２１は、基板１０に垂直な方向から見た場合に、発光層１９のうち基板１０に略垂直な方向に延伸している部分とは重ならないようにする必要がある。つまり、基板１０に垂直な方向から見た場合に、パターニングによって形成された上部電極２１の端部が、第３の凹部１９ａの内側にくるように上部電極２１を形成する。このようにすると、後述するように発光層１９が発光した光が効率よく発光素子の上面から射出される。
【００３４】
本図に示す発光素子を発光させる場合、例えば上部電極２１を接地させ、かつ下部電極１７に正方向の電位を与える。これにより、発光層１９で励起子が再結合し、結合時に放出されるエネルギーが光として放射される。上部電極２１が発光層１９のうち図中上方向に延伸している部分とは重なっていないため、図中上方に放射された光はｎ型半導体層２０を透過した後に、発光素子の上面から射出される。また、図中下方に放射された光は下部電極１７で反射し、発光素子の上面から射出される。なお、上記したようにｎ型半導体層２０の膜厚は発光層１９の膜厚より薄いため、発光層１９からの光がｎ型半導体層２０で吸収されることが抑制され、光が効率よく上面に射出する。
【００３５】
なお、発光層１９のうち発光する領域は、下部電極１７及び上部電極２１の間に挟まれた領域、すなわち第３の凹部１９ａを形成している部分である。このため、発光する領域を基板１０に対して垂直な方向で稼ぐことができるため、上面に射出する光の単位面積あたりの強度が強くなる。
【００３６】
次に、図１（Ａ）、（Ｂ）に示した発光素子の製造方法について説明する。まず基板１０上に絶縁膜１６をＣＶＤ法により形成する。次いで、絶縁膜１６上にレジストパターンを形成し、このレジストパターンをマスクとして絶縁膜１６を選択的にエッチングする。これにより、絶縁膜１６には開口部１６ａが形成される。その後、レジストパターンを除去する。
【００３７】
次いで、絶縁膜１６の全面上及び開口部１６ａの底面及び側面に、下部電極１７をスパッタリング法により形成する。ターゲットには、例えばＡｌターゲットが用いられる。次いで、下部電極１７上にｐ型半導体層１８をスパッタリング法により形成する。ターゲットには、例えばリンが含まれているＺｎＯターゲットが用いられる。
【００３８】
次いで、ｐ型半導体層１８の全面上に発光層１９をスパッタリング法により形成する。ターゲットには、例えばＺｎＯターゲットが用いられ、雰囲気には窒素雰囲気が用いられる。次いで、発光層１９の全面上にｎ型半導体層２０をスパッタリング法により形成する。ターゲットには、例えばＧａ又はＡｌが含まれているＺｎＯターゲットが用いられる。次いで、ｎ型半導体層２０の全面上に上部電極２１をスパッタリング法により形成する。ターゲットには、例えばＡｌターゲットが用いられる。
【００３９】
なお、ｐ型半導体層１８の形成方法は、半導体層をスパッタリング法で形成した後にリン等の不純物を導入する方法であってもよい。また、ｎ型半導体層２０の形成方法は、半導体から構成されるターゲット（例えばＺｎＯターゲット）上に、導入すべき不純物から構成されるチップ（例えばＡｌ片又はＧａ片）を載置して、これらを同時にスパッタリングする方法であってもよい。
【００４０】
次いで、上部電極２１上にレジストパターンを形成し、このレジストパターンをマスクとして上部電極２１を選択的にエッチングする。これにより上部電極２１は、第４の凹部２０ａ内及びその周囲に位置する部分を除いて除去される。その後、レジストパターンを除去する。
【００４１】
次いで、上部電極２１上及びｎ型半導体層２０上にレジストパターンを形成し、このレジストパターンをマスクとしてｎ型半導体層２０、発光層１９、ｐ型半導体層１８、及び下部電極１７を選択的にエッチングする。これによりｎ型半導体層２０、発光層１９、ｐ型半導体層１８、及び下部電極１７は、開口部１６ａ内及びその周囲に位置する部分を除いて除去される。その後、レジストパターンを除去する。
【００４２】
以上、本発明の第１の実施形態によれば、発光素子を構成している下部電極１７、ｐ型半導体層１８、発光層１９、及びｎ型半導体層２０が、絶縁膜１６に形成された開口部１６ａの底面及び側面に沿って形成されている。また、上部電極２１は、第４の凹部２０ａ内及びその周囲に形成されているが、発光層１９のうち図中上方向に延伸している部分とは重なっていない。このため、発光層１９が発光した光はｎ型半導体層２０を透過した後に、発光素子の上面から射出される。
【００４３】
従って、発光層１９が発光した光は、効率よく発光素子の上面から射出される。また、下部電極１７を、発光層１９が発光する光を反射する物質から形成しているため、発光層１９が発光した光は、更に効率よく発光素子の上面から射出される。
【００４４】
また、発光層１９のうち発光する領域を基板１０に対して垂直な方向で稼ぐことができる。従って、上面に射出する光の単位面積あたりの強度を強くすることができる。
【００４５】
また、ｐ型半導体層１８、発光層１９、及びｎ型半導体層２０を、それぞれ、例えばｐ型ＺｎＯ層、不純物が導入されていないＺｎＯ層、及びｎ型ＺｎＯ層など、スパッタリング法で形成できる物質にした場合、これらの成膜温度を低くすることができるため、基板１０としてガラス基板より耐熱温度が低い基板、例えばフレキシブル基板又はプラスチック基板を用いることができる。
【００４６】
なお、発光層１９の屈折率をｐ型半導体層１８の屈折率及びｎ型半導体層２０の屈折率それぞれより高くすると、発光層１９をレーザー発振させることができる。この場合、発光効率が高い半導体レーザー発振素子を得ることができる。
【００４７】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る発光素子の駆動回路の構成を説明する為の回路図である。本実施形態において、発光素子９０４は、第１の実施形態で説明した発光素子と同様の構成を有しており、対向電極９０８は図１（Ａ），（Ｂ）の上部電極２１に相当する。下部電極１７に相当する電極は、駆動用ＴＦＴ（薄膜トランジスタ）９０１を介して電源線９０７に電気的に接続している。駆動用ＴＦＴ９０１のゲート電極は、スイッチング用ＴＦＴ９０２を介して信号線９０６に電気的に接続されている。スイッチング用ＴＦＴ９０２のゲート電極は走査線９０５に電気的に接続されている。なお、駆動用ＴＦＴ９０１のゲート電極は、容量素子９０３を介して電源線９０７にも接続している。
【００４８】
このような回路において、走査線９０５に所定の信号が入力されると、スイッチング用ＴＦＴ９０２がオンになり、信号線９０６と駆動用ＴＦＴ９０１のゲート電極が接続される。この状態において信号線９０６に所定の信号が入力されると、駆動用ＴＦＴ９０１がオンになり、電源線９０７と発光素子９０４が接続される。この状態において発光素子９０４が発光する。なお、容量素子９０３を設けたことにより、駆動用ＴＦＴ９０１のゲート電極の電位が保持されやすくなる。
【００４９】
発光素子９０４は、第１の実施形態で説明した発光素子と同様の構成を有している。従って、本実施形態においても、第１の実施形態と同様の効果、例えば発光素子の上面から射出される光の強度が高いという効果を得ることができる。
【００５０】
（第３の実施形態）
図３（Ａ）は、第３の実施形態に係る発光素子の構成を説明する為の断面図であり、図３（Ｂ）はこの発光素子の平面図である。なお、図３（Ａ）は図３（Ｂ）のＡ−Ａ´断面を示している。本実施形態に示す発光素子は、図１（Ａ），（Ｂ）に示した発光素子において、絶縁膜１６の表面より上方に突出している部分を除去した構造である。このため、第１の実施形態において説明した内容は、発光した光が発光層１９の端面から直接射出される点を除いて、本実施形態においても適用される。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００５１】
本実施形態に係る発光素子の製造方法は、以下の通りである。まず、基板１０上に絶縁膜１６及び開口部１６ａを形成し、更に、下部電極１７、ｐ型半導体層１８、発光層１９、ｎ型半導体層２０、及び上部電極２１を形成する。これらの形成方法は、第１の実施形態と同様である。
【００５２】
次いで、下部電極１７、ｐ型半導体層１８、発光層１９、ｎ型半導体層２０、及び上部電極２１のうち絶縁膜１６上に位置している部分を、ＣＭＰ法又はエッチバックにより除去する。これにより、下部電極１７、ｐ型半導体層１８、発光層１９、ｎ型半導体層２０、及び上部電極２１それぞれの端面が、絶縁膜１６の表面に対して略面一になる。このため、絶縁膜１６に垂直な方向から見た場合に、発光層１９の端面が見える状態になり、発光層１９から発光した光が発光層１９の端面から直接上方に射出される。
【００５３】
なお、絶縁膜１６の表面に対する発光層１９の端面の角度は、本図においては１８０°である。ここで、「絶縁膜１６の表面に対する発光層１９の端面の角度」とは、例えば、「絶縁膜１６の表面」と「発光層１９の端面」に対して垂直な断面を考え、該断面における「絶縁膜１６の表面」による線分と「発光層１９の端面」による線分を考えた場合に、その一方を延長して他方と交わる点を頂点として上記２つの線分がなす角度をいうものとする。この角度が９０°超２７０°未満である場合、すなわち、発光層１９の端面が上方から視認できる角度である場合、上記した効果を得ることができる。
【００５４】
以上、本実施形態よれば、第１の実施形態と同様の効果を得ることができる。また、発光層１９から発光した光が発光層１９の端面から直接上方に射出されるため、発光効率が更に向上する。
【００５５】
なお、絶縁膜１６の厚さは、第１の実施形態より厚いのが好ましい。このようにすると、絶縁膜１６上に位置している部分が除去されても、上部電極２１がｎ型半導体層２０に接触する面積を十分に大きくすることができる。
また、図２に示した回路において、発光素子９０４を本実施形態で説明した発光素子と同様の構成にしてもよい。
【００５６】
（第４の実施形態）
図４は、第４の実施形態に係る表示装置が有する画素４２の構成を説明する為の斜視概略図である。本実施形態に係る表示装置では、複数の画素４２がマトリックス状に配置されている。画素４２には、複数の発光素子４１がマトリックス状に配置されている。発光素子４１は、第１〜第３の実施形態のいずれかに係る発光素子と同様の構成を有している。従って、第１〜第３の実施形態で説明した内容は、本実施形態においても適用が可能である。
【００５７】
なお、画素４２が一辺５０μｍの正方形であり、発光素子４１が一辺４．５μｍの正方形である場合、画素４２には、６×６個の発光素子４１を配置することができる。この場合、発光素子４１の配置間隔は３．５μｍとなる。発光素子４１を一辺４．５μｍの正方形とする場合、図１及び図３に示した開口部１６ａを一辺２．５μｍの正方形として、下部電極１７、ｐ型半導体層１８、発光層１９、及びｎ型半導体層２０の厚さを、それぞれ２００ｎｍ、２００ｎｍ、５００ｎｍ、及び２００ｎｍとすればよい。
【００５８】
本実施形態によれば、画素４２の発光素子４１は第１〜第３の実施形態のいずれかに示した発光素子と同様の構成を有しているため、発光効率が高い表示装置を得ることができる。
【００５９】
また、複数の発光素子４１により画素４２を構成しているため、発光素子４１の明るさにばらつきがあっても、画素４２の明るさにばらつきが生じることを抑制できる。なお、発光素子４１の明るさにばらつきが生じる原因には、発光素子４１そのもののばらつきと、発光素子４１の発光を制御する素子（例えばＴＦＴ）のばらつきとが含まれる。
【００６０】
（第５の実施形態）
図５、図６、図７及び図８は、本発明の第５の実施形態に係る半導体装置の製造方法を説明する為の図である。本製造方法では、第１の実施形態で説明した発光素子と、この発光素子の駆動用ＴＦＴ（例えば図２で示した駆動用ＴＦＴ９０１）及びスイッチング用ＴＦＴ（例えば図２で示したスイッチング用ＴＦＴ９０２）とが同一基板上に形成される。このため、第１の実施形態において説明した内容は本実施形態においても適用できる。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００６１】
まず、図５（Ａ）の断面図に示すように、基板１０上にタングステン膜をスパッタリング法により形成する。タングステン膜の厚さは、例えば１５０ｎｍである。次いで、タングステン膜上にレジストパターンを形成し、このレジストパターンを用いてタングステン膜を選択的にエッチングする。これにより、基板１０上には駆動用トランジスタのゲート電極１１ａ、及びスイッチング用トランジスタのゲート電極１１ｂが形成される。その後、レジストパターンを除去する。
【００６２】
次いで、図５（Ｂ）の断面図に示すように、ゲート電極１１ａ，１１ｂ上及び基板１０上に、ゲート絶縁膜１２を、スパッタリング法又はＣＶＤ法により形成する。ゲート絶縁膜１２の厚さは例えば１００ｎｍである。基板１０としてフレキシブル基板又はプラスチック基板を用いる場合、成膜温度を基板１０の耐熱温度より低くする必要があるため、スパッタリング法を用いるのが好ましい。ただし、成膜温度を基板１０の耐熱温度より低くできる場合は、ＣＶＤ法を用いることもできる。
【００６３】
次いで、図５（Ｃ）の断面図に示すように、ゲート絶縁膜１２上にレジストパターンを形成し、このレジストパターンをマスクとしてゲート絶縁膜１２を選択的にエッチングする。これにより、ゲート絶縁膜１２には、ゲート電極１１ａ上に位置する接続孔３０が形成される。その後、レジストパターンを除去する。
【００６４】
次いで、ゲート絶縁膜１２上に半導体膜を形成する。この半導体膜の厚さは、例えば１００ｎｍである。半導体膜は、例えばＺｎＯ膜であるが、ポリシリコン膜又はアモルファスシリコン膜であってもよい。半導体膜がＺｎＯ膜である場合、半導体膜はスパッタリング法により形成される。この場合、成膜温度が低いため、基板１０としてフレキシブル基板又はプラスチック基板を用いることができる。
【００６５】
次いで、半導体膜上にレジストパターンを形成し、半導体膜を選択的にエッチングする。半導体膜がＺｎＯ膜である場合、半導体膜は例えばフッ酸水溶液を用いたウェットエッチングによりエッチングされる。これにより、ゲート絶縁膜１２上には、駆動用トランジスタとなる島状の半導体膜１３ａ、スイッチング用トランジスタとなる島状の半導体膜１３ｂ、及び島状の半導体膜１３ｃが形成される。半導体膜１３ｂは、接続孔３０を介してゲート電極１１ａに電気的に接続している。半導体膜１３ｃは、ゲート電極１１ａ及びゲート絶縁膜１２と共に、容量素子２３を構成する。なお、半導体膜１３ｃは、本図に図示していない部分で半導体膜１３ａに繋がっている。その後、レジストパターンを除去する。
【００６６】
次いで、図５（Ｄ）の断面図に示すように、半導体膜１３ａ〜１３ｃそれぞれ上及びゲート絶縁膜１２上に第１層間絶縁膜１４を、例えばスパッタリング法により形成する。第１層間絶縁膜１４は例えば酸化シリコン膜であり、その厚さは例えば５００ｎｍである。次いで、第１層間絶縁膜１４上にレジストパターンを形成し、このレジストパターンをマスクとして第１層間絶縁膜１４を選択的にエッチングする。これにより、第１層間絶縁膜１４には、半導体膜１３ｂ上に位置する接続孔３１、及び半導体膜１３ｃ上に位置する接続孔３２（図６に示す）が形成される。その後、レジストパターンを除去する。
【００６７】
次いで、第１層間絶縁膜１４上に導電膜をスパッタリング法により形成する。導電膜は例えばＡｌ−Ｔｉ合金であるが、この場合スパッタリングターゲットとしてＡｌ−Ｔｉ合金ターゲットが用いられる。導電膜の厚さは例えば２００ｎｍである。次いで、導電膜上にレジストパターンを形成し、このレジストパターンをマスクとして導電膜を選択的にエッチングする。これにより、信号線１５及び電源線２２（図６に示す）が形成される。信号線１５は接続孔３１を介して半導体膜１３ｂに電気的に接続し、電源線２２は接続孔３２を介して半導体膜１３ａ，１３ｃに電気的に接続する。その後、レジストパターンを除去する。
【００６８】
このようにして、発光素子を制御するスイッチング用ＴＦＴ及び駆動用ＴＦＴが形成される。これらのＴＦＴはボトムゲート型のＴＦＴであるが、トップゲート型のＴＦＴであってもよい。
【００６９】
ここで、図６の平面図を用いて、スイッチング用ＴＦＴ２４及び駆動用ＴＦＴ２５の構成を説明する。スイッチング用ＴＦＴ２４は、ゲート電極１１ｂ、ゲート絶縁膜１２（本図では図示を省略）及び半導体膜１３ｂで構成されている。半導体膜１３ｂは、複数の接続孔３１を介して信号線１５に接続しており、かつ複数の接続孔３０を介してゲート電極１１ａに接続している。駆動用ＴＦＴ２５はゲート電極１１ａ、ゲート絶縁膜１２及び半導体膜１３ａで構成されている。半導体膜１３ａは半導体膜１３ｃに繋がっている。半導体膜１３ｃは、複数の接続孔３２を介して電源線２２に電気的に接続している。このように、半導体膜１３ａは、半導体膜１３ｃを介して電源線２２に電気的に接続している。なお、信号線１５及び電源線２２は互いに平行かつ並んでおり、ゲート電極１１ｂは信号線１５及び電源線２２に直交している。
【００７０】
半導体膜１３ｃの一部は、ゲート絶縁膜１２を介してゲート電極１１ａの一部と重なっており、容量素子２３として機能する。容量素子２３は、電源線２２とゲート電極１１ａに電気的に接続する容量として機能する。
【００７１】
次いで、図７（Ａ）に示すように、信号線１５上、電源線２２（図６に示す）上、及び第１層間絶縁膜１４上に、絶縁膜１６を、例えばスパッタリング法により形成する、絶縁膜１６は例えば酸化シリコン膜であり、その厚さは例えば１０００ｎｍ以上１５００ｎｍ以下である。次いで、絶縁膜１６にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして絶縁膜１６をエッチングする。これにより、絶縁膜１６には、半導体膜１３ａの上方に位置する凹部１６ｂが形成される。凹部１６ｂは、第１の実施形態における開口部１６ａの代わりになるものであり、その深さは例えば６００ｎｍ以上１０００ｎｍ以下である。その後、レジストパターンを除去する。
【００７２】
次いで、凹部１６ｂ内及び絶縁膜１６上にレジストパターンを形成し、このレジストパターンをマスクとして、絶縁膜１６及び第１層間絶縁膜１４をエッチングする。これにより、凹部１６ｂの底面に位置する絶縁膜１６及び第１層間絶縁膜１４には、半導体膜１３ａ上に位置する接続孔３３が形成される。その後、レジストパターンを除去する。
【００７３】
次いで、図７（Ｂ）に示すように、凹部１６ｂ内に下部電極１７を形成する。下部電極１７の形成方法は第１の実施形態と同様である。なお、下部電極１７を形成するときに、下部電極１７の一部が接続孔３３内に埋め込まれるため、下部電極１７は接続孔３３を介して半導体膜１３ａに電気的に接続する。
【００７４】
その後、ｐ型半導体層１８、発光層１９、ｎ型半導体層２０、及び上部電極２１を形成する。これらの形成方法は第１の実施形態と同様である。
【００７５】
次いで、図８に示すように、ｐ型半導体層１８、発光層１９、ｎ型半導体層２０、及び上部電極２１を選択的に除去する。これらの除去方法は第１の実施形態と同様である。
【００７６】
以上、第５の実施形態によれば、第１の実施形態と同様に、発光素子の発光効率を高くすることができる。また、ＴＦＴを構成する半導体膜１３ａ，１３ｂを、スパッタリング法で形成されるＺｎＯにしたため、基板１０に加わる熱負荷を小さくすることができる。このため、基板１０としてフレキシブル基板又はプラスチック基板を用いることができる。基板１０としてフレキシブル基板を用いた場合、シートディスプレイを実現できる。また、基板１０としてプラスチック基板を用いた場合、プラスチック基板はガラス基板と比較して安価かつ軽量であるため、半導体装置の製造コストを低くすることができ、かつ半導体装置を軽量化することができる。
【００７７】
また、駆動用ＴＦＴ２５の半導体膜１３ａ、及びスイッチング用ＴＦＴ２４の半導体膜１３ｂは、それぞれＺｎＯで形成されているが、ＺｎＯのバンドギャップは３．４ｅＶと高い。従って、Ｓｉ系（バンドギャップが１．１ｅＶ）のＴＦＴとは異なり、可視光が照射されても駆動用ＴＦＴ２５及びスイッチング用ＴＦＴ２４には、キャリアの光励起に起因した誤動作が生じない。
【００７８】
また、Ｚｎは地殻中に多く含まれ（７０ｍｇ／ｋｇ）、入手が容易で安価であるため、ＴＦＴ及び発光素子の双方にＺｎＯを用いることにより、半導体装置の材料コストを低くすることができる。
【００７９】
なお、基板１０として耐熱性がある基板を用いる場合は、半導体膜１３ａ，１３ｂとしてポリシリコン膜又はアモルファスシリコン膜を用いることができる。また、半導体膜１３ａ，１３ｂとしてはペンタセン及びオリゴチオフェンなどの有機半導体膜を用いることもできる。
【００８０】
また、ＺｎＯは全透過率が９０％以上と高いため、ゲート電極１１ａ，１１ｂ、信号線１５及び電源線２２を透明導電体（例えばＩＴＯ、ＧＺＯ（Ｇａを導入したＺｎＯ）、又はＡＺＯ（Ａｌを導入したＺｎＯ））で形成することにより、半導体装置を透明にすることができる。この場合、透明ディスプレイを実現できる。
【００８１】
また、発光素子の構造を、第３の実施形態で示した構造にしてもよい。
【００８２】
（第６の実施形態）
図９は、第６の実施形態に係る表示装置の回路構成を説明する為の回路図であり、図１０は各画素が有する蛍光フィルムの色の配列を説明する為の平面図である。この表示装置は、マトリックス状に配置された複数の画素を有する。各画素は、図９に示すように第２の実施形態と同様の構成を有する回路９１０を有し、かつ図１０に示すように回路９１０内の発光素子９０４の上方に蛍光フィルム９１２ｒ，９１２ｇ，９１２ｂのいずれかを配置したものである。このため、第２の実施形態で説明した内容は本実施形態においても適用できる。各画素の具体的な構造は、例えば第５の実施形態で説明した構成と同様である。
【００８３】
本実施形態において発光素子９０４は紫外光を発光し、蛍光フィルムは発光素子９０４が発光した紫外光を吸光して赤色、緑色、又は青色の光を発光する。以下、第２の実施形態と同様の構成については同一の符号を付し、説明を省略する。また、本実施形態に係る表示装置は、例えば第３の実施形態において説明した方法により、蛍光フィルム９１２ｒ，９１２ｇ，９１２ｂ以外の構成が製造される。その後、蛍光フィルム９１２ｒ，９１２ｇ，９１２ｂを所定の位置に配置すればよい。
【００８４】
なお、蛍光フィルム９１２ｒは赤色の光を発光するフィルムであり、例えばＹ２Ｏ２Ｓ：Ｅｕ３＋、Ｌａ２Ｏ２Ｓ：Ｅｕ３＋、Ｌｉ（Ｅｕ，Ｓｍ）Ｗ２Ｏ８、又はＢａ３ＭｇＳｉ２Ｏ８：Ｅｕ２＋，Ｍｎ２＋を用いることができる。また、蛍光フィルム９１２ｇは緑色の光を発光するフィルムであり、ＺｎＳ：Ｃｕ，Ａｌ、ＢａＭｇＡｌ１０Ｏ１７：Ｅｕ２＋，Ｍｎ２＋、又はＳｒＧａ２Ｓ４：Ｅｕ２＋を用いることができる。また、蛍光フィルム９１２ｂは青色の光を発光するフィルムであり、（Ｓｒ，Ｃａ，Ｂａ，Ｍｇ）１０（ＰＯ４）６Ｃｌ２：Ｅｕ２＋、又は（Ｂａ，Ｓｒ）ＭｇＡｌ１０Ｏ１７：Ｅｕ２＋を用いることができる。
【００８５】
また、発光素子９０４は、例えば第１の実施形態と同様の構成であるが、第３の実施形態と同様の構成であってもよい。また、赤、青、緑の配列、すなわち蛍光フィルム９１２ｒ，９１２ｇ，９１２ｂの配列は、図１０に示した例に限定されるものではなく、他の配列であってもよい。
【００８６】
本実施形態によれば、発光素子９０４が発光する光が効率よく上面から射出されるため、消費電力を抑えたまま表示装置を明るくすることができる。また、発光素子９０４、スイッチング用ＴＦＴ９０２及び駆動用ＴＦＴ９０１をＺｎＯで形成した場合、製造時に基板に加わる温度を低くすることができるため、基板としてフレキシブル基板又はプラスチック基板を用いることができる。前者の場合、シートディスプレイを実現でき、後者の場合、表示装置の製造コストを安価にすることができる。
【００８７】
また、蛍光フィルム９１２ｒ，９１２ｇ，９１２ｂが紫外光を吸光して赤色、緑色、又は青色の光を発光するため、白色発光ダイオード又は白色ＥＬ素子等の白色光源上にカラーフィルターを設ける場合と比べて赤色、緑色、及び青色の発光効率が高い。また、無機材料で形成された発光素子９０４が発光源であるため、有機ＥＬを用いた表示装置と比較して長寿命であり、かつ信頼性が高い。
【００８８】
また、有機ＥＬを用いた表示装置は、各色を発光する発光層を形成する必要があるが、本実施形態において発光層は一種類の材料で形成される。従って、有機ＥＬを用いる場合と比較して製造コストを低くすることができる。
【００８９】
また、本実施形態のように各画素にＴＦＴを設けると低電圧駆動ができるため、画素密度が増えた場合に有利である。
【００９０】
なお、本実施形態では、各画素にＴＦＴが設けられるアクティブマトリクス型の表示装置について説明したが、パッシブマトリクス型の発光装置としてもよい。パッシブマトリクス型の表示装置は、各画素にＴＦＴが設けられていないため、高開口率にすることができる。発光した光が発光積層体の両側に射出する表示装置の場合、パッシブマトリクス型にすると透過率が高まる。
【００９１】
（第７の実施形態）
図１１（Ａ）は第７の実施形態に係るパネルの上面図であり、図１１（Ｂ）は図１１（Ａ）のＡ−Ａ´断面図である。このパネルは中央に、複数の画素がマトリックス状に配置された画素部４００２を有している。画素部４００２が有する各画素の構成は、例えば第６の実施形態が有する表示装置の画素と同様であり、各画素が有する発光素子４０１１の構成は、例えば第１又は第３の実施形態で示した発光素子と同様である。また、各画素は、第４の実施形態で示したように複数の発光素子４０１１を有していてもよい。なお、画素を駆動する回路の構成は、第２の実施形態で示した回路と同様である。
【００９２】
発光素子４０１１は、層間絶縁膜４００７に覆われている。層間絶縁膜４００７上には透明電極４００６が形成されている。透明電極４００６は、層間絶縁膜４００７に形成された接続孔を介して、発光素子４０１１の上部電極に電気的に接続している。また、透明電極４００６上には蛍光フィルム４０１２が配置されている。蛍光フィルム４０１２上には対向基板４０１３が配置されている。
【００９３】
なお、層間絶縁膜４００７としては酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜を用いることができる。また、対向基板４０１３としてはガラス基板を用いることができる。また、透明電極４００６としてはＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：インジウム錫酸化物）、ＩＴＳＯ（酸化シリコンを含むインジウム錫合金）、ＩＺＯ（酸化インジウム酸化亜鉛：Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＧＺＯ（Ｇａを導入したＺｎＯ）、又はＡＺＯ（Ａｌを導入したＺｎＯ）を用いることができる。
【００９４】
また、基板４００１には、画素部４００２と、画素部４００２の周囲に位置する信号線駆動回路４００３及び走査線駆動回路４００４が設けられている。画素部４００２、信号線駆動回路４００３、及び走査線駆動回路４００４は、それぞれＴＦＴを複数有している。図１１（Ｂ）では、画素部４００２が有するＴＦＴ４０１０と、信号線駆動回路４００３が有するＴＦＴ４００８が図示されている。なお、本図ではトップゲート型のＴＦＴを図示しているが、ボトムゲート型のＴＦＴ（第５の実施形態に例示）としてもよい。なお、ＴＦＴ４０１０のソース又はドレインは、発光素子４０１１の下部電極に電気的に接続している。
【００９５】
また、パネルには引き回し配線４０１４が設けられている。引き回し配線４０１４は、信号線駆動回路４００３及び走査線駆動回路４００４に、信号又は電源電圧を供給するための配線である。引き回し配線４０１４は、引き回し配線４０１５ａ，４０１５ｂを介して、基板４００１の周辺部に位置する接続端子４０１６に接続している。接続端子４０１６は、ＦＰＣ（フレキシブルプリントサーキット）４０１８が有する端子と異方性導電膜４０１９を介して電気的に接続している。
【００９６】
本実施形態によれば、第６の実施形態と同様の効果、例えば発光効率が高いという効果を得ることができる。
【００９７】
なお、信号線駆動回路４００３は基板４００１上に形成されていなくてもよい。この場合、スイッチング機能を有するＴＦＴが基板４００１上に形成され、このＴＦＴに接続するＩＣがＦＰＣ等を用いてパネルに実装される構成（モジュール）になる。なお、このＩＣは、ＴＦＴにビデオ信号を入力し、かつＴＦＴを制御する機能を有している。
【００９８】
（第８の実施形態）
図１２の各図及び図１３のそれぞれは、第８の実施形態に係るパネル又はモジュールの回路構成を説明する為の回路図である。これらの図は、第７の実施形態で示したパネル又はモジュールの回路構成の変形例を示すものである。発光素子１４０５は、第７の実施形態における発光素子４０１１に相当する。また、スイッチング用ＴＦＴ１４０１、駆動用ＴＦＴ１４０４、及び容量素子１４０２は、それぞれ第２の実施形態におけるスイッチング用ＴＦＴ９０２、駆動用ＴＦＴ９０１、及び容量素子９０３に相当する。従って、第２の実施形態で説明した内容は本実施形態においても適用可能である。
【００９９】
スイッチング用ＴＦＴ１４０１は画素に対するビデオ信号の入力を制御するＴＦＴであり、スイッチング用ＴＦＴ１４０１がオンになると、画素内にビデオ信号が入力される。すると、入力されたビデオ信号の電圧が容量素子１４０２に保持される。なお、ビデオ信号の電圧を保持する容量がゲート容量等で十分な場合には、容量素子１４０２を設けなくてもよい。
【０１００】
図１２（Ａ）に示す回路は、列方向に信号線１４１０及び電源線１４１１，１４１２が延伸しており、行方向に走査線１４１４が延伸している。また、駆動用ＴＦＴ１４０４と発光素子１４０５の間に電流制御用ＴＦＴ１４０３が直列に接続されている。電流制御用ＴＦＴ１４０３のゲート電極は電源線１４１２に電気的に接続されている。
【０１０１】
図１２（Ｂ）に示す回路は、電源線１４１２が行方向に延伸している点を除いて、図１２（Ａ）に示す回路と同様の構成である。つまり、図１２（Ｂ）は、図１２（Ａ）の等価回路図である。しかし、電源線１４１２が列方向に延伸する場合（図１２（Ａ）の場合）と行方向に延伸する場合（図１２（Ｂ）の場合）とでは、電源線１４１２は互いに異なる層に設けられる。ここでは、電源線１４１２が異なる層に配置されていることを示すために、図１２（Ａ），（Ｂ）に分けて記載している。
【０１０２】
図１２（Ａ），（Ｂ）に示す回路の特徴として、画素内で駆動用ＴＦＴ１４０４と電流制御用ＴＦＴ１４０３が直列に接続されていることがある。電流制御用ＴＦＴ１４０３は飽和領域で動作し、発光素子１４０５に流れる電流値を制御する機能を有している。電流制御用ＴＦＴ１４０３のチャネル幅（Ｗ１）に対するチャネル長（Ｌ１）の比率（Ｌ１／Ｗ１）は、駆動用ＴＦＴ１４０４のチャネル幅（Ｗ２）に対するチャネル長（Ｌ２）の比率（Ｌ２／Ｗ２）の５０００倍以上６０００倍以下にするのが好ましい。
【０１０３】
これら２つのＴＦＴ１４０３，１４０４は、同一の導電型（例えばｎチャネル型ＴＦＴ）を有しているのが製造工程上好ましい。また駆動用ＴＦＴ１４０４はエンハンスト型ＴＦＴのみではなく、ディプレション型ＴＦＴも適用可能である。なぜならば、電流制御用ＴＦＴ１４０３が飽和領域で動作するために、駆動用ＴＦＴ１４０４のＶｇｓの細かな変動は発光素子１４０５に流れる電流値に影響を及ぼさないためである。すなわち、発光素子１４０５の電流値は飽和領域で動作する電流制御用ＴＦＴ１４０３により決定される。このような構成にすると、ＴＦＴの特性ばらつきに起因した発光特性のばらつきを抑制することができる。なお、第４の実施形態で示したように各画素を複数の発光素子で形成するようにすると、画素間の発光ばらつきを更に抑制できるため、パネルの画質と信頼性を更に向上させることができる。
【０１０４】
図１２（Ｃ）に示す回路は、ＴＦＴ１４０６及び走査線１４１５が追加されている点を除いて、図１２（Ａ）に示した回路と同様の構成である。また図１２（Ｄ）に示す回路は、ＴＦＴ１４０６及び走査線１４１５が追加されている点を除いて、図１２（Ｂ）に示した回路と同様の構成である。走査線１４１５は行方向に延伸している。
【０１０５】
ＴＦＴ１４０６は、容量素子１４０２と並列に設けられている。またＴＦＴ１４０６は、ゲート電極が走査線１４１５に電気的に接続しており、走査線１４１５によりオンオフが制御される。ＴＦＴ１４０６がオンになると、容量素子１４０２に保持された電荷が放電し、駆動用ＴＦＴ１４０４がオフになる。すなわちＴＦＴ１４０６を設けることにより、発光素子１４０５に電流が流れない状態を強制的に作ることができる。このため、ＴＦＴ１４０６を消去ＴＦＴと呼ぶことができる。
【０１０６】
このように図１２（Ｃ），（Ｄ）に示す回路では、全ての画素に対する信号の書き込みを待つことなく、書き込み期間の開始と同時又は直後に点灯期間を開始することができるため、デューティー比を向上させることができる。
【０１０７】
図１２（Ｅ）に示す回路は、電源線１４１２及び電流制御用ＴＦＴ１４０３が設けられていない点を除いて、図１２（Ｃ），（Ｄ）に示した回路と同様の構成である。このようにしても、図１２（Ｃ），（Ｄ）に示した回路と同様にデューティー比を向上させることができる。
【０１０８】
図１３に示す回路は、画素部１５００にスイッチング用ＴＦＴ１４０１、容量素子１４０２、駆動用ＴＦＴ１４０４、及び発光素子１４０５が設けられている。信号線１４１０にはダイオード１５６１，１５６２が接続されている。ダイオード１５６１，１５６２は、例えばスイッチング用ＴＦＴ１４０１及び駆動用ＴＦＴ１４０４と同一工程で形成され、ゲート電極、半導体層、ソース電極及びドレイン電極等を有する。ダイオード１５６１，１５６２は、ゲート電極と、ドレイン電極又はソース電極とが互いに電気的に接続することにより、ダイオードとして動作する。
【０１０９】
ダイオード１５６１は、ゲート電極並びにドレイン電極及びソース電極の一方が共通電位線１５５４に電気的に接続しており、ドレイン電極及びソース電極の他方が信号線１４１０に接続している。ダイオード１５６２は、ゲート電極並びにドレイン電極及びソース電極の一方が信号線１４１０に電気的に接続しており、ドレイン電極及びソース電極の他方が共通電位線１５５５に接続している。共通電位線１５５４，１５５５はゲート電極と同じレイヤーに配置されており、ゲート電極と同一工程で形成されている。このため、ダイオード１５６１，１５６２のソース電極又はドレイン電極と共通電位線を接続するためには、ゲート絶縁膜に接続孔を形成する必要がある。
【０１１０】
また、走査線１４１４にもダイオード及び共通電位線が形成されているが、これらの構成は、ダイオード１５６１，１５６２及び共通電位線１５５４，１５５５と同様の構成である。
【０１１１】
図１３に示す回路によれば、保護ダイオードを各ＴＦＴと同一工程で形成することができる。なお、保護ダイオードを形成する位置はこれに限定されず、駆動回路と画素の間に形成することもできる。
【０１１２】
（第９の実施形態）
第９の実施形態に係る電子機器について、図１４及び図１５を参照しつつ説明する。この電子機器は、第６〜第８のいずれかの実施形態で説明した表示装置又はパネルを有している。この電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１４及び図１５に示す。
【０１１３】
図１４（Ａ）はテレビ受像器又はパーソナルコンピュータのモニターである。筺体３００１、表示部３００３、スピーカー部３００４等を含む。表示部３００３にはアクティブマトリクス型の表示装置が設けられている。表示装置には、第６〜第８の実施形態で説明した表示装置又はパネルが用いられている。表示装置又はパネルが有する発光素子は、蛍光フィルムを介してＲ（赤）、Ｇ（緑）、又はＢ（青）に発色しているため、カラーフィルターを用いる場合と比較して発光効率が高い。また、発光素子に無機半導体が用いられているため、有機ＥＬを用いた場合と比較して長寿命である。なお、第４の実施形態で示したように画素ごとに発光素子を複数有する構成にすると、画素間の発光ばらつきが抑制されるため表示斑が小さくなり、画質と信頼性の高いテレビ又はモニターを得ることができる。
【０１１４】
図１４（Ｂ）は携帯電話機であり、本体３１０１、筐体３１０２、表示部３１０３、音声入力部３１０４、音声出力部３１０５、操作キー３１０６、アンテナ３１０８等を含む。表示部３１０３には、アクティブマトリクス型の表示装置が設けられている。この表示装置には、第６〜第８の実施形態で説明した表示装置又はパネルが用いられている。表示装置又はパネルが有する発光素子は、蛍光フィルムを介してＲ、Ｇ、又はＢに発色しているため、カラーフィルターを用いる場合と比較して発光効率が高い。また、発光素子に無機半導体が用いられているため、有機ＥＬを用いた場合と比較して長寿命である。なお、第４の実施形態で示したように画素ごとに発光素子を複数有する構成にすると、画素間の発光ばらつきが抑制されるため表示斑が小さくなり、画質と信頼性の高い携帯電話機を得ることができる。
【０１１５】
図１４（Ｃ）はコンピュータである。本体３２０１には、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス３２０６等が設けられている。また、本体３２０１には、表示部３２０３を有する筐体３２０２が取り付けられている。表示部３２０３には、アクティブマトリクス型の表示装置が設けられている。この表示装置には、第６〜第８の実施形態で説明した表示装置又はパネルが用いられている。表示装置又はパネルが有する発光素子は、蛍光フィルムを介してＲ、Ｇ、又はＢに発色しているため、カラーフィルターを用いる場合と比較して発光効率が高い。また、発光素子に無機半導体が用いられているため、有機ＥＬを用いた場合と比較して長寿命である。なお、第４の実施形態で示したように画素ごとに発光素子を複数有する構成にすると、画素間の発光ばらつきが抑制されるため表示斑が小さくなり、画質と信頼性の高いコンピュータを得ることができる。
【０１１６】
図１４（Ｄ）はモバイルコンピュータであり、本体３３０１、表示部３３０２、スイッチ３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。表示部３３０２にはアクティブマトリクス型の表示装置が設けられている。この表示装置には、第６〜第８の実施形態で説明した表示装置又はパネルが用いられている。表示装置又はパネルが有する発光素子は、蛍光フィルムを介してＲ、Ｇ、又はＢに発色しているため、カラーフィルターを用いる場合と比較して発光効率が高い。また、発光素子に無機半導体が用いられているため、有機ＥＬを用いた場合と比較して長寿命である。なお、第４の実施形態で示したように画素ごとに発光素子を複数有する構成にすると、画素間の発光ばらつきが抑制されるため表示斑が小さくなり、画質と信頼性の高いモバイルコンピュータを得ることができる。
【０１１７】
図１４（Ｅ）は携帯型のゲーム機であり、筐体３４０１、表示部３４０２、スピーカー部３４０３、操作キー３４０４、記録媒体挿入部３４０５等を含む。表示部３４０２にはアクティブマトリクス型の表示装置が設けられている。この表示装置には、第６〜第８の実施形態で説明した表示装置又はパネルが用いられている。表示装置又はパネルが有する発光素子は、蛍光フィルムを介してＲ、Ｇ、又はＢに発色しているため、カラーフィルターを用いる場合と比較して発光効率が高い。また、発光素子に無機半導体が用いられているため、有機ＥＬを用いた場合と比較して長寿命である。なお、第４の実施形態で示したように画素ごとに発光素子を複数有する構成にすると、画素間の発光ばらつきが抑制されるため表示斑が小さくなり、画質と信頼性の高い携帯型のゲーム機を得ることができる。
【０１１８】
図１５はペーパーディスプレイであり、本体３１１０、画素部３１１１、ドライバＩＣ３１１２、受信装置３１１３、フィルムバッテリー３１１４等を含む。受信装置３１１３では図１４（Ｂ）に示した携帯通信端末が有する赤外線通信ポート（図示せず）からの信号を受信することができる。画素部３１１１にはアクティブマトリクス型の表示装置が設けられている。この表示装置には、第６〜第８の実施形態で説明した表示装置又はパネルが用いられている。表示装置又はパネルが有する発光素子は、蛍光フィルムを介してＲ、Ｇ、又はＢに発色しているため、カラーフィルターを用いる場合と比較して発光効率が高い。また、発光素子に無機半導体が用いられているため、有機ＥＬを用いた場合と比較して長寿命である。なお、第４の実施形態で示したように画素ごとに発光素子を複数有する構成にすると、画素間の発光ばらつきが抑制されるため表示斑が小さくなり、画質と信頼性の高いペーパーディスプレイを得ることができる。
【０１１９】
このように本発明の適用範囲はきわめて広く、あらゆる分野の電子機器に用いることが可能である。
【０１２０】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【０１２１】
【図１】（Ａ）は第１の実施形態に係る発光素子の構成を説明する為の断面図、（Ｂ）は平面図。
【図２】第２の実施形態に係る発光素子の駆動回路の構成を説明する為の回路図。
【図３】（Ａ）は第３の実施形態に係る発光素子の構成を説明する為の断面図、（Ｂ）は平面図。
【図４】第４の実施形態に係る表示装置が有する画素４２の構成を説明する為の斜視概略図。
【図５】第５の実施形態に係る半導体装置の製造方法を説明する為の図。
【図６】第５の実施形態に係る半導体装置の製造方法を説明する為の図。
【図７】第５の実施形態に係る半導体装置の製造方法を説明する為の図。
【図８】第５の実施形態に係る半導体装置の製造方法を説明する為の図。
【図９】第６の実施形態に係る表示装置の回路構成を説明する為の回路図。
【図１０】各画素が有する蛍光フィルムの色の配列を説明する為の平面図。
【図１１】（Ａ）は第７の実施形態に係るパネルの上面図、（Ｂ）は（Ａ）のＡ−Ａ´断面図。
【図１２】第８の実施形態に係るパネル又はモジュールの回路構成を説明する為の回路図。
【図１３】第８の実施形態に係るパネル又はモジュールの回路構成を説明する為の回路図。
【図１４】第９の実施形態に係る電子機器の構成を説明する為の斜視図。
【図１５】第９の実施形態に係る電子機器の構成を説明する為の斜視図。
【図１６】従来の発光素子の構成を説明する為の断面図。
【符号の説明】
【０１２２】
１０…基板、１６…絶縁層、１６ａ…開口部、１６ｂ…溝、１７…下部電極、１７ａ…第
１の凹部、１８…ｐ型半導体層、１８ａ…第２の凹部、１９…発光層、１９ａ…第３の凹
部、２０…ｎ型半導体層、２０ａ…第４の凹部、２１…上部電極
【技術分野】
【０００１】
本発明は、発光特性に優れた発光素子を有する半導体装置、表示装置、電子機器、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
図１６は、従来の発光素子の構造を説明する為の図である。従来の発光素子は、絶縁膜１０００上に、下部電極１００２、第１導電型半導体層１００４、発光層１００６、第２導電型半導体層１００８、及び上部電極１０１０をこの順に積層した構造である。下部電極１００２及び上部電極１０１０それぞれに所定の電位を与えると、発光層１００６で励起子が再結合し、再結合時に放出されるエネルギーが光として射出する。
【０００３】
発光素子を用いてディスプレイを形成する場合、発光素子の上面から光を放出させる必要がある。上部電極１０１０を金属で形成する場合、上部電極１０１０の膜厚を５〜２００ｎｍとすることにより、上面から光を放出させる方法がある。この方法によれば、Ｎｉからなる上部電極１０１０の膜厚を１５ｎｍにすると、発光素子が発光した紫外光の透過率が７０％以上になる（例えば特許文献１）。
【特許文献１】特開２００４−２２１１３２号公報（第４３段落及び第５７段落）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記した従来技術によれば、上部電極の膜厚を薄くする（例えば１５ｎｍ）にすることにより、発光された光の透過率が７０％以上になる。しかし、発光素子をディスプレイとして用いる場合、上部電極の光透過率は８０％以上であることが望まれている。
【０００５】
また、上部電極としてＩＴＯ、ＺｎＯ等の透明電極を用いる方法もあるが、透明電極は抵抗が高いため、透明電極で電力が消費され、発光素子の発光効率が低下してしまう。また、発光層としてＺｎＯを用いて紫外光を発光させた場合、上部電極としてＺｎＯを用いると、発光した紫外光が上部電極で吸収されてしまう。
【０００６】
本発明は上記のような事情を考慮してなされたものであり、その目的は、上面への発光効率が優れた発光素子を有する半導体装置、表示装置、電子機器、及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置は、絶縁膜に形成された第１の凹部又は開口部と、第１の凹部又は開口部の周囲に位置する絶縁膜上、並びに第１の凹部又は開口部の底面及び側面に形成され、第１の凹部内又は開口部内に位置する第２の凹部を有する第１の電極と、第１の電極上に形成され、第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、第１導電型の半導体層上に形成され、第３の凹部内に位置する第４の凹部を有する発光層と、発光層上に形成され、第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、第５の凹部の底面及び側面を構成する第２導電型の半導体層上に形成された第２の電極とを具備する。
【０００８】
この半導体装置によれば、第１の電極、第１導電型の半導体層、発光層、及び第２導電型の半導体層が、絶縁膜に形成された第１の凹部又は開口部の底面及び側面に沿って形成されている。このため、発光層が発光した光は第２導電型の半導体層を透過した後に、発光素子の上面から射出される。従って、発光層が発光した光は、効率よく発光素子の上面から射出される。
【０００９】
第２導電型の半導体層のバンドギャップは発光層のバンドギャップ以下である場合、第２導電型の半導体層の厚さは発光層の厚さより薄いのが好ましい。このようにすると、発光層から発光された光が第２導電型の半導体層に吸収されることを抑制できる。
【００１０】
本発明に係る他の半導体装置は、絶縁膜に形成された第１の凹部又は開口部と、第１の凹部又は開口部の底面及び側面に形成され、第１の凹部又は開口部内に位置する第２の凹部を有する第１の電極と、第１の電極上に形成され、第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、第１導電型の半導体層上に形成され、第３の凹部内に位置する第４の凹部を有する発光層と、発光層上に形成され、第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、第５の凹部の底面及び側面を構成する第２導電型の半導体層上に形成された第２の電極とを具備し、絶縁膜の表面に対する発光層の端面の角度が９０°超２７０°未満である。
【００１１】
この半導体装置によれば、絶縁膜の表面に対する発光層の端面の角度が９０°超２７０°未満であるため、発光層が発光した光は該発光層の端面から上方に向けて射出される。従って、発光層が発光した光は、効率よく発光素子の上面から射出される。
【００１２】
発光層は、バンドギャップが３ｅＶ以上の物質から構成されていてもよい。この場合、発光層を構成する物質は、ＺｎＯ、ＺｎＳ、ＧａＮ、ＳｉＣ、又はＭｇ１−ＸＺｎＸＯである。
【００１３】
第１導電型の半導体層を構成する物質、及び第２導電型の半導体層を構成する物質それぞれは、発光層を構成する物質よりバンドギャップが大きいのが好ましい。この場合、発光層の発光効率が高くなる。また発光層の厚さを１０ｎｍ以下にすると、量子井戸構造となるため、発光層の発光効率が更に高くなる。なお、発光層を構成する物質がＺｎＯである場合、第１導電型の半導体層を構成する物質、及び第２導電型の半導体層を構成する物質は、不純物が導入されたＭｇ１−ＸＺｎＸＯにすることができる。
【００１４】
第１の電極は、発光層が発光した光の反射率が９０％以上であるのが好ましい。この場合、発光層から下方に向けて射出された光が第１の電極で反射され、発光素子の上面から射出される。従って、発光層が発光した光は、更に効率よく発光素子の上面から射出される。
【００１５】
本発明に係る他の半導体装置は、基板に形成された薄膜トランジスタと、薄膜トランジスタの上又は上方に位置する絶縁膜と、絶縁膜上に形成され、薄膜トランジスタによって発光が制御される発光素子と、を具備し、発光素子は、絶縁膜に形成された第１の凹部又は開口部と、第１の凹部又は開口部の周囲に位置する絶縁膜上、並びに第１の凹部又は開口部の底面及び側面に形成され、第１の凹部内又は開口部内に位置する第２の凹部を有する第１の電極と、第１の電極上に形成され、第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、第１導電型の半導体層上に形成され、第３の凹部内に位置する第４の凹部を有する発光層と、発光層上に形成され、第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、第５の凹部の底面及び側面を構成する第２導電型の半導体層上に形成された第２の電極とを具備する。
【００１６】
本発明に係る他の半導体装置は、基板に形成された薄膜トランジスタと、薄膜トランジスタの上又は上方に位置する絶縁膜と、絶縁膜上に形成され、薄膜トランジスタによって発光が制御される発光素子と、を具備し、発光素子は、第１の凹部又は開口部の底面及び側面に形成され、第１の凹部又は開口部内に位置する第２の凹部を有する第１の電極と、第１の電極上に形成され、第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、第１導電型の半導体層上に形成され、第３の凹部内に位置する第４の凹部を有する発光層と、発光層上に形成され、第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、第５の凹部の底面及び側面を構成する第２導電型の半導体層上に形成された第２の電極とを具備し、絶縁膜の表面に対する発光層の端面の角度が９０°超２７０°未満である。
【００１７】
薄膜トランジスタは、島状のＺｎＯ膜と、ＺｎＯ膜に形成され、薄膜トランジスタのソース又はドレインとなる不純物領域とを具備してもよい。この場合、薄膜トランジスタの半導体層をスパッタリング法により形成することができる。従って、基板として、フレキシブル基板又はプラスチック基板を用いることができる。
【００１８】
本発明に係る表示装置は、基板に形成された薄膜トランジスタと、薄膜トランジスタの上又は上方に位置する絶縁膜と、絶縁膜上に形成され、紫外光を発光し、薄膜トランジスタによって発光が制御される発光素子と、発光素子の上又は上方に位置し、発光素子が発光した紫外光を吸光して可視光を発光する蛍光体と、を具備し、発光素子は、絶縁膜に形成された第１の凹部又は開口部と、第１の凹部又は開口部の周囲に位置する絶縁膜上、並びに第１の凹部又は開口部の底面及び側面に形成され、第１の凹部内又は開口部内に位置する第２の凹部を有する第１の電極と、第１の電極上に形成され、第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、第１導電型の半導体層上に形成され、第３の凹部内に位置する第４の凹部を有する発光層と、発光層上に形成され、第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、第５の凹部の底面及び側面を構成する第２導電型の半導体層上に形成された第２の電極とを有する。
【００１９】
本発明に係る他の表示装置は、基板に形成された薄膜トランジスタと、薄膜トランジスタの上又は上方に位置する絶縁膜と、絶縁膜上に形成され、紫外光を発光し、薄膜トランジスタによって発光が制御される発光素子と、発光素子の上又は上方に位置し、発光素子が発光した紫外光を吸光して可視光を発光する蛍光体と、を具備し、発光素子は、絶縁膜に形成された第１の凹部又は開口部と、第１の凹部又は開口部の底面及び側面に形成され、第１の凹部又は開口部内に位置する第２の凹部を有する第１の電極と、第１の電極上に形成され、第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、第１導電型の半導体層上に形成され、第３の凹部内に位置する第４の凹部を有する発光層と、発光層上に形成され、第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、第５の凹部の底面及び側面を構成する第２導電型の半導体層上に形成された第２の電極とを有し、絶縁膜の表面に対する発光層の端面の角度が９０°超２７０°未満である。
【００２０】
薄膜トランジスタは、島状のＺｎＯ膜と、ＺｎＯ膜に形成され、薄膜トランジスタのソース又はドレインとなる不純物領域とを具備してもよい。この場合、基板としてフレキシブル基板又はプラスチック基板を用いることができる。
【００２１】
本発明に係る電子機器は、上記したいずれかの半導体装置又は表示装置を具備する。
【００２２】
本発明に係る半導体装置の製造方法は、絶縁膜に第１の凹部又は開口部を形成し、絶縁膜上並びに第１の凹部又は開口部の底面及び側面に第１の導電膜を形成することにより、第１の凹部内又は開口部内に位置する第２の凹部を形成し、第１の導電膜上に第１導電型の半導体層を形成することにより、第２の凹部内に位置する第３の凹部を形成し、第１導電型の半導体層上に発光層を形成することにより、第３の凹部内に位置する第４の凹部を形成し、発光層上に第２導電型の半導体層を形成することにより、第４の凹部内に位置する第５の凹部を形成し、第２導電型の半導体層上に第２の導電膜を形成し、第１及び第２の導電膜、第１導電型の半導体層、第２導電型の半導体層、及び発光層のうち、絶縁膜上に位置する部分を選択的なエッチングにより除去するものである。
【００２３】
本発明に係る他の半導体装置の製造方法は、絶縁膜に第１の凹部又は開口部を形成し、絶縁膜上並びに第１の凹部又は開口部の底面及び側面に第１の導電膜を形成することにより、第１の凹部内又は開口部内に位置する第２の凹部を形成し、第１の導電膜上に第１導電型の半導体層を形成することにより、第２の凹部内に位置する第３の凹部を形成し、第１導電型の半導体層上に発光層を形成することにより、第３の凹部内に位置する第４の凹部を形成し、発光層上に第２導電型の半導体層を形成することにより、第４の凹部内に位置する第５の凹部を形成し、第２導電型の半導体層上に第２の導電膜を形成し、第１及び第２の導電膜、第１導電型の半導体層、第２導電型の半導体層、及び発光層のうち、絶縁膜上に位置する部分を研磨又はエッチバックにより除去するものである。
【００２４】
本発明に係る他の半導体装置の製造方法は、基板上に薄膜トランジスタを形成し、薄膜トランジスタ上に絶縁膜を形成し、絶縁膜に、薄膜トランジスタの上方に位置する第１の凹部を形成し、第１の凹部の底面に、薄膜トランジスタのソース又はドレイン上に位置する接続孔を形成し、絶縁膜上及び第１の凹部の底面及び側面に、接続孔を介してソース又はドレインに電気的に接続する第１の導電膜を形成することにより、第１の凹部内に位置する第２の凹部を形成し、第１の導電膜上に第１導電型の半導体層を形成することにより、第２の凹部内に位置する第３の凹部を形成し、第１導電型の半導体層上に発光層を形成することにより、第３の凹部内に位置する第４の凹部を形成し、発光層上に第２導電型の半導体層を形成することにより、第４の凹部内に位置する第５の凹部を形成し、第２導電型の半導体層上に第２の導電膜を形成し、第１及び第２の導電膜、第１導電型の半導体層、第２導電型の半導体層、及び発光層のうち、絶縁膜上に位置する部分を選択的なエッチングにより除去するものである。
【００２５】
本発明に係る他の半導体装置の製造方法は、基板上に薄膜トランジスタを形成し、薄膜トランジスタ上に絶縁膜を形成し、絶縁膜に、薄膜トランジスタの上方に位置する第１の凹部を形成し、第１の凹部の底面に、薄膜トランジスタのソース又はドレイン上に位置する接続孔を形成し、絶縁膜上及び第１の凹部の底面及び側面に、接続孔を介してソース又はドレインに電気的に接続する第１の導電膜を形成することにより、第１の凹部内に位置する第２の凹部を形成し、第１の導電膜上に第１導電型の半導体層を形成することにより、第２の凹部内に位置する第３の凹部を形成し、第１導電型の半導体層上に発光層を形成することにより、第３の凹部内に位置する第４の凹部を形成し、発光層上に第２導電型の半導体層を形成することにより、第４の凹部内に位置する第５の凹部を形成し、第２導電型の半導体層上に第２の導電膜を形成し、第１及び第２の導電膜、第１導電型の半導体層、第２導電型の半導体層、及び発光層のうち、絶縁膜上に位置する部分を研磨又はエッチバックにより除去するものである。
【発明の効果】
【００２６】
上記したように本発明によれば、発光層が発光した光を効率よく発光素子の上面から射出することができる。また、上面に射出する光の単位面積あたりの強度を強くすることができる。また、発光素子が発光した紫外光を蛍光フィルム等が吸光し、この蛍光フィルムがＲ，Ｇ，Ｂを発光する表示装置を形成できる。このため、表示装置の発光効率を高くすることができる。また有機ＥＬを用いる場合と比較して表示装置の寿命を長くすることができる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
以下、図面を参照して本発明の実施形態について説明する。図１（Ａ）は、本発明の第１の実施形態に係る発光素子の構成を説明する為の断面図であり、図１（Ｂ）はこの発光素子の平面図である。なお、図１（Ａ）は図１（Ｂ）のＡ−Ａ´断面を示している。この発光素子において、基板１０上には絶縁膜１６が形成されている。基板１０は、例えばガラス基板である。絶縁膜１６は、例えば酸化シリコン膜であり、厚さが例えば０．５μｍ以上１．５μｍ以下である。絶縁膜１６には開口部１６ａが形成されている。開口部１６ａの底面は、例えば一辺が２．５μｍの正方形である。
【００２８】
開口部１６ａの周囲に位置する絶縁膜１６上、並びに開口部１６ａの底面及び側面上には、下部電極１７が形成されている。下部電極１７は、開口部１６ａと共に第１の凹部１７ａを形成している。このような構成は、開口部１６ａの形状に対する下部電極１７の膜厚を調整することにより実現できる。下部電極１７の膜厚は、例えば１００ｎｍ以上３００ｎｍ以下（例えば２００ｎｍ）である。なお、下部電極１７は、発光層１９が発光する光に対する反射率が十分に高い（例えば９０％以上）である物質で構成されるのが望ましい。発光層１９が紫外光を発光する場合、下部電極１７は例えばＡｌにより構成される。
【００２９】
下部電極１７上には、ｐ型半導体層１８、発光層１９、及びｎ型半導体層２０が、この順に積層されている。ｐ型半導体層１８は第１の凹部１７ａの内部に位置する第２の凹部１８ａを有しており、発光層１９は第２の凹部１８ａの内部に位置する第３の凹部１９ａを有しており、ｎ型半導体層２０は第３の凹部１９ａの内部に位置する第４の凹部２０ａを有している。このような構成は、ｐ型半導体層１８、発光層１９、及びｎ型半導体層２０それぞれの膜厚を調整することにより実現できる。ｐ型半導体層１８の厚さは例えば１００ｎｍ以上５００ｎｍ以下（例えば２００ｎｍ）であり、発光層１９の厚さは例えば５００ｎｍ以上１００００ｎｍ以下（例えば５００ｎｍ）であり、ｎ型半導体層２０の厚さは例えば１００ｎｍ以上５００ｎｍ以下（例えば２００ｎｍ）である。ただし、ｎ型半導体層２０の膜厚は発光層１９の膜厚より薄くするのが好ましく、特に１／２以下にするのが好ましい。このようにすると、後述するように発光層１９からの光がｎ型半導体層２０で吸収されることが抑制され、例えばｎ型半導体層２０のバンドギャップが発光層１９のバンドギャップ以下である場合でも光が効率よく発光素子上面から射出する。
【００３０】
ｐ型半導体層１８、発光層１９、及びｎ型半導体層２０は、例えばｐ型ＺｎＯ層、不純物が導入されていないＺｎＯ層（バンドギャップは３．４ｅＶ）、及びｎ型ＺｎＯ層である。ｐ型ＺｎＯは、例えばリンが導入されたＺｎＯであり、ｎ型ＺｎＯ層は、例えばＡｌ又はＧａが導入されたＺｎＯである。なお発光層１９としてはＺｎＳ層（バンドギャップは３．６８ｅＶ）、ＧａＮ層（同３．３６ｅＶ）、ＳｉＣ層（３．０ｅＶ）、又はＭｇ１−ＸＺｎＸＯ（ＭｇＯとＺｎＯの混晶半導体：バンドギャップが３．４ｅＶ以上７．８ｅＶ以下）を用いることもできる。発光層１９のバンドギャップが３ｅＶ以上である場合、紫外光を発光することができる。また発光層１９がＧａＡｓ（バンドギャップは１．４２ｅＶ）の場合、ｐ型半導体層１８としては、ＧａＡｓとＡｌＡｓの混晶であるＡｌ１−ＸＧａＸＡｓ（バンドギャップは１．４２ｅＶ以上２．１７ｅＶ以下）にＺｎを導入したものが使用でき、ｎ型半導体層２０としてはＡｌ１−ＸＧａＸＡｓにＳｉを導入したものが使用できる。この構造では、赤外域の光が放射される。
【００３１】
また、ｐ型半導体層１８及びｎ型半導体層２０を、発光層１９よりバンドギャップが大きい物質で構成すると、発光層１９の発光効率を高くすることができる。またこの場合、発光層１９の膜厚を薄くする（例えば１０ｎｍ以下）ことにより、量子井戸構造にすることができるため、特に発光効率を高くすることができる。発光層１９がＺｎＯで形成されている場合、ｐ型半導体層１８としてＡｌ又はＧａが導入されたＭｇ１−ＸＺｎＸＯを使用し、かつｎ型半導体層２０としてリンが導入されたＭｇ１−ＸＺｎＸＯを使用すると、ｐ型半導体層１８及びｎ型半導体層２０のバンドギャップを発光層１９より高くすることができる。
【００３２】
なお下部電極１７上には、ｎ型半導体層２０、発光層１９、及びｐ型半導体層１８が、この順に積層されていてもよい。この場合は、ｐ型半導体層１８の膜厚は発光層１９の膜厚より薄くする（１００ｎｍ以上５００ｎｍ以下）のが好ましく、特に１／２以下にするのが好ましい。
【００３３】
第４の凹部２０ａ内及びその周囲に位置するｎ型半導体層２０上には、上部電極２１が形成されている。上部電極２１は、Ａｌ等の金属から構成されており、第４の凹部２０ａの側面及び底面を構成するｎ型半導体層２０の全面に接触している。ただし上部電極２１は、基板１０に垂直な方向から見た場合に、発光層１９のうち基板１０に略垂直な方向に延伸している部分とは重ならないようにする必要がある。つまり、基板１０に垂直な方向から見た場合に、パターニングによって形成された上部電極２１の端部が、第３の凹部１９ａの内側にくるように上部電極２１を形成する。このようにすると、後述するように発光層１９が発光した光が効率よく発光素子の上面から射出される。
【００３４】
本図に示す発光素子を発光させる場合、例えば上部電極２１を接地させ、かつ下部電極１７に正方向の電位を与える。これにより、発光層１９で励起子が再結合し、結合時に放出されるエネルギーが光として放射される。上部電極２１が発光層１９のうち図中上方向に延伸している部分とは重なっていないため、図中上方に放射された光はｎ型半導体層２０を透過した後に、発光素子の上面から射出される。また、図中下方に放射された光は下部電極１７で反射し、発光素子の上面から射出される。なお、上記したようにｎ型半導体層２０の膜厚は発光層１９の膜厚より薄いため、発光層１９からの光がｎ型半導体層２０で吸収されることが抑制され、光が効率よく上面に射出する。
【００３５】
なお、発光層１９のうち発光する領域は、下部電極１７及び上部電極２１の間に挟まれた領域、すなわち第３の凹部１９ａを形成している部分である。このため、発光する領域を基板１０に対して垂直な方向で稼ぐことができるため、上面に射出する光の単位面積あたりの強度が強くなる。
【００３６】
次に、図１（Ａ）、（Ｂ）に示した発光素子の製造方法について説明する。まず基板１０上に絶縁膜１６をＣＶＤ法により形成する。次いで、絶縁膜１６上にレジストパターンを形成し、このレジストパターンをマスクとして絶縁膜１６を選択的にエッチングする。これにより、絶縁膜１６には開口部１６ａが形成される。その後、レジストパターンを除去する。
【００３７】
次いで、絶縁膜１６の全面上及び開口部１６ａの底面及び側面に、下部電極１７をスパッタリング法により形成する。ターゲットには、例えばＡｌターゲットが用いられる。次いで、下部電極１７上にｐ型半導体層１８をスパッタリング法により形成する。ターゲットには、例えばリンが含まれているＺｎＯターゲットが用いられる。
【００３８】
次いで、ｐ型半導体層１８の全面上に発光層１９をスパッタリング法により形成する。ターゲットには、例えばＺｎＯターゲットが用いられ、雰囲気には窒素雰囲気が用いられる。次いで、発光層１９の全面上にｎ型半導体層２０をスパッタリング法により形成する。ターゲットには、例えばＧａ又はＡｌが含まれているＺｎＯターゲットが用いられる。次いで、ｎ型半導体層２０の全面上に上部電極２１をスパッタリング法により形成する。ターゲットには、例えばＡｌターゲットが用いられる。
【００３９】
なお、ｐ型半導体層１８の形成方法は、半導体層をスパッタリング法で形成した後にリン等の不純物を導入する方法であってもよい。また、ｎ型半導体層２０の形成方法は、半導体から構成されるターゲット（例えばＺｎＯターゲット）上に、導入すべき不純物から構成されるチップ（例えばＡｌ片又はＧａ片）を載置して、これらを同時にスパッタリングする方法であってもよい。
【００４０】
次いで、上部電極２１上にレジストパターンを形成し、このレジストパターンをマスクとして上部電極２１を選択的にエッチングする。これにより上部電極２１は、第４の凹部２０ａ内及びその周囲に位置する部分を除いて除去される。その後、レジストパターンを除去する。
【００４１】
次いで、上部電極２１上及びｎ型半導体層２０上にレジストパターンを形成し、このレジストパターンをマスクとしてｎ型半導体層２０、発光層１９、ｐ型半導体層１８、及び下部電極１７を選択的にエッチングする。これによりｎ型半導体層２０、発光層１９、ｐ型半導体層１８、及び下部電極１７は、開口部１６ａ内及びその周囲に位置する部分を除いて除去される。その後、レジストパターンを除去する。
【００４２】
以上、本発明の第１の実施形態によれば、発光素子を構成している下部電極１７、ｐ型半導体層１８、発光層１９、及びｎ型半導体層２０が、絶縁膜１６に形成された開口部１６ａの底面及び側面に沿って形成されている。また、上部電極２１は、第４の凹部２０ａ内及びその周囲に形成されているが、発光層１９のうち図中上方向に延伸している部分とは重なっていない。このため、発光層１９が発光した光はｎ型半導体層２０を透過した後に、発光素子の上面から射出される。
【００４３】
従って、発光層１９が発光した光は、効率よく発光素子の上面から射出される。また、下部電極１７を、発光層１９が発光する光を反射する物質から形成しているため、発光層１９が発光した光は、更に効率よく発光素子の上面から射出される。
【００４４】
また、発光層１９のうち発光する領域を基板１０に対して垂直な方向で稼ぐことができる。従って、上面に射出する光の単位面積あたりの強度を強くすることができる。
【００４５】
また、ｐ型半導体層１８、発光層１９、及びｎ型半導体層２０を、それぞれ、例えばｐ型ＺｎＯ層、不純物が導入されていないＺｎＯ層、及びｎ型ＺｎＯ層など、スパッタリング法で形成できる物質にした場合、これらの成膜温度を低くすることができるため、基板１０としてガラス基板より耐熱温度が低い基板、例えばフレキシブル基板又はプラスチック基板を用いることができる。
【００４６】
なお、発光層１９の屈折率をｐ型半導体層１８の屈折率及びｎ型半導体層２０の屈折率それぞれより高くすると、発光層１９をレーザー発振させることができる。この場合、発光効率が高い半導体レーザー発振素子を得ることができる。
【００４７】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る発光素子の駆動回路の構成を説明する為の回路図である。本実施形態において、発光素子９０４は、第１の実施形態で説明した発光素子と同様の構成を有しており、対向電極９０８は図１（Ａ），（Ｂ）の上部電極２１に相当する。下部電極１７に相当する電極は、駆動用ＴＦＴ（薄膜トランジスタ）９０１を介して電源線９０７に電気的に接続している。駆動用ＴＦＴ９０１のゲート電極は、スイッチング用ＴＦＴ９０２を介して信号線９０６に電気的に接続されている。スイッチング用ＴＦＴ９０２のゲート電極は走査線９０５に電気的に接続されている。なお、駆動用ＴＦＴ９０１のゲート電極は、容量素子９０３を介して電源線９０７にも接続している。
【００４８】
このような回路において、走査線９０５に所定の信号が入力されると、スイッチング用ＴＦＴ９０２がオンになり、信号線９０６と駆動用ＴＦＴ９０１のゲート電極が接続される。この状態において信号線９０６に所定の信号が入力されると、駆動用ＴＦＴ９０１がオンになり、電源線９０７と発光素子９０４が接続される。この状態において発光素子９０４が発光する。なお、容量素子９０３を設けたことにより、駆動用ＴＦＴ９０１のゲート電極の電位が保持されやすくなる。
【００４９】
発光素子９０４は、第１の実施形態で説明した発光素子と同様の構成を有している。従って、本実施形態においても、第１の実施形態と同様の効果、例えば発光素子の上面から射出される光の強度が高いという効果を得ることができる。
【００５０】
（第３の実施形態）
図３（Ａ）は、第３の実施形態に係る発光素子の構成を説明する為の断面図であり、図３（Ｂ）はこの発光素子の平面図である。なお、図３（Ａ）は図３（Ｂ）のＡ−Ａ´断面を示している。本実施形態に示す発光素子は、図１（Ａ），（Ｂ）に示した発光素子において、絶縁膜１６の表面より上方に突出している部分を除去した構造である。このため、第１の実施形態において説明した内容は、発光した光が発光層１９の端面から直接射出される点を除いて、本実施形態においても適用される。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００５１】
本実施形態に係る発光素子の製造方法は、以下の通りである。まず、基板１０上に絶縁膜１６及び開口部１６ａを形成し、更に、下部電極１７、ｐ型半導体層１８、発光層１９、ｎ型半導体層２０、及び上部電極２１を形成する。これらの形成方法は、第１の実施形態と同様である。
【００５２】
次いで、下部電極１７、ｐ型半導体層１８、発光層１９、ｎ型半導体層２０、及び上部電極２１のうち絶縁膜１６上に位置している部分を、ＣＭＰ法又はエッチバックにより除去する。これにより、下部電極１７、ｐ型半導体層１８、発光層１９、ｎ型半導体層２０、及び上部電極２１それぞれの端面が、絶縁膜１６の表面に対して略面一になる。このため、絶縁膜１６に垂直な方向から見た場合に、発光層１９の端面が見える状態になり、発光層１９から発光した光が発光層１９の端面から直接上方に射出される。
【００５３】
なお、絶縁膜１６の表面に対する発光層１９の端面の角度は、本図においては１８０°である。ここで、「絶縁膜１６の表面に対する発光層１９の端面の角度」とは、例えば、「絶縁膜１６の表面」と「発光層１９の端面」に対して垂直な断面を考え、該断面における「絶縁膜１６の表面」による線分と「発光層１９の端面」による線分を考えた場合に、その一方を延長して他方と交わる点を頂点として上記２つの線分がなす角度をいうものとする。この角度が９０°超２７０°未満である場合、すなわち、発光層１９の端面が上方から視認できる角度である場合、上記した効果を得ることができる。
【００５４】
以上、本実施形態よれば、第１の実施形態と同様の効果を得ることができる。また、発光層１９から発光した光が発光層１９の端面から直接上方に射出されるため、発光効率が更に向上する。
【００５５】
なお、絶縁膜１６の厚さは、第１の実施形態より厚いのが好ましい。このようにすると、絶縁膜１６上に位置している部分が除去されても、上部電極２１がｎ型半導体層２０に接触する面積を十分に大きくすることができる。
また、図２に示した回路において、発光素子９０４を本実施形態で説明した発光素子と同様の構成にしてもよい。
【００５６】
（第４の実施形態）
図４は、第４の実施形態に係る表示装置が有する画素４２の構成を説明する為の斜視概略図である。本実施形態に係る表示装置では、複数の画素４２がマトリックス状に配置されている。画素４２には、複数の発光素子４１がマトリックス状に配置されている。発光素子４１は、第１〜第３の実施形態のいずれかに係る発光素子と同様の構成を有している。従って、第１〜第３の実施形態で説明した内容は、本実施形態においても適用が可能である。
【００５７】
なお、画素４２が一辺５０μｍの正方形であり、発光素子４１が一辺４．５μｍの正方形である場合、画素４２には、６×６個の発光素子４１を配置することができる。この場合、発光素子４１の配置間隔は３．５μｍとなる。発光素子４１を一辺４．５μｍの正方形とする場合、図１及び図３に示した開口部１６ａを一辺２．５μｍの正方形として、下部電極１７、ｐ型半導体層１８、発光層１９、及びｎ型半導体層２０の厚さを、それぞれ２００ｎｍ、２００ｎｍ、５００ｎｍ、及び２００ｎｍとすればよい。
【００５８】
本実施形態によれば、画素４２の発光素子４１は第１〜第３の実施形態のいずれかに示した発光素子と同様の構成を有しているため、発光効率が高い表示装置を得ることができる。
【００５９】
また、複数の発光素子４１により画素４２を構成しているため、発光素子４１の明るさにばらつきがあっても、画素４２の明るさにばらつきが生じることを抑制できる。なお、発光素子４１の明るさにばらつきが生じる原因には、発光素子４１そのもののばらつきと、発光素子４１の発光を制御する素子（例えばＴＦＴ）のばらつきとが含まれる。
【００６０】
（第５の実施形態）
図５、図６、図７及び図８は、本発明の第５の実施形態に係る半導体装置の製造方法を説明する為の図である。本製造方法では、第１の実施形態で説明した発光素子と、この発光素子の駆動用ＴＦＴ（例えば図２で示した駆動用ＴＦＴ９０１）及びスイッチング用ＴＦＴ（例えば図２で示したスイッチング用ＴＦＴ９０２）とが同一基板上に形成される。このため、第１の実施形態において説明した内容は本実施形態においても適用できる。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００６１】
まず、図５（Ａ）の断面図に示すように、基板１０上にタングステン膜をスパッタリング法により形成する。タングステン膜の厚さは、例えば１５０ｎｍである。次いで、タングステン膜上にレジストパターンを形成し、このレジストパターンを用いてタングステン膜を選択的にエッチングする。これにより、基板１０上には駆動用トランジスタのゲート電極１１ａ、及びスイッチング用トランジスタのゲート電極１１ｂが形成される。その後、レジストパターンを除去する。
【００６２】
次いで、図５（Ｂ）の断面図に示すように、ゲート電極１１ａ，１１ｂ上及び基板１０上に、ゲート絶縁膜１２を、スパッタリング法又はＣＶＤ法により形成する。ゲート絶縁膜１２の厚さは例えば１００ｎｍである。基板１０としてフレキシブル基板又はプラスチック基板を用いる場合、成膜温度を基板１０の耐熱温度より低くする必要があるため、スパッタリング法を用いるのが好ましい。ただし、成膜温度を基板１０の耐熱温度より低くできる場合は、ＣＶＤ法を用いることもできる。
【００６３】
次いで、図５（Ｃ）の断面図に示すように、ゲート絶縁膜１２上にレジストパターンを形成し、このレジストパターンをマスクとしてゲート絶縁膜１２を選択的にエッチングする。これにより、ゲート絶縁膜１２には、ゲート電極１１ａ上に位置する接続孔３０が形成される。その後、レジストパターンを除去する。
【００６４】
次いで、ゲート絶縁膜１２上に半導体膜を形成する。この半導体膜の厚さは、例えば１００ｎｍである。半導体膜は、例えばＺｎＯ膜であるが、ポリシリコン膜又はアモルファスシリコン膜であってもよい。半導体膜がＺｎＯ膜である場合、半導体膜はスパッタリング法により形成される。この場合、成膜温度が低いため、基板１０としてフレキシブル基板又はプラスチック基板を用いることができる。
【００６５】
次いで、半導体膜上にレジストパターンを形成し、半導体膜を選択的にエッチングする。半導体膜がＺｎＯ膜である場合、半導体膜は例えばフッ酸水溶液を用いたウェットエッチングによりエッチングされる。これにより、ゲート絶縁膜１２上には、駆動用トランジスタとなる島状の半導体膜１３ａ、スイッチング用トランジスタとなる島状の半導体膜１３ｂ、及び島状の半導体膜１３ｃが形成される。半導体膜１３ｂは、接続孔３０を介してゲート電極１１ａに電気的に接続している。半導体膜１３ｃは、ゲート電極１１ａ及びゲート絶縁膜１２と共に、容量素子２３を構成する。なお、半導体膜１３ｃは、本図に図示していない部分で半導体膜１３ａに繋がっている。その後、レジストパターンを除去する。
【００６６】
次いで、図５（Ｄ）の断面図に示すように、半導体膜１３ａ〜１３ｃそれぞれ上及びゲート絶縁膜１２上に第１層間絶縁膜１４を、例えばスパッタリング法により形成する。第１層間絶縁膜１４は例えば酸化シリコン膜であり、その厚さは例えば５００ｎｍである。次いで、第１層間絶縁膜１４上にレジストパターンを形成し、このレジストパターンをマスクとして第１層間絶縁膜１４を選択的にエッチングする。これにより、第１層間絶縁膜１４には、半導体膜１３ｂ上に位置する接続孔３１、及び半導体膜１３ｃ上に位置する接続孔３２（図６に示す）が形成される。その後、レジストパターンを除去する。
【００６７】
次いで、第１層間絶縁膜１４上に導電膜をスパッタリング法により形成する。導電膜は例えばＡｌ−Ｔｉ合金であるが、この場合スパッタリングターゲットとしてＡｌ−Ｔｉ合金ターゲットが用いられる。導電膜の厚さは例えば２００ｎｍである。次いで、導電膜上にレジストパターンを形成し、このレジストパターンをマスクとして導電膜を選択的にエッチングする。これにより、信号線１５及び電源線２２（図６に示す）が形成される。信号線１５は接続孔３１を介して半導体膜１３ｂに電気的に接続し、電源線２２は接続孔３２を介して半導体膜１３ａ，１３ｃに電気的に接続する。その後、レジストパターンを除去する。
【００６８】
このようにして、発光素子を制御するスイッチング用ＴＦＴ及び駆動用ＴＦＴが形成される。これらのＴＦＴはボトムゲート型のＴＦＴであるが、トップゲート型のＴＦＴであってもよい。
【００６９】
ここで、図６の平面図を用いて、スイッチング用ＴＦＴ２４及び駆動用ＴＦＴ２５の構成を説明する。スイッチング用ＴＦＴ２４は、ゲート電極１１ｂ、ゲート絶縁膜１２（本図では図示を省略）及び半導体膜１３ｂで構成されている。半導体膜１３ｂは、複数の接続孔３１を介して信号線１５に接続しており、かつ複数の接続孔３０を介してゲート電極１１ａに接続している。駆動用ＴＦＴ２５はゲート電極１１ａ、ゲート絶縁膜１２及び半導体膜１３ａで構成されている。半導体膜１３ａは半導体膜１３ｃに繋がっている。半導体膜１３ｃは、複数の接続孔３２を介して電源線２２に電気的に接続している。このように、半導体膜１３ａは、半導体膜１３ｃを介して電源線２２に電気的に接続している。なお、信号線１５及び電源線２２は互いに平行かつ並んでおり、ゲート電極１１ｂは信号線１５及び電源線２２に直交している。
【００７０】
半導体膜１３ｃの一部は、ゲート絶縁膜１２を介してゲート電極１１ａの一部と重なっており、容量素子２３として機能する。容量素子２３は、電源線２２とゲート電極１１ａに電気的に接続する容量として機能する。
【００７１】
次いで、図７（Ａ）に示すように、信号線１５上、電源線２２（図６に示す）上、及び第１層間絶縁膜１４上に、絶縁膜１６を、例えばスパッタリング法により形成する、絶縁膜１６は例えば酸化シリコン膜であり、その厚さは例えば１０００ｎｍ以上１５００ｎｍ以下である。次いで、絶縁膜１６にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして絶縁膜１６をエッチングする。これにより、絶縁膜１６には、半導体膜１３ａの上方に位置する凹部１６ｂが形成される。凹部１６ｂは、第１の実施形態における開口部１６ａの代わりになるものであり、その深さは例えば６００ｎｍ以上１０００ｎｍ以下である。その後、レジストパターンを除去する。
【００７２】
次いで、凹部１６ｂ内及び絶縁膜１６上にレジストパターンを形成し、このレジストパターンをマスクとして、絶縁膜１６及び第１層間絶縁膜１４をエッチングする。これにより、凹部１６ｂの底面に位置する絶縁膜１６及び第１層間絶縁膜１４には、半導体膜１３ａ上に位置する接続孔３３が形成される。その後、レジストパターンを除去する。
【００７３】
次いで、図７（Ｂ）に示すように、凹部１６ｂ内に下部電極１７を形成する。下部電極１７の形成方法は第１の実施形態と同様である。なお、下部電極１７を形成するときに、下部電極１７の一部が接続孔３３内に埋め込まれるため、下部電極１７は接続孔３３を介して半導体膜１３ａに電気的に接続する。
【００７４】
その後、ｐ型半導体層１８、発光層１９、ｎ型半導体層２０、及び上部電極２１を形成する。これらの形成方法は第１の実施形態と同様である。
【００７５】
次いで、図８に示すように、ｐ型半導体層１８、発光層１９、ｎ型半導体層２０、及び上部電極２１を選択的に除去する。これらの除去方法は第１の実施形態と同様である。
【００７６】
以上、第５の実施形態によれば、第１の実施形態と同様に、発光素子の発光効率を高くすることができる。また、ＴＦＴを構成する半導体膜１３ａ，１３ｂを、スパッタリング法で形成されるＺｎＯにしたため、基板１０に加わる熱負荷を小さくすることができる。このため、基板１０としてフレキシブル基板又はプラスチック基板を用いることができる。基板１０としてフレキシブル基板を用いた場合、シートディスプレイを実現できる。また、基板１０としてプラスチック基板を用いた場合、プラスチック基板はガラス基板と比較して安価かつ軽量であるため、半導体装置の製造コストを低くすることができ、かつ半導体装置を軽量化することができる。
【００７７】
また、駆動用ＴＦＴ２５の半導体膜１３ａ、及びスイッチング用ＴＦＴ２４の半導体膜１３ｂは、それぞれＺｎＯで形成されているが、ＺｎＯのバンドギャップは３．４ｅＶと高い。従って、Ｓｉ系（バンドギャップが１．１ｅＶ）のＴＦＴとは異なり、可視光が照射されても駆動用ＴＦＴ２５及びスイッチング用ＴＦＴ２４には、キャリアの光励起に起因した誤動作が生じない。
【００７８】
また、Ｚｎは地殻中に多く含まれ（７０ｍｇ／ｋｇ）、入手が容易で安価であるため、ＴＦＴ及び発光素子の双方にＺｎＯを用いることにより、半導体装置の材料コストを低くすることができる。
【００７９】
なお、基板１０として耐熱性がある基板を用いる場合は、半導体膜１３ａ，１３ｂとしてポリシリコン膜又はアモルファスシリコン膜を用いることができる。また、半導体膜１３ａ，１３ｂとしてはペンタセン及びオリゴチオフェンなどの有機半導体膜を用いることもできる。
【００８０】
また、ＺｎＯは全透過率が９０％以上と高いため、ゲート電極１１ａ，１１ｂ、信号線１５及び電源線２２を透明導電体（例えばＩＴＯ、ＧＺＯ（Ｇａを導入したＺｎＯ）、又はＡＺＯ（Ａｌを導入したＺｎＯ））で形成することにより、半導体装置を透明にすることができる。この場合、透明ディスプレイを実現できる。
【００８１】
また、発光素子の構造を、第３の実施形態で示した構造にしてもよい。
【００８２】
（第６の実施形態）
図９は、第６の実施形態に係る表示装置の回路構成を説明する為の回路図であり、図１０は各画素が有する蛍光フィルムの色の配列を説明する為の平面図である。この表示装置は、マトリックス状に配置された複数の画素を有する。各画素は、図９に示すように第２の実施形態と同様の構成を有する回路９１０を有し、かつ図１０に示すように回路９１０内の発光素子９０４の上方に蛍光フィルム９１２ｒ，９１２ｇ，９１２ｂのいずれかを配置したものである。このため、第２の実施形態で説明した内容は本実施形態においても適用できる。各画素の具体的な構造は、例えば第５の実施形態で説明した構成と同様である。
【００８３】
本実施形態において発光素子９０４は紫外光を発光し、蛍光フィルムは発光素子９０４が発光した紫外光を吸光して赤色、緑色、又は青色の光を発光する。以下、第２の実施形態と同様の構成については同一の符号を付し、説明を省略する。また、本実施形態に係る表示装置は、例えば第３の実施形態において説明した方法により、蛍光フィルム９１２ｒ，９１２ｇ，９１２ｂ以外の構成が製造される。その後、蛍光フィルム９１２ｒ，９１２ｇ，９１２ｂを所定の位置に配置すればよい。
【００８４】
なお、蛍光フィルム９１２ｒは赤色の光を発光するフィルムであり、例えばＹ２Ｏ２Ｓ：Ｅｕ３＋、Ｌａ２Ｏ２Ｓ：Ｅｕ３＋、Ｌｉ（Ｅｕ，Ｓｍ）Ｗ２Ｏ８、又はＢａ３ＭｇＳｉ２Ｏ８：Ｅｕ２＋，Ｍｎ２＋を用いることができる。また、蛍光フィルム９１２ｇは緑色の光を発光するフィルムであり、ＺｎＳ：Ｃｕ，Ａｌ、ＢａＭｇＡｌ１０Ｏ１７：Ｅｕ２＋，Ｍｎ２＋、又はＳｒＧａ２Ｓ４：Ｅｕ２＋を用いることができる。また、蛍光フィルム９１２ｂは青色の光を発光するフィルムであり、（Ｓｒ，Ｃａ，Ｂａ，Ｍｇ）１０（ＰＯ４）６Ｃｌ２：Ｅｕ２＋、又は（Ｂａ，Ｓｒ）ＭｇＡｌ１０Ｏ１７：Ｅｕ２＋を用いることができる。
【００８５】
また、発光素子９０４は、例えば第１の実施形態と同様の構成であるが、第３の実施形態と同様の構成であってもよい。また、赤、青、緑の配列、すなわち蛍光フィルム９１２ｒ，９１２ｇ，９１２ｂの配列は、図１０に示した例に限定されるものではなく、他の配列であってもよい。
【００８６】
本実施形態によれば、発光素子９０４が発光する光が効率よく上面から射出されるため、消費電力を抑えたまま表示装置を明るくすることができる。また、発光素子９０４、スイッチング用ＴＦＴ９０２及び駆動用ＴＦＴ９０１をＺｎＯで形成した場合、製造時に基板に加わる温度を低くすることができるため、基板としてフレキシブル基板又はプラスチック基板を用いることができる。前者の場合、シートディスプレイを実現でき、後者の場合、表示装置の製造コストを安価にすることができる。
【００８７】
また、蛍光フィルム９１２ｒ，９１２ｇ，９１２ｂが紫外光を吸光して赤色、緑色、又は青色の光を発光するため、白色発光ダイオード又は白色ＥＬ素子等の白色光源上にカラーフィルターを設ける場合と比べて赤色、緑色、及び青色の発光効率が高い。また、無機材料で形成された発光素子９０４が発光源であるため、有機ＥＬを用いた表示装置と比較して長寿命であり、かつ信頼性が高い。
【００８８】
また、有機ＥＬを用いた表示装置は、各色を発光する発光層を形成する必要があるが、本実施形態において発光層は一種類の材料で形成される。従って、有機ＥＬを用いる場合と比較して製造コストを低くすることができる。
【００８９】
また、本実施形態のように各画素にＴＦＴを設けると低電圧駆動ができるため、画素密度が増えた場合に有利である。
【００９０】
なお、本実施形態では、各画素にＴＦＴが設けられるアクティブマトリクス型の表示装置について説明したが、パッシブマトリクス型の発光装置としてもよい。パッシブマトリクス型の表示装置は、各画素にＴＦＴが設けられていないため、高開口率にすることができる。発光した光が発光積層体の両側に射出する表示装置の場合、パッシブマトリクス型にすると透過率が高まる。
【００９１】
（第７の実施形態）
図１１（Ａ）は第７の実施形態に係るパネルの上面図であり、図１１（Ｂ）は図１１（Ａ）のＡ−Ａ´断面図である。このパネルは中央に、複数の画素がマトリックス状に配置された画素部４００２を有している。画素部４００２が有する各画素の構成は、例えば第６の実施形態が有する表示装置の画素と同様であり、各画素が有する発光素子４０１１の構成は、例えば第１又は第３の実施形態で示した発光素子と同様である。また、各画素は、第４の実施形態で示したように複数の発光素子４０１１を有していてもよい。なお、画素を駆動する回路の構成は、第２の実施形態で示した回路と同様である。
【００９２】
発光素子４０１１は、層間絶縁膜４００７に覆われている。層間絶縁膜４００７上には透明電極４００６が形成されている。透明電極４００６は、層間絶縁膜４００７に形成された接続孔を介して、発光素子４０１１の上部電極に電気的に接続している。また、透明電極４００６上には蛍光フィルム４０１２が配置されている。蛍光フィルム４０１２上には対向基板４０１３が配置されている。
【００９３】
なお、層間絶縁膜４００７としては酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜を用いることができる。また、対向基板４０１３としてはガラス基板を用いることができる。また、透明電極４００６としてはＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：インジウム錫酸化物）、ＩＴＳＯ（酸化シリコンを含むインジウム錫合金）、ＩＺＯ（酸化インジウム酸化亜鉛：Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＧＺＯ（Ｇａを導入したＺｎＯ）、又はＡＺＯ（Ａｌを導入したＺｎＯ）を用いることができる。
【００９４】
また、基板４００１には、画素部４００２と、画素部４００２の周囲に位置する信号線駆動回路４００３及び走査線駆動回路４００４が設けられている。画素部４００２、信号線駆動回路４００３、及び走査線駆動回路４００４は、それぞれＴＦＴを複数有している。図１１（Ｂ）では、画素部４００２が有するＴＦＴ４０１０と、信号線駆動回路４００３が有するＴＦＴ４００８が図示されている。なお、本図ではトップゲート型のＴＦＴを図示しているが、ボトムゲート型のＴＦＴ（第５の実施形態に例示）としてもよい。なお、ＴＦＴ４０１０のソース又はドレインは、発光素子４０１１の下部電極に電気的に接続している。
【００９５】
また、パネルには引き回し配線４０１４が設けられている。引き回し配線４０１４は、信号線駆動回路４００３及び走査線駆動回路４００４に、信号又は電源電圧を供給するための配線である。引き回し配線４０１４は、引き回し配線４０１５ａ，４０１５ｂを介して、基板４００１の周辺部に位置する接続端子４０１６に接続している。接続端子４０１６は、ＦＰＣ（フレキシブルプリントサーキット）４０１８が有する端子と異方性導電膜４０１９を介して電気的に接続している。
【００９６】
本実施形態によれば、第６の実施形態と同様の効果、例えば発光効率が高いという効果を得ることができる。
【００９７】
なお、信号線駆動回路４００３は基板４００１上に形成されていなくてもよい。この場合、スイッチング機能を有するＴＦＴが基板４００１上に形成され、このＴＦＴに接続するＩＣがＦＰＣ等を用いてパネルに実装される構成（モジュール）になる。なお、このＩＣは、ＴＦＴにビデオ信号を入力し、かつＴＦＴを制御する機能を有している。
【００９８】
（第８の実施形態）
図１２の各図及び図１３のそれぞれは、第８の実施形態に係るパネル又はモジュールの回路構成を説明する為の回路図である。これらの図は、第７の実施形態で示したパネル又はモジュールの回路構成の変形例を示すものである。発光素子１４０５は、第７の実施形態における発光素子４０１１に相当する。また、スイッチング用ＴＦＴ１４０１、駆動用ＴＦＴ１４０４、及び容量素子１４０２は、それぞれ第２の実施形態におけるスイッチング用ＴＦＴ９０２、駆動用ＴＦＴ９０１、及び容量素子９０３に相当する。従って、第２の実施形態で説明した内容は本実施形態においても適用可能である。
【００９９】
スイッチング用ＴＦＴ１４０１は画素に対するビデオ信号の入力を制御するＴＦＴであり、スイッチング用ＴＦＴ１４０１がオンになると、画素内にビデオ信号が入力される。すると、入力されたビデオ信号の電圧が容量素子１４０２に保持される。なお、ビデオ信号の電圧を保持する容量がゲート容量等で十分な場合には、容量素子１４０２を設けなくてもよい。
【０１００】
図１２（Ａ）に示す回路は、列方向に信号線１４１０及び電源線１４１１，１４１２が延伸しており、行方向に走査線１４１４が延伸している。また、駆動用ＴＦＴ１４０４と発光素子１４０５の間に電流制御用ＴＦＴ１４０３が直列に接続されている。電流制御用ＴＦＴ１４０３のゲート電極は電源線１４１２に電気的に接続されている。
【０１０１】
図１２（Ｂ）に示す回路は、電源線１４１２が行方向に延伸している点を除いて、図１２（Ａ）に示す回路と同様の構成である。つまり、図１２（Ｂ）は、図１２（Ａ）の等価回路図である。しかし、電源線１４１２が列方向に延伸する場合（図１２（Ａ）の場合）と行方向に延伸する場合（図１２（Ｂ）の場合）とでは、電源線１４１２は互いに異なる層に設けられる。ここでは、電源線１４１２が異なる層に配置されていることを示すために、図１２（Ａ），（Ｂ）に分けて記載している。
【０１０２】
図１２（Ａ），（Ｂ）に示す回路の特徴として、画素内で駆動用ＴＦＴ１４０４と電流制御用ＴＦＴ１４０３が直列に接続されていることがある。電流制御用ＴＦＴ１４０３は飽和領域で動作し、発光素子１４０５に流れる電流値を制御する機能を有している。電流制御用ＴＦＴ１４０３のチャネル幅（Ｗ１）に対するチャネル長（Ｌ１）の比率（Ｌ１／Ｗ１）は、駆動用ＴＦＴ１４０４のチャネル幅（Ｗ２）に対するチャネル長（Ｌ２）の比率（Ｌ２／Ｗ２）の５０００倍以上６０００倍以下にするのが好ましい。
【０１０３】
これら２つのＴＦＴ１４０３，１４０４は、同一の導電型（例えばｎチャネル型ＴＦＴ）を有しているのが製造工程上好ましい。また駆動用ＴＦＴ１４０４はエンハンスト型ＴＦＴのみではなく、ディプレション型ＴＦＴも適用可能である。なぜならば、電流制御用ＴＦＴ１４０３が飽和領域で動作するために、駆動用ＴＦＴ１４０４のＶｇｓの細かな変動は発光素子１４０５に流れる電流値に影響を及ぼさないためである。すなわち、発光素子１４０５の電流値は飽和領域で動作する電流制御用ＴＦＴ１４０３により決定される。このような構成にすると、ＴＦＴの特性ばらつきに起因した発光特性のばらつきを抑制することができる。なお、第４の実施形態で示したように各画素を複数の発光素子で形成するようにすると、画素間の発光ばらつきを更に抑制できるため、パネルの画質と信頼性を更に向上させることができる。
【０１０４】
図１２（Ｃ）に示す回路は、ＴＦＴ１４０６及び走査線１４１５が追加されている点を除いて、図１２（Ａ）に示した回路と同様の構成である。また図１２（Ｄ）に示す回路は、ＴＦＴ１４０６及び走査線１４１５が追加されている点を除いて、図１２（Ｂ）に示した回路と同様の構成である。走査線１４１５は行方向に延伸している。
【０１０５】
ＴＦＴ１４０６は、容量素子１４０２と並列に設けられている。またＴＦＴ１４０６は、ゲート電極が走査線１４１５に電気的に接続しており、走査線１４１５によりオンオフが制御される。ＴＦＴ１４０６がオンになると、容量素子１４０２に保持された電荷が放電し、駆動用ＴＦＴ１４０４がオフになる。すなわちＴＦＴ１４０６を設けることにより、発光素子１４０５に電流が流れない状態を強制的に作ることができる。このため、ＴＦＴ１４０６を消去ＴＦＴと呼ぶことができる。
【０１０６】
このように図１２（Ｃ），（Ｄ）に示す回路では、全ての画素に対する信号の書き込みを待つことなく、書き込み期間の開始と同時又は直後に点灯期間を開始することができるため、デューティー比を向上させることができる。
【０１０７】
図１２（Ｅ）に示す回路は、電源線１４１２及び電流制御用ＴＦＴ１４０３が設けられていない点を除いて、図１２（Ｃ），（Ｄ）に示した回路と同様の構成である。このようにしても、図１２（Ｃ），（Ｄ）に示した回路と同様にデューティー比を向上させることができる。
【０１０８】
図１３に示す回路は、画素部１５００にスイッチング用ＴＦＴ１４０１、容量素子１４０２、駆動用ＴＦＴ１４０４、及び発光素子１４０５が設けられている。信号線１４１０にはダイオード１５６１，１５６２が接続されている。ダイオード１５６１，１５６２は、例えばスイッチング用ＴＦＴ１４０１及び駆動用ＴＦＴ１４０４と同一工程で形成され、ゲート電極、半導体層、ソース電極及びドレイン電極等を有する。ダイオード１５６１，１５６２は、ゲート電極と、ドレイン電極又はソース電極とが互いに電気的に接続することにより、ダイオードとして動作する。
【０１０９】
ダイオード１５６１は、ゲート電極並びにドレイン電極及びソース電極の一方が共通電位線１５５４に電気的に接続しており、ドレイン電極及びソース電極の他方が信号線１４１０に接続している。ダイオード１５６２は、ゲート電極並びにドレイン電極及びソース電極の一方が信号線１４１０に電気的に接続しており、ドレイン電極及びソース電極の他方が共通電位線１５５５に接続している。共通電位線１５５４，１５５５はゲート電極と同じレイヤーに配置されており、ゲート電極と同一工程で形成されている。このため、ダイオード１５６１，１５６２のソース電極又はドレイン電極と共通電位線を接続するためには、ゲート絶縁膜に接続孔を形成する必要がある。
【０１１０】
また、走査線１４１４にもダイオード及び共通電位線が形成されているが、これらの構成は、ダイオード１５６１，１５６２及び共通電位線１５５４，１５５５と同様の構成である。
【０１１１】
図１３に示す回路によれば、保護ダイオードを各ＴＦＴと同一工程で形成することができる。なお、保護ダイオードを形成する位置はこれに限定されず、駆動回路と画素の間に形成することもできる。
【０１１２】
（第９の実施形態）
第９の実施形態に係る電子機器について、図１４及び図１５を参照しつつ説明する。この電子機器は、第６〜第８のいずれかの実施形態で説明した表示装置又はパネルを有している。この電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１４及び図１５に示す。
【０１１３】
図１４（Ａ）はテレビ受像器又はパーソナルコンピュータのモニターである。筺体３００１、表示部３００３、スピーカー部３００４等を含む。表示部３００３にはアクティブマトリクス型の表示装置が設けられている。表示装置には、第６〜第８の実施形態で説明した表示装置又はパネルが用いられている。表示装置又はパネルが有する発光素子は、蛍光フィルムを介してＲ（赤）、Ｇ（緑）、又はＢ（青）に発色しているため、カラーフィルターを用いる場合と比較して発光効率が高い。また、発光素子に無機半導体が用いられているため、有機ＥＬを用いた場合と比較して長寿命である。なお、第４の実施形態で示したように画素ごとに発光素子を複数有する構成にすると、画素間の発光ばらつきが抑制されるため表示斑が小さくなり、画質と信頼性の高いテレビ又はモニターを得ることができる。
【０１１４】
図１４（Ｂ）は携帯電話機であり、本体３１０１、筐体３１０２、表示部３１０３、音声入力部３１０４、音声出力部３１０５、操作キー３１０６、アンテナ３１０８等を含む。表示部３１０３には、アクティブマトリクス型の表示装置が設けられている。この表示装置には、第６〜第８の実施形態で説明した表示装置又はパネルが用いられている。表示装置又はパネルが有する発光素子は、蛍光フィルムを介してＲ、Ｇ、又はＢに発色しているため、カラーフィルターを用いる場合と比較して発光効率が高い。また、発光素子に無機半導体が用いられているため、有機ＥＬを用いた場合と比較して長寿命である。なお、第４の実施形態で示したように画素ごとに発光素子を複数有する構成にすると、画素間の発光ばらつきが抑制されるため表示斑が小さくなり、画質と信頼性の高い携帯電話機を得ることができる。
【０１１５】
図１４（Ｃ）はコンピュータである。本体３２０１には、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス３２０６等が設けられている。また、本体３２０１には、表示部３２０３を有する筐体３２０２が取り付けられている。表示部３２０３には、アクティブマトリクス型の表示装置が設けられている。この表示装置には、第６〜第８の実施形態で説明した表示装置又はパネルが用いられている。表示装置又はパネルが有する発光素子は、蛍光フィルムを介してＲ、Ｇ、又はＢに発色しているため、カラーフィルターを用いる場合と比較して発光効率が高い。また、発光素子に無機半導体が用いられているため、有機ＥＬを用いた場合と比較して長寿命である。なお、第４の実施形態で示したように画素ごとに発光素子を複数有する構成にすると、画素間の発光ばらつきが抑制されるため表示斑が小さくなり、画質と信頼性の高いコンピュータを得ることができる。
【０１１６】
図１４（Ｄ）はモバイルコンピュータであり、本体３３０１、表示部３３０２、スイッチ３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。表示部３３０２にはアクティブマトリクス型の表示装置が設けられている。この表示装置には、第６〜第８の実施形態で説明した表示装置又はパネルが用いられている。表示装置又はパネルが有する発光素子は、蛍光フィルムを介してＲ、Ｇ、又はＢに発色しているため、カラーフィルターを用いる場合と比較して発光効率が高い。また、発光素子に無機半導体が用いられているため、有機ＥＬを用いた場合と比較して長寿命である。なお、第４の実施形態で示したように画素ごとに発光素子を複数有する構成にすると、画素間の発光ばらつきが抑制されるため表示斑が小さくなり、画質と信頼性の高いモバイルコンピュータを得ることができる。
【０１１７】
図１４（Ｅ）は携帯型のゲーム機であり、筐体３４０１、表示部３４０２、スピーカー部３４０３、操作キー３４０４、記録媒体挿入部３４０５等を含む。表示部３４０２にはアクティブマトリクス型の表示装置が設けられている。この表示装置には、第６〜第８の実施形態で説明した表示装置又はパネルが用いられている。表示装置又はパネルが有する発光素子は、蛍光フィルムを介してＲ、Ｇ、又はＢに発色しているため、カラーフィルターを用いる場合と比較して発光効率が高い。また、発光素子に無機半導体が用いられているため、有機ＥＬを用いた場合と比較して長寿命である。なお、第４の実施形態で示したように画素ごとに発光素子を複数有する構成にすると、画素間の発光ばらつきが抑制されるため表示斑が小さくなり、画質と信頼性の高い携帯型のゲーム機を得ることができる。
【０１１８】
図１５はペーパーディスプレイであり、本体３１１０、画素部３１１１、ドライバＩＣ３１１２、受信装置３１１３、フィルムバッテリー３１１４等を含む。受信装置３１１３では図１４（Ｂ）に示した携帯通信端末が有する赤外線通信ポート（図示せず）からの信号を受信することができる。画素部３１１１にはアクティブマトリクス型の表示装置が設けられている。この表示装置には、第６〜第８の実施形態で説明した表示装置又はパネルが用いられている。表示装置又はパネルが有する発光素子は、蛍光フィルムを介してＲ、Ｇ、又はＢに発色しているため、カラーフィルターを用いる場合と比較して発光効率が高い。また、発光素子に無機半導体が用いられているため、有機ＥＬを用いた場合と比較して長寿命である。なお、第４の実施形態で示したように画素ごとに発光素子を複数有する構成にすると、画素間の発光ばらつきが抑制されるため表示斑が小さくなり、画質と信頼性の高いペーパーディスプレイを得ることができる。
【０１１９】
このように本発明の適用範囲はきわめて広く、あらゆる分野の電子機器に用いることが可能である。
【０１２０】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【０１２１】
【図１】（Ａ）は第１の実施形態に係る発光素子の構成を説明する為の断面図、（Ｂ）は平面図。
【図２】第２の実施形態に係る発光素子の駆動回路の構成を説明する為の回路図。
【図３】（Ａ）は第３の実施形態に係る発光素子の構成を説明する為の断面図、（Ｂ）は平面図。
【図４】第４の実施形態に係る表示装置が有する画素４２の構成を説明する為の斜視概略図。
【図５】第５の実施形態に係る半導体装置の製造方法を説明する為の図。
【図６】第５の実施形態に係る半導体装置の製造方法を説明する為の図。
【図７】第５の実施形態に係る半導体装置の製造方法を説明する為の図。
【図８】第５の実施形態に係る半導体装置の製造方法を説明する為の図。
【図９】第６の実施形態に係る表示装置の回路構成を説明する為の回路図。
【図１０】各画素が有する蛍光フィルムの色の配列を説明する為の平面図。
【図１１】（Ａ）は第７の実施形態に係るパネルの上面図、（Ｂ）は（Ａ）のＡ−Ａ´断面図。
【図１２】第８の実施形態に係るパネル又はモジュールの回路構成を説明する為の回路図。
【図１３】第８の実施形態に係るパネル又はモジュールの回路構成を説明する為の回路図。
【図１４】第９の実施形態に係る電子機器の構成を説明する為の斜視図。
【図１５】第９の実施形態に係る電子機器の構成を説明する為の斜視図。
【図１６】従来の発光素子の構成を説明する為の断面図。
【符号の説明】
【０１２２】
１０…基板、１６…絶縁層、１６ａ…開口部、１６ｂ…溝、１７…下部電極、１７ａ…第
１の凹部、１８…ｐ型半導体層、１８ａ…第２の凹部、１９…発光層、１９ａ…第３の凹
部、２０…ｎ型半導体層、２０ａ…第４の凹部、２１…上部電極
【特許請求の範囲】
【請求項１】
絶縁膜に形成された第１の凹部又は開口部と、
前記第１の凹部又は開口部の周囲に位置する前記絶縁膜上、並びに前記第１の凹部又は開口部の底面及び側面に形成され、前記第１の凹部内又は開口部内に位置する第２の凹部を有する第１の電極と、
前記第１の電極上に形成され、前記第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、
前記第１導電型の半導体層上に形成され、前記第３の凹部内に位置する第４の凹部を有する発光層と、
前記発光層上に形成され、前記第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、
前記第５の凹部の底面及び側面を構成する前記第２導電型の半導体層上に形成された第２の電極と、
を具備する半導体装置。
【請求項２】
前記第２導電型の半導体層のバンドギャップは前記発光層のバンドギャップ以下であり、
前記第２導電型の半導体層の厚さは前記発光層の厚さより薄い請求項１に記載の半導体装置。
【請求項３】
絶縁膜に形成された第１の凹部又は開口部と、
前記第１の凹部又は開口部の底面及び側面に形成され、該第１の凹部又は開口部内に位置する第２の凹部を有する第１の電極と、
前記第１の電極上に形成され、前記第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、
前記第１導電型の半導体層上に形成され、前記第３の凹部内に位置する第４の凹部を有する発光層と、
前記発光層上に形成され、前記第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、
前記第５の凹部の底面及び側面を構成する前記第２導電型の半導体層上に形成された第２の電極と、
を具備し、前記絶縁膜の表面に対する前記発光層の端面の角度が９０°超２７０°未満である半導体装置。
【請求項４】
前記発光層は、バンドギャップが３ｅＶ以上の物質から構成されている請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記発光層を構成する物質は、ＺｎＯ、ＺｎＳ、ＧａＮ、ＳｉＣ、又はＭｇ１−ＸＺｎＸＯである請求項４に記載の半導体装置。
【請求項６】
前記第１導電型の半導体層を構成する物質、及び前記第２導電型の半導体層を構成する物質それぞれは、前記発光層を構成する物質よりバンドギャップが大きい請求項１、３〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記発光層の厚さは１０ｎｍ以下である請求項６に記載の半導体装置。
【請求項８】
前記発光層を構成する物質はＺｎＯであり、前記第１導電型の半導体層を構成する物質、及び前記第２導電型の半導体層を構成する物質は、不純物が導入されたＭｇ１−ＸＺｎＸＯである請求項６又は７に記載の半導体装置。
【請求項９】
前記第１の電極は、前記発光層が発光した光の反射率が９０％以上である請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
基板に形成された薄膜トランジスタと、
前記薄膜トランジスタの上又は上方に位置する絶縁膜と、
前記絶縁膜上に形成され、前記薄膜トランジスタによって発光が制御される発光素子と、
を具備し、
前記発光素子は、
前記絶縁膜に形成された第１の凹部又は開口部と、
前記第１の凹部又は開口部の周囲に位置する前記絶縁膜上、並びに前記第１の凹部又は開口部の底面及び側面に形成され、前記第１の凹部内又は開口部内に位置する第２の凹部を有する第１の電極と、
前記第１の電極上に形成され、前記第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、
前記第１導電型の半導体層上に形成され、前記第３の凹部内に位置する第４の凹部を有する発光層と、
前記発光層上に形成され、前記第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、
前記第５の凹部の底面及び側面を構成する前記第２導電型の半導体層上に形成された第２の電極と、
を具備する半導体装置。
【請求項１１】
基板に形成された薄膜トランジスタと、
前記薄膜トランジスタの上又は上方に位置する絶縁膜と、
前記絶縁膜上に形成され、前記薄膜トランジスタによって発光が制御される発光素子と、
を具備し、
前記発光素子は、
第１の凹部又は開口部の底面及び側面に形成され、該第１の凹部又は開口部内に位置する第２の凹部を有する第１の電極と、
前記第１の電極上に形成され、前記第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、
前記第１導電型の半導体層上に形成され、前記第３の凹部内に位置する第４の凹部を有する発光層と、
前記発光層上に形成され、前記第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、
前記第５の凹部の底面及び側面を構成する前記第２導電型の半導体層上に形成された第２の電極と、
を具備し、前記絶縁膜の表面に対する前記発光層の端面の角度が９０°超２７０°未満である半導体装置。
【請求項１２】
前記薄膜トランジスタは、
島状のＺｎＯ膜と、
前記ＺｎＯ膜に形成され、前記薄膜トランジスタのソース又はドレインとなる不純物領域と、
を具備する請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記基板はフレキシブル基板又はプラスチック基板である請求項１０〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
基板に形成された薄膜トランジスタと、
前記薄膜トランジスタの上又は上方に位置する絶縁膜と、
前記絶縁膜上に形成され、紫外光を発光し、前記薄膜トランジスタによって発光が制御される発光素子と、
前記発光素子の上又は上方に位置し、前記発光素子が発光した紫外光を吸光して可視光を発光する蛍光体と、
を具備し、
前記発光素子は、
前記絶縁膜に形成された第１の凹部又は開口部と、
前記第１の凹部又は開口部の周囲に位置する前記絶縁膜上、並びに前記第１の凹部又は開口部の底面及び側面に形成され、前記第１の凹部内又は開口部内に位置する第２の凹部を有する第１の電極と、
前記第１の電極上に形成され、前記第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、
前記第１導電型の半導体層上に形成され、前記第３の凹部内に位置する第４の凹部を有する発光層と、
前記発光層上に形成され、前記第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、
前記第５の凹部の底面及び側面を構成する前記第２導電型の半導体層上に形成された第２の電極と、
を有する表示装置。
【請求項１５】
基板に形成された薄膜トランジスタと、
前記薄膜トランジスタの上又は上方に位置する絶縁膜と、
前記絶縁膜上に形成され、紫外光を発光し、前記薄膜トランジスタによって発光が制御される発光素子と、
前記発光素子の上又は上方に位置し、前記発光素子が発光した紫外光を吸光して可視光を発光する蛍光体と、
を具備し、
前記発光素子は、
前記絶縁膜に形成された第１の凹部又は開口部と、
前記第１の凹部又は開口部の底面及び側面に形成され、該第１の凹部又は開口部内に位置する第２の凹部を有する第１の電極と、
前記第１の電極上に形成され、前記第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、
前記第１導電型の半導体層上に形成され、前記第３の凹部内に位置する第４の凹部を有する発光層と、
前記発光層上に形成され、前記第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、
前記第５の凹部の底面及び側面を構成する前記第２導電型の半導体層上に形成された第２の電極と、
を有し、前記絶縁膜の表面に対する前記発光層の端面の角度が９０°超２７０°未満である表示装置。
【請求項１６】
前記薄膜トランジスタは、
島状のＺｎＯ膜と、
前記ＺｎＯ膜に形成され、前記薄膜トランジスタのソース又はドレインとなる不純物領域と、
を具備する請求項１４又は１５に記載の表示装置。
【請求項１７】
前記基板はフレキシブル基板又はプラスチック基板である請求項１４〜１６のいずれか一項に記載の表示装置。
【請求項１８】
請求項１〜１３のいずれか一項に記載の半導体装置を具備する電子機器。
【請求項１９】
請求項１４〜１７のいずれか一項に記載の表示装置を具備する電子機器。
【請求項２０】
絶縁膜に第１の凹部又は開口部を形成し、
前記絶縁膜上並びに前記第１の凹部又は開口部の底面及び側面に第１の導電膜を形成することにより、前記第１の凹部内又は開口部内に位置する第２の凹部を形成し、
前記第１の導電膜上に第１導電型の半導体層を形成することにより、前記第２の凹部内に位置する第３の凹部を形成し、
前記第１導電型の半導体層上に発光層を形成することにより、前記第３の凹部内に位置する第４の凹部を形成し、
前記発光層上に第２導電型の半導体層を形成することにより、前記第４の凹部内に位置する第５の凹部を形成し、
前記第２導電型の半導体層上に第２の導電膜を形成し、
前記第１及び第２の導電膜、前記第１導電型の半導体層、前記第２導電型の半導体層、及び前記発光層のうち、前記絶縁膜上に位置する部分を選択的なエッチングにより除去する、半導体装置の製造方法。
【請求項２１】
絶縁膜に第１の凹部又は開口部を形成し、
前記絶縁膜上並びに前記第１の凹部又は開口部の底面及び側面に第１の導電膜を形成することにより、前記第１の凹部内又は開口部内に位置する第２の凹部を形成し、
前記第１の導電膜上に第１導電型の半導体層を形成することにより、前記第２の凹部内に位置する第３の凹部を形成し、
前記第１導電型の半導体層上に発光層を形成することにより、前記第３の凹部内に位置する第４の凹部を形成し、
前記発光層上に第２導電型の半導体層を形成することにより、前記第４の凹部内に位置する第５の凹部を形成し、
前記第２導電型の半導体層上に第２の導電膜を形成し、
前記第１及び第２の導電膜、前記第１導電型の半導体層、前記第２導電型の半導体層、及び前記発光層のうち、前記絶縁膜上に位置する部分を研磨又はエッチバックにより除去する、半導体装置の製造方法。
【請求項２２】
基板上に薄膜トランジスタを形成し、
前記薄膜トランジスタ上に絶縁膜を形成し、
前記絶縁膜に、前記薄膜トランジスタの上方に位置する第１の凹部を形成し、
前記第１の凹部の底面に、前記薄膜トランジスタのソース又はドレイン上に位置する接続孔を形成し、
前記絶縁膜上及び前記第１の凹部の底面及び側面に、前記接続孔を介して前記ソース又はドレインに電気的に接続する第１の導電膜を形成することにより、前記第１の凹部内に位置する第２の凹部を形成し、
前記第１の導電膜上に第１導電型の半導体層を形成することにより、前記第２の凹部内に位置する第３の凹部を形成し、
前記第１導電型の半導体層上に発光層を形成することにより、前記第３の凹部内に位置する第４の凹部を形成し、
前記発光層上に第２導電型の半導体層を形成することにより、前記第４の凹部内に位置する第５の凹部を形成し、
前記第２導電型の半導体層上に第２の導電膜を形成し、
前記第１及び第２の導電膜、前記第１導電型の半導体層、前記第２導電型の半導体層、及び前記発光層のうち、前記絶縁膜上に位置する部分を選択的なエッチングにより除去する、半導体装置の製造方法。
【請求項２３】
基板上に薄膜トランジスタを形成し、
前記薄膜トランジスタ上に絶縁膜を形成し、
前記絶縁膜に、前記薄膜トランジスタの上方に位置する第１の凹部を形成し、
前記第１の凹部の底面に、前記薄膜トランジスタのソース又はドレイン上に位置する接続孔を形成し、
前記絶縁膜上及び前記第１の凹部の底面及び側面に、前記接続孔を介して前記ソース又はドレインに電気的に接続する第１の導電膜を形成することにより、前記第１の凹部内に位置する第２の凹部を形成し、
前記第１の導電膜上に第１導電型の半導体層を形成することにより、前記第２の凹部内に位置する第３の凹部を形成し、
前記第１導電型の半導体層上に発光層を形成することにより、前記第３の凹部内に位置する第４の凹部を形成し、
前記発光層上に第２導電型の半導体層を形成することにより、前記第４の凹部内に位置する第５の凹部を形成し、
前記第２導電型の半導体層上に第２の導電膜を形成し、
前記第１及び第２の導電膜、前記第１導電型の半導体層、前記第２導電型の半導体層、及び前記発光層のうち、前記絶縁膜上に位置する部分を研磨又はエッチバックにより除去する、半導体装置の製造方法。
【請求項１】
絶縁膜に形成された第１の凹部又は開口部と、
前記第１の凹部又は開口部の周囲に位置する前記絶縁膜上、並びに前記第１の凹部又は開口部の底面及び側面に形成され、前記第１の凹部内又は開口部内に位置する第２の凹部を有する第１の電極と、
前記第１の電極上に形成され、前記第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、
前記第１導電型の半導体層上に形成され、前記第３の凹部内に位置する第４の凹部を有する発光層と、
前記発光層上に形成され、前記第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、
前記第５の凹部の底面及び側面を構成する前記第２導電型の半導体層上に形成された第２の電極と、
を具備する半導体装置。
【請求項２】
前記第２導電型の半導体層のバンドギャップは前記発光層のバンドギャップ以下であり、
前記第２導電型の半導体層の厚さは前記発光層の厚さより薄い請求項１に記載の半導体装置。
【請求項３】
絶縁膜に形成された第１の凹部又は開口部と、
前記第１の凹部又は開口部の底面及び側面に形成され、該第１の凹部又は開口部内に位置する第２の凹部を有する第１の電極と、
前記第１の電極上に形成され、前記第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、
前記第１導電型の半導体層上に形成され、前記第３の凹部内に位置する第４の凹部を有する発光層と、
前記発光層上に形成され、前記第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、
前記第５の凹部の底面及び側面を構成する前記第２導電型の半導体層上に形成された第２の電極と、
を具備し、前記絶縁膜の表面に対する前記発光層の端面の角度が９０°超２７０°未満である半導体装置。
【請求項４】
前記発光層は、バンドギャップが３ｅＶ以上の物質から構成されている請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記発光層を構成する物質は、ＺｎＯ、ＺｎＳ、ＧａＮ、ＳｉＣ、又はＭｇ１−ＸＺｎＸＯである請求項４に記載の半導体装置。
【請求項６】
前記第１導電型の半導体層を構成する物質、及び前記第２導電型の半導体層を構成する物質それぞれは、前記発光層を構成する物質よりバンドギャップが大きい請求項１、３〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記発光層の厚さは１０ｎｍ以下である請求項６に記載の半導体装置。
【請求項８】
前記発光層を構成する物質はＺｎＯであり、前記第１導電型の半導体層を構成する物質、及び前記第２導電型の半導体層を構成する物質は、不純物が導入されたＭｇ１−ＸＺｎＸＯである請求項６又は７に記載の半導体装置。
【請求項９】
前記第１の電極は、前記発光層が発光した光の反射率が９０％以上である請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
基板に形成された薄膜トランジスタと、
前記薄膜トランジスタの上又は上方に位置する絶縁膜と、
前記絶縁膜上に形成され、前記薄膜トランジスタによって発光が制御される発光素子と、
を具備し、
前記発光素子は、
前記絶縁膜に形成された第１の凹部又は開口部と、
前記第１の凹部又は開口部の周囲に位置する前記絶縁膜上、並びに前記第１の凹部又は開口部の底面及び側面に形成され、前記第１の凹部内又は開口部内に位置する第２の凹部を有する第１の電極と、
前記第１の電極上に形成され、前記第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、
前記第１導電型の半導体層上に形成され、前記第３の凹部内に位置する第４の凹部を有する発光層と、
前記発光層上に形成され、前記第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、
前記第５の凹部の底面及び側面を構成する前記第２導電型の半導体層上に形成された第２の電極と、
を具備する半導体装置。
【請求項１１】
基板に形成された薄膜トランジスタと、
前記薄膜トランジスタの上又は上方に位置する絶縁膜と、
前記絶縁膜上に形成され、前記薄膜トランジスタによって発光が制御される発光素子と、
を具備し、
前記発光素子は、
第１の凹部又は開口部の底面及び側面に形成され、該第１の凹部又は開口部内に位置する第２の凹部を有する第１の電極と、
前記第１の電極上に形成され、前記第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、
前記第１導電型の半導体層上に形成され、前記第３の凹部内に位置する第４の凹部を有する発光層と、
前記発光層上に形成され、前記第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、
前記第５の凹部の底面及び側面を構成する前記第２導電型の半導体層上に形成された第２の電極と、
を具備し、前記絶縁膜の表面に対する前記発光層の端面の角度が９０°超２７０°未満である半導体装置。
【請求項１２】
前記薄膜トランジスタは、
島状のＺｎＯ膜と、
前記ＺｎＯ膜に形成され、前記薄膜トランジスタのソース又はドレインとなる不純物領域と、
を具備する請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記基板はフレキシブル基板又はプラスチック基板である請求項１０〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
基板に形成された薄膜トランジスタと、
前記薄膜トランジスタの上又は上方に位置する絶縁膜と、
前記絶縁膜上に形成され、紫外光を発光し、前記薄膜トランジスタによって発光が制御される発光素子と、
前記発光素子の上又は上方に位置し、前記発光素子が発光した紫外光を吸光して可視光を発光する蛍光体と、
を具備し、
前記発光素子は、
前記絶縁膜に形成された第１の凹部又は開口部と、
前記第１の凹部又は開口部の周囲に位置する前記絶縁膜上、並びに前記第１の凹部又は開口部の底面及び側面に形成され、前記第１の凹部内又は開口部内に位置する第２の凹部を有する第１の電極と、
前記第１の電極上に形成され、前記第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、
前記第１導電型の半導体層上に形成され、前記第３の凹部内に位置する第４の凹部を有する発光層と、
前記発光層上に形成され、前記第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、
前記第５の凹部の底面及び側面を構成する前記第２導電型の半導体層上に形成された第２の電極と、
を有する表示装置。
【請求項１５】
基板に形成された薄膜トランジスタと、
前記薄膜トランジスタの上又は上方に位置する絶縁膜と、
前記絶縁膜上に形成され、紫外光を発光し、前記薄膜トランジスタによって発光が制御される発光素子と、
前記発光素子の上又は上方に位置し、前記発光素子が発光した紫外光を吸光して可視光を発光する蛍光体と、
を具備し、
前記発光素子は、
前記絶縁膜に形成された第１の凹部又は開口部と、
前記第１の凹部又は開口部の底面及び側面に形成され、該第１の凹部又は開口部内に位置する第２の凹部を有する第１の電極と、
前記第１の電極上に形成され、前記第２の凹部内に位置する第３の凹部を有する第１導電型の半導体層と、
前記第１導電型の半導体層上に形成され、前記第３の凹部内に位置する第４の凹部を有する発光層と、
前記発光層上に形成され、前記第４の凹部内に位置する第５の凹部を有する第２導電型の半導体層と、
前記第５の凹部の底面及び側面を構成する前記第２導電型の半導体層上に形成された第２の電極と、
を有し、前記絶縁膜の表面に対する前記発光層の端面の角度が９０°超２７０°未満である表示装置。
【請求項１６】
前記薄膜トランジスタは、
島状のＺｎＯ膜と、
前記ＺｎＯ膜に形成され、前記薄膜トランジスタのソース又はドレインとなる不純物領域と、
を具備する請求項１４又は１５に記載の表示装置。
【請求項１７】
前記基板はフレキシブル基板又はプラスチック基板である請求項１４〜１６のいずれか一項に記載の表示装置。
【請求項１８】
請求項１〜１３のいずれか一項に記載の半導体装置を具備する電子機器。
【請求項１９】
請求項１４〜１７のいずれか一項に記載の表示装置を具備する電子機器。
【請求項２０】
絶縁膜に第１の凹部又は開口部を形成し、
前記絶縁膜上並びに前記第１の凹部又は開口部の底面及び側面に第１の導電膜を形成することにより、前記第１の凹部内又は開口部内に位置する第２の凹部を形成し、
前記第１の導電膜上に第１導電型の半導体層を形成することにより、前記第２の凹部内に位置する第３の凹部を形成し、
前記第１導電型の半導体層上に発光層を形成することにより、前記第３の凹部内に位置する第４の凹部を形成し、
前記発光層上に第２導電型の半導体層を形成することにより、前記第４の凹部内に位置する第５の凹部を形成し、
前記第２導電型の半導体層上に第２の導電膜を形成し、
前記第１及び第２の導電膜、前記第１導電型の半導体層、前記第２導電型の半導体層、及び前記発光層のうち、前記絶縁膜上に位置する部分を選択的なエッチングにより除去する、半導体装置の製造方法。
【請求項２１】
絶縁膜に第１の凹部又は開口部を形成し、
前記絶縁膜上並びに前記第１の凹部又は開口部の底面及び側面に第１の導電膜を形成することにより、前記第１の凹部内又は開口部内に位置する第２の凹部を形成し、
前記第１の導電膜上に第１導電型の半導体層を形成することにより、前記第２の凹部内に位置する第３の凹部を形成し、
前記第１導電型の半導体層上に発光層を形成することにより、前記第３の凹部内に位置する第４の凹部を形成し、
前記発光層上に第２導電型の半導体層を形成することにより、前記第４の凹部内に位置する第５の凹部を形成し、
前記第２導電型の半導体層上に第２の導電膜を形成し、
前記第１及び第２の導電膜、前記第１導電型の半導体層、前記第２導電型の半導体層、及び前記発光層のうち、前記絶縁膜上に位置する部分を研磨又はエッチバックにより除去する、半導体装置の製造方法。
【請求項２２】
基板上に薄膜トランジスタを形成し、
前記薄膜トランジスタ上に絶縁膜を形成し、
前記絶縁膜に、前記薄膜トランジスタの上方に位置する第１の凹部を形成し、
前記第１の凹部の底面に、前記薄膜トランジスタのソース又はドレイン上に位置する接続孔を形成し、
前記絶縁膜上及び前記第１の凹部の底面及び側面に、前記接続孔を介して前記ソース又はドレインに電気的に接続する第１の導電膜を形成することにより、前記第１の凹部内に位置する第２の凹部を形成し、
前記第１の導電膜上に第１導電型の半導体層を形成することにより、前記第２の凹部内に位置する第３の凹部を形成し、
前記第１導電型の半導体層上に発光層を形成することにより、前記第３の凹部内に位置する第４の凹部を形成し、
前記発光層上に第２導電型の半導体層を形成することにより、前記第４の凹部内に位置する第５の凹部を形成し、
前記第２導電型の半導体層上に第２の導電膜を形成し、
前記第１及び第２の導電膜、前記第１導電型の半導体層、前記第２導電型の半導体層、及び前記発光層のうち、前記絶縁膜上に位置する部分を選択的なエッチングにより除去する、半導体装置の製造方法。
【請求項２３】
基板上に薄膜トランジスタを形成し、
前記薄膜トランジスタ上に絶縁膜を形成し、
前記絶縁膜に、前記薄膜トランジスタの上方に位置する第１の凹部を形成し、
前記第１の凹部の底面に、前記薄膜トランジスタのソース又はドレイン上に位置する接続孔を形成し、
前記絶縁膜上及び前記第１の凹部の底面及び側面に、前記接続孔を介して前記ソース又はドレインに電気的に接続する第１の導電膜を形成することにより、前記第１の凹部内に位置する第２の凹部を形成し、
前記第１の導電膜上に第１導電型の半導体層を形成することにより、前記第２の凹部内に位置する第３の凹部を形成し、
前記第１導電型の半導体層上に発光層を形成することにより、前記第３の凹部内に位置する第４の凹部を形成し、
前記発光層上に第２導電型の半導体層を形成することにより、前記第４の凹部内に位置する第５の凹部を形成し、
前記第２導電型の半導体層上に第２の導電膜を形成し、
前記第１及び第２の導電膜、前記第１導電型の半導体層、前記第２導電型の半導体層、及び前記発光層のうち、前記絶縁膜上に位置する部分を研磨又はエッチバックにより除去する、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２００７−１９４５９６（Ｐ２００７−１９４５９６Ａ）
【公開日】平成１９年８月２日（２００７．８．２）
【国際特許分類】
【出願番号】特願２００６−３３１８１４（Ｐ２００６−３３１８１４）
【出願日】平成１８年１２月８日（２００６．１２．８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成１９年８月２日（２００７．８．２）
【国際特許分類】
【出願日】平成１８年１２月８日（２００６．１２．８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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