半導体装置およびその製造方法
【課題】 ＳＯＩ型基板に形成される半導体装置において、寄生ＭＯＳトランジスタが抑制されたＭＯＳトランジスタを提供する。
【解決手段】 ＳＯＩ型基板にＬＯＣＯＳ法を用いて形成される半導体装置において、第一導電型のＭＯＳトランジスタのゲート電極となる多結晶シリコンを、シリコン活性層の厚さが減じるＬＯＣＯＳ分離端においては第一の導電型、シリコン活性層の厚さが一定であるチャネルとなる領域においては第二の導電型とした。
【解決手段】 ＳＯＩ型基板にＬＯＣＯＳ法を用いて形成される半導体装置において、第一導電型のＭＯＳトランジスタのゲート電極となる多結晶シリコンを、シリコン活性層の厚さが減じるＬＯＣＯＳ分離端においては第一の導電型、シリコン活性層の厚さが一定であるチャネルとなる領域においては第二の導電型とした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ(Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ)構造を有するＭＯＳ型電界効果トランジスタに関する。
【背景技術】
【０００２】
近年、インターネットの爆発的拡大や、マルチメディア情報化社会が本格化してきており、携帯型情報端末市場の成長も著しくなっている。このような情報機器やそれを構成するＬＳＩには更なる微細化、低消費電力性が求められており、これらの要求に応えられるデバイス技術としてＳＯＩデバイスが注目を浴びている。ＳＯＩ構造を有する半導体基板上にＭＯＳトランジスタを作製すると、従来のバルクＳｉデバイスに比べ、接合容量や配線容量など寄生容量の低減、低基板バイアス効果、短チャネル効果の抑制、完全素子分離、急峻なサブスレッショルド特性などの利点があり、ＬＳＩの低消費電力化及び高性能化に大きな効果を発揮することができる。
【０００３】
しかし、ＳＯＩ型ＭＯＳトランジスタにおける技術課題として、素子分離にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を適用するとシリコン活性
層がＬＯＣＯＳ分離端で薄膜化するため、しきい値電圧の低い寄生ＭＯＳトランジスタが形成され、Ｉｄ−Ｖｇ特性において瘤のような特性（以降この瘤をハンプとよぶ）を発生させる場合がある。図１３（ａ）に従来の半導体装置の構造を示す平面図、（ｂ）に（ａ）におけるＥ−Ｅ´方向に切断した断面図を示す。このハンプはＮＭＯＳで起こりやすくリーク電流の原因となる。
【０００４】
このハンプを防ぐための手段として例えば特許文献１に示すようなＬＯＣＯＳ分離端直下の基板、もしくは基板全面に高濃度不純物を形成する方法や、特許文献２に示すようなＬＯＣＯＳ分離端の形状を変える方法が提案されている。また、他の手段として特許文献３に示すように、ＬＯＣＯＳ酸化後に酸素雰囲気で８００℃まで降温して、その後にウェハーを酸化炉から取り出すことで、固定電化を積極的に利用しハンプを抑えるという方法もある。
【０００５】
しかし、特許文献１ではイオン注入やアニールなどの新たな工程の追加、特許文献２では工程の煩雑さ、特許文献３ではＮＭＯＳやＣＭＯＳにおける効果の薄さなどが問題であった。
【特許文献１】特開平８−１８１３１６号公報
【特許文献２】特開２０００−３０６９９４号公報
【特許文献３】特開２００１−１４８４８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記課題を克服し、従来のＬＯＣＯＳ法による素子分離技術を用いつつ、問題となる寄生ＭＯＳトランジスタを抑制し、低消費電流で駆動するＳＯＩ型ＭＯＳトランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は次の手段を用いた。
（１）半導体支持基板と半導体支持基板上に形成された埋め込み絶縁膜と埋め込み絶縁膜上に形成されたシリコン活性層からなるＳＯＩ型半導体基板の、シリコン活性層に形成されたＭＯＳトランジスタにおいて、ＭＯＳトランジスタはＬＯＣＯＳ法により深さ方向で埋め込み絶縁膜に達する厚さを持つ素子分離絶縁膜で囲まれており、ＭＯＳトランジスタのゲート電極となる多結晶シリコンが、ＬＯＣＯＳ分離端においては第一の導電型とし、チャネルとなる領域においては第二の導電型となるような構造を有していることを特徴とする半導体装置とした。
（２）ＭＯＳトランジスタにおいて、ゲート電極が第一及び第二の導電型の領域を有する前記多結晶シリコンと、高融点金属シリサイドの積層構造であることを特徴とする半導体装置とした。
（３）ＭＯＳトランジスタにおいて、ソース領域内に第一導電型と第二導電型となる不純物拡散層を有することを特徴とする半導体装置とした。
（４）ＳＯＩ基板のシリコン活性層上に形成されたＭＯＳトランジスタにおいて、ＭＯＳトランジスタをシリコン活性層上に形成すべく熱酸化による素子分離絶縁膜を前記埋め込み絶縁膜に達する厚さで形成する工程と、熱酸化により膜厚約５〜３０nm程度のゲート絶縁膜を形成する工程と、ゲート絶縁膜上に２００〜４００nmの厚さの多結晶シリコンを堆積する工程と、多結晶シリコン上にフォトレジストでパターニングしイオン注入により第一導電型の不純物を不純物濃度が１×１０18atoms/cm3以上となるようにドーピングを行い前記多結晶シリコンの導電型を部分選択的に第一導電型にする工程と、多結晶シリコン上にフォトレジストでパターニングしイオン注入により第二導電型の不純物を不純物濃度が１×１０18atoms/cm3以上となるようにドーピングを行い多結晶シリコンの導電型を部分選択的に第二導電型にする工程と、多結晶シリコンをエッチングしゲート電極を形成する工程と、前記ＭＯＳトランジスタのソースおよびドレインとなる領域をフォトレジストでパターニングしシリコン活性層に部分選択的に不純物をドーピングする工程と、ＳＯＩ基板上に中間絶縁膜を形成する工程と、ＳＯＩ基板上の前記中間絶縁膜にコンタクト孔を形成する工程と、コンタクト孔に金属配線を形成する工程と、保護膜を形成する工程を経ることで形成される半導体装置の製造方法とした。
（５）多結晶シリコン堆積後、酸化膜を３００〜４００nm程度堆積させ熱処理を行いハードマスクを作製する工程と、フォトレジストでパターニングし酸化膜をエッチングする工程と、不純物濃度が１×１０18atoms/cm3以上になるよう第一導電型もしくは第二導電型のプリデポジションにより前記多結晶シリコンの導電型を部分選択的に第一導電型もしくは第二導電型にする工程と、酸化膜を除去し全面イオン注入により逆導電型の不純物を不純物濃度が１×１０18atoms/cm3以上となるようにドーピングを行い多結晶シリコンの導電型を部分選択的に逆導電型にする工程を有することを特徴とする半導体装置の製造方法とした。
（６）多結晶シリコン堆積後、酸化膜を３００〜４００nm程度堆積させ熱処理を行いハードマスクを作製する工程と、フォトレジストでパターニングし酸化膜をエッチングする工程と、不純物濃度が１×１０18atoms/cm3以上になるよう第一導電型もしくは第二導電型のプリデポジションにより多結晶シリコンの導電型を部分選択的に第一導電型もしくは第二導電型にする工程と、酸化膜を３００〜４００nm程度堆積させ熱処理を行い、ハードマスクを作製する工程と、フォトレジストでパターニングし酸化膜をエッチングする工程と、逆導電型のプリデポジションにより多結晶シリコンの導電型を部分選択的に逆導電型にする工程を有することを特徴とする半導体装置の製造方法とした。
（７）多結晶シリコンの導電型を第一および第二の導電型とした後、多結晶シリコン上に５００Å〜２５００Åからなる高融点金属シリサイドを堆積する工程と、多結晶シリコンと高融点金属シリサイドをエッチングしゲート電極を形成する工程を有することを特長とする半導体装置の製造方法とした。
（８）ゲート電極形成後、ＭＯＳトランジスタのソースおよびドレインとなる領域をフォトレジストでパターニングしシリコン活性層に部分選択的に第一導電型の不純物をドーピングする工程と、フォトレジストでパターニングしソース領域内に部分選択的に第二導電型の不純物をドーピングする工程を有することを特徴とする半導体装置の製造方法とした。
【発明の効果】
【０００８】
ＳＯＩ型半導体装置において、ＭＯＳトランジスタの多結晶シリコンゲート電極をＬＯＣＯＳ分離端ではしきい値を高くさせ、ゲート中央部のチャネル領域ではしきい値を低い値にさせるようにゲート電極の導電型をわけることで、ＬＯＣＯＳ分離端で発生する寄生ＭＯＳトランジスタの発生を抑制しつつ、より低消費電力で駆動するＭＯＳトランジスタを提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の詳細について、Ｎ型ＭＯＳトランジスタを一実施例として図面を用いて説明する。
【００１０】
実施例１として図１〜図４に示すのは、本発明の一実施例の形態である半導体装置の要部を示す平面図及び断面図である。
【００１１】
図２は図１においてＡ−Ａ´方向に切断した断面図であり、図３は図１においてＢ−Ｂ´方向に切断した断面図であり、図４は図１においてＣ−Ｃ´方向に切断した断面図である。図１〜図４において半導体基板１０１はＰ型の貼り合わせＳＯＩ(Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ)基板であり、たとえばＰ型である単結晶半導体支持基板１０２、膜厚約５０〜４００nm程度の埋め込み絶縁膜１０３、膜厚約５０〜２００nmのＰ型のシリコン活性層１０４からなる３層構造をしており、埋め込み絶縁膜１０３によってＰ型である単結晶半導体支持基板とＰ型のシリコン活性層が絶縁されている。Ｐ型である単結晶半導体支持基板１０２およびＰ型のシリコン活性層１０４の濃度は一般的に１×１０14ｃｍ-3から１×１０15ｃｍ-3程度である。尚、ここではＳＯＩ基板１０１はＰ型の貼り合わせ基板を用いたが、Ｐ型のバルクＳｉ基板に酸素を注入し高温アニールを施すことによりＳＯＩ構造を形成するＰ型のＳＩＭＯＸ(Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ)基板を用いてもよい。
【００１２】
埋め込み絶縁層１０３上部のシリコン活性層１０４上にはＮ型ＭＯＳトランジスタが形成されている。このＭＯＳトランジスタはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって形成された膜厚約１００〜５００nm程度で埋め込み絶
縁膜１０３に接する厚さのフィールド絶縁膜１０５によって周りと電気的に絶縁されている。ここで、ＬＯＣＯＳ法を用いることにより、シリコン活性層１０４はＬＯＣＯＳ分離端で薄膜化する。その様子を図４に示す。そして膜厚約５〜３０nm程度のゲート絶縁膜１０６を介して、膜厚約２００〜３００nmの多結晶シリコンにＮ型不純物領域１０８とＰ型不純物領域１０９と、多結晶シリコン上に積層された高融点金属シリサイド１１０からなるゲート電極１１１が形成されている。このゲート電極のＮ型領域１０８とＰ型領域１０９は図１に示すようにチャネルとなる領域ではＮ型に、ＬＯＣＯＳ分離端ではＰ型になるように、多結晶シリコンに不純物を導入する際にイオン種を変えて形成されている。このＮ型及びＰ型の領域を持つ多結晶シリコン上に積層された高融点金属シリサイド１１０は膜厚約１００nm程度であり、ゲート電極１１１のシート抵抗を低減させている。
【００１３】
多結晶シリコンをチャネル領域ではＮ型導電型にし、ＬＯＣＯＳ分離端ではＰ型導電型にすることで、ＮＭＯＳのチャネル領域ではしきい値電圧を下げることが可能であり、ＬＯＣＯＳ分離端ではＰ型ゲートとＰ型シリコン活性層との仕事関数差によりしきい値電圧を高くすることができる。それにより、ＮＭＯＳトランジスタのチャネル領域にて低駆動電圧でトランジスタを駆動させつつ、ＬＯＣＯＳ分離端での寄生ＭＯＳトランジスタの発生を抑制することができる。
【００１４】
次に図１〜図４に示した半導体装置の製造方法の一実施例を、図５〜図１１を用いて説明する。
【００１５】
図５(ａ)に示す、たとえばＰ型である単結晶半導体支持基板１０２、膜厚約５０〜４００nm程度の埋め込み絶縁膜１０３、膜厚約５０〜２００nmのＰ型のシリコン活性層１０４からなる３層構造のＳＯＩ基板１０１にＬＯＣＯＳ法を用いて図５(ｂ)に示すような膜厚約１００〜５００nm程度のフィールド絶縁膜１０５を形成したのち、熱酸化を施すことで半導体基板１０１表面に膜厚約５〜３０nm程度のシリコン酸化膜をゲート絶縁膜１０６として形成する。その後、図６(ａ)に示すようにＭＯＳトランジスタのゲート電極となる多結晶シリコン層１０７を膜厚約２００〜４００nm堆積させる。
【００１６】
図６(ｂ)に示すように多結晶シリコン層１０７の表面にフォトレジスト１１４でパターニングを施し、イオン打ち込み法により部分的にＮ型不純物例えばヒ素を打ち込む。この部分は後のゲート電極１１１のチャネル領域用Ｎ型領域１０８となる。ドーズ量は５×１０15ｃｍ-2程度である。その後図７(ａ)に示すようにフォトレジスト１１４によってパターニングを施し、部分的にP型不純物として例えばＢＦ2を用いてイオン打ち込みを行う。この部分は後のゲート電極１１１のＬＯＣＯＳ分離端用Ｐ型領域１０９となる。ドーズ量は８×１０15ｃｍ-2程度である。この後この半導体基板１０１を約８５０度にて熱処理を行い、ゲート電極１１１中の不純物を拡散させる。そして図７(ｂ)で示すように、シート抵抗を低減させるため、高融点金属シリサイド１１０を約１００nm程度堆積させ、フォトレジストでパターニングを施し、エッチングすることでＮ型領域１０８とＰ型領域１０９を有するゲート電極１１１を形成する。尚、ここではＮ型領域１０８およびＰ型領域１０９を形成する際にイオン注入法を用いたが、Ｎ型領域形成にはリンのプリデポジション、Ｐ型領域形成にはボロンのプリデポジションを施してもよい。プリデポジションを施す際はハードマスクとして酸化膜によりパターニングしたのちプリデポジションを行い、ゲート電極を形成する。また、Ｎ型領域形成にプリデポジションを用い、Ｐ型領域形成にはイオン注入を用いる、もしくはＰ型領域形成にプリデポジションを用い、Ｎ型領域形成にはイオン注入を用いるという方法でもよい。その場合はまずプリデポジションを行い、ハードマスクを除去後、全面にイオン注入を行うことで、例えばＢのつき抜けなどを抑制できる。
【００１７】
図８及び図９は、図１のＢ−Ｂ´線に沿った断面図、図10及び図１１は図１のＣ−Ｃ´線に沿った断面図であり、それぞれ図７に引き続く工程を示している。図８から図１１に示すように、形成したゲート電極１１１及びフィールド絶縁膜１０５をマスクとして高濃度Ｎ型不純物例えばヒ素をイオン打ち込みし、ソース領域１１２及びドレイン領域１１３を形成する。ソース、ドレイン領域の濃度は一般的に５×１０19ｃｍ-3から１×１０21ｃｍ-3程度である。その後層間絶縁膜（図示せず）を堆積させ、ソース領域１１２及びドレイン領域１１３とゲート電極１１１との電気的接続をとる。
【００１８】
図１２に示すのは本発明の実施例２である。図１２（ａ）はＳＯＩ基板１０１を用いたＮ型ＭＯＳトランジスタの平面図、図１２（ｂ）は（ａ）におけるＤ−Ｄ´方向に切断した断面図を示している。図１２（ａ）のようにソース領域１１２中にＰ＋のボディコンタクト領域１１５を形成した構造をしている。
【００１９】
このとき、ポリシリコンゲート電極１１１は実施例１と同様にチャネル領域ではＮ型に、ＬＯＣＯＳ分離端ではＰ型にドープする構造を有するため、ＬＯＣＯＳ分離端での寄生ＭＯＳトランジスタの発生を抑制することができる。また、Ｐ＋のボディコンタクト領域１１５を形成することにより、基板の電位を固定することができ、基板浮遊効果抑制を図ることができる。
【００２０】
なお、本実施の形態ではＮ型ＭＯＳトランジスタについて説明したが、Ｐ型ＭＯＳトランジスタについても同様の構成は可能である。
【産業上の利用可能性】
【００２１】
本発明はＳＯＩ構造を有するＭＯＳ型電界効果トランジスタに関する。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施例の形態である半導体装置の要部を示す平面図
【図２】本発明の一実施例の形態である半導体装置の図１のＡ−Ａ´における断面図
【図３】本発明の一実施例の形態である半導体装置の図１のＢ−Ｂ´における断面図
【図４】本発明の一実施例の形態である半導体装置の図１のＣ−Ｃ´における断面図
【図５】本発明の一実施例の形態である半導体装置の要部の工程で、図１のＡ−Ａ´線に沿った断面図
【図６】本発明の一実施例の形態である半導体装置の要部の工程で、図１のＡ−Ａ´線に沿った断面図
【図７】本発明の一実施例の形態である半導体装置の要部の工程で、図１のＡ−Ａ´線に沿った断面図
【図８】本発明の一実施例の形態である半導体装置の要部の工程で、図１のＢ−Ｂ´線に沿った断面図
【図９】本発明の一実施例の形態である半導体装置の要部の工程で、図１のＢ−Ｂ´線に沿った断面図
【図１０】本発明の一実施例の形態である半導体装置の要部の工程で、図１のＣ−Ｃ´線に沿った断面図
【図１１】本発明の一実施例の形態である半導体装置の要部の工程で、図１のＣ−Ｃ´線に沿った断面図
【図１２】（ａ）は本発明の他の実施例の形態としてボディコンタクト領域を形成したＮ型ＭＯＳトランジスタの平面図、（ｂ）は（ａ）のＤ−Ｄ´線に沿った断面図
【図１３】（ａ）は従来の半導体装置の製造方法を示す平面図、（ｂ）は（ａ）のＥ−Ｅ´線に沿った断面図
【符号の説明】
【００２３】
１０１ ＳＯＩ型半導体基板
１０２ シリコン支持基板
１０３ 埋め込み絶縁層
１０４ シリコン活性層
１０５ フィールド絶縁膜
１０６ ゲート絶縁膜
１０７ 多結晶シリコン
１０８ ゲート電極Ｎ型領域
１０９ ゲート電極Ｐ型領域
１１０ 高融点金属シリサイド
１１１ ゲート電極
１１２ Ｎ型ソース領域
１１３ Ｎ型ドレイン領域
１１４ フォトレジスト
１１５ ボディコンタクト領域
２０１ ＳＯＩ型半導体基板
２０２ シリコン支持基板
２０３ 埋め込み絶縁層
２０４ シリコン活性層
２０５ フィールド絶縁膜
２０６ ゲート絶縁膜
２０７ ゲート電極
２０８ ソース領域
２０９ ドレイン領域
【技術分野】
【０００１】
本発明はＳＯＩ(Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ)構造を有するＭＯＳ型電界効果トランジスタに関する。
【背景技術】
【０００２】
近年、インターネットの爆発的拡大や、マルチメディア情報化社会が本格化してきており、携帯型情報端末市場の成長も著しくなっている。このような情報機器やそれを構成するＬＳＩには更なる微細化、低消費電力性が求められており、これらの要求に応えられるデバイス技術としてＳＯＩデバイスが注目を浴びている。ＳＯＩ構造を有する半導体基板上にＭＯＳトランジスタを作製すると、従来のバルクＳｉデバイスに比べ、接合容量や配線容量など寄生容量の低減、低基板バイアス効果、短チャネル効果の抑制、完全素子分離、急峻なサブスレッショルド特性などの利点があり、ＬＳＩの低消費電力化及び高性能化に大きな効果を発揮することができる。
【０００３】
しかし、ＳＯＩ型ＭＯＳトランジスタにおける技術課題として、素子分離にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を適用するとシリコン活性
層がＬＯＣＯＳ分離端で薄膜化するため、しきい値電圧の低い寄生ＭＯＳトランジスタが形成され、Ｉｄ−Ｖｇ特性において瘤のような特性（以降この瘤をハンプとよぶ）を発生させる場合がある。図１３（ａ）に従来の半導体装置の構造を示す平面図、（ｂ）に（ａ）におけるＥ−Ｅ´方向に切断した断面図を示す。このハンプはＮＭＯＳで起こりやすくリーク電流の原因となる。
【０００４】
このハンプを防ぐための手段として例えば特許文献１に示すようなＬＯＣＯＳ分離端直下の基板、もしくは基板全面に高濃度不純物を形成する方法や、特許文献２に示すようなＬＯＣＯＳ分離端の形状を変える方法が提案されている。また、他の手段として特許文献３に示すように、ＬＯＣＯＳ酸化後に酸素雰囲気で８００℃まで降温して、その後にウェハーを酸化炉から取り出すことで、固定電化を積極的に利用しハンプを抑えるという方法もある。
【０００５】
しかし、特許文献１ではイオン注入やアニールなどの新たな工程の追加、特許文献２では工程の煩雑さ、特許文献３ではＮＭＯＳやＣＭＯＳにおける効果の薄さなどが問題であった。
【特許文献１】特開平８−１８１３１６号公報
【特許文献２】特開２０００−３０６９９４号公報
【特許文献３】特開２００１−１４８４８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記課題を克服し、従来のＬＯＣＯＳ法による素子分離技術を用いつつ、問題となる寄生ＭＯＳトランジスタを抑制し、低消費電流で駆動するＳＯＩ型ＭＯＳトランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は次の手段を用いた。
（１）半導体支持基板と半導体支持基板上に形成された埋め込み絶縁膜と埋め込み絶縁膜上に形成されたシリコン活性層からなるＳＯＩ型半導体基板の、シリコン活性層に形成されたＭＯＳトランジスタにおいて、ＭＯＳトランジスタはＬＯＣＯＳ法により深さ方向で埋め込み絶縁膜に達する厚さを持つ素子分離絶縁膜で囲まれており、ＭＯＳトランジスタのゲート電極となる多結晶シリコンが、ＬＯＣＯＳ分離端においては第一の導電型とし、チャネルとなる領域においては第二の導電型となるような構造を有していることを特徴とする半導体装置とした。
（２）ＭＯＳトランジスタにおいて、ゲート電極が第一及び第二の導電型の領域を有する前記多結晶シリコンと、高融点金属シリサイドの積層構造であることを特徴とする半導体装置とした。
（３）ＭＯＳトランジスタにおいて、ソース領域内に第一導電型と第二導電型となる不純物拡散層を有することを特徴とする半導体装置とした。
（４）ＳＯＩ基板のシリコン活性層上に形成されたＭＯＳトランジスタにおいて、ＭＯＳトランジスタをシリコン活性層上に形成すべく熱酸化による素子分離絶縁膜を前記埋め込み絶縁膜に達する厚さで形成する工程と、熱酸化により膜厚約５〜３０nm程度のゲート絶縁膜を形成する工程と、ゲート絶縁膜上に２００〜４００nmの厚さの多結晶シリコンを堆積する工程と、多結晶シリコン上にフォトレジストでパターニングしイオン注入により第一導電型の不純物を不純物濃度が１×１０18atoms/cm3以上となるようにドーピングを行い前記多結晶シリコンの導電型を部分選択的に第一導電型にする工程と、多結晶シリコン上にフォトレジストでパターニングしイオン注入により第二導電型の不純物を不純物濃度が１×１０18atoms/cm3以上となるようにドーピングを行い多結晶シリコンの導電型を部分選択的に第二導電型にする工程と、多結晶シリコンをエッチングしゲート電極を形成する工程と、前記ＭＯＳトランジスタのソースおよびドレインとなる領域をフォトレジストでパターニングしシリコン活性層に部分選択的に不純物をドーピングする工程と、ＳＯＩ基板上に中間絶縁膜を形成する工程と、ＳＯＩ基板上の前記中間絶縁膜にコンタクト孔を形成する工程と、コンタクト孔に金属配線を形成する工程と、保護膜を形成する工程を経ることで形成される半導体装置の製造方法とした。
（５）多結晶シリコン堆積後、酸化膜を３００〜４００nm程度堆積させ熱処理を行いハードマスクを作製する工程と、フォトレジストでパターニングし酸化膜をエッチングする工程と、不純物濃度が１×１０18atoms/cm3以上になるよう第一導電型もしくは第二導電型のプリデポジションにより前記多結晶シリコンの導電型を部分選択的に第一導電型もしくは第二導電型にする工程と、酸化膜を除去し全面イオン注入により逆導電型の不純物を不純物濃度が１×１０18atoms/cm3以上となるようにドーピングを行い多結晶シリコンの導電型を部分選択的に逆導電型にする工程を有することを特徴とする半導体装置の製造方法とした。
（６）多結晶シリコン堆積後、酸化膜を３００〜４００nm程度堆積させ熱処理を行いハードマスクを作製する工程と、フォトレジストでパターニングし酸化膜をエッチングする工程と、不純物濃度が１×１０18atoms/cm3以上になるよう第一導電型もしくは第二導電型のプリデポジションにより多結晶シリコンの導電型を部分選択的に第一導電型もしくは第二導電型にする工程と、酸化膜を３００〜４００nm程度堆積させ熱処理を行い、ハードマスクを作製する工程と、フォトレジストでパターニングし酸化膜をエッチングする工程と、逆導電型のプリデポジションにより多結晶シリコンの導電型を部分選択的に逆導電型にする工程を有することを特徴とする半導体装置の製造方法とした。
（７）多結晶シリコンの導電型を第一および第二の導電型とした後、多結晶シリコン上に５００Å〜２５００Åからなる高融点金属シリサイドを堆積する工程と、多結晶シリコンと高融点金属シリサイドをエッチングしゲート電極を形成する工程を有することを特長とする半導体装置の製造方法とした。
（８）ゲート電極形成後、ＭＯＳトランジスタのソースおよびドレインとなる領域をフォトレジストでパターニングしシリコン活性層に部分選択的に第一導電型の不純物をドーピングする工程と、フォトレジストでパターニングしソース領域内に部分選択的に第二導電型の不純物をドーピングする工程を有することを特徴とする半導体装置の製造方法とした。
【発明の効果】
【０００８】
ＳＯＩ型半導体装置において、ＭＯＳトランジスタの多結晶シリコンゲート電極をＬＯＣＯＳ分離端ではしきい値を高くさせ、ゲート中央部のチャネル領域ではしきい値を低い値にさせるようにゲート電極の導電型をわけることで、ＬＯＣＯＳ分離端で発生する寄生ＭＯＳトランジスタの発生を抑制しつつ、より低消費電力で駆動するＭＯＳトランジスタを提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の詳細について、Ｎ型ＭＯＳトランジスタを一実施例として図面を用いて説明する。
【００１０】
実施例１として図１〜図４に示すのは、本発明の一実施例の形態である半導体装置の要部を示す平面図及び断面図である。
【００１１】
図２は図１においてＡ−Ａ´方向に切断した断面図であり、図３は図１においてＢ−Ｂ´方向に切断した断面図であり、図４は図１においてＣ−Ｃ´方向に切断した断面図である。図１〜図４において半導体基板１０１はＰ型の貼り合わせＳＯＩ(Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ)基板であり、たとえばＰ型である単結晶半導体支持基板１０２、膜厚約５０〜４００nm程度の埋め込み絶縁膜１０３、膜厚約５０〜２００nmのＰ型のシリコン活性層１０４からなる３層構造をしており、埋め込み絶縁膜１０３によってＰ型である単結晶半導体支持基板とＰ型のシリコン活性層が絶縁されている。Ｐ型である単結晶半導体支持基板１０２およびＰ型のシリコン活性層１０４の濃度は一般的に１×１０14ｃｍ-3から１×１０15ｃｍ-3程度である。尚、ここではＳＯＩ基板１０１はＰ型の貼り合わせ基板を用いたが、Ｐ型のバルクＳｉ基板に酸素を注入し高温アニールを施すことによりＳＯＩ構造を形成するＰ型のＳＩＭＯＸ(Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ)基板を用いてもよい。
【００１２】
埋め込み絶縁層１０３上部のシリコン活性層１０４上にはＮ型ＭＯＳトランジスタが形成されている。このＭＯＳトランジスタはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって形成された膜厚約１００〜５００nm程度で埋め込み絶
縁膜１０３に接する厚さのフィールド絶縁膜１０５によって周りと電気的に絶縁されている。ここで、ＬＯＣＯＳ法を用いることにより、シリコン活性層１０４はＬＯＣＯＳ分離端で薄膜化する。その様子を図４に示す。そして膜厚約５〜３０nm程度のゲート絶縁膜１０６を介して、膜厚約２００〜３００nmの多結晶シリコンにＮ型不純物領域１０８とＰ型不純物領域１０９と、多結晶シリコン上に積層された高融点金属シリサイド１１０からなるゲート電極１１１が形成されている。このゲート電極のＮ型領域１０８とＰ型領域１０９は図１に示すようにチャネルとなる領域ではＮ型に、ＬＯＣＯＳ分離端ではＰ型になるように、多結晶シリコンに不純物を導入する際にイオン種を変えて形成されている。このＮ型及びＰ型の領域を持つ多結晶シリコン上に積層された高融点金属シリサイド１１０は膜厚約１００nm程度であり、ゲート電極１１１のシート抵抗を低減させている。
【００１３】
多結晶シリコンをチャネル領域ではＮ型導電型にし、ＬＯＣＯＳ分離端ではＰ型導電型にすることで、ＮＭＯＳのチャネル領域ではしきい値電圧を下げることが可能であり、ＬＯＣＯＳ分離端ではＰ型ゲートとＰ型シリコン活性層との仕事関数差によりしきい値電圧を高くすることができる。それにより、ＮＭＯＳトランジスタのチャネル領域にて低駆動電圧でトランジスタを駆動させつつ、ＬＯＣＯＳ分離端での寄生ＭＯＳトランジスタの発生を抑制することができる。
【００１４】
次に図１〜図４に示した半導体装置の製造方法の一実施例を、図５〜図１１を用いて説明する。
【００１５】
図５(ａ)に示す、たとえばＰ型である単結晶半導体支持基板１０２、膜厚約５０〜４００nm程度の埋め込み絶縁膜１０３、膜厚約５０〜２００nmのＰ型のシリコン活性層１０４からなる３層構造のＳＯＩ基板１０１にＬＯＣＯＳ法を用いて図５(ｂ)に示すような膜厚約１００〜５００nm程度のフィールド絶縁膜１０５を形成したのち、熱酸化を施すことで半導体基板１０１表面に膜厚約５〜３０nm程度のシリコン酸化膜をゲート絶縁膜１０６として形成する。その後、図６(ａ)に示すようにＭＯＳトランジスタのゲート電極となる多結晶シリコン層１０７を膜厚約２００〜４００nm堆積させる。
【００１６】
図６(ｂ)に示すように多結晶シリコン層１０７の表面にフォトレジスト１１４でパターニングを施し、イオン打ち込み法により部分的にＮ型不純物例えばヒ素を打ち込む。この部分は後のゲート電極１１１のチャネル領域用Ｎ型領域１０８となる。ドーズ量は５×１０15ｃｍ-2程度である。その後図７(ａ)に示すようにフォトレジスト１１４によってパターニングを施し、部分的にP型不純物として例えばＢＦ2を用いてイオン打ち込みを行う。この部分は後のゲート電極１１１のＬＯＣＯＳ分離端用Ｐ型領域１０９となる。ドーズ量は８×１０15ｃｍ-2程度である。この後この半導体基板１０１を約８５０度にて熱処理を行い、ゲート電極１１１中の不純物を拡散させる。そして図７(ｂ)で示すように、シート抵抗を低減させるため、高融点金属シリサイド１１０を約１００nm程度堆積させ、フォトレジストでパターニングを施し、エッチングすることでＮ型領域１０８とＰ型領域１０９を有するゲート電極１１１を形成する。尚、ここではＮ型領域１０８およびＰ型領域１０９を形成する際にイオン注入法を用いたが、Ｎ型領域形成にはリンのプリデポジション、Ｐ型領域形成にはボロンのプリデポジションを施してもよい。プリデポジションを施す際はハードマスクとして酸化膜によりパターニングしたのちプリデポジションを行い、ゲート電極を形成する。また、Ｎ型領域形成にプリデポジションを用い、Ｐ型領域形成にはイオン注入を用いる、もしくはＰ型領域形成にプリデポジションを用い、Ｎ型領域形成にはイオン注入を用いるという方法でもよい。その場合はまずプリデポジションを行い、ハードマスクを除去後、全面にイオン注入を行うことで、例えばＢのつき抜けなどを抑制できる。
【００１７】
図８及び図９は、図１のＢ−Ｂ´線に沿った断面図、図10及び図１１は図１のＣ−Ｃ´線に沿った断面図であり、それぞれ図７に引き続く工程を示している。図８から図１１に示すように、形成したゲート電極１１１及びフィールド絶縁膜１０５をマスクとして高濃度Ｎ型不純物例えばヒ素をイオン打ち込みし、ソース領域１１２及びドレイン領域１１３を形成する。ソース、ドレイン領域の濃度は一般的に５×１０19ｃｍ-3から１×１０21ｃｍ-3程度である。その後層間絶縁膜（図示せず）を堆積させ、ソース領域１１２及びドレイン領域１１３とゲート電極１１１との電気的接続をとる。
【００１８】
図１２に示すのは本発明の実施例２である。図１２（ａ）はＳＯＩ基板１０１を用いたＮ型ＭＯＳトランジスタの平面図、図１２（ｂ）は（ａ）におけるＤ−Ｄ´方向に切断した断面図を示している。図１２（ａ）のようにソース領域１１２中にＰ＋のボディコンタクト領域１１５を形成した構造をしている。
【００１９】
このとき、ポリシリコンゲート電極１１１は実施例１と同様にチャネル領域ではＮ型に、ＬＯＣＯＳ分離端ではＰ型にドープする構造を有するため、ＬＯＣＯＳ分離端での寄生ＭＯＳトランジスタの発生を抑制することができる。また、Ｐ＋のボディコンタクト領域１１５を形成することにより、基板の電位を固定することができ、基板浮遊効果抑制を図ることができる。
【００２０】
なお、本実施の形態ではＮ型ＭＯＳトランジスタについて説明したが、Ｐ型ＭＯＳトランジスタについても同様の構成は可能である。
【産業上の利用可能性】
【００２１】
本発明はＳＯＩ構造を有するＭＯＳ型電界効果トランジスタに関する。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施例の形態である半導体装置の要部を示す平面図
【図２】本発明の一実施例の形態である半導体装置の図１のＡ−Ａ´における断面図
【図３】本発明の一実施例の形態である半導体装置の図１のＢ−Ｂ´における断面図
【図４】本発明の一実施例の形態である半導体装置の図１のＣ−Ｃ´における断面図
【図５】本発明の一実施例の形態である半導体装置の要部の工程で、図１のＡ−Ａ´線に沿った断面図
【図６】本発明の一実施例の形態である半導体装置の要部の工程で、図１のＡ−Ａ´線に沿った断面図
【図７】本発明の一実施例の形態である半導体装置の要部の工程で、図１のＡ−Ａ´線に沿った断面図
【図８】本発明の一実施例の形態である半導体装置の要部の工程で、図１のＢ−Ｂ´線に沿った断面図
【図９】本発明の一実施例の形態である半導体装置の要部の工程で、図１のＢ−Ｂ´線に沿った断面図
【図１０】本発明の一実施例の形態である半導体装置の要部の工程で、図１のＣ−Ｃ´線に沿った断面図
【図１１】本発明の一実施例の形態である半導体装置の要部の工程で、図１のＣ−Ｃ´線に沿った断面図
【図１２】（ａ）は本発明の他の実施例の形態としてボディコンタクト領域を形成したＮ型ＭＯＳトランジスタの平面図、（ｂ）は（ａ）のＤ−Ｄ´線に沿った断面図
【図１３】（ａ）は従来の半導体装置の製造方法を示す平面図、（ｂ）は（ａ）のＥ−Ｅ´線に沿った断面図
【符号の説明】
【００２３】
１０１ ＳＯＩ型半導体基板
１０２ シリコン支持基板
１０３ 埋め込み絶縁層
１０４ シリコン活性層
１０５ フィールド絶縁膜
１０６ ゲート絶縁膜
１０７ 多結晶シリコン
１０８ ゲート電極Ｎ型領域
１０９ ゲート電極Ｐ型領域
１１０ 高融点金属シリサイド
１１１ ゲート電極
１１２ Ｎ型ソース領域
１１３ Ｎ型ドレイン領域
１１４ フォトレジスト
１１５ ボディコンタクト領域
２０１ ＳＯＩ型半導体基板
２０２ シリコン支持基板
２０３ 埋め込み絶縁層
２０４ シリコン活性層
２０５ フィールド絶縁膜
２０６ ゲート絶縁膜
２０７ ゲート電極
２０８ ソース領域
２０９ ドレイン領域
【特許請求の範囲】
【請求項１】
半導体支持基板と前記半導体支持基板上に形成された埋め込み絶縁膜と前記埋め込み絶縁膜上に形成されたシリコン活性層からなるＳＯＩ型半導体基板の、前記シリコン活性層に形成された第一導電型のＭＯＳトランジスタであって、前記ＭＯＳトランジスタは周囲をＬＯＣＯＳ法により深さ方向で前記埋め込み絶縁膜に達する厚さを持つ素子分離絶縁膜で囲まれているとともに、前記ＭＯＳトランジスタのゲート電極は、前記シリコン活性層の厚さが減じるＬＯＣＯＳ分離端においては第二の導電型であり、前記シリコン活性層の厚さが一定であるチャネルとなる領域においては第一の導電型である多結晶シリコンからなることを特徴とする半導体装置。
【請求項２】
前記ＭＯＳトランジスタにおいて、前記ゲート電極は第一及び第二の導電型の領域を有する前記多結晶シリコンと、さらに高融点金属シリサイドとの積層構造であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＭＯＳトランジスタにおいて、第一導電型のソース領域内に第二導電型である不純物拡散層を有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
ＳＯＩ基板のシリコン活性層上に形成された第一導電型のＭＯＳトランジスタの製造方法であって、
前記ＭＯＳトランジスタを前記シリコン活性層上に形成すべく熱酸化による素子分離絶縁膜を前記埋め込み絶縁膜に達する厚さで形成する工程と、
熱酸化により膜厚約５〜３０nm程度のゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に２００〜４００nmの厚さの多結晶シリコンを堆積する工程と、
前記多結晶シリコンのゲート電極となる部分の導電型を、前記シリコン活性層の厚さが減じるＬＯＣＯＳ分離端においては第二の導電型、前記シリコン活性層の厚さが一定であるチャネルとなる領域においては第一の導電型となるように不純物をドーピングする第１の工程と、
前記多結晶シリコンをエッチングしゲート電極を形成する工程と、
前記ＭＯＳトランジスタのソースおよびドレインとなる領域をフォトレジストでパターニングし前記シリコン活性層に部分選択的に不純物をドーピングする第２の工程と、
前記ＳＯＩ基板上に中間絶縁膜を形成する工程と、
前記ＳＯＩ基板上の前記中間絶縁膜にコンタクト孔を形成する工程と、
前記コンタクト孔に金属配線を形成する工程と、
保護膜を形成する工程とからなる半導体装置の製造方法。
【請求項５】
前記不純物をドーピングする第１の工程は、
前記多結晶シリコン上にフォトレジストを塗布後パターニングしイオン注入により第一導電型の不純物を不純物濃度が１×１０18atoms/cm3以上となるようにドーピングを行い前記多結晶シリコンの導電型を部分選択的に第一導電型にする工程と、
前記多結晶シリコン上にフォトレジストを塗布後パターニングしイオン注入により第二導電型の不純物を不純物濃度が１×１０18atoms/cm3以上となるようにドーピングを行い前記多結晶シリコンの導電型を部分選択的に第二導電型にする工程とからなる請求項４記載の半導体装置の製造方法。
【請求項６】
前記不純物をドーピングする第１の工程は、
酸化膜を３００〜４００nm程度堆積させ熱処理を行ってハードマスクを作製する工程と、
フォトレジストでパターニングし酸化膜をエッチングする工程と、
不純物濃度が１×１０18atoms/cm3以上になるよう第一導電型もしくは第二導電型のプリデポジションにより前記多結晶シリコンの導電型を部分選択的に第一導電型もしくは第二導電型にする工程と、
酸化膜を除去し全面イオン注入により逆導電型の不純物を不純物濃度が１×１０18atoms/cm3以上となるようにドーピングを行い前記多結晶シリコンの導電型を部分選択的に逆導電型にする工程とからなる請求項４記載の半導体装置の製造方法。
【請求項７】
前記不純物をドーピングする第１の工程は、
酸化膜を３００〜４００nm程度堆積させ熱処理を行ってハードマスクを作製する工程と、
フォトレジストでパターニングし酸化膜をエッチングする工程と、
不純物濃度が１×１０18atoms/cm3以上になるよう第一導電型もしくは第二導電型のプリデポジションにより前記多結晶シリコンの導電型を部分選択的に第一導電型もしくは第二導電型にする工程と、
酸化膜を３００〜４００nm程度堆積させ熱処理を行ってハードマスクを作製する工程と、
フォトレジストでパターニングし酸化膜をエッチングする工程と、
逆導電型のプリデポジションにより前記多結晶シリコンの導電型を部分選択的に逆導電型にする工程とからなる請求項４記載の半導体装置の製造方法。
【請求項８】
ＳＯＩ基板のシリコン活性層上に形成された第一導電型のＭＯＳトランジスタの製造方法であって、
前記ＭＯＳトランジスタを前記シリコン活性層上に形成すべく熱酸化による素子分離絶縁膜を前記埋め込み絶縁膜に達する厚さで形成する工程と、
熱酸化により膜厚約５〜３０nm程度のゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に２００〜４００nmの厚さの多結晶シリコンを堆積する工程と、
前記多結晶シリコンのゲート電極となる部分の導電型を前記シリコン活性層の厚さが減じるＬＯＣＯＳ分離端においては第二の導電型であり、前記シリコン活性層の厚さが一定であるチャネルとなる領域においては第一の導電型となるように不純物をドーピングする第１の工程と、
前記多結晶シリコン上に５００Å〜２５００Åからなる高融点金属シリサイドを堆積する工程と、
前記多結晶シリコンと高融点金属シリサイドをエッチングしゲート電極を形成する工程と、
前記ＭＯＳトランジスタのソースおよびドレインとなる領域をフォトレジストでパターニングし前記シリコン活性層に部分選択的に不純物をドーピングする第２の工程と、
前記ＳＯＩ基板上に中間絶縁膜を形成する工程と、
前記ＳＯＩ基板上の前記中間絶縁膜にコンタクト孔を形成する工程と、
前記コンタクト孔に金属配線を形成する工程と、
保護膜を形成する工程とからなる半導体装置の製造方法。
【請求項９】
前記ゲート電極を形成する工程の後さらに、
前記ＭＯＳトランジスタのソースおよびドレインとなる領域をフォトレジストでパターニングし前記シリコン活性層に部分選択的に第一導電型の不純物をドーピングする工程と、
フォトレジストでパターニングしソース領域内に部分選択的に第二導電型の不純物をドーピングする工程を有する請求項４乃至８記載の半導体装置の製造方法。
【請求項１】
半導体支持基板と前記半導体支持基板上に形成された埋め込み絶縁膜と前記埋め込み絶縁膜上に形成されたシリコン活性層からなるＳＯＩ型半導体基板の、前記シリコン活性層に形成された第一導電型のＭＯＳトランジスタであって、前記ＭＯＳトランジスタは周囲をＬＯＣＯＳ法により深さ方向で前記埋め込み絶縁膜に達する厚さを持つ素子分離絶縁膜で囲まれているとともに、前記ＭＯＳトランジスタのゲート電極は、前記シリコン活性層の厚さが減じるＬＯＣＯＳ分離端においては第二の導電型であり、前記シリコン活性層の厚さが一定であるチャネルとなる領域においては第一の導電型である多結晶シリコンからなることを特徴とする半導体装置。
【請求項２】
前記ＭＯＳトランジスタにおいて、前記ゲート電極は第一及び第二の導電型の領域を有する前記多結晶シリコンと、さらに高融点金属シリサイドとの積層構造であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＭＯＳトランジスタにおいて、第一導電型のソース領域内に第二導電型である不純物拡散層を有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
ＳＯＩ基板のシリコン活性層上に形成された第一導電型のＭＯＳトランジスタの製造方法であって、
前記ＭＯＳトランジスタを前記シリコン活性層上に形成すべく熱酸化による素子分離絶縁膜を前記埋め込み絶縁膜に達する厚さで形成する工程と、
熱酸化により膜厚約５〜３０nm程度のゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に２００〜４００nmの厚さの多結晶シリコンを堆積する工程と、
前記多結晶シリコンのゲート電極となる部分の導電型を、前記シリコン活性層の厚さが減じるＬＯＣＯＳ分離端においては第二の導電型、前記シリコン活性層の厚さが一定であるチャネルとなる領域においては第一の導電型となるように不純物をドーピングする第１の工程と、
前記多結晶シリコンをエッチングしゲート電極を形成する工程と、
前記ＭＯＳトランジスタのソースおよびドレインとなる領域をフォトレジストでパターニングし前記シリコン活性層に部分選択的に不純物をドーピングする第２の工程と、
前記ＳＯＩ基板上に中間絶縁膜を形成する工程と、
前記ＳＯＩ基板上の前記中間絶縁膜にコンタクト孔を形成する工程と、
前記コンタクト孔に金属配線を形成する工程と、
保護膜を形成する工程とからなる半導体装置の製造方法。
【請求項５】
前記不純物をドーピングする第１の工程は、
前記多結晶シリコン上にフォトレジストを塗布後パターニングしイオン注入により第一導電型の不純物を不純物濃度が１×１０18atoms/cm3以上となるようにドーピングを行い前記多結晶シリコンの導電型を部分選択的に第一導電型にする工程と、
前記多結晶シリコン上にフォトレジストを塗布後パターニングしイオン注入により第二導電型の不純物を不純物濃度が１×１０18atoms/cm3以上となるようにドーピングを行い前記多結晶シリコンの導電型を部分選択的に第二導電型にする工程とからなる請求項４記載の半導体装置の製造方法。
【請求項６】
前記不純物をドーピングする第１の工程は、
酸化膜を３００〜４００nm程度堆積させ熱処理を行ってハードマスクを作製する工程と、
フォトレジストでパターニングし酸化膜をエッチングする工程と、
不純物濃度が１×１０18atoms/cm3以上になるよう第一導電型もしくは第二導電型のプリデポジションにより前記多結晶シリコンの導電型を部分選択的に第一導電型もしくは第二導電型にする工程と、
酸化膜を除去し全面イオン注入により逆導電型の不純物を不純物濃度が１×１０18atoms/cm3以上となるようにドーピングを行い前記多結晶シリコンの導電型を部分選択的に逆導電型にする工程とからなる請求項４記載の半導体装置の製造方法。
【請求項７】
前記不純物をドーピングする第１の工程は、
酸化膜を３００〜４００nm程度堆積させ熱処理を行ってハードマスクを作製する工程と、
フォトレジストでパターニングし酸化膜をエッチングする工程と、
不純物濃度が１×１０18atoms/cm3以上になるよう第一導電型もしくは第二導電型のプリデポジションにより前記多結晶シリコンの導電型を部分選択的に第一導電型もしくは第二導電型にする工程と、
酸化膜を３００〜４００nm程度堆積させ熱処理を行ってハードマスクを作製する工程と、
フォトレジストでパターニングし酸化膜をエッチングする工程と、
逆導電型のプリデポジションにより前記多結晶シリコンの導電型を部分選択的に逆導電型にする工程とからなる請求項４記載の半導体装置の製造方法。
【請求項８】
ＳＯＩ基板のシリコン活性層上に形成された第一導電型のＭＯＳトランジスタの製造方法であって、
前記ＭＯＳトランジスタを前記シリコン活性層上に形成すべく熱酸化による素子分離絶縁膜を前記埋め込み絶縁膜に達する厚さで形成する工程と、
熱酸化により膜厚約５〜３０nm程度のゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に２００〜４００nmの厚さの多結晶シリコンを堆積する工程と、
前記多結晶シリコンのゲート電極となる部分の導電型を前記シリコン活性層の厚さが減じるＬＯＣＯＳ分離端においては第二の導電型であり、前記シリコン活性層の厚さが一定であるチャネルとなる領域においては第一の導電型となるように不純物をドーピングする第１の工程と、
前記多結晶シリコン上に５００Å〜２５００Åからなる高融点金属シリサイドを堆積する工程と、
前記多結晶シリコンと高融点金属シリサイドをエッチングしゲート電極を形成する工程と、
前記ＭＯＳトランジスタのソースおよびドレインとなる領域をフォトレジストでパターニングし前記シリコン活性層に部分選択的に不純物をドーピングする第２の工程と、
前記ＳＯＩ基板上に中間絶縁膜を形成する工程と、
前記ＳＯＩ基板上の前記中間絶縁膜にコンタクト孔を形成する工程と、
前記コンタクト孔に金属配線を形成する工程と、
保護膜を形成する工程とからなる半導体装置の製造方法。
【請求項９】
前記ゲート電極を形成する工程の後さらに、
前記ＭＯＳトランジスタのソースおよびドレインとなる領域をフォトレジストでパターニングし前記シリコン活性層に部分選択的に第一導電型の不純物をドーピングする工程と、
フォトレジストでパターニングしソース領域内に部分選択的に第二導電型の不純物をドーピングする工程を有する請求項４乃至８記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００７−２４３１５６（Ｐ２００７−２４３１５６Ａ）
【公開日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【出願番号】特願２００７−６２３４（Ｐ２００７−６２３４）
【出願日】平成１９年１月１５日（２００７．１．１５）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【出願日】平成１９年１月１５日（２００７．１．１５）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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