半導体装置およびその製造方法
【課題】高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置において、電気的特性の向上を図ることのできる技術を提供する。
【解決手段】チップ搭載部２は、底部と、この底部を囲むように形成された側壁部を有する凹形状部を備えており、半導体チップ３の裏面とチップ搭載部２の底部表面とを対向させて、チップ搭載部２の底部の中央位置に半導体チップ３を接合した後、底部裏面側から成型金型に樹脂を注入することによりチップ搭載部２の凹形状部の内側に空気層７を残し、その空気層７で半導体チップ３の周囲を覆うことで、半導体チップ３の上面および側面と接触しない封止体６を形成する。
【解決手段】チップ搭載部２は、底部と、この底部を囲むように形成された側壁部を有する凹形状部を備えており、半導体チップ３の裏面とチップ搭載部２の底部表面とを対向させて、チップ搭載部２の底部の中央位置に半導体チップ３を接合した後、底部裏面側から成型金型に樹脂を注入することによりチップ搭載部２の凹形状部の内側に空気層７を残し、その空気層７で半導体チップ３の周囲を覆うことで、半導体チップ３の上面および側面と接触しない封止体６を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、半導体パッケージおよびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、半導体パッケージの製造方法として、樹脂保持金型上に不可逆性硬化樹脂を塗布し、不可逆性硬化樹脂の表面に、半導体チップをキャビティ内に収容したパッケージ基板のキャビティの開口部を接触させた後、加熱処理によりキャビティ内の空気膨張で不可逆性硬化樹脂を半球面状に膨張させて、内面を凹面とし、外面を平面とする不可逆性硬化樹脂からなるキャップ部材を形成する技術が特開２００２−３６８０２８号公報（特許文献１）に記載されている。
【特許文献１】特開２００２−３６８０２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
様々な製品用途に対応するため、半導体チップに形成される半導体素子の品種に応じて、半導体チップを搭載した半導体装置（半導体パッケージ）の構造または製法に要求される項目も異なっている。そのため、半導体素子の品種に応じた半導体装置の開発が必要とされている。
【０００４】
本願発明者らは、高周波モジュールなどに使用される高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置の開発を行っている。しかしながら、本願発明者らの検討によれば、高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置では、以下に説明する種々の技術的課題が存在することが分かった。
【０００５】
一般に、上記半導体装置の電気的特性を向上させるためには、半導体チップの寄生容量を低減して、高周波向けの半導体素子に与えるノイズの影響を小さくすることが必要とされている。しかし、半導体素子が形成された半導体チップを搭載する半導体装置では、半導体素子を保護するために、例えばエポキシ樹脂からなる封止体により半導体チップの主面を覆っている。そのため、封止体と半導体チップとの界面において寄生容量が生成され、この生成された寄生容量の影響により高周波向けの半導体素子のノイズ耐性が低下して、高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置において所望する電気的特性が得られない問題がある。
【０００６】
半導体チップの寄生容量を低減するためには、半導体チップを誘電率の低い物質で覆うことが望ましく、半導体チップを空気層で覆うことが最も好ましい態様として考えられる。なお、半導体チップの主面上に空気層を形成する方法として、例えば前記特許文献１に記載された半導体装置の製造方法がある。しかし、この製造方法により形成された半導体装置は、第１基板上に搭載された半導体チップを覆うように、半導体チップの周囲に設けられた第２基板とキャップ部材とを接合する構成であり、半導体チップの主面上に空気層を形成するための部材（封止体）を１つの部材で形成する構成とはなっていない。そのため、例えば実装基板上に、完成した半導体装置を搭載する際のリフロー工程において、熱の影響により第２基板とキャップ部材との接合部が剥離する恐れがある。これにより、半導体装置の高い信頼性が確保できないと考えられる。
【０００７】
そこで、信頼性を低下させることなく、半導体チップの主面上に空気層を形成することによる良好な電気特性を有する半導体装置の検討が必要となった。
【０００８】
本発明の目的は、半導体装置の電気的特性の向上を図ることのできる技術を提供することにある。
【０００９】
本発明の他の目的は、半導体装置の信頼性を低下させることなく、電気的特性の向上を図ることのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、一実施例を簡単に説明すれば、次のとおりである。
【００１２】
本実施例は、チップ搭載部と、外縁部に設けられた第１リード電極（ドレイン用リード）と、外縁部に、チップ搭載部を挟んで第１リード電極と対向して設けられた第２リード電極（ゲート用リード）と、第１リード電極と第２リード電極との間に配置され、チップ搭載部と一体に形成されて外縁部まで延びる第３リード電極（ソース用リード）と、チップ搭載部の中央位置にダイボンド材を介して接合された半導体チップと、半導体チップの主面に形成された第１パッド電極と第１リード電極とを電気的に接続する第１ワイヤと、半導体チップの主面に形成された第２パッド電極と第２リード電極とを電気的に接続する第２ワイヤと、半導体チップの主面に形成された第３パッド電極と第３リード電極とを電気的に接続する第３ワイヤと、チップ搭載部、第１、第２および第３リード電極の一部、半導体チップ、第１、第２および第３ワイヤを封止する封止体とにより構成された半導体装置である。チップ搭載部は、底部と、この底部を囲むように形成された側壁部を有する凹形状部を備えており、半導体チップの裏面とチップ搭載部の底部表面とを対向させて、チップ搭載部の底部の中央位置に半導体チップが接合されている。また、封止体の内部のチップ搭載部の凹形状部の内側には空気層が形成されており、半導体チップの主面と側面は、封止体と接触していない。
【００１３】
本実施例は、表面および表面と反対側の裏面を有するチップ搭載部と、チップ搭載部の周囲に配置された第１リード電極（ドレイン用リード）と、チップ搭載部の周囲に配置され、チップ搭載部を介して第１リード電極と対向する第２リード電極（ゲート用リード）と、チップ搭載部と一体に形成され、第１リード電極と第２リード電極との間に配置された第３リード電極（ソース用リード）と、第１、第２および第３リード電極のそれぞれと一体に形成された枠部とを有する基板を準備する工程と、半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および主面と反対側の裏面を有する半導体チップを、半導体チップの裏面がチップ搭載部の表面と対向するように、チップ搭載部上に接合する工程と、第１リード電極と半導体チップの第１パッド電極とを第１ワイヤを介して電気的に接続し、第２リード電極と半導体チップの第２パッド電極とを第２ワイヤを介して電気的に接続し、第３リード電極と半導体チップの第３パッド電極とを第３ワイヤを介して電気的に接続する工程と、キャビティ面、および前記キャビティ面を囲むように形成された側面からなる凹形状のキャビティ部を備えた下金型、ゲート部を備える上金型を有する成型金型を準備する工程、チップ搭載部の裏面が上金型のゲート部と対向するように、基板を上金型と下金型との間に配置する工程、基板の枠部を上金型および下金型によりクランプする工程、上金型のゲート部を介してキャビティ部の内部に樹脂を注入して、半導体チップの主面側に位置する上面、上面と反対側の下面、および上面と下面との間に位置する側面を有する封止体を形成する工程とを有する半導体装置の製造方法である。
【発明の効果】
【００１４】
本願において開示される発明のうち、一実施例によって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
半導体装置の信頼性を低下させることなく、電気的特性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１６】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１７】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
（実施の形態１）
本実施の形態１による高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置を図１および図２を用いて説明する。図１（ａ）、（ｂ）および（ｃ）はそれぞれ半導体装置の要部平面図、同図（ａ）のＡ−Ａ′線における要部断面図および同図（ａ）のＢ−Ｂ′線における要部断面図である。図２（ａ）、（ｂ）および（ｃ）はそれぞれ半導体装置の上面図、側面図および底面図である。本実施の形態１では、高周波向けの半導体素子として高周波パワーＭＩＳ（Metal Insulator Semiconductor）トランジスタを例示する。
【００２０】
図１に示すように、半導体装置１は、チップ搭載部２と、外縁部に設けられた第１リード電極（ドレイン用リード）２Ｄと、外縁部に、チップ搭載部２を挟んで第１リード電極と対向して設けられた第２リード電極（ゲート用リード）２Ｇと、第１リード電極と第２リード電極との間に配置され、チップ搭載部２と一体に形成されて外縁部まで延びる第３リード電極（ソース用リード）２Ｓと、チップ搭載部２の中央位置にダイボンド材を介して接合された半導体チップ３と、半導体チップ３の主面（回路形成面）に形成された第１パッド電極（ドレイン用電極）４Ｄと第１リード電極２Ｄとを電気的に接続する第１ワイヤ（ドレイン用ワイヤ）５Ｄと、半導体チップ３の主面に形成された第２パッド電極（ゲート用電極）４Ｇと第２リード電極２Ｇとを電気的に接続する第２ワイヤ（ゲート用ワイヤ）５Ｇと、半導体チップ３の主面に形成された第３パッド電極（ソース用電極）４Ｓと第３リード電極２Ｓとを電気的に接続する第３ワイヤ（ソース用ワイヤ）５Ｓと、チップ搭載部２、リード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）の一部、半導体チップ３、ワイヤ（第１ワイヤ５Ｄ、第２ワイヤ５Ｇおよび第３ワイヤ５Ｓ）を封止する封止体６とにより構成されている。なお、本実施の形態１では、第３リード電極２Ｓが複数本、形成されており、詳細に説明すると、図１に示すように、チップ搭載部２の両側に２つ形成されている。
【００２１】
チップ搭載部２は、底部と、この底部を囲むように形成された側壁部とを有する凹形状を有しており、半導体チップ３の裏面（主面と反対側の面）とチップ搭載部２の底部表面とを対向させて、チップ搭載部２の底部の中央位置に半導体チップ３が接合されている。
【００２２】
半導体チップ３には、高周波パワーＭＩＳトランジスタが形成されており、半導体チップ３の主面に形成された第１パッド電極４Ｄは高周波パワーＭＩＳトランジスタのドレインと電気的に接続されたドレイン用電極、半導体チップ３の主面に形成された第２パッド電極４Ｇは高周波パワーＭＩＳトランジスタのゲートと電気的に接続されたゲート用電極、半導体チップ３の主面に形成された第３パッド電極４Ｓは高周波パワーＭＩＳトランジスタのソースと電気的に接続されたソース用電極である。
【００２３】
封止体６の素材は樹脂、例えばエポキシ樹脂またはシリコーン樹脂等である。図２に示すように、封止体６の平面の外形は、例えば一辺を約３ｍｍとする四角形であり、封止体６は、半導体チップ３の主面側に位置する上面、上面と反対側の下面（実装面）および上面と下面との間に位置する側面を有している。また、封止体６の４側面の外縁部からは、第１の方向に１つの第１リード電極２Ｄ、第１の方向と反対の方向に１つの第２リード電極２Ｇ、第１の方向と直交する第２の方向に１つの第３リード電極２Ｓ、第２の方向と反対の方向に他の１つの第３リード電極２Ｓとが突出している。
【００２４】
封止体６の内部には空気層７からなる隙間が設けられている。空気層７はチップ搭載部２の凹形状内に形成されており、その空気層７により半導体チップ３の周囲が覆われている。すなわち、半導体チップ３は、半導体チップ３の主面、主面の反対側に位置してチップ搭載部２の底部表面と接合する裏面、および主面と裏面との間に位置する側面とを有しているが、半導体チップ３の主面および側面は空気層７により覆われており、半導体チップ３の主面および側面は、樹脂を素材とする封止体６とは接触していない。
【００２５】
このように、半導体チップ３を樹脂ではなく、誘電率の低い空気層（ε≒１）により覆うことで、半導体チップ３の寄生容量を低減することができる。これにより、半導体チップ３に形成された高周波パワーＭＩＳトランジスタがノイズの影響を受け難くなり、半導体装置１の電気的特性が向上する。
【００２６】
次に、本実施の形態１による高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置の製造方法を図３〜図２０を用いて工程順に説明する。図３は半導体装置の製造方法の全体工程の流れを説明する工程図、図４は多数個取り基板の一例を示す外形平面図、図５は多数個取り基板の他の一例を示す外形平面図、図６（ａ）、（ｂ）および（ｃ）はそれぞれ多数個取り基板を構成する単位基板の要部平面図、同図（ａ）のＣ−Ｃ′線における要部断面図および同図（ａ）のＤ−Ｄ′線における要部断面図、図７は半導体装置の製造方法の一工程であるモールド工程の流れを説明する工程図、図８は半導体装置の製造方法のモールド工程における樹脂成形金型の構成の一例を示す部分断面図、図９は半導体装置の製造方法のモールド工程における基板セット状態の一例を示す部分断面図、図１０は樹脂成形金型のエアベントレス構造の下金型の一例を示す斜視図、図１１は樹脂成形金型のエアベント構造の下金型の一例を示す斜視図、図１２および図１３はそれぞれ半導体装置の製造方法のモールド工程における中間型セット状態およびタブレットセット状態の一例を示す部分断面図、図１４（ａ）および（ｂ）はそれぞれ図１０のＥ−Ｅ′線に沿って切断した構造の一例を示す要部断面図およびＦ−Ｆ′線に沿って切断した構造の一例を示す要部断面図、図１５は半導体装置の製造方法のモールド工程におけるレジン注入状態の一例を示す部分断面図、図１６は、図１５のＧ領域を拡大して示す要部断面図、図１７、図１８、図１９および図２０はそれぞれ半導体装置の製造方法のモールド工程におけるレジンキュア状態、クランプ開状態、中間型と基板取り出し状態および中間型離型状態の一例を示す部分断面図である。
【００２７】
ここでは、図４および図５に示す複数のデバイス領域がマトリクス配置された多数個取り基板８，９を用いて半導体装置を形成する場合について説明する。図４に示す多数個取り基板８は、例えばフープラインで使用することを想定した配線基板である。多数個取り基板８の外周部には、一の方向に並んで複数の位置決め用の貫通孔１０が形成されている。この複数の位置決め用の貫通孔１０が並ぶ方向（ｘ軸方向）を行とし、この列の方向と直交する方向（ｙ軸方向）を列とすると、多数個取り基板８は、半導体製品１つ分に該当する単位基板１１が９行２列に配置された構成となっている。図５に示す多数個取り基板９は、例えばジョブショップラインで使用することを想定した配線基板である。多数個取り基板９の外周部にも、前述の図４に示した多数個取り基板８と同様に、一の方向に並んで複数の位置決め用の貫通孔１０が形成されている。この複数の位置決め用の貫通孔１０が並ぶ方向（ｘ軸方向）を行とし、この行の方向と直交する方向（ｙ軸方向）を列とすると、多数個取り基板９は、半導体製品１つ分に該当する単位基板１１が９行８列に配置された構成となっている。多数個取り基板８，９を構成する単位基板１１の間にはスリット１２が設けられているが、これはモールド工程においてモールド樹脂の流入に伴う多数個取り基板８，９の歪みを緩和するものである。なお、本実施の形態１におけるマトリクス配置された多数個取り基板８，９とは、行と列のそれぞれの中に単位基板１１を２つ以上有するものである。
【００２８】
図６に示すように、単位基板１１は、ダイボンディング工程において半導体チップが搭載される凹形状のチップ搭載部２と、チップ搭載部２と一体に形成されて、ｙ軸方向に延びる２つの第３リード電極２Ｓと、チップ搭載部２と離れて形成されて、上記第３リード電極２Ｓが延びる方向と交差するｘ軸方向に延びる第１リード電極２Ｄおよび第２リード電極２Ｇなどを含んでいる。
【００２９】
まず、半導体チップ３の主面と反対側の裏面と、多数個取り基板９（以下の説明では前述した多数個取り基板９を例示するが、これに代えて前述した多数個取り基板８を用いてもよい）のチップ搭載部２の底部表面とを対向させて、チップ搭載部２の底部の中央位置に半導体チップ３を搭載する（図３のダイボンディング工程Ｐ１）。半導体チップ３の裏面と多数個取り基板９のチップ搭載部２の底部表面との接合には、例えばＡｕ／Ｓｎ共晶接合、ペースト状の接着剤（例えばＡｇペースト）を用いた接合、またはフィルム状の接着剤（ＤＡＦ（Die Attach Film））を用いた接合などを用いることができる。
【００３０】
次に、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法により、半導体チップ３の主面に形成された第１パッド電極４Ｄと多数個取り基板９の第１リード電極２Ｄとを第１ワイヤ５Ｄで電気的に接続し、半導体チップ３の主面に形成された第２パッド電極４Ｇと多数個取り基板９の第２リード電極２Ｇとを第２ワイヤ５Ｇで電気的に接続し、半導体チップ３の主面に形成された第３パッド電極４Ｓと多数個取り基板９の第３リード電極２Ｓとを第３ワイヤ５Ｓで電気的に接続する（図３のワイヤボンディング工程Ｐ２）。ワイヤ（第１ワイヤ５Ｄ、第２ワイヤ５Ｇおよび第３ワイヤ５Ｓ）には、例えば１５〜２０μｍφの金線を用いる。
【００３１】
次に、図７に示す工程図に従って、チップ搭載部２、リード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）の一部、半導体チップ３、ワイヤ（第１ワイヤ５Ｄ、第２ワイヤ５Ｇおよび第３ワイヤ５Ｓ）を封止する封止体６を形成する（図３のモールド工程Ｐ３）。本実施の形態１では、上金型と下金型とを備える成形金型を用いて封止体６は形成されるが、上金型に設けられたゲート部から樹脂を注入するトップゲート方式により樹脂モールディングは行われる。
【００３２】
まず、封止体６の形成に用いる成形金型（上金型および下金型）をブラッシングする（図７の工程Ｓ１）。図８に示すように、成形金型１３は、下金型１４と上金型１５とを備えている。また、上金型１５は、中間型１５Ｍと、この中間型１５Ｍよりもさらに上側に位置する上型１５Ｕとを備えている。
【００３３】
下金型１４には、樹脂を押し出すプランジャ１４ａと、プランジャ１４ａが配置されたポット１４ｂと、封止体６を形成するキャビティ部１４ｃとが形成されており、金型クランプ時に下金型１４によって中間型１５Ｍを支持するため、中間型１５Ｍを配置するためのオフセット加工が施されている。
【００３４】
一方、上金型１５の中間型１５Ｍには、ゲート部１５ａが形成されている。成形金型１３はトップゲート方式であるため、成形金型１３に多数個取り基板９を配置した時に、ゲート部１５ａの樹脂流路１５ｂの注入口１５ｃが下金型１４のキャビティ部１４ｃの中央部に位置するように、ゲート部１５ａは形成されている。ゲート部１５ａの樹脂流路１５ｂは、下金型１４のキャビティ部１４ｃの主面に向かうにつれて口径が小さくなるような円錐状に形成されている。注入口１５ｃの直径は、例えばφ＝０．３〜０．８ｍｍ程度である。
【００３５】
また、上金型１５の上型１５Ｕには、複数のイジェクタピン１５ｄが可動自在に設けられている。さらに、上型１５Ｕの押圧面１５ｅには、中間型１５Ｍのゲート部１５ａの樹脂流路１５ｂに連通するカル部１５ｆやランナ部１５ｇが形成されている。なお、トップゲート方式に用いられる樹脂成形金型に関しては、例えば倉冨らの日本国特許出願第２００６−３５０４８０（２００６．１２．２６出願）などに開示されている。
【００３６】
次に、図９に示すように、半導体チップ３が搭載され、かつワイヤボンディング済みの多数個取り基板９を成形金型１３の下金型１４上に配置する基板セットを行う（図７の工程Ｓ２）。下金型１４には、キャビティ面、およびキャビティ面を囲むように形成された側面からなる凹形状のキャビティ部１４ｃが複数形成されており、キャビティ部１４ｃの外側の周囲には、多数個取り基板９の主面の周縁部を押圧する押圧面１４ｄを有している。ここでは、キャビティ部１４ｃの外側の周囲に有する押圧面１４ｄと、多数個取り基板９の主面の周縁部とを合わせることにより、下金型１４に形成されたキャビティ部１４ｃ内にチップ搭載部２、半導体チップ３およびワイヤ（第１ワイヤ５Ｄ、第２ワイヤ５Ｇおよび第３ワイヤ５Ｓ）等が配置されるように、多数個取り基板９を下金型１４上に配置する。また、搬送ブロック１６の支持部１６ａによって保持されて搬送された多数個取り基板９を、下金型１４の押圧面１４ｄ上に、位置決めピン１４ｅによって位置決めして配置する。これにより、多数個取り基板９のチップ搭載部２は、凹形状を逆さまにした態様でキャビティ部１４ｃ内に配置されることになる。
【００３７】
下金型１４には、例えば図１０に示すエアベントを有しないエアベントレス構造の下金型１４Ａを用いる。下金型１４Ａには、底面１４ｆおよび底面１４ｆの周りを囲むように形成された４つの側面１４ｇから成るキャビティ部１４ｃが形成され、さらに、多数個取り基板９の第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓを配置する溝部１４ｈが、キャビティ部１４ｃの４つの側面１４ｇにそれぞれ繋がってキャビティ部１４ｃの外側の周囲の押圧面１４ｄに形成されている。金型クランプ時には、キャビティ部１４ｃの外側の周囲の押圧面１４ｄと多数個取り基板９の主面の周縁部とが密着するので、キャビティ部１４ｃ内の空気がキャビティ部１４ｃ内に留まり易くなっている。
【００３８】
また、下金型には、例えば図１１に示すエアベントを有するエアベント構造の下金型１４Ｂを用いることもできる。下金型１４Ｂには、前述の下金型１４Ａと同様に、底面１４ｆおよび底面１４ｆの周りを囲むように形成された４つの側面１４ｇから成るキャビティ部１４ｃが形成され、さらに、多数個取り基板９の第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓを配置する溝部１４ｈが、キャビティ部１４ｃの４つの側面１４ｇにそれぞれ繋がってキャビティ部１４ｃの外側の周囲の押圧面１４ｄに形成されている。さらに、所定の長さのエアベント１４ｉが、キャビティ部１４ｃの４つのコーナ部のそれぞれから対角線上で外側に向かってキャビティ部１４ｃの外側の周囲の押圧面１４ｄに形成されている。エアベント１４ｉを配置することにより、金型クランプ時に、キャビティ部１４ｃ内に残留する空気の量を制御することが可能となる。
【００３９】
次に、図１２に示すように、搬送ブロック１６の支持部１６ａによって保持されて搬送され、かつ予め外部で１５０℃前後に加熱された中間型１５Ｍを下金型１４上に配置する。配置後、上型１５Ｕ、中間型１５Ｍおよび下金型１４を所望の温度（例えば１７０〜１８０℃）に加熱する（本加熱）。すなわち、中間型１５Ｍが１７０〜１８０℃に確実になるように、予め外部で１５０℃前後に予備加熱しておき、予熱状態の中間型１５Ｍを下金型１４上に配置する。
【００４０】
上型１５Ｕ、中間型１５Ｍおよび下金型１４を、例えば１７０〜１８０℃に本加熱した後、上型１５Ｕと下金型１４とでその間に中間型１５Ｍを配置した状態で金型クランプする直前に、図１３に示すように、タブレット搬送部１７によってタブレット１８を搬入し、下金型１４のポット１４ｂ内にタブレット１８を配置する。
【００４１】
タブレット１８の配置後、直ちに上型１５Ｕと下金型１４とで中間型１５Ｍを挟んで金型クランプ（型締め）を行う（図７の工程Ｓ３）。これにより、図１４に示すように、多数個取り基板９のチップ搭載部２は、凹形状を逆さまにした態様でキャビティ部１４ｃ内に配置される。クランプ圧力は、例えば５８８ｋＮとすることができる。
【００４２】
この状態で、図１５に示すように、金型温度によって溶融した封止用樹脂１９を成形金型１３の下金型１４のポット１４ｂ内に配置されたプランジャ１４ａによって押し出す。その後、プランジャ１４ａによって押し出された封止用樹脂１９を、中間型１５Ｍのゲート部１５ａの注入口１５ｃを介して、下金型１４のキャビティ部１４ｃ内へ注入する（図７の工程Ｓ４）。封止用樹脂１９の最低溶融粘度は、例えば３０Ｐａ・ｓであり、封止用樹脂１９の注入圧力は、例えば１０ＭＰａとすることができる。
【００４３】
すなわち、金型温度で封止用樹脂１９を溶融しながらプランジャ１４ａで封止用樹脂１９を押し出し、さらに、上型１５Ｕの押圧面１５ｅに形成されたカル部１５ｆ、ランナ部１５ｇおよび中間型１５Ｍのゲート部１５ａの樹脂流路１５ｂの注入口１５ｃを介して下金型１４のそれぞれのキャビティ部１４ｃ内に封止用樹脂１９を充填していく。封止用樹脂１９は、例えば熱硬化性で、かつ難燃性のハロゲンフリーレジンを用いる。
【００４４】
これにより、図１６に示すように、トップゲート方式を採用しているので、キャビティ部１４ｃ内にゲート部１５ａから注入された封止用樹脂１９が、多数個取り基板９の裏面側から多数個取り基板９の主面側に向かって、キャビティ部１４ｃ内の空気を追いやるように流れる。さらに、多数個取り基板９のチップ搭載部２が凹形状を逆さまにした態様でキャビティ部１４ｃ内に配置されているので、封止用樹脂１９に追われた空気層７は、多数個取り基板９のチップ搭載部２の内側へ追われて、ここに残存する。これにより、チップ搭載部２の底面に接合された半導体チップ３の周囲は空気層７により覆われる。
【００４５】
例えば前述の図１０に示したエアベントレス構造の下金型１４Ａを用いた場合では、キャビティ部１４ｃ内の空気を外部へ排除することができないので、金型クランプ時にキャビティ部１４ｃ内に閉じこめられた空気のほとんどをチップ搭載部２の内側に残存させることができて、半導体チップ３の周囲を空気層７で覆うことができる。また、例えば前述の図１１に示したエアベント構造の下金型１４Ｂを用いた場合であっても、キャビティ部１４ｃ内の空気の一部は外部へ排除されるが、金型クランンプ時にチップ搭載部２の内側に在った空気を、封止用樹脂１９の注入時にチップ搭載部２の内側に残存させることができるので、半導体チップ３の周囲を空気層７で覆うことができる。
【００４６】
下金型１４のそれぞれのキャビティ部１４ｃ内に封止用樹脂１９を充填した後、図１７に示すように、封止用樹脂１９を硬化させて封止体６を形成する。ここでは、例えば１００秒程度そのまま放置し、成型金型１３上で封止用樹脂１９をプリキュア（仮硬化または半硬化）させる（図７の工程Ｓ５）。これにより、多数個取り基板９のチップ搭載部２の内側に空気層７からなる隙間が形成されて、半導体チップ３の主面および側面は接触しない封止体６が形成される。なお、封止体６の内部に搭載されている半導体チップ３の主面および側面には空気層７が残存しているが、外見上、封止体６の全体形状は、従来の封止体とは変わらず、１つの封止用樹脂１９から構成されているので、これ以降の工程においては、従来の封止体と同様に扱うことができる。
【００４７】
次に、図１８に示すように、成形金型１３を開放（型開き）する（図７の工程Ｓ６）。すなわち、カルレジン２０およびランナレジン２１に対してイジェクタピン１５ｄを押し当てて上型１５Ｕを上方に離型させ、これによって型開きを行う。
【００４８】
次に、図１９に示すように、封止用樹脂１９（カルレジン２０、ランナレジン２１およびゲートレジン２２）が半硬化の状態で、多数個取り基板９を中間型１５Ｍごと上型１５Ｕと下型１４から取り出す。ここでは、搬送ブロック１６の支持部１６ａによって中間型１５Ｍを把持し、中間型１５Ｍごと多数個取り基板９と封止用樹脂１９を取り出す。
【００４９】
さらに、取り出した中間型１５Ｍ、多数個取り基板９および封止用樹脂１９をブレイク用ステージ上に移載し、ブレイク用ステージ上で封止用樹脂１９を完全硬化させる。すなわち、下金型１４上では熱があるため封止用樹脂１９を完全硬化させることはできない。封止用樹脂１９が完全硬化していないと、ゲートブレイクもできない。従って、半硬化状態の封止用樹脂１９を別のステージであるブレイク用ステージに移載することで封止用樹脂１９を冷やすことができ、封止用樹脂１９を完全硬化させることができる。これにより、ゲートブレイク時に、樹脂が分離し易くなる。
【００５０】
封止用樹脂１９を完全硬化させた後、ブレイク用ステージ上でゲートレジン２２と封止体６の底面とを切断分離する。その際、ゲート部１５ａの内周面によって形成される樹脂流路１５ｂに充填されたゲートレジン２２をひねって回転させることにより、ゲート部１５ａの注入口１５ｃ付近でゲートレジン２２と封止体６の底面とを切断分離する。
【００５１】
次に、中間型１５Ｍ上に残存するカルレンジ２０、ランナレジン２１およびゲートレジン２２を除去した後、図２０に示すように、中間型１５Ｍで摺動する複数の離型ピン２３によって多数個取り基板９を押圧して中間型１５Ｍと封止体６とを離型する（図７の工程Ｓ７）。すなわち、ブレイク用ステージ２４上で、成形金型１３の中間型１５Ｍに組み込まれた複数の離型ピン２３によって多数個取り基板９を押圧して中間型１５Ｍを多数個取り基板９および封止体６から離型させる。その際多数個取り基板９はブレイク用ステージ２４上で位置決めピン２４ａによって位置決めされている。
【００５２】
その後、搬送ブロック１６の支持部１６ａによって中間型１５Ｍを支持して中間型１５Ｍを待機位置に戻してトップゲート方式による樹脂モールディングが完了する。
【００５３】
次に、余分な樹脂およびバリを取り除く（図３のバリ取り工程Ｐ４）。この後、実装基板に搭載した際、実装基板の電極と半導体装置１のリード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）との間に設けられる半田材（鉛フリー半田材を含む）の濡れ性が向上するように、半導体装置１のリード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）の表面（封止体６から露出した表面）に外装メッキを行う必要がある。しかし、本実施の形態１に示す半導体装置１は、半導体チップ３の周辺（主面）が空気で覆われている構造（封止体６が接触していない構造）のため，腐食やマイグレーションにより，製品特性に悪影響を与えやすい特徴を持っている。このマイグレーションを引き起こす要因は，大量に水を使用するメッキ工程により発生する。
【００５４】
そこで、半導体装置１の信頼性を向上するためには、半導体チップ３を実装し、封止体６を形成した後には、このようなメッキ工程を使用しないことが好ましい。そこで、フレーム加工の段階でメッキ工程により外装メッキを施しておく、所謂、先付けメッキが望ましい。なお、メッキの種類としては、耐食性にも優れ，マイグレーションを起しにくい金や金パラジウム合金等が望ましい。
【００５５】
続いて、多数個取り基板９の第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓを切断することにより、ＱＦＮ（Quad Flat Non-leaded Package：リードがパッケージの４側面から取り出されたパッケージ）構造の半導体装置１が完成する（図３のリードカット工程Ｐ５）。
【００５６】
次に、外観検査において外観不良と判断された半導体装置１を取り除いた後（図３の選別工程Ｐ６）、キャリアテープに予め形成されている窪みに半導体装置１を収納する（図３のテーピング工程Ｐ７）。続いて、キャリアテープをリールに巻き取り、防湿された袋にリールを収納し（図３の梱包工程Ｐ８）、この状態で出荷する。
【００５７】
このように、本実施の形態１によれば、チップ搭載部２の内部に搭載された半導体チップ３の主面および側面は、誘電率の低い空気層により覆われているので、半導体チップ３の寄生容量を低減することができる。これにより、半導体チップ３に形成された高周波向けの半導体素子、例えば高周波パワーＭＩＳトランジスタがノイズの影響を受け難くなり、半導体装置１の電気的特性が向上する。また、封止体６は１つの部材（封止用樹脂１９）から構成されているので、例えばモールド工程後の工程において熱処理が施されても、封止体６は壊れにくく高い信頼性を確保することができる。その結果、信頼性を低下させることなく、半導体装置１の電気的特性の向上を図ることができる。
【００５８】
（実施の形態２）
本実施の形態２による半導体装置は、前述した実施の形態１と同様であり、チップ搭載部の内側に搭載された半導体チップの主面および側面を、誘電率の低い空気層により覆い、さらにその空気層を樹脂により覆うことで、半導体チップの寄生容量を低減するものであるが、その製造方法が前述した実施の形態１の半導体装置の製造方法と相違する。
【００５９】
本実施の形態２による半導体装置の製造方法を図２１〜図２４を用いて工程順に説明する。図２１は半導体装置の製造方法の全体工程の流れを説明する工程図、図２２〜図２４は半導体装置の製造方法の一例を示す部分断面図である。
【００６０】
まず、単位基板が複数形成された多数個取り基板を準備する。ここでの単位基板は、例えば前述した実施の形態１の図６に示した単位基板１１であって、半導体チップが搭載される凹形状のチップ搭載部２と、チップ搭載部２と一体に形成されて、ｙ軸方向に延びる２つの第３リード電極２Ｓと、チップ搭載部２と離れて形成されて、上記第３リード電極２Ｓが延びる方向と交差するｘ軸方向に延びる第１リード電極２Ｄおよび第２リード電極２Ｇなどを含んでいる。さらに、チップ搭載部２は、底部と、この底部を囲むように形成された側壁部を有する凹形状を有している。
【００６１】
次に、単位基板１１が複数形成された多数個取り基板のチップ搭載部２の底部の中央位置に半導体チップ３を搭載した後（図２１のダイボンディング工程Ｐ１）、半導体チップ３の主面に形成されたパッド電極（第１パッド電極４Ｄ、第２パッド電極４Ｇおよび第３パッド電極４Ｓ）と多数個取り基板の主面に形成されたリード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）とをワイヤ（第１ワイヤ５Ｄ、第２ワイヤ５Ｇおよび第３ワイヤ５Ｓ）で電気的に接続する（図２１のワイヤボンディング工程Ｐ２）。なお、ダイボンディング工程およびワイヤボンディング工程における製造過程は、前述した実施の形態１と同様であるため、その説明を省略する。
【００６２】
次に、図２２に示すように、半導体チップ３が搭載され、かつワイヤボンディング済みの多数個取り基板を、多数個取り基板のチップ搭載部２の凹形状を逆さまにした態様、すなわち、チップ搭載部２の底部を上に、開口部を下にして、液状レジン２５に浸す（図２１のキャスティング工程Ｐ３）。このとき、多数個取り基板の全体を液状レジン２５に浸すのではなく、チップ搭載部２の底面に接合されている半導体チップ３は浸さず、かつチップ搭載部２の側壁部の上部が液状レジン２５に浸るように、多数個取り基板を液状レジン２５に浸す。従って、半導体チップ３の主面および側面は液状レジン２５とは接触せずに、空気層２６に覆われている。液状レジン２５は、例えばエポキシ樹脂またはシリコーン樹脂等であり、その室温での粘度は、例えば３〜９Ｐａ・ｓ程度である。
【００６３】
次に、図２３に示すように、液状レジン２５から多数個取り基板を引き上げて、チップ搭載部２の上部に液状レジン２５からなるレジン膜からなるキャップ２５ａを形成する。このとき、キャップ２５ａは、表面張力により、チップ搭載部２の外側に向かって凸形状となり、チップ搭載部２の底面に接合されている半導体チップ３を覆う空気層２６は、形成されたキャップ２５ａと、チップ搭載部２の底面および側壁部とで囲まれた領域に閉じこめられる。続いて、多数個取り基板９に、例えば１５０℃の熱処理を施すことにより、キャップ２５ａを固める（図２１のキュア工程Ｐ４）。固められたキャップ２５ａの厚さは、例えば０．１ｍｍ程度である。これにより、半導体チップ３の主面および側面が空気層２６で覆われた状態を保持することができる。
【００６４】
次に、図２４に示すように、チップ搭載部２、リード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）、半導体チップ３、ワイヤ（第１ワイヤ５Ｄ、第２ワイヤ５Ｇおよび第３ワイヤ５Ｓ）を封止する封止体２７を形成する（図２１のモールド工程Ｐ５）。この封止体２７は、例えば前述した本実施の形態１において説明した前述の成形金型１３を用いて、前述の図７に示したモールド工程の流れを説明する工程図に従って形成することができる。封止体２７の素材である封止用樹脂は、例えば３０Ｐａ・ｓの最低溶融粘度を有しており、例えば１７０℃の熱処理により硬化させることができる。
【００６５】
ところで、本実施の形態２のモールド工程における製造過程は、前述した実施の形態１と同様であることから、その説明を省略するが、すでに多数個取り基板のチップ搭載部の内側には、キャップ２５ａにより空気層２６が閉じこめられているので、前述した実施の形態１で示したモールド工程において空気層７を形成する必要がない。従って、本実施の形態２では、前述した実施の形態１で示したモールド工程のように、多数個取り基板のチップ搭載部２を、凹形状を逆さまにした態様でキャビティ内に配置させる必要はない。また、キャビティ内に封止体２７の素材である封止用樹脂を注入する際には、キャビティ部の内部から空気を排除することによってキャビティ部の内部におけるボイドの発生を防ぐことが望ましいので、下金型または上金型にエアベントを有する構造の成形金型を使用することが望ましい。
【００６６】
次に、余分な樹脂およびバリを取り除く（図２１のバリ取り工程Ｐ６）。この後、半導体装置１のリード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）の表面（封止体６から露出した表面）に外装メッキを行う必要がある。しかし、前述の実施の形態１で説明したように、半導体装置１の信頼性を向上するためには、フレーム加工の段階でメッキ工程により外装メッキを施しておく、所謂、先付けメッキが望ましい。
【００６７】
続いて、多数個取り基板のリード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）を切断することにより、ＱＦＰ（Quad Flat Package：リードがパッケージの４側面から取り出され、かつパッケージの外側でガルウイング型に屈曲成形されたパッケージ）構造の半導体装置１Ａが完成する（図２１のリードカット工程Ｐ７）。
【００６８】
次に、外観検査において外観不良と判断された半導体装置１Ａを取り除いた後（図２１の選別工程Ｐ８）、キャリアテープに予め形成されている窪みに半導体装置１Ａを収納する（図２１のテーピング工程Ｐ９）。続いて、キャリアテープをリールに巻き取り、防湿された袋にリールを収納し（図２１の梱包工程Ｐ１０）、この状態で出荷する。
【００６９】
なお、本実施の形態２では、ＱＦＰ構造の半導体装置を製造方法の一例を示したが、ＱＦＮ構造の半導体装置を製造することもできる。図２５に、ＱＦＮ構造の半導体装置の一例を説明する要部断面図を示す。ＱＦＮは、ＱＦＰよりもリード電極の長さを短くすることができるので、ＱＦＮ構造を採用することにより、高周波モジュールに必要とされる高速化（耐ノイズ性）の点でＱＦＰ構造の半導体装置１Ａよりも優れた半導体装置１Ｂを得ることができる。
【００７０】
このように、本実施の形態２によれば、前述した実施の形態１と同様に、チップ搭載部２の内側に搭載された半導体チップ３の主面および側面は、誘電率の低い空気層により覆われているので、半導体チップ３の寄生容量を低減することができる。これにより、半導体チップ３に形成された高周波向けの半導体素子、例えば高周波パワーＭＩＳトランジスタがノイズの影響を受け難くなり、半導体装置１Ａ，１Ｂの電気的特性が向上する。
【００７１】
（実施の形態３）
本実施の形態３による半導体装置は、前述した実施の形態１または実施の形態２と同様であり、チップ搭載部の内側に搭載された半導体チップの主面および側面を、誘電率の低い空気層により覆い、さらにその空気層を樹脂により覆うことで、半導体チップの寄生容量を低減するものであるが、その製造方法が前述した実施の形態１または実施の形態２の半導体装置の製造方法と相違する。
【００７２】
本実施の形態３による半導体装置の製造方法を図２６〜図２８を用いて工程順に説明する。図２６は半導体装置の製造方法の全体工程の流れを説明する工程図、図２７および図２８は半導体装置の製造方法の一例を示す部分断面図である。
【００７３】
まず、単位基板が複数形成された多数個取り基板を準備する。ここでの単位基板は、例えば前述した実施の形態１の図６に示した単位基板１１であって、半導体チップが搭載される凹形状のチップ搭載部２と、チップ搭載部２と一体に形成されて、ｙ軸方向に延びる２つの第３リード電極２Ｓと、チップ搭載部２と離れて形成されて、上記第３リード電極２Ｓが延びる方向と交差するｘ軸方向に延びる第１リード電極２Ｄおよび第２リード電極２Ｇなどを含んでいる。さらに、チップ搭載部２は、底部と、この底部を囲むように形成された側壁部を有する凹形状を有している。
【００７４】
次に、単位基板１１が複数形成された多数個取り基板のチップ搭載部２の底部の中央位置に半導体チップ３を搭載した後（図２６のダイボンディング工程Ｐ１）、半導体チップ３の主面に形成されたパッド電極（第１パッド電極４Ｄ、第２パッド電極４Ｇおよび第３パッド電極４Ｓ）と多数個取り基板の主面に形成されたリード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）とをワイヤ（第１ワイヤ５Ｄ、第２ワイヤ５Ｇおよび第３ワイヤ５Ｓ）で電気的に接続する（図２６のワイヤボンディング工程Ｐ２）。なお、ダイボンディング工程およびワイヤボンディング工程における製造過程は、前述した実施の形態１と同様であるため、その説明を省略する。
【００７５】
次に、図２７に示すように、キャビティ面、およびキャビティ面を囲むように形成された側面からなる凹形状のキャビティ部を備え、キャビティ部の内部に液状レジン２９が供給された金型２８を準備する。続いて、半導体チップ３が搭載され、かつワイヤボンディング済みの多数個取り基板を、多数個取り基板のチップ搭載部２の凹形状を逆さまにした態様、すなわち、チップ搭載部２の底部を上に、開口部を下にして、金型２８に形成されたキャビティ部の内部に満たした液状レジン２９に浸す（図２６のキャスティング工程Ｐ３）。液状レジン２９は、例えばエポキシ樹脂またはシリコーン樹脂等であり、その室温での粘度は、例えば３〜９Ｐａ・ｓ程度である。なお、金型２８に形成されたキャビティ部の構造が、完成した半導体装置の構造（半導体パッケージの構造）となる。
【００７６】
このとき、リード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）の裏面は液状レジン２９に浸さないようにする。多数個取り基板のチップ搭載部２が凹形状を逆さまにした態様で液状レジン２９に浸されるので、チップ搭載部２内の空気はそのままチップ搭載部２の内側に留まり、チップ搭載部２の底面に接合された半導体チップ３の周囲は空気層３０により覆われる。従って、半導体チップ３の主面および側面は液状レジン２９とは接触せずに、空気層３０に覆われている。
【００７７】
次に、図２８に示すように、金型２８のキャビティ部の内部の液状レジン２９に、リード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）の裏面以外の部位を浸した状態で、例えば１５０℃の熱処理を施すことにより、液状レジン２９を固めて、リード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）の裏面以外の部位を封止する封止体３１を形成する（図２６のキュア工程Ｐ４）。その後、金型２８と、封止体３１とを離型する。
【００７８】
次に、余分な樹脂およびバリを取り除く（図２６のバリ取り工程Ｐ５）。この後、半導体装置１Ｃのリード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）の表面（封止体３１から露出した表面）に外装メッキを行う必要がある。しかし、前述の実施の形態１で説明したように、半導体装置１Ｃの信頼性を向上するためには、フレーム加工の段階でメッキ工程により外装メッキを施しておく、所謂、先付けメッキが望ましい。
【００７９】
続いて、多数個取り基板のリード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）を切断することにより、ＱＦＮ構造の半導体装置１Ｃが完成する（図２６のリードカット工程Ｐ６）。
【００８０】
次に、外観検査において外観不良と判断された半導体装置１Ｃを取り除いた後（図２６の選別工程Ｐ７）、キャリアテープに予め形成されている窪みに半導体装置１Ｃを収納する（図２６のテーピング工程Ｐ８）。続いて、キャリアテープをリールに巻き取り、防湿された袋にリールを収納し（図２６の梱包工程Ｐ１９）、この状態で出荷する。
【００８１】
なお、本実施の形態３では、ＱＦＮ構造の半導体装置を製造方法の一例を示したが、ＱＦＰ構造またはＳＯＰ（Small Outline Package：リードがパッケージの２側面から取り出され、かつパッケージの外側でガルウイング型に屈曲成形されたパッケージ）構造の半導体装置を製造することもできる。本実施の形態３で説明した半導体装置の製造方法では、液状レジン２９に、チップ搭載部２、リード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）の裏面以外の部位、半導体チップ３、ワイヤ（第１ワイヤ５Ｄ、第２ワイヤ５Ｇおよび第３ワイヤ５Ｓ）を浸して封止体３１を形成するため、封止体３１の実装面（裏面）３１ａに液状レジン２９の液面が反映される。その結果、封止体３１の実装面３１ａの平坦性が、例えば前述した実施の形態１または実施の形態２で説明した成型金型を用いて形成される封止体６の実装面の平坦性よりも劣ることが考えられる。このため、本実施の形態３による半導体装置１Ｃは、ＱＦＮ構造よりも、ＱＦＰ構造またはＳＯＧ構造の半導体装置への適用が有用であると考えられる。
【００８２】
このように、本実施の形態３によれば、前述した実施の形態１と同様に、チップ搭載部２の内側に搭載された半導体チップ３の主面および側面は、誘電率の低い空気層により覆われているので、半導体チップ３の寄生容量を低減することができる。これにより、半導体チップ３に形成された高周波向けの半導体素子、例えば高周波パワーＭＩＳトランジスタがノイズの影響を受け難くなり、半導体装置１Ｃの電気的特性が向上する。また、封止体３１は１つの部材（液状レジン２９）から構成されているので、例えばモールド工程後の工程において熱処理が施されても、封止体３１は壊れにくく高い信頼性を確保することができる。その結果、信頼性を低下させることなく、半導体装置１Ｃの電気的特性の向上を図ることができる。
【００８３】
また、前述した実施の形態２におけるモールド工程では、液状レジン２５からなるキャップ２５ａを形成する工程と、封止体２７を形成する工程との２つの工程が必要であるが、本実施の形態３では１つの工程により封止体３１が形成できるので、前述した実施の形態２よりもモールド工程のＴＡＴ（Turn Around Time）が短くなる。
【００８４】
（実施の形態４）
本実施の形態４による半導体装置は、半導体チップの主面上の周縁部に絶縁体からなる壁を形成し、半導体チップの主面を配線基板に向けて、バンプを介して配線基板上に半導体チップを搭載することにより（フェイスダウン実装方式）、半導体チップの主面を上記壁および上記配線基板に囲まれた領域内の誘電率の低い空気層と接触させることで、半導体チップの寄生容量を低減するものである。
【００８５】
本実施の形態４による高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置の第１例を図２９および図３０を用いて説明する。図２９（ａ）、（ｂ）および（ｃ）はそれぞれ半導体装置の上面図、側面図および底面図であり、図３０は図２９（ａ）のＨ−Ｈ′線における要部断面図である。
【００８６】
図２９および図３０に示すように、半導体装置４１は、半導体チップ４２と、半導体チップ４２の主面（回路形成面）上に形成された複数のＡｕ／Ｓｎバンプ４３と、Ａｕ／Ｓｎバンプ４３を介して半導体チップ４２が接続された配線基板４４と、半導体チップ４２と配線基板４４との間を封止するように、半導体チップ４２の外周に形成された絶縁体からなるシール４５と、配線基板４４を挟んでＡｕ／Ｓｎバンプ４３と対向して設けられた半田バンプ４６等とを有するパッケージ構造となっている。
【００８７】
半導体チップ４２は、その厚さ方向と交差する平面形状が、例えば四角形になっている。半導体チップ４２の主面には高周波向けの半導体素子、例えば高周波パワーＭＩＳトランジスタが形成されており、高周波パワーＭＩＳトランジスタのドレインと電気的に接続された１つの第１パッド電極（ドレイン電極）、高周波パワーＭＩＳトランジスタのゲートと電気的に接続された１つの第２パッド電極（ゲート電極）および高周波パワーＭＩＳトランジスタのソースと電気的に接続された２つの第３パッド電極（ソース電極）が表面保護膜から露出して形成されている。
【００８８】
配線基板４４は、その厚さ方向と交差する平面形状が、例えば四角形になっている。配線基板４４は、これに限定されないが、主にコア材と、このコア材の主面を覆うようにして形成された保護膜と、このコア材の主面と反対側に位置する裏面を覆うようにして形成された保護膜とを有する構成となっており、コア材は、例えばその主面、裏面および内面に配線を有する多層配線構造になっている。
【００８９】
配線基板４４の主面４４ａには、４つの表面電極４８が配置されている。これら表面電極４８は、半導体チップ４２の主面に形成された第１パッド電極、第２パッド電極および第３パッド電極と対向する位置に、それぞれ配置されている。また、これら表面電極４８は、配線基板４４のコア材に形成された複数の最上層配線のそれぞれの一部分で構成され、コア材の主面上に保護膜から露出して形成されている。
【００９０】
配線基板４４の裏面４４ｂには、４つの裏面電極４９が配置されている。これら裏面電極４９は、配線基板４４のコア材に形成された複数の最下層配線のそれぞれの一部分で構成され、コア材の裏面上に保護膜から露出して配置されている。コア材に形成された複数の最上層配線と複数の最下層配線とは、コア材を貫通する複数の貫通孔５０の内部に形成されるＡｕめっき膜５１によってそれぞれ電気的に接続されている。配線基板４４の裏面４４ｂに形成された複数の裏面電極４９には、それぞれ半田バンプ４６が電気的にかつ機械的に接続されている。半田バンプ４６としては、鉛を実質的に含まない鉛フリー半田組成の半田バンプが用いられる。
【００９１】
半導体チップ４２は、その主面が配線基板４４へ向くように配置されている。半導体チップ４２の主面に形成された第１、第２および第３パッド電極はそれぞれＡｕ／Ｓｎバンプ４３を介して、配線基板４４の主面４４ａに形成された表面電極４８と電気的に接続されている。さらに、半導体チップ４２の周縁部には、半導体チップ４２と配線基板４４との間を封止するように、絶縁体からなるシール４５が設けられており、このシール４５と、配線基板４４の主面とで囲まれた領域には空気が閉じこめられている。すなわち、半導体チップ４２の主面が、このシール４５と、配線基板４４の主面４４ａとで囲まれた領域に面しており、半導体チップ４２の主面は誘電率の低い空気層５２と接触している。
【００９２】
本実施の形態４による高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置の第２例を図３１および図３２を用いて説明する。図３１（ａ）、（ｂ）および（ｃ）はそれぞれ半導体装置の上面図、側面図および底面図であり、図３２は図３１（ａ）のＩ−Ｉ′線における要部断面図である。
【００９３】
図３１および図３２に示すように、半導体装置５３は、半導体チップ５４と、半導体チップ５４の主面（回路形成面）上の周囲に配置された異方性導電フィルム５５と、異方性導電フィルム５５を介して半導体チップ５４が接続された配線基板５６等とを有するパッケージ構造となっている。
【００９４】
半導体チップ５４および配線基板５６は、それぞれ前述した半導体チップ４２および配線基板４４と同様であるため、その説明を省略するが、半導体チップ５４の主面に形成された第１、第２および第３パッド電極の表面には、所定の厚さのＡｕめっき層５８が形成されている。
【００９５】
配線基板５６の主面５６ａには、４つの表面電極が配置されている。これら表面電極は、半導体チップ５４の主面に形成された第１、第２および第３パッド電極と対向する位置にそれぞれ配置されている。また、これら表面電極は、配線基板５６のコア材に形成された複数の最上層配線のそれぞれの一部分で構成され、コア材の主面上に保護膜から露出して形成されている電極上に形成されており、さらに、これら表面電極の表面には所定の厚さのＡｕめっき層５９が形成されている。
【００９６】
配線基板５６の裏面５６ｂには、４つの裏面電極が配置されている。これら裏面電極は、配線基板５６のコア材に形成された複数の最下層配線のそれぞれの一部分で構成され、コア材の裏面上に保護膜から露出して配置されている。さらに、これら裏面パッド電極の表面には所定の厚さのＡｕめっき層６１が形成されている。コア材に形成された複数の最上層配線と複数の最下層配線とは、コア材を貫通する複数の貫通孔の内部に形成されるＡｕめっき膜によってそれぞれ電気的に接続されている。
【００９７】
半導体チップ５４は、その主面が配線基板５６へ向くように配置されている。半導体チップ５４の主面に形成された第１パッド電極（実際には、第１パッド電極の表面に形成されたＡｕめっき層５８）、第２パッド電極（実際には、第２パッド電極の表面に形成されたＡｕめっき層５８）および第３パッド電極（実際には、第３パッド電極の表面に形成されたＡｕめっき層５８）は、それぞれ異方性導電フィルム５５を介して、配線基板５６の主面に形成された表面電極（実際には、表面電極の表面に形成されたＡｕめっき層５９）と電気的に接続されている。
【００９８】
異方性導電フィルム５５は、半導体チップ５４の主面に配置された第１、第２および第３パッド電極（実際には、第１、第２および第３パッド電極の表面に形成されたＡｕめっき層５８）を全て覆うように、半導体チップ５４の主面の周囲に形成されている。異方性導電フィルム５５は、熱硬化性樹脂に導電性を持つ微細な金属粒子を混ぜ合わせて成型したフィルムである。半導体チップ５４の主面上のＡｕめっき層５８と配線基板５６の主面上のＡｕめっき層５９との間に異方性導電フィルム５５を挟み、熱をかけながら加圧すると、圧力がかかった部分において（半導体チップ５４の主面上のＡｕめっき層５８と配線基板５６の主面上のＡｕめっき層５９との間）、異方性導電フィルム５５内に分散していた金属粒子が接触しながら重なり、押し付けられることで金属粒子の表面の絶縁層が剥がれて金属粒子同士が引き合うことで導電する経路が形成される。圧力がかからなかった部分にある金属粒子は絶縁層を保持しているので、横に位置するＡｕめっき層５８，５９間の絶縁は保持される。
【００９９】
半導体チップ５４の周縁部に設けられた異方性導電フィルム５５、半導体チップ５４の主面に形成されたＡｕめっき層５８および配線基板５６の主面に形成されたＡｕめっき層５９により囲まれた領域には空気が閉じこめられている。すなわち、半導体チップ５４の主面が、この異方性導電フィルム５５と、配線基板５６の主面とで囲まれた領域に面しており、半導体チップ５４の主面は誘電率の低い空気層６４と接触している。
【０１００】
このように、本実施の形態４による半導体装置４１では、フェイスダウン実装方式により、半導体チップ４２の主面と配線基板４４の主面４４ａとを向かい合わせて実装し、かつ両者の間にＡｕ／Ｓｎバンプ４３を形成し、さらに半導体チップ４３の周縁部に、半導体チップ４２と配線基板４４との間を封止するシール４５を形成することにより、半導体チップ４２の主面を誘電率の低い空気層５２により覆っている。また、本実施の形態４による半導体装置５３では、フェイスダウン実装方式により、半導体チップ５４の主面と配線基板５６の主面５６ａとを向かい合わせて実装し、かつ両者の間の一部に異方性導電フィルム５５を挟むことにより、半導体チップ５４の主面を誘電率の低い空気層６４により覆っている。これにより、半導体チップ４２，５４の寄生容量を低減することができるので、半導体チップ４２，５４に形成された高周波向けの半導体素子、例えば高周波パワーＭＩＳトランジスタがノイズの影響を受け難くなり、半導体装置４１，５３の電気的特性が向上する。
【０１０１】
次に、本実施の形態４による半導体装置４１（第１例の半導体装置）の製造方法を図３３に示す全体工程の流れを説明する工程図を用いて説明する。
【０１０２】
まず、配線基板４４がマトリックス状に配列された基板を準備する。基板の長手方向を列とし、この列の方向と直交する方向を行とすると、単位フレームである配線基板４４が複数行複数列に配置された構成となっている。続いて、各々の配線基板４４の主面上の所定の位置に、Ａｕバンプ４３を介して半導体チップ４２をＡｕ／Ｓｎ共晶接合により固定する（図３３のダイボンディング工程Ｐ１）。ここでは、半導体チップ４２の主面が下方を向き、裏面が上方を向くように、半導体チップ４２は搭載されて、半導体チップ４２の主面に形成された第１、第２および第３パッド電極と、配線基板４４の主面に形成された表面電極４８とがそれぞれＡｕバンプ４３を介して電気的に接合される。
【０１０３】
次に、半導体チップ４２と配線基板４４との間の半導体チップ４２の周縁部にシール４５を形成する（図３３のシール工程Ｐ２）。シール４５は、例えば液状レジンを用いることができる。液状レジンは、例えばエポキシ樹脂またはシリコーン樹脂等であり、その室温での粘性は、例えば１００〜１５０Ｐａ・ｓ程度である。続いて、例えば１５０℃の熱処理を施すことにより、シール４５を固める（図３３のキュア工程Ｐ３）。
【０１０４】
次に、配線基板４４の裏面に露出する裏面電極４９に半田バンプ４６を接続した後、配線基板４４がマトリックス状に配列された基板から１個１個の半導体装置４１に切り分ける（図３３の個片切断工程Ｐ４）。続いて、外観検査において外観不良と判断された半導体装置４１を取り除いた後（図３３の選別工程Ｐ５）、キャリアテープに予め形成されている窪みに半導体装置４１を収納する（図３３のテーピング工程Ｐ６）。続いて、キャリアテープをリールに巻き取り、防湿された袋にリールを収納し（図３３の梱包工程Ｐ７）、この状態で出荷する。
【０１０５】
次に、本実施の形態４による半導体装置５３（第２例の半導体装置）の製造方法を図３４に示す全体工程の流れを説明する工程図を用いて説明する。
【０１０６】
まず、配線基板５６がマトリックス状に配列された基板を準備する。基板の長手方向を列とし、この列の方向と直交する方向を行とすると、単位フレームである配線基板５６が複数行複数列に配置された構成となっている。また、配線基板５６の主面に形成された表面電極の表面には所定の厚さのＡｕめっき層５９が形成され、配線基板５６の裏面に形成された裏面電極の表面には所定の厚さのＡｕめっき層６１が形成されている。続いて、各々の配線基板５６の主面上の所定の位置に異方性導電フィルム５５を配置し、この異方性導電フィルム５５を介して半導体チップ５４を接着する（図３４のダイボンディング工程＋シール工程Ｐ１）。接着温度は、例えば１８０℃であり、接着圧力は、例えば３ＭＰａである。ここでは、半導体チップ５４の主面が下方を向き、裏面が上方を向くように、半導体チップ５４は搭載されて、半導体チップ５４の主面に形成された第１、第２および第３パッド電極（実際には、第１、第２および第３パッド電極の表面に形成されたＡｕめっき層５８）と、配線基板５６の主面に形成された表面電極（実際には表面電極の表面に形成されたＡｕめっき層５９）とがそれぞれ異方性導電フィルム５５を介して電気的に接合される。
【０１０７】
次に、配線基板５６がマトリックス状に配列された基板から１個１個の半導体装置５３に切り分ける（図３４の個片切断工程Ｐ２）。続いて、外観検査において外観不良と判断された半導体装置５３を取り除いた後（図３４の選別工程Ｐ３）、キャリアテープに予め形成されている窪みに半導体装置５３を収納する（図３４のテーピング工程Ｐ４）。続いて、キャリアテープをリールに巻き取り、防湿された袋にリールを収納し（図３４の梱包工程Ｐ５）、この状態で出荷する。
【０１０８】
（実施の形態５）
本実施の形態５による半導体装置は、半導体チップの周囲に、半導体チップの主面および側面から所定の間隔を設けてキャップを設置し、半導体チップの主面および側面を上記キャップに囲まれた領域内の誘電率の低い空気層と接触させることで、半導体チップの寄生容量を低減するものである。
【０１０９】
本実施の形態５による高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置の第１例を図３５〜図３８を用いて説明する。第１例である半導体装置は、半導体チップの主面を配線基板と反対側に向けて、配線基板上に半導体チップが搭載されたフェイスアップ実装方式を採用している。図３５は半導体装置の要部平面図、図３６は半導体装置の斜視図、図３７は図３６のＪ−Ｊ′線における要部断面図、図３８は半導体装置に搭載される半導体チップの主面に形成されたパッド電極の配置例を示す要部平面図である。
【０１１０】
図３５〜図３７に示すように、半導体装置６５は、チップ搭載部６６と、外縁部に設けられた第１リード電極（ドレイン用リード）６７Ｄと、外縁部にチップ搭載部６６を挟んで第１リード電極６７Ｄと対向して設けられた第２リード電極（ゲート用リード）６７Ｇと、第１リード電極６７Ｄと第２リード電極６７Ｇとの間に配置され、チップ搭載部６６と一体に形成されて外縁部まで延びる第３リード電極（ソース用リード）６７Ｓと、チップ搭載部６６の中央位置にダイボンド材を介して接合された半導体チップ６８と、半導体チップ６８の主面に形成されたドレイン用の第１パッド電極６９Ｄと電気的に接続する第１電極７０Ｄと、半導体チップ６８の主面に形成されたゲート用の第２パッド電極６９Ｇと電気的に接続する第２電極７０Ｇと、半導体チップ６８の主面に形成されたソース用の第３パッド電極（図示は省略）と電気的に接続する第３電極７０Ｓと、第１電極７０Ｄと第１リード電極６７Ｄとを電気的に接続する第１ワイヤ７１Ｄと、第２電極７０Ｇと第２リード電極６７Ｇとを電気的に接続する第２ワイヤ７１Ｇと、第３電極７０Ｓと第３リード電極６７Ｓとを電気的に接続する第３ワイヤ７１Ｓと、半導体チップ６８の主面および側面から所定の間隔を設けて、半導体チップ６８の主面および側面を囲むように配置された絶縁体からなる凹形状を上下反転した形状のキャップ（カバーケース）７２と、キャップ７２をチップ搭載部６６に固定するシール（接合材）７３と、リード電極（第１リード電極６７Ｄ、第２リード電極６７Ｇおよび第３リード電極６７Ｓ）の一部、半導体チップ６８、ワイヤ（第１ワイヤ７１Ｄ、第２ワイヤ７１Ｇおよび第３ワイヤ７１Ｓ）およびキャップ７２等を封止する封止体７４により構成されている。
【０１１１】
半導体チップ６８は、その厚さ方向と交差する平面形状が、例えば四角形になっており、その一辺の寸法は、例えば０．３ｍｍ程度である。半導体チップ６８には、高周波パワーＭＩＳトランジスタが形成されており、図３８に示すように、半導体チップ６８の主面には、高周波パワーＭＩＳトランジスタのドレインと電気的に接続された第１パッド電極６９Ｄと、高周波パワーＭＩＳトランジスタのゲートと電気的に接続された第２パッド電極６９Ｇと、高周波パワーＭＩＳトランジスタのソースと電気的に接続された第３パッド電極６９Ｓとが、保護膜から露出して形成されている。ソース用パッドである第３パッド電極６９Ｓが半導体チップ６８の主面の中央部分を一方向に延びて形成されており、第３パッド電極６９Ｓの両脇に、ドレイン用パッドである第１パッド電極６９Ｄと、ゲート用パッドである第２パッド電極６９Ｇとが配置されている。
【０１１２】
半導体チップ６８の主面と反対側の裏面にチップ搭載部６６の表面を対向させて、チップ搭載部６６に半導体チップ６８が接合されている。半導体チップ６８の主面に形成された第１パッド電極６９Ｄに接続する第１電極７０Ｄの上部は、キャップ７２に開口した穴から外側へ突出し、その突出した第１電極７０Ｄの上部と、第１リード電極６７Ｄとが第１ワイヤ７１Ｄにより電気的に接続されている。同様に、第２パッド電極６９Ｇに接続する第２電極７０Ｇの上部は、キャップ７２に開口した穴から外側は突出し、その突出した第２電極７０Ｇの上部と、第２リード電極６７Ｇとが第２ワイヤ７１Ｇにより電気的に接続され、第３パッド電極６９Ｓに接続する第３電極７０Ｓの上部は、キャップ７２に開口した穴から外側へ突出し、その突出した第３電極７０Ｓの上部と、第３リード電極６７Ｓとが第３ワイヤ７１Ｓにより電気的に接続されている。
【０１１３】
半導体チップ６８の主面および側面は、所定の間隔を設けてキャップ７２により覆われており、半導体チップ６８とキャップ７２との間には空気層７５が封止されている。すなわち、半導体チップ６８の主面および側面は空気層７５に覆われており、キャップ７２とは接触していない。
【０１１４】
封止体７４の素材は樹脂、例えばエポキシ樹脂またはシリコーン樹脂等である。封止体７４の平面の外形は四角形であり、封止体７４の４側面の外縁部から第１の方向に１つの第１リード電極６７Ｄ、第１の方向と反対の方向に１つの第２リード電極６７Ｓ、第１の方向と直交する第２の方向に１つの第３リード電極６７Ｇ、第２の方向と反対の方向に１つの第３リード電極６７Ｓが突出している。
【０１１５】
本実施の形態５による高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置の第２例を図３９を用いて説明する。第２例である半導体装置は、半導体チップの主面を配線基板側に向けて、配線基板上に半導体チップが搭載されたフェイスダウン実装方式を採用している。図３９は半導体装置の要部断面図である。
【０１１６】
図３９に示すように、半導体装置７６は、半導体チップ７８と、半導体チップ７８の主面に形成されたドレイン用の第１パッド電極７９Ｄと電気的に接続する第１電極８０Ｄと、半導体チップ７８の主面に形成されたゲート用の第２パッド電極７９Ｇと電気的に接続する第２電極８０Ｇと、半導体チップ７８の主面に形成されたソース用の第３パッド電極（図示は省略）と電気的に接続する第３電極（図示は省略）と、電極（第１電極８０Ｄ、第２電極８０Ｇおよび第３電極）を介して半導体チップ７８が接続された配線基板７７と、半導体チップ７８の主面および側面から所定の間隔を設けて配置された絶縁体からなる第１キャップ８１ａと、半導体チップ７８の裏面から所定の間隔を設けて配置され、第１キャップ８１ａの内側を閉じる絶縁体からなる第２キャップ８１ｂと、配線基板７７を挟んで電極（第１電極８０Ｄ、第２電極８０Ｇおよび第３電極）と対向して設けられた半田バンプ８２と、第１キャップ８１ａおよび第２キャップ８１ｂ等の外側を封止する封止体８３により構成されている。
【０１１７】
半導体チップ７８は、その主面が配線基板７７へ向くように配置されている。半導体チップ７８の主面に形成された第１パッド電極７９Ｄに接続する第１電極８０Ｄは、第１キャップ８１ａに開口した穴から外側へ突出し、その突出した第１電極８０Ｄの上部と、配線基板７７の主面に形成された第１表面電極７７Ｄとが電気的に接続されている。同様に、第２パッド電極７９Ｇに接続する第２電極８０Ｇは、第１キャップ８１ａに開口した穴から外側へ突出し、その突出した第２電極８０Ｇの上部と、配線基板７７の主面に形成された第２表面電極７７Ｇとが電気的に接続され、第３パッド電極７９Ｓに接続する第３電極の上部は、第１キャップ８１ａに開口した穴から外側へ突出し、その突出した第３電極の上部と、配線基板７７の主面に形成された第３表面電極とが電気的に接続されている。
【０１１８】
半導体チップ７８は、前述した半導体チップ６８と同様であり、高周波パワーＭＩＳトランジスタが形成されている。半導体チップ７８の主面および側面は、所定の間隔を設けて第１キャップ８１ａにより囲まれ、半導体チップ７８の裏面は、所定の間隔を設けて第２キャップ８１ｂにより囲まれており、第１キャップ８１ａと第２キャップ８１ｂとが接着されることにより、半導体チップ７８の主面、裏面および側面が第１キャップ８１ａおよび第２キャップ８１ｂにより囲まれる。半導体チップ７８と第１キャップ８１ａまたは第２キャップ８１ｂとの隙間には空気層８４が封止されている。すなわち、半導体チップ７８は空気層８４に覆われており、第１キャップ８１ａおよび第２キャップ８１ｂとは接触していない。
【０１１９】
封止体８３の素材は樹脂、例えばエポキシ樹脂またはシリコーン樹脂等である。封止体８３の平面の外形は四角形であり、第１キャップ８１ａおよび第２キャップ８１ｂの外側を封止して、配線基板７７の表面上に形成されている。
【０１２０】
このように、本実施の形態５による半導体装置６５では、フェイスアップ実装方式により、半導体チップ６８をチップ搭載部６６に実装し、半導体チップ６８から所定の間隔を設けて半導体チップ６８の主面および側面をキャップ７２により囲むことにより、半導体チップ６８の主面を誘電率の低い空気層７５により覆っている。また、本実施の形態５による半導体装置７６では、フェイスダウン実装方式により、半導体チップ７８を実装しているが、半導体チップ７８から所定の間隔を設けて半導体チップ７８の周囲（主面、裏面および側面）を第１キャップ８１ａおよび第２キャップ８１ｂにより囲むことにより、半導体チップ７８の周囲を誘電率の低い空気層８４により覆っている。これにより、半導体チップ６８，７８の寄生容量を低減することができるので、半導体チップ６８，７８に形成された高周波向けの半導体素子、例えば高周波パワーＭＩＳトランジスタがノイズの影響を受け難くなり、半導体装置６５，７６の電気的特性が向上する。
【０１２１】
次に、本実施の形態５による半導体装置６５（第１例の半導体装置）の製造方法を図４０に示す全体工程の流れを説明する工程図を用いて説明する。
【０１２２】
まず、例えばＱＦＮ向けのマトリックス型の多数個取り基板を用意する。多数個取り基板の長手方向を列とし、この列の方向と直交する方向を行とすると、半導体装置１つ分に該当する単位フレームが複数行複数列に配置された構成となっている。各単位フレームの中央部分には平坦なチップ搭載部６６が設けられ、チップ搭載部６６と一体に形成された第３リード電極６７Ｓと、チップ搭載部６６を挟んで対向する位置に形成された第１リード電極６７Ｄおよび第２リード電極６７Ｇとが設けられている。
【０１２３】
次に、チップ搭載部６６上にダイボンド材を載せて、そのダイボンド材上に半導体チップ６８を軽く落ち着けた後、ダイボンディング材の硬化処理を行うことにより、半導体チップ６８とチップ搭載部６６とを機械的に固定する（図４０のダイボンディング工程Ｐ１）。
【０１２４】
次に、第１電極７０Ｄ、第２電極７０Ｇおよび第３電極７０Ｓが装着されたキャップ７２を準備する。続いて、半導体チップ６８の主面および側面を囲むように、キャップ７２を設置する。ここでは、まず、半導体チップ６８の主面に形成された第１パッド電極６９Ｄとキャップ７２に装着した第１電極７０Ｄ、第２パッド電極６９Ｇとキャップ７２に装着した第２電極７０Ｇ、第３パッド電極６９Ｓとキャップ７２に装着した第３電極７０Ｓとをそれぞれ接触させて位置合わせをした後、共晶接合によりそれぞれを接合する。その後、半導体チップ６８の周縁部にシール７３を形成して、キャップ７２を固定する（図４０のバンプ接合工程＋シール工程Ｐ２）。シール７３は、例えば液状レジンを用いることができる。液状レジンは、例えばエポキシ樹脂またはシリコーン樹脂等であり、その室温での粘性は、例えば１００〜１５０Ｐａ・ｓ程度である。続いて、例えば１５０℃の熱処理を施すことにより、シール７３を固める（図４０のキュア工程Ｐ３）。
【０１２５】
次に、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法により、半導体チップ６８の主面に形成された第１パッド電極６９Ｄと接続されている第１電極７０Ｄと、第１リード電極６７Ｄとを第１ワイヤ７１Ｄで電気的に接続し、半導体チップ６８の主面に形成された第２パッド電極６９Ｇと接続されている第２電極７０Ｇと、第２リード電極６７Ｇとを第２ワイヤ７１Ｇで電気的に接続し、半導体チップ６８の主面に形成された第３パッド電極６９Ｓと接続されている第３電極７０Ｓと、第３リード電極６７Ｓとを第３ワイヤ７１Ｓで電気的に接続する（図４０のワイヤボンディング工程Ｐ４）。ワイヤ（第１ワイヤ７１Ｄ、第２ワイヤ７１Ｇおよび第３ワイヤ７１Ｓ）には、例えば１５〜２０μｍφの金線を用いる。
【０１２６】
次に、チップ搭載部６６、リード電極（第１リード電極６７Ｄ、第２リード電極６７Ｇおよび第３リード電極６７Ｓ）の一部、半導体チップ６８、ワイヤ（第１ワイヤ７１Ｄ、第２ワイヤ７１Ｇおよび第３ワイヤ７１Ｓ）を上金型および下金型からなる成型金型にセットした後、溶融した樹脂を送圧して成型金型に流し込み、熱を加えて硬化させることで、封止体７４を形成する（図４０のモールド工程Ｐ５）。ここで、この封止体７４は、例えば前述した本実施の形態１において説明した成形金型１３を用いて、図７に示したモールド工程の流れを説明する工程図に従って形成することができる。封止体７４の素材である封止用樹脂は、例えば３０Ｐａ・ｓの最低溶融粘度を有しており、例えば１７０℃の熱処理により硬化させることができる。
【０１２７】
ところで、本実施の形態５のモールド工程における製造過程は、前述した実施の形態１と同様であることから、その説明を省略するが、既にキャップ７２及びシール７３により中空構造を形成しているので、前述した実施の形態１で示したモールド工程において空気層７を形成する必要がない。従って、本実施の形態５では、前述した実施の形態１で示したモールド工程のように、凹形状のチップ搭載部２を逆さまにした状態（チップ搭載部２における半導体チップ２の支持面を成形金型１３の下金型１４と対向する状態）で成形金型１３のキャビティ１４ｃの内部に配置させる必要はない。また、キャビティ１４ｃの内部に封止体６の素材である封止用樹脂を注入する際には、キャビティ１４ｃの内部から空気を排除することによって、封止体７４にボイドが形成されるのを防ぐことが望ましいので、下金型１４、または上金型１５にエアベントを有する構造の成形金型１３を使用することが望ましい。
【０１２８】
次に、余分な樹脂およびバリを取り除く（図４０のバリ取り工程Ｐ６）。この後、半導体装置６５のリード電極（第１リード電極６７Ｄ、第２リード電極６７Ｇおよび第３リード電極６７Ｓ）の表面（封止体７４から露出した表面）に外装メッキを行う必要がある。しかし、前述の実施の形態１で説明したように、半導体装置６５の信頼性を向上するためには、フレーム加工の段階でメッキ工程により外装メッキを施しておく、所謂、先付けメッキが望ましい。
【０１２９】
続いて、リード電極（第１リード電極６７Ｄ、第２リード電極６７Ｇおよび第３リード電極６７Ｓ）を切断することにより、ＱＦＮ構造の半導体装置６５が完成する（図４０のリードカット工程Ｐ７）。
【０１３０】
次に、外観検査において外観不良と判断された半導体装置６５を取り除いた後（図４０の選別工程Ｐ８）、キャリアテープに予め形成されている窪みに半導体装置６５を収納する（図４０のテーピング工程Ｐ９）。続いて、キャリアテープをリールに巻き取り、防湿された袋にリールを収納し（図４０の梱包工程Ｐ１０）、この状態で出荷する。
【０１３１】
（実施の形態６）
本実施の形態６による半導体装置は、チップ搭載部の周囲に、予め壁状のケースを形成し、チップ搭載部に半導体チップを接合した後に、上記ケースにキャップをはめることにより、半導体チップの主面を上記ケースおよび上記キャップに囲まれた誘電率の低い空気層と接触させることで、半導体チップの寄生容量を低減するものである。
【０１３２】
本実施の形態６による高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置の一例を図４１を用いて説明する。図４１は半導体装置の要部断面図である。
【０１３３】
図４１に示すように、半導体装置８５は、チップ搭載部８６と、外縁部に設けられた第１リード電極（ドレイン用リード）と、外縁部にチップ搭載部８６を挟んで第１リード電極と対向して設けられた第２リード電極（ゲート用リード）と、第１リード電極と第２リード電極との間に配置され、チップ搭載部８６と一体に形成されて外縁部まで延びる第３リード電極（ソース用リード）８７Ｓと、チップ搭載部８６の中央位置にダイボンド材を介して接合された半導体チップ８８と、半導体チップ８８の主面に形成された第１パッド電極と第１リード電極とを電気的に接続する第１ワイヤと、半導体チップ８８の主面に形成された第２パッド電極と第２リード電極とを電気的に接続する第２ワイヤと、半導体チップ８８の主面に形成された第３パッド電極８９Ｓと第３リード電極８７Ｓとを電気的に接続する第３ワイヤ９０Ｓと、チップ搭載部８６の周りを囲む壁状のケース（ダム部）９１と、ケース９１の外側（上方）から装着して、ケース９１にかしめるキャップ（カバーケース）９２と、半導体チップ８８およびワイヤ（第１ワイヤ、第２ワイヤおよび第３ワイヤ９０Ｓ）を閉じこめるケース９１およびキャップ９２を封止する封止体９３により構成されている。
【０１３４】
ケース９１およびキャップ９２のそれぞれの素材は樹脂、例えばエポキシ樹脂またはシリコーン樹脂等である。キャップ９２を金属により形成することも可能ではあるが、金属キャップ起因によるノイズや、ケース９１または封止体９３との接触不良が発生することが考えられるため、キャップ９２には絶縁性の樹脂を用いることが望ましい。ケース９１とキャップ９２との間に接触不良による隙間が形成されると、この隙間から封止体９３の素材である樹脂が、ケース９１およびキャップ９２により閉じこめられた領域に注入されて、半導体チップ８８の主面を樹脂が覆うことが懸念される。このため、ケース９１とキャップ９２とは隙間無く締め付けて固定する必要がある。
【０１３５】
このように、本実施の形態６による半導体装置８５では、半導体チップ８６およびワイヤ（第１ワイヤ、第２ワイヤおよび第３ワイヤ９０Ｓ）をケース９１およびキャップ９２で囲むことにより、同時に空気層９４を閉じこめることができるので、半導体チップ８６の主面および側面は、誘電率の低い空気層９４により覆われる。これにより、半導体チップ８８の寄生容量を低減することができるので、半導体チップ８８に形成された高周波向けの半導体素子、例えば高周波パワーＭＩＳトランジスタがノイズの影響を受け難くなり、半導体装置８５の電気的特性が向上する。
【０１３６】
次に、本実施の形態６による半導体装置８５の製造方法を図４２〜図４６を用いて説明する。図４２は半導体装置の製造方法の全体工程の流れを説明する工程図、図４３〜図４６は半導体装置の要部断面図である。
【０１３７】
まず、例えばＱＦＮ向けのマトリックス型の多数個取り基板を用意する。多数個取り基板は、例えば前述した実施の形態１のマトリックス型の多数個取り基板８，９と同様なものであって、平坦に加工されたチップ搭載部８６を有している。すなわち、長手方向を列とし、この列の方向と直交する方向を行とすると、半導体装置１つ分に該当する単位フレームが複数行複数列に配置された構成となっている。各単位フレームの中央部分には平坦なチップ搭載部８６が設けられ、チップ搭載部８６と一体に形成された第３リード電極８７Ｓと、チップ搭載部８６を挟んで対向する位置に形成された第１リード電極および第２リード電極とが設けられている。
【０１３８】
次に、図４３に示すように、多数個取り基板８、９を、図示しないが、上金型および下金型からなる成形金型にセットした後、半導体チップ８８が搭載される領域を囲むように、リング状（中央部がくり抜かれた円柱形状）のケース９１を形成する。このケース９１の製造過程は前述の実施の形態５と同様であることからその説明を省略するが、前述の封止体７４を形成する方法と同一の方法により形成する。さらに、余分な樹脂およびバリを取り除く（図４０のバリ取り工程Ｐ２）。
【０１３９】
次に、図４４に示すように、チップ搭載部８６上にダイボンド材を載せて、そのダイボンド材上に半導体チップ８８を軽く落ち着けた後、ダイボンディング材の硬化処理を行うことにより、半導体チップ８８とチップ搭載部８６とを機械的に固定する（図４０のダイボンディング工程Ｐ３）。
【０１４０】
次に、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法により、半導体チップ８８の主面に形成された第１パッド電極と第１リード電極とを第１ワイヤで電気的に接続し、半導体チップ８８の主面に形成された第２パッド電極と第２リード電極とを第２ワイヤで電気的に接続し、半導体チップ８８の主面に形成された第３パッド電極８９Ｓと第３リード電極８７Ｓとを第３ワイヤ９０Ｓで電気的に接続する（図４０のワイヤボンディング工程Ｐ４）。ワイヤ（第１ワイヤ、第２ワイヤおよび第３ワイヤ９０Ｓ）には、例えば１５〜２０μｍφの金線を用いる。
【０１４１】
次に、図４５に示すように、絶縁性の樹脂を素材とするキャップ９２をケース９１の外側から被せて、ケース９１を締め付けるように機械的に固定する。（図４０のキャップ付け工程Ｐ５）。
【０１４２】
次に、チップ搭載部８６、リード電極（第１リード電極、第２リード電極および第３リード電極８７Ｓ）の一部、半導体チップ８８、ワイヤ（第１ワイヤ、第２ワイヤおよび第３ワイヤ９０Ｓ）を上金型および下金型からなる成型金型にセットした後、封止体９３を形成する。この封止体９３の製造過程は、前述の実施の形態５と同様であることからその説明を省略するが、前述の封止体７４を形成する方法と同一の方法により形成する（図４０のモールド工程Ｐ６）。
【０１４３】
次に、余分な樹脂およびバリを取り除く（図４０のバリ取り工程Ｐ７）。この後、半導体装置８５のリード電極（第１リード電極、第２リード電極および第３リード電極８７Ｓ）の表面（封止体７４から露出した表面）に外装メッキを行う必要がある。しかし、前述の実施の形態１で説明したように、半導体装置８５の信頼性を向上するためには、フレーム加工の段階でメッキ工程により外装メッキを施しておく、所謂、先付けメッキが望ましい。
【０１４４】
続いて、リード電極（第１リード電極、第２リード電極および第３リード電極８７Ｓ）を切断することにより、ＱＦＮ構造の半導体装置８５が完成する（図４０のリードカット工程Ｐ８）。
【０１４５】
次に、外観検査において外観不良と判断された半導体装置８５を取り除いた後（図４０の選別工程Ｐ９）、キャリアテープに予め形成されている窪みに半導体装置８５を収納する（図４０のテーピング工程Ｐ１０）。続いて、キャリアテープをリールに巻き取り、防湿された袋にリールを収納し（図４０の梱包工程Ｐ１１）、この状態で出荷する。
【０１４６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４７】
例えば、前記実施の形態では、本発明者らによってなされた発明をその背景となった利用分野である高周波向けの半導体素子である高周波パワーＭＩＳトランジスタを搭載する半導体装置に適用した場合について説明したが、これに限定されるものではなく、寄生容量の低減が必要とされる半導体素子を搭載する半導体装置に適用できる。
【産業上の利用可能性】
【０１４８】
本発明は、高周波パワーＭＩＳトランジスタ等のような高周波向けの半導体素子を搭載する半導体装置に適用できる。
【図面の簡単な説明】
【０１４９】
【図１】（ａ）、（ｂ）および（ｃ）はそれぞれ本実施の形態１による半導体装置の要部平面図、同図（ａ）のＡ−Ａ′線における要部断面図および同図（ａ）のＢ−Ｂ′線における要部断面図である。
【図２】（ａ）、（ｂ）および（ｃ）はそれぞれ本実施の形態１による半導体装置の上面図、側面図および底面図である。
【図３】本実施の形態１による半導体装置の製造方法の一例を説明する工程図である。
【図４】本実施の形態１による多数個取り基板の一例を示す外形平面図である。
【図５】本実施の形態１による多数個取り基板の他の一例を示す外形平面図である。
【図６】（ａ）、（ｂ）および（ｃ）はそれぞれ本実施の形態１による多数個取り基板を構成する単位基板の要部平面図、同図（ａ）のＣ−Ｃ′線における要部断面図および同図（ａ）のＤ−Ｄ′線における要部断面図である。
【図７】本実施の形態１による半導体装置の製造方法のモールド工程の流れを説明する工程図である。
【図８】本実施の形態１による半導体装置の製造方法のモールド工程における樹脂成形金型の構成の一例を示す部分断面図である。
【図９】本実施の形態１による半導体装置の製造方法のモールド工程における基板セット状態の一例を示す部分断面図である。
【図１０】本実施の形態１による樹脂成形金型のエアベントレス構造の下金型の一例を示す斜視図である。
【図１１】本実施の形態１による樹脂成形金型のエアベント構造の下金型の一例を示す斜視図である。
【図１２】本実施の形態１による半導体装置の製造方法のモールド工程における中間型セット状態の一例を示す部分断面図である。
【図１３】本実施の形態１による半導体装置の製造方法のモールド工程におけるタブレットセット状態の一例を示す部分断面図である。
【図１４】本実施の形態１による半導体製造方法のモールド工程における基板セット状態を示す断面図であり、（ａ）および（ｂ）はそれぞれ図１０のＥ−Ｅ′線に沿って切断した構造の一例を示す要部断面図および図１０のＦ−Ｆ′線に沿って切断した構造の一例を示す要部断面図である。
【図１５】本実施の形態１による半導体装置の製造方法のモールド工程におけるレジン注入状態の一例を示す部分断面図である。
【図１６】図１５のＧ領域を拡大して示す要部断面図である。
【図１７】本実施の形態１による半導体装置の製造方法のモールド工程におけるレジンキュア状態の一例を示す部分断面図である。
【図１８】本実施の形態１による半導体装置の製造方法のモールド工程におけるクランプ開状態の一例を示す部分断面図である。
【図１９】本実施の形態１による半導体装置の製造方法のモールド工程における中間型および基板取り出し状態の一例を示す部分断面図である。
【図２０】本実施の形態１による半導体装置の製造方法のモールド工程における中間型離型状態の一例を示す部分断面図である。
【図２１】本実施の形態２による半導体装置の製造方法の一例を説明する工程図である。
【図２２】本実施の形態２による半導体装置の製造方法の一例を示す要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】本実施の形態２による半導体装置の他の例を示す要部断面図である。
【図２６】本実施の形態３による半導体装置の製造方法の一例を説明する工程図である。
【図２７】本実施の形態３による半導体装置の製造方法の一例を示す要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】（ａ）、（ｂ）および（ｃ）はそれぞれ本実施の形態４による第１例の半導体装置を示す上面図、側面図および底面図である。
【図３０】図２９（ａ）のＨ−Ｈ′線における要部断面図である。
【図３１】（ａ）、（ｂ）および（ｃ）はそれぞれ本実施の形態４による第２例の半導体装置を示す上面図、側面図および底面図である。
【図３２】図３１（ａ）のＩ−Ｉ′線における要部断面図である。
【図３３】本実施の形態４による第１例の半導体装置の製造方法を説明する工程図である。
【図３４】本実施の形態４による第２例の半導体装置の製造方法を説明する工程図である。
【図３５】本実施の形態５による第１例の半導体装置を示す要部平面図である。
【図３６】本実施の形態５による第１例の半導体装置を示す透過斜視図である。
【図３７】本実施の形態５による第１例の半導体装置を示す要部断面図である。
【図３８】本実施の形態５による第１例の半導体装置に搭載される半導体チップの主面に形成されたパッド電極の配置例を示す要部平面図である。
【図３９】本実施の形態５による第２例の半導体装置を示す要部断面図である。
【図４０】本実施の形態５による第１例の半導体装置の製造方法の一例を説明する工程図である。
【図４１】本実施の形態６による半導体装置を示す断面図である。
【図４２】本実施の形態６による半導体装置の製造方法の一例を説明する工程図である。
【図４３】本実施の形態６による半導体装置の製造方法の一例を示す要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
【０１５０】
１，１Ａ，１Ｂ，１Ｃ 半導体装置
２ チップ搭載部
２Ｄ 第１リード電極（ドレイン用リード）
２Ｇ 第２リード電極（ゲート用リード）
２Ｓ 第３リード電極（ソース用リード）
３ 半導体チップ
４Ｄ 第１パッド電極（ドレイン用電極）
４Ｇ 第２パッド電極（ゲート用電極）
４Ｓ 第３パッド電極（ソース用電極）
５Ｄ 第１ワイヤ（ドレイン用ワイヤ）
５Ｇ 第２ワイヤ（ゲート用ワイヤ）
５Ｓ 第３ワイヤ（ソース用ワイヤ）
６ 封止体
７ 空気層
８，９ 多数個取り基板
１０ 貫通孔
１１ 単位基板
１２ スリット
１３ 成形金型
１４，１４Ａ，１４Ｂ 下金型
１４ａ プランジャ
１４ｂ ポット
１４ｃ キャビティ部
１４ｄ 押圧面
１４ｅ 位置決めピン
１４ｆ 底面
１４ｇ 側面
１４ｈ 溝部
１４ｉ エアベント
１５ 上金型
１５Ｍ 中間型
１５Ｕ 上型
１５ａ ゲート部
１５ｂ 樹脂流路
１５ｃ 注入口
１５ｄ イジェクタピン
１５ｅ 押圧面
１５ｆ カル部
１５ｇ ランナ部
１６ 搬送ブロック
１６ａ 支持部
１７ タブレット搬送部
１８ タブレット
１９ 封止用樹脂
２０ カルレジン
２１ ランナレジン
２２ ゲートレジン
２３ 離型ピン
２４ ブレイク用ステージ
２４ａ 位置決めピン
２５ 液状レジン
２５ａ キャップ
２６ 空気層
２７ 封止体
２８ 金型
２９ 液状レジン
３０ 空気層
３１ 封止体
３１ａ 実装面（裏面）
４１ 半導体装置
４２ 半導体チップ
４３ Ａｕ／Ｓｎバンプ
４４ 配線基板
４４ａ 主面
４４ｂ 裏面
４５ シール
４６ 半田バンプ
４８Ｄ，４８Ｇ，４８Ｓ 表面電極
４９ 裏面電極
５０ 貫通孔
５１ Ａｕめっき膜
５２ 空気層
５３ 半導体装置
５４ 半導体チップ
５５ 異方性導電フィルム
５６ 配線基板
５６ａ 主面
５６ｂ 裏面
５８，５９ Ａｕめっき層
６１ Ａｕめっき層
６４ 空気層
６５ 半導体装置
６６ チップ搭載部
６７Ｄ 第１リード電極
６７Ｇ 第２リード電極
６７Ｓ 第３リード電極
６８ 半導体チップ
６９Ｄ 第１パッド電極
６９Ｇ 第２パッド電極
６９Ｓ 第３パッド電極
７０Ｄ 第１電極
７０Ｇ 第２電極
７０Ｓ 第３電極
７１Ｄ 第１ワイヤ
７１Ｇ 第２ワイヤ
７１Ｓ 第３ワイヤ
７２ キャップ（カバーケース）
７３ シール（接合材）
７４ 封止体
７５ 空気層
７６ 半導体装置
７７ 配線基板
７７Ｄ 第１表面電極
７７Ｇ 第２表面電極
７８ 半導体チップ
７９Ｄ 第１パッド電極
７９Ｇ 第２パッド電極
８０Ｄ 第１バンプ電極
８０Ｇ 第２バンプ電極
８１ａ 第１キャップ
８１ｂ 第２キャップ
８２ 半田バンプ
８３ 封止体
８４ 空気層
８５ 半導体装置
８６ チップ搭載部
８７Ｓ 第３リード電極
８８ 半導体チップ
８９Ｓ 第３パッド電極
９０Ｓ 第３ワイヤ
９１ ケース（ダム部）
９２ キャップ（カバーケース）
９３ 封止体
９４ 空気層
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、半導体パッケージおよびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、半導体パッケージの製造方法として、樹脂保持金型上に不可逆性硬化樹脂を塗布し、不可逆性硬化樹脂の表面に、半導体チップをキャビティ内に収容したパッケージ基板のキャビティの開口部を接触させた後、加熱処理によりキャビティ内の空気膨張で不可逆性硬化樹脂を半球面状に膨張させて、内面を凹面とし、外面を平面とする不可逆性硬化樹脂からなるキャップ部材を形成する技術が特開２００２−３６８０２８号公報（特許文献１）に記載されている。
【特許文献１】特開２００２−３６８０２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
様々な製品用途に対応するため、半導体チップに形成される半導体素子の品種に応じて、半導体チップを搭載した半導体装置（半導体パッケージ）の構造または製法に要求される項目も異なっている。そのため、半導体素子の品種に応じた半導体装置の開発が必要とされている。
【０００４】
本願発明者らは、高周波モジュールなどに使用される高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置の開発を行っている。しかしながら、本願発明者らの検討によれば、高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置では、以下に説明する種々の技術的課題が存在することが分かった。
【０００５】
一般に、上記半導体装置の電気的特性を向上させるためには、半導体チップの寄生容量を低減して、高周波向けの半導体素子に与えるノイズの影響を小さくすることが必要とされている。しかし、半導体素子が形成された半導体チップを搭載する半導体装置では、半導体素子を保護するために、例えばエポキシ樹脂からなる封止体により半導体チップの主面を覆っている。そのため、封止体と半導体チップとの界面において寄生容量が生成され、この生成された寄生容量の影響により高周波向けの半導体素子のノイズ耐性が低下して、高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置において所望する電気的特性が得られない問題がある。
【０００６】
半導体チップの寄生容量を低減するためには、半導体チップを誘電率の低い物質で覆うことが望ましく、半導体チップを空気層で覆うことが最も好ましい態様として考えられる。なお、半導体チップの主面上に空気層を形成する方法として、例えば前記特許文献１に記載された半導体装置の製造方法がある。しかし、この製造方法により形成された半導体装置は、第１基板上に搭載された半導体チップを覆うように、半導体チップの周囲に設けられた第２基板とキャップ部材とを接合する構成であり、半導体チップの主面上に空気層を形成するための部材（封止体）を１つの部材で形成する構成とはなっていない。そのため、例えば実装基板上に、完成した半導体装置を搭載する際のリフロー工程において、熱の影響により第２基板とキャップ部材との接合部が剥離する恐れがある。これにより、半導体装置の高い信頼性が確保できないと考えられる。
【０００７】
そこで、信頼性を低下させることなく、半導体チップの主面上に空気層を形成することによる良好な電気特性を有する半導体装置の検討が必要となった。
【０００８】
本発明の目的は、半導体装置の電気的特性の向上を図ることのできる技術を提供することにある。
【０００９】
本発明の他の目的は、半導体装置の信頼性を低下させることなく、電気的特性の向上を図ることのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、一実施例を簡単に説明すれば、次のとおりである。
【００１２】
本実施例は、チップ搭載部と、外縁部に設けられた第１リード電極（ドレイン用リード）と、外縁部に、チップ搭載部を挟んで第１リード電極と対向して設けられた第２リード電極（ゲート用リード）と、第１リード電極と第２リード電極との間に配置され、チップ搭載部と一体に形成されて外縁部まで延びる第３リード電極（ソース用リード）と、チップ搭載部の中央位置にダイボンド材を介して接合された半導体チップと、半導体チップの主面に形成された第１パッド電極と第１リード電極とを電気的に接続する第１ワイヤと、半導体チップの主面に形成された第２パッド電極と第２リード電極とを電気的に接続する第２ワイヤと、半導体チップの主面に形成された第３パッド電極と第３リード電極とを電気的に接続する第３ワイヤと、チップ搭載部、第１、第２および第３リード電極の一部、半導体チップ、第１、第２および第３ワイヤを封止する封止体とにより構成された半導体装置である。チップ搭載部は、底部と、この底部を囲むように形成された側壁部を有する凹形状部を備えており、半導体チップの裏面とチップ搭載部の底部表面とを対向させて、チップ搭載部の底部の中央位置に半導体チップが接合されている。また、封止体の内部のチップ搭載部の凹形状部の内側には空気層が形成されており、半導体チップの主面と側面は、封止体と接触していない。
【００１３】
本実施例は、表面および表面と反対側の裏面を有するチップ搭載部と、チップ搭載部の周囲に配置された第１リード電極（ドレイン用リード）と、チップ搭載部の周囲に配置され、チップ搭載部を介して第１リード電極と対向する第２リード電極（ゲート用リード）と、チップ搭載部と一体に形成され、第１リード電極と第２リード電極との間に配置された第３リード電極（ソース用リード）と、第１、第２および第３リード電極のそれぞれと一体に形成された枠部とを有する基板を準備する工程と、半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および主面と反対側の裏面を有する半導体チップを、半導体チップの裏面がチップ搭載部の表面と対向するように、チップ搭載部上に接合する工程と、第１リード電極と半導体チップの第１パッド電極とを第１ワイヤを介して電気的に接続し、第２リード電極と半導体チップの第２パッド電極とを第２ワイヤを介して電気的に接続し、第３リード電極と半導体チップの第３パッド電極とを第３ワイヤを介して電気的に接続する工程と、キャビティ面、および前記キャビティ面を囲むように形成された側面からなる凹形状のキャビティ部を備えた下金型、ゲート部を備える上金型を有する成型金型を準備する工程、チップ搭載部の裏面が上金型のゲート部と対向するように、基板を上金型と下金型との間に配置する工程、基板の枠部を上金型および下金型によりクランプする工程、上金型のゲート部を介してキャビティ部の内部に樹脂を注入して、半導体チップの主面側に位置する上面、上面と反対側の下面、および上面と下面との間に位置する側面を有する封止体を形成する工程とを有する半導体装置の製造方法である。
【発明の効果】
【００１４】
本願において開示される発明のうち、一実施例によって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
半導体装置の信頼性を低下させることなく、電気的特性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１６】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１７】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
（実施の形態１）
本実施の形態１による高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置を図１および図２を用いて説明する。図１（ａ）、（ｂ）および（ｃ）はそれぞれ半導体装置の要部平面図、同図（ａ）のＡ−Ａ′線における要部断面図および同図（ａ）のＢ−Ｂ′線における要部断面図である。図２（ａ）、（ｂ）および（ｃ）はそれぞれ半導体装置の上面図、側面図および底面図である。本実施の形態１では、高周波向けの半導体素子として高周波パワーＭＩＳ（Metal Insulator Semiconductor）トランジスタを例示する。
【００２０】
図１に示すように、半導体装置１は、チップ搭載部２と、外縁部に設けられた第１リード電極（ドレイン用リード）２Ｄと、外縁部に、チップ搭載部２を挟んで第１リード電極と対向して設けられた第２リード電極（ゲート用リード）２Ｇと、第１リード電極と第２リード電極との間に配置され、チップ搭載部２と一体に形成されて外縁部まで延びる第３リード電極（ソース用リード）２Ｓと、チップ搭載部２の中央位置にダイボンド材を介して接合された半導体チップ３と、半導体チップ３の主面（回路形成面）に形成された第１パッド電極（ドレイン用電極）４Ｄと第１リード電極２Ｄとを電気的に接続する第１ワイヤ（ドレイン用ワイヤ）５Ｄと、半導体チップ３の主面に形成された第２パッド電極（ゲート用電極）４Ｇと第２リード電極２Ｇとを電気的に接続する第２ワイヤ（ゲート用ワイヤ）５Ｇと、半導体チップ３の主面に形成された第３パッド電極（ソース用電極）４Ｓと第３リード電極２Ｓとを電気的に接続する第３ワイヤ（ソース用ワイヤ）５Ｓと、チップ搭載部２、リード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）の一部、半導体チップ３、ワイヤ（第１ワイヤ５Ｄ、第２ワイヤ５Ｇおよび第３ワイヤ５Ｓ）を封止する封止体６とにより構成されている。なお、本実施の形態１では、第３リード電極２Ｓが複数本、形成されており、詳細に説明すると、図１に示すように、チップ搭載部２の両側に２つ形成されている。
【００２１】
チップ搭載部２は、底部と、この底部を囲むように形成された側壁部とを有する凹形状を有しており、半導体チップ３の裏面（主面と反対側の面）とチップ搭載部２の底部表面とを対向させて、チップ搭載部２の底部の中央位置に半導体チップ３が接合されている。
【００２２】
半導体チップ３には、高周波パワーＭＩＳトランジスタが形成されており、半導体チップ３の主面に形成された第１パッド電極４Ｄは高周波パワーＭＩＳトランジスタのドレインと電気的に接続されたドレイン用電極、半導体チップ３の主面に形成された第２パッド電極４Ｇは高周波パワーＭＩＳトランジスタのゲートと電気的に接続されたゲート用電極、半導体チップ３の主面に形成された第３パッド電極４Ｓは高周波パワーＭＩＳトランジスタのソースと電気的に接続されたソース用電極である。
【００２３】
封止体６の素材は樹脂、例えばエポキシ樹脂またはシリコーン樹脂等である。図２に示すように、封止体６の平面の外形は、例えば一辺を約３ｍｍとする四角形であり、封止体６は、半導体チップ３の主面側に位置する上面、上面と反対側の下面（実装面）および上面と下面との間に位置する側面を有している。また、封止体６の４側面の外縁部からは、第１の方向に１つの第１リード電極２Ｄ、第１の方向と反対の方向に１つの第２リード電極２Ｇ、第１の方向と直交する第２の方向に１つの第３リード電極２Ｓ、第２の方向と反対の方向に他の１つの第３リード電極２Ｓとが突出している。
【００２４】
封止体６の内部には空気層７からなる隙間が設けられている。空気層７はチップ搭載部２の凹形状内に形成されており、その空気層７により半導体チップ３の周囲が覆われている。すなわち、半導体チップ３は、半導体チップ３の主面、主面の反対側に位置してチップ搭載部２の底部表面と接合する裏面、および主面と裏面との間に位置する側面とを有しているが、半導体チップ３の主面および側面は空気層７により覆われており、半導体チップ３の主面および側面は、樹脂を素材とする封止体６とは接触していない。
【００２５】
このように、半導体チップ３を樹脂ではなく、誘電率の低い空気層（ε≒１）により覆うことで、半導体チップ３の寄生容量を低減することができる。これにより、半導体チップ３に形成された高周波パワーＭＩＳトランジスタがノイズの影響を受け難くなり、半導体装置１の電気的特性が向上する。
【００２６】
次に、本実施の形態１による高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置の製造方法を図３〜図２０を用いて工程順に説明する。図３は半導体装置の製造方法の全体工程の流れを説明する工程図、図４は多数個取り基板の一例を示す外形平面図、図５は多数個取り基板の他の一例を示す外形平面図、図６（ａ）、（ｂ）および（ｃ）はそれぞれ多数個取り基板を構成する単位基板の要部平面図、同図（ａ）のＣ−Ｃ′線における要部断面図および同図（ａ）のＤ−Ｄ′線における要部断面図、図７は半導体装置の製造方法の一工程であるモールド工程の流れを説明する工程図、図８は半導体装置の製造方法のモールド工程における樹脂成形金型の構成の一例を示す部分断面図、図９は半導体装置の製造方法のモールド工程における基板セット状態の一例を示す部分断面図、図１０は樹脂成形金型のエアベントレス構造の下金型の一例を示す斜視図、図１１は樹脂成形金型のエアベント構造の下金型の一例を示す斜視図、図１２および図１３はそれぞれ半導体装置の製造方法のモールド工程における中間型セット状態およびタブレットセット状態の一例を示す部分断面図、図１４（ａ）および（ｂ）はそれぞれ図１０のＥ−Ｅ′線に沿って切断した構造の一例を示す要部断面図およびＦ−Ｆ′線に沿って切断した構造の一例を示す要部断面図、図１５は半導体装置の製造方法のモールド工程におけるレジン注入状態の一例を示す部分断面図、図１６は、図１５のＧ領域を拡大して示す要部断面図、図１７、図１８、図１９および図２０はそれぞれ半導体装置の製造方法のモールド工程におけるレジンキュア状態、クランプ開状態、中間型と基板取り出し状態および中間型離型状態の一例を示す部分断面図である。
【００２７】
ここでは、図４および図５に示す複数のデバイス領域がマトリクス配置された多数個取り基板８，９を用いて半導体装置を形成する場合について説明する。図４に示す多数個取り基板８は、例えばフープラインで使用することを想定した配線基板である。多数個取り基板８の外周部には、一の方向に並んで複数の位置決め用の貫通孔１０が形成されている。この複数の位置決め用の貫通孔１０が並ぶ方向（ｘ軸方向）を行とし、この列の方向と直交する方向（ｙ軸方向）を列とすると、多数個取り基板８は、半導体製品１つ分に該当する単位基板１１が９行２列に配置された構成となっている。図５に示す多数個取り基板９は、例えばジョブショップラインで使用することを想定した配線基板である。多数個取り基板９の外周部にも、前述の図４に示した多数個取り基板８と同様に、一の方向に並んで複数の位置決め用の貫通孔１０が形成されている。この複数の位置決め用の貫通孔１０が並ぶ方向（ｘ軸方向）を行とし、この行の方向と直交する方向（ｙ軸方向）を列とすると、多数個取り基板９は、半導体製品１つ分に該当する単位基板１１が９行８列に配置された構成となっている。多数個取り基板８，９を構成する単位基板１１の間にはスリット１２が設けられているが、これはモールド工程においてモールド樹脂の流入に伴う多数個取り基板８，９の歪みを緩和するものである。なお、本実施の形態１におけるマトリクス配置された多数個取り基板８，９とは、行と列のそれぞれの中に単位基板１１を２つ以上有するものである。
【００２８】
図６に示すように、単位基板１１は、ダイボンディング工程において半導体チップが搭載される凹形状のチップ搭載部２と、チップ搭載部２と一体に形成されて、ｙ軸方向に延びる２つの第３リード電極２Ｓと、チップ搭載部２と離れて形成されて、上記第３リード電極２Ｓが延びる方向と交差するｘ軸方向に延びる第１リード電極２Ｄおよび第２リード電極２Ｇなどを含んでいる。
【００２９】
まず、半導体チップ３の主面と反対側の裏面と、多数個取り基板９（以下の説明では前述した多数個取り基板９を例示するが、これに代えて前述した多数個取り基板８を用いてもよい）のチップ搭載部２の底部表面とを対向させて、チップ搭載部２の底部の中央位置に半導体チップ３を搭載する（図３のダイボンディング工程Ｐ１）。半導体チップ３の裏面と多数個取り基板９のチップ搭載部２の底部表面との接合には、例えばＡｕ／Ｓｎ共晶接合、ペースト状の接着剤（例えばＡｇペースト）を用いた接合、またはフィルム状の接着剤（ＤＡＦ（Die Attach Film））を用いた接合などを用いることができる。
【００３０】
次に、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法により、半導体チップ３の主面に形成された第１パッド電極４Ｄと多数個取り基板９の第１リード電極２Ｄとを第１ワイヤ５Ｄで電気的に接続し、半導体チップ３の主面に形成された第２パッド電極４Ｇと多数個取り基板９の第２リード電極２Ｇとを第２ワイヤ５Ｇで電気的に接続し、半導体チップ３の主面に形成された第３パッド電極４Ｓと多数個取り基板９の第３リード電極２Ｓとを第３ワイヤ５Ｓで電気的に接続する（図３のワイヤボンディング工程Ｐ２）。ワイヤ（第１ワイヤ５Ｄ、第２ワイヤ５Ｇおよび第３ワイヤ５Ｓ）には、例えば１５〜２０μｍφの金線を用いる。
【００３１】
次に、図７に示す工程図に従って、チップ搭載部２、リード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）の一部、半導体チップ３、ワイヤ（第１ワイヤ５Ｄ、第２ワイヤ５Ｇおよび第３ワイヤ５Ｓ）を封止する封止体６を形成する（図３のモールド工程Ｐ３）。本実施の形態１では、上金型と下金型とを備える成形金型を用いて封止体６は形成されるが、上金型に設けられたゲート部から樹脂を注入するトップゲート方式により樹脂モールディングは行われる。
【００３２】
まず、封止体６の形成に用いる成形金型（上金型および下金型）をブラッシングする（図７の工程Ｓ１）。図８に示すように、成形金型１３は、下金型１４と上金型１５とを備えている。また、上金型１５は、中間型１５Ｍと、この中間型１５Ｍよりもさらに上側に位置する上型１５Ｕとを備えている。
【００３３】
下金型１４には、樹脂を押し出すプランジャ１４ａと、プランジャ１４ａが配置されたポット１４ｂと、封止体６を形成するキャビティ部１４ｃとが形成されており、金型クランプ時に下金型１４によって中間型１５Ｍを支持するため、中間型１５Ｍを配置するためのオフセット加工が施されている。
【００３４】
一方、上金型１５の中間型１５Ｍには、ゲート部１５ａが形成されている。成形金型１３はトップゲート方式であるため、成形金型１３に多数個取り基板９を配置した時に、ゲート部１５ａの樹脂流路１５ｂの注入口１５ｃが下金型１４のキャビティ部１４ｃの中央部に位置するように、ゲート部１５ａは形成されている。ゲート部１５ａの樹脂流路１５ｂは、下金型１４のキャビティ部１４ｃの主面に向かうにつれて口径が小さくなるような円錐状に形成されている。注入口１５ｃの直径は、例えばφ＝０．３〜０．８ｍｍ程度である。
【００３５】
また、上金型１５の上型１５Ｕには、複数のイジェクタピン１５ｄが可動自在に設けられている。さらに、上型１５Ｕの押圧面１５ｅには、中間型１５Ｍのゲート部１５ａの樹脂流路１５ｂに連通するカル部１５ｆやランナ部１５ｇが形成されている。なお、トップゲート方式に用いられる樹脂成形金型に関しては、例えば倉冨らの日本国特許出願第２００６−３５０４８０（２００６．１２．２６出願）などに開示されている。
【００３６】
次に、図９に示すように、半導体チップ３が搭載され、かつワイヤボンディング済みの多数個取り基板９を成形金型１３の下金型１４上に配置する基板セットを行う（図７の工程Ｓ２）。下金型１４には、キャビティ面、およびキャビティ面を囲むように形成された側面からなる凹形状のキャビティ部１４ｃが複数形成されており、キャビティ部１４ｃの外側の周囲には、多数個取り基板９の主面の周縁部を押圧する押圧面１４ｄを有している。ここでは、キャビティ部１４ｃの外側の周囲に有する押圧面１４ｄと、多数個取り基板９の主面の周縁部とを合わせることにより、下金型１４に形成されたキャビティ部１４ｃ内にチップ搭載部２、半導体チップ３およびワイヤ（第１ワイヤ５Ｄ、第２ワイヤ５Ｇおよび第３ワイヤ５Ｓ）等が配置されるように、多数個取り基板９を下金型１４上に配置する。また、搬送ブロック１６の支持部１６ａによって保持されて搬送された多数個取り基板９を、下金型１４の押圧面１４ｄ上に、位置決めピン１４ｅによって位置決めして配置する。これにより、多数個取り基板９のチップ搭載部２は、凹形状を逆さまにした態様でキャビティ部１４ｃ内に配置されることになる。
【００３７】
下金型１４には、例えば図１０に示すエアベントを有しないエアベントレス構造の下金型１４Ａを用いる。下金型１４Ａには、底面１４ｆおよび底面１４ｆの周りを囲むように形成された４つの側面１４ｇから成るキャビティ部１４ｃが形成され、さらに、多数個取り基板９の第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓを配置する溝部１４ｈが、キャビティ部１４ｃの４つの側面１４ｇにそれぞれ繋がってキャビティ部１４ｃの外側の周囲の押圧面１４ｄに形成されている。金型クランプ時には、キャビティ部１４ｃの外側の周囲の押圧面１４ｄと多数個取り基板９の主面の周縁部とが密着するので、キャビティ部１４ｃ内の空気がキャビティ部１４ｃ内に留まり易くなっている。
【００３８】
また、下金型には、例えば図１１に示すエアベントを有するエアベント構造の下金型１４Ｂを用いることもできる。下金型１４Ｂには、前述の下金型１４Ａと同様に、底面１４ｆおよび底面１４ｆの周りを囲むように形成された４つの側面１４ｇから成るキャビティ部１４ｃが形成され、さらに、多数個取り基板９の第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓを配置する溝部１４ｈが、キャビティ部１４ｃの４つの側面１４ｇにそれぞれ繋がってキャビティ部１４ｃの外側の周囲の押圧面１４ｄに形成されている。さらに、所定の長さのエアベント１４ｉが、キャビティ部１４ｃの４つのコーナ部のそれぞれから対角線上で外側に向かってキャビティ部１４ｃの外側の周囲の押圧面１４ｄに形成されている。エアベント１４ｉを配置することにより、金型クランプ時に、キャビティ部１４ｃ内に残留する空気の量を制御することが可能となる。
【００３９】
次に、図１２に示すように、搬送ブロック１６の支持部１６ａによって保持されて搬送され、かつ予め外部で１５０℃前後に加熱された中間型１５Ｍを下金型１４上に配置する。配置後、上型１５Ｕ、中間型１５Ｍおよび下金型１４を所望の温度（例えば１７０〜１８０℃）に加熱する（本加熱）。すなわち、中間型１５Ｍが１７０〜１８０℃に確実になるように、予め外部で１５０℃前後に予備加熱しておき、予熱状態の中間型１５Ｍを下金型１４上に配置する。
【００４０】
上型１５Ｕ、中間型１５Ｍおよび下金型１４を、例えば１７０〜１８０℃に本加熱した後、上型１５Ｕと下金型１４とでその間に中間型１５Ｍを配置した状態で金型クランプする直前に、図１３に示すように、タブレット搬送部１７によってタブレット１８を搬入し、下金型１４のポット１４ｂ内にタブレット１８を配置する。
【００４１】
タブレット１８の配置後、直ちに上型１５Ｕと下金型１４とで中間型１５Ｍを挟んで金型クランプ（型締め）を行う（図７の工程Ｓ３）。これにより、図１４に示すように、多数個取り基板９のチップ搭載部２は、凹形状を逆さまにした態様でキャビティ部１４ｃ内に配置される。クランプ圧力は、例えば５８８ｋＮとすることができる。
【００４２】
この状態で、図１５に示すように、金型温度によって溶融した封止用樹脂１９を成形金型１３の下金型１４のポット１４ｂ内に配置されたプランジャ１４ａによって押し出す。その後、プランジャ１４ａによって押し出された封止用樹脂１９を、中間型１５Ｍのゲート部１５ａの注入口１５ｃを介して、下金型１４のキャビティ部１４ｃ内へ注入する（図７の工程Ｓ４）。封止用樹脂１９の最低溶融粘度は、例えば３０Ｐａ・ｓであり、封止用樹脂１９の注入圧力は、例えば１０ＭＰａとすることができる。
【００４３】
すなわち、金型温度で封止用樹脂１９を溶融しながらプランジャ１４ａで封止用樹脂１９を押し出し、さらに、上型１５Ｕの押圧面１５ｅに形成されたカル部１５ｆ、ランナ部１５ｇおよび中間型１５Ｍのゲート部１５ａの樹脂流路１５ｂの注入口１５ｃを介して下金型１４のそれぞれのキャビティ部１４ｃ内に封止用樹脂１９を充填していく。封止用樹脂１９は、例えば熱硬化性で、かつ難燃性のハロゲンフリーレジンを用いる。
【００４４】
これにより、図１６に示すように、トップゲート方式を採用しているので、キャビティ部１４ｃ内にゲート部１５ａから注入された封止用樹脂１９が、多数個取り基板９の裏面側から多数個取り基板９の主面側に向かって、キャビティ部１４ｃ内の空気を追いやるように流れる。さらに、多数個取り基板９のチップ搭載部２が凹形状を逆さまにした態様でキャビティ部１４ｃ内に配置されているので、封止用樹脂１９に追われた空気層７は、多数個取り基板９のチップ搭載部２の内側へ追われて、ここに残存する。これにより、チップ搭載部２の底面に接合された半導体チップ３の周囲は空気層７により覆われる。
【００４５】
例えば前述の図１０に示したエアベントレス構造の下金型１４Ａを用いた場合では、キャビティ部１４ｃ内の空気を外部へ排除することができないので、金型クランプ時にキャビティ部１４ｃ内に閉じこめられた空気のほとんどをチップ搭載部２の内側に残存させることができて、半導体チップ３の周囲を空気層７で覆うことができる。また、例えば前述の図１１に示したエアベント構造の下金型１４Ｂを用いた場合であっても、キャビティ部１４ｃ内の空気の一部は外部へ排除されるが、金型クランンプ時にチップ搭載部２の内側に在った空気を、封止用樹脂１９の注入時にチップ搭載部２の内側に残存させることができるので、半導体チップ３の周囲を空気層７で覆うことができる。
【００４６】
下金型１４のそれぞれのキャビティ部１４ｃ内に封止用樹脂１９を充填した後、図１７に示すように、封止用樹脂１９を硬化させて封止体６を形成する。ここでは、例えば１００秒程度そのまま放置し、成型金型１３上で封止用樹脂１９をプリキュア（仮硬化または半硬化）させる（図７の工程Ｓ５）。これにより、多数個取り基板９のチップ搭載部２の内側に空気層７からなる隙間が形成されて、半導体チップ３の主面および側面は接触しない封止体６が形成される。なお、封止体６の内部に搭載されている半導体チップ３の主面および側面には空気層７が残存しているが、外見上、封止体６の全体形状は、従来の封止体とは変わらず、１つの封止用樹脂１９から構成されているので、これ以降の工程においては、従来の封止体と同様に扱うことができる。
【００４７】
次に、図１８に示すように、成形金型１３を開放（型開き）する（図７の工程Ｓ６）。すなわち、カルレジン２０およびランナレジン２１に対してイジェクタピン１５ｄを押し当てて上型１５Ｕを上方に離型させ、これによって型開きを行う。
【００４８】
次に、図１９に示すように、封止用樹脂１９（カルレジン２０、ランナレジン２１およびゲートレジン２２）が半硬化の状態で、多数個取り基板９を中間型１５Ｍごと上型１５Ｕと下型１４から取り出す。ここでは、搬送ブロック１６の支持部１６ａによって中間型１５Ｍを把持し、中間型１５Ｍごと多数個取り基板９と封止用樹脂１９を取り出す。
【００４９】
さらに、取り出した中間型１５Ｍ、多数個取り基板９および封止用樹脂１９をブレイク用ステージ上に移載し、ブレイク用ステージ上で封止用樹脂１９を完全硬化させる。すなわち、下金型１４上では熱があるため封止用樹脂１９を完全硬化させることはできない。封止用樹脂１９が完全硬化していないと、ゲートブレイクもできない。従って、半硬化状態の封止用樹脂１９を別のステージであるブレイク用ステージに移載することで封止用樹脂１９を冷やすことができ、封止用樹脂１９を完全硬化させることができる。これにより、ゲートブレイク時に、樹脂が分離し易くなる。
【００５０】
封止用樹脂１９を完全硬化させた後、ブレイク用ステージ上でゲートレジン２２と封止体６の底面とを切断分離する。その際、ゲート部１５ａの内周面によって形成される樹脂流路１５ｂに充填されたゲートレジン２２をひねって回転させることにより、ゲート部１５ａの注入口１５ｃ付近でゲートレジン２２と封止体６の底面とを切断分離する。
【００５１】
次に、中間型１５Ｍ上に残存するカルレンジ２０、ランナレジン２１およびゲートレジン２２を除去した後、図２０に示すように、中間型１５Ｍで摺動する複数の離型ピン２３によって多数個取り基板９を押圧して中間型１５Ｍと封止体６とを離型する（図７の工程Ｓ７）。すなわち、ブレイク用ステージ２４上で、成形金型１３の中間型１５Ｍに組み込まれた複数の離型ピン２３によって多数個取り基板９を押圧して中間型１５Ｍを多数個取り基板９および封止体６から離型させる。その際多数個取り基板９はブレイク用ステージ２４上で位置決めピン２４ａによって位置決めされている。
【００５２】
その後、搬送ブロック１６の支持部１６ａによって中間型１５Ｍを支持して中間型１５Ｍを待機位置に戻してトップゲート方式による樹脂モールディングが完了する。
【００５３】
次に、余分な樹脂およびバリを取り除く（図３のバリ取り工程Ｐ４）。この後、実装基板に搭載した際、実装基板の電極と半導体装置１のリード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）との間に設けられる半田材（鉛フリー半田材を含む）の濡れ性が向上するように、半導体装置１のリード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）の表面（封止体６から露出した表面）に外装メッキを行う必要がある。しかし、本実施の形態１に示す半導体装置１は、半導体チップ３の周辺（主面）が空気で覆われている構造（封止体６が接触していない構造）のため，腐食やマイグレーションにより，製品特性に悪影響を与えやすい特徴を持っている。このマイグレーションを引き起こす要因は，大量に水を使用するメッキ工程により発生する。
【００５４】
そこで、半導体装置１の信頼性を向上するためには、半導体チップ３を実装し、封止体６を形成した後には、このようなメッキ工程を使用しないことが好ましい。そこで、フレーム加工の段階でメッキ工程により外装メッキを施しておく、所謂、先付けメッキが望ましい。なお、メッキの種類としては、耐食性にも優れ，マイグレーションを起しにくい金や金パラジウム合金等が望ましい。
【００５５】
続いて、多数個取り基板９の第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓを切断することにより、ＱＦＮ（Quad Flat Non-leaded Package：リードがパッケージの４側面から取り出されたパッケージ）構造の半導体装置１が完成する（図３のリードカット工程Ｐ５）。
【００５６】
次に、外観検査において外観不良と判断された半導体装置１を取り除いた後（図３の選別工程Ｐ６）、キャリアテープに予め形成されている窪みに半導体装置１を収納する（図３のテーピング工程Ｐ７）。続いて、キャリアテープをリールに巻き取り、防湿された袋にリールを収納し（図３の梱包工程Ｐ８）、この状態で出荷する。
【００５７】
このように、本実施の形態１によれば、チップ搭載部２の内部に搭載された半導体チップ３の主面および側面は、誘電率の低い空気層により覆われているので、半導体チップ３の寄生容量を低減することができる。これにより、半導体チップ３に形成された高周波向けの半導体素子、例えば高周波パワーＭＩＳトランジスタがノイズの影響を受け難くなり、半導体装置１の電気的特性が向上する。また、封止体６は１つの部材（封止用樹脂１９）から構成されているので、例えばモールド工程後の工程において熱処理が施されても、封止体６は壊れにくく高い信頼性を確保することができる。その結果、信頼性を低下させることなく、半導体装置１の電気的特性の向上を図ることができる。
【００５８】
（実施の形態２）
本実施の形態２による半導体装置は、前述した実施の形態１と同様であり、チップ搭載部の内側に搭載された半導体チップの主面および側面を、誘電率の低い空気層により覆い、さらにその空気層を樹脂により覆うことで、半導体チップの寄生容量を低減するものであるが、その製造方法が前述した実施の形態１の半導体装置の製造方法と相違する。
【００５９】
本実施の形態２による半導体装置の製造方法を図２１〜図２４を用いて工程順に説明する。図２１は半導体装置の製造方法の全体工程の流れを説明する工程図、図２２〜図２４は半導体装置の製造方法の一例を示す部分断面図である。
【００６０】
まず、単位基板が複数形成された多数個取り基板を準備する。ここでの単位基板は、例えば前述した実施の形態１の図６に示した単位基板１１であって、半導体チップが搭載される凹形状のチップ搭載部２と、チップ搭載部２と一体に形成されて、ｙ軸方向に延びる２つの第３リード電極２Ｓと、チップ搭載部２と離れて形成されて、上記第３リード電極２Ｓが延びる方向と交差するｘ軸方向に延びる第１リード電極２Ｄおよび第２リード電極２Ｇなどを含んでいる。さらに、チップ搭載部２は、底部と、この底部を囲むように形成された側壁部を有する凹形状を有している。
【００６１】
次に、単位基板１１が複数形成された多数個取り基板のチップ搭載部２の底部の中央位置に半導体チップ３を搭載した後（図２１のダイボンディング工程Ｐ１）、半導体チップ３の主面に形成されたパッド電極（第１パッド電極４Ｄ、第２パッド電極４Ｇおよび第３パッド電極４Ｓ）と多数個取り基板の主面に形成されたリード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）とをワイヤ（第１ワイヤ５Ｄ、第２ワイヤ５Ｇおよび第３ワイヤ５Ｓ）で電気的に接続する（図２１のワイヤボンディング工程Ｐ２）。なお、ダイボンディング工程およびワイヤボンディング工程における製造過程は、前述した実施の形態１と同様であるため、その説明を省略する。
【００６２】
次に、図２２に示すように、半導体チップ３が搭載され、かつワイヤボンディング済みの多数個取り基板を、多数個取り基板のチップ搭載部２の凹形状を逆さまにした態様、すなわち、チップ搭載部２の底部を上に、開口部を下にして、液状レジン２５に浸す（図２１のキャスティング工程Ｐ３）。このとき、多数個取り基板の全体を液状レジン２５に浸すのではなく、チップ搭載部２の底面に接合されている半導体チップ３は浸さず、かつチップ搭載部２の側壁部の上部が液状レジン２５に浸るように、多数個取り基板を液状レジン２５に浸す。従って、半導体チップ３の主面および側面は液状レジン２５とは接触せずに、空気層２６に覆われている。液状レジン２５は、例えばエポキシ樹脂またはシリコーン樹脂等であり、その室温での粘度は、例えば３〜９Ｐａ・ｓ程度である。
【００６３】
次に、図２３に示すように、液状レジン２５から多数個取り基板を引き上げて、チップ搭載部２の上部に液状レジン２５からなるレジン膜からなるキャップ２５ａを形成する。このとき、キャップ２５ａは、表面張力により、チップ搭載部２の外側に向かって凸形状となり、チップ搭載部２の底面に接合されている半導体チップ３を覆う空気層２６は、形成されたキャップ２５ａと、チップ搭載部２の底面および側壁部とで囲まれた領域に閉じこめられる。続いて、多数個取り基板９に、例えば１５０℃の熱処理を施すことにより、キャップ２５ａを固める（図２１のキュア工程Ｐ４）。固められたキャップ２５ａの厚さは、例えば０．１ｍｍ程度である。これにより、半導体チップ３の主面および側面が空気層２６で覆われた状態を保持することができる。
【００６４】
次に、図２４に示すように、チップ搭載部２、リード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）、半導体チップ３、ワイヤ（第１ワイヤ５Ｄ、第２ワイヤ５Ｇおよび第３ワイヤ５Ｓ）を封止する封止体２７を形成する（図２１のモールド工程Ｐ５）。この封止体２７は、例えば前述した本実施の形態１において説明した前述の成形金型１３を用いて、前述の図７に示したモールド工程の流れを説明する工程図に従って形成することができる。封止体２７の素材である封止用樹脂は、例えば３０Ｐａ・ｓの最低溶融粘度を有しており、例えば１７０℃の熱処理により硬化させることができる。
【００６５】
ところで、本実施の形態２のモールド工程における製造過程は、前述した実施の形態１と同様であることから、その説明を省略するが、すでに多数個取り基板のチップ搭載部の内側には、キャップ２５ａにより空気層２６が閉じこめられているので、前述した実施の形態１で示したモールド工程において空気層７を形成する必要がない。従って、本実施の形態２では、前述した実施の形態１で示したモールド工程のように、多数個取り基板のチップ搭載部２を、凹形状を逆さまにした態様でキャビティ内に配置させる必要はない。また、キャビティ内に封止体２７の素材である封止用樹脂を注入する際には、キャビティ部の内部から空気を排除することによってキャビティ部の内部におけるボイドの発生を防ぐことが望ましいので、下金型または上金型にエアベントを有する構造の成形金型を使用することが望ましい。
【００６６】
次に、余分な樹脂およびバリを取り除く（図２１のバリ取り工程Ｐ６）。この後、半導体装置１のリード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）の表面（封止体６から露出した表面）に外装メッキを行う必要がある。しかし、前述の実施の形態１で説明したように、半導体装置１の信頼性を向上するためには、フレーム加工の段階でメッキ工程により外装メッキを施しておく、所謂、先付けメッキが望ましい。
【００６７】
続いて、多数個取り基板のリード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）を切断することにより、ＱＦＰ（Quad Flat Package：リードがパッケージの４側面から取り出され、かつパッケージの外側でガルウイング型に屈曲成形されたパッケージ）構造の半導体装置１Ａが完成する（図２１のリードカット工程Ｐ７）。
【００６８】
次に、外観検査において外観不良と判断された半導体装置１Ａを取り除いた後（図２１の選別工程Ｐ８）、キャリアテープに予め形成されている窪みに半導体装置１Ａを収納する（図２１のテーピング工程Ｐ９）。続いて、キャリアテープをリールに巻き取り、防湿された袋にリールを収納し（図２１の梱包工程Ｐ１０）、この状態で出荷する。
【００６９】
なお、本実施の形態２では、ＱＦＰ構造の半導体装置を製造方法の一例を示したが、ＱＦＮ構造の半導体装置を製造することもできる。図２５に、ＱＦＮ構造の半導体装置の一例を説明する要部断面図を示す。ＱＦＮは、ＱＦＰよりもリード電極の長さを短くすることができるので、ＱＦＮ構造を採用することにより、高周波モジュールに必要とされる高速化（耐ノイズ性）の点でＱＦＰ構造の半導体装置１Ａよりも優れた半導体装置１Ｂを得ることができる。
【００７０】
このように、本実施の形態２によれば、前述した実施の形態１と同様に、チップ搭載部２の内側に搭載された半導体チップ３の主面および側面は、誘電率の低い空気層により覆われているので、半導体チップ３の寄生容量を低減することができる。これにより、半導体チップ３に形成された高周波向けの半導体素子、例えば高周波パワーＭＩＳトランジスタがノイズの影響を受け難くなり、半導体装置１Ａ，１Ｂの電気的特性が向上する。
【００７１】
（実施の形態３）
本実施の形態３による半導体装置は、前述した実施の形態１または実施の形態２と同様であり、チップ搭載部の内側に搭載された半導体チップの主面および側面を、誘電率の低い空気層により覆い、さらにその空気層を樹脂により覆うことで、半導体チップの寄生容量を低減するものであるが、その製造方法が前述した実施の形態１または実施の形態２の半導体装置の製造方法と相違する。
【００７２】
本実施の形態３による半導体装置の製造方法を図２６〜図２８を用いて工程順に説明する。図２６は半導体装置の製造方法の全体工程の流れを説明する工程図、図２７および図２８は半導体装置の製造方法の一例を示す部分断面図である。
【００７３】
まず、単位基板が複数形成された多数個取り基板を準備する。ここでの単位基板は、例えば前述した実施の形態１の図６に示した単位基板１１であって、半導体チップが搭載される凹形状のチップ搭載部２と、チップ搭載部２と一体に形成されて、ｙ軸方向に延びる２つの第３リード電極２Ｓと、チップ搭載部２と離れて形成されて、上記第３リード電極２Ｓが延びる方向と交差するｘ軸方向に延びる第１リード電極２Ｄおよび第２リード電極２Ｇなどを含んでいる。さらに、チップ搭載部２は、底部と、この底部を囲むように形成された側壁部を有する凹形状を有している。
【００７４】
次に、単位基板１１が複数形成された多数個取り基板のチップ搭載部２の底部の中央位置に半導体チップ３を搭載した後（図２６のダイボンディング工程Ｐ１）、半導体チップ３の主面に形成されたパッド電極（第１パッド電極４Ｄ、第２パッド電極４Ｇおよび第３パッド電極４Ｓ）と多数個取り基板の主面に形成されたリード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）とをワイヤ（第１ワイヤ５Ｄ、第２ワイヤ５Ｇおよび第３ワイヤ５Ｓ）で電気的に接続する（図２６のワイヤボンディング工程Ｐ２）。なお、ダイボンディング工程およびワイヤボンディング工程における製造過程は、前述した実施の形態１と同様であるため、その説明を省略する。
【００７５】
次に、図２７に示すように、キャビティ面、およびキャビティ面を囲むように形成された側面からなる凹形状のキャビティ部を備え、キャビティ部の内部に液状レジン２９が供給された金型２８を準備する。続いて、半導体チップ３が搭載され、かつワイヤボンディング済みの多数個取り基板を、多数個取り基板のチップ搭載部２の凹形状を逆さまにした態様、すなわち、チップ搭載部２の底部を上に、開口部を下にして、金型２８に形成されたキャビティ部の内部に満たした液状レジン２９に浸す（図２６のキャスティング工程Ｐ３）。液状レジン２９は、例えばエポキシ樹脂またはシリコーン樹脂等であり、その室温での粘度は、例えば３〜９Ｐａ・ｓ程度である。なお、金型２８に形成されたキャビティ部の構造が、完成した半導体装置の構造（半導体パッケージの構造）となる。
【００７６】
このとき、リード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）の裏面は液状レジン２９に浸さないようにする。多数個取り基板のチップ搭載部２が凹形状を逆さまにした態様で液状レジン２９に浸されるので、チップ搭載部２内の空気はそのままチップ搭載部２の内側に留まり、チップ搭載部２の底面に接合された半導体チップ３の周囲は空気層３０により覆われる。従って、半導体チップ３の主面および側面は液状レジン２９とは接触せずに、空気層３０に覆われている。
【００７７】
次に、図２８に示すように、金型２８のキャビティ部の内部の液状レジン２９に、リード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）の裏面以外の部位を浸した状態で、例えば１５０℃の熱処理を施すことにより、液状レジン２９を固めて、リード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）の裏面以外の部位を封止する封止体３１を形成する（図２６のキュア工程Ｐ４）。その後、金型２８と、封止体３１とを離型する。
【００７８】
次に、余分な樹脂およびバリを取り除く（図２６のバリ取り工程Ｐ５）。この後、半導体装置１Ｃのリード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）の表面（封止体３１から露出した表面）に外装メッキを行う必要がある。しかし、前述の実施の形態１で説明したように、半導体装置１Ｃの信頼性を向上するためには、フレーム加工の段階でメッキ工程により外装メッキを施しておく、所謂、先付けメッキが望ましい。
【００７９】
続いて、多数個取り基板のリード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）を切断することにより、ＱＦＮ構造の半導体装置１Ｃが完成する（図２６のリードカット工程Ｐ６）。
【００８０】
次に、外観検査において外観不良と判断された半導体装置１Ｃを取り除いた後（図２６の選別工程Ｐ７）、キャリアテープに予め形成されている窪みに半導体装置１Ｃを収納する（図２６のテーピング工程Ｐ８）。続いて、キャリアテープをリールに巻き取り、防湿された袋にリールを収納し（図２６の梱包工程Ｐ１９）、この状態で出荷する。
【００８１】
なお、本実施の形態３では、ＱＦＮ構造の半導体装置を製造方法の一例を示したが、ＱＦＰ構造またはＳＯＰ（Small Outline Package：リードがパッケージの２側面から取り出され、かつパッケージの外側でガルウイング型に屈曲成形されたパッケージ）構造の半導体装置を製造することもできる。本実施の形態３で説明した半導体装置の製造方法では、液状レジン２９に、チップ搭載部２、リード電極（第１リード電極２Ｄ、第２リード電極２Ｇおよび第３リード電極２Ｓ）の裏面以外の部位、半導体チップ３、ワイヤ（第１ワイヤ５Ｄ、第２ワイヤ５Ｇおよび第３ワイヤ５Ｓ）を浸して封止体３１を形成するため、封止体３１の実装面（裏面）３１ａに液状レジン２９の液面が反映される。その結果、封止体３１の実装面３１ａの平坦性が、例えば前述した実施の形態１または実施の形態２で説明した成型金型を用いて形成される封止体６の実装面の平坦性よりも劣ることが考えられる。このため、本実施の形態３による半導体装置１Ｃは、ＱＦＮ構造よりも、ＱＦＰ構造またはＳＯＧ構造の半導体装置への適用が有用であると考えられる。
【００８２】
このように、本実施の形態３によれば、前述した実施の形態１と同様に、チップ搭載部２の内側に搭載された半導体チップ３の主面および側面は、誘電率の低い空気層により覆われているので、半導体チップ３の寄生容量を低減することができる。これにより、半導体チップ３に形成された高周波向けの半導体素子、例えば高周波パワーＭＩＳトランジスタがノイズの影響を受け難くなり、半導体装置１Ｃの電気的特性が向上する。また、封止体３１は１つの部材（液状レジン２９）から構成されているので、例えばモールド工程後の工程において熱処理が施されても、封止体３１は壊れにくく高い信頼性を確保することができる。その結果、信頼性を低下させることなく、半導体装置１Ｃの電気的特性の向上を図ることができる。
【００８３】
また、前述した実施の形態２におけるモールド工程では、液状レジン２５からなるキャップ２５ａを形成する工程と、封止体２７を形成する工程との２つの工程が必要であるが、本実施の形態３では１つの工程により封止体３１が形成できるので、前述した実施の形態２よりもモールド工程のＴＡＴ（Turn Around Time）が短くなる。
【００８４】
（実施の形態４）
本実施の形態４による半導体装置は、半導体チップの主面上の周縁部に絶縁体からなる壁を形成し、半導体チップの主面を配線基板に向けて、バンプを介して配線基板上に半導体チップを搭載することにより（フェイスダウン実装方式）、半導体チップの主面を上記壁および上記配線基板に囲まれた領域内の誘電率の低い空気層と接触させることで、半導体チップの寄生容量を低減するものである。
【００８５】
本実施の形態４による高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置の第１例を図２９および図３０を用いて説明する。図２９（ａ）、（ｂ）および（ｃ）はそれぞれ半導体装置の上面図、側面図および底面図であり、図３０は図２９（ａ）のＨ−Ｈ′線における要部断面図である。
【００８６】
図２９および図３０に示すように、半導体装置４１は、半導体チップ４２と、半導体チップ４２の主面（回路形成面）上に形成された複数のＡｕ／Ｓｎバンプ４３と、Ａｕ／Ｓｎバンプ４３を介して半導体チップ４２が接続された配線基板４４と、半導体チップ４２と配線基板４４との間を封止するように、半導体チップ４２の外周に形成された絶縁体からなるシール４５と、配線基板４４を挟んでＡｕ／Ｓｎバンプ４３と対向して設けられた半田バンプ４６等とを有するパッケージ構造となっている。
【００８７】
半導体チップ４２は、その厚さ方向と交差する平面形状が、例えば四角形になっている。半導体チップ４２の主面には高周波向けの半導体素子、例えば高周波パワーＭＩＳトランジスタが形成されており、高周波パワーＭＩＳトランジスタのドレインと電気的に接続された１つの第１パッド電極（ドレイン電極）、高周波パワーＭＩＳトランジスタのゲートと電気的に接続された１つの第２パッド電極（ゲート電極）および高周波パワーＭＩＳトランジスタのソースと電気的に接続された２つの第３パッド電極（ソース電極）が表面保護膜から露出して形成されている。
【００８８】
配線基板４４は、その厚さ方向と交差する平面形状が、例えば四角形になっている。配線基板４４は、これに限定されないが、主にコア材と、このコア材の主面を覆うようにして形成された保護膜と、このコア材の主面と反対側に位置する裏面を覆うようにして形成された保護膜とを有する構成となっており、コア材は、例えばその主面、裏面および内面に配線を有する多層配線構造になっている。
【００８９】
配線基板４４の主面４４ａには、４つの表面電極４８が配置されている。これら表面電極４８は、半導体チップ４２の主面に形成された第１パッド電極、第２パッド電極および第３パッド電極と対向する位置に、それぞれ配置されている。また、これら表面電極４８は、配線基板４４のコア材に形成された複数の最上層配線のそれぞれの一部分で構成され、コア材の主面上に保護膜から露出して形成されている。
【００９０】
配線基板４４の裏面４４ｂには、４つの裏面電極４９が配置されている。これら裏面電極４９は、配線基板４４のコア材に形成された複数の最下層配線のそれぞれの一部分で構成され、コア材の裏面上に保護膜から露出して配置されている。コア材に形成された複数の最上層配線と複数の最下層配線とは、コア材を貫通する複数の貫通孔５０の内部に形成されるＡｕめっき膜５１によってそれぞれ電気的に接続されている。配線基板４４の裏面４４ｂに形成された複数の裏面電極４９には、それぞれ半田バンプ４６が電気的にかつ機械的に接続されている。半田バンプ４６としては、鉛を実質的に含まない鉛フリー半田組成の半田バンプが用いられる。
【００９１】
半導体チップ４２は、その主面が配線基板４４へ向くように配置されている。半導体チップ４２の主面に形成された第１、第２および第３パッド電極はそれぞれＡｕ／Ｓｎバンプ４３を介して、配線基板４４の主面４４ａに形成された表面電極４８と電気的に接続されている。さらに、半導体チップ４２の周縁部には、半導体チップ４２と配線基板４４との間を封止するように、絶縁体からなるシール４５が設けられており、このシール４５と、配線基板４４の主面とで囲まれた領域には空気が閉じこめられている。すなわち、半導体チップ４２の主面が、このシール４５と、配線基板４４の主面４４ａとで囲まれた領域に面しており、半導体チップ４２の主面は誘電率の低い空気層５２と接触している。
【００９２】
本実施の形態４による高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置の第２例を図３１および図３２を用いて説明する。図３１（ａ）、（ｂ）および（ｃ）はそれぞれ半導体装置の上面図、側面図および底面図であり、図３２は図３１（ａ）のＩ−Ｉ′線における要部断面図である。
【００９３】
図３１および図３２に示すように、半導体装置５３は、半導体チップ５４と、半導体チップ５４の主面（回路形成面）上の周囲に配置された異方性導電フィルム５５と、異方性導電フィルム５５を介して半導体チップ５４が接続された配線基板５６等とを有するパッケージ構造となっている。
【００９４】
半導体チップ５４および配線基板５６は、それぞれ前述した半導体チップ４２および配線基板４４と同様であるため、その説明を省略するが、半導体チップ５４の主面に形成された第１、第２および第３パッド電極の表面には、所定の厚さのＡｕめっき層５８が形成されている。
【００９５】
配線基板５６の主面５６ａには、４つの表面電極が配置されている。これら表面電極は、半導体チップ５４の主面に形成された第１、第２および第３パッド電極と対向する位置にそれぞれ配置されている。また、これら表面電極は、配線基板５６のコア材に形成された複数の最上層配線のそれぞれの一部分で構成され、コア材の主面上に保護膜から露出して形成されている電極上に形成されており、さらに、これら表面電極の表面には所定の厚さのＡｕめっき層５９が形成されている。
【００９６】
配線基板５６の裏面５６ｂには、４つの裏面電極が配置されている。これら裏面電極は、配線基板５６のコア材に形成された複数の最下層配線のそれぞれの一部分で構成され、コア材の裏面上に保護膜から露出して配置されている。さらに、これら裏面パッド電極の表面には所定の厚さのＡｕめっき層６１が形成されている。コア材に形成された複数の最上層配線と複数の最下層配線とは、コア材を貫通する複数の貫通孔の内部に形成されるＡｕめっき膜によってそれぞれ電気的に接続されている。
【００９７】
半導体チップ５４は、その主面が配線基板５６へ向くように配置されている。半導体チップ５４の主面に形成された第１パッド電極（実際には、第１パッド電極の表面に形成されたＡｕめっき層５８）、第２パッド電極（実際には、第２パッド電極の表面に形成されたＡｕめっき層５８）および第３パッド電極（実際には、第３パッド電極の表面に形成されたＡｕめっき層５８）は、それぞれ異方性導電フィルム５５を介して、配線基板５６の主面に形成された表面電極（実際には、表面電極の表面に形成されたＡｕめっき層５９）と電気的に接続されている。
【００９８】
異方性導電フィルム５５は、半導体チップ５４の主面に配置された第１、第２および第３パッド電極（実際には、第１、第２および第３パッド電極の表面に形成されたＡｕめっき層５８）を全て覆うように、半導体チップ５４の主面の周囲に形成されている。異方性導電フィルム５５は、熱硬化性樹脂に導電性を持つ微細な金属粒子を混ぜ合わせて成型したフィルムである。半導体チップ５４の主面上のＡｕめっき層５８と配線基板５６の主面上のＡｕめっき層５９との間に異方性導電フィルム５５を挟み、熱をかけながら加圧すると、圧力がかかった部分において（半導体チップ５４の主面上のＡｕめっき層５８と配線基板５６の主面上のＡｕめっき層５９との間）、異方性導電フィルム５５内に分散していた金属粒子が接触しながら重なり、押し付けられることで金属粒子の表面の絶縁層が剥がれて金属粒子同士が引き合うことで導電する経路が形成される。圧力がかからなかった部分にある金属粒子は絶縁層を保持しているので、横に位置するＡｕめっき層５８，５９間の絶縁は保持される。
【００９９】
半導体チップ５４の周縁部に設けられた異方性導電フィルム５５、半導体チップ５４の主面に形成されたＡｕめっき層５８および配線基板５６の主面に形成されたＡｕめっき層５９により囲まれた領域には空気が閉じこめられている。すなわち、半導体チップ５４の主面が、この異方性導電フィルム５５と、配線基板５６の主面とで囲まれた領域に面しており、半導体チップ５４の主面は誘電率の低い空気層６４と接触している。
【０１００】
このように、本実施の形態４による半導体装置４１では、フェイスダウン実装方式により、半導体チップ４２の主面と配線基板４４の主面４４ａとを向かい合わせて実装し、かつ両者の間にＡｕ／Ｓｎバンプ４３を形成し、さらに半導体チップ４３の周縁部に、半導体チップ４２と配線基板４４との間を封止するシール４５を形成することにより、半導体チップ４２の主面を誘電率の低い空気層５２により覆っている。また、本実施の形態４による半導体装置５３では、フェイスダウン実装方式により、半導体チップ５４の主面と配線基板５６の主面５６ａとを向かい合わせて実装し、かつ両者の間の一部に異方性導電フィルム５５を挟むことにより、半導体チップ５４の主面を誘電率の低い空気層６４により覆っている。これにより、半導体チップ４２，５４の寄生容量を低減することができるので、半導体チップ４２，５４に形成された高周波向けの半導体素子、例えば高周波パワーＭＩＳトランジスタがノイズの影響を受け難くなり、半導体装置４１，５３の電気的特性が向上する。
【０１０１】
次に、本実施の形態４による半導体装置４１（第１例の半導体装置）の製造方法を図３３に示す全体工程の流れを説明する工程図を用いて説明する。
【０１０２】
まず、配線基板４４がマトリックス状に配列された基板を準備する。基板の長手方向を列とし、この列の方向と直交する方向を行とすると、単位フレームである配線基板４４が複数行複数列に配置された構成となっている。続いて、各々の配線基板４４の主面上の所定の位置に、Ａｕバンプ４３を介して半導体チップ４２をＡｕ／Ｓｎ共晶接合により固定する（図３３のダイボンディング工程Ｐ１）。ここでは、半導体チップ４２の主面が下方を向き、裏面が上方を向くように、半導体チップ４２は搭載されて、半導体チップ４２の主面に形成された第１、第２および第３パッド電極と、配線基板４４の主面に形成された表面電極４８とがそれぞれＡｕバンプ４３を介して電気的に接合される。
【０１０３】
次に、半導体チップ４２と配線基板４４との間の半導体チップ４２の周縁部にシール４５を形成する（図３３のシール工程Ｐ２）。シール４５は、例えば液状レジンを用いることができる。液状レジンは、例えばエポキシ樹脂またはシリコーン樹脂等であり、その室温での粘性は、例えば１００〜１５０Ｐａ・ｓ程度である。続いて、例えば１５０℃の熱処理を施すことにより、シール４５を固める（図３３のキュア工程Ｐ３）。
【０１０４】
次に、配線基板４４の裏面に露出する裏面電極４９に半田バンプ４６を接続した後、配線基板４４がマトリックス状に配列された基板から１個１個の半導体装置４１に切り分ける（図３３の個片切断工程Ｐ４）。続いて、外観検査において外観不良と判断された半導体装置４１を取り除いた後（図３３の選別工程Ｐ５）、キャリアテープに予め形成されている窪みに半導体装置４１を収納する（図３３のテーピング工程Ｐ６）。続いて、キャリアテープをリールに巻き取り、防湿された袋にリールを収納し（図３３の梱包工程Ｐ７）、この状態で出荷する。
【０１０５】
次に、本実施の形態４による半導体装置５３（第２例の半導体装置）の製造方法を図３４に示す全体工程の流れを説明する工程図を用いて説明する。
【０１０６】
まず、配線基板５６がマトリックス状に配列された基板を準備する。基板の長手方向を列とし、この列の方向と直交する方向を行とすると、単位フレームである配線基板５６が複数行複数列に配置された構成となっている。また、配線基板５６の主面に形成された表面電極の表面には所定の厚さのＡｕめっき層５９が形成され、配線基板５６の裏面に形成された裏面電極の表面には所定の厚さのＡｕめっき層６１が形成されている。続いて、各々の配線基板５６の主面上の所定の位置に異方性導電フィルム５５を配置し、この異方性導電フィルム５５を介して半導体チップ５４を接着する（図３４のダイボンディング工程＋シール工程Ｐ１）。接着温度は、例えば１８０℃であり、接着圧力は、例えば３ＭＰａである。ここでは、半導体チップ５４の主面が下方を向き、裏面が上方を向くように、半導体チップ５４は搭載されて、半導体チップ５４の主面に形成された第１、第２および第３パッド電極（実際には、第１、第２および第３パッド電極の表面に形成されたＡｕめっき層５８）と、配線基板５６の主面に形成された表面電極（実際には表面電極の表面に形成されたＡｕめっき層５９）とがそれぞれ異方性導電フィルム５５を介して電気的に接合される。
【０１０７】
次に、配線基板５６がマトリックス状に配列された基板から１個１個の半導体装置５３に切り分ける（図３４の個片切断工程Ｐ２）。続いて、外観検査において外観不良と判断された半導体装置５３を取り除いた後（図３４の選別工程Ｐ３）、キャリアテープに予め形成されている窪みに半導体装置５３を収納する（図３４のテーピング工程Ｐ４）。続いて、キャリアテープをリールに巻き取り、防湿された袋にリールを収納し（図３４の梱包工程Ｐ５）、この状態で出荷する。
【０１０８】
（実施の形態５）
本実施の形態５による半導体装置は、半導体チップの周囲に、半導体チップの主面および側面から所定の間隔を設けてキャップを設置し、半導体チップの主面および側面を上記キャップに囲まれた領域内の誘電率の低い空気層と接触させることで、半導体チップの寄生容量を低減するものである。
【０１０９】
本実施の形態５による高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置の第１例を図３５〜図３８を用いて説明する。第１例である半導体装置は、半導体チップの主面を配線基板と反対側に向けて、配線基板上に半導体チップが搭載されたフェイスアップ実装方式を採用している。図３５は半導体装置の要部平面図、図３６は半導体装置の斜視図、図３７は図３６のＪ−Ｊ′線における要部断面図、図３８は半導体装置に搭載される半導体チップの主面に形成されたパッド電極の配置例を示す要部平面図である。
【０１１０】
図３５〜図３７に示すように、半導体装置６５は、チップ搭載部６６と、外縁部に設けられた第１リード電極（ドレイン用リード）６７Ｄと、外縁部にチップ搭載部６６を挟んで第１リード電極６７Ｄと対向して設けられた第２リード電極（ゲート用リード）６７Ｇと、第１リード電極６７Ｄと第２リード電極６７Ｇとの間に配置され、チップ搭載部６６と一体に形成されて外縁部まで延びる第３リード電極（ソース用リード）６７Ｓと、チップ搭載部６６の中央位置にダイボンド材を介して接合された半導体チップ６８と、半導体チップ６８の主面に形成されたドレイン用の第１パッド電極６９Ｄと電気的に接続する第１電極７０Ｄと、半導体チップ６８の主面に形成されたゲート用の第２パッド電極６９Ｇと電気的に接続する第２電極７０Ｇと、半導体チップ６８の主面に形成されたソース用の第３パッド電極（図示は省略）と電気的に接続する第３電極７０Ｓと、第１電極７０Ｄと第１リード電極６７Ｄとを電気的に接続する第１ワイヤ７１Ｄと、第２電極７０Ｇと第２リード電極６７Ｇとを電気的に接続する第２ワイヤ７１Ｇと、第３電極７０Ｓと第３リード電極６７Ｓとを電気的に接続する第３ワイヤ７１Ｓと、半導体チップ６８の主面および側面から所定の間隔を設けて、半導体チップ６８の主面および側面を囲むように配置された絶縁体からなる凹形状を上下反転した形状のキャップ（カバーケース）７２と、キャップ７２をチップ搭載部６６に固定するシール（接合材）７３と、リード電極（第１リード電極６７Ｄ、第２リード電極６７Ｇおよび第３リード電極６７Ｓ）の一部、半導体チップ６８、ワイヤ（第１ワイヤ７１Ｄ、第２ワイヤ７１Ｇおよび第３ワイヤ７１Ｓ）およびキャップ７２等を封止する封止体７４により構成されている。
【０１１１】
半導体チップ６８は、その厚さ方向と交差する平面形状が、例えば四角形になっており、その一辺の寸法は、例えば０．３ｍｍ程度である。半導体チップ６８には、高周波パワーＭＩＳトランジスタが形成されており、図３８に示すように、半導体チップ６８の主面には、高周波パワーＭＩＳトランジスタのドレインと電気的に接続された第１パッド電極６９Ｄと、高周波パワーＭＩＳトランジスタのゲートと電気的に接続された第２パッド電極６９Ｇと、高周波パワーＭＩＳトランジスタのソースと電気的に接続された第３パッド電極６９Ｓとが、保護膜から露出して形成されている。ソース用パッドである第３パッド電極６９Ｓが半導体チップ６８の主面の中央部分を一方向に延びて形成されており、第３パッド電極６９Ｓの両脇に、ドレイン用パッドである第１パッド電極６９Ｄと、ゲート用パッドである第２パッド電極６９Ｇとが配置されている。
【０１１２】
半導体チップ６８の主面と反対側の裏面にチップ搭載部６６の表面を対向させて、チップ搭載部６６に半導体チップ６８が接合されている。半導体チップ６８の主面に形成された第１パッド電極６９Ｄに接続する第１電極７０Ｄの上部は、キャップ７２に開口した穴から外側へ突出し、その突出した第１電極７０Ｄの上部と、第１リード電極６７Ｄとが第１ワイヤ７１Ｄにより電気的に接続されている。同様に、第２パッド電極６９Ｇに接続する第２電極７０Ｇの上部は、キャップ７２に開口した穴から外側は突出し、その突出した第２電極７０Ｇの上部と、第２リード電極６７Ｇとが第２ワイヤ７１Ｇにより電気的に接続され、第３パッド電極６９Ｓに接続する第３電極７０Ｓの上部は、キャップ７２に開口した穴から外側へ突出し、その突出した第３電極７０Ｓの上部と、第３リード電極６７Ｓとが第３ワイヤ７１Ｓにより電気的に接続されている。
【０１１３】
半導体チップ６８の主面および側面は、所定の間隔を設けてキャップ７２により覆われており、半導体チップ６８とキャップ７２との間には空気層７５が封止されている。すなわち、半導体チップ６８の主面および側面は空気層７５に覆われており、キャップ７２とは接触していない。
【０１１４】
封止体７４の素材は樹脂、例えばエポキシ樹脂またはシリコーン樹脂等である。封止体７４の平面の外形は四角形であり、封止体７４の４側面の外縁部から第１の方向に１つの第１リード電極６７Ｄ、第１の方向と反対の方向に１つの第２リード電極６７Ｓ、第１の方向と直交する第２の方向に１つの第３リード電極６７Ｇ、第２の方向と反対の方向に１つの第３リード電極６７Ｓが突出している。
【０１１５】
本実施の形態５による高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置の第２例を図３９を用いて説明する。第２例である半導体装置は、半導体チップの主面を配線基板側に向けて、配線基板上に半導体チップが搭載されたフェイスダウン実装方式を採用している。図３９は半導体装置の要部断面図である。
【０１１６】
図３９に示すように、半導体装置７６は、半導体チップ７８と、半導体チップ７８の主面に形成されたドレイン用の第１パッド電極７９Ｄと電気的に接続する第１電極８０Ｄと、半導体チップ７８の主面に形成されたゲート用の第２パッド電極７９Ｇと電気的に接続する第２電極８０Ｇと、半導体チップ７８の主面に形成されたソース用の第３パッド電極（図示は省略）と電気的に接続する第３電極（図示は省略）と、電極（第１電極８０Ｄ、第２電極８０Ｇおよび第３電極）を介して半導体チップ７８が接続された配線基板７７と、半導体チップ７８の主面および側面から所定の間隔を設けて配置された絶縁体からなる第１キャップ８１ａと、半導体チップ７８の裏面から所定の間隔を設けて配置され、第１キャップ８１ａの内側を閉じる絶縁体からなる第２キャップ８１ｂと、配線基板７７を挟んで電極（第１電極８０Ｄ、第２電極８０Ｇおよび第３電極）と対向して設けられた半田バンプ８２と、第１キャップ８１ａおよび第２キャップ８１ｂ等の外側を封止する封止体８３により構成されている。
【０１１７】
半導体チップ７８は、その主面が配線基板７７へ向くように配置されている。半導体チップ７８の主面に形成された第１パッド電極７９Ｄに接続する第１電極８０Ｄは、第１キャップ８１ａに開口した穴から外側へ突出し、その突出した第１電極８０Ｄの上部と、配線基板７７の主面に形成された第１表面電極７７Ｄとが電気的に接続されている。同様に、第２パッド電極７９Ｇに接続する第２電極８０Ｇは、第１キャップ８１ａに開口した穴から外側へ突出し、その突出した第２電極８０Ｇの上部と、配線基板７７の主面に形成された第２表面電極７７Ｇとが電気的に接続され、第３パッド電極７９Ｓに接続する第３電極の上部は、第１キャップ８１ａに開口した穴から外側へ突出し、その突出した第３電極の上部と、配線基板７７の主面に形成された第３表面電極とが電気的に接続されている。
【０１１８】
半導体チップ７８は、前述した半導体チップ６８と同様であり、高周波パワーＭＩＳトランジスタが形成されている。半導体チップ７８の主面および側面は、所定の間隔を設けて第１キャップ８１ａにより囲まれ、半導体チップ７８の裏面は、所定の間隔を設けて第２キャップ８１ｂにより囲まれており、第１キャップ８１ａと第２キャップ８１ｂとが接着されることにより、半導体チップ７８の主面、裏面および側面が第１キャップ８１ａおよび第２キャップ８１ｂにより囲まれる。半導体チップ７８と第１キャップ８１ａまたは第２キャップ８１ｂとの隙間には空気層８４が封止されている。すなわち、半導体チップ７８は空気層８４に覆われており、第１キャップ８１ａおよび第２キャップ８１ｂとは接触していない。
【０１１９】
封止体８３の素材は樹脂、例えばエポキシ樹脂またはシリコーン樹脂等である。封止体８３の平面の外形は四角形であり、第１キャップ８１ａおよび第２キャップ８１ｂの外側を封止して、配線基板７７の表面上に形成されている。
【０１２０】
このように、本実施の形態５による半導体装置６５では、フェイスアップ実装方式により、半導体チップ６８をチップ搭載部６６に実装し、半導体チップ６８から所定の間隔を設けて半導体チップ６８の主面および側面をキャップ７２により囲むことにより、半導体チップ６８の主面を誘電率の低い空気層７５により覆っている。また、本実施の形態５による半導体装置７６では、フェイスダウン実装方式により、半導体チップ７８を実装しているが、半導体チップ７８から所定の間隔を設けて半導体チップ７８の周囲（主面、裏面および側面）を第１キャップ８１ａおよび第２キャップ８１ｂにより囲むことにより、半導体チップ７８の周囲を誘電率の低い空気層８４により覆っている。これにより、半導体チップ６８，７８の寄生容量を低減することができるので、半導体チップ６８，７８に形成された高周波向けの半導体素子、例えば高周波パワーＭＩＳトランジスタがノイズの影響を受け難くなり、半導体装置６５，７６の電気的特性が向上する。
【０１２１】
次に、本実施の形態５による半導体装置６５（第１例の半導体装置）の製造方法を図４０に示す全体工程の流れを説明する工程図を用いて説明する。
【０１２２】
まず、例えばＱＦＮ向けのマトリックス型の多数個取り基板を用意する。多数個取り基板の長手方向を列とし、この列の方向と直交する方向を行とすると、半導体装置１つ分に該当する単位フレームが複数行複数列に配置された構成となっている。各単位フレームの中央部分には平坦なチップ搭載部６６が設けられ、チップ搭載部６６と一体に形成された第３リード電極６７Ｓと、チップ搭載部６６を挟んで対向する位置に形成された第１リード電極６７Ｄおよび第２リード電極６７Ｇとが設けられている。
【０１２３】
次に、チップ搭載部６６上にダイボンド材を載せて、そのダイボンド材上に半導体チップ６８を軽く落ち着けた後、ダイボンディング材の硬化処理を行うことにより、半導体チップ６８とチップ搭載部６６とを機械的に固定する（図４０のダイボンディング工程Ｐ１）。
【０１２４】
次に、第１電極７０Ｄ、第２電極７０Ｇおよび第３電極７０Ｓが装着されたキャップ７２を準備する。続いて、半導体チップ６８の主面および側面を囲むように、キャップ７２を設置する。ここでは、まず、半導体チップ６８の主面に形成された第１パッド電極６９Ｄとキャップ７２に装着した第１電極７０Ｄ、第２パッド電極６９Ｇとキャップ７２に装着した第２電極７０Ｇ、第３パッド電極６９Ｓとキャップ７２に装着した第３電極７０Ｓとをそれぞれ接触させて位置合わせをした後、共晶接合によりそれぞれを接合する。その後、半導体チップ６８の周縁部にシール７３を形成して、キャップ７２を固定する（図４０のバンプ接合工程＋シール工程Ｐ２）。シール７３は、例えば液状レジンを用いることができる。液状レジンは、例えばエポキシ樹脂またはシリコーン樹脂等であり、その室温での粘性は、例えば１００〜１５０Ｐａ・ｓ程度である。続いて、例えば１５０℃の熱処理を施すことにより、シール７３を固める（図４０のキュア工程Ｐ３）。
【０１２５】
次に、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法により、半導体チップ６８の主面に形成された第１パッド電極６９Ｄと接続されている第１電極７０Ｄと、第１リード電極６７Ｄとを第１ワイヤ７１Ｄで電気的に接続し、半導体チップ６８の主面に形成された第２パッド電極６９Ｇと接続されている第２電極７０Ｇと、第２リード電極６７Ｇとを第２ワイヤ７１Ｇで電気的に接続し、半導体チップ６８の主面に形成された第３パッド電極６９Ｓと接続されている第３電極７０Ｓと、第３リード電極６７Ｓとを第３ワイヤ７１Ｓで電気的に接続する（図４０のワイヤボンディング工程Ｐ４）。ワイヤ（第１ワイヤ７１Ｄ、第２ワイヤ７１Ｇおよび第３ワイヤ７１Ｓ）には、例えば１５〜２０μｍφの金線を用いる。
【０１２６】
次に、チップ搭載部６６、リード電極（第１リード電極６７Ｄ、第２リード電極６７Ｇおよび第３リード電極６７Ｓ）の一部、半導体チップ６８、ワイヤ（第１ワイヤ７１Ｄ、第２ワイヤ７１Ｇおよび第３ワイヤ７１Ｓ）を上金型および下金型からなる成型金型にセットした後、溶融した樹脂を送圧して成型金型に流し込み、熱を加えて硬化させることで、封止体７４を形成する（図４０のモールド工程Ｐ５）。ここで、この封止体７４は、例えば前述した本実施の形態１において説明した成形金型１３を用いて、図７に示したモールド工程の流れを説明する工程図に従って形成することができる。封止体７４の素材である封止用樹脂は、例えば３０Ｐａ・ｓの最低溶融粘度を有しており、例えば１７０℃の熱処理により硬化させることができる。
【０１２７】
ところで、本実施の形態５のモールド工程における製造過程は、前述した実施の形態１と同様であることから、その説明を省略するが、既にキャップ７２及びシール７３により中空構造を形成しているので、前述した実施の形態１で示したモールド工程において空気層７を形成する必要がない。従って、本実施の形態５では、前述した実施の形態１で示したモールド工程のように、凹形状のチップ搭載部２を逆さまにした状態（チップ搭載部２における半導体チップ２の支持面を成形金型１３の下金型１４と対向する状態）で成形金型１３のキャビティ１４ｃの内部に配置させる必要はない。また、キャビティ１４ｃの内部に封止体６の素材である封止用樹脂を注入する際には、キャビティ１４ｃの内部から空気を排除することによって、封止体７４にボイドが形成されるのを防ぐことが望ましいので、下金型１４、または上金型１５にエアベントを有する構造の成形金型１３を使用することが望ましい。
【０１２８】
次に、余分な樹脂およびバリを取り除く（図４０のバリ取り工程Ｐ６）。この後、半導体装置６５のリード電極（第１リード電極６７Ｄ、第２リード電極６７Ｇおよび第３リード電極６７Ｓ）の表面（封止体７４から露出した表面）に外装メッキを行う必要がある。しかし、前述の実施の形態１で説明したように、半導体装置６５の信頼性を向上するためには、フレーム加工の段階でメッキ工程により外装メッキを施しておく、所謂、先付けメッキが望ましい。
【０１２９】
続いて、リード電極（第１リード電極６７Ｄ、第２リード電極６７Ｇおよび第３リード電極６７Ｓ）を切断することにより、ＱＦＮ構造の半導体装置６５が完成する（図４０のリードカット工程Ｐ７）。
【０１３０】
次に、外観検査において外観不良と判断された半導体装置６５を取り除いた後（図４０の選別工程Ｐ８）、キャリアテープに予め形成されている窪みに半導体装置６５を収納する（図４０のテーピング工程Ｐ９）。続いて、キャリアテープをリールに巻き取り、防湿された袋にリールを収納し（図４０の梱包工程Ｐ１０）、この状態で出荷する。
【０１３１】
（実施の形態６）
本実施の形態６による半導体装置は、チップ搭載部の周囲に、予め壁状のケースを形成し、チップ搭載部に半導体チップを接合した後に、上記ケースにキャップをはめることにより、半導体チップの主面を上記ケースおよび上記キャップに囲まれた誘電率の低い空気層と接触させることで、半導体チップの寄生容量を低減するものである。
【０１３２】
本実施の形態６による高周波向けの半導体素子が形成された半導体チップを搭載する半導体装置の一例を図４１を用いて説明する。図４１は半導体装置の要部断面図である。
【０１３３】
図４１に示すように、半導体装置８５は、チップ搭載部８６と、外縁部に設けられた第１リード電極（ドレイン用リード）と、外縁部にチップ搭載部８６を挟んで第１リード電極と対向して設けられた第２リード電極（ゲート用リード）と、第１リード電極と第２リード電極との間に配置され、チップ搭載部８６と一体に形成されて外縁部まで延びる第３リード電極（ソース用リード）８７Ｓと、チップ搭載部８６の中央位置にダイボンド材を介して接合された半導体チップ８８と、半導体チップ８８の主面に形成された第１パッド電極と第１リード電極とを電気的に接続する第１ワイヤと、半導体チップ８８の主面に形成された第２パッド電極と第２リード電極とを電気的に接続する第２ワイヤと、半導体チップ８８の主面に形成された第３パッド電極８９Ｓと第３リード電極８７Ｓとを電気的に接続する第３ワイヤ９０Ｓと、チップ搭載部８６の周りを囲む壁状のケース（ダム部）９１と、ケース９１の外側（上方）から装着して、ケース９１にかしめるキャップ（カバーケース）９２と、半導体チップ８８およびワイヤ（第１ワイヤ、第２ワイヤおよび第３ワイヤ９０Ｓ）を閉じこめるケース９１およびキャップ９２を封止する封止体９３により構成されている。
【０１３４】
ケース９１およびキャップ９２のそれぞれの素材は樹脂、例えばエポキシ樹脂またはシリコーン樹脂等である。キャップ９２を金属により形成することも可能ではあるが、金属キャップ起因によるノイズや、ケース９１または封止体９３との接触不良が発生することが考えられるため、キャップ９２には絶縁性の樹脂を用いることが望ましい。ケース９１とキャップ９２との間に接触不良による隙間が形成されると、この隙間から封止体９３の素材である樹脂が、ケース９１およびキャップ９２により閉じこめられた領域に注入されて、半導体チップ８８の主面を樹脂が覆うことが懸念される。このため、ケース９１とキャップ９２とは隙間無く締め付けて固定する必要がある。
【０１３５】
このように、本実施の形態６による半導体装置８５では、半導体チップ８６およびワイヤ（第１ワイヤ、第２ワイヤおよび第３ワイヤ９０Ｓ）をケース９１およびキャップ９２で囲むことにより、同時に空気層９４を閉じこめることができるので、半導体チップ８６の主面および側面は、誘電率の低い空気層９４により覆われる。これにより、半導体チップ８８の寄生容量を低減することができるので、半導体チップ８８に形成された高周波向けの半導体素子、例えば高周波パワーＭＩＳトランジスタがノイズの影響を受け難くなり、半導体装置８５の電気的特性が向上する。
【０１３６】
次に、本実施の形態６による半導体装置８５の製造方法を図４２〜図４６を用いて説明する。図４２は半導体装置の製造方法の全体工程の流れを説明する工程図、図４３〜図４６は半導体装置の要部断面図である。
【０１３７】
まず、例えばＱＦＮ向けのマトリックス型の多数個取り基板を用意する。多数個取り基板は、例えば前述した実施の形態１のマトリックス型の多数個取り基板８，９と同様なものであって、平坦に加工されたチップ搭載部８６を有している。すなわち、長手方向を列とし、この列の方向と直交する方向を行とすると、半導体装置１つ分に該当する単位フレームが複数行複数列に配置された構成となっている。各単位フレームの中央部分には平坦なチップ搭載部８６が設けられ、チップ搭載部８６と一体に形成された第３リード電極８７Ｓと、チップ搭載部８６を挟んで対向する位置に形成された第１リード電極および第２リード電極とが設けられている。
【０１３８】
次に、図４３に示すように、多数個取り基板８、９を、図示しないが、上金型および下金型からなる成形金型にセットした後、半導体チップ８８が搭載される領域を囲むように、リング状（中央部がくり抜かれた円柱形状）のケース９１を形成する。このケース９１の製造過程は前述の実施の形態５と同様であることからその説明を省略するが、前述の封止体７４を形成する方法と同一の方法により形成する。さらに、余分な樹脂およびバリを取り除く（図４０のバリ取り工程Ｐ２）。
【０１３９】
次に、図４４に示すように、チップ搭載部８６上にダイボンド材を載せて、そのダイボンド材上に半導体チップ８８を軽く落ち着けた後、ダイボンディング材の硬化処理を行うことにより、半導体チップ８８とチップ搭載部８６とを機械的に固定する（図４０のダイボンディング工程Ｐ３）。
【０１４０】
次に、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法により、半導体チップ８８の主面に形成された第１パッド電極と第１リード電極とを第１ワイヤで電気的に接続し、半導体チップ８８の主面に形成された第２パッド電極と第２リード電極とを第２ワイヤで電気的に接続し、半導体チップ８８の主面に形成された第３パッド電極８９Ｓと第３リード電極８７Ｓとを第３ワイヤ９０Ｓで電気的に接続する（図４０のワイヤボンディング工程Ｐ４）。ワイヤ（第１ワイヤ、第２ワイヤおよび第３ワイヤ９０Ｓ）には、例えば１５〜２０μｍφの金線を用いる。
【０１４１】
次に、図４５に示すように、絶縁性の樹脂を素材とするキャップ９２をケース９１の外側から被せて、ケース９１を締め付けるように機械的に固定する。（図４０のキャップ付け工程Ｐ５）。
【０１４２】
次に、チップ搭載部８６、リード電極（第１リード電極、第２リード電極および第３リード電極８７Ｓ）の一部、半導体チップ８８、ワイヤ（第１ワイヤ、第２ワイヤおよび第３ワイヤ９０Ｓ）を上金型および下金型からなる成型金型にセットした後、封止体９３を形成する。この封止体９３の製造過程は、前述の実施の形態５と同様であることからその説明を省略するが、前述の封止体７４を形成する方法と同一の方法により形成する（図４０のモールド工程Ｐ６）。
【０１４３】
次に、余分な樹脂およびバリを取り除く（図４０のバリ取り工程Ｐ７）。この後、半導体装置８５のリード電極（第１リード電極、第２リード電極および第３リード電極８７Ｓ）の表面（封止体７４から露出した表面）に外装メッキを行う必要がある。しかし、前述の実施の形態１で説明したように、半導体装置８５の信頼性を向上するためには、フレーム加工の段階でメッキ工程により外装メッキを施しておく、所謂、先付けメッキが望ましい。
【０１４４】
続いて、リード電極（第１リード電極、第２リード電極および第３リード電極８７Ｓ）を切断することにより、ＱＦＮ構造の半導体装置８５が完成する（図４０のリードカット工程Ｐ８）。
【０１４５】
次に、外観検査において外観不良と判断された半導体装置８５を取り除いた後（図４０の選別工程Ｐ９）、キャリアテープに予め形成されている窪みに半導体装置８５を収納する（図４０のテーピング工程Ｐ１０）。続いて、キャリアテープをリールに巻き取り、防湿された袋にリールを収納し（図４０の梱包工程Ｐ１１）、この状態で出荷する。
【０１４６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４７】
例えば、前記実施の形態では、本発明者らによってなされた発明をその背景となった利用分野である高周波向けの半導体素子である高周波パワーＭＩＳトランジスタを搭載する半導体装置に適用した場合について説明したが、これに限定されるものではなく、寄生容量の低減が必要とされる半導体素子を搭載する半導体装置に適用できる。
【産業上の利用可能性】
【０１４８】
本発明は、高周波パワーＭＩＳトランジスタ等のような高周波向けの半導体素子を搭載する半導体装置に適用できる。
【図面の簡単な説明】
【０１４９】
【図１】（ａ）、（ｂ）および（ｃ）はそれぞれ本実施の形態１による半導体装置の要部平面図、同図（ａ）のＡ−Ａ′線における要部断面図および同図（ａ）のＢ−Ｂ′線における要部断面図である。
【図２】（ａ）、（ｂ）および（ｃ）はそれぞれ本実施の形態１による半導体装置の上面図、側面図および底面図である。
【図３】本実施の形態１による半導体装置の製造方法の一例を説明する工程図である。
【図４】本実施の形態１による多数個取り基板の一例を示す外形平面図である。
【図５】本実施の形態１による多数個取り基板の他の一例を示す外形平面図である。
【図６】（ａ）、（ｂ）および（ｃ）はそれぞれ本実施の形態１による多数個取り基板を構成する単位基板の要部平面図、同図（ａ）のＣ−Ｃ′線における要部断面図および同図（ａ）のＤ−Ｄ′線における要部断面図である。
【図７】本実施の形態１による半導体装置の製造方法のモールド工程の流れを説明する工程図である。
【図８】本実施の形態１による半導体装置の製造方法のモールド工程における樹脂成形金型の構成の一例を示す部分断面図である。
【図９】本実施の形態１による半導体装置の製造方法のモールド工程における基板セット状態の一例を示す部分断面図である。
【図１０】本実施の形態１による樹脂成形金型のエアベントレス構造の下金型の一例を示す斜視図である。
【図１１】本実施の形態１による樹脂成形金型のエアベント構造の下金型の一例を示す斜視図である。
【図１２】本実施の形態１による半導体装置の製造方法のモールド工程における中間型セット状態の一例を示す部分断面図である。
【図１３】本実施の形態１による半導体装置の製造方法のモールド工程におけるタブレットセット状態の一例を示す部分断面図である。
【図１４】本実施の形態１による半導体製造方法のモールド工程における基板セット状態を示す断面図であり、（ａ）および（ｂ）はそれぞれ図１０のＥ−Ｅ′線に沿って切断した構造の一例を示す要部断面図および図１０のＦ−Ｆ′線に沿って切断した構造の一例を示す要部断面図である。
【図１５】本実施の形態１による半導体装置の製造方法のモールド工程におけるレジン注入状態の一例を示す部分断面図である。
【図１６】図１５のＧ領域を拡大して示す要部断面図である。
【図１７】本実施の形態１による半導体装置の製造方法のモールド工程におけるレジンキュア状態の一例を示す部分断面図である。
【図１８】本実施の形態１による半導体装置の製造方法のモールド工程におけるクランプ開状態の一例を示す部分断面図である。
【図１９】本実施の形態１による半導体装置の製造方法のモールド工程における中間型および基板取り出し状態の一例を示す部分断面図である。
【図２０】本実施の形態１による半導体装置の製造方法のモールド工程における中間型離型状態の一例を示す部分断面図である。
【図２１】本実施の形態２による半導体装置の製造方法の一例を説明する工程図である。
【図２２】本実施の形態２による半導体装置の製造方法の一例を示す要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】本実施の形態２による半導体装置の他の例を示す要部断面図である。
【図２６】本実施の形態３による半導体装置の製造方法の一例を説明する工程図である。
【図２７】本実施の形態３による半導体装置の製造方法の一例を示す要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】（ａ）、（ｂ）および（ｃ）はそれぞれ本実施の形態４による第１例の半導体装置を示す上面図、側面図および底面図である。
【図３０】図２９（ａ）のＨ−Ｈ′線における要部断面図である。
【図３１】（ａ）、（ｂ）および（ｃ）はそれぞれ本実施の形態４による第２例の半導体装置を示す上面図、側面図および底面図である。
【図３２】図３１（ａ）のＩ−Ｉ′線における要部断面図である。
【図３３】本実施の形態４による第１例の半導体装置の製造方法を説明する工程図である。
【図３４】本実施の形態４による第２例の半導体装置の製造方法を説明する工程図である。
【図３５】本実施の形態５による第１例の半導体装置を示す要部平面図である。
【図３６】本実施の形態５による第１例の半導体装置を示す透過斜視図である。
【図３７】本実施の形態５による第１例の半導体装置を示す要部断面図である。
【図３８】本実施の形態５による第１例の半導体装置に搭載される半導体チップの主面に形成されたパッド電極の配置例を示す要部平面図である。
【図３９】本実施の形態５による第２例の半導体装置を示す要部断面図である。
【図４０】本実施の形態５による第１例の半導体装置の製造方法の一例を説明する工程図である。
【図４１】本実施の形態６による半導体装置を示す断面図である。
【図４２】本実施の形態６による半導体装置の製造方法の一例を説明する工程図である。
【図４３】本実施の形態６による半導体装置の製造方法の一例を示す要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
【０１５０】
１，１Ａ，１Ｂ，１Ｃ 半導体装置
２ チップ搭載部
２Ｄ 第１リード電極（ドレイン用リード）
２Ｇ 第２リード電極（ゲート用リード）
２Ｓ 第３リード電極（ソース用リード）
３ 半導体チップ
４Ｄ 第１パッド電極（ドレイン用電極）
４Ｇ 第２パッド電極（ゲート用電極）
４Ｓ 第３パッド電極（ソース用電極）
５Ｄ 第１ワイヤ（ドレイン用ワイヤ）
５Ｇ 第２ワイヤ（ゲート用ワイヤ）
５Ｓ 第３ワイヤ（ソース用ワイヤ）
６ 封止体
７ 空気層
８，９ 多数個取り基板
１０ 貫通孔
１１ 単位基板
１２ スリット
１３ 成形金型
１４，１４Ａ，１４Ｂ 下金型
１４ａ プランジャ
１４ｂ ポット
１４ｃ キャビティ部
１４ｄ 押圧面
１４ｅ 位置決めピン
１４ｆ 底面
１４ｇ 側面
１４ｈ 溝部
１４ｉ エアベント
１５ 上金型
１５Ｍ 中間型
１５Ｕ 上型
１５ａ ゲート部
１５ｂ 樹脂流路
１５ｃ 注入口
１５ｄ イジェクタピン
１５ｅ 押圧面
１５ｆ カル部
１５ｇ ランナ部
１６ 搬送ブロック
１６ａ 支持部
１７ タブレット搬送部
１８ タブレット
１９ 封止用樹脂
２０ カルレジン
２１ ランナレジン
２２ ゲートレジン
２３ 離型ピン
２４ ブレイク用ステージ
２４ａ 位置決めピン
２５ 液状レジン
２５ａ キャップ
２６ 空気層
２７ 封止体
２８ 金型
２９ 液状レジン
３０ 空気層
３１ 封止体
３１ａ 実装面（裏面）
４１ 半導体装置
４２ 半導体チップ
４３ Ａｕ／Ｓｎバンプ
４４ 配線基板
４４ａ 主面
４４ｂ 裏面
４５ シール
４６ 半田バンプ
４８Ｄ，４８Ｇ，４８Ｓ 表面電極
４９ 裏面電極
５０ 貫通孔
５１ Ａｕめっき膜
５２ 空気層
５３ 半導体装置
５４ 半導体チップ
５５ 異方性導電フィルム
５６ 配線基板
５６ａ 主面
５６ｂ 裏面
５８，５９ Ａｕめっき層
６１ Ａｕめっき層
６４ 空気層
６５ 半導体装置
６６ チップ搭載部
６７Ｄ 第１リード電極
６７Ｇ 第２リード電極
６７Ｓ 第３リード電極
６８ 半導体チップ
６９Ｄ 第１パッド電極
６９Ｇ 第２パッド電極
６９Ｓ 第３パッド電極
７０Ｄ 第１電極
７０Ｇ 第２電極
７０Ｓ 第３電極
７１Ｄ 第１ワイヤ
７１Ｇ 第２ワイヤ
７１Ｓ 第３ワイヤ
７２ キャップ（カバーケース）
７３ シール（接合材）
７４ 封止体
７５ 空気層
７６ 半導体装置
７７ 配線基板
７７Ｄ 第１表面電極
７７Ｇ 第２表面電極
７８ 半導体チップ
７９Ｄ 第１パッド電極
７９Ｇ 第２パッド電極
８０Ｄ 第１バンプ電極
８０Ｇ 第２バンプ電極
８１ａ 第１キャップ
８１ｂ 第２キャップ
８２ 半田バンプ
８３ 封止体
８４ 空気層
８５ 半導体装置
８６ チップ搭載部
８７Ｓ 第３リード電極
８８ 半導体チップ
８９Ｓ 第３パッド電極
９０Ｓ 第３ワイヤ
９１ ケース（ダム部）
９２ キャップ（カバーケース）
９３ 封止体
９４ 空気層
【特許請求の範囲】
【請求項１】
表面および前記表面と反対側の裏面を有するチップ搭載部と、
前記チップ搭載部の周囲に配置された第１リード電極と、
前記チップ搭載部の周囲に配置され、前記チップ搭載部を介して前記第１リード電極と対向する第２リード電極と、
前記チップ搭載部と一体に形成され、前記第１リード電極と前記第２リード電極との間に配置された第３リード電極と、
半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有し、前記裏面が前記チップ搭載部の前記表面と対向するように、前記チップ搭載部上に配置された半導体チップと、
前記第１リード電極と前記半導体チップの前記第１パッド電極とを電気的に接続する第１導電性部材と、
前記第２リード電極と前記半導体チップの前記第２パッド電極とを電気的に接続する第２導電性部材と、
前記第３リード電極と前記半導体チップの前記第３パッド電極とを電気的に接続する第３導電性部材と、
前記半導体チップの前記主面側に位置する上面、前記上面と反対側の下面、および前記上面と前記下面との間に位置する側面を有し、前記半導体チップの前記主面上に空気層が形成されるように、前記半導体チップ、前記第１導電性部材、前記第２導電性部材および前記第３導電性部材を封止する封止体と、
を含み、
前記封止体は、前記半導体チップの前記主面とは接触していないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記チップ搭載部は、底部、および前記底部を囲むように形成された側壁部を有する凹形状部を備えており、
前記半導体チップは、前記チップ搭載部の前記凹形状部の前記底部上に搭載されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記半導体チップの前記主面と前記封止体との間には、前記封止体に接してキャップが形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、前記キャップは、室温での粘度が１０Ｐａ・ｓ以下の樹脂により形成されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記半導体チップの前記主面から所定の間隔を設けて形成された上部と、前記半導体チップの側面から所定の間隔を設けて形成された側壁部とを有する凹形状を上下反転した形状のキャップと、
をさらに含み、
前記半導体チップと前記キャップとの間に空気層が形成されており、前記キャップの外側に前記封止体が形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、前記キャップの前記上部に複数の貫通孔が形成され、さらに各々の前記貫通孔には、前記貫通孔を通じて前記キャップの外側と前記キャップの内側とに突出する第１電極、第２電極および第３電極が形成されており、
前記第１リード電極と前記キャップの外側に突出した前記第１電極とが前記第１導電性部材を介して電気的に接続し、前記キャップの内側に突出した前記第１電極と前記半導体チップの前記第１パッド電極とが電気的に接続し、
前記第２リード電極と前記キャップの外側に突出した前記第２電極とが前記第２導電性部材を介して電気的に接続し、前記キャップの内側に突出した前記第２電極と前記半導体チップの前記第２パッド電極とが電気的に接続し、
前記第３リード電極と前記キャップの外側に突出した前記第３電極とが前記第３導電性部材を介して電気的に接続し、前記キャップの内側に突出した前記第３電極と前記半導体チップの前記第３パッド電極とが電気的に接続していることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、前記キャップの側壁部の一部が、前記半導体チップの周縁部に形成されたシールにより、前記チップ搭載部の前記表面に固定されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記チップ搭載部の前記表面の周りを囲む壁状のケースと、
前記ケースの外側から装着して、前記ケースを締めて固定するキャップと、
をさらに含み、
前記ケースおよび前記キャップの内側に空気層が形成されており、前記ケースおよび前記キャップの外側に前記封止体が形成されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、前記ケースはエポキシ樹脂またはシリコーン樹脂であり、前記キャップはプラスチップであることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、前記第１リード電極、前記第２リード電極、前記第３リード電極、前記半導体チップ、前記第１導電性部材、前記第２導電性部材および前記第３導電性部材は、前記封止体で封止され、
前記第１、第２および第３リード電極のそれぞれの一部は、前記封止体の下面から露出していることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、前記第１リード電極、前記第２リード電極、前記第３リード電極、前記半導体チップ、前記第１導電性部材、前記第２導電性部材および前記第３導電性部材は、前記封止体で封止され、
前記第１、第２および第３リード電極のそれぞれの一部は、前記封止体の側面から突出し、前記封止体の外側において屈曲していることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、前記第３リード電極と前記半導体チップの前記第３パッド電極とは、複数の前記第３導電性部材を介して電気的に接続されていることを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置において、前記第１、第２および第３導電性部材は、ボンディングワイヤであることを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置において、前記半導体チップの前記裏面と前記チップ搭載部の前記表面とは、Ａｕ／Ｓｎ共晶、ペースト状の接着材またはフィルム状の接着材により接合されていることを特徴とする半導体装置。
【請求項１５】
表面および前記表面と反対側の裏面を有するチップ搭載部を備える基板と、
前記チップ搭載部の前記表面に露出して、互いに異なる領域に配置された第１表面電極、第２表面電極および第３表面電極と、
半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有し、前記主面が前記チップ搭載部の前記表面と対向するように、前記チップ搭載部上に配置された半導体チップと、
前記第１表面電極と前記半導体チップの前記第１パッド電極とを電気的に接続する第１導電性部材と、
前記第２表面電極と前記半導体チップの前記第２パッド電極とを電気的に接続する第２導電性部材と、
前記第３表面電極と前記半導体チップの前記第３パッド電極とを電気的に接続する第３導電性部材と、
を含み、
前記半導体チップの前記主面は、前記チップ搭載部の前記表面とは接触していないことを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、前記半導体チップの周縁部に、前記半導体チップと前記チップ搭載部との間を封止するようにシールが設けられていることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、前記シールは、エポキシ樹脂またはシリコーン樹脂であることを特徴とする半導体装置。
【請求項１８】
請求項１６記載の半導体装置において、前記第１、第２および第３導電性部材は、Ａｕ／Ｓｎバンプ電極であることを特徴とする半導体装置。
【請求項１９】
請求項１５記載の半導体装置において、前記第１、第２および第３導電性部材は、前記チップ搭載部の周辺に一体形成された異方性導電フィルムの一部からなることを特徴とする半導体装置。
【請求項２０】
表面および前記表面と反対側の裏面を有するチップ搭載部を備える基板と、
前記チップ搭載部の前記表面に露出して、互いに異なる領域に配置された第１表面電極、第２表面電極および第３表面電極と、
半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有し、前記主面が前記チップ搭載部の前記表面と対向するように、前記チップ搭載部上に配置された半導体チップと、
前記半導体チップの前記主面から所定の間隔を設けて形成された下部、および前記下部を囲み、前記半導体チップの側面から所定の間隔を設けて形成された側壁部を有する凹形状の第１キャップと、
前記第１キャップ上に置かれて前記第１キャップの内側を閉じる第２キャップと、
前記第１キャップの前記下部に複数の貫通孔が形成され、さらに各々の前記貫通孔には、前記貫通孔を通じて前記第１キャップの外側と前記第１キャップの内側とに突出する第１電極、第２電極および第３電極と、
を含み、
前記半導体チップの前記第１パッド電極と前記チップ搭載部の前記第１表面電極とが前記第１電極を介して電気的に接続し、
前記半導体チップの前記第２パッド電極と前記チップ搭載部の前記第２表面電極とが前記第２電極を介して電気的に接続し、
前記半導体チップの前記第３パッド電極と前記チップ搭載部の前記第３表面電極とが前記第３電極を介して電気的に接続し、
前記半導体チップは、前記第１キャップとは接触しておらず、前記第１キャップおよび前記第２キャップの外側に封止体が形成されていることを特徴とする半導体装置。
【請求項２１】
請求項２０記載の半導体装置において、前記第１、第２および第３電極は、Ａｕ／Ｓｎバンプ電極であることを特徴とする半導体装置。
【請求項２２】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）表面および前記表面と反対側の裏面を有するチップ搭載部と、前記チップ搭載部の周囲に配置された第１リード電極と、前記チップ搭載部の周囲に配置され、前記チップ搭載部を介して前記第１リード電極と対向する第２リード電極と、前記チップ搭載部と一体に形成され、前記第１リード電極と前記第２リード電極との間に配置された第３リード電極と、前記第１、第２および第３リード電極のそれぞれと一体に形成された枠部とを有する基板を準備する工程；
（ｂ）半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有する半導体チップを、前記半導体チップの裏面が前記チップ搭載部の前記表面と対向するように、前記チップ搭載部上に接合する工程；
（ｃ）前記第１リード電極と前記半導体チップの前記第１パッド電極とを第１導電性部材を介して電気的に接続し、前記第２リード電極と前記半導体チップの前記第２パッド電極とを第２導電性部材を介して電気的に接続し、前記第３リード電極と前記半導体チップの前記第３パッド電極とを第３導電性部材を介して電気的に接続する工程；
（ｄ）前記半導体チップの前記主面上に空気層が形成されるように、前記半導体チップ、前記第１導電性部材、前記第２導電性部材および前記第３導電性部材を樹脂で封止し、前記半導体チップの前記主面側に位置する上面、前記上面と反対側の下面、および前記上面と前記下面との間に位置する側面を有する封止体を形成する工程、
ここで、前記封止体は、以下の工程により形成される；
（ｄ１）キャビティ面、および前記キャビティ面を囲むように形成された側面からなる凹形状のキャビティ部を備えた下金型、および前記下金型の前記キャビティ部の前記キャビティ面の中央部に対向する位置に形成されたゲート部を備える上金型を有する成型金型を準備する工程；
（ｄ２）前記（ｂ）工程から前記（ｃ）工程まで行った前記基板を準備し、前記チップ搭載部の前記裏面が前記上金型の前記ゲート部と対向するように、前記基板を前記上金型と前記下金型との間に配置する工程；
（ｄ３）前記基板の前記枠部を前記上金型および前記下金型によりクランプする工程；
（ｄ４）前記上金型の前記ゲート部を介して前記キャビティ部の内部に樹脂を注入する工程。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、前記チップ搭載部は、底部、および前記底部を囲むように形成された側壁部を有する凹形状部を備えており、
前記半導体チップは、前記チップ搭載部の前記凹形状部の前記底部上に搭載されており、
前記空気層は、前記半導体チップの前記主面上で、かつ前記チップ搭載部の前記凹形状部の内側に形成されることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２２記載の半導体装置の製造方法において、前記（ｄ３）工程により、前記上金型と前記下金型との間は密閉されることを特徴とする半導体装置の製造方法。
【請求項２５】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）表面および前記表面と反対側の裏面を有する底部、および前記底部を囲むように形成された側壁部を有する凹形状部を備えるチップ搭載部と、前記チップ搭載部の周囲に配置された第１リード電極と、前記チップ搭載部の周囲に配置され、前記チップ搭載部を介して前記第１リード電極と対向する第２リード電極と、前記チップ搭載部と一体に形成され、前記第１リード電極と前記第２リード電極との間に配置された第３リード電極と、前記第１、第２および第３リード電極のそれぞれと一体に形成された枠部とを有する基板を準備する工程；
（ｂ）半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有する半導体チップを、前記半導体チップの裏面が前記チップ搭載部の前記底部の前記表面と対向するように、前記チップ搭載部上に接合する工程；
（ｃ）前記第１リード電極と前記半導体チップの前記第１パッド電極とを第１導電性部材を介して電気的に接続し、前記第２リード電極と前記半導体チップの前記第２パッド電極とを第２導電性部材を介して電気的に接続し、前記第３リード電極と前記半導体チップの前記第３パッド電極とを第３導電性部材を介して電気的に接続する工程；
（ｄ）前記（ｂ）工程から前記（ｃ）工程まで行った前記基板を準備する工程；
（ｅ）液状レジンを準備する工程；
（ｆ）前記半導体チップの前記主面を前記液状レジンと対向させて、前記チップ搭載部上に接合されている前記半導体チップは浸さず、かつ前記チップ搭載部の前記側壁部の上部が浸るように、前記基板を前記液状レジンに浸す工程；
（ｇ）前記基板を前記液状レジンから取り出して硬化させ、前記チップ搭載部の内側を閉じるキャップを形成する工程。
【請求項２６】
請求項２５記載の半導体装置の製造方法において、前記（ｇ）工程の後に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
（ｈ）前記半導体チップの前記主面側に位置する上面、前記上面と反対側の下面および前記上面と前記下面との間に位置する側面を有する封止体を形成する工程。
【請求項２７】
請求項２５記載の半導体装置の製造方法において、前記液状レジンの室温での粘性が、１０Ｐａ・ｓ以下であることを特徴とする半導体装置の製造方法。
【請求項２８】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）表面および前記表面と反対側の裏面を有する底部、および前記底部を囲むように形成された側壁部を有する凹形状部を備えるチップ搭載部と、前記チップ搭載部の周囲に配置された第１リード電極と、前記チップ搭載部の周囲に配置され、前記チップ搭載部を介して前記第１リード電極と対向する第２リード電極と、前記チップ搭載部と一体に形成され、前記第１リード電極と前記第２リード電極との間に配置された第３リード電極と、前記第１、第２および第３リード電極のそれぞれと一体に形成された枠部とを有する基板を準備する工程；
（ｂ）半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有する半導体チップを、前記半導体チップの裏面が前記チップ搭載部の前記底部の前記表面と対向するように、前記チップ搭載部上に接合する工程；
（ｃ）前記第１リード電極と前記半導体チップの前記第１パッド電極とを第１導電性部材を介して電気的に接続し、前記第２リード電極と前記半導体チップの前記第２パッド電極とを第２導電性部材を介して電気的に接続し、前記第３リード電極と前記半導体チップの前記第３パッド電極とを第３導電性部材を介して電気的に接続する工程；
（ｄ）前記（ｂ）工程から前記（ｃ）工程まで行った前記基板を準備する工程；
（ｅ）キャビティ面、および前記キャビティ面を囲むように形成された側面からなる凹形状のキャビティ部を備え、前記キャビティ部の内部に液状レジンが供給された金型を準備する工程；
（ｆ）前記半導体チップの前記主面が前記金型と対向するように、前記基板を前記金型の前記キャビティ部の内部の前記液状レジンへ浸す工程；
（ｇ）前記液状レジンを熱硬化させて、前記半導体チップの前記主面側に位置する上面、前記上面と反対側の下面および前記上面と前記下面との間に位置する側面を有する封止体を形成する工程。
【請求項２９】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）表面および前記表面と反対側の裏面を有するチップ搭載部と、前記チップ搭載部の前記表面に露出して、互いに異なる領域に配置された第１表面電極、第２表面電極および第３表面電極とを有する基板を準備する工程；
（ｂ）半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有する半導体チップを準備する工程；
（ｃ）前記主面が前記チップ搭載部の前記表面と対向するように、前記チップ搭載部上に前記半導体チップを搭載する工程；
（ｄ）前記半導体チップの前記主面と前記チップ搭載部の前記表面との間に空気層を有する空間を形成して、前記第１表面電極と前記半導体チップの前記第１パッド電極とを第１導電性部材を介して電気的に接続し、前記第２表面電極と前記半導体チップの前記第２パッド電極とを第２導電性部材を介して電気的に接続し、前記第３表面電極と前記半導体チップの前記第３パッド電極とを第３導電性部材を介して電気的に接続する工程；
（ｅ）前記半導体チップの周縁部に、前記半導体チップと前記チップ搭載部との間を封止するようにシールを形成する工程。
【請求項３０】
請求項２９記載の半導体装置の製造方法において、前記半導体チップの前記主面、前記チップ搭載部の前記表面および前記シールにより、前記空気層を有する前記空間が形成されることを特徴とする半導体装置の製造方法。
【請求項３１】
請求項２９記載の半導体装置の製造方法において、前記シールは、前記半導体チップの前記主面とは接触していないことを特徴とする半導体装置の製造方法。
【請求項３２】
請求項２９記載の半導体装置の製造方法において、前記シールは、エポキシ樹脂またはシリコーン樹脂であることを特徴とする半導体装置の製造方法。
【請求項３３】
請求項２９記載の半導体装置の製造方法において、前記第１、第２および第３導電性部材は、Ａｕ／Ｓｎバンプ電極であることを特徴とする半導体装置の製造方法。
【請求項３４】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）表面および前記表面と反対側の裏面を有するチップ搭載部と、前記チップ搭載部の前記表面に露出して、互いに異なる領域に配置された第１表面電極、第２表面電極および第３表面電極とを有し、前記第１表面電極、前記第２表面電極および前記第３表面電極の表面にそれぞれ所定の厚さを有する第１めっき層が形成された基板を準備する工程；
（ｂ）半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有し、前記第１パッド電極、前記第２パッド電極および前記第３パッド電極の表面にそれぞれ所定の厚さを有する第２めっき層が形成された半導体チップを準備する工程；
（ｃ）前記主面が前記チップ搭載部の前記表面と対向するように、前記チップ搭載部上に前記半導体チップを搭載する工程；
（ｄ）前記半導体チップの前記主面と前記チップ搭載部の前記表面との間に空気層を有する空間を形成して、前記第１表面電極の表面に形成された前記第１めっき層と前記半導体チップの前記第１パッド電極の表面に形成された前記第２めっき層とを第１導電性部材を介して電気的に接続し、前記第２表面電極の表面に形成された前記第１めっき層と前記半導体チップの前記第２パッド電極の表面に形成された前記第２めっき層とを第２導電性部材を介して電気的に接続し、前記第３表面電極の表面に形成された前記第１めっき層と前記半導体チップの前記第３パッド電極の表面に形成された前記第２めっき層とを第３導電性部材を介して電気的に接続する工程、
ここで、前記第１、第２および第３導電性部材は、前記チップ搭載部の周辺に一体形成された異方性導電フィルムの一部からなることを特徴とする半導体装置の製造方法。
【請求項３５】
請求項３４記載の半導体装置の製造方法において、前記半導体チップの前記主面、前記チップ搭載部の前記表面および前記異方性導電フィルムにより、前記空気層を有する前記空間が形成されることを特徴とする半導体装置の製造方法。
【請求項３６】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）表面および前記表面と反対側の裏面を有するチップ搭載部と、前記チップ搭載部の周囲に配置された第１リード電極と、前記チップ搭載部の周囲に配置され、前記チップ搭載部を介して前記第１リード電極と対向する第２リード電極と、前記チップ搭載部と一体に形成され、前記第１リード電極と前記第２リード電極との間に配置された第３リード電極と、前記第１、第２および第３リード電極のそれぞれと一体に形成された枠部とを有する基板を準備する工程；
（ｂ）半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有する半導体チップを準備する工程；
（ｃ）前記半導体チップの裏面が前記チップ搭載部の前記表面と対向するように、前記半導体チップを前記チップ搭載部上に接合する工程；
（ｄ）上部と、前記上部の周囲に形成された側壁部とからなる凹形状を上下反転した形状を有し、前記上部に複数の貫通孔が形成され、さらに各々の前記貫通孔には、前記貫通孔を通じて前記上部の内側と前記上部の外側とに突出する第１電極、第２電極および第３電極が形成されたキャップを準備する工程；
（ｅ）前記半導体チップの前記主面と前記キャップの内側面との間に空気層を有する空間を形成して、前記キャップの前記上部の前記内側面が前記半導体チップの前記主面と対向するように、前記キャップを配置する工程；
（ｆ）前記半導体チップの前記第１パッド電極と前記キャップの前記内側に突出した前記第１電極とを電気的に接続し、前記半導体チップの前記第２パッド電極と前記キャップの前記内側に突出した前記第２電極とを電気的に接続し、前記半導体チップの前記第３パッド電極と前記キャップの前記内側に突出した前記第３電極とを電気的に接続する工程；
（ｇ）前記半導体チップの周縁部にシールを形成して、前記キャップを前記シールにより前記チップ搭載部と固定する工程；
（ｈ）前記第１リード電極と前記キャップの前記外側に突出した前記第１電極とを第１導電性部材により電気的に接続し、前記第２リード電極と前記キャップの前記外側に突出した前記第２電極とを第２導電性部材により電気的に接続し、前記第３リード電極と前記キャップの前記外側に突出した前記第３電極とを第３導電性部材により電気的に接続する工程；
（ｉ）前記キャップの前記外側に、前記半導体チップの前記主面側に位置する上面、前記上面と反対側の下面、および前記上面と前記下面との間に位置する側面を有する封止体を形成する工程。
【請求項３７】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）表面および前記表面と反対側の裏面を有するチップ搭載部と、前記チップ搭載部の前記表面に露出して、互いに異なる領域に配置された第１表面電極、第２表面電極および第３表面電極とを有する基板を準備する工程；
（ｂ）半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有する半導体チップを準備する工程；
（ｃ）下部と、前記下部の周囲に形成された側壁部とからなる凹形状を有し、前記下部に複数の貫通孔が形成され、さらに各々の前記貫通孔には、前記貫通孔を通じて前記下部の内側と前記下部の外側に突出する第１電極、第２電極および第３電極が形成された第１キャップを準備する工程；
（ｄ）前記半導体チップの前記主面と前記第１キャップの内側面との間に空気層を有する空間を形成して、前記第１キャップの前記下部の前記内側面が前記半導体チップの前記主面と対向するように、前記第１キャップを配置する工程；
（ｆ）前記半導体チップの前記第１パッド電極と前記第１キャップの前記内側に突出した前記第１電極とを電気的に接続し、前記半導体チップの前記第２パッド電極と前記第１キャップの前記内側に突出した前記第２電極とを電気的に接続し、前記半導体チップの前記第３パッド電極と前記第１キャップの前記内側に突出した前記第３電極とを電気的に接続する工程；
（ｇ）前記半導体チップの前記裏面と所定の間隔を有して、第２キャップを前記第１キャップ上に接合する工程；
（ｈ）前記チップ搭載部の前記第１表面電極と前記第１キャップの前記外側に突出した前記第１電極とを電気的に接続し、前記チップ搭載部の前記第２表面電極と前記第１キャップの前記外側に突出した前記第２電極とを電気的に接続し、前記チップ搭載部の前記第３表面電極と前記第１キャップの前記外側に突出した前記第３電極とを電気的に接続する工程；
（ｉ）第１および第２キャップの外側に、前記半導体チップの前記裏面側に位置する上面、前記上面と反対側の下面および前記上面と前記下面との間に位置する側面を有する封止体を形成する工程。
【請求項３８】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）表面および前記表面と反対側の裏面を有するチップ搭載部と、前記チップ搭載部の周囲に配置された第１リード電極と、前記チップ搭載部の周囲に配置され、前記チップ搭載部を介して前記第１リード電極と対向する第２リード電極と、前記チップ搭載部と一体に形成され、前記第１リード電極と前記第２リード電極との間に配置された第３リード電極と、前記第１、第２および第３リード電極のそれぞれと一体に形成された枠部とを有する基板を準備する工程；
（ｂ）前記チップ搭載部の前記表面の周りを囲む壁状のケースを形成する工程；
（ｃ）半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有する半導体チップを、前記半導体チップの裏面が前記チップ搭載部の前記表面と対向するように、前記チップ搭載部上に接合する工程；
（ｄ）前記第１リード電極と前記半導体チップの前記第１パッド電極とを第１導電性部材を介して電気的に接続し、前記第２リード電極と前記半導体チップの前記第２パッド電極とを第２導電性部材を介して電気的に接続し、前記第３リード電極と前記半導体チップの前記第３パッド電極とを第３導電性部材を介して電気的に接続する工程；
（ｅ）前記半導体チップの前記主面上に空気層が形成されるように、前記ケースを締めて固定するキャップを前記ケースの外側から装着する工程；
（ｆ）前記ケースおよび前記キャップの外側に、前記半導体チップの前記主面側に位置する上面、前記上面と反対側の下面および前記上面と前記下面との間に位置する側面を有する封止体を形成する工程。
【請求項３９】
請求項３８記載の半導体装置の製造方法において、前記ケースの素材は樹脂であることを特徴とする半導体装置の製造方法。
【請求項４０】
請求項３８記載の半導体装置の製造方法において、前記キャップの素材はプラスチックであることを特徴とする半導体装置の製造方法。
【請求項１】
表面および前記表面と反対側の裏面を有するチップ搭載部と、
前記チップ搭載部の周囲に配置された第１リード電極と、
前記チップ搭載部の周囲に配置され、前記チップ搭載部を介して前記第１リード電極と対向する第２リード電極と、
前記チップ搭載部と一体に形成され、前記第１リード電極と前記第２リード電極との間に配置された第３リード電極と、
半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有し、前記裏面が前記チップ搭載部の前記表面と対向するように、前記チップ搭載部上に配置された半導体チップと、
前記第１リード電極と前記半導体チップの前記第１パッド電極とを電気的に接続する第１導電性部材と、
前記第２リード電極と前記半導体チップの前記第２パッド電極とを電気的に接続する第２導電性部材と、
前記第３リード電極と前記半導体チップの前記第３パッド電極とを電気的に接続する第３導電性部材と、
前記半導体チップの前記主面側に位置する上面、前記上面と反対側の下面、および前記上面と前記下面との間に位置する側面を有し、前記半導体チップの前記主面上に空気層が形成されるように、前記半導体チップ、前記第１導電性部材、前記第２導電性部材および前記第３導電性部材を封止する封止体と、
を含み、
前記封止体は、前記半導体チップの前記主面とは接触していないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記チップ搭載部は、底部、および前記底部を囲むように形成された側壁部を有する凹形状部を備えており、
前記半導体チップは、前記チップ搭載部の前記凹形状部の前記底部上に搭載されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記半導体チップの前記主面と前記封止体との間には、前記封止体に接してキャップが形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、前記キャップは、室温での粘度が１０Ｐａ・ｓ以下の樹脂により形成されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記半導体チップの前記主面から所定の間隔を設けて形成された上部と、前記半導体チップの側面から所定の間隔を設けて形成された側壁部とを有する凹形状を上下反転した形状のキャップと、
をさらに含み、
前記半導体チップと前記キャップとの間に空気層が形成されており、前記キャップの外側に前記封止体が形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、前記キャップの前記上部に複数の貫通孔が形成され、さらに各々の前記貫通孔には、前記貫通孔を通じて前記キャップの外側と前記キャップの内側とに突出する第１電極、第２電極および第３電極が形成されており、
前記第１リード電極と前記キャップの外側に突出した前記第１電極とが前記第１導電性部材を介して電気的に接続し、前記キャップの内側に突出した前記第１電極と前記半導体チップの前記第１パッド電極とが電気的に接続し、
前記第２リード電極と前記キャップの外側に突出した前記第２電極とが前記第２導電性部材を介して電気的に接続し、前記キャップの内側に突出した前記第２電極と前記半導体チップの前記第２パッド電極とが電気的に接続し、
前記第３リード電極と前記キャップの外側に突出した前記第３電極とが前記第３導電性部材を介して電気的に接続し、前記キャップの内側に突出した前記第３電極と前記半導体チップの前記第３パッド電極とが電気的に接続していることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、前記キャップの側壁部の一部が、前記半導体チップの周縁部に形成されたシールにより、前記チップ搭載部の前記表面に固定されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記チップ搭載部の前記表面の周りを囲む壁状のケースと、
前記ケースの外側から装着して、前記ケースを締めて固定するキャップと、
をさらに含み、
前記ケースおよび前記キャップの内側に空気層が形成されており、前記ケースおよび前記キャップの外側に前記封止体が形成されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、前記ケースはエポキシ樹脂またはシリコーン樹脂であり、前記キャップはプラスチップであることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、前記第１リード電極、前記第２リード電極、前記第３リード電極、前記半導体チップ、前記第１導電性部材、前記第２導電性部材および前記第３導電性部材は、前記封止体で封止され、
前記第１、第２および第３リード電極のそれぞれの一部は、前記封止体の下面から露出していることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、前記第１リード電極、前記第２リード電極、前記第３リード電極、前記半導体チップ、前記第１導電性部材、前記第２導電性部材および前記第３導電性部材は、前記封止体で封止され、
前記第１、第２および第３リード電極のそれぞれの一部は、前記封止体の側面から突出し、前記封止体の外側において屈曲していることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、前記第３リード電極と前記半導体チップの前記第３パッド電極とは、複数の前記第３導電性部材を介して電気的に接続されていることを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置において、前記第１、第２および第３導電性部材は、ボンディングワイヤであることを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置において、前記半導体チップの前記裏面と前記チップ搭載部の前記表面とは、Ａｕ／Ｓｎ共晶、ペースト状の接着材またはフィルム状の接着材により接合されていることを特徴とする半導体装置。
【請求項１５】
表面および前記表面と反対側の裏面を有するチップ搭載部を備える基板と、
前記チップ搭載部の前記表面に露出して、互いに異なる領域に配置された第１表面電極、第２表面電極および第３表面電極と、
半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有し、前記主面が前記チップ搭載部の前記表面と対向するように、前記チップ搭載部上に配置された半導体チップと、
前記第１表面電極と前記半導体チップの前記第１パッド電極とを電気的に接続する第１導電性部材と、
前記第２表面電極と前記半導体チップの前記第２パッド電極とを電気的に接続する第２導電性部材と、
前記第３表面電極と前記半導体チップの前記第３パッド電極とを電気的に接続する第３導電性部材と、
を含み、
前記半導体チップの前記主面は、前記チップ搭載部の前記表面とは接触していないことを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、前記半導体チップの周縁部に、前記半導体チップと前記チップ搭載部との間を封止するようにシールが設けられていることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、前記シールは、エポキシ樹脂またはシリコーン樹脂であることを特徴とする半導体装置。
【請求項１８】
請求項１６記載の半導体装置において、前記第１、第２および第３導電性部材は、Ａｕ／Ｓｎバンプ電極であることを特徴とする半導体装置。
【請求項１９】
請求項１５記載の半導体装置において、前記第１、第２および第３導電性部材は、前記チップ搭載部の周辺に一体形成された異方性導電フィルムの一部からなることを特徴とする半導体装置。
【請求項２０】
表面および前記表面と反対側の裏面を有するチップ搭載部を備える基板と、
前記チップ搭載部の前記表面に露出して、互いに異なる領域に配置された第１表面電極、第２表面電極および第３表面電極と、
半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有し、前記主面が前記チップ搭載部の前記表面と対向するように、前記チップ搭載部上に配置された半導体チップと、
前記半導体チップの前記主面から所定の間隔を設けて形成された下部、および前記下部を囲み、前記半導体チップの側面から所定の間隔を設けて形成された側壁部を有する凹形状の第１キャップと、
前記第１キャップ上に置かれて前記第１キャップの内側を閉じる第２キャップと、
前記第１キャップの前記下部に複数の貫通孔が形成され、さらに各々の前記貫通孔には、前記貫通孔を通じて前記第１キャップの外側と前記第１キャップの内側とに突出する第１電極、第２電極および第３電極と、
を含み、
前記半導体チップの前記第１パッド電極と前記チップ搭載部の前記第１表面電極とが前記第１電極を介して電気的に接続し、
前記半導体チップの前記第２パッド電極と前記チップ搭載部の前記第２表面電極とが前記第２電極を介して電気的に接続し、
前記半導体チップの前記第３パッド電極と前記チップ搭載部の前記第３表面電極とが前記第３電極を介して電気的に接続し、
前記半導体チップは、前記第１キャップとは接触しておらず、前記第１キャップおよび前記第２キャップの外側に封止体が形成されていることを特徴とする半導体装置。
【請求項２１】
請求項２０記載の半導体装置において、前記第１、第２および第３電極は、Ａｕ／Ｓｎバンプ電極であることを特徴とする半導体装置。
【請求項２２】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）表面および前記表面と反対側の裏面を有するチップ搭載部と、前記チップ搭載部の周囲に配置された第１リード電極と、前記チップ搭載部の周囲に配置され、前記チップ搭載部を介して前記第１リード電極と対向する第２リード電極と、前記チップ搭載部と一体に形成され、前記第１リード電極と前記第２リード電極との間に配置された第３リード電極と、前記第１、第２および第３リード電極のそれぞれと一体に形成された枠部とを有する基板を準備する工程；
（ｂ）半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有する半導体チップを、前記半導体チップの裏面が前記チップ搭載部の前記表面と対向するように、前記チップ搭載部上に接合する工程；
（ｃ）前記第１リード電極と前記半導体チップの前記第１パッド電極とを第１導電性部材を介して電気的に接続し、前記第２リード電極と前記半導体チップの前記第２パッド電極とを第２導電性部材を介して電気的に接続し、前記第３リード電極と前記半導体チップの前記第３パッド電極とを第３導電性部材を介して電気的に接続する工程；
（ｄ）前記半導体チップの前記主面上に空気層が形成されるように、前記半導体チップ、前記第１導電性部材、前記第２導電性部材および前記第３導電性部材を樹脂で封止し、前記半導体チップの前記主面側に位置する上面、前記上面と反対側の下面、および前記上面と前記下面との間に位置する側面を有する封止体を形成する工程、
ここで、前記封止体は、以下の工程により形成される；
（ｄ１）キャビティ面、および前記キャビティ面を囲むように形成された側面からなる凹形状のキャビティ部を備えた下金型、および前記下金型の前記キャビティ部の前記キャビティ面の中央部に対向する位置に形成されたゲート部を備える上金型を有する成型金型を準備する工程；
（ｄ２）前記（ｂ）工程から前記（ｃ）工程まで行った前記基板を準備し、前記チップ搭載部の前記裏面が前記上金型の前記ゲート部と対向するように、前記基板を前記上金型と前記下金型との間に配置する工程；
（ｄ３）前記基板の前記枠部を前記上金型および前記下金型によりクランプする工程；
（ｄ４）前記上金型の前記ゲート部を介して前記キャビティ部の内部に樹脂を注入する工程。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、前記チップ搭載部は、底部、および前記底部を囲むように形成された側壁部を有する凹形状部を備えており、
前記半導体チップは、前記チップ搭載部の前記凹形状部の前記底部上に搭載されており、
前記空気層は、前記半導体チップの前記主面上で、かつ前記チップ搭載部の前記凹形状部の内側に形成されることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２２記載の半導体装置の製造方法において、前記（ｄ３）工程により、前記上金型と前記下金型との間は密閉されることを特徴とする半導体装置の製造方法。
【請求項２５】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）表面および前記表面と反対側の裏面を有する底部、および前記底部を囲むように形成された側壁部を有する凹形状部を備えるチップ搭載部と、前記チップ搭載部の周囲に配置された第１リード電極と、前記チップ搭載部の周囲に配置され、前記チップ搭載部を介して前記第１リード電極と対向する第２リード電極と、前記チップ搭載部と一体に形成され、前記第１リード電極と前記第２リード電極との間に配置された第３リード電極と、前記第１、第２および第３リード電極のそれぞれと一体に形成された枠部とを有する基板を準備する工程；
（ｂ）半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有する半導体チップを、前記半導体チップの裏面が前記チップ搭載部の前記底部の前記表面と対向するように、前記チップ搭載部上に接合する工程；
（ｃ）前記第１リード電極と前記半導体チップの前記第１パッド電極とを第１導電性部材を介して電気的に接続し、前記第２リード電極と前記半導体チップの前記第２パッド電極とを第２導電性部材を介して電気的に接続し、前記第３リード電極と前記半導体チップの前記第３パッド電極とを第３導電性部材を介して電気的に接続する工程；
（ｄ）前記（ｂ）工程から前記（ｃ）工程まで行った前記基板を準備する工程；
（ｅ）液状レジンを準備する工程；
（ｆ）前記半導体チップの前記主面を前記液状レジンと対向させて、前記チップ搭載部上に接合されている前記半導体チップは浸さず、かつ前記チップ搭載部の前記側壁部の上部が浸るように、前記基板を前記液状レジンに浸す工程；
（ｇ）前記基板を前記液状レジンから取り出して硬化させ、前記チップ搭載部の内側を閉じるキャップを形成する工程。
【請求項２６】
請求項２５記載の半導体装置の製造方法において、前記（ｇ）工程の後に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
（ｈ）前記半導体チップの前記主面側に位置する上面、前記上面と反対側の下面および前記上面と前記下面との間に位置する側面を有する封止体を形成する工程。
【請求項２７】
請求項２５記載の半導体装置の製造方法において、前記液状レジンの室温での粘性が、１０Ｐａ・ｓ以下であることを特徴とする半導体装置の製造方法。
【請求項２８】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）表面および前記表面と反対側の裏面を有する底部、および前記底部を囲むように形成された側壁部を有する凹形状部を備えるチップ搭載部と、前記チップ搭載部の周囲に配置された第１リード電極と、前記チップ搭載部の周囲に配置され、前記チップ搭載部を介して前記第１リード電極と対向する第２リード電極と、前記チップ搭載部と一体に形成され、前記第１リード電極と前記第２リード電極との間に配置された第３リード電極と、前記第１、第２および第３リード電極のそれぞれと一体に形成された枠部とを有する基板を準備する工程；
（ｂ）半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有する半導体チップを、前記半導体チップの裏面が前記チップ搭載部の前記底部の前記表面と対向するように、前記チップ搭載部上に接合する工程；
（ｃ）前記第１リード電極と前記半導体チップの前記第１パッド電極とを第１導電性部材を介して電気的に接続し、前記第２リード電極と前記半導体チップの前記第２パッド電極とを第２導電性部材を介して電気的に接続し、前記第３リード電極と前記半導体チップの前記第３パッド電極とを第３導電性部材を介して電気的に接続する工程；
（ｄ）前記（ｂ）工程から前記（ｃ）工程まで行った前記基板を準備する工程；
（ｅ）キャビティ面、および前記キャビティ面を囲むように形成された側面からなる凹形状のキャビティ部を備え、前記キャビティ部の内部に液状レジンが供給された金型を準備する工程；
（ｆ）前記半導体チップの前記主面が前記金型と対向するように、前記基板を前記金型の前記キャビティ部の内部の前記液状レジンへ浸す工程；
（ｇ）前記液状レジンを熱硬化させて、前記半導体チップの前記主面側に位置する上面、前記上面と反対側の下面および前記上面と前記下面との間に位置する側面を有する封止体を形成する工程。
【請求項２９】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）表面および前記表面と反対側の裏面を有するチップ搭載部と、前記チップ搭載部の前記表面に露出して、互いに異なる領域に配置された第１表面電極、第２表面電極および第３表面電極とを有する基板を準備する工程；
（ｂ）半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有する半導体チップを準備する工程；
（ｃ）前記主面が前記チップ搭載部の前記表面と対向するように、前記チップ搭載部上に前記半導体チップを搭載する工程；
（ｄ）前記半導体チップの前記主面と前記チップ搭載部の前記表面との間に空気層を有する空間を形成して、前記第１表面電極と前記半導体チップの前記第１パッド電極とを第１導電性部材を介して電気的に接続し、前記第２表面電極と前記半導体チップの前記第２パッド電極とを第２導電性部材を介して電気的に接続し、前記第３表面電極と前記半導体チップの前記第３パッド電極とを第３導電性部材を介して電気的に接続する工程；
（ｅ）前記半導体チップの周縁部に、前記半導体チップと前記チップ搭載部との間を封止するようにシールを形成する工程。
【請求項３０】
請求項２９記載の半導体装置の製造方法において、前記半導体チップの前記主面、前記チップ搭載部の前記表面および前記シールにより、前記空気層を有する前記空間が形成されることを特徴とする半導体装置の製造方法。
【請求項３１】
請求項２９記載の半導体装置の製造方法において、前記シールは、前記半導体チップの前記主面とは接触していないことを特徴とする半導体装置の製造方法。
【請求項３２】
請求項２９記載の半導体装置の製造方法において、前記シールは、エポキシ樹脂またはシリコーン樹脂であることを特徴とする半導体装置の製造方法。
【請求項３３】
請求項２９記載の半導体装置の製造方法において、前記第１、第２および第３導電性部材は、Ａｕ／Ｓｎバンプ電極であることを特徴とする半導体装置の製造方法。
【請求項３４】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）表面および前記表面と反対側の裏面を有するチップ搭載部と、前記チップ搭載部の前記表面に露出して、互いに異なる領域に配置された第１表面電極、第２表面電極および第３表面電極とを有し、前記第１表面電極、前記第２表面電極および前記第３表面電極の表面にそれぞれ所定の厚さを有する第１めっき層が形成された基板を準備する工程；
（ｂ）半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有し、前記第１パッド電極、前記第２パッド電極および前記第３パッド電極の表面にそれぞれ所定の厚さを有する第２めっき層が形成された半導体チップを準備する工程；
（ｃ）前記主面が前記チップ搭載部の前記表面と対向するように、前記チップ搭載部上に前記半導体チップを搭載する工程；
（ｄ）前記半導体チップの前記主面と前記チップ搭載部の前記表面との間に空気層を有する空間を形成して、前記第１表面電極の表面に形成された前記第１めっき層と前記半導体チップの前記第１パッド電極の表面に形成された前記第２めっき層とを第１導電性部材を介して電気的に接続し、前記第２表面電極の表面に形成された前記第１めっき層と前記半導体チップの前記第２パッド電極の表面に形成された前記第２めっき層とを第２導電性部材を介して電気的に接続し、前記第３表面電極の表面に形成された前記第１めっき層と前記半導体チップの前記第３パッド電極の表面に形成された前記第２めっき層とを第３導電性部材を介して電気的に接続する工程、
ここで、前記第１、第２および第３導電性部材は、前記チップ搭載部の周辺に一体形成された異方性導電フィルムの一部からなることを特徴とする半導体装置の製造方法。
【請求項３５】
請求項３４記載の半導体装置の製造方法において、前記半導体チップの前記主面、前記チップ搭載部の前記表面および前記異方性導電フィルムにより、前記空気層を有する前記空間が形成されることを特徴とする半導体装置の製造方法。
【請求項３６】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）表面および前記表面と反対側の裏面を有するチップ搭載部と、前記チップ搭載部の周囲に配置された第１リード電極と、前記チップ搭載部の周囲に配置され、前記チップ搭載部を介して前記第１リード電極と対向する第２リード電極と、前記チップ搭載部と一体に形成され、前記第１リード電極と前記第２リード電極との間に配置された第３リード電極と、前記第１、第２および第３リード電極のそれぞれと一体に形成された枠部とを有する基板を準備する工程；
（ｂ）半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有する半導体チップを準備する工程；
（ｃ）前記半導体チップの裏面が前記チップ搭載部の前記表面と対向するように、前記半導体チップを前記チップ搭載部上に接合する工程；
（ｄ）上部と、前記上部の周囲に形成された側壁部とからなる凹形状を上下反転した形状を有し、前記上部に複数の貫通孔が形成され、さらに各々の前記貫通孔には、前記貫通孔を通じて前記上部の内側と前記上部の外側とに突出する第１電極、第２電極および第３電極が形成されたキャップを準備する工程；
（ｅ）前記半導体チップの前記主面と前記キャップの内側面との間に空気層を有する空間を形成して、前記キャップの前記上部の前記内側面が前記半導体チップの前記主面と対向するように、前記キャップを配置する工程；
（ｆ）前記半導体チップの前記第１パッド電極と前記キャップの前記内側に突出した前記第１電極とを電気的に接続し、前記半導体チップの前記第２パッド電極と前記キャップの前記内側に突出した前記第２電極とを電気的に接続し、前記半導体チップの前記第３パッド電極と前記キャップの前記内側に突出した前記第３電極とを電気的に接続する工程；
（ｇ）前記半導体チップの周縁部にシールを形成して、前記キャップを前記シールにより前記チップ搭載部と固定する工程；
（ｈ）前記第１リード電極と前記キャップの前記外側に突出した前記第１電極とを第１導電性部材により電気的に接続し、前記第２リード電極と前記キャップの前記外側に突出した前記第２電極とを第２導電性部材により電気的に接続し、前記第３リード電極と前記キャップの前記外側に突出した前記第３電極とを第３導電性部材により電気的に接続する工程；
（ｉ）前記キャップの前記外側に、前記半導体チップの前記主面側に位置する上面、前記上面と反対側の下面、および前記上面と前記下面との間に位置する側面を有する封止体を形成する工程。
【請求項３７】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）表面および前記表面と反対側の裏面を有するチップ搭載部と、前記チップ搭載部の前記表面に露出して、互いに異なる領域に配置された第１表面電極、第２表面電極および第３表面電極とを有する基板を準備する工程；
（ｂ）半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有する半導体チップを準備する工程；
（ｃ）下部と、前記下部の周囲に形成された側壁部とからなる凹形状を有し、前記下部に複数の貫通孔が形成され、さらに各々の前記貫通孔には、前記貫通孔を通じて前記下部の内側と前記下部の外側に突出する第１電極、第２電極および第３電極が形成された第１キャップを準備する工程；
（ｄ）前記半導体チップの前記主面と前記第１キャップの内側面との間に空気層を有する空間を形成して、前記第１キャップの前記下部の前記内側面が前記半導体チップの前記主面と対向するように、前記第１キャップを配置する工程；
（ｆ）前記半導体チップの前記第１パッド電極と前記第１キャップの前記内側に突出した前記第１電極とを電気的に接続し、前記半導体チップの前記第２パッド電極と前記第１キャップの前記内側に突出した前記第２電極とを電気的に接続し、前記半導体チップの前記第３パッド電極と前記第１キャップの前記内側に突出した前記第３電極とを電気的に接続する工程；
（ｇ）前記半導体チップの前記裏面と所定の間隔を有して、第２キャップを前記第１キャップ上に接合する工程；
（ｈ）前記チップ搭載部の前記第１表面電極と前記第１キャップの前記外側に突出した前記第１電極とを電気的に接続し、前記チップ搭載部の前記第２表面電極と前記第１キャップの前記外側に突出した前記第２電極とを電気的に接続し、前記チップ搭載部の前記第３表面電極と前記第１キャップの前記外側に突出した前記第３電極とを電気的に接続する工程；
（ｉ）第１および第２キャップの外側に、前記半導体チップの前記裏面側に位置する上面、前記上面と反対側の下面および前記上面と前記下面との間に位置する側面を有する封止体を形成する工程。
【請求項３８】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）表面および前記表面と反対側の裏面を有するチップ搭載部と、前記チップ搭載部の周囲に配置された第１リード電極と、前記チップ搭載部の周囲に配置され、前記チップ搭載部を介して前記第１リード電極と対向する第２リード電極と、前記チップ搭載部と一体に形成され、前記第１リード電極と前記第２リード電極との間に配置された第３リード電極と、前記第１、第２および第３リード電極のそれぞれと一体に形成された枠部とを有する基板を準備する工程；
（ｂ）前記チップ搭載部の前記表面の周りを囲む壁状のケースを形成する工程；
（ｃ）半導体素子のドレイン、ゲートおよびソースとそれぞれ電気的に接続された第１パッド電極、第２パッド電極および第３パッド電極が形成された主面、および前記主面と反対側の裏面を有する半導体チップを、前記半導体チップの裏面が前記チップ搭載部の前記表面と対向するように、前記チップ搭載部上に接合する工程；
（ｄ）前記第１リード電極と前記半導体チップの前記第１パッド電極とを第１導電性部材を介して電気的に接続し、前記第２リード電極と前記半導体チップの前記第２パッド電極とを第２導電性部材を介して電気的に接続し、前記第３リード電極と前記半導体チップの前記第３パッド電極とを第３導電性部材を介して電気的に接続する工程；
（ｅ）前記半導体チップの前記主面上に空気層が形成されるように、前記ケースを締めて固定するキャップを前記ケースの外側から装着する工程；
（ｆ）前記ケースおよび前記キャップの外側に、前記半導体チップの前記主面側に位置する上面、前記上面と反対側の下面および前記上面と前記下面との間に位置する側面を有する封止体を形成する工程。
【請求項３９】
請求項３８記載の半導体装置の製造方法において、前記ケースの素材は樹脂であることを特徴とする半導体装置の製造方法。
【請求項４０】
請求項３８記載の半導体装置の製造方法において、前記キャップの素材はプラスチックであることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【公開番号】特開２００９−２３８８９７（Ｐ２００９−２３８８９７Ａ）
【公開日】平成２１年１０月１５日（２００９．１０．１５）
【国際特許分類】
【出願番号】特願２００８−８０９４３（Ｐ２００８−８０９４３）
【出願日】平成２０年３月２６日（２００８．３．２６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年１０月１５日（２００９．１０．１５）
【国際特許分類】
【出願日】平成２０年３月２６日（２００８．３．２６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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