半導体装置及びその製造方法
【課題】トランジスタをより高速に動作させることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の一態様には、基板1と、基板1の上方に形成された電子走行層3及び電子供給層4を備えたトランジスタと、基板1の上方に形成され、トランジスタのゲート11gに接続された窒化物半導体層7及び8と、窒化物半導体層7及び8を移動する電荷を制御する制御手段12、13、11s、及び16と、が設けられている。
【解決手段】半導体装置の一態様には、基板1と、基板1の上方に形成された電子走行層3及び電子供給層4を備えたトランジスタと、基板1の上方に形成され、トランジスタのゲート11gに接続された窒化物半導体層7及び8と、窒化物半導体層7及び8を移動する電荷を制御する制御手段12、13、11s、及び16と、が設けられている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
従来、基板の上方に結晶成長によりAlGaN層及びGaN層が形成され、GaN層が電子走行層として機能する高電子移動度トランジスタ(HEMT:high electron mobility transistor)についての研究が行われている。GaNのバンドギャップは3.4eVであり、Siのバンドギャップ(1.1eV)及びGaAsのバンドギャップ(1.4eV)よりも大きい。このため、GaN系のHEMTの耐圧は高く、自動車用等の高耐圧電力デバイスとして有望である。
【0003】
このようなHEMTは、主としてゲートドライバが搭載された回路基板等に搭載され、当該ゲートドライバに接続されて用いられる。つまり、HEMTのゲートには、回路基板に形成された回路等を介して、ゲートドライバからオン/オフ制御の電圧が供給される。
【0004】
しかしながら、回路基板に形成された回路等を介した駆動では、ゲートドライバとHEMTとの間のインダクタンス成分が大きいため、HEMTを十分に高速動作させることが困難である。また、従来、ゲートドライバとHEMTとを一つのチップ内に収納することも困難である。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特表2004−534380号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の目的は、トランジスタをより高速に動作させることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0007】
半導体装置の一態様には、基板と、前記基板の上方に形成された電子走行層及び電子供給層を備えたトランジスタと、前記基板の上方に形成され、前記トランジスタのゲートに接続された窒化物半導体層と、前記窒化物半導体層を移動する電荷を制御する制御手段と、が設けられている。
【発明の効果】
【0008】
上記の半導体装置等によれば、トランジスタのゲートの駆動を高速で行うことができ、トランジスタをより高速に動作させることができる。
【図面の簡単な説明】
【0009】
【図1】第1の実施形態に係る半導体装置の内部構造を示す図である。
【図2】半導体装置の外部端子を示す図である。
【図3A】第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図3B】図3Aに引き続き、第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図3C】図3Bに引き続き、第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図4】MOCVD装置の構成を示す図である。
【図5】第2の実施形態に係る半導体装置の内部構造を示す図である。
【図6A】第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図6B】図6Aに引き続き、第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図6C】図6Bに引き続き、第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図7】第2の実施形態の好ましい態様を示す断面図である。
【図8】第3の実施形態に係る電源装置を示す図である。
【発明を実施するための形態】
【0010】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
【0011】
(第1の実施形態)
先ず、第1の実施形態に係る半導体装置について説明する。図1(a)は、第1の実施形態に係る半導体装置の電極等の位置関係を示す平面図であり、図1(b)は、第1の実施形態に係る半導体装置の構造を示す断面図である。図1(b)は、図1(a)中のI−I線に沿った断面を示している。
【0012】
図1(a)及び(b)に示すように、第1の実施形態では、基板1上に、バッファ層2、電子走行層3、電子供給層4、キャップ層5、絶縁層6、電子走行層7、及び電子供給層8がこの順で形成されている。基板1としては、例えばn型のSi基板が用いられる。バッファ層2としては、例えばAlN層が形成されており、その厚さは、例えば1nm〜1000nmである。電子走行層3としては、例えば真性GaN層が形成されており、その厚さは、例えば10nm〜5000nmである。電子供給層4としては、例えばAl0.25Ga0.75N層が形成されており、その厚さは、例えば1nm〜100nmである。キャップ層5としては、例えばn型のGaN層が形成されており、その厚さは、例えば1nm〜100nmである。キャップ層5には、例えばSiがドーピングされている。絶縁層6としては、例えばAlN層が形成されており、その厚さは、例えば10nm〜5000nmである。絶縁層6として、AlGaN層、p型GaN層、FeドープGaN層、Si酸化物層、Al酸化物層、Si窒化物層、又はC層が形成されていてもよい。また、AlN層、AlGaN層、p型GaN層、FeドープGaN層、Si酸化物層、Al酸化物層、Si窒化物層、及びC層のうちの1種以上が絶縁層6に含まれていてもよい。電子走行層7としては、例えば真性GaN層が形成されており、その厚さは、例えば10nm〜5000nmである。電子供給層8としては、例えばAl0.25Ga0.75N層が形成されており、その厚さは、例えば1nm〜100nmである。
【0013】
電子供給層8、電子走行層7、及び絶縁層6には、キャップ層5の厚さ方向の一部まで入り込むゲート電極用の開口部10gが形成されている。また、電子供給層8、電子走行層7、絶縁層6、及びキャップ層5には、平面視で開口部10gを間に挟むようにして、ソース電極用の開口部10s及びドレイン電極用の開口部10dが形成されている。そして、開口部10g内にゲート電極11gが形成され、開口部10s内にソース電極11sが形成され、開口部10d内にドレイン電極11dが形成されている。例えば、ゲート電極11g及びソース電極11sの上面は、電子供給層8の上面よりも高い位置にあり、ドレイン電極11dの上面は、絶縁層6の上面とキャップ層5の上面との間に位置する。
【0014】
電子供給層8上に、信号ライン12、信号ライン13、及びパッド14が形成されている。信号ライン12と電子供給層8との間には絶縁膜18が介在し、信号ライン13と電子供給層8との間には絶縁膜19が介在している。信号ライン12は、平面視で、ゲート電極11gとソース電極11sとの間に介在し、ゲート電極11g及びソース電極11s間の領域を二分する。信号ライン13は、平面視で、ゲート電極11gとドレイン電極11dとの間に介在し、ゲート電極11g及びドレイン電極11d間の領域を二分する。また、パッド14は、平面視で、信号ライン13とドレイン電極11dとの間に介在し、信号ライン13及びドレイン電極11d間の領域を二分する。つまり、信号ライン13は、平面視で、ゲート電極11gとパッド14との間に介在し、ゲート電極11g及びパッド14間の領域を二分している。
【0015】
ゲート電極11g、ソース電極11s、信号ライン12、信号ライン13、及びパッド14を覆う絶縁層9が形成されている。絶縁層9としては、例えばシリコン窒化物層が形成されており、その厚さは、例えば0.1nm〜5000nmである。絶縁層9には、パッド14まで到達する孔15a及びこの孔15aに連通する溝15bが形成されており、孔15a内及び溝15b内に電源ライン16が埋め込まれている。
【0016】
絶縁層9、電源ライン16、及びドレイン電極11dを覆うパッシベーション膜17が形成されている。パッシベーション膜17に、電源ライン16の一部を露出する開口部、及びドレイン電極11dの一部を露出する開口部が形成されている。パッシベーション膜17及び絶縁層9に、ソース電極11sの一部を露出する開口部が形成されている。これらの開口部を介して、図2に示すように、電源ライン16が外部端子51に接続され、ソース電極11sが外部端子52に接続され、ドレイン電極11dが外部端子53に接続される。また、信号ライン12及び13は、基板1上に形成されたゲートドライバに接続される。例えば、このゲートドライバもパッシベーション膜17に覆われる。
【0017】
このように構成された半導体装置には、ゲート電極11g、ソース電極11s及びドレイン電極11dを備えたGaN系のHEMTが含まれる。そして、例えば、ソース電極11sは外部端子52を介して接地され、電源ライン16は外部端子51を介して12Vの電源に接続され、ドレイン電極11dには外部端子53を介してHEMTの用途に応じた所定の電圧が供給される。また、ゲートドライバから、信号ライン12に0V又は12Vの電圧が印加され、信号ライン13に24V又は0Vの電圧が印加される。従って、ゲート電極11gには、信号ライン12に印加される電圧及び信号ライン13に印加される電圧に応じた電圧が印加され、この電圧に応じてHEMTのオン/オフが切り替えられる。即ち、HEMTのオン/オフの切り替えは、下記表1に示す電圧制御により行われる。
【0018】
【表1】
【0019】
表1に示すように、信号ライン12にオン電圧が印加されるタイミングでは、信号ライン13にオフ電圧が印加され、信号ライン12にオフ電圧が印加されるタイミングでは、信号ライン13にオン電圧が印加される。そして、この電圧制御の際には、基板1上に形成されたゲートドライバから信号ライン12及び13に電圧が印加され、GaN系材料の電子走行層7を電子が高速で移動する。従って、Si系トランジスタを用いてHEMTのゲート電圧を印加する場合と比較して、HEMTをより高速に動作させることが可能である。
【0020】
次に、第1の実施形態に係る半導体装置を製造する方法について説明する。図3A乃至図3Cは、第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0021】
先ず、図3A(a)に示すように、基板1上に、例えば有機化学気相堆積(MOCVD:metal organic chemical vapor deposition)法により、バッファ層2、電子走行層3、電子供給層4、キャップ層5、絶縁層6、電子走行層7、及び電子供給層8を形成する。
【0022】
ここで、MOCVD装置について説明する。図4は、MOCVD装置の構成を示す図である。石英製反応管140の周囲に高周波コイル141が配置され、反応管140の内側に基板120を載置するためのカーボンサセプタ142が配置されている。反応管140の上流端(図4中の左側の端部)に、2本のガス導入管144及び145が接続され、化合物のソースガスが供給される。例えば、ガス導入管144からNソースガスとしてNH3ガスが導入され、ガス導入管145からIII族元素のソースガスとしてトリメチルアルミニウム(TMA)、トリメチルガリウム(TMG)等の有機III族化合物原料が導入される。基板120上で結晶成長が行われ、余剰のガスはガス排出管146から除害塔へ排出される。なお、MOCVD法による結晶成長を減圧雰囲気で行う場合は、ガス排出管146は真空ポンプへ接続され、真空ポンプの排出口が除害塔に接続される。
【0023】
バッファ層2としてAlN層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルアルミニウム(TMA)の流量:1〜50sccm、
アンモニア(NH3)の流量:10〜5000sccm、
圧力:100Torr、
温度:1100℃。
【0024】
電子走行層3として真性GaN層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム(TMG)の流量:1〜50sccm、
アンモニア(NH3)の流量:10〜10000sccm、
圧力:100Torr、
温度:1100℃。
【0025】
電子供給層4としてAl0.25Ga0.75N層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム(TMG)の流量:0〜50sccm、
トリメチルアルミニウム(TMA)の流量:0〜50sccm、
アンモニア(NH3)の流量:20slm、
圧力:100Torr、
温度:1100℃。
【0026】
キャップ層5としてn型のGaN層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム(TMG)の流量:1〜50sccm、
アンモニア(NH3)の流量:10〜10000sccm、
n型不純物:シラン(SiH4)、
圧力:100Torr、
温度:1100℃。
【0027】
絶縁層6としてAlN層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルアルミニウム(TMA)の流量:1〜50sccm、
アンモニア(NH3)の流量:10〜5000sccm、
圧力:100Torr、
温度:1100℃。
【0028】
電子走行層7として真性GaN層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム(TMG)の流量:1〜50sccm、
アンモニア(NH3)の流量:10〜10000sccm、
圧力:100Torr、
温度:1100℃。
【0029】
電子供給層8としてAl0.25Ga0.75N層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム(TMG)の流量:0〜50sccm、
トリメチルアルミニウム(TMA)の流量:0〜50sccm、
アンモニア(NH3)の流量:20slm、
圧力:100Torr、
温度:1100℃。
【0030】
次いで、図3A(b)に示すように、ゲート電極用の開口部10g、ソース電極用の開口部10s及びドレイン電極用の開口部10dを形成する。開口部10s及び10dは同時に形成することが好ましいが、開口部10gはこれらとは別に形成することが好ましい。深さが異なるからである。開口部10gの形成に際しては、例えば開口部10gを形成する予定の領域を露出するレジストパターンを形成し、このレジストパターンをマスクとして、電子供給層8、電子走行層7、絶縁層6、及びキャップ層5の一部をエッチングすればよい。その後、レジストパターンは除去する。開口部10s及び10dの形成に際しては、例えば開口部10s及び10dを形成する予定の領域を露出するレジストパターンを形成し、このレジストパターンをマスクとして、電子供給層8、電子走行層7、絶縁層6、及びキャップ層5をエッチングすればよい。その後、レジストパターンは除去する。
【0031】
その後、図3B(c)に示すように、ゲート電極11gを形成し、ソース電極11s及びドレイン電極11dを形成し、絶縁膜18、絶縁膜19、信号ライン12、及び信号ライン13を形成し、パッド14を形成する。これらの形成順序は特に限定されない。これらは、例えばリフトオフ法により形成することができる。
【0032】
続いて、図3B(d)に示すように、全面に絶縁層9を形成し、この絶縁層9に、溝15b及び孔15aを形成する。また、ドレイン電極11dを露出させる。絶縁層9は、例えばプラズマCVD法により形成する。また、溝15b及び孔15aの形成並びにドレイン電極11dの露出の際には、例えば、レジストパターンをマスクとし、SF6ガスをエッチングガスとして用いる選択エッチングを行う。
【0033】
次いで、図3C(e)に示すように、溝15b及び孔15a内に電源ライン16を形成する。電源ライン16は、例えばリフトオフ法により形成することができる。
【0034】
その後、図3C(f)に示すように、表面全体を覆うパッシベーション膜17を形成し、パッシベーション膜17に、電源ライン16の一部を露出する開口部、及びドレイン電極11dの一部を露出する開口部を形成する。また、パッシベーション膜17及び絶縁層9に、ソース電極11sの一部を露出する開口部を形成する。
【0035】
このようにして半導体装置を完成させることができる。必要に応じて、基板1の裏面を研磨して半導体装置の厚さを調整してもよい。
【0036】
なお、ゲート電極11g、ソース電極11s、ドレイン電極11d、信号ライン12、信号ライン13、及びパッド14の材料は特に限定されない。信号ライン12及び信号ライン13の材料としては、例えば、多結晶シリコン、Ni、Cr、Ti、Al等が挙げられる。また、これらの材料の膜の積層体を用いてもよい。ゲート電極11g、ソース電極11s、ドレイン電極11d、及びパッド14の材料としては、例えば、Al、Ta等が挙げられる。また、ゲート電極11g、ソース電極11s、ドレイン電極11d、及びパッド14として、Ta膜及びその上に形成されたAl膜の積層体を用いてもよい。
【0037】
(第2の実施形態)
次に、第2の実施形態について説明する。図5(a)は、第2の実施形態に係る半導体装置の電極等の位置関係を示す平面図であり、図5(b)は、第2の実施形態に係る半導体装置の構造を示す断面図である。図5(b)は、図5(a)中のII−II線に沿った断面を示している。
【0038】
図5(a)及び(b)に示すように、第2の実施形態では、基板21上に、バッファ層22、電子走行層23、電子供給層24、キャップ層25、絶縁層26、及びn型GaN層27がこの順で形成されている。基板21、バッファ層22、電子走行層23、電子供給層24、キャップ層25、絶縁層26としては、夫々、基板1、バッファ層2、電子走行層3、電子供給層4、キャップ層5、絶縁層6と同様のものが用いられる。n型GaN層27の厚さは、例えば10nm〜5000nmである。
【0039】
n型GaN層27、及び絶縁層26には、キャップ層25の厚さ方向の一部まで入り込むゲート電極用の開口部30gが形成されている。また、n型GaN層27、絶縁層26、及びキャップ層25には、平面視で開口部30gを間に挟むようにして、ソース電極用の開口部30s及びドレイン電極用の開口部30dが形成されている。そして、開口部30g内にゲート電極31gが形成され、開口部30s内にソース電極31sが形成され、開口部30d内にドレイン電極31dが形成されている。例えば、ゲート電極31g及びソース電極31sの上面は、n型GaN層27の上面よりも高い位置にあり、ドレイン電極31dの上面は、絶縁層26の上面とキャップ層25の上面との間に位置する。
【0040】
ゲート電極31gよりもドレイン電極31d側では、ゲート電極31g及びドレイン電極31d間の領域を二分する信号ライン33が、絶縁膜39を介してn型GaN層27上に形成されている。そして、平面視で、信号ライン33とゲート電極31gとの間、及び信号ライン33とドレイン電極31dとの間の領域では、n型GaN層27の表層部にp型不純物が導入されてp型GaN層41が形成されている。また、信号ライン33よりもドレイン電極31d側では、信号ライン33及びドレイン電極31d間の領域を二分するパッド34がp型GaN層41上に形成されている。
【0041】
ゲート電極31gよりもソース電極31s側では、n型GaN層27の表層部にp型不純物が導入されてp型GaN層41が形成されている。また、ゲート電極31g及びソース電極31s間の領域を二分する信号ライン32が、絶縁膜38を介してp型GaN層41上に形成されている。そして、平面視で、信号ライン32とゲート電極31gとの間、及び信号ライン32とソース電極31sとの間の領域では、p型GaN層41の表層部にn型不純物が導入されてn型GaN層42が形成されている。
【0042】
ゲート電極31g、ソース電極31s、信号ライン32、信号ライン33、及びパッド34を覆う絶縁層29が形成されている。絶縁層29としては、絶縁層9と同様のものが用いられる。絶縁層29には、パッド34まで到達する孔35a及びこの孔35aに連通する溝35bが形成されており、孔35a内及び溝35b内に電源ライン36が埋め込まれている。
【0043】
絶縁層29、電源ライン36、及びドレイン電極31dを覆うパッシベーション膜37が形成されている。パッシベーション膜37に、電源ライン36の一部を露出する開口部、及びドレイン電極31dの一部を露出する開口部が形成されている。パッシベーション膜37及び絶縁層29に、ソース電極31sの一部を露出する開口部が形成されている。これらの開口部を介して、第1の実施形態と同様に、電源ライン36が外部端子51に接続され、ソース電極31sが外部端子52に接続され、ドレイン電極31dが外部端子53に接続される。また、信号ライン32及び33は、基板21上に形成されたゲートドライバに接続される。例えば、このゲートドライバもパッシベーション膜37に覆われる。
【0044】
このように構成された半導体装置には、ゲート電極31g、ソース電極31s及びドレイン電極31dを備えたGaN系のHEMTが含まれる。そして、例えば、ソース電極31sは外部端子52を介して接地され、電源ライン36は外部端子51を介して12Vの電源に接続され、ドレイン電極31dには外部端子53を介してHEMTの用途に応じた所定の電圧が供給される。また、ゲートドライバから、信号ライン32に0V又は12Vの電圧が印加され、信号ライン33に24V又は0Vの電圧が印加される。従って、ゲート電極31gには、信号ライン32に印加される電圧及び信号ライン33に印加される電圧に応じた電圧が印加され、この電圧に応じてHEMTのオン/オフが切り替えられる。即ち、HEMTのオン/オフの切り替えは、第1の実施形態と同様に、表1に示す電圧制御により行われる。そして、この電圧制御の際には、基板21上に形成されたゲートドライバから信号ライン32及び33に電圧が印加され、n型GaN層27又はp型GaN層41を電荷が高速で移動する。従って、Si系トランジスタを用いてHEMTのゲート電圧を印加する場合と比較して、HEMTをより高速に動作させることが可能である。
【0045】
次に、第2の実施形態に係る半導体装置を製造する方法について説明する。図6A乃至図6Cは、第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0046】
先ず、図6A(a)に示すように、基板21上に、例えばMOCVD法により、バッファ層22、電子走行層23、電子供給層24、キャップ層25、絶縁層26、及びn型GaN層27をこの順で形成する。
【0047】
バッファ層22、電子走行層23、電子供給層24、キャップ層25、絶縁層26を形成する際の条件は、バッファ層2、電子走行層3、電子供給層4、キャップ層5、絶縁層6を形成する際の条件と同様である。n型GaN層27を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム(TMG)の流量:1〜50sccm、
アンモニア(NH3)の流量:10〜10000sccm、
n型不純物:シラン(SiH4)、
圧力:100Torr、
温度:1100℃。
【0048】
次いで、図6A(b)に示すように、n型GaN層27上に信号ライン33を形成する。信号ライン33は、例えばリフトオフ法により形成する。その後、信号ライン33をマスクとして用いてn型GaN層27にp型不純物(例えば、Mg)をドーピングすることにより、n型GaN層27の表面にp型GaN層41を形成する。
【0049】
続いて、図6B(c)に示すように、ゲート電極用の開口部30g、ソース電極用の開口部30s及びドレイン電極用の開口部30dを形成する。開口部30g、開口部30s、及び開口部30dは、開口部10g、開口部10s、及び開口部10dと同様にして形成することができる。
【0050】
次いで、図6B(d)に示すように、ゲート電極31gを形成し、ソース電極31s及びドレイン電極31dを形成し、信号ライン32を形成し、パッド34を形成する。これらの形成順序は特に限定されない。これらは、例えばリフトオフ法により形成することができる。
【0051】
その後、図6C(e)に示すように、ゲート電極31gとソース電極31sとの間の領域において、信号ライン32をマスクとして用いてp型GaN層41にn型不純物(例えば、Si)をドーピングすることにより、p型GaN層41の表面にn型GaN層42を形成する。この際、ゲート電極31gとドレイン電極31dとの間の領域は、レジストパターン等により覆っておく。
【0052】
そして、図6C(f)に示すように、絶縁層29の形成、溝35b及び孔35aの形成、電源ライン36の形成、及びパッシベーション膜37の形成等を行う。これらの処理は、第1の実施形態と同様にして行えばよい。
【0053】
このようにして半導体装置を完成させることができる。
【0054】
なお、第2の実施形態では、ゲート電極31gとして、図7に示すように、平面視で、ソース電極31s側に位置するソース側部31gs及びドレイン電極31d側に位置するドレイン側部31gdを備えたものを用いることが好ましい。ゲート電極31gとソース電極31sとの間にはnpn接合が存在し、ゲート電極31gとドレイン電極31dとの間にはpnp接合が存在するため、ゲート電極31gの材料をこれらの接合の種類に応じて選択できるようにするためである。
【0055】
ゲート電極31g、ソース電極31s、ドレイン電極31d、信号ライン32、信号ライン33、及びパッド34の材料は特に限定されない。信号ライン32の材料としては、例えば、多結晶シリコン、Ni、Cr、Ti、Al等が挙げられる。また、これらの材料の膜の積層体を用いてもよい。信号ライン33の材料としては、例えば、多結晶シリコン、Ni、TiAlN等が挙げられる。また、これらの材料の膜の積層体を用いてもよい。ゲート電極31gのソース側部31gsの材料としては、例えば、Al、Ta等が挙げられる。また、ソース側部31gsとして、Ta膜及びその上に形成されたAl膜の積層体を用いてもよい。ゲート電極31gのドレイン側部31gdの材料としては、例えば、Pd、Au等が挙げられる。また、ドレイン側部31gdとして、Pd膜及びその上に形成されたAu膜の積層体を用いてもよい。パッド34の材料としては、例えば、Pd、Au等が挙げられる。また、パッド34として、Pd膜及びその上に形成されたAu膜の積層体を用いてもよい。ソース電極31s及びドレイン電極31dの材料としては、例えば、Al、Ta等が挙げられる。また、ソース電極31s及びドレイン電極31dとして、Ta膜及びその上に形成されたAl膜の積層体を用いてもよい。
【0056】
(第3の実施形態)
次に、第3の実施形態について説明する。第3の実施形態は、第1又は第2の実施形態に係る半導体装置を備えたサーバ電源等の装置である。図8(a)は、PFC(power factor correction)回路を示す図であり、図8(b)は、図8(a)に示すPFC回路を含むサーバ電源を示す図である。
【0057】
図8(a)に示すように、PFC回路には、交流電源(AC)が接続されるダイオードブリッジ91に接続されたコンデンサ92が設けられている。コンデンサ92の一端子にはチョークコイル93の一端子が接続され、チョークコイル93の他端子には、スイッチ素子94の一端子及びダイオード96のアノードが接続されている。スイッチ素子94は第1又は第2の実施形態におけるHEMTに相当し、当該一端子は第1又は第2の実施形態におけるドレイン電極11d又は31dに相当する。また、スイッチ素子94の他端子は第1又は第2の実施形態におけるソース電極11s又は31sに相当する。スイッチ素子94のオン/オフが、基板1又は21上に形成されたゲートドライバにより制御される。ダイオード96のカソードにはコンデンサ95の一端子が接続されている。コンデンサ92の他端子、スイッチ素子94の当該他端子、及びコンデンサ95の他端子が接地される。そして、コンデンサ95の両端子間から直流電源(DC)が取り出される。
【0058】
そして、図8(b)に示すように、PFC回路90は、サーバ電源100等に組み込まれて用いられる。
【0059】
このようなサーバ電源100と同様の、より高速動作が可能な電源装置を構築することも可能である。また、スイッチ素子94と同様のスイッチ素子は、スイッチ電源又は電子機器に用いることができる。更に、これらの半導体装置を、サーバの電源回路等のフルブリッジ電源回路用の部品として用いることも可能である。また、これらの半導体装置は、パワーアンプ等高周波用途の電子機器に用いることができる。また、これらの半導体装置は、集積回路として用いることができる。
【0060】
以下、本発明の諸態様を付記としてまとめて記載する。
【0061】
(付記1)
基板と、
前記基板の上方に形成された電子走行層及び電子供給層を備えたトランジスタと、
前記基板の上方に形成され、前記トランジスタのゲートに接続された窒化物半導体層と、
前記窒化物半導体層を移動する電荷を制御する制御手段と、
を有することを特徴とする半導体装置。
【0062】
(付記2)
前記電子供給層と前記窒化物半導体層との間に形成されたn型GaN層を有することを特徴とする付記1に記載の半導体装置。
【0063】
(付記3)
前記トランジスタと前記窒化物半導体層とを絶縁する絶縁層を有することを特徴とする付記1又は2に記載の半導体装置。
【0064】
(付記4)
前記絶縁層は、AlN層、AlGaN層、p型GaN層、FeドープGaN層、Si酸化物層、Al酸化物層、Si窒化物層、及びC層からなる群から選択された少なくとも1種を含むことを特徴とする付記3に記載の半導体装置。
【0065】
(付記5)
前記制御手段は、前記窒化物半導体層上に形成された信号ラインを有することを特徴とする付記1乃至4のいずれか1項に記載の半導体装置。
【0066】
(付記6)
前記制御手段は、前記基板上に形成され、前記信号ラインを駆動するゲートドライバを有することを特徴とする付記5に記載の半導体装置。
【0067】
(付記7)
前記窒化物半導体層に接続された第1の外部端子と、
前記窒化物半導体層の前記第1の外部端子に接続された部分とは前記ゲートの逆側に位置する部分に接続され、前記第1の外部端子よりも高い電圧が供給される第2の外部端子と、
を有し、
前記制御手段は、
前記第1の外部端子と前記ゲートとの間で前記窒化物半導体層の電位を制御する第1の信号ラインと、
前記第2の外部端子と前記ゲートとの間で前記窒化物半導体層の電位を制御する第2の信号ラインと、
を有することを特徴とする付記1乃至4のいずれか1項に記載の半導体装置。
【0068】
(付記8)
前記制御手段は、前記基板上に形成され、前記第1の信号ライン及び前記第2の信号ラインを駆動するゲートドライバを有することを特徴とする付記7に記載の半導体装置。
【0069】
(付記9)
前記窒化物半導体層は、互いに積層された第2の電子走行層及び第2の電子供給層を有することを特徴とする付記1乃至8のいずれか1項に記載の半導体装置。
【0070】
(付記10)
前記第2の電子走行層はGaN層を有し、
前記第2の電子供給層はAlGaN層を有することを特徴とする付記9に記載の半導体装置。
【0071】
(付記11)
前記窒化物半導体層は、前記電荷の移動方向に並んだ、第1導電型の第1領域、第2導電型の第2領域、及び第1導電型の第3領域を有し、
前記信号ラインは、前記第2領域上に位置することを特徴とする付記5又は6に記載の半導体装置。
【0072】
(付記12)
前記窒化物半導体層の前記第1の外部端子に接続された部分は、前記電荷の移動方向に並んだ、第1導電型の第1領域、第2導電型の第2領域、及び第1導電型の第3領域を有し、
前記第1の信号ラインは、前記第2領域上に位置し、
前記窒化物半導体層の前記第2の外部端子に接続された部分は、前記電荷の移動方向に並んだ、第2導電型の第4領域、第1導電型の第5領域、及び第2導電型の第6領域を有し、
前記第2の信号ラインは、前記第5領域上に位置することを特徴とする付記7又は8に記載の半導体装置。
【0073】
(付記13)
基板の上方に、電子走行層及び電子供給層を備えたトランジスタを形成する工程と、
前記基板の上方に、前記トランジスタのゲートに接続される窒化物半導体層を形成する工程と、
前記窒化物半導体層を移動する電荷を制御する制御手段を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0074】
(付記14)
前記トランジスタを形成する工程と前記窒化物半導体層を形成する工程との間に、前記電子供給層上にn型GaN層を形成する工程を有し、
前記窒化物半導体層を前記n型GaN層上に形成することを特徴とする付記13に記載の半導体装置の製造方法。
【0075】
(付記15)
前記トランジスタと前記窒化物半導体層とを絶縁する絶縁層を形成する工程を有することを特徴とする付記13又は14に記載の半導体装置の製造方法。
【0076】
(付記16)
前記制御手段を形成する工程は、前記窒化物半導体層上に信号ラインを形成する工程を有することを特徴とする付記13乃至15のいずれか1項に記載の半導体装置の製造方法。
【0077】
(付記17)
前記制御手段を形成する工程は、
前記窒化物半導体層に接続される第1の外部端子と前記ゲートとの間で前記窒化物半導体層の電位を制御する第1の信号ラインを形成する工程と、
前記窒化物半導体層の前記第1の外部端子に接続された部分とは前記ゲートの逆側に位置する部分に接続され、前記第1の外部端子よりも高い電圧が供給される第2の外部端子と前記ゲートとの間で前記窒化物半導体層の電位を制御する第2の信号ラインを形成する工程と、
を有することを特徴とする付記13乃至15のいずれか1項に記載の半導体装置の製造方法。
【0078】
(付記18)
前記窒化物半導体層を形成する工程は、互いに積層される第2の電子走行層及び第2の電子供給層を形成する工程を有することを特徴とする付記13乃至17のいずれか1項に記載の半導体装置の製造方法。
【0079】
(付記19)
前記第2の電子走行層としてGaN層を形成し、
前記第2の電子供給層としてAlGaN層を形成することを特徴とする付記18に記載の半導体装置の製造方法。
【0080】
(付記20)
付記1乃至12のいずれか1項に記載の半導体装置を有することを特徴とする電源装置。
【符号の説明】
【0081】
1、21:基板
2、22:バッファ層
3、23:電子走行層
4、24:電子供給層
5、25:キャップ層
6、26:絶縁層
7:電子走行層
8:電子供給層
11g:ゲート電極
11s:ソース電極
11d:ドレイン電極
12、13、32、33:信号ライン
16、36:電源ライン
27、42:n型GaN層
41:p型GaN層
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
従来、基板の上方に結晶成長によりAlGaN層及びGaN層が形成され、GaN層が電子走行層として機能する高電子移動度トランジスタ(HEMT:high electron mobility transistor)についての研究が行われている。GaNのバンドギャップは3.4eVであり、Siのバンドギャップ(1.1eV)及びGaAsのバンドギャップ(1.4eV)よりも大きい。このため、GaN系のHEMTの耐圧は高く、自動車用等の高耐圧電力デバイスとして有望である。
【0003】
このようなHEMTは、主としてゲートドライバが搭載された回路基板等に搭載され、当該ゲートドライバに接続されて用いられる。つまり、HEMTのゲートには、回路基板に形成された回路等を介して、ゲートドライバからオン/オフ制御の電圧が供給される。
【0004】
しかしながら、回路基板に形成された回路等を介した駆動では、ゲートドライバとHEMTとの間のインダクタンス成分が大きいため、HEMTを十分に高速動作させることが困難である。また、従来、ゲートドライバとHEMTとを一つのチップ内に収納することも困難である。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特表2004−534380号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の目的は、トランジスタをより高速に動作させることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0007】
半導体装置の一態様には、基板と、前記基板の上方に形成された電子走行層及び電子供給層を備えたトランジスタと、前記基板の上方に形成され、前記トランジスタのゲートに接続された窒化物半導体層と、前記窒化物半導体層を移動する電荷を制御する制御手段と、が設けられている。
【発明の効果】
【0008】
上記の半導体装置等によれば、トランジスタのゲートの駆動を高速で行うことができ、トランジスタをより高速に動作させることができる。
【図面の簡単な説明】
【0009】
【図1】第1の実施形態に係る半導体装置の内部構造を示す図である。
【図2】半導体装置の外部端子を示す図である。
【図3A】第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図3B】図3Aに引き続き、第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図3C】図3Bに引き続き、第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図4】MOCVD装置の構成を示す図である。
【図5】第2の実施形態に係る半導体装置の内部構造を示す図である。
【図6A】第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図6B】図6Aに引き続き、第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図6C】図6Bに引き続き、第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図7】第2の実施形態の好ましい態様を示す断面図である。
【図8】第3の実施形態に係る電源装置を示す図である。
【発明を実施するための形態】
【0010】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
【0011】
(第1の実施形態)
先ず、第1の実施形態に係る半導体装置について説明する。図1(a)は、第1の実施形態に係る半導体装置の電極等の位置関係を示す平面図であり、図1(b)は、第1の実施形態に係る半導体装置の構造を示す断面図である。図1(b)は、図1(a)中のI−I線に沿った断面を示している。
【0012】
図1(a)及び(b)に示すように、第1の実施形態では、基板1上に、バッファ層2、電子走行層3、電子供給層4、キャップ層5、絶縁層6、電子走行層7、及び電子供給層8がこの順で形成されている。基板1としては、例えばn型のSi基板が用いられる。バッファ層2としては、例えばAlN層が形成されており、その厚さは、例えば1nm〜1000nmである。電子走行層3としては、例えば真性GaN層が形成されており、その厚さは、例えば10nm〜5000nmである。電子供給層4としては、例えばAl0.25Ga0.75N層が形成されており、その厚さは、例えば1nm〜100nmである。キャップ層5としては、例えばn型のGaN層が形成されており、その厚さは、例えば1nm〜100nmである。キャップ層5には、例えばSiがドーピングされている。絶縁層6としては、例えばAlN層が形成されており、その厚さは、例えば10nm〜5000nmである。絶縁層6として、AlGaN層、p型GaN層、FeドープGaN層、Si酸化物層、Al酸化物層、Si窒化物層、又はC層が形成されていてもよい。また、AlN層、AlGaN層、p型GaN層、FeドープGaN層、Si酸化物層、Al酸化物層、Si窒化物層、及びC層のうちの1種以上が絶縁層6に含まれていてもよい。電子走行層7としては、例えば真性GaN層が形成されており、その厚さは、例えば10nm〜5000nmである。電子供給層8としては、例えばAl0.25Ga0.75N層が形成されており、その厚さは、例えば1nm〜100nmである。
【0013】
電子供給層8、電子走行層7、及び絶縁層6には、キャップ層5の厚さ方向の一部まで入り込むゲート電極用の開口部10gが形成されている。また、電子供給層8、電子走行層7、絶縁層6、及びキャップ層5には、平面視で開口部10gを間に挟むようにして、ソース電極用の開口部10s及びドレイン電極用の開口部10dが形成されている。そして、開口部10g内にゲート電極11gが形成され、開口部10s内にソース電極11sが形成され、開口部10d内にドレイン電極11dが形成されている。例えば、ゲート電極11g及びソース電極11sの上面は、電子供給層8の上面よりも高い位置にあり、ドレイン電極11dの上面は、絶縁層6の上面とキャップ層5の上面との間に位置する。
【0014】
電子供給層8上に、信号ライン12、信号ライン13、及びパッド14が形成されている。信号ライン12と電子供給層8との間には絶縁膜18が介在し、信号ライン13と電子供給層8との間には絶縁膜19が介在している。信号ライン12は、平面視で、ゲート電極11gとソース電極11sとの間に介在し、ゲート電極11g及びソース電極11s間の領域を二分する。信号ライン13は、平面視で、ゲート電極11gとドレイン電極11dとの間に介在し、ゲート電極11g及びドレイン電極11d間の領域を二分する。また、パッド14は、平面視で、信号ライン13とドレイン電極11dとの間に介在し、信号ライン13及びドレイン電極11d間の領域を二分する。つまり、信号ライン13は、平面視で、ゲート電極11gとパッド14との間に介在し、ゲート電極11g及びパッド14間の領域を二分している。
【0015】
ゲート電極11g、ソース電極11s、信号ライン12、信号ライン13、及びパッド14を覆う絶縁層9が形成されている。絶縁層9としては、例えばシリコン窒化物層が形成されており、その厚さは、例えば0.1nm〜5000nmである。絶縁層9には、パッド14まで到達する孔15a及びこの孔15aに連通する溝15bが形成されており、孔15a内及び溝15b内に電源ライン16が埋め込まれている。
【0016】
絶縁層9、電源ライン16、及びドレイン電極11dを覆うパッシベーション膜17が形成されている。パッシベーション膜17に、電源ライン16の一部を露出する開口部、及びドレイン電極11dの一部を露出する開口部が形成されている。パッシベーション膜17及び絶縁層9に、ソース電極11sの一部を露出する開口部が形成されている。これらの開口部を介して、図2に示すように、電源ライン16が外部端子51に接続され、ソース電極11sが外部端子52に接続され、ドレイン電極11dが外部端子53に接続される。また、信号ライン12及び13は、基板1上に形成されたゲートドライバに接続される。例えば、このゲートドライバもパッシベーション膜17に覆われる。
【0017】
このように構成された半導体装置には、ゲート電極11g、ソース電極11s及びドレイン電極11dを備えたGaN系のHEMTが含まれる。そして、例えば、ソース電極11sは外部端子52を介して接地され、電源ライン16は外部端子51を介して12Vの電源に接続され、ドレイン電極11dには外部端子53を介してHEMTの用途に応じた所定の電圧が供給される。また、ゲートドライバから、信号ライン12に0V又は12Vの電圧が印加され、信号ライン13に24V又は0Vの電圧が印加される。従って、ゲート電極11gには、信号ライン12に印加される電圧及び信号ライン13に印加される電圧に応じた電圧が印加され、この電圧に応じてHEMTのオン/オフが切り替えられる。即ち、HEMTのオン/オフの切り替えは、下記表1に示す電圧制御により行われる。
【0018】
【表1】
【0019】
表1に示すように、信号ライン12にオン電圧が印加されるタイミングでは、信号ライン13にオフ電圧が印加され、信号ライン12にオフ電圧が印加されるタイミングでは、信号ライン13にオン電圧が印加される。そして、この電圧制御の際には、基板1上に形成されたゲートドライバから信号ライン12及び13に電圧が印加され、GaN系材料の電子走行層7を電子が高速で移動する。従って、Si系トランジスタを用いてHEMTのゲート電圧を印加する場合と比較して、HEMTをより高速に動作させることが可能である。
【0020】
次に、第1の実施形態に係る半導体装置を製造する方法について説明する。図3A乃至図3Cは、第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0021】
先ず、図3A(a)に示すように、基板1上に、例えば有機化学気相堆積(MOCVD:metal organic chemical vapor deposition)法により、バッファ層2、電子走行層3、電子供給層4、キャップ層5、絶縁層6、電子走行層7、及び電子供給層8を形成する。
【0022】
ここで、MOCVD装置について説明する。図4は、MOCVD装置の構成を示す図である。石英製反応管140の周囲に高周波コイル141が配置され、反応管140の内側に基板120を載置するためのカーボンサセプタ142が配置されている。反応管140の上流端(図4中の左側の端部)に、2本のガス導入管144及び145が接続され、化合物のソースガスが供給される。例えば、ガス導入管144からNソースガスとしてNH3ガスが導入され、ガス導入管145からIII族元素のソースガスとしてトリメチルアルミニウム(TMA)、トリメチルガリウム(TMG)等の有機III族化合物原料が導入される。基板120上で結晶成長が行われ、余剰のガスはガス排出管146から除害塔へ排出される。なお、MOCVD法による結晶成長を減圧雰囲気で行う場合は、ガス排出管146は真空ポンプへ接続され、真空ポンプの排出口が除害塔に接続される。
【0023】
バッファ層2としてAlN層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルアルミニウム(TMA)の流量:1〜50sccm、
アンモニア(NH3)の流量:10〜5000sccm、
圧力:100Torr、
温度:1100℃。
【0024】
電子走行層3として真性GaN層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム(TMG)の流量:1〜50sccm、
アンモニア(NH3)の流量:10〜10000sccm、
圧力:100Torr、
温度:1100℃。
【0025】
電子供給層4としてAl0.25Ga0.75N層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム(TMG)の流量:0〜50sccm、
トリメチルアルミニウム(TMA)の流量:0〜50sccm、
アンモニア(NH3)の流量:20slm、
圧力:100Torr、
温度:1100℃。
【0026】
キャップ層5としてn型のGaN層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム(TMG)の流量:1〜50sccm、
アンモニア(NH3)の流量:10〜10000sccm、
n型不純物:シラン(SiH4)、
圧力:100Torr、
温度:1100℃。
【0027】
絶縁層6としてAlN層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルアルミニウム(TMA)の流量:1〜50sccm、
アンモニア(NH3)の流量:10〜5000sccm、
圧力:100Torr、
温度:1100℃。
【0028】
電子走行層7として真性GaN層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム(TMG)の流量:1〜50sccm、
アンモニア(NH3)の流量:10〜10000sccm、
圧力:100Torr、
温度:1100℃。
【0029】
電子供給層8としてAl0.25Ga0.75N層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム(TMG)の流量:0〜50sccm、
トリメチルアルミニウム(TMA)の流量:0〜50sccm、
アンモニア(NH3)の流量:20slm、
圧力:100Torr、
温度:1100℃。
【0030】
次いで、図3A(b)に示すように、ゲート電極用の開口部10g、ソース電極用の開口部10s及びドレイン電極用の開口部10dを形成する。開口部10s及び10dは同時に形成することが好ましいが、開口部10gはこれらとは別に形成することが好ましい。深さが異なるからである。開口部10gの形成に際しては、例えば開口部10gを形成する予定の領域を露出するレジストパターンを形成し、このレジストパターンをマスクとして、電子供給層8、電子走行層7、絶縁層6、及びキャップ層5の一部をエッチングすればよい。その後、レジストパターンは除去する。開口部10s及び10dの形成に際しては、例えば開口部10s及び10dを形成する予定の領域を露出するレジストパターンを形成し、このレジストパターンをマスクとして、電子供給層8、電子走行層7、絶縁層6、及びキャップ層5をエッチングすればよい。その後、レジストパターンは除去する。
【0031】
その後、図3B(c)に示すように、ゲート電極11gを形成し、ソース電極11s及びドレイン電極11dを形成し、絶縁膜18、絶縁膜19、信号ライン12、及び信号ライン13を形成し、パッド14を形成する。これらの形成順序は特に限定されない。これらは、例えばリフトオフ法により形成することができる。
【0032】
続いて、図3B(d)に示すように、全面に絶縁層9を形成し、この絶縁層9に、溝15b及び孔15aを形成する。また、ドレイン電極11dを露出させる。絶縁層9は、例えばプラズマCVD法により形成する。また、溝15b及び孔15aの形成並びにドレイン電極11dの露出の際には、例えば、レジストパターンをマスクとし、SF6ガスをエッチングガスとして用いる選択エッチングを行う。
【0033】
次いで、図3C(e)に示すように、溝15b及び孔15a内に電源ライン16を形成する。電源ライン16は、例えばリフトオフ法により形成することができる。
【0034】
その後、図3C(f)に示すように、表面全体を覆うパッシベーション膜17を形成し、パッシベーション膜17に、電源ライン16の一部を露出する開口部、及びドレイン電極11dの一部を露出する開口部を形成する。また、パッシベーション膜17及び絶縁層9に、ソース電極11sの一部を露出する開口部を形成する。
【0035】
このようにして半導体装置を完成させることができる。必要に応じて、基板1の裏面を研磨して半導体装置の厚さを調整してもよい。
【0036】
なお、ゲート電極11g、ソース電極11s、ドレイン電極11d、信号ライン12、信号ライン13、及びパッド14の材料は特に限定されない。信号ライン12及び信号ライン13の材料としては、例えば、多結晶シリコン、Ni、Cr、Ti、Al等が挙げられる。また、これらの材料の膜の積層体を用いてもよい。ゲート電極11g、ソース電極11s、ドレイン電極11d、及びパッド14の材料としては、例えば、Al、Ta等が挙げられる。また、ゲート電極11g、ソース電極11s、ドレイン電極11d、及びパッド14として、Ta膜及びその上に形成されたAl膜の積層体を用いてもよい。
【0037】
(第2の実施形態)
次に、第2の実施形態について説明する。図5(a)は、第2の実施形態に係る半導体装置の電極等の位置関係を示す平面図であり、図5(b)は、第2の実施形態に係る半導体装置の構造を示す断面図である。図5(b)は、図5(a)中のII−II線に沿った断面を示している。
【0038】
図5(a)及び(b)に示すように、第2の実施形態では、基板21上に、バッファ層22、電子走行層23、電子供給層24、キャップ層25、絶縁層26、及びn型GaN層27がこの順で形成されている。基板21、バッファ層22、電子走行層23、電子供給層24、キャップ層25、絶縁層26としては、夫々、基板1、バッファ層2、電子走行層3、電子供給層4、キャップ層5、絶縁層6と同様のものが用いられる。n型GaN層27の厚さは、例えば10nm〜5000nmである。
【0039】
n型GaN層27、及び絶縁層26には、キャップ層25の厚さ方向の一部まで入り込むゲート電極用の開口部30gが形成されている。また、n型GaN層27、絶縁層26、及びキャップ層25には、平面視で開口部30gを間に挟むようにして、ソース電極用の開口部30s及びドレイン電極用の開口部30dが形成されている。そして、開口部30g内にゲート電極31gが形成され、開口部30s内にソース電極31sが形成され、開口部30d内にドレイン電極31dが形成されている。例えば、ゲート電極31g及びソース電極31sの上面は、n型GaN層27の上面よりも高い位置にあり、ドレイン電極31dの上面は、絶縁層26の上面とキャップ層25の上面との間に位置する。
【0040】
ゲート電極31gよりもドレイン電極31d側では、ゲート電極31g及びドレイン電極31d間の領域を二分する信号ライン33が、絶縁膜39を介してn型GaN層27上に形成されている。そして、平面視で、信号ライン33とゲート電極31gとの間、及び信号ライン33とドレイン電極31dとの間の領域では、n型GaN層27の表層部にp型不純物が導入されてp型GaN層41が形成されている。また、信号ライン33よりもドレイン電極31d側では、信号ライン33及びドレイン電極31d間の領域を二分するパッド34がp型GaN層41上に形成されている。
【0041】
ゲート電極31gよりもソース電極31s側では、n型GaN層27の表層部にp型不純物が導入されてp型GaN層41が形成されている。また、ゲート電極31g及びソース電極31s間の領域を二分する信号ライン32が、絶縁膜38を介してp型GaN層41上に形成されている。そして、平面視で、信号ライン32とゲート電極31gとの間、及び信号ライン32とソース電極31sとの間の領域では、p型GaN層41の表層部にn型不純物が導入されてn型GaN層42が形成されている。
【0042】
ゲート電極31g、ソース電極31s、信号ライン32、信号ライン33、及びパッド34を覆う絶縁層29が形成されている。絶縁層29としては、絶縁層9と同様のものが用いられる。絶縁層29には、パッド34まで到達する孔35a及びこの孔35aに連通する溝35bが形成されており、孔35a内及び溝35b内に電源ライン36が埋め込まれている。
【0043】
絶縁層29、電源ライン36、及びドレイン電極31dを覆うパッシベーション膜37が形成されている。パッシベーション膜37に、電源ライン36の一部を露出する開口部、及びドレイン電極31dの一部を露出する開口部が形成されている。パッシベーション膜37及び絶縁層29に、ソース電極31sの一部を露出する開口部が形成されている。これらの開口部を介して、第1の実施形態と同様に、電源ライン36が外部端子51に接続され、ソース電極31sが外部端子52に接続され、ドレイン電極31dが外部端子53に接続される。また、信号ライン32及び33は、基板21上に形成されたゲートドライバに接続される。例えば、このゲートドライバもパッシベーション膜37に覆われる。
【0044】
このように構成された半導体装置には、ゲート電極31g、ソース電極31s及びドレイン電極31dを備えたGaN系のHEMTが含まれる。そして、例えば、ソース電極31sは外部端子52を介して接地され、電源ライン36は外部端子51を介して12Vの電源に接続され、ドレイン電極31dには外部端子53を介してHEMTの用途に応じた所定の電圧が供給される。また、ゲートドライバから、信号ライン32に0V又は12Vの電圧が印加され、信号ライン33に24V又は0Vの電圧が印加される。従って、ゲート電極31gには、信号ライン32に印加される電圧及び信号ライン33に印加される電圧に応じた電圧が印加され、この電圧に応じてHEMTのオン/オフが切り替えられる。即ち、HEMTのオン/オフの切り替えは、第1の実施形態と同様に、表1に示す電圧制御により行われる。そして、この電圧制御の際には、基板21上に形成されたゲートドライバから信号ライン32及び33に電圧が印加され、n型GaN層27又はp型GaN層41を電荷が高速で移動する。従って、Si系トランジスタを用いてHEMTのゲート電圧を印加する場合と比較して、HEMTをより高速に動作させることが可能である。
【0045】
次に、第2の実施形態に係る半導体装置を製造する方法について説明する。図6A乃至図6Cは、第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0046】
先ず、図6A(a)に示すように、基板21上に、例えばMOCVD法により、バッファ層22、電子走行層23、電子供給層24、キャップ層25、絶縁層26、及びn型GaN層27をこの順で形成する。
【0047】
バッファ層22、電子走行層23、電子供給層24、キャップ層25、絶縁層26を形成する際の条件は、バッファ層2、電子走行層3、電子供給層4、キャップ層5、絶縁層6を形成する際の条件と同様である。n型GaN層27を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム(TMG)の流量:1〜50sccm、
アンモニア(NH3)の流量:10〜10000sccm、
n型不純物:シラン(SiH4)、
圧力:100Torr、
温度:1100℃。
【0048】
次いで、図6A(b)に示すように、n型GaN層27上に信号ライン33を形成する。信号ライン33は、例えばリフトオフ法により形成する。その後、信号ライン33をマスクとして用いてn型GaN層27にp型不純物(例えば、Mg)をドーピングすることにより、n型GaN層27の表面にp型GaN層41を形成する。
【0049】
続いて、図6B(c)に示すように、ゲート電極用の開口部30g、ソース電極用の開口部30s及びドレイン電極用の開口部30dを形成する。開口部30g、開口部30s、及び開口部30dは、開口部10g、開口部10s、及び開口部10dと同様にして形成することができる。
【0050】
次いで、図6B(d)に示すように、ゲート電極31gを形成し、ソース電極31s及びドレイン電極31dを形成し、信号ライン32を形成し、パッド34を形成する。これらの形成順序は特に限定されない。これらは、例えばリフトオフ法により形成することができる。
【0051】
その後、図6C(e)に示すように、ゲート電極31gとソース電極31sとの間の領域において、信号ライン32をマスクとして用いてp型GaN層41にn型不純物(例えば、Si)をドーピングすることにより、p型GaN層41の表面にn型GaN層42を形成する。この際、ゲート電極31gとドレイン電極31dとの間の領域は、レジストパターン等により覆っておく。
【0052】
そして、図6C(f)に示すように、絶縁層29の形成、溝35b及び孔35aの形成、電源ライン36の形成、及びパッシベーション膜37の形成等を行う。これらの処理は、第1の実施形態と同様にして行えばよい。
【0053】
このようにして半導体装置を完成させることができる。
【0054】
なお、第2の実施形態では、ゲート電極31gとして、図7に示すように、平面視で、ソース電極31s側に位置するソース側部31gs及びドレイン電極31d側に位置するドレイン側部31gdを備えたものを用いることが好ましい。ゲート電極31gとソース電極31sとの間にはnpn接合が存在し、ゲート電極31gとドレイン電極31dとの間にはpnp接合が存在するため、ゲート電極31gの材料をこれらの接合の種類に応じて選択できるようにするためである。
【0055】
ゲート電極31g、ソース電極31s、ドレイン電極31d、信号ライン32、信号ライン33、及びパッド34の材料は特に限定されない。信号ライン32の材料としては、例えば、多結晶シリコン、Ni、Cr、Ti、Al等が挙げられる。また、これらの材料の膜の積層体を用いてもよい。信号ライン33の材料としては、例えば、多結晶シリコン、Ni、TiAlN等が挙げられる。また、これらの材料の膜の積層体を用いてもよい。ゲート電極31gのソース側部31gsの材料としては、例えば、Al、Ta等が挙げられる。また、ソース側部31gsとして、Ta膜及びその上に形成されたAl膜の積層体を用いてもよい。ゲート電極31gのドレイン側部31gdの材料としては、例えば、Pd、Au等が挙げられる。また、ドレイン側部31gdとして、Pd膜及びその上に形成されたAu膜の積層体を用いてもよい。パッド34の材料としては、例えば、Pd、Au等が挙げられる。また、パッド34として、Pd膜及びその上に形成されたAu膜の積層体を用いてもよい。ソース電極31s及びドレイン電極31dの材料としては、例えば、Al、Ta等が挙げられる。また、ソース電極31s及びドレイン電極31dとして、Ta膜及びその上に形成されたAl膜の積層体を用いてもよい。
【0056】
(第3の実施形態)
次に、第3の実施形態について説明する。第3の実施形態は、第1又は第2の実施形態に係る半導体装置を備えたサーバ電源等の装置である。図8(a)は、PFC(power factor correction)回路を示す図であり、図8(b)は、図8(a)に示すPFC回路を含むサーバ電源を示す図である。
【0057】
図8(a)に示すように、PFC回路には、交流電源(AC)が接続されるダイオードブリッジ91に接続されたコンデンサ92が設けられている。コンデンサ92の一端子にはチョークコイル93の一端子が接続され、チョークコイル93の他端子には、スイッチ素子94の一端子及びダイオード96のアノードが接続されている。スイッチ素子94は第1又は第2の実施形態におけるHEMTに相当し、当該一端子は第1又は第2の実施形態におけるドレイン電極11d又は31dに相当する。また、スイッチ素子94の他端子は第1又は第2の実施形態におけるソース電極11s又は31sに相当する。スイッチ素子94のオン/オフが、基板1又は21上に形成されたゲートドライバにより制御される。ダイオード96のカソードにはコンデンサ95の一端子が接続されている。コンデンサ92の他端子、スイッチ素子94の当該他端子、及びコンデンサ95の他端子が接地される。そして、コンデンサ95の両端子間から直流電源(DC)が取り出される。
【0058】
そして、図8(b)に示すように、PFC回路90は、サーバ電源100等に組み込まれて用いられる。
【0059】
このようなサーバ電源100と同様の、より高速動作が可能な電源装置を構築することも可能である。また、スイッチ素子94と同様のスイッチ素子は、スイッチ電源又は電子機器に用いることができる。更に、これらの半導体装置を、サーバの電源回路等のフルブリッジ電源回路用の部品として用いることも可能である。また、これらの半導体装置は、パワーアンプ等高周波用途の電子機器に用いることができる。また、これらの半導体装置は、集積回路として用いることができる。
【0060】
以下、本発明の諸態様を付記としてまとめて記載する。
【0061】
(付記1)
基板と、
前記基板の上方に形成された電子走行層及び電子供給層を備えたトランジスタと、
前記基板の上方に形成され、前記トランジスタのゲートに接続された窒化物半導体層と、
前記窒化物半導体層を移動する電荷を制御する制御手段と、
を有することを特徴とする半導体装置。
【0062】
(付記2)
前記電子供給層と前記窒化物半導体層との間に形成されたn型GaN層を有することを特徴とする付記1に記載の半導体装置。
【0063】
(付記3)
前記トランジスタと前記窒化物半導体層とを絶縁する絶縁層を有することを特徴とする付記1又は2に記載の半導体装置。
【0064】
(付記4)
前記絶縁層は、AlN層、AlGaN層、p型GaN層、FeドープGaN層、Si酸化物層、Al酸化物層、Si窒化物層、及びC層からなる群から選択された少なくとも1種を含むことを特徴とする付記3に記載の半導体装置。
【0065】
(付記5)
前記制御手段は、前記窒化物半導体層上に形成された信号ラインを有することを特徴とする付記1乃至4のいずれか1項に記載の半導体装置。
【0066】
(付記6)
前記制御手段は、前記基板上に形成され、前記信号ラインを駆動するゲートドライバを有することを特徴とする付記5に記載の半導体装置。
【0067】
(付記7)
前記窒化物半導体層に接続された第1の外部端子と、
前記窒化物半導体層の前記第1の外部端子に接続された部分とは前記ゲートの逆側に位置する部分に接続され、前記第1の外部端子よりも高い電圧が供給される第2の外部端子と、
を有し、
前記制御手段は、
前記第1の外部端子と前記ゲートとの間で前記窒化物半導体層の電位を制御する第1の信号ラインと、
前記第2の外部端子と前記ゲートとの間で前記窒化物半導体層の電位を制御する第2の信号ラインと、
を有することを特徴とする付記1乃至4のいずれか1項に記載の半導体装置。
【0068】
(付記8)
前記制御手段は、前記基板上に形成され、前記第1の信号ライン及び前記第2の信号ラインを駆動するゲートドライバを有することを特徴とする付記7に記載の半導体装置。
【0069】
(付記9)
前記窒化物半導体層は、互いに積層された第2の電子走行層及び第2の電子供給層を有することを特徴とする付記1乃至8のいずれか1項に記載の半導体装置。
【0070】
(付記10)
前記第2の電子走行層はGaN層を有し、
前記第2の電子供給層はAlGaN層を有することを特徴とする付記9に記載の半導体装置。
【0071】
(付記11)
前記窒化物半導体層は、前記電荷の移動方向に並んだ、第1導電型の第1領域、第2導電型の第2領域、及び第1導電型の第3領域を有し、
前記信号ラインは、前記第2領域上に位置することを特徴とする付記5又は6に記載の半導体装置。
【0072】
(付記12)
前記窒化物半導体層の前記第1の外部端子に接続された部分は、前記電荷の移動方向に並んだ、第1導電型の第1領域、第2導電型の第2領域、及び第1導電型の第3領域を有し、
前記第1の信号ラインは、前記第2領域上に位置し、
前記窒化物半導体層の前記第2の外部端子に接続された部分は、前記電荷の移動方向に並んだ、第2導電型の第4領域、第1導電型の第5領域、及び第2導電型の第6領域を有し、
前記第2の信号ラインは、前記第5領域上に位置することを特徴とする付記7又は8に記載の半導体装置。
【0073】
(付記13)
基板の上方に、電子走行層及び電子供給層を備えたトランジスタを形成する工程と、
前記基板の上方に、前記トランジスタのゲートに接続される窒化物半導体層を形成する工程と、
前記窒化物半導体層を移動する電荷を制御する制御手段を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0074】
(付記14)
前記トランジスタを形成する工程と前記窒化物半導体層を形成する工程との間に、前記電子供給層上にn型GaN層を形成する工程を有し、
前記窒化物半導体層を前記n型GaN層上に形成することを特徴とする付記13に記載の半導体装置の製造方法。
【0075】
(付記15)
前記トランジスタと前記窒化物半導体層とを絶縁する絶縁層を形成する工程を有することを特徴とする付記13又は14に記載の半導体装置の製造方法。
【0076】
(付記16)
前記制御手段を形成する工程は、前記窒化物半導体層上に信号ラインを形成する工程を有することを特徴とする付記13乃至15のいずれか1項に記載の半導体装置の製造方法。
【0077】
(付記17)
前記制御手段を形成する工程は、
前記窒化物半導体層に接続される第1の外部端子と前記ゲートとの間で前記窒化物半導体層の電位を制御する第1の信号ラインを形成する工程と、
前記窒化物半導体層の前記第1の外部端子に接続された部分とは前記ゲートの逆側に位置する部分に接続され、前記第1の外部端子よりも高い電圧が供給される第2の外部端子と前記ゲートとの間で前記窒化物半導体層の電位を制御する第2の信号ラインを形成する工程と、
を有することを特徴とする付記13乃至15のいずれか1項に記載の半導体装置の製造方法。
【0078】
(付記18)
前記窒化物半導体層を形成する工程は、互いに積層される第2の電子走行層及び第2の電子供給層を形成する工程を有することを特徴とする付記13乃至17のいずれか1項に記載の半導体装置の製造方法。
【0079】
(付記19)
前記第2の電子走行層としてGaN層を形成し、
前記第2の電子供給層としてAlGaN層を形成することを特徴とする付記18に記載の半導体装置の製造方法。
【0080】
(付記20)
付記1乃至12のいずれか1項に記載の半導体装置を有することを特徴とする電源装置。
【符号の説明】
【0081】
1、21:基板
2、22:バッファ層
3、23:電子走行層
4、24:電子供給層
5、25:キャップ層
6、26:絶縁層
7:電子走行層
8:電子供給層
11g:ゲート電極
11s:ソース電極
11d:ドレイン電極
12、13、32、33:信号ライン
16、36:電源ライン
27、42:n型GaN層
41:p型GaN層
【特許請求の範囲】
【請求項1】
基板と、
前記基板の上方に形成された電子走行層及び電子供給層を備えたトランジスタと、
前記基板の上方に形成され、前記トランジスタのゲートに接続された窒化物半導体層と、
前記窒化物半導体層を移動する電荷を制御する制御手段と、
を有することを特徴とする半導体装置。
【請求項2】
前記電子供給層と前記窒化物半導体層との間に形成されたn型GaN層を有することを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記トランジスタと前記窒化物半導体層とを絶縁する絶縁層を有することを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記制御手段は、前記窒化物半導体層上に形成された信号ラインを有することを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
【請求項5】
前記窒化物半導体層に接続された第1の外部端子と、
前記窒化物半導体層の前記第1の外部端子に接続された部分とは前記ゲートの逆側に位置する部分に接続され、前記第1の外部端子よりも高い電圧が供給される第2の外部端子と、
を有し、
前記制御手段は、
前記第1の外部端子と前記ゲートとの間で前記窒化物半導体層の電位を制御する第1の信号ラインと、
前記第2の外部端子と前記ゲートとの間で前記窒化物半導体層の電位を制御する第2の信号ラインと、
を有することを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
【請求項6】
前記窒化物半導体層は、互いに積層された第2の電子走行層及び第2の電子供給層を有することを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
【請求項7】
前記第2の電子走行層はGaN層を有し、
前記第2の電子供給層はAlGaN層を有することを特徴とする請求項6に記載の半導体装置。
【請求項8】
前記窒化物半導体層は、前記電荷の移動方向に並んだ、第1導電型の第1領域、第2導電型の第2領域、及び第1導電型の第3領域を有し、
前記信号ラインは、前記第2領域上に位置することを特徴とする請求項4に記載の半導体装置。
【請求項9】
前記窒化物半導体層の前記第1の外部端子に接続された部分は、前記電荷の移動方向に並んだ、第1導電型の第1領域、第2導電型の第2領域、及び第1導電型の第3領域を有し、
前記第1の信号ラインは、前記第2領域上に位置し、
前記窒化物半導体層の前記第2の外部端子に接続された部分は、前記電荷の移動方向に並んだ、第2導電型の第4領域、第1導電型の第5領域、及び第2導電型の第6領域を有し、
前記第2の信号ラインは、前記第5領域上に位置することを特徴とする請求項5に記載の半導体装置。
【請求項10】
基板の上方に、電子走行層及び電子供給層を備えたトランジスタを形成する工程と、
前記基板の上方に、前記トランジスタのゲートに接続される窒化物半導体層を形成する工程と、
前記窒化物半導体層を移動する電荷を制御する制御手段を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項1】
基板と、
前記基板の上方に形成された電子走行層及び電子供給層を備えたトランジスタと、
前記基板の上方に形成され、前記トランジスタのゲートに接続された窒化物半導体層と、
前記窒化物半導体層を移動する電荷を制御する制御手段と、
を有することを特徴とする半導体装置。
【請求項2】
前記電子供給層と前記窒化物半導体層との間に形成されたn型GaN層を有することを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記トランジスタと前記窒化物半導体層とを絶縁する絶縁層を有することを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記制御手段は、前記窒化物半導体層上に形成された信号ラインを有することを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
【請求項5】
前記窒化物半導体層に接続された第1の外部端子と、
前記窒化物半導体層の前記第1の外部端子に接続された部分とは前記ゲートの逆側に位置する部分に接続され、前記第1の外部端子よりも高い電圧が供給される第2の外部端子と、
を有し、
前記制御手段は、
前記第1の外部端子と前記ゲートとの間で前記窒化物半導体層の電位を制御する第1の信号ラインと、
前記第2の外部端子と前記ゲートとの間で前記窒化物半導体層の電位を制御する第2の信号ラインと、
を有することを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
【請求項6】
前記窒化物半導体層は、互いに積層された第2の電子走行層及び第2の電子供給層を有することを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
【請求項7】
前記第2の電子走行層はGaN層を有し、
前記第2の電子供給層はAlGaN層を有することを特徴とする請求項6に記載の半導体装置。
【請求項8】
前記窒化物半導体層は、前記電荷の移動方向に並んだ、第1導電型の第1領域、第2導電型の第2領域、及び第1導電型の第3領域を有し、
前記信号ラインは、前記第2領域上に位置することを特徴とする請求項4に記載の半導体装置。
【請求項9】
前記窒化物半導体層の前記第1の外部端子に接続された部分は、前記電荷の移動方向に並んだ、第1導電型の第1領域、第2導電型の第2領域、及び第1導電型の第3領域を有し、
前記第1の信号ラインは、前記第2領域上に位置し、
前記窒化物半導体層の前記第2の外部端子に接続された部分は、前記電荷の移動方向に並んだ、第2導電型の第4領域、第1導電型の第5領域、及び第2導電型の第6領域を有し、
前記第2の信号ラインは、前記第5領域上に位置することを特徴とする請求項5に記載の半導体装置。
【請求項10】
基板の上方に、電子走行層及び電子供給層を備えたトランジスタを形成する工程と、
前記基板の上方に、前記トランジスタのゲートに接続される窒化物半導体層を形成する工程と、
前記窒化物半導体層を移動する電荷を制御する制御手段を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【図2】
【図3A】
【図3B】
【図3C】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【公開番号】特開2012−99674(P2012−99674A)
【公開日】平成24年5月24日(2012.5.24)
【国際特許分類】
【出願番号】特願2010−246743(P2010−246743)
【出願日】平成22年11月2日(2010.11.2)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成24年5月24日(2012.5.24)
【国際特許分類】
【出願日】平成22年11月2日(2010.11.2)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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