半導体装置
【課題】半導体装置の外部端子に加わる外力により外部端子下の絶縁膜にクラックが生じるのを抑制または防止する。
【解決手段】シリコン基板１の主面ｓ１上に形成された配線層のうちの最上の配線層ＭＨは、アルミニウムからなる導体パターン３によって形成されたパッドＰＤ１を有し、パッドＰＤ１の下面には、下層から順に積層された第１バリア導体膜ｂｍ１および第２バリア導体膜ｂｍ２からなるバリア導体膜ＢＭａが配置されている。最上の配線層ＭＨの一つ下の第５配線層Ｍ５のうち、パッドＰＤ１のプローブ接触領域ＰＡと平面的に重なる領域には導体パターン３は配置されていない。また、第１バリア導体膜ｂｍ１はチタン、第２バリア導体膜ｂｍ２は窒化チタンをそれぞれ主体とする導体膜であり、第１バリア導体膜ｂｍ１の方が、第２バリア導体膜ｂｍ２よりも厚く形成されている。
【解決手段】シリコン基板１の主面ｓ１上に形成された配線層のうちの最上の配線層ＭＨは、アルミニウムからなる導体パターン３によって形成されたパッドＰＤ１を有し、パッドＰＤ１の下面には、下層から順に積層された第１バリア導体膜ｂｍ１および第２バリア導体膜ｂｍ２からなるバリア導体膜ＢＭａが配置されている。最上の配線層ＭＨの一つ下の第５配線層Ｍ５のうち、パッドＰＤ１のプローブ接触領域ＰＡと平面的に重なる領域には導体パターン３は配置されていない。また、第１バリア導体膜ｂｍ１はチタン、第２バリア導体膜ｂｍ２は窒化チタンをそれぞれ主体とする導体膜であり、第１バリア導体膜ｂｍ１の方が、第２バリア導体膜ｂｍ２よりも厚く形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置の外部端子に加わる外力により外部端子下の絶縁膜にクラックが生じるのを抑制または防止する技術に関するものである。
【背景技術】
【０００２】
半導体装置の製造工程では、半導体ウェハに形成された半導体チップの外部端子であるボンディングパッド（以下、単にパッドという）にプローブ（探針）を当てて半導体装置の電気的特性を検査するプローブ検査工程がある。その際に、パッドに加わる外力（衝撃）によりパッド下の絶縁膜にクラックが生じ、半導体装置の信頼性が低下する問題がある。
【０００３】
例えば、特開２００７−１２３５４６号公報（特許文献１）には、アルミニウム（Ａｌ）パッドと銅（Ｃｕ）配線との間のバリアメタルとして、１００ｎｍ以上のチタン（Ｔｉ）を備えた半導体装置が開示されている。これにより、銅がアルミニウムパッドに滲み出すのを防ぐことができる。
【０００４】
また、例えば、特開２００３−１７９０５９号公報（特許文献２）には、配線パッド部において、窒化タンタル（ＴａＮ）層とタンタル（Ｔａ）層とのペア、または、窒化チタン（ＴｉＮ）とチタン層とのペアを連続して交互に２ペア以上積層したバリア膜を有する半導体装置が開示されている。これにより、配線パッド部におけるバリア膜のバリア性および強度を向上させ、信頼性を向上させることができる。
【０００５】
また、例えば、特開２００３−３１５７５号公報（特許文献３）には、銅パッド上のアルミニウムパッドの構造として、接続ビア開口部を接続銅ビアによって埋設して段差をほぼ零にする技術が開示されている。これにより、アルミニウムパッドを形成するためのアルミニウムの膜厚を薄くすることができ、製造の容易化を実現でき、かつ、銅パッドの酸化を防止できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３５４６号公報
【特許文献２】特開２００３−１７９０５９号公報
【特許文献３】特開２００３−３１５７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、近年は、半導体チップの面積削減のため、パッドの下方にも素子や配線を配置するようになってきている。このため、プローブ検査時に、如何にしてパッド下の絶縁層にクラックが生じないようにするかが重要な課題となっている。従って、パッドの下方に素子等を配置する場合は、パッドの直下に配線層と同じ材料で応力緩和層を形成したり、ＳｉＯ２より弾性率が高くかつ塑性変形しにくいタングステン（Ｗ）や高融点金属で補強したりする必要性が高くなっている。
【０００８】
しかし、本発明者らの検討によれば、配線層と同じ金属（アルミニウムや銅）でパッドの直下に応力緩和層を形成すると、パッドにプローブを当てたときの衝撃により、応力緩和層が塑性変形し、これが原因で配線層中の絶縁膜にクラックが生じて下層に伝播する問題があることを見出した。さらに、タングステンや高融点金属を補強層として用いても、以下のような問題点があることを見出した。第一に、タングステンや高融点金属の直下に配線層（アルミニウムや銅）が接している構造では、その配線層の塑性変形により、タングステンや高融点金属にクラックが生じ、それが下層に伝播する。直下の配線層の幅が広いほど、塑性変形は大きく、パッドと同程度の大きさ（３０〜１００μｍ）ではクラックが特に顕著となる。第二に、タングステンのある部分と無い部分とがあると、その界面にクラックが発生して下層に伝播する。第三に、応力の高いタングステンを厚く形成すると、その応力自体でタングステンが剥離する。
【０００９】
一方、パッド下を含むチップ内の全領域では、各配線層の配線パターンの密度が低い部分に、配線材料で形成されたダミーパターンを配置して、パターン占有率をある程度以上に調整するのが一般的である。これは、占有率が低い領域があると、ＣＭＰ（Chemical and Mechanical Polishing）工程で高低差が生じ、それより上層でリソグラフィのフォーカスずれが発生するためである。
【００１０】
パッド直下に素子や配線を配置しない場合、上記目的によりパッド直下にもダミーパターンを設置することが考えられる。しかし、本発明者らの検討によれば、パッド直下にもダミーパターンがあると、パッドにプローブを当てたときの衝撃により、ダミーパターン（配線材料）が塑性変形して絶縁層にクラックが生じて下層に伝播する問題があることを見出した。
【００１１】
上記のように配線層中の絶縁膜にクラックが存在すると、そこから水分が浸入し、デバイスや配線の信頼性を低下させる問題がある。さらに、パッケージ後の熱ストレスにより、ワイヤボンドやバンプが力を受け、上記クラック部分を起点としてパッド部が剥離して断線を生じる問題がある。
【００１２】
このようなクラックや剥離の問題は、特に、配線層の絶縁膜として機械的強度の弱い低誘電率膜（Ｌｏｗ−ｋ膜）を用いると、顕著になる。
【００１３】
一方、上記クラックを抑制または防止する手法として、プローブ検査工程時におけるププローブの針圧を下げる方法があるが、針圧を下げると、プローブとパッドとの接触抵抗が大きくなり、半導体装置の電気的特性を正確に測定することが出来なくなる結果、半導体装置の信頼性が低下するという問題がある。
【００１４】
そこで、本発明の目的の一つは、半導体装置の外部端子に加わる外力により外部端子下の絶縁膜にクラックが生じるのを抑制または防止することのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１７】
半導体基板の主面を覆うようにして、交互に繰り返し積層して配置された配線層および接続層を有し、前記配線層の各々は、導体パターンと、前記導体パターン間を絶縁する層間絶縁膜とを有し、前記接続層の各々は、異なる前記配線層の前記導体パターン同士を接続する接続導体部と、前記接続導体部間を絶縁する前記層間絶縁膜とを有し、前記配線層のうちの最上の配線層は、前記導体パターンにより形成される外部端子と、前記外部端子を覆う保護絶縁膜とを有し、前記外部端子は、アルミニウムを主体とする導体からなり、前記保護絶縁膜は、前記外部端子の一部を露出させる開口部を有し、前記外部端子は、前記保護絶縁膜の開口部から露出した領域の一部に、プローブ接触領域を有し、前記配線層のうち、前記最上の配線層の一つ下の配線層において、前記プローブ接触領域と平面的に重なる部分には、前記導体パターンは配置されておらず、前記外部端子とその直下の前記層間絶縁膜との間にはバリア導体膜が配置され、前記バリア導体膜は、チタンを主体とする第１バリア導体膜と、窒化チタンを主体とする第２バリア導体膜との積層膜によって構成され、前記第１バリア導体膜は前記層間絶縁膜と接する側に、前記第２バリア導体膜は前記外部端子と接する側にそれぞれ配置され、前記バリア導体膜では、縦方向の膜厚が、前記第１バリア導体膜の方が、前記第２バリア導体膜よりも厚い。
【発明の効果】
【００１８】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下の通りである。
【００１９】
即ち、半導体装置の外部端子に加わる外力により外部端子下の絶縁膜にクラックが生じるのを抑制または防止することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１である半導体装置の要部平面図である。
【図２】図１に示す要部平面図のＡ１−Ａ１線に沿って矢印方向に見た要部断面図である。
【図３】図２に示す要部断面図の一部を拡大して示した要部断面図である。
【図４】図３に示す要部断面図の一部を拡大して示した要部断面図である。
【図５】本発明の実施の形態１である他の半導体装置の要部平面図である。
【図６】本発明の実施の形態１である更に他の半導体装置の要部平面図である。
【図７】本発明の実施の形態２である半導体装置の要部平面図である。
【図８】本発明の実施の形態２である半導体装置の要部断面図である。
【図９】図８に示す要部断面図の一部を拡大して示した要部断面図である。
【図１０】本発明の実施の形態３である半導体装置の要部断面図である。
【図１１】図１０に示す要部断面図の一部を拡大して示した要部断面図である。
【図１２】本発明の実施の形態４である半導体装置の要部断面図である。
【図１３】本発明の実施の形態５である半導体装置の要部断面図である。
【図１４】本発明の実施の形態６である半導体装置の要部平面図である。
【図１５】図１４に示す要部平面図のＡ１−Ａ１線に沿って矢印方向に見た要部断面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
図１は本実施の形態１の半導体装置の要部平面図を示し、図２は、図１のＡ１−Ａ１線に沿って矢印方向に見た要部断面図である。これらは、本実施の形態１の半導体装置のうち、電気特性検査のためのプロービングや、ワイヤボンディングを施すためのパッド（外部端子）ＰＤ１の周辺部を示している。また、図３は、このパッドＰＤ１の周辺部を拡大した要部断面図を示し、図４は、図３の要部ｐ１００を拡大した要部断面図を示している。これらの図１〜図４を用いて、本実施の形態１の半導体装置が有する構造を詳しく説明する。
【００２３】
本実施の形態１の半導体装置は、シリコン基板（半導体基板）１の主面ｓ１には、ＭＩＳ（Metal Insulator Semiconductor）構造の電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）Ｑなどからなる半導体素子が形成されている。各電界効果トランジスタＱは、浅い溝（Shallow Trench：ＳＴ）構造の分離部２によってそれぞれ絶縁されている。
【００２４】
更に、上記の電界効果トランジスタＱを含むシリコン基板１の主面ｓ１を覆うようにして、交互に繰り返し積層して、配線層ＭＬ，Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，ＭＨ、および、接続層ＶＬ，Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５，ＶＨが形成されている。言い換えれば、シリコン基板１の主面ｓ１直上には最下の接続層ＶＬが配置され、その上に最下の配線層ＭＬが配置され、その上には順に、第１接続層Ｖ１、第１配線層Ｍ１、第２接続層Ｖ２、第２配線層Ｍ２、第３接続層Ｖ３、第３配線層Ｍ３、第４接続層Ｖ４、第４配線層Ｍ４、第５接続層Ｖ５、第５配線層Ｍ５が配置され、最後に、最上の接続層ＶＨと最上の配線層ＭＨとが順に配置されている。
【００２５】
配線層ＭＬ，Ｍ１〜Ｍ５，ＭＨの各々は、所望の配線形状を有する導体パターン３と、それら導体パターン３同士の間を絶縁するための層間絶縁膜４を有している。また、接続層ＶＬ，Ｖ１〜Ｖ５，ＶＨの各々は、異なる配線層ＭＬ，Ｍ１〜Ｍ５，ＭＨの導体パターン３同士を接続するビアプラグ（接続導体部）５と、それらビアプラグ５同士の間を絶縁するための層間絶縁膜４を有している。例えば、第３配線層Ｍ３の導体パターン３と第４配線層Ｍ４の導体パターン４とは、第４接続層Ｖ４のビアプラグ５によって電気的に接続されている。なお、最下の接続層ＭＬは、最下の配線層ＭＬの導体パターン３と電界効果トランジスタＱとの電気的な接続を担い、この最下の接続層ＭＬの接続導体部は特にコンタクトプラグ５Ｌと称される。
【００２６】
また、層間絶縁膜４は、酸化シリコンやＬｏｗ−ｋ材料を主体とする絶縁膜からなる。Ｌｏｗ−ｋ材料とは、酸化シリコンよりも比誘電率の低い材料であり、例えば、炭素含有酸化シリコン（ＳｉＯＣ）などがある。層間絶縁膜４としてＬｏｗ−ｋ材料を用いる場合であっても、最上の接続層ＶＨ、第５配線層Ｍ５および第５接続層Ｖ５の層間絶縁膜４においては、Ｌｏｗ−ｋ材料より機会強度の高い絶縁膜（例えば酸化シリコン膜）を適用し、他の接続層および配線層の層間絶縁膜４をＬｏｗ−ｋ材料とする方が、より好ましい。これにより、パッケージのストレスによるＬｏｗ−ｋ材料の破壊を防ぐことができる。また、各配線層ＭＬ，Ｍ１〜Ｍ５，ＭＨと各接続層ＶＬ，Ｖ１〜Ｖ５，ＶＨとの境界部にバリア絶縁膜６を有していても良い。バリア絶縁膜６は、例えば炭窒化シリコンを主体とする絶縁膜からなる。
【００２７】
ここで、各配線層ＭＬ，Ｍ１〜Ｍ５，ＭＨのうち、最上の配線層ＭＨの導体パターン３は、外部からのボンディングワイヤを接続させたり、電気特性検査を施すためのプローブＰＲＢを接触させたりするための、パッドＰＤ１となっている。最上の配線層ＭＨにおいて、パッドＰＤ１は保護絶縁膜７によって一部覆われている。保護絶縁膜７は、例えば、酸化シリコン膜と、その上に堆積された窒化シリコン膜と、さらにその上に堆積されたポリイミド樹脂膜との積層体により形成されている。ここで、保護絶縁膜７は、パッドＰＤ１の一部を露出させる開口部ＯＰ１を有する。この開口部ＯＰ１において露出した部分のパッドＰＤ１の一部に、ワイヤボンディングを施すワイヤ接触領域ＷＡや、電気検査を施すためのプローブ接触領域ＰＡを有する。
【００２８】
ここで、プローブ領域ＰＡとは、本実施の形態１の半導体装置のパッドＰＤ１上において、以下のような領域を表す。即ち、パッドＰＤ１にプローブＰＲＢを接触させた痕として、パッドＰＤ１自体のへこみや盛り上がなどといった、プローブ痕を有するパッドＰＤ１上の箇所である。本発明者らの検証によれば、プローブ痕は１０μｍ以上の幅を有する。プローブ痕の大きさは、当然ながら、パッドＰＤ１の露出部（保護絶縁膜７の開口部ＯＰ１）を超えることは無い。
【００２９】
最上の配線層ＭＨの導体パターン３からなるパッドＰＤ１は、アルミニウムを主体とする導体からなる。そして、パッドＰＤ１とその直下の最上の接続層ＶＨの層間絶縁膜４との間にはバリア導体膜ＢＭａが配置されている。この、パッドＰＤ１直下のバリア導体膜ＢＭａの構成に関しては、後に別図を用いて詳しく説明する。また、パッドＰＤ１の上面における保護絶縁膜７との界面には、バリア導体膜ＢＭが形成されている。
【００３０】
本実施の形態１の半導体装置では、最上の配線層ＭＨが有するパッドＰＤ１以外の、他の配線層ＭＬ，Ｍ１〜Ｍ５が有する導体パターン３は、銅を主体とする導体からなる。
【００３１】
また、最下の配線層ＭＬの導体パターン３と、シリコン基板１の主面ｓ１に形成された電界効果トランジスタＱとを電気的に接続する、最下の接続層ＶＬのコンタクトプラグ５Ｌは、高融点金属を主体とする導体からなる。このような高融点金属としては、例えばタングステンなどがある。更に、この最下の接続層ＶＬのコンタクトプラグ５Ｌの側面であって層間絶縁膜４との境界部、および、その底面であって電界効果トランジスタＱとの境界部には、一体的にバリア導体膜が配置されている。このバリア導体膜は、タングステンの成長のきっかけとなる機能、および、配線と絶縁膜との密着性を向上させる機能を有している。このようなバリア導体膜としては、例えば、窒化チタンなどがある。
【００３２】
また、最上の配線層ＭＨの導体パターン３であるパッドＰＤ１と、その直下の配線層である第５配線層Ｍ５の導体パターン３とを電気的に接続する、最上の接続層ＶＨのビアプラグ５である最上ビアプラグ（最上接続導体部）５Ｈは、上記のコンタクトプラグ５Ｌと同様の構成を有している。即ち、最上の接続層ＶＨの最上ビアプラグ５Ｈは、例えばタングステンを主体とする導体からなり、その側面および底面に、例えば窒化チタンからなるバリア導体膜ＢＭｂを有している。
【００３３】
本実施の形態１の半導体装置は、最下の接続層ＶＬが有するコンタクトプラグ５Ｌおよび最上の接続層ＶＨが有する最上ビアプラグ５Ｈ以外の、他の接続層Ｖ１〜Ｖ５が有するビアプラグ５は、銅を主体とする導体からなる。この、ビアプラグ５は、その側面および底面に、例えばタンタルや窒化タンタルなどからなるバリア導体膜ＢＭｃを有している。ここで、上述の銅からなる導体パターン３やビアプラグ５などは、層間絶縁膜４に孔（ビアホール、配線孔、またはその両方）を形成してそこに銅を埋め込むといった、所謂ダマシン（シングルダマシン、デュアルダマシン）法によって形成される。
【００３４】
本実施の形態１の半導体装置では、配線層ＭＬ，Ｍ１〜Ｍ５，ＭＨのうち、最上の配線層ＭＨの一つ下の配線層（即ち、第５配線層Ｍ５）において、プローブ接触領域ＰＡと平面的に重なる部分には、導体パターン３が形成されていない。言い換えれば、第５配線層Ｍ５の当該領域には、層間絶縁膜４のみが形成されている。このようにすることで、以下のような効果が得られる。
【００３５】
プローブ接触領域ＰＡ下の配線層に導体が配置されていると、プロービングの圧力により配線層全体が塑性変形し易く、その歪みにより、層間絶縁膜４にクラックが生じ易い。例えば銅からなる導体パターン３を有する配線層の場合、このようなクラックが導体パターンまで達すると、銅を酸化させ得る。これにより、導体パターン３のショートまたはオープンが生じ、特性不良を引き起こす原因となる。
【００３６】
これに対し、本実施の形態１の半導体装置では、上述のように、最上の配線層ＭＨのパッドＰＤ１の一つ下の第５配線層Ｍ５において、プローブ接触領域ＰＡ下に導体パターン３を配置していない。これにより、プロービングの際の塑性変形を低減でき、クラックを発生させ難くすることができる。また、クラックが発生した場合でも、プローブ接触領域ＰＡ下の第５配線層Ｍ５に、銅による導体パターン３を配置しないことで、導体パターン３の酸化などによる特性不良を起こし難くすることができる。
【００３７】
本実施の形態１の半導体装置では、最上の配線層ＭＨの一つ下の第５配線層Ｍ５の上下の接続層（即ち、最上の接続層ＶＨおよび第５接続層Ｖ５）には、プローブ接触領域ＰＡと平面的に重なる部分において、ビアプラグ５を配置しない構造とした方が、より好ましい。なぜなら、銅からなるビアプラグ５を、パッドＰＤ１に近い接続層のプローブ接触領域ＰＡ下に配置しないことで、上述の第５配線層Ｍ５の導体パターン３と同様に、プロービングの際の塑性変形を低減でき、クラックを発生させ難くすることができるからである。以上をまとめると、本実施の形態１の半導体装置では、最上の配線層ＭＨのパッドＰＤ１直下の最上の接続層ＶＨ、第５配線層Ｍ５および第５接続層Ｖ５において、プローブ接触領域ＰＡ下には、銅からなる導体パターン３およびビアプラグ５を配置しない方が、より好ましいということになる。
【００３８】
以上のように、パッドＰＤ１上のプローブ接触領域ＰＡの下に銅配線を配置しないことで塑性変形を起こし難くし、クラックを発生させ難くすることができる。本発明者らの検証によれば、プローブ接触領域ＰＡ下には、縦方向に１μｍ以上、銅からなる導体パターン３およびビアプラグ５が配置されていない構造とすることで、上記の効果が得られる。これは、言い換えれば、最上の配線層ＭＨの一つ下の第５配線層Ｍ５と、その上下の最上の接続層ＶＨおよび第５接続層Ｖ５が、上述のようにプローブ接触領域ＰＡ下に導体パターン３およびビアプラグ５を持たず、かつ、縦方向の合計の膜厚が１μｍ以上である構造がより好ましい。なぜなら、プローブ接触領域ＰＡの下に、銅のパターンが存在しない層間絶縁膜４が１μｍ以上配置されていれば、それよりも下層の銅が塑性変形したとしても、クラックの発生を抑制し得る。ここで、縦方向とは、シリコン基板１の主面ｓ１に垂直な方向であり、各配線層ＭＬ，Ｍ１〜Ｍ５，ＭＨや各接続層ＶＬ，Ｖ１〜Ｖ５，ＶＨの膜厚方向である。また、本発明者らの更なる検証によれば、加工精度などの観点から、上記の、最上の接続層ＶＨ、第５配線層Ｍ５および第５接続層Ｖ５の合計の膜厚は、３．５μｍ以下であることが望ましい。以上をまとめると、上述の効果を発現するためには、プローブ接触領域ＰＡ下に導体パターン３およびビアプラグ５を持たない最上の接続層ＶＨ、第５配線層Ｍ５および第５接続層Ｖ５の合計膜厚は、１μｍ以上、３．５μｍ以下である構造が望ましい。
【００３９】
上記では、パッドＰＤ１のうちのプローブ接触領域ＰＡ下において、第５配線層Ｍ５などに導体パターン３を配置しない構造を説明した。本実施の形態１の半導体装置では、更に、パッドＰＤ１が保護絶縁膜７から露出している部分の下部において、第５配線層Ｍ５などに導体パターン３を配置しない構造である方が、より好ましい。即ち、最上の配線層ＭＨの一つ下の第５配線層Ｍ５において、保護絶縁膜７の開口部ＯＰ１と平面的に重なる部分には、導体パターン３は配置されていない構造である方が、より好ましい。なぜなら、このように、パッドＰＤ１に近い第５配線層Ｍ５において、銅からなる導体パターン３を配置しないことで、塑性変化をより起こし難くすることができるからである。結果として、層間絶縁膜４へのクラックの発生を抑制し得る。同様の理由から、第５配線層Ｍ５の上下の最上の接続層ＶＨおよび第５接続層Ｖ５の当該領域にも、ビアプラグ５を配置しない構造とする方が、より好ましい。
【００４０】
更に、本実施の形態１の半導体装置は、パッドＰＤ１の底部であって、最上の接続層ＶＨとの界面に配置されたバリア導体膜ＢＭａにおいて、以下のような構造を有する。即ち、パッドＰＤ１の底部に配置されたバリア導体膜ＢＭａは、チタンを主体とする導体からなる第１バリア導体膜ｂｍ１と、窒化チタンを主体とする導体からなる第２バリア導体膜ｂｍ２との積層膜によって構成されている。特に、第１バリア導体膜ｂｍ１が、第２バリア導体膜ｂｍ２の下に配置されている。言い換えれば、第１バリア導体膜ｂｍ１は最上の接続層ＶＨの層間絶縁膜４と接する側に、第２バリア導体膜ｂｍ２はパッドＰＤ１と接する側にそれぞれ配置されている。
【００４１】
更に、本実施の形態１の半導体装置のパッドＰＤ１下のバリア導体膜ＢＭａにおいては、縦方向の膜厚が、チタンからなる第１バリア導体膜ｂｍ１の膜厚ｔ１の方が、窒化チタンからなる第２バリア導体膜ｂｍ２の膜厚ｔ２よりも厚い構造となっている。通常、アルミニウムからなるパッドのバリア導体膜としては、下層で接触する金属（ここでは、最上ビアプラグ５Ｈのタングステン）との反応を防ぐために、窒化チタンを主として厚くするバリア導体膜が選択される。そして、窒化チタンと下層金属との密着性や電気的接続を確保するために、間に薄いチタンを形成する。
【００４２】
これに対して、本実施の形態１の半導体装置では、チタンを主体として厚く形成し、その上に窒化チタンを形成した構造のバリア導体膜ＢＭａを、パッドＰＤ１の下に配置する。その理由に関しては、後に詳しく説明する。
【００４３】
本実施の形態１の半導体装置において、パッドＰＤ１の下に配置するバリア導体膜ＢＭａを上記のような構造とすることで、次のような効果が生じ得る。即ち、パッドＰＤ１のプローブ接触領域ＰＡに対してプローブＰＲＢを接触させることで行う電気特性検査の際に、パッドＰＤ１下の層間絶縁膜４において、クラックを生じ難くすることができる。その理由は以下の通りである。
【００４４】
本発明者らの検証によれば、チタンと窒化チタンとを比較すると、窒化チタンは結晶粒が小さく、柱状結晶であるのに対して、チタンは結晶粒が大きく、柱状結晶ではない（以下、粒状結晶という）ことが分かった。より具体的には、第２バリア導体膜ｂｍ２としての窒化チタンは、図４に示すように、膜厚方向に沿って柱が立つ様にして形成されることが分かった。従って、プロービング時の縦方向の圧力によって、粒界を介してクラックを生じやすいことが分かった。一方、第１バリア導体膜ｂｍ１としてのチタンは粒状結晶であり、膜厚方向に沿った粒界が少なく、プロービング時の縦方向の圧力に対して、クラックを生じ難いことが分かった。この観点から、バリア導体膜ＢＭａとして、チタンからなる第１バリア導体膜ｂｍ１を厚く形成するほど、プロービング時のクラック耐性を向上することができる。ただし、チタン（第１バリア導体膜ｂｍ１）とアルミニウム（パッドＰＤ１）との反応を抑制するために、間に窒化チタン（第２バリア導体膜ｂｍ２）を配置する方が、より好ましい。この場合、上述の理由から、窒化チタンの膜厚が厚くなると、プロービング時のクラック耐性が低下する。
【００４５】
そこで、本実施の形態１の半導体装置においては、プロービングを施すパッドＰＤ１の直下のバリア導体膜ＢＭａの主体を、結晶粒が大きく、粒状結晶であるチタンからなる第１バリア導体膜ｂｍ１とすることで、クラックを生じ難くすることができる。言い換えれば、本実施の形態１の半導体装置においては、柱状結晶の窒化チタンからなる第２バリア導体膜ｂｍ２よりも、粒状結晶のチタンからなる第１バリア導体膜ｂｍ１を主とすることで、クラックを生じ難くすることができる。なお、上述のように、本実施の形態１の半導体装置では、チタンとアルミニウムとの反応を抑制する目的で、チタンからなる第１バリア導体膜ｂｍ１とアルミニウムからなるパッドＰＤ１との間に、窒化チタンからなる第２バリア導体膜ｂｍ２を配置している。
【００４６】
以上のように、本実施の形態１の半導体装置では、パッドＰＤ１下のバリア導体膜ＢＭａにおいて、クラックを生じ易い柱状結晶の窒化チタンからなる第２バリア導体膜ｂｍ２よりも、粒状結晶のチタンからなる第１バリア導体膜ｂｍ１が主となるような構造としている。これにより、パッドＰＤ１のプロービングによって応力が加わっても、下層の層間絶縁膜４などにクラックが生じ難い構造を実現できる。更に、本実施の形態１の半導体装置では、上述のように、プローブ接触領域ＰＡ下の第５配線層Ｍ５などには銅からなる導体パターン３を配置しない構造としている。これにより、プロービング時の圧力による塑性変形を起こし難い構造とし、よりクラックを発生させ難くすることができる。更にこの構造であれば、仮にクラックが生じたとしても導体パターン３には到達し難く、配線のショートやオープンなどを起こし難くすることができる。このように、本実施の形態１の半導体装置によって、プローブ耐性を向上させることができる。
【００４７】
本発明者らの更なる検証によれば、本実施の形態１の半導体装置のバリア導体膜ＢＭａにおいて、結晶粒が大きくクラックが生じ難いチタンからなる第１バリア導体膜ｂｍ１の膜厚ｔ１を、柱状結晶でありクラックが生じ易い窒化チタンからなる第２バリア導体膜ｂｍ２の膜厚ｔ２の２倍以上とすることで、上記の効果がより顕著になることが分かった。更に、チタンからなる第１バリア導体膜ｂｍ１の膜厚ｔ１は２０ｎｍ以上とすることで、上記の効果がより顕著になることが分かった。このとき、チタンからなる第１導体膜ｂｍ１とアルミニウムからなるパッドＰＤ１との反応を抑制するためには、窒化チタンからなる第２導体膜ｂｍ２は５ｎｍ以上とすることが望ましい。また、第１バリア導体膜ｂｍ１と第２バリア導体膜ｂｍ２との縦方向の合計膜厚（即ち、バリア導体膜ＢＭａの膜厚）は、２００ｎｍ以下とする方が、より好ましい。なぜなら、パッドＰＤ１の主体は低抵抗のアルミニウムであり、密着性や反応抑制の観点から導入しているバリア導体膜ＢＭａはアルミニウムよりも抵抗が高く、厚過ぎない方が好ましいからである。
【００４８】
また、上記では、シリコン基板１の主面ｓ１に半導体素子として電界効果トランジスタＱが形成されているとして説明した。本実施の形態１の半導体装置では、特に、パッドＰＤ１と平面的に重なる位置におけるシリコン基板１の主面ｓ１においても、半導体素子としての電界効果トランジスタＱが形成されている方が、より好ましい。なぜなら、パッドＰＤ１の下の領域にも電界効果トランジスタＱを配置することで、シリコン基板１上のスペースを無駄なく使用でき、集積度を向上させることができる。
【００４９】
ここで、パッドＰＤ１の下部のうち、特にプローブ接触領域ＰＡの下部にはプロービングの際にクラックが生じ易く、当該領域のシリコン基板１上にはなるべく半導体素子は配置しない方が良い。しかしながら、本実施の形態１の半導体装置によれば、上述のように、プローブ接触領域ＰＡ下にクラックを生じ難くさせることができるから、パッドＰＤ１の下に半導体素子を配置したとしても、上記の課題は生じ難い。従って、本実施の形態１の半導体装置は、上記のようなパッドＰＤ１下のシリコン基板１にも電界効果トランジスタＱを配置した構造に適用して、より効果的である。
【００５０】
また、本実施の形態１の半導体装置では、パッドＰＤ１を有する最上の配線層ＭＨの二つ下の配線層（即ち第４配線層Ｍ４）に配置される導体パターン３において、プローブ接触領域ＰＡと平面的に重なる領域には、配線幅が２μｍ以下の導体パターン３が配置された構造である方が、より好ましい。言い換えれば、第４配線層Ｍ４のうち、プローブ接触領域ＰＡ下に配置される導体パターン３は、配線幅が２μｍより大きいものは含まれず、配線幅が２μｍ以下のもので構成される方が、より好ましい。その理由を以下で説明する。
【００５１】
第４配線層Ｍ４は、第５配線層Ｍ５よりもパッドＰＤ１からの距離が遠いため、第５配線層Ｍ５より塑性変形し難いが、それでもプローブＰＲＢの針圧が高ければ塑性変形し、層間絶縁膜４中にクラックを生じる可能性がある。このため、上述のように、第４配線層Ｍ４において、パッドＰＤ１のプローブ接触領域ＰＡの直下に配置される導体パターン３の幅を２μｍ以下に制限することで、この塑性変形が更に抑制され、より高い針圧でプローブＰＲＢをパッドＰＤ１に接触させることができるようになり、プローブ検査をより安定化することができる。
【００５２】
また、本実施の形態１の半導体装置のパッドＰＤ１の平面形状は、上記図１のような形状に限られず、図５および図６の要部平面図に示すような形状であっても良い。
【００５３】
図５には、ワイヤ接触領域ＷＡとプローブ接触領域ＰＡとが一部重なったパッドＰＤ１の、要部平面図を示している。このような構造にすることで、パッドＰＤ１が占める平面積を縮小でき、半導体装置の高集積化による高性能化が実現できる。このような半導体装置に対しても、上述のような、本実施の形態１の半導体装置の技術を適用して、同様に効果的である。
【００５４】
図６には、ワイヤ接触領域ＷＡとプローブ接触領域ＰＡとを視覚的に判別できるように、パッドＰＤ１を覆う保護絶縁膜７の平面形状において、両領域の境界の目印となる突出部ｐｔ１を有した構造のパッドＰＤ１の、要部平面図を示している。このような構造にすることで、プローブ検査時のプロービングを施すプローブ接触領域ＰＡと、ボンディングワイヤを接続するワイヤ接続領域ＷＡとを、互いに干渉させることなく設計することができる。たとえば、プロービングによって荒れたパッドＰＤ１面にボンディングワイヤを接続させると、密着性の低下や接続不良などを起こしやすい。従って、上述のようなプローブ接触領域ＰＡとワイヤ接続領域ＷＡとが重なり難い構造とすることで、半導体装置の特性を向上させることができる。
【００５５】
（実施の形態２）
本実施の形態２の半導体装置について、図７〜図９を用いて説明する。図７は本実施の形態２の半導体装置の要部平面図を示している。これは、本実施の形態２の半導体装置のうち、電気特性検査のプロービングや、ワイヤボンディングを施すためのパッド（外部端子）ＰＤ２の周辺部を示している。図８は、このパッドＰＤ２の周辺部を拡大した要部断面図を示し、図９は、図８の要部ｐ２００を拡大した要部断面図を示している。これらの図７〜図９を用いて、本実施の形態２の半導体装置が有する構造を詳しく説明する。
【００５６】
本実施の形態２の半導体装置は、以下の点を除いて、上記実施の形態１の半導体装置と同様の構造およびそれらに由来する効果を有する。
【００５７】
本実施の形態２の半導体装置では、最上の配線層ＭＨのパッドＰＤ２と、その一つ下の第５配線層Ｍ５の導体パターン３とを電気的に接続するための、最上の接続層ＶＨのビアプラグ５である最上ビアプラグ（最上接続導体部）５Ｈが以下のような構造を有する。即ち、本実施の形態２の半導体装置では、最上ビアプラグ５Ｈは、最上の配線層ＭＨのバリア導体膜ＢＭａおよびパッドＰＤ２と同一の材料で、接続孔ＣＨ（コンタクトホール、ビアホールともいう）を埋め込むようにして形成されている。ここで、接続孔ＣＨとは、当該最上の接続層ＶＨの層間絶縁膜４において、パッドＰＤ２に接する上面から、導体パターン３に接する下面に至って貫通するような孔部である。
【００５８】
本実施の形態２の半導体装置を製造する工程では、上記のような接続孔ＣＨを含む最上の接続層ＶＨの上面を埋め込むようにして、順に、バリア導体膜ＢＭａとパッドＰＤ２（導体パターン３）とを形成する。その後、リソグラフィ法などでパターニングして、所望の形状の導体パターン３からなるパッドＰＤ２を形成する。
【００５９】
例えば、パッドＰＤ２としてのアルミニウムをスパッタリング法などによって形成する場合、接続孔ＣＨの内部を隙間無く埋め込むために、接続孔ＣＨの径を大きめに設計する必要がある。例えば、上記実施の形態１の半導体装置の最上ビアプラグ５Ｈのように、ダマシン法によって形成したタングステンを適用した場合と比較して、本実施の形態２の半導体装置の最上ビアプラグ５Ｈのようにスパッタリング法によって形成したアルミニウムを適用した場合の方が、接続孔ＣＨの径は大きい。
【００６０】
一方、本実施の形態２の半導体装置では、上述のように、最上の接続層ＶＨの最上ビアプラグ５Ｈと、最上の配線層ＭＨのパッドＰＤ２とを一括して形成できるため、製造工程を簡略化できる。製造工程の簡略化は製造コストを低減するとともに、結果として、製造歩留まりの向上をもたらす。
【００６１】
また、本実施の形態２のような構造の最上ビアプラグ５Ｈとした場合、パッドＰＤ２下部のバリア導体膜ＢＭａが、最上の接続層ＶＨの接続孔ＣＨの壁面にも一体的に配置される。即ち、接続孔ＣＨの底部において、バリア導体膜ＢＭａと、第５配線層Ｍ５の導体パターン３とが接触する構造である。ここで、上記実施の形態１の半導体装置で説明したように、バリア導体膜ＢＭａは、下層から、チタンからなる第１バリア導体膜ｂｍ１と、窒化チタンからなる第２バリア導体膜ｂｍ２との積層膜からなる。従って、この状態では、チタンからなる第１バリア導体膜ｂｍ１と、銅からなる導体パターン３とが接触することになる。ただし、チタンと銅とは反応を起こすことが分かっており、これにより接触部の電気抵抗が増大してしまう。
【００６２】
そこで、本実施の形態２の半導体装置のバリア導体膜ＢＭａは、第１バリア導体膜ｂｍ１の更に下層に、窒化チタンを主体とする導体からなる第３バリア導体膜ｂｍ３を有している。上述のように、本実施の形態２のバリア導体膜ＢＭａは、パッドＰＤ２の下から最上の接続層ＶＨの接続孔ＣＨ内に渡って、一体的に形成されている。従って、上記のような第３バリア導体膜ｂｍ３を配置することで、接続孔ＣＨの底部において、チタンからなる第１バリア導体膜ｂｍ１と銅からなる導体パターン３とは、窒化チタンからなる第３バリア導体膜ｂｍ３によって互いに接触しないように隔てられた構造となる。これにより、チタンと銅との反応を抑制できる。
【００６３】
ここで、上記実施の形態１の半導体装置において上記図１〜上記図４を用いて説明したように、バリア導体膜ＢＭａは、プローブ検査時の圧力に対してクラックを生じさせ難くする効果を有していた。本実施の形態２の半導体装置においても、パッドＰＤ２下のバリア導体膜ＢＭａは、柱状結晶の窒化チタンからなる第３バリア導体膜ｂｍ３を有していているが、その膜厚が、チタンからなる第１バリア導体膜ｂｍ１の膜厚よりも小さい場合、同様の効果を発現し得る。
【００６４】
更に、パッドＰＤ４のプローブ接触領域ＰＡ下において、第１バリア導体膜ｂｍ１の膜厚は、第３バリア導体膜ｂｍ３の膜厚の２倍以上である方がより好ましく、かつ、第３バリア導体膜ｂｍ３の膜厚は５ｎｍ以上である方が、より好ましい。その理由は、上記実施の形態１において、第２バリア導体膜ｂｍ２に対する第１バリア導体膜ｂｍ１の膜厚条件を設定した理由と同様である。また、他の膜厚条件も、上記実施の形態１と同様であり、ここでの重複した説明は行わない。本実施の形態２の半導体装置では、第１バリア導体膜ｂｍ１、第２バリア導体膜ｂｍ２、および、第３バリア導体膜ｂｍ３の合計膜厚が２００ｎｍ以下である。このような膜厚条件は、プローブ耐性を向上させるために効果を発現し得る条件であり、少なくとも、パッドＰＤ４のプローブ接触領域ＰＡ下でのバリア導体膜ＢＭａに適用されていれば良い。
【００６５】
以上のように、本実施の形態２の構造の半導体装置とすることで、プロービング時のクラックを抑制しつつ、製造歩留まりを向上させることができる。
【００６６】
（実施の形態３）
本実施の形態３の半導体装置について、図１０および図１１を用いて説明する。図１０は当該半導体装置の要部断面図であり、上記実施の形態１の半導体装置における上記図３に対応する。図１１は、図１０の要部ｐ３００を拡大した要部断面図を示している。本実施の形態３の半導体装置は、以下の点を除いて、上記実施の形態１または２の半導体装置と同様の構造およびそれらに由来する効果を有する。
【００６７】
本実施の形態３の半導体装置では、最上の配線層ＭＨのパッドＰＤ３と、その直下の最上の接続層ＶＨの層間絶縁膜４との間に配置されているバリア導体膜ＢＭａが、タンタルまたは窒化タンタルを主体とする導体によって構成されている。
【００６８】
タンタルまたは窒化タンタルは、上述のような、結晶粒が大きくプローブ耐性が高いチタンと同等のプローブ耐性を有する。ここで、上記実施の形態１の半導体装置では、プローブ耐性向上のためのチタン（第１バリア導体膜ｂｍ１）と、パッドＰＤ１との反応抑制のための窒化チタン（第２バリア導体膜ｂｍ２）とを積層してバリア導体膜ＢＭａを構成していた。これに対し、本実施の形態３の半導体装置におけるタンタルまたは窒化タンタルは、アルミニウムからなるパッドＰＤ３との反応性が低く、反応抑制のための導体層を設ける必要が無い。従って、上記実施の形態１と同様のプローブ耐性向上の効果を、より単純な構造のバリア導体膜ＢＭａによって実現できる。これは、製造コストの低減や、歩留まりの向上をもたらし得る。
【００６９】
更に、本発明者らの更なる検証によれば、窒化タンタルを主体とする導体からなるバリア導体膜ＢＭａは、非晶質（アモルファス）状態であり、非晶質状態では粒界が無いから、応力に対して更にクラックが生じ難いことが分かった。この効果は、窒化タンタルの膜厚を２０ｎｍ以上とすることでより顕著となることが分かった。このような理由から、本実施の形態３の半導体装置では、タンタルまたは窒化タンタルを主体とする導体膜からなるバリア導体膜ＢＭａの膜厚は２０ｎｍ以上である方が、より好ましい。なお、上記実施の形態１で説明した理由と同様の理由から、バリア導体膜ＢＭａの膜厚は２００ｎｍ以下である方が、より好ましい。
【００７０】
（実施の形態４）
本実施の形態４の半導体装置について、図１２を用いて説明する。図１２は当該半導体装置の要部断面図であり、上記実施の形態１の半導体装置における上記図２に対応する。本実施の形態４の半導体装置は、以下の点を除いて、上記実施の形態１，２または３の半導体装置と同様の構造およびそれらに由来する効果を有する。
【００７１】
本実施の形態４の半導体装置では、各配線層ＭＬ，Ｍ１〜Ｍ５，ＭＨのうち、最上の配線層ＭＨの一つ下の配線層（即ち第５配線層Ｍ５）と二つ下の配線層（即ち第４配線層Ｍ４）とにおいて、パッドＰＤ４のプローブ接触領域ＰＡと平面的に重なる部分には、導体パターン３が形成されていない。言い換えれば、第５配線層Ｍ５と第４配線層Ｍ４の当該領域には、層間絶縁膜４のみが形成されている。このようにすることで、以下のような効果が得られる。
【００７２】
上記実施の形態１の半導体装置において説明したように、パッドＰＤ１のプローブ接触領域ＰＡ下には導体パターン３を配置しないことで塑性変形し難くなり、プローブ耐性が向上する。上記実施の形態１では、パッドＰＤ１の一つ下の第５配線層Ｍ５の当該領域に導体パターン３を形成しない構造が効果的であることを説明した。同様の観点から、本実施の形態４の半導体装置では、更に下の第４配線層Ｍ４の当該領域にも導体パターン３を配置せず、より塑性変形を起こし難くすることができる。結果として、本実施の形態４の半導体装置のような構造とすることで、プローブ耐性を更に向上させることができる。
【００７３】
（実施の形態５）
本実施の形態５の半導体装置について、図１３を用いて説明する。図１３は当該半導体装置の要部断面図であり、上記実施の形態１の半導体装置における上記図２に対応する。本実施の形態５の半導体装置は、以下の点を除いて、上記実施の形態１，２，３または４の半導体装置と同様の構造およびそれらに由来する効果を有する。
【００７４】
本実施の形態５の半導体装置では、各配線層ＭＬ，Ｍ１〜Ｍ５，ＭＨが有する導体パターン３は、アルミニウムを主体とする導体によって形成されている。アルミニウムは、銅と比較して機械強度が低い。従って、パッドＰＤ５などへのプロービングの際に、その応力によって塑性変形し易い。そして、このようなアルミニウムを導体パターンとして有する半導体装置では、クラックを発生させ易い。この観点から、アルミニウムを導体パターン３として有している本実施の形態５の半導体装置に対して、上記実施の形態１，２，３または４の半導体装置のようなプローブ耐性を向上し得る構造を適用して、より効果的である。
【００７５】
（実施の形態６）
本実施の形態６の半導体装置について、図１４および図１５を用いて説明する。図１４は本実施の形態６の半導体装置の要部平面図を示している。これは、本実施の形態６の半導体装置のうち、電気特性検査のプロービングや、ワイヤボンディングを施すためのパッドＰＤ６の周辺部を示している。図１５は、このパッドＰＤ６の周辺部を拡大した要部断面図を示している。これらの図１４および図１５を用いて、本実施の形態６の半導体装置が有する構造を詳しく説明する。本実施の形態６の半導体装置は、以下の点を除いて、上記実施の形態１，２，３，４または５の半導体装置と同様の構造およびそれらに由来する効果を有する。
【００７６】
本実施の形態６の半導体装置は、最上の配線層ＭＨのパッドＰＤ６とその一つ下の第５配線層Ｍ５の導体パターン３との導通機構として、以下のような構造を有している。即ち、本実施の形態６の半導体装置では、上記実施の形態２の半導体装置のように、最上の接続層ＶＨに形成された接続孔ＣＨを埋め込むようにして、バリア導体膜ＢＭａおよびパッドＰＤ６と同一の材料が一体的に形成されている。ただし、上記実施の形態２の半導体装置と異なる点として、本実施の形態６の半導体装置では、平面的に見て、接続孔ＣＨはパッドＰＤ６を露出している保護絶縁膜７の開口部ＯＰ１内にあり、上記実施の形態２の接続孔ＣＨよりも幅広である。そして、第５配線層Ｍ５においては、この接続孔ＣＨの底部に接するようにして導体パターン３が配置されている。
【００７７】
ただし、第５配線層Ｍ５の導体パターン３は、パッドＰＤ６のプローブ接触領域ＰＡ下には配置されていない。この点は、上記実施の形態１〜５と同様であり、本実施の形態６のような構造の半導体装置に対しても、本願を適用して、プローブ耐性を向上し得る構造を有している。
【００７８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７９】
１ シリコン基板（半導体基板）
２ 分離部
３ 導体パターン
４ 層間絶縁膜
５ ビアプラグ（接続導体部）
５Ｈ 最上ビアプラグ（最上接続導体部）
５Ｌ コンタクトプラグ（接続導体部）
６ バリア絶縁膜
７ 保護絶縁膜
ｂｍ１ 第１バリア導体膜
ｂｍ２ 第２バリア導体膜
ｂｍ３ 第３バリア導体膜
ＢＭ，ＢＭａ，ＢＭｂ，ＢＭｃ バリア導体膜
ＣＨ 接続孔
Ｍ１ 第１配線層（配線層）
Ｍ２ 第２配線層（配線層）
Ｍ３ 第３配線層（配線層）
Ｍ４ 第４配線層（配線層）
Ｍ５ 第５配線層（配線層）
ＭＨ 最上の配線層（配線層）
ＭＬ 最下の配線層（配線層）
ＯＰ１ 開口部
ＰＡ プローブ接触領域
ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４，ＰＤ５，ＰＤ６ パッド（外部端子）
ＰＲＢ プローブ
Ｑ 電界効果トランジスタ（半導体素子）
ｓ１ 主面
Ｖ１ 第１接続層（接続層）
Ｖ２ 第２接続層（接続層）
Ｖ３ 第３接続層（接続層）
Ｖ４ 第４接続層（接続層）
Ｖ５ 第５接続層（接続層）
ＶＨ 最上の接続層（接続層）
ＶＬ 最下の接続層（接続層）
ＷＡ ワイヤ接触領域
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置の外部端子に加わる外力により外部端子下の絶縁膜にクラックが生じるのを抑制または防止する技術に関するものである。
【背景技術】
【０００２】
半導体装置の製造工程では、半導体ウェハに形成された半導体チップの外部端子であるボンディングパッド（以下、単にパッドという）にプローブ（探針）を当てて半導体装置の電気的特性を検査するプローブ検査工程がある。その際に、パッドに加わる外力（衝撃）によりパッド下の絶縁膜にクラックが生じ、半導体装置の信頼性が低下する問題がある。
【０００３】
例えば、特開２００７−１２３５４６号公報（特許文献１）には、アルミニウム（Ａｌ）パッドと銅（Ｃｕ）配線との間のバリアメタルとして、１００ｎｍ以上のチタン（Ｔｉ）を備えた半導体装置が開示されている。これにより、銅がアルミニウムパッドに滲み出すのを防ぐことができる。
【０００４】
また、例えば、特開２００３−１７９０５９号公報（特許文献２）には、配線パッド部において、窒化タンタル（ＴａＮ）層とタンタル（Ｔａ）層とのペア、または、窒化チタン（ＴｉＮ）とチタン層とのペアを連続して交互に２ペア以上積層したバリア膜を有する半導体装置が開示されている。これにより、配線パッド部におけるバリア膜のバリア性および強度を向上させ、信頼性を向上させることができる。
【０００５】
また、例えば、特開２００３−３１５７５号公報（特許文献３）には、銅パッド上のアルミニウムパッドの構造として、接続ビア開口部を接続銅ビアによって埋設して段差をほぼ零にする技術が開示されている。これにより、アルミニウムパッドを形成するためのアルミニウムの膜厚を薄くすることができ、製造の容易化を実現でき、かつ、銅パッドの酸化を防止できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３５４６号公報
【特許文献２】特開２００３−１７９０５９号公報
【特許文献３】特開２００３−３１５７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、近年は、半導体チップの面積削減のため、パッドの下方にも素子や配線を配置するようになってきている。このため、プローブ検査時に、如何にしてパッド下の絶縁層にクラックが生じないようにするかが重要な課題となっている。従って、パッドの下方に素子等を配置する場合は、パッドの直下に配線層と同じ材料で応力緩和層を形成したり、ＳｉＯ２より弾性率が高くかつ塑性変形しにくいタングステン（Ｗ）や高融点金属で補強したりする必要性が高くなっている。
【０００８】
しかし、本発明者らの検討によれば、配線層と同じ金属（アルミニウムや銅）でパッドの直下に応力緩和層を形成すると、パッドにプローブを当てたときの衝撃により、応力緩和層が塑性変形し、これが原因で配線層中の絶縁膜にクラックが生じて下層に伝播する問題があることを見出した。さらに、タングステンや高融点金属を補強層として用いても、以下のような問題点があることを見出した。第一に、タングステンや高融点金属の直下に配線層（アルミニウムや銅）が接している構造では、その配線層の塑性変形により、タングステンや高融点金属にクラックが生じ、それが下層に伝播する。直下の配線層の幅が広いほど、塑性変形は大きく、パッドと同程度の大きさ（３０〜１００μｍ）ではクラックが特に顕著となる。第二に、タングステンのある部分と無い部分とがあると、その界面にクラックが発生して下層に伝播する。第三に、応力の高いタングステンを厚く形成すると、その応力自体でタングステンが剥離する。
【０００９】
一方、パッド下を含むチップ内の全領域では、各配線層の配線パターンの密度が低い部分に、配線材料で形成されたダミーパターンを配置して、パターン占有率をある程度以上に調整するのが一般的である。これは、占有率が低い領域があると、ＣＭＰ（Chemical and Mechanical Polishing）工程で高低差が生じ、それより上層でリソグラフィのフォーカスずれが発生するためである。
【００１０】
パッド直下に素子や配線を配置しない場合、上記目的によりパッド直下にもダミーパターンを設置することが考えられる。しかし、本発明者らの検討によれば、パッド直下にもダミーパターンがあると、パッドにプローブを当てたときの衝撃により、ダミーパターン（配線材料）が塑性変形して絶縁層にクラックが生じて下層に伝播する問題があることを見出した。
【００１１】
上記のように配線層中の絶縁膜にクラックが存在すると、そこから水分が浸入し、デバイスや配線の信頼性を低下させる問題がある。さらに、パッケージ後の熱ストレスにより、ワイヤボンドやバンプが力を受け、上記クラック部分を起点としてパッド部が剥離して断線を生じる問題がある。
【００１２】
このようなクラックや剥離の問題は、特に、配線層の絶縁膜として機械的強度の弱い低誘電率膜（Ｌｏｗ−ｋ膜）を用いると、顕著になる。
【００１３】
一方、上記クラックを抑制または防止する手法として、プローブ検査工程時におけるププローブの針圧を下げる方法があるが、針圧を下げると、プローブとパッドとの接触抵抗が大きくなり、半導体装置の電気的特性を正確に測定することが出来なくなる結果、半導体装置の信頼性が低下するという問題がある。
【００１４】
そこで、本発明の目的の一つは、半導体装置の外部端子に加わる外力により外部端子下の絶縁膜にクラックが生じるのを抑制または防止することのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１７】
半導体基板の主面を覆うようにして、交互に繰り返し積層して配置された配線層および接続層を有し、前記配線層の各々は、導体パターンと、前記導体パターン間を絶縁する層間絶縁膜とを有し、前記接続層の各々は、異なる前記配線層の前記導体パターン同士を接続する接続導体部と、前記接続導体部間を絶縁する前記層間絶縁膜とを有し、前記配線層のうちの最上の配線層は、前記導体パターンにより形成される外部端子と、前記外部端子を覆う保護絶縁膜とを有し、前記外部端子は、アルミニウムを主体とする導体からなり、前記保護絶縁膜は、前記外部端子の一部を露出させる開口部を有し、前記外部端子は、前記保護絶縁膜の開口部から露出した領域の一部に、プローブ接触領域を有し、前記配線層のうち、前記最上の配線層の一つ下の配線層において、前記プローブ接触領域と平面的に重なる部分には、前記導体パターンは配置されておらず、前記外部端子とその直下の前記層間絶縁膜との間にはバリア導体膜が配置され、前記バリア導体膜は、チタンを主体とする第１バリア導体膜と、窒化チタンを主体とする第２バリア導体膜との積層膜によって構成され、前記第１バリア導体膜は前記層間絶縁膜と接する側に、前記第２バリア導体膜は前記外部端子と接する側にそれぞれ配置され、前記バリア導体膜では、縦方向の膜厚が、前記第１バリア導体膜の方が、前記第２バリア導体膜よりも厚い。
【発明の効果】
【００１８】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下の通りである。
【００１９】
即ち、半導体装置の外部端子に加わる外力により外部端子下の絶縁膜にクラックが生じるのを抑制または防止することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１である半導体装置の要部平面図である。
【図２】図１に示す要部平面図のＡ１−Ａ１線に沿って矢印方向に見た要部断面図である。
【図３】図２に示す要部断面図の一部を拡大して示した要部断面図である。
【図４】図３に示す要部断面図の一部を拡大して示した要部断面図である。
【図５】本発明の実施の形態１である他の半導体装置の要部平面図である。
【図６】本発明の実施の形態１である更に他の半導体装置の要部平面図である。
【図７】本発明の実施の形態２である半導体装置の要部平面図である。
【図８】本発明の実施の形態２である半導体装置の要部断面図である。
【図９】図８に示す要部断面図の一部を拡大して示した要部断面図である。
【図１０】本発明の実施の形態３である半導体装置の要部断面図である。
【図１１】図１０に示す要部断面図の一部を拡大して示した要部断面図である。
【図１２】本発明の実施の形態４である半導体装置の要部断面図である。
【図１３】本発明の実施の形態５である半導体装置の要部断面図である。
【図１４】本発明の実施の形態６である半導体装置の要部平面図である。
【図１５】図１４に示す要部平面図のＡ１−Ａ１線に沿って矢印方向に見た要部断面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
図１は本実施の形態１の半導体装置の要部平面図を示し、図２は、図１のＡ１−Ａ１線に沿って矢印方向に見た要部断面図である。これらは、本実施の形態１の半導体装置のうち、電気特性検査のためのプロービングや、ワイヤボンディングを施すためのパッド（外部端子）ＰＤ１の周辺部を示している。また、図３は、このパッドＰＤ１の周辺部を拡大した要部断面図を示し、図４は、図３の要部ｐ１００を拡大した要部断面図を示している。これらの図１〜図４を用いて、本実施の形態１の半導体装置が有する構造を詳しく説明する。
【００２３】
本実施の形態１の半導体装置は、シリコン基板（半導体基板）１の主面ｓ１には、ＭＩＳ（Metal Insulator Semiconductor）構造の電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）Ｑなどからなる半導体素子が形成されている。各電界効果トランジスタＱは、浅い溝（Shallow Trench：ＳＴ）構造の分離部２によってそれぞれ絶縁されている。
【００２４】
更に、上記の電界効果トランジスタＱを含むシリコン基板１の主面ｓ１を覆うようにして、交互に繰り返し積層して、配線層ＭＬ，Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，ＭＨ、および、接続層ＶＬ，Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５，ＶＨが形成されている。言い換えれば、シリコン基板１の主面ｓ１直上には最下の接続層ＶＬが配置され、その上に最下の配線層ＭＬが配置され、その上には順に、第１接続層Ｖ１、第１配線層Ｍ１、第２接続層Ｖ２、第２配線層Ｍ２、第３接続層Ｖ３、第３配線層Ｍ３、第４接続層Ｖ４、第４配線層Ｍ４、第５接続層Ｖ５、第５配線層Ｍ５が配置され、最後に、最上の接続層ＶＨと最上の配線層ＭＨとが順に配置されている。
【００２５】
配線層ＭＬ，Ｍ１〜Ｍ５，ＭＨの各々は、所望の配線形状を有する導体パターン３と、それら導体パターン３同士の間を絶縁するための層間絶縁膜４を有している。また、接続層ＶＬ，Ｖ１〜Ｖ５，ＶＨの各々は、異なる配線層ＭＬ，Ｍ１〜Ｍ５，ＭＨの導体パターン３同士を接続するビアプラグ（接続導体部）５と、それらビアプラグ５同士の間を絶縁するための層間絶縁膜４を有している。例えば、第３配線層Ｍ３の導体パターン３と第４配線層Ｍ４の導体パターン４とは、第４接続層Ｖ４のビアプラグ５によって電気的に接続されている。なお、最下の接続層ＭＬは、最下の配線層ＭＬの導体パターン３と電界効果トランジスタＱとの電気的な接続を担い、この最下の接続層ＭＬの接続導体部は特にコンタクトプラグ５Ｌと称される。
【００２６】
また、層間絶縁膜４は、酸化シリコンやＬｏｗ−ｋ材料を主体とする絶縁膜からなる。Ｌｏｗ−ｋ材料とは、酸化シリコンよりも比誘電率の低い材料であり、例えば、炭素含有酸化シリコン（ＳｉＯＣ）などがある。層間絶縁膜４としてＬｏｗ−ｋ材料を用いる場合であっても、最上の接続層ＶＨ、第５配線層Ｍ５および第５接続層Ｖ５の層間絶縁膜４においては、Ｌｏｗ−ｋ材料より機会強度の高い絶縁膜（例えば酸化シリコン膜）を適用し、他の接続層および配線層の層間絶縁膜４をＬｏｗ−ｋ材料とする方が、より好ましい。これにより、パッケージのストレスによるＬｏｗ−ｋ材料の破壊を防ぐことができる。また、各配線層ＭＬ，Ｍ１〜Ｍ５，ＭＨと各接続層ＶＬ，Ｖ１〜Ｖ５，ＶＨとの境界部にバリア絶縁膜６を有していても良い。バリア絶縁膜６は、例えば炭窒化シリコンを主体とする絶縁膜からなる。
【００２７】
ここで、各配線層ＭＬ，Ｍ１〜Ｍ５，ＭＨのうち、最上の配線層ＭＨの導体パターン３は、外部からのボンディングワイヤを接続させたり、電気特性検査を施すためのプローブＰＲＢを接触させたりするための、パッドＰＤ１となっている。最上の配線層ＭＨにおいて、パッドＰＤ１は保護絶縁膜７によって一部覆われている。保護絶縁膜７は、例えば、酸化シリコン膜と、その上に堆積された窒化シリコン膜と、さらにその上に堆積されたポリイミド樹脂膜との積層体により形成されている。ここで、保護絶縁膜７は、パッドＰＤ１の一部を露出させる開口部ＯＰ１を有する。この開口部ＯＰ１において露出した部分のパッドＰＤ１の一部に、ワイヤボンディングを施すワイヤ接触領域ＷＡや、電気検査を施すためのプローブ接触領域ＰＡを有する。
【００２８】
ここで、プローブ領域ＰＡとは、本実施の形態１の半導体装置のパッドＰＤ１上において、以下のような領域を表す。即ち、パッドＰＤ１にプローブＰＲＢを接触させた痕として、パッドＰＤ１自体のへこみや盛り上がなどといった、プローブ痕を有するパッドＰＤ１上の箇所である。本発明者らの検証によれば、プローブ痕は１０μｍ以上の幅を有する。プローブ痕の大きさは、当然ながら、パッドＰＤ１の露出部（保護絶縁膜７の開口部ＯＰ１）を超えることは無い。
【００２９】
最上の配線層ＭＨの導体パターン３からなるパッドＰＤ１は、アルミニウムを主体とする導体からなる。そして、パッドＰＤ１とその直下の最上の接続層ＶＨの層間絶縁膜４との間にはバリア導体膜ＢＭａが配置されている。この、パッドＰＤ１直下のバリア導体膜ＢＭａの構成に関しては、後に別図を用いて詳しく説明する。また、パッドＰＤ１の上面における保護絶縁膜７との界面には、バリア導体膜ＢＭが形成されている。
【００３０】
本実施の形態１の半導体装置では、最上の配線層ＭＨが有するパッドＰＤ１以外の、他の配線層ＭＬ，Ｍ１〜Ｍ５が有する導体パターン３は、銅を主体とする導体からなる。
【００３１】
また、最下の配線層ＭＬの導体パターン３と、シリコン基板１の主面ｓ１に形成された電界効果トランジスタＱとを電気的に接続する、最下の接続層ＶＬのコンタクトプラグ５Ｌは、高融点金属を主体とする導体からなる。このような高融点金属としては、例えばタングステンなどがある。更に、この最下の接続層ＶＬのコンタクトプラグ５Ｌの側面であって層間絶縁膜４との境界部、および、その底面であって電界効果トランジスタＱとの境界部には、一体的にバリア導体膜が配置されている。このバリア導体膜は、タングステンの成長のきっかけとなる機能、および、配線と絶縁膜との密着性を向上させる機能を有している。このようなバリア導体膜としては、例えば、窒化チタンなどがある。
【００３２】
また、最上の配線層ＭＨの導体パターン３であるパッドＰＤ１と、その直下の配線層である第５配線層Ｍ５の導体パターン３とを電気的に接続する、最上の接続層ＶＨのビアプラグ５である最上ビアプラグ（最上接続導体部）５Ｈは、上記のコンタクトプラグ５Ｌと同様の構成を有している。即ち、最上の接続層ＶＨの最上ビアプラグ５Ｈは、例えばタングステンを主体とする導体からなり、その側面および底面に、例えば窒化チタンからなるバリア導体膜ＢＭｂを有している。
【００３３】
本実施の形態１の半導体装置は、最下の接続層ＶＬが有するコンタクトプラグ５Ｌおよび最上の接続層ＶＨが有する最上ビアプラグ５Ｈ以外の、他の接続層Ｖ１〜Ｖ５が有するビアプラグ５は、銅を主体とする導体からなる。この、ビアプラグ５は、その側面および底面に、例えばタンタルや窒化タンタルなどからなるバリア導体膜ＢＭｃを有している。ここで、上述の銅からなる導体パターン３やビアプラグ５などは、層間絶縁膜４に孔（ビアホール、配線孔、またはその両方）を形成してそこに銅を埋め込むといった、所謂ダマシン（シングルダマシン、デュアルダマシン）法によって形成される。
【００３４】
本実施の形態１の半導体装置では、配線層ＭＬ，Ｍ１〜Ｍ５，ＭＨのうち、最上の配線層ＭＨの一つ下の配線層（即ち、第５配線層Ｍ５）において、プローブ接触領域ＰＡと平面的に重なる部分には、導体パターン３が形成されていない。言い換えれば、第５配線層Ｍ５の当該領域には、層間絶縁膜４のみが形成されている。このようにすることで、以下のような効果が得られる。
【００３５】
プローブ接触領域ＰＡ下の配線層に導体が配置されていると、プロービングの圧力により配線層全体が塑性変形し易く、その歪みにより、層間絶縁膜４にクラックが生じ易い。例えば銅からなる導体パターン３を有する配線層の場合、このようなクラックが導体パターンまで達すると、銅を酸化させ得る。これにより、導体パターン３のショートまたはオープンが生じ、特性不良を引き起こす原因となる。
【００３６】
これに対し、本実施の形態１の半導体装置では、上述のように、最上の配線層ＭＨのパッドＰＤ１の一つ下の第５配線層Ｍ５において、プローブ接触領域ＰＡ下に導体パターン３を配置していない。これにより、プロービングの際の塑性変形を低減でき、クラックを発生させ難くすることができる。また、クラックが発生した場合でも、プローブ接触領域ＰＡ下の第５配線層Ｍ５に、銅による導体パターン３を配置しないことで、導体パターン３の酸化などによる特性不良を起こし難くすることができる。
【００３７】
本実施の形態１の半導体装置では、最上の配線層ＭＨの一つ下の第５配線層Ｍ５の上下の接続層（即ち、最上の接続層ＶＨおよび第５接続層Ｖ５）には、プローブ接触領域ＰＡと平面的に重なる部分において、ビアプラグ５を配置しない構造とした方が、より好ましい。なぜなら、銅からなるビアプラグ５を、パッドＰＤ１に近い接続層のプローブ接触領域ＰＡ下に配置しないことで、上述の第５配線層Ｍ５の導体パターン３と同様に、プロービングの際の塑性変形を低減でき、クラックを発生させ難くすることができるからである。以上をまとめると、本実施の形態１の半導体装置では、最上の配線層ＭＨのパッドＰＤ１直下の最上の接続層ＶＨ、第５配線層Ｍ５および第５接続層Ｖ５において、プローブ接触領域ＰＡ下には、銅からなる導体パターン３およびビアプラグ５を配置しない方が、より好ましいということになる。
【００３８】
以上のように、パッドＰＤ１上のプローブ接触領域ＰＡの下に銅配線を配置しないことで塑性変形を起こし難くし、クラックを発生させ難くすることができる。本発明者らの検証によれば、プローブ接触領域ＰＡ下には、縦方向に１μｍ以上、銅からなる導体パターン３およびビアプラグ５が配置されていない構造とすることで、上記の効果が得られる。これは、言い換えれば、最上の配線層ＭＨの一つ下の第５配線層Ｍ５と、その上下の最上の接続層ＶＨおよび第５接続層Ｖ５が、上述のようにプローブ接触領域ＰＡ下に導体パターン３およびビアプラグ５を持たず、かつ、縦方向の合計の膜厚が１μｍ以上である構造がより好ましい。なぜなら、プローブ接触領域ＰＡの下に、銅のパターンが存在しない層間絶縁膜４が１μｍ以上配置されていれば、それよりも下層の銅が塑性変形したとしても、クラックの発生を抑制し得る。ここで、縦方向とは、シリコン基板１の主面ｓ１に垂直な方向であり、各配線層ＭＬ，Ｍ１〜Ｍ５，ＭＨや各接続層ＶＬ，Ｖ１〜Ｖ５，ＶＨの膜厚方向である。また、本発明者らの更なる検証によれば、加工精度などの観点から、上記の、最上の接続層ＶＨ、第５配線層Ｍ５および第５接続層Ｖ５の合計の膜厚は、３．５μｍ以下であることが望ましい。以上をまとめると、上述の効果を発現するためには、プローブ接触領域ＰＡ下に導体パターン３およびビアプラグ５を持たない最上の接続層ＶＨ、第５配線層Ｍ５および第５接続層Ｖ５の合計膜厚は、１μｍ以上、３．５μｍ以下である構造が望ましい。
【００３９】
上記では、パッドＰＤ１のうちのプローブ接触領域ＰＡ下において、第５配線層Ｍ５などに導体パターン３を配置しない構造を説明した。本実施の形態１の半導体装置では、更に、パッドＰＤ１が保護絶縁膜７から露出している部分の下部において、第５配線層Ｍ５などに導体パターン３を配置しない構造である方が、より好ましい。即ち、最上の配線層ＭＨの一つ下の第５配線層Ｍ５において、保護絶縁膜７の開口部ＯＰ１と平面的に重なる部分には、導体パターン３は配置されていない構造である方が、より好ましい。なぜなら、このように、パッドＰＤ１に近い第５配線層Ｍ５において、銅からなる導体パターン３を配置しないことで、塑性変化をより起こし難くすることができるからである。結果として、層間絶縁膜４へのクラックの発生を抑制し得る。同様の理由から、第５配線層Ｍ５の上下の最上の接続層ＶＨおよび第５接続層Ｖ５の当該領域にも、ビアプラグ５を配置しない構造とする方が、より好ましい。
【００４０】
更に、本実施の形態１の半導体装置は、パッドＰＤ１の底部であって、最上の接続層ＶＨとの界面に配置されたバリア導体膜ＢＭａにおいて、以下のような構造を有する。即ち、パッドＰＤ１の底部に配置されたバリア導体膜ＢＭａは、チタンを主体とする導体からなる第１バリア導体膜ｂｍ１と、窒化チタンを主体とする導体からなる第２バリア導体膜ｂｍ２との積層膜によって構成されている。特に、第１バリア導体膜ｂｍ１が、第２バリア導体膜ｂｍ２の下に配置されている。言い換えれば、第１バリア導体膜ｂｍ１は最上の接続層ＶＨの層間絶縁膜４と接する側に、第２バリア導体膜ｂｍ２はパッドＰＤ１と接する側にそれぞれ配置されている。
【００４１】
更に、本実施の形態１の半導体装置のパッドＰＤ１下のバリア導体膜ＢＭａにおいては、縦方向の膜厚が、チタンからなる第１バリア導体膜ｂｍ１の膜厚ｔ１の方が、窒化チタンからなる第２バリア導体膜ｂｍ２の膜厚ｔ２よりも厚い構造となっている。通常、アルミニウムからなるパッドのバリア導体膜としては、下層で接触する金属（ここでは、最上ビアプラグ５Ｈのタングステン）との反応を防ぐために、窒化チタンを主として厚くするバリア導体膜が選択される。そして、窒化チタンと下層金属との密着性や電気的接続を確保するために、間に薄いチタンを形成する。
【００４２】
これに対して、本実施の形態１の半導体装置では、チタンを主体として厚く形成し、その上に窒化チタンを形成した構造のバリア導体膜ＢＭａを、パッドＰＤ１の下に配置する。その理由に関しては、後に詳しく説明する。
【００４３】
本実施の形態１の半導体装置において、パッドＰＤ１の下に配置するバリア導体膜ＢＭａを上記のような構造とすることで、次のような効果が生じ得る。即ち、パッドＰＤ１のプローブ接触領域ＰＡに対してプローブＰＲＢを接触させることで行う電気特性検査の際に、パッドＰＤ１下の層間絶縁膜４において、クラックを生じ難くすることができる。その理由は以下の通りである。
【００４４】
本発明者らの検証によれば、チタンと窒化チタンとを比較すると、窒化チタンは結晶粒が小さく、柱状結晶であるのに対して、チタンは結晶粒が大きく、柱状結晶ではない（以下、粒状結晶という）ことが分かった。より具体的には、第２バリア導体膜ｂｍ２としての窒化チタンは、図４に示すように、膜厚方向に沿って柱が立つ様にして形成されることが分かった。従って、プロービング時の縦方向の圧力によって、粒界を介してクラックを生じやすいことが分かった。一方、第１バリア導体膜ｂｍ１としてのチタンは粒状結晶であり、膜厚方向に沿った粒界が少なく、プロービング時の縦方向の圧力に対して、クラックを生じ難いことが分かった。この観点から、バリア導体膜ＢＭａとして、チタンからなる第１バリア導体膜ｂｍ１を厚く形成するほど、プロービング時のクラック耐性を向上することができる。ただし、チタン（第１バリア導体膜ｂｍ１）とアルミニウム（パッドＰＤ１）との反応を抑制するために、間に窒化チタン（第２バリア導体膜ｂｍ２）を配置する方が、より好ましい。この場合、上述の理由から、窒化チタンの膜厚が厚くなると、プロービング時のクラック耐性が低下する。
【００４５】
そこで、本実施の形態１の半導体装置においては、プロービングを施すパッドＰＤ１の直下のバリア導体膜ＢＭａの主体を、結晶粒が大きく、粒状結晶であるチタンからなる第１バリア導体膜ｂｍ１とすることで、クラックを生じ難くすることができる。言い換えれば、本実施の形態１の半導体装置においては、柱状結晶の窒化チタンからなる第２バリア導体膜ｂｍ２よりも、粒状結晶のチタンからなる第１バリア導体膜ｂｍ１を主とすることで、クラックを生じ難くすることができる。なお、上述のように、本実施の形態１の半導体装置では、チタンとアルミニウムとの反応を抑制する目的で、チタンからなる第１バリア導体膜ｂｍ１とアルミニウムからなるパッドＰＤ１との間に、窒化チタンからなる第２バリア導体膜ｂｍ２を配置している。
【００４６】
以上のように、本実施の形態１の半導体装置では、パッドＰＤ１下のバリア導体膜ＢＭａにおいて、クラックを生じ易い柱状結晶の窒化チタンからなる第２バリア導体膜ｂｍ２よりも、粒状結晶のチタンからなる第１バリア導体膜ｂｍ１が主となるような構造としている。これにより、パッドＰＤ１のプロービングによって応力が加わっても、下層の層間絶縁膜４などにクラックが生じ難い構造を実現できる。更に、本実施の形態１の半導体装置では、上述のように、プローブ接触領域ＰＡ下の第５配線層Ｍ５などには銅からなる導体パターン３を配置しない構造としている。これにより、プロービング時の圧力による塑性変形を起こし難い構造とし、よりクラックを発生させ難くすることができる。更にこの構造であれば、仮にクラックが生じたとしても導体パターン３には到達し難く、配線のショートやオープンなどを起こし難くすることができる。このように、本実施の形態１の半導体装置によって、プローブ耐性を向上させることができる。
【００４７】
本発明者らの更なる検証によれば、本実施の形態１の半導体装置のバリア導体膜ＢＭａにおいて、結晶粒が大きくクラックが生じ難いチタンからなる第１バリア導体膜ｂｍ１の膜厚ｔ１を、柱状結晶でありクラックが生じ易い窒化チタンからなる第２バリア導体膜ｂｍ２の膜厚ｔ２の２倍以上とすることで、上記の効果がより顕著になることが分かった。更に、チタンからなる第１バリア導体膜ｂｍ１の膜厚ｔ１は２０ｎｍ以上とすることで、上記の効果がより顕著になることが分かった。このとき、チタンからなる第１導体膜ｂｍ１とアルミニウムからなるパッドＰＤ１との反応を抑制するためには、窒化チタンからなる第２導体膜ｂｍ２は５ｎｍ以上とすることが望ましい。また、第１バリア導体膜ｂｍ１と第２バリア導体膜ｂｍ２との縦方向の合計膜厚（即ち、バリア導体膜ＢＭａの膜厚）は、２００ｎｍ以下とする方が、より好ましい。なぜなら、パッドＰＤ１の主体は低抵抗のアルミニウムであり、密着性や反応抑制の観点から導入しているバリア導体膜ＢＭａはアルミニウムよりも抵抗が高く、厚過ぎない方が好ましいからである。
【００４８】
また、上記では、シリコン基板１の主面ｓ１に半導体素子として電界効果トランジスタＱが形成されているとして説明した。本実施の形態１の半導体装置では、特に、パッドＰＤ１と平面的に重なる位置におけるシリコン基板１の主面ｓ１においても、半導体素子としての電界効果トランジスタＱが形成されている方が、より好ましい。なぜなら、パッドＰＤ１の下の領域にも電界効果トランジスタＱを配置することで、シリコン基板１上のスペースを無駄なく使用でき、集積度を向上させることができる。
【００４９】
ここで、パッドＰＤ１の下部のうち、特にプローブ接触領域ＰＡの下部にはプロービングの際にクラックが生じ易く、当該領域のシリコン基板１上にはなるべく半導体素子は配置しない方が良い。しかしながら、本実施の形態１の半導体装置によれば、上述のように、プローブ接触領域ＰＡ下にクラックを生じ難くさせることができるから、パッドＰＤ１の下に半導体素子を配置したとしても、上記の課題は生じ難い。従って、本実施の形態１の半導体装置は、上記のようなパッドＰＤ１下のシリコン基板１にも電界効果トランジスタＱを配置した構造に適用して、より効果的である。
【００５０】
また、本実施の形態１の半導体装置では、パッドＰＤ１を有する最上の配線層ＭＨの二つ下の配線層（即ち第４配線層Ｍ４）に配置される導体パターン３において、プローブ接触領域ＰＡと平面的に重なる領域には、配線幅が２μｍ以下の導体パターン３が配置された構造である方が、より好ましい。言い換えれば、第４配線層Ｍ４のうち、プローブ接触領域ＰＡ下に配置される導体パターン３は、配線幅が２μｍより大きいものは含まれず、配線幅が２μｍ以下のもので構成される方が、より好ましい。その理由を以下で説明する。
【００５１】
第４配線層Ｍ４は、第５配線層Ｍ５よりもパッドＰＤ１からの距離が遠いため、第５配線層Ｍ５より塑性変形し難いが、それでもプローブＰＲＢの針圧が高ければ塑性変形し、層間絶縁膜４中にクラックを生じる可能性がある。このため、上述のように、第４配線層Ｍ４において、パッドＰＤ１のプローブ接触領域ＰＡの直下に配置される導体パターン３の幅を２μｍ以下に制限することで、この塑性変形が更に抑制され、より高い針圧でプローブＰＲＢをパッドＰＤ１に接触させることができるようになり、プローブ検査をより安定化することができる。
【００５２】
また、本実施の形態１の半導体装置のパッドＰＤ１の平面形状は、上記図１のような形状に限られず、図５および図６の要部平面図に示すような形状であっても良い。
【００５３】
図５には、ワイヤ接触領域ＷＡとプローブ接触領域ＰＡとが一部重なったパッドＰＤ１の、要部平面図を示している。このような構造にすることで、パッドＰＤ１が占める平面積を縮小でき、半導体装置の高集積化による高性能化が実現できる。このような半導体装置に対しても、上述のような、本実施の形態１の半導体装置の技術を適用して、同様に効果的である。
【００５４】
図６には、ワイヤ接触領域ＷＡとプローブ接触領域ＰＡとを視覚的に判別できるように、パッドＰＤ１を覆う保護絶縁膜７の平面形状において、両領域の境界の目印となる突出部ｐｔ１を有した構造のパッドＰＤ１の、要部平面図を示している。このような構造にすることで、プローブ検査時のプロービングを施すプローブ接触領域ＰＡと、ボンディングワイヤを接続するワイヤ接続領域ＷＡとを、互いに干渉させることなく設計することができる。たとえば、プロービングによって荒れたパッドＰＤ１面にボンディングワイヤを接続させると、密着性の低下や接続不良などを起こしやすい。従って、上述のようなプローブ接触領域ＰＡとワイヤ接続領域ＷＡとが重なり難い構造とすることで、半導体装置の特性を向上させることができる。
【００５５】
（実施の形態２）
本実施の形態２の半導体装置について、図７〜図９を用いて説明する。図７は本実施の形態２の半導体装置の要部平面図を示している。これは、本実施の形態２の半導体装置のうち、電気特性検査のプロービングや、ワイヤボンディングを施すためのパッド（外部端子）ＰＤ２の周辺部を示している。図８は、このパッドＰＤ２の周辺部を拡大した要部断面図を示し、図９は、図８の要部ｐ２００を拡大した要部断面図を示している。これらの図７〜図９を用いて、本実施の形態２の半導体装置が有する構造を詳しく説明する。
【００５６】
本実施の形態２の半導体装置は、以下の点を除いて、上記実施の形態１の半導体装置と同様の構造およびそれらに由来する効果を有する。
【００５７】
本実施の形態２の半導体装置では、最上の配線層ＭＨのパッドＰＤ２と、その一つ下の第５配線層Ｍ５の導体パターン３とを電気的に接続するための、最上の接続層ＶＨのビアプラグ５である最上ビアプラグ（最上接続導体部）５Ｈが以下のような構造を有する。即ち、本実施の形態２の半導体装置では、最上ビアプラグ５Ｈは、最上の配線層ＭＨのバリア導体膜ＢＭａおよびパッドＰＤ２と同一の材料で、接続孔ＣＨ（コンタクトホール、ビアホールともいう）を埋め込むようにして形成されている。ここで、接続孔ＣＨとは、当該最上の接続層ＶＨの層間絶縁膜４において、パッドＰＤ２に接する上面から、導体パターン３に接する下面に至って貫通するような孔部である。
【００５８】
本実施の形態２の半導体装置を製造する工程では、上記のような接続孔ＣＨを含む最上の接続層ＶＨの上面を埋め込むようにして、順に、バリア導体膜ＢＭａとパッドＰＤ２（導体パターン３）とを形成する。その後、リソグラフィ法などでパターニングして、所望の形状の導体パターン３からなるパッドＰＤ２を形成する。
【００５９】
例えば、パッドＰＤ２としてのアルミニウムをスパッタリング法などによって形成する場合、接続孔ＣＨの内部を隙間無く埋め込むために、接続孔ＣＨの径を大きめに設計する必要がある。例えば、上記実施の形態１の半導体装置の最上ビアプラグ５Ｈのように、ダマシン法によって形成したタングステンを適用した場合と比較して、本実施の形態２の半導体装置の最上ビアプラグ５Ｈのようにスパッタリング法によって形成したアルミニウムを適用した場合の方が、接続孔ＣＨの径は大きい。
【００６０】
一方、本実施の形態２の半導体装置では、上述のように、最上の接続層ＶＨの最上ビアプラグ５Ｈと、最上の配線層ＭＨのパッドＰＤ２とを一括して形成できるため、製造工程を簡略化できる。製造工程の簡略化は製造コストを低減するとともに、結果として、製造歩留まりの向上をもたらす。
【００６１】
また、本実施の形態２のような構造の最上ビアプラグ５Ｈとした場合、パッドＰＤ２下部のバリア導体膜ＢＭａが、最上の接続層ＶＨの接続孔ＣＨの壁面にも一体的に配置される。即ち、接続孔ＣＨの底部において、バリア導体膜ＢＭａと、第５配線層Ｍ５の導体パターン３とが接触する構造である。ここで、上記実施の形態１の半導体装置で説明したように、バリア導体膜ＢＭａは、下層から、チタンからなる第１バリア導体膜ｂｍ１と、窒化チタンからなる第２バリア導体膜ｂｍ２との積層膜からなる。従って、この状態では、チタンからなる第１バリア導体膜ｂｍ１と、銅からなる導体パターン３とが接触することになる。ただし、チタンと銅とは反応を起こすことが分かっており、これにより接触部の電気抵抗が増大してしまう。
【００６２】
そこで、本実施の形態２の半導体装置のバリア導体膜ＢＭａは、第１バリア導体膜ｂｍ１の更に下層に、窒化チタンを主体とする導体からなる第３バリア導体膜ｂｍ３を有している。上述のように、本実施の形態２のバリア導体膜ＢＭａは、パッドＰＤ２の下から最上の接続層ＶＨの接続孔ＣＨ内に渡って、一体的に形成されている。従って、上記のような第３バリア導体膜ｂｍ３を配置することで、接続孔ＣＨの底部において、チタンからなる第１バリア導体膜ｂｍ１と銅からなる導体パターン３とは、窒化チタンからなる第３バリア導体膜ｂｍ３によって互いに接触しないように隔てられた構造となる。これにより、チタンと銅との反応を抑制できる。
【００６３】
ここで、上記実施の形態１の半導体装置において上記図１〜上記図４を用いて説明したように、バリア導体膜ＢＭａは、プローブ検査時の圧力に対してクラックを生じさせ難くする効果を有していた。本実施の形態２の半導体装置においても、パッドＰＤ２下のバリア導体膜ＢＭａは、柱状結晶の窒化チタンからなる第３バリア導体膜ｂｍ３を有していているが、その膜厚が、チタンからなる第１バリア導体膜ｂｍ１の膜厚よりも小さい場合、同様の効果を発現し得る。
【００６４】
更に、パッドＰＤ４のプローブ接触領域ＰＡ下において、第１バリア導体膜ｂｍ１の膜厚は、第３バリア導体膜ｂｍ３の膜厚の２倍以上である方がより好ましく、かつ、第３バリア導体膜ｂｍ３の膜厚は５ｎｍ以上である方が、より好ましい。その理由は、上記実施の形態１において、第２バリア導体膜ｂｍ２に対する第１バリア導体膜ｂｍ１の膜厚条件を設定した理由と同様である。また、他の膜厚条件も、上記実施の形態１と同様であり、ここでの重複した説明は行わない。本実施の形態２の半導体装置では、第１バリア導体膜ｂｍ１、第２バリア導体膜ｂｍ２、および、第３バリア導体膜ｂｍ３の合計膜厚が２００ｎｍ以下である。このような膜厚条件は、プローブ耐性を向上させるために効果を発現し得る条件であり、少なくとも、パッドＰＤ４のプローブ接触領域ＰＡ下でのバリア導体膜ＢＭａに適用されていれば良い。
【００６５】
以上のように、本実施の形態２の構造の半導体装置とすることで、プロービング時のクラックを抑制しつつ、製造歩留まりを向上させることができる。
【００６６】
（実施の形態３）
本実施の形態３の半導体装置について、図１０および図１１を用いて説明する。図１０は当該半導体装置の要部断面図であり、上記実施の形態１の半導体装置における上記図３に対応する。図１１は、図１０の要部ｐ３００を拡大した要部断面図を示している。本実施の形態３の半導体装置は、以下の点を除いて、上記実施の形態１または２の半導体装置と同様の構造およびそれらに由来する効果を有する。
【００６７】
本実施の形態３の半導体装置では、最上の配線層ＭＨのパッドＰＤ３と、その直下の最上の接続層ＶＨの層間絶縁膜４との間に配置されているバリア導体膜ＢＭａが、タンタルまたは窒化タンタルを主体とする導体によって構成されている。
【００６８】
タンタルまたは窒化タンタルは、上述のような、結晶粒が大きくプローブ耐性が高いチタンと同等のプローブ耐性を有する。ここで、上記実施の形態１の半導体装置では、プローブ耐性向上のためのチタン（第１バリア導体膜ｂｍ１）と、パッドＰＤ１との反応抑制のための窒化チタン（第２バリア導体膜ｂｍ２）とを積層してバリア導体膜ＢＭａを構成していた。これに対し、本実施の形態３の半導体装置におけるタンタルまたは窒化タンタルは、アルミニウムからなるパッドＰＤ３との反応性が低く、反応抑制のための導体層を設ける必要が無い。従って、上記実施の形態１と同様のプローブ耐性向上の効果を、より単純な構造のバリア導体膜ＢＭａによって実現できる。これは、製造コストの低減や、歩留まりの向上をもたらし得る。
【００６９】
更に、本発明者らの更なる検証によれば、窒化タンタルを主体とする導体からなるバリア導体膜ＢＭａは、非晶質（アモルファス）状態であり、非晶質状態では粒界が無いから、応力に対して更にクラックが生じ難いことが分かった。この効果は、窒化タンタルの膜厚を２０ｎｍ以上とすることでより顕著となることが分かった。このような理由から、本実施の形態３の半導体装置では、タンタルまたは窒化タンタルを主体とする導体膜からなるバリア導体膜ＢＭａの膜厚は２０ｎｍ以上である方が、より好ましい。なお、上記実施の形態１で説明した理由と同様の理由から、バリア導体膜ＢＭａの膜厚は２００ｎｍ以下である方が、より好ましい。
【００７０】
（実施の形態４）
本実施の形態４の半導体装置について、図１２を用いて説明する。図１２は当該半導体装置の要部断面図であり、上記実施の形態１の半導体装置における上記図２に対応する。本実施の形態４の半導体装置は、以下の点を除いて、上記実施の形態１，２または３の半導体装置と同様の構造およびそれらに由来する効果を有する。
【００７１】
本実施の形態４の半導体装置では、各配線層ＭＬ，Ｍ１〜Ｍ５，ＭＨのうち、最上の配線層ＭＨの一つ下の配線層（即ち第５配線層Ｍ５）と二つ下の配線層（即ち第４配線層Ｍ４）とにおいて、パッドＰＤ４のプローブ接触領域ＰＡと平面的に重なる部分には、導体パターン３が形成されていない。言い換えれば、第５配線層Ｍ５と第４配線層Ｍ４の当該領域には、層間絶縁膜４のみが形成されている。このようにすることで、以下のような効果が得られる。
【００７２】
上記実施の形態１の半導体装置において説明したように、パッドＰＤ１のプローブ接触領域ＰＡ下には導体パターン３を配置しないことで塑性変形し難くなり、プローブ耐性が向上する。上記実施の形態１では、パッドＰＤ１の一つ下の第５配線層Ｍ５の当該領域に導体パターン３を形成しない構造が効果的であることを説明した。同様の観点から、本実施の形態４の半導体装置では、更に下の第４配線層Ｍ４の当該領域にも導体パターン３を配置せず、より塑性変形を起こし難くすることができる。結果として、本実施の形態４の半導体装置のような構造とすることで、プローブ耐性を更に向上させることができる。
【００７３】
（実施の形態５）
本実施の形態５の半導体装置について、図１３を用いて説明する。図１３は当該半導体装置の要部断面図であり、上記実施の形態１の半導体装置における上記図２に対応する。本実施の形態５の半導体装置は、以下の点を除いて、上記実施の形態１，２，３または４の半導体装置と同様の構造およびそれらに由来する効果を有する。
【００７４】
本実施の形態５の半導体装置では、各配線層ＭＬ，Ｍ１〜Ｍ５，ＭＨが有する導体パターン３は、アルミニウムを主体とする導体によって形成されている。アルミニウムは、銅と比較して機械強度が低い。従って、パッドＰＤ５などへのプロービングの際に、その応力によって塑性変形し易い。そして、このようなアルミニウムを導体パターンとして有する半導体装置では、クラックを発生させ易い。この観点から、アルミニウムを導体パターン３として有している本実施の形態５の半導体装置に対して、上記実施の形態１，２，３または４の半導体装置のようなプローブ耐性を向上し得る構造を適用して、より効果的である。
【００７５】
（実施の形態６）
本実施の形態６の半導体装置について、図１４および図１５を用いて説明する。図１４は本実施の形態６の半導体装置の要部平面図を示している。これは、本実施の形態６の半導体装置のうち、電気特性検査のプロービングや、ワイヤボンディングを施すためのパッドＰＤ６の周辺部を示している。図１５は、このパッドＰＤ６の周辺部を拡大した要部断面図を示している。これらの図１４および図１５を用いて、本実施の形態６の半導体装置が有する構造を詳しく説明する。本実施の形態６の半導体装置は、以下の点を除いて、上記実施の形態１，２，３，４または５の半導体装置と同様の構造およびそれらに由来する効果を有する。
【００７６】
本実施の形態６の半導体装置は、最上の配線層ＭＨのパッドＰＤ６とその一つ下の第５配線層Ｍ５の導体パターン３との導通機構として、以下のような構造を有している。即ち、本実施の形態６の半導体装置では、上記実施の形態２の半導体装置のように、最上の接続層ＶＨに形成された接続孔ＣＨを埋め込むようにして、バリア導体膜ＢＭａおよびパッドＰＤ６と同一の材料が一体的に形成されている。ただし、上記実施の形態２の半導体装置と異なる点として、本実施の形態６の半導体装置では、平面的に見て、接続孔ＣＨはパッドＰＤ６を露出している保護絶縁膜７の開口部ＯＰ１内にあり、上記実施の形態２の接続孔ＣＨよりも幅広である。そして、第５配線層Ｍ５においては、この接続孔ＣＨの底部に接するようにして導体パターン３が配置されている。
【００７７】
ただし、第５配線層Ｍ５の導体パターン３は、パッドＰＤ６のプローブ接触領域ＰＡ下には配置されていない。この点は、上記実施の形態１〜５と同様であり、本実施の形態６のような構造の半導体装置に対しても、本願を適用して、プローブ耐性を向上し得る構造を有している。
【００７８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７９】
１ シリコン基板（半導体基板）
２ 分離部
３ 導体パターン
４ 層間絶縁膜
５ ビアプラグ（接続導体部）
５Ｈ 最上ビアプラグ（最上接続導体部）
５Ｌ コンタクトプラグ（接続導体部）
６ バリア絶縁膜
７ 保護絶縁膜
ｂｍ１ 第１バリア導体膜
ｂｍ２ 第２バリア導体膜
ｂｍ３ 第３バリア導体膜
ＢＭ，ＢＭａ，ＢＭｂ，ＢＭｃ バリア導体膜
ＣＨ 接続孔
Ｍ１ 第１配線層（配線層）
Ｍ２ 第２配線層（配線層）
Ｍ３ 第３配線層（配線層）
Ｍ４ 第４配線層（配線層）
Ｍ５ 第５配線層（配線層）
ＭＨ 最上の配線層（配線層）
ＭＬ 最下の配線層（配線層）
ＯＰ１ 開口部
ＰＡ プローブ接触領域
ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４，ＰＤ５，ＰＤ６ パッド（外部端子）
ＰＲＢ プローブ
Ｑ 電界効果トランジスタ（半導体素子）
ｓ１ 主面
Ｖ１ 第１接続層（接続層）
Ｖ２ 第２接続層（接続層）
Ｖ３ 第３接続層（接続層）
Ｖ４ 第４接続層（接続層）
Ｖ５ 第５接続層（接続層）
ＶＨ 最上の接続層（接続層）
ＶＬ 最下の接続層（接続層）
ＷＡ ワイヤ接触領域
【特許請求の範囲】
【請求項１】
半導体基板の主面を覆うようにして、交互に繰り返し積層して配置された配線層および接続層を有し、
前記配線層の各々は、導体パターンと、前記導体パターン間を絶縁する層間絶縁膜とを有し、
前記接続層の各々は、異なる前記配線層の前記導体パターン同士を接続する接続導体部と、前記接続導体部間を絶縁する前記層間絶縁膜とを有し、
前記配線層のうちの最上の配線層は、前記導体パターンにより形成される外部端子と、前記外部端子を覆う保護絶縁膜とを有し、
前記外部端子は、アルミニウムを主体とする導体からなり、
前記保護絶縁膜は、前記外部端子の一部を露出させる開口部を有し、
前記外部端子は、前記保護絶縁膜の開口部から露出した領域の一部に、プローブ接触領域を有し、
前記配線層のうち、前記最上の配線層の一つ下の配線層において、前記プローブ接触領域と平面的に重なる部分には、前記導体パターンは配置されておらず、
前記外部端子とその直下の前記層間絶縁膜との間にはバリア導体膜が配置され、
前記バリア導体膜は、チタンを主体とする第１バリア導体膜と、窒化チタンを主体とする第２バリア導体膜との積層膜によって構成され、
前記第１バリア導体膜は前記層間絶縁膜と接する側に、前記第２バリア導体膜は前記外部端子と接する側にそれぞれ配置され、
前記バリア導体膜では、縦方向の膜厚が、前記第１バリア導体膜の方が、前記第２バリア導体膜よりも厚いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１バリア導体膜の縦方向の膜厚は、前記第２バリア導体膜の縦方向の膜厚の２倍以上であることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１バリア導体膜の縦方向の膜厚は２０ｎｍ以上であり、
前記第２バリア導体膜の縦方向の膜厚は５ｎｍ以上であり、
前記第１バリア導体膜と前記第２バリア導体膜との縦方向の合計膜厚は、２００ｎｍ以下であることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記外部端子と平面的に重なる位置における、前記半導体基板の主面には、半導体素子が形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記最上の配線層の一つ下の前記配線層の上下の前記接続層には、前記プローブ接触領域と平面的に重なる部分において、前記接続導体部は配置されていないことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記配線層のうち、前記最上の配線層の一つ下の配線層において、前記保護絶縁膜の前記開口部と平面的に重なる部分には、前記導体パターンは配置されておらず、
前記最上の配線層の一つ下の前記配線層の上下の前記接続層には、前記保護絶縁膜の前記開口部と平面的に重なる部分には、前記接続導体部は配置されていないことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記最上の配線層の一つ下の前記配線層と、その上下の前記接続層との縦方向の合計の膜厚は、１μｍ以上、３．５μｍ以下であることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記プローブ接触領域は、前記保護絶縁膜の前記開口部から露出した範囲内の前記外部端子上において、１０μｍ以上の幅を有するプローブ痕を有することを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記最上の配線層の前記外部端子と、その一つ下の前記配線層の前記導体パターンとを接続する前記接続導体部である最上接続導体部は、前記最上の配線層の前記バリア導体膜および前記外部端子と同一の材料で、接続孔を一体的に埋め込むようにして形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１バリア導体膜は粒状結晶であり、
前記第２バリア導体膜は柱状結晶であることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記最上の配線層以外の前記配線層が有する前記導体パターンは、銅を主体とする導体からなり、
前記最上接続導体部における前記バリア導体膜は、前記配線層の前記導体パターンと接する部分において、更に、窒化チタンを主体とする第３バリア導体膜を有し、
前記配線層と前記第１バリア導体膜とは、前記第３バリア導体膜によって互いに接触しないようにして隔てられ、
前記第１バリア導体膜の縦方向の膜厚は、前記第３バリア導体膜の縦方向の膜厚の２倍以上であり、
前記第３バリア導体膜の縦方向の膜厚は５ｎｍ以上であり、
前記第１バリア導体膜、前記第２バリア導体膜、および、前記第３バリア導体膜の合計膜厚は、２００ｎｍ以下であることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記配線層が有する前記導体パターンは、アルミニウムを主体とする導体からなることを特徴とする半導体装置。
【請求項１３】
半導体基板の主面を覆うようにして、交互に繰り返し積層して配置された配線層および接続層を有し、
前記配線層の各々は、導体パターンと、前記導体パターン間を絶縁する層間絶縁膜とを有し、
前記接続層の各々は、異なる前記配線層の前記導体パターン同士を接続する接続導体部と、前記接続導体部間を絶縁する前記層間絶縁膜とを有し、
前記配線層のうちの最上の配線層は、前記導体パターンにより形成される外部端子と、前記外部端子を覆う保護絶縁膜とを有し、
前記外部端子は、アルミニウムを主体とする導体からなり、
前記保護絶縁膜は、前記外部端子の一部を露出させる開口部を有し、
前記外部端子は、前記保護絶縁膜の開口部から露出した領域の一部に、プローブ接触領域を有し、
前記配線層のうち、前記最上の配線層の一つ下の配線層において、前記プローブ接触領域と平面的に重なる部分には、前記導体パターンは配置されておらず、
前記外部端子とその直下の前記層間絶縁膜との間にはバリア導体膜が配置され、
前記最上の配線層の前記外部端子と、その一つ下の前記配線層の前記導体パターンとを接続する前記接続導体部である最上接続導体部は、前記最上の配線層の前記バリア導体膜および前記外部端子と同一の材料で、接続孔を一体的に埋め込むようにして形成され、
前記最上の配線層以外の前記配線層が有する前記導体パターンは、銅を主体とする導体からなり、
前記バリア導体膜は、チタンを主体とする第１バリア導体膜と、窒化チタンを主体とする第２バリア導体膜および第３バリア導体膜との積層膜によって構成され、
前記第１バリア導体膜は、前記第２バリア導体膜と第３バリア導体膜とに挟まれるようにして配置されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記バリア導体膜では、縦方向の膜厚が、前記第１バリア導体膜の方が、前記第２バリア導体膜および前記第３バリア導体膜よりも厚いことを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第１バリア導体膜の縦方向の膜厚は２０ｎｍ以上であり、
前記第２バリア導体膜および前記第３バリア導体膜の縦方向の膜厚は、それぞれ５ｎｍ以上であり、
前記第１バリア導体膜、前記第２バリア導体膜、および、前記第３バリア導体膜の合計膜厚は、２００ｎｍ以下であることを特徴とする半導体装置。
【請求項１６】
半導体基板の主面に形成された半導体素子と、
前記半導体基板の主面を覆うようにして、交互に繰り返し積層して配置された配線層および接続層とを有し、
前記配線層の各々は、導体パターンと、前記導体パターン間を絶縁する層間絶縁膜とを有し、
前記接続層の各々は、異なる前記配線層の前記導体パターン同士を接続する接続導体部と、前記接続導体部間を絶縁する前記層間絶縁膜とを有し、
前記配線層のうちの最上の配線層は、前記導体パターンにより形成される外部端子と、前記外部端子を覆う保護絶縁膜とを有し、
前記外部端子は、アルミニウムを主体とする導体からなり、
前記保護絶縁膜は、前記外部端子の一部を露出させる開口部を有し、
前記外部端子は、前記保護絶縁膜の開口部から露出した領域の一部に、プローブ接触領域を有し、
前記配線層のうち、前記最上の配線層の一つ下の配線層において、前記プローブ接触領域と平面的に重なる部分には、前記導体パターンは配置されておらず、
前記外部端子とその直下の前記層間絶縁膜との間にはバリア導体膜が配置され、
前記バリア導体膜は、タンタルまたは窒化タンタルを主体とする導体によって構成され、
前記半導体素子は、前記外部端子と平面的に重なる位置における前記半導体基板の主面に形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記バリア導体膜は、窒化タンタルを主体とする導体によって構成され、
前記バリア導体膜の縦方向の膜厚は、２０ｎｍ以上、２００ｎｍ以下であることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記プローブ接触領域は、前記保護絶縁膜の前記開口部から露出した範囲内の前記外部端子上において、１０μｍ以上の幅を有するプローブ痕を有することを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記バリア導体膜は、非晶質であることを特徴とする半導体装置。
【請求項１】
半導体基板の主面を覆うようにして、交互に繰り返し積層して配置された配線層および接続層を有し、
前記配線層の各々は、導体パターンと、前記導体パターン間を絶縁する層間絶縁膜とを有し、
前記接続層の各々は、異なる前記配線層の前記導体パターン同士を接続する接続導体部と、前記接続導体部間を絶縁する前記層間絶縁膜とを有し、
前記配線層のうちの最上の配線層は、前記導体パターンにより形成される外部端子と、前記外部端子を覆う保護絶縁膜とを有し、
前記外部端子は、アルミニウムを主体とする導体からなり、
前記保護絶縁膜は、前記外部端子の一部を露出させる開口部を有し、
前記外部端子は、前記保護絶縁膜の開口部から露出した領域の一部に、プローブ接触領域を有し、
前記配線層のうち、前記最上の配線層の一つ下の配線層において、前記プローブ接触領域と平面的に重なる部分には、前記導体パターンは配置されておらず、
前記外部端子とその直下の前記層間絶縁膜との間にはバリア導体膜が配置され、
前記バリア導体膜は、チタンを主体とする第１バリア導体膜と、窒化チタンを主体とする第２バリア導体膜との積層膜によって構成され、
前記第１バリア導体膜は前記層間絶縁膜と接する側に、前記第２バリア導体膜は前記外部端子と接する側にそれぞれ配置され、
前記バリア導体膜では、縦方向の膜厚が、前記第１バリア導体膜の方が、前記第２バリア導体膜よりも厚いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１バリア導体膜の縦方向の膜厚は、前記第２バリア導体膜の縦方向の膜厚の２倍以上であることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１バリア導体膜の縦方向の膜厚は２０ｎｍ以上であり、
前記第２バリア導体膜の縦方向の膜厚は５ｎｍ以上であり、
前記第１バリア導体膜と前記第２バリア導体膜との縦方向の合計膜厚は、２００ｎｍ以下であることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記外部端子と平面的に重なる位置における、前記半導体基板の主面には、半導体素子が形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記最上の配線層の一つ下の前記配線層の上下の前記接続層には、前記プローブ接触領域と平面的に重なる部分において、前記接続導体部は配置されていないことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記配線層のうち、前記最上の配線層の一つ下の配線層において、前記保護絶縁膜の前記開口部と平面的に重なる部分には、前記導体パターンは配置されておらず、
前記最上の配線層の一つ下の前記配線層の上下の前記接続層には、前記保護絶縁膜の前記開口部と平面的に重なる部分には、前記接続導体部は配置されていないことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記最上の配線層の一つ下の前記配線層と、その上下の前記接続層との縦方向の合計の膜厚は、１μｍ以上、３．５μｍ以下であることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記プローブ接触領域は、前記保護絶縁膜の前記開口部から露出した範囲内の前記外部端子上において、１０μｍ以上の幅を有するプローブ痕を有することを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記最上の配線層の前記外部端子と、その一つ下の前記配線層の前記導体パターンとを接続する前記接続導体部である最上接続導体部は、前記最上の配線層の前記バリア導体膜および前記外部端子と同一の材料で、接続孔を一体的に埋め込むようにして形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１バリア導体膜は粒状結晶であり、
前記第２バリア導体膜は柱状結晶であることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記最上の配線層以外の前記配線層が有する前記導体パターンは、銅を主体とする導体からなり、
前記最上接続導体部における前記バリア導体膜は、前記配線層の前記導体パターンと接する部分において、更に、窒化チタンを主体とする第３バリア導体膜を有し、
前記配線層と前記第１バリア導体膜とは、前記第３バリア導体膜によって互いに接触しないようにして隔てられ、
前記第１バリア導体膜の縦方向の膜厚は、前記第３バリア導体膜の縦方向の膜厚の２倍以上であり、
前記第３バリア導体膜の縦方向の膜厚は５ｎｍ以上であり、
前記第１バリア導体膜、前記第２バリア導体膜、および、前記第３バリア導体膜の合計膜厚は、２００ｎｍ以下であることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記配線層が有する前記導体パターンは、アルミニウムを主体とする導体からなることを特徴とする半導体装置。
【請求項１３】
半導体基板の主面を覆うようにして、交互に繰り返し積層して配置された配線層および接続層を有し、
前記配線層の各々は、導体パターンと、前記導体パターン間を絶縁する層間絶縁膜とを有し、
前記接続層の各々は、異なる前記配線層の前記導体パターン同士を接続する接続導体部と、前記接続導体部間を絶縁する前記層間絶縁膜とを有し、
前記配線層のうちの最上の配線層は、前記導体パターンにより形成される外部端子と、前記外部端子を覆う保護絶縁膜とを有し、
前記外部端子は、アルミニウムを主体とする導体からなり、
前記保護絶縁膜は、前記外部端子の一部を露出させる開口部を有し、
前記外部端子は、前記保護絶縁膜の開口部から露出した領域の一部に、プローブ接触領域を有し、
前記配線層のうち、前記最上の配線層の一つ下の配線層において、前記プローブ接触領域と平面的に重なる部分には、前記導体パターンは配置されておらず、
前記外部端子とその直下の前記層間絶縁膜との間にはバリア導体膜が配置され、
前記最上の配線層の前記外部端子と、その一つ下の前記配線層の前記導体パターンとを接続する前記接続導体部である最上接続導体部は、前記最上の配線層の前記バリア導体膜および前記外部端子と同一の材料で、接続孔を一体的に埋め込むようにして形成され、
前記最上の配線層以外の前記配線層が有する前記導体パターンは、銅を主体とする導体からなり、
前記バリア導体膜は、チタンを主体とする第１バリア導体膜と、窒化チタンを主体とする第２バリア導体膜および第３バリア導体膜との積層膜によって構成され、
前記第１バリア導体膜は、前記第２バリア導体膜と第３バリア導体膜とに挟まれるようにして配置されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記バリア導体膜では、縦方向の膜厚が、前記第１バリア導体膜の方が、前記第２バリア導体膜および前記第３バリア導体膜よりも厚いことを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第１バリア導体膜の縦方向の膜厚は２０ｎｍ以上であり、
前記第２バリア導体膜および前記第３バリア導体膜の縦方向の膜厚は、それぞれ５ｎｍ以上であり、
前記第１バリア導体膜、前記第２バリア導体膜、および、前記第３バリア導体膜の合計膜厚は、２００ｎｍ以下であることを特徴とする半導体装置。
【請求項１６】
半導体基板の主面に形成された半導体素子と、
前記半導体基板の主面を覆うようにして、交互に繰り返し積層して配置された配線層および接続層とを有し、
前記配線層の各々は、導体パターンと、前記導体パターン間を絶縁する層間絶縁膜とを有し、
前記接続層の各々は、異なる前記配線層の前記導体パターン同士を接続する接続導体部と、前記接続導体部間を絶縁する前記層間絶縁膜とを有し、
前記配線層のうちの最上の配線層は、前記導体パターンにより形成される外部端子と、前記外部端子を覆う保護絶縁膜とを有し、
前記外部端子は、アルミニウムを主体とする導体からなり、
前記保護絶縁膜は、前記外部端子の一部を露出させる開口部を有し、
前記外部端子は、前記保護絶縁膜の開口部から露出した領域の一部に、プローブ接触領域を有し、
前記配線層のうち、前記最上の配線層の一つ下の配線層において、前記プローブ接触領域と平面的に重なる部分には、前記導体パターンは配置されておらず、
前記外部端子とその直下の前記層間絶縁膜との間にはバリア導体膜が配置され、
前記バリア導体膜は、タンタルまたは窒化タンタルを主体とする導体によって構成され、
前記半導体素子は、前記外部端子と平面的に重なる位置における前記半導体基板の主面に形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記バリア導体膜は、窒化タンタルを主体とする導体によって構成され、
前記バリア導体膜の縦方向の膜厚は、２０ｎｍ以上、２００ｎｍ以下であることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記プローブ接触領域は、前記保護絶縁膜の前記開口部から露出した範囲内の前記外部端子上において、１０μｍ以上の幅を有するプローブ痕を有することを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記バリア導体膜は、非晶質であることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−３５７８（Ｐ２０１１−３５７８Ａ）
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願番号】特願２００９−１４３１３３（Ｐ２００９−１４３１３３）
【出願日】平成２１年６月１６日（２００９．６．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願日】平成２１年６月１６日（２００９．６．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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