半導体集積回路およびそれを用いた差動増幅器およびバッファアンプ
【課題】バイアス信号を切りかえに伴う動作特性の悪化を低減した半導体集積回路を提供する。
【解決手段】半導体集積回路１０は、入力電流Ｉｉｎを受け、それに応じた出力電流Ｉｏｕｔ１を別の回路に供給する。第１可変抵抗Ｒ１の第１端子は、入力端子Ｐ１と接続される。第１トランジスタＭ１および第２トランジスタＭ２は、電源端子と第１可変抵抗Ｒ１の第２端子の間に順に直列に設けられる。第３トランジスタＭ３および第４トランジスタＭ４は、電源端子と出力端子Ｐ２との間に順に直列に設けられる。第１トランジスタＭ１および第３トランジスタＭ３それぞれのゲートは第１可変抵抗Ｒ１の第２端子に接続される。第２トランジスタＭ２および第４トランジスタＭ４それぞれのゲートは入力端子Ｐ１に接続されている。第１可変抵抗Ｒ１は、その抵抗値が入力電流Ｉｉｎに応じて切りかえ可能に構成される。
【解決手段】半導体集積回路１０は、入力電流Ｉｉｎを受け、それに応じた出力電流Ｉｏｕｔ１を別の回路に供給する。第１可変抵抗Ｒ１の第１端子は、入力端子Ｐ１と接続される。第１トランジスタＭ１および第２トランジスタＭ２は、電源端子と第１可変抵抗Ｒ１の第２端子の間に順に直列に設けられる。第３トランジスタＭ３および第４トランジスタＭ４は、電源端子と出力端子Ｐ２との間に順に直列に設けられる。第１トランジスタＭ１および第３トランジスタＭ３それぞれのゲートは第１可変抵抗Ｒ１の第２端子に接続される。第２トランジスタＭ２および第４トランジスタＭ４それぞれのゲートは入力端子Ｐ１に接続されている。第１可変抵抗Ｒ１は、その抵抗値が入力電流Ｉｉｎに応じて切りかえ可能に構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを用いた半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いた電流源やカレントミラー回路、差動増幅器などの基本となる回路ユニットを組み合わせて構成される。各回路ユニットは、基準となるバイアス電圧やバイアス電流（バイアス信号と総称する）を受け、所期の動作を実行する。
【０００３】
たとえば増幅器に供給されるバイアス電流を大きくすると、消費電流の増大と引き替えに、トランジスタの動作特性が高まるため、増幅器の動作速度を高めることができる。つまりバイアス電流を、処理対象の信号の種類や周波数に応じて切りかえることにより、回路の動作速度と消費電流をコントロールすることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−０１３１６６号公報
【特許文献２】特開２０００−１６５１６１号公報
【特許文献３】特開２００２−０６４３５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところがバイアス信号を変化させると、増幅器あるいはその他のブロックを構成するトランジスタの動作点が変化してしまう。その結果、回路の動作特性が悪化するという問題が生ずる。
【０００６】
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、バイアス信号を切りかえに伴う動作特性の悪化を低減した半導体集積回路の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、入力電流を受け、当該入力電流に応じた出力電流を生成する半導体集積回路に関する。半導体集積回路は、入力電流の経路上に設けられた入力端子と、出力電流の経路上に設けられた出力端子と、その第１端子が入力端子と接続された第１可変抵抗と、固定電圧端子と第１可変抵抗の第２端子の間に順に直列に設けられた電界効果型の第１トランジスタおよび第２トランジスタと、固定電圧端子と出力端子との間に順に直列に設けられた電界効果型の第３トランジスタおよび第４トランジスタと、を備える。第１トランジスタおよび第３トランジスタそれぞれのゲートは第１可変抵抗の第２端子に接続され、第２トランジスタおよび第４トランジスタそれぞれのゲートは入力端子に接続されており、第１可変抵抗は、その抵抗値が入力電流に応じて切りかえ可能に構成される。
【０００８】
この態様では、第１トランジスタおよび第３トランジスタのドレインソース間電圧は、第１抵抗の電圧降下に追従する。したがって、入力電流に応じて第１抵抗の抵抗値を切りかえることにより、第１トランジスタ、第３トランジスタのドレインソース間電圧を制御することができる。その結果、第１出力端子に接続される回路の特性悪化を抑制できる。
【０００９】
第１可変抵抗の抵抗値は、その電圧降下が一定となるように入力電流の電流値に略反比例する値に設定されてもよい。
【００１０】
第１可変抵抗の電圧降下は、第１トランジスタおよび第３トランジスタのドレインソース間電圧として望ましい値に設定されてもよい。
【００１１】
ある態様の半導体集積回路は、第２出力端子と、第２出力端子と固定電圧端子の間に設けられ、そのゲートが第１トランジスタおよび第３トランジスタそれぞれのゲートと共通に接続された第５トランジスタと、をさらに備え、第２出力端子から第２出力電流を出力してもよい。
【００１２】
本発明の別の態様は、差動増幅器である。この差動増幅器は、電流値が複数の値で切りかえ可能な基準電流を生成する電流源と、基準電流を入力電流として受け、基準電流に応じた出力電流を生成する上述の半導体集積回路と、半導体集積回路の出力電流をテイル電流として受ける差動対と、差動対にアクティブ負荷として接続されるカレントミラー回路と、を備える。
この態様によると、半導体集積回路がテイル電流源として利用される場合に、テイル電流源の出力インピーダンスの変動が抑制されるため、差動増幅器の特性悪化を抑制できる。
【００１３】
本発明のさらに別の態様もまた、差動増幅器である。この差動増幅器は、電流値が複数の値で切りかえ可能な基準電流を生成する電流源と、基準電流を入力電流として受け、基準電流に応じた出力電流を生成する上述の半導体集積回路と、半導体集積回路の第２出力電流をテイル電流として受ける差動対と、差動対にアクティブ負荷として接続されるカレントミラー回路と、を備える。
【００１４】
この態様においても、半導体集積回路がテイル電流源として利用される場合に、テイル電流源の出力インピーダンス、つまり第５トランジスタのインピーダンスの変動が抑制されるため、差動増幅器の特性悪化を抑制できる。
【００１５】
本発明のさらに別の態様は、入力電圧を受け、当該入力電圧に応じた出力電圧を出力するバッファアンプに関する。このバッファアンプは、上述のいずれかの態様の差動増幅器と、差動増幅器により差動増幅された信号を増幅する増幅トランジスタを含む出力段と、増幅トランジスタのゲートドレイン間に直列に設けられた帰還抵抗および帰還キャパシタを含む位相補償回路と、を備える。差動対を構成する一方のトランジスタのゲートには、入力電圧が印加され、差動対を構成する他方のトランジスタのゲートはバッファアンプの出力端子と接続されている。帰還抵抗の抵抗値および帰還キャパシタの容量値の少なくとも一方は、基準電流に応じて切りかえ可能に構成される。
【００１６】
位相補償回路による補償量を、基準電流に応じて切りかえることにより、回路の動作周波数に応じた位相補償を得ることができ、回路の安定性を高めることができる。
【００１７】
本発明のさらに別の態様も、入力電流を受け、当該入力電流に応じた出力電流を生成する半導体集積回路に関する。この半導体集積回路は、入力電流の経路上に設けられた入力端子と、出力電流の経路上に設けられた出力端子と、入力端子と固定電圧端子の間に順に直列に設けられた電界効果型の第６トランジスタおよび第７トランジスタと、出力端子と固定電圧端子の間に順に直列に設けられた電界効果型の第８トランジスタおよび第９トランジスタと、バイアス電流の経路上に設けられたバイアス入力端子と、バイアス入力端子と固定電圧端子の間に順に直列に設けられた電界効果型の第１０トランジスタおよび第２可変抵抗と、を備える。第１０トランジスタのゲートドレイン間は結線され、第６トランジスタおよび第８トランジスタそれぞれのゲートは第１０トランジスタのゲートに接続され、第７トランジスタおよび第９トランジスタそれぞれのゲートは入力端子に接続されており、第２可変抵抗は、その抵抗値がバイアス電流に応じて切りかえ可能に構成される。
【００１８】
この態様では、第７トランジスタおよび第９トランジスタのドレインソース間電圧は、第２抵抗の電圧降下に追従する。したがって、入力電流に応じて第２抵抗の抵抗値を切りかえることにより、第７トランジスタ、第９トランジスタのドレインソース間電圧を制御することができ、入力電流の変化にともなう半導体集積回路の特性悪化を抑制できる。
【００１９】
第２可変抵抗の抵抗値は、その電圧降下が一定となるようにバイアス電流の電流値に略反比例する値に設定されてもよい。
【００２０】
第２可変抵抗の電圧降下は、第７トランジスタおよび第９トランジスタのドレインソース間電圧として望ましい値に設定されてもよい。
【００２１】
ある態様の半導体集積回路は、第２出力端子と、第２出力端子と固定電圧端子の間に設けられ、そのゲートが第１０トランジスタのゲートと共通に接続された第１１トランジスタと、をさらに備えてもよい。半導体集積回路は、第２出力端子から第２出力電流を出力してもよい。
この場合、第１１トランジスタのドレインソース間電圧も制御することができ、第２出力端子に接続される回路の特性悪化を防止できる。
【００２２】
本発明のさらに別の態様は、差動増幅器である。この差動増幅器は、電流値が複数の値で切りかえ可能な基準電流を生成する電流源と、差動対と、差動対にテイル電流を供給する電流源と、差動対にアクティブ負荷として接続され、基準電流をバイアス電流として受ける上述の半導体集積回路と、を備える。
【００２３】
この態様によると、半導体集積回路が差動対のアクティブ負荷（カレントミラー負荷）として利用される場合に、その出力インピーダンスの変動が抑制されるため、差動増幅器の特性悪化を抑制できる。
【００２４】
本発明のさらに別の態様は、入力電圧を受け、当該入力電圧に応じた出力電圧を出力するバッファアンプに関する。このバッファアンプは、上述の差動増幅器と、差動増幅器により差動増幅された信号を増幅する増幅トランジスタを含む出力段と、増幅トランジスタのゲートドレイン間に直列に設けられた帰還抵抗および帰還キャパシタを含む位相補償回路と、を備える。差動対を構成する一方のトランジスタのゲートには、入力電圧が印加され、差動対を構成する他方のトランジスタのゲートはバッファアンプの出力端子と接続されており、帰還抵抗の抵抗値および帰還キャパシタの容量値の少なくとも一方が基準電流に応じて切りかえ可能に構成される。
【００２５】
位相補償回路による補償量を、基準電流に応じて切りかえることにより、回路の動作周波数に応じた位相補償を得ることができ、回路の安定性を高めることができる。
【００２６】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２７】
本発明のある態様によれば、バイアス電流の切りかえに伴う回路特性の悪化を抑制できる。
【図面の簡単な説明】
【００２８】
【図１】図１（ａ）、（ｂ）は、第１実施の形態に係る半導体集積回路の構成を示す回路図である。
【図２】第２の実施の形態に係る半導体集積回路の構成を示す回路図である。
【図３】図１、図２の半導体集積回路を利用した差動増幅器の構成を示す回路図である。
【図４】図１、図２の半導体集積回路を利用したバッファアンプの構成を示す回路図である。
【発明を実施するための形態】
【００２９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３０】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３１】
（第１の実施の形態）
図１（ａ）、（ｂ）は、第１実施の形態に係る半導体集積回路の構成を示す回路図である。半導体集積回路１０は、入力電流Ｉｉｎを受け、入力電流Ｉｉｎに応じた出力電流Ｉｏｕｔ１を生成し、別の回路（不図示）に供給する。半導体集積回路１０はいわゆるカスコードカレントミラー回路である。
【００３２】
半導体集積回路１０は、入力端子Ｐ１、第１出力端子Ｐ２、第１可変抵抗Ｒ１、第１トランジスタＭ１〜第４トランジスタＭ４を備える。
【００３３】
入力端子Ｐ１は、入力電流Ｉｉｎの経路上に設けられる。第１出力端子Ｐ２は、出力電流Ｉｏｕｔ１の経路上に設けられる。第１可変抵抗Ｒ１の第１端子は、入力端子Ｐ１と接続される。
【００３４】
第１トランジスタＭ１および第２トランジスタＭ２は、同型のＰチャンネルＭＯＳＦＥＴであり、固定電圧端子（電源端子Ｖｄｄ）と第１可変抵抗Ｒ１の第２端子の間に、順に直列に設けられている。第３トランジスタＭ３および第４トランジスタＭ４もＰチャンネルＭＯＳＦＥＴであり、電源端子Ｖｄｄと入力端子Ｐ２の間に、順に直列に設けられる。
【００３５】
第１トランジスタＭ１および第３トランジスタＭ３それぞれのゲートは、第１可変抵抗Ｒ１の第２端子に接続される。また第２トランジスタＭ２および第４トランジスタＭ４それぞれのゲートは入力端子Ｐ１に接続されている。
【００３６】
基準電流源２２は、所定の基準電流Ｉｒｅｆを生成する。この基準電流Ｉｒｅｆは、複数の電流値で切りかえ可能に構成される。たとえば基準電流源２２は複数の電流源ＣＳ１、ＣＳ２と、それぞれの電流経路を遮断、導通させる複数のスイッチＳＷ１、ＳＷ２を含む。なお電流源ＣＳおよびスイッチＳＷの個数は２個に限定されず、任意でよい。
ここでは、電流源ＣＳ１が単位電流Ｉを、電流源ＣＳ２がその２倍の電流２Ｉを生成するものとする。スイッチＳＷ１がオンするとき、基準電流Ｉｒｅｆ＝Ｉであり、スイッチＳＷ２がオンするとき、基準電流Ｉｒｅｆ＝２Ｉである。
基準電流源２２により生成される基準電流Ｉｒｅｆは、制御部２０によって制御される。制御部２０は、基準電流源２２のスイッチＳＷ１、ＳＷ２それぞれを制御するための制御信号ＣＮＴ１を生成する。
【００３７】
カレントミラー回路２４およびカレントミラー回路２６は、基準電流Ｉｒｅｆを折り返し、基準電流Ｉｒｅｆに応じた入力電流Ｉｉｎを半導体集積回路１０の入力端子Ｐ１へと供給する。
【００３８】
第１可変抵抗Ｒ１は、その抵抗値が入力電流Ｉｉｎに応じて切りかえ可能に構成される。上述のように、基準電流Ｉｒｅｆは可変であるため、入力電流Ｉｉｎも変化する。制御部２０は、基準電流Ｉｒｅｆの制御とともに、第１可変抵抗Ｒ１の抵抗値をデジタル制御する。図１（ｂ）は、第１可変抵抗Ｒ１の構成例を示す回路図である。第１可変抵抗Ｒ１は、並列に設けられた複数の抵抗Ｒ１ａ、Ｒ１ｂと、少なくともひとつのスイッチＳＷ３を含む。この構成では、スイッチＳＷ３のオン、オフに応じて第１可変抵抗Ｒ１の抵抗値は２値で切りかえられる。制御部２０からの制御信号ＣＮＴ２は、スイッチＳＷ３の制御端子に入力される。当業者であれば、複数の抵抗と、少なくともひとつのスイッチを組み合わせることにより、さまざまな可変抵抗が構成できることが理解される。
【００３９】
好ましくは制御部２０は、第１可変抵抗Ｒ１の抵抗値が、その電圧降下ＶＲ１が一定となるように、入力電流Ｉｉｎの電流値に略反比例する値に設定する。抵抗値や電流値の組み合わせによっては、完全な反比例な値が望み得ない場合もある。ここでの「略反比例」とは、このような場合に、複数の値のうち最も反比例に近づく値を選択することを含む。
【００４０】
ここで第１可変抵抗Ｒ１の電圧降下ＶＲ１は、第１トランジスタＭ１および第３トランジスタＭ３のドレインソース間電圧Ｖｄｓとして望ましい値に設定される。
【００４１】
以上が半導体集積回路１０の構成である。続いてその動作を説明する。図１（ａ）において、以下の関係が成り立つ。
ＶＲ１＋Ｖｇｓ１＝Ｖｇｓ２＋Ｖｄｓ１
ここで、Ｖｇｓ１≒Ｖｇｓ２と仮定すると、
ＶＲ１≒Ｖｄｓ１
を得る。また、
Ｖｄｓ１＋Ｖｇｓ２＝Ｖｇｓ４＋Ｖｄｓ３
が成り立つから、第１トランジスタＭ１と第３トランジスタＭ３、第２トランジスタＭ２と第４トランジスタＭ４をそれぞれ同じサイズとすることにより、Ｖｇｓ２＝Ｖｇｓ４となり、Ｖｄｓ１＝Ｖｄｓ３となる。
【００４２】
入力電流Ｉｉｎが変化すると、それに応じて出力電流Ｉｏｕｔ１が変化する。もし、第１可変抵抗Ｒ１の抵抗値が一定であれば、第３トランジスタＭ３のドレインソース間電圧Ｖｄｓ３は、入力電流Ｉｉｎに比例して変化する。たとえばある入力電流Ｉｉｎに対してＶｄｓ３＝０．３Ｖであるとすると、入力電流Ｉｉｎを２倍にすると、Ｖｄｓ３＝０．６Ｖとなってしまう。ドレインソース間電圧Ｖｄｓ３が変化すると、第１出力端子Ｐ２に接続される回路の動作点が変化し、入力電流Ｉｉｎの切りかえによって、特性が悪化してしまう。
【００４３】
これに対して図１（ａ）の半導体集積回路１０によれば、第１可変抵抗Ｒ１の電圧降下ＶＲ１、つまり第３トランジスタＭ３のドレインソース間電圧Ｖｄｓ３の変動を抑制できるため、第１出力端子Ｐ２に接続される回路から半導体集積回路１０を見たインピーダンスの変動を抑制することができ、第１出力端子Ｐ２に接続される負荷の特性悪化を低減できる。
【００４４】
図１（ａ）の半導体集積回路１０はさらに、第２出力端子Ｐ３および第５トランジスタＭ５を備える。
第５トランジスタＭ５は、第１トランジスタＭ１、第３トランジスタＭ３と同型のＰチャンネルＭＯＳＦＥＴであり、第２出力端子Ｐ３と電源端子Ｖｄｄの間に設けられる。第５トランジスタＭ５のゲートおよびソースは、第１トランジスタＭ１および第３トランジスタＭ３それぞれのゲートおよびソースと共通に接続され、カレントミラー回路を形成している。半導体集積回路１０は第２出力端子Ｐ３から、入力電流Ｉｉｎに応じた第２出力電流Ｉｏｕｔ２を出力する。
【００４５】
（第２の実施の形態）
図２は、第２の実施の形態に係る半導体集積回路３０の構成を示す回路図である。図２の半導体集積回路３０は、低電圧カスコードカレントミラー回路であり、第６トランジスタＭ６〜第１０トランジスタＭ１０、第２可変抵抗Ｒ２を備える。半導体集積回路３０は、入力電流Ｉｉｎを受け、入力電流Ｉｉｎに応じた出力電流Ｉｏｕｔ１を生成する。
【００４６】
入力端子Ｐ４は、入力電流Ｉｉｎの経路上に設けられ、第１出力端子Ｐ５は出力電流Ｉｏｕｔ１の経路上に設けられる。第６トランジスタＭ６および第７トランジスタＭ７は、同型のＮチャンネルＭＯＳＦＥＴであり、入力端子Ｐ４と固定電圧端子（接地端子）の間に順に直列に設けられる。第８トランジスタＭ８および第９トランジスタＭ９もＮチャンネルＭＯＳＦＥＴであり、第１出力端子Ｐ５と接地端子の間に順に直列に設けられる。
【００４７】
バイアス電流源３２は、電流値が可変なバイアス電流Ｉｂを生成する。制御部２０は、制御信号ＣＮＴ３に応じて、バイアス電流Ｉｂの値をデジタル制御する。
【００４８】
バイアス入力端子Ｐ６は、外部から供給されるバイアス電流Ｉｂの経路上に設けられる。第１０トランジスタＭ１０および第２可変抵抗Ｒ２は、バイアス入力端子Ｐ６と接地端子の間に順に直列に設けられる。第１０トランジスタＭ１０は第６トランジスタＭ６と同型のＮチャンネルＭＯＳＦＥＴである。
【００４９】
第１０トランジスタＭ１０のゲートドレイン間は結線され、第６トランジスタＭ６および第８トランジスタＭ８それぞれのゲートは第１０トランジスタＭ１０のゲートに接続される。第７トランジスタＭ７および第９トランジスタＭ９それぞれのゲートは入力端子Ｐ４に接続される。
【００５０】
制御部２０は、第２可変抵抗Ｒ２の抵抗値をバイアス電流Ｉｂに応じて切りかえる。第２可変抵抗Ｒ２は図１の第１可変抵抗Ｒ１と同様に構成すればよい。第２可変抵抗Ｒ２には、制御部２０からの制御信号ＣＮＴ４が入力される。
【００５１】
第２可変抵抗Ｒ２の抵抗値は、その電圧降下ＶＲ２が一定となるようにバイアス電流Ｉｂの電流値に略反比例する値に設定される。また第２可変抵抗Ｒ２の電圧降下ＶＲ２は、第７トランジスタＭ７および第９トランジスタＭ９のドレインソース間電圧Ｖｄｓ７、Ｖｄｓ９として望ましい値に設定される。
【００５２】
図２の半導体集積回路３０において、もし第２可変抵抗Ｒ２の抵抗値が一定であるとすれば、第２可変抵抗Ｒ２の電圧降下ＶＲ２はバイアス電流Ｉｂに比例して変化する。その結果、第７トランジスタＭ７、第９トランジスタＭ９のドレインソース間電圧Ｖｄｓ７、Ｖｄｓ９が、バイアス電流Ｉｂに応じて変化してしまう。つまり入力端子Ｐ４、第１出力端子Ｐ５から半導体集積回路３０の内部を見たインピーダンスが変動してしまい、入力端子Ｐ４、第１出力端子Ｐ５に接続される回路の特性が変動、悪化してしまう。
【００５３】
これに対して図２の半導体集積回路３０によれば、バイアス電流Ｉｂを切りかえても、半導体集積回路３０のインピーダンスを一定に保つことができ、入力端子Ｐ４、第１出力端子Ｐ５に接続される回路の特性悪化を防止できる。
【００５４】
図２の半導体集積回路３０はさらに、第２出力端子Ｐ７および第１１トランジスタＭ１１を備える。第１１トランジスタＭ１１は、第１０トランジスタＭ１０と同型のＮチャンネルＭＯＳＦＥＴであり、そのゲートおよびソースがそれぞれ、第１０トランジスタＭ１０のゲートおよびソースと共通に接続され、カレントミラー回路を形成している。半導体集積回路３０は、第２出力端子Ｐ７からバイアス電流Ｉｂに応じた第２出力電流Ｉｏｕｔ２を出力する。
【００５５】
半導体集積回路３０によれば、第１１トランジスタＭ１１を設けることによってバイアス電流Ｉｂをミラーし、それに応じた第２出力電流Ｉｏｕｔ２を生成することができる。
【００５６】
続いて半導体集積回路１０、３０を用いた具体的な回路構成を説明する。図３は、図１、図２の半導体集積回路１０、３０を利用した差動増幅器４０の構成を示す回路図である。
【００５７】
差動増幅器４０は、図１の半導体集積回路１０、図２の半導体集積回路３０、基準電流源４２、カレントミラー回路４４、制御部４６、差動対４８を備える。
【００５８】
差動対４８は、ソースが互いに接続された入力トランジスタＭｉ１、Ｍｉ２を含む。入力トランジスタＭｉ１、Ｍｉ２は、差動増幅器４０の差動入力端子となっている。
【００５９】
基準電流源４２は、電流値が複数の値で切りかえ可能な基準電流Ｉｒｅｆを生成する。制御部４６は、基準電流源４２を制御し、基準電流Ｉｒｅｆを切りかえる。カレントミラー回路４４は基準電流Ｉｒｅｆを受け、それを折り返して第１基準電流Ｉｒｅｆ１、第２基準電流Ｉｒｅｆ２を生成する。
【００６０】
半導体集積回路１０は、その入力端子Ｐ１に第１基準電流Ｉｒｅｆを入力電流として受け、第１基準電流Ｉｒｅｆ１に応じた出力電流Ｉｔを生成し、その第１出力端子Ｐ２から出力する。半導体集積回路１０の出力電流Ｉｔは、テイル電流として差動対４８に供給される。なお、入力端子Ｐ４からの出力電流に代えて、第１出力端子Ｐ５（不図示）からの出力電流を差動対４８のテイル電流としてもよい。
【００６１】
半導体集積回路３０は、差動対４８にアクティブ負荷として接続されるカレントミラー回路となっている。半導体集積回路３０は、そのバイアス入力端子Ｐ６に、第２基準電流Ｉｒｅｆ２をバイアス電流として受ける。
【００６２】
制御部４６は、半導体集積回路１０の第１可変抵抗Ｒ１と半導体集積回路３０の第２可変抵抗Ｒ２を、基準電流Ｉｒｅｆに応じて制御する。
【００６３】
以上が差動増幅器４０の構成である。差動増幅器４０が、スイッチドキャパシタ回路に利用される場合を考える。スイッチドキャパシタ回路のサンプリング周波数を切りかえる場合、サンプリング周波数に応じて差動増幅器４０のバイアス状態が切りかえられる。たとえば６４倍オーバーサンプリングと１２８倍オーバーサンプリングが切りかえ可能な場合、基準電流Ｉｒｅｆは、ある電流値Ｉまたはその２倍の電流値２Ｉで切りかえられる。
【００６４】
この差動増幅器４０によれば、サンプリング周波数に応じて基準電流Ｉｒｅｆを切りかえるとともに、第１可変抵抗Ｒ１および第２可変抵抗Ｒ２の抵抗値を切りかえ、半導体集積回路１０および半導体集積回路３０を構成するトランジスタの動作点、いいかえればインピーダンスの変動を抑制することができる。
【００６５】
図４は、図１、図２の半導体集積回路１０、３０を利用したバッファアンプ５０の構成を示す回路図である。図４に示すように、バッファアンプ５０は、入力電圧Ｖｉｎを受け、入力電圧Ｖｉｎに応じた出力電圧Ｖｏｕｔを出力する。出力電圧Ｖｏｕｔは、スイッチドキャパシタ回路６０へと出力される。スイッチドキャパシタ回路６０は、キャパシタとスイッチの組み合わせおよび差動増幅器４０を組み合わせて構成されるが、その構成は限定されない。スイッチドキャパシタ回路６０は、図３の差動増幅器４０の好適なアプリケーションである。
【００６６】
バッファアンプ５０は、差動増幅器４０ａと、出力段５４と、位相補償回路５６を備える。差動増幅器４０ａは、図３の差動増幅器４０と基本的な構成は同様である。差動増幅器４０ａは、差動対５２、半導体集積回路１０、半導体集積回路３０を備える。半導体集積回路１０は、その第２出力端子Ｐ３から出力されるテイル電流を差動対５２へと供給する。
【００６７】
半導体集積回路３０は、差動対５２に対してアクティブ負荷として接続される。差動対５２と半導体集積回路３０の間には、トランジスタＭ１２、Ｍ１３が設けられる。
第３可変抵抗Ｒ３およびトランジスタＭ１４は、半導体集積回路１０の第２出力端子Ｐ３と半導体集積回路３０の第２出力端子Ｐ７の間に順に直列に設けられる。トランジスタＭ１４のゲートは、トランジスタＭ１２、Ｍ１３のゲートとともに、第２出力端子Ｐ７と接続される。
【００６８】
トランジスタＭ１３とトランジスタＭ８の接続点（出力端子Ｐ５）には、差動増幅器４０ａによって差動増幅された信号Ｓ１が現れる。出力段５４は、差動増幅された信号Ｓ１を増幅し、出力端子Ｐｏから出力する。
【００６９】
出力段５４は、増幅トランジスタＭ１５、出力トランジスタＭ１６、Ｍ１７、バイアストランジスタＭ１８、Ｍ１９を含む。出力トランジスタＭ１６、Ｍ１７はプッシュプルの出力回路を形成している。半導体集積回路１０は、出力端子Ｐ３’から基準電流Ｉｒｅｆに応じた電流を出力する。出力段５４は、出力端子Ｐ３’からの電流によってバイアスされている。なお出力段５４の構成は図４のそれには限定されず、さまざまなトポロジーを用いうる。
【００７０】
位相補償回路５６は、増幅トランジスタＭ１５のゲートドレイン間に直列に設けられた帰還抵抗Ｒｆｂおよび帰還キャパシタＣｆｂを含む。
【００７１】
差動対５２を構成する一方のトランジスタＭｉ３のゲート（非反転入力端子）には、入力電圧Ｖｉｎが印加され、差動対５２を構成する他方のトランジスタＭｉ４のゲート（反転入力端子）はバッファアンプ５０の出力端子Ｐｏと接続される。
【００７２】
帰還抵抗Ｒｆｂの抵抗値および帰還キャパシタＣｆｂの容量値の少なくとも一方は、基準電流Ｉｒｅｆに応じて切りかえ可能に構成される。図４では、帰還キャパシタＣｆｂの容量値は固定されており、帰還抵抗Ｒｆｂの抵抗値が可変となっている。
【００７３】
スイッチドキャパシタ回路６０のスイッチング周波数ｆｓは切りかえ可能となっている。制御部４６は、スイッチング周波数ｆｓに応じて、基準電流源４２が生成する基準電流Ｉｒｅｆを切りかえる。たとえば、基準電流Ｉｒｅｆは、スイッチング周波数ｆｓに比例する値に設定される。
【００７４】
その結果、スイッチング周波数ｆｓが低く、バッファアンプ５０の能力が低くてよい場合には、回路の消費電流を低減することができる。また、基準電流Ｉｒｅｆに応じて、第１可変抵抗Ｒ１、第２可変抵抗Ｒ２の抵抗値を切りかえることにより、バッファアンプ５０の特性の悪化を抑制することができる。
【００７５】
基準電流Ｉｒｅｆを切りかえると、バッファアンプ５０のバイアス状態が変化するため、それに応じて回路の周波数特性や安定度（位相余裕度）が変化する。制御部４６は、スイッチング周波数ｆｓの切りかえにともなう基準電流Ｉｒｅｆの切りかえに応じて、帰還抵抗Ｒｆｂの抵抗値を切りかえる。
【００７６】
帰還抵抗Ｒｆｂの抵抗値は、１／（√ｆｓ）に比例した値が好適である。たとえばスイッチング周波数ｆｓが、６４倍オーバーサンプリングと１２８倍オーバーサンプリングの２段階で切りかえ可能な場合、帰還抵抗Ｒｆｂの６４倍オーバーサンプリング時の抵抗値Ｒｆｂ６４は、１２８倍オーバーサンプリング時の抵抗値Ｒｆｂ１２８の略１．４倍に設定することが望ましい。
【００７７】
ただし、一般的には可変抵抗は抵抗値の等しい複数の抵抗要素を組み合わせて構成されるため、１／（√ｆｓ）に比例する抵抗値が得られるとは限らない。この場合、１／（√ｆｓ）倍に最も近い、あるいはその次に近い抵抗値を選択すればよい。たとえば帰還抵抗Ｒｆｂが、並列に設けられた６本の６ｋΩの抵抗要素を含む場合を考える。この場合、６４倍オーバーサンプリング時には、４本の抵抗要素を並列に接続することにより合成抵抗１．５ｋΩが得られ、６本を並列に接続することにより１ｋΩが得られ、１／（√ｆｓ）倍に近い抵抗値が得られることになる。
【００７８】
スイッチング周波数、すなわち基準電流Ｉｒｅｆに応じて、帰還抵抗Ｒｆｂの抵抗値を切りかえることにより、バッファアンプ５０の安定度を高めることができる。
【００７９】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００８０】
上述のさまざまな回路は、ＮチャンネルＭＯＳＦＥＴをＰチャンネルＭＯＳＦＥＴに、ＰチャンネルＭＯＳＦＥＴをＮチャンネルＭＯＳＦＥＴに置換するとともに、電源電圧と接地電圧（あるいは負の電源電圧）を入れ替え（天地反転）てもよい。
【００８１】
また図３、図４では、差動入力、シングルエンド出力の増幅回路を説明したが、本発明はそれに限定されず、差動入力、差動出力の完全差動型の増幅回路にも適用することができる。
【００８２】
図４のバッファアンプ５０において、帰還抵抗Ｒｆｂを可変抵抗とする場合を説明したが、帰還キャパシタＣｆｂを可変キャパシタとしてもよい。あるいは両方を可変としてもよい。
【００８３】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８４】
１０…半導体集積回路、Ｐ１…入力端子、Ｐ２…第１出力端子、Ｐ３…第２出力端子、Ｐ４…入力端子、Ｐ５…出力端子、Ｐ６…バイアス入力端子、Ｐ７…第２出力端子、Ｒ１…第１可変抵抗、Ｒ２…第２可変抵抗、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、Ｍ５…第５トランジスタ、Ｍ６…第６トランジスタ、Ｍ７…第７トランジスタ、Ｍ８…第８トランジスタ、Ｍ９…第９トランジスタ、Ｍ１０…第１０トランジスタ、Ｍ１１…第１１トランジスタ、２０…制御部、２２…基準電流源、２４，２６…カレントミラー回路、３０…半導体集積回路、３２…バイアス電流源、４０…差動増幅器、４２…基準電流源、４４…カレントミラー回路、４６…制御部、４８…差動対、５０…バッファアンプ、５２…差動対、５４…出力段、５６…位相補償回路、Ｃｆｂ…帰還キャパシタ、Ｒｆｂ…帰還抵抗、６０…スイッチドキャパシタ回路、ＳＷ…スイッチ。
【技術分野】
【０００１】
本発明は、電界効果トランジスタを用いた半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いた電流源やカレントミラー回路、差動増幅器などの基本となる回路ユニットを組み合わせて構成される。各回路ユニットは、基準となるバイアス電圧やバイアス電流（バイアス信号と総称する）を受け、所期の動作を実行する。
【０００３】
たとえば増幅器に供給されるバイアス電流を大きくすると、消費電流の増大と引き替えに、トランジスタの動作特性が高まるため、増幅器の動作速度を高めることができる。つまりバイアス電流を、処理対象の信号の種類や周波数に応じて切りかえることにより、回路の動作速度と消費電流をコントロールすることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−０１３１６６号公報
【特許文献２】特開２０００−１６５１６１号公報
【特許文献３】特開２００２−０６４３５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところがバイアス信号を変化させると、増幅器あるいはその他のブロックを構成するトランジスタの動作点が変化してしまう。その結果、回路の動作特性が悪化するという問題が生ずる。
【０００６】
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、バイアス信号を切りかえに伴う動作特性の悪化を低減した半導体集積回路の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、入力電流を受け、当該入力電流に応じた出力電流を生成する半導体集積回路に関する。半導体集積回路は、入力電流の経路上に設けられた入力端子と、出力電流の経路上に設けられた出力端子と、その第１端子が入力端子と接続された第１可変抵抗と、固定電圧端子と第１可変抵抗の第２端子の間に順に直列に設けられた電界効果型の第１トランジスタおよび第２トランジスタと、固定電圧端子と出力端子との間に順に直列に設けられた電界効果型の第３トランジスタおよび第４トランジスタと、を備える。第１トランジスタおよび第３トランジスタそれぞれのゲートは第１可変抵抗の第２端子に接続され、第２トランジスタおよび第４トランジスタそれぞれのゲートは入力端子に接続されており、第１可変抵抗は、その抵抗値が入力電流に応じて切りかえ可能に構成される。
【０００８】
この態様では、第１トランジスタおよび第３トランジスタのドレインソース間電圧は、第１抵抗の電圧降下に追従する。したがって、入力電流に応じて第１抵抗の抵抗値を切りかえることにより、第１トランジスタ、第３トランジスタのドレインソース間電圧を制御することができる。その結果、第１出力端子に接続される回路の特性悪化を抑制できる。
【０００９】
第１可変抵抗の抵抗値は、その電圧降下が一定となるように入力電流の電流値に略反比例する値に設定されてもよい。
【００１０】
第１可変抵抗の電圧降下は、第１トランジスタおよび第３トランジスタのドレインソース間電圧として望ましい値に設定されてもよい。
【００１１】
ある態様の半導体集積回路は、第２出力端子と、第２出力端子と固定電圧端子の間に設けられ、そのゲートが第１トランジスタおよび第３トランジスタそれぞれのゲートと共通に接続された第５トランジスタと、をさらに備え、第２出力端子から第２出力電流を出力してもよい。
【００１２】
本発明の別の態様は、差動増幅器である。この差動増幅器は、電流値が複数の値で切りかえ可能な基準電流を生成する電流源と、基準電流を入力電流として受け、基準電流に応じた出力電流を生成する上述の半導体集積回路と、半導体集積回路の出力電流をテイル電流として受ける差動対と、差動対にアクティブ負荷として接続されるカレントミラー回路と、を備える。
この態様によると、半導体集積回路がテイル電流源として利用される場合に、テイル電流源の出力インピーダンスの変動が抑制されるため、差動増幅器の特性悪化を抑制できる。
【００１３】
本発明のさらに別の態様もまた、差動増幅器である。この差動増幅器は、電流値が複数の値で切りかえ可能な基準電流を生成する電流源と、基準電流を入力電流として受け、基準電流に応じた出力電流を生成する上述の半導体集積回路と、半導体集積回路の第２出力電流をテイル電流として受ける差動対と、差動対にアクティブ負荷として接続されるカレントミラー回路と、を備える。
【００１４】
この態様においても、半導体集積回路がテイル電流源として利用される場合に、テイル電流源の出力インピーダンス、つまり第５トランジスタのインピーダンスの変動が抑制されるため、差動増幅器の特性悪化を抑制できる。
【００１５】
本発明のさらに別の態様は、入力電圧を受け、当該入力電圧に応じた出力電圧を出力するバッファアンプに関する。このバッファアンプは、上述のいずれかの態様の差動増幅器と、差動増幅器により差動増幅された信号を増幅する増幅トランジスタを含む出力段と、増幅トランジスタのゲートドレイン間に直列に設けられた帰還抵抗および帰還キャパシタを含む位相補償回路と、を備える。差動対を構成する一方のトランジスタのゲートには、入力電圧が印加され、差動対を構成する他方のトランジスタのゲートはバッファアンプの出力端子と接続されている。帰還抵抗の抵抗値および帰還キャパシタの容量値の少なくとも一方は、基準電流に応じて切りかえ可能に構成される。
【００１６】
位相補償回路による補償量を、基準電流に応じて切りかえることにより、回路の動作周波数に応じた位相補償を得ることができ、回路の安定性を高めることができる。
【００１７】
本発明のさらに別の態様も、入力電流を受け、当該入力電流に応じた出力電流を生成する半導体集積回路に関する。この半導体集積回路は、入力電流の経路上に設けられた入力端子と、出力電流の経路上に設けられた出力端子と、入力端子と固定電圧端子の間に順に直列に設けられた電界効果型の第６トランジスタおよび第７トランジスタと、出力端子と固定電圧端子の間に順に直列に設けられた電界効果型の第８トランジスタおよび第９トランジスタと、バイアス電流の経路上に設けられたバイアス入力端子と、バイアス入力端子と固定電圧端子の間に順に直列に設けられた電界効果型の第１０トランジスタおよび第２可変抵抗と、を備える。第１０トランジスタのゲートドレイン間は結線され、第６トランジスタおよび第８トランジスタそれぞれのゲートは第１０トランジスタのゲートに接続され、第７トランジスタおよび第９トランジスタそれぞれのゲートは入力端子に接続されており、第２可変抵抗は、その抵抗値がバイアス電流に応じて切りかえ可能に構成される。
【００１８】
この態様では、第７トランジスタおよび第９トランジスタのドレインソース間電圧は、第２抵抗の電圧降下に追従する。したがって、入力電流に応じて第２抵抗の抵抗値を切りかえることにより、第７トランジスタ、第９トランジスタのドレインソース間電圧を制御することができ、入力電流の変化にともなう半導体集積回路の特性悪化を抑制できる。
【００１９】
第２可変抵抗の抵抗値は、その電圧降下が一定となるようにバイアス電流の電流値に略反比例する値に設定されてもよい。
【００２０】
第２可変抵抗の電圧降下は、第７トランジスタおよび第９トランジスタのドレインソース間電圧として望ましい値に設定されてもよい。
【００２１】
ある態様の半導体集積回路は、第２出力端子と、第２出力端子と固定電圧端子の間に設けられ、そのゲートが第１０トランジスタのゲートと共通に接続された第１１トランジスタと、をさらに備えてもよい。半導体集積回路は、第２出力端子から第２出力電流を出力してもよい。
この場合、第１１トランジスタのドレインソース間電圧も制御することができ、第２出力端子に接続される回路の特性悪化を防止できる。
【００２２】
本発明のさらに別の態様は、差動増幅器である。この差動増幅器は、電流値が複数の値で切りかえ可能な基準電流を生成する電流源と、差動対と、差動対にテイル電流を供給する電流源と、差動対にアクティブ負荷として接続され、基準電流をバイアス電流として受ける上述の半導体集積回路と、を備える。
【００２３】
この態様によると、半導体集積回路が差動対のアクティブ負荷（カレントミラー負荷）として利用される場合に、その出力インピーダンスの変動が抑制されるため、差動増幅器の特性悪化を抑制できる。
【００２４】
本発明のさらに別の態様は、入力電圧を受け、当該入力電圧に応じた出力電圧を出力するバッファアンプに関する。このバッファアンプは、上述の差動増幅器と、差動増幅器により差動増幅された信号を増幅する増幅トランジスタを含む出力段と、増幅トランジスタのゲートドレイン間に直列に設けられた帰還抵抗および帰還キャパシタを含む位相補償回路と、を備える。差動対を構成する一方のトランジスタのゲートには、入力電圧が印加され、差動対を構成する他方のトランジスタのゲートはバッファアンプの出力端子と接続されており、帰還抵抗の抵抗値および帰還キャパシタの容量値の少なくとも一方が基準電流に応じて切りかえ可能に構成される。
【００２５】
位相補償回路による補償量を、基準電流に応じて切りかえることにより、回路の動作周波数に応じた位相補償を得ることができ、回路の安定性を高めることができる。
【００２６】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２７】
本発明のある態様によれば、バイアス電流の切りかえに伴う回路特性の悪化を抑制できる。
【図面の簡単な説明】
【００２８】
【図１】図１（ａ）、（ｂ）は、第１実施の形態に係る半導体集積回路の構成を示す回路図である。
【図２】第２の実施の形態に係る半導体集積回路の構成を示す回路図である。
【図３】図１、図２の半導体集積回路を利用した差動増幅器の構成を示す回路図である。
【図４】図１、図２の半導体集積回路を利用したバッファアンプの構成を示す回路図である。
【発明を実施するための形態】
【００２９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３０】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３１】
（第１の実施の形態）
図１（ａ）、（ｂ）は、第１実施の形態に係る半導体集積回路の構成を示す回路図である。半導体集積回路１０は、入力電流Ｉｉｎを受け、入力電流Ｉｉｎに応じた出力電流Ｉｏｕｔ１を生成し、別の回路（不図示）に供給する。半導体集積回路１０はいわゆるカスコードカレントミラー回路である。
【００３２】
半導体集積回路１０は、入力端子Ｐ１、第１出力端子Ｐ２、第１可変抵抗Ｒ１、第１トランジスタＭ１〜第４トランジスタＭ４を備える。
【００３３】
入力端子Ｐ１は、入力電流Ｉｉｎの経路上に設けられる。第１出力端子Ｐ２は、出力電流Ｉｏｕｔ１の経路上に設けられる。第１可変抵抗Ｒ１の第１端子は、入力端子Ｐ１と接続される。
【００３４】
第１トランジスタＭ１および第２トランジスタＭ２は、同型のＰチャンネルＭＯＳＦＥＴであり、固定電圧端子（電源端子Ｖｄｄ）と第１可変抵抗Ｒ１の第２端子の間に、順に直列に設けられている。第３トランジスタＭ３および第４トランジスタＭ４もＰチャンネルＭＯＳＦＥＴであり、電源端子Ｖｄｄと入力端子Ｐ２の間に、順に直列に設けられる。
【００３５】
第１トランジスタＭ１および第３トランジスタＭ３それぞれのゲートは、第１可変抵抗Ｒ１の第２端子に接続される。また第２トランジスタＭ２および第４トランジスタＭ４それぞれのゲートは入力端子Ｐ１に接続されている。
【００３６】
基準電流源２２は、所定の基準電流Ｉｒｅｆを生成する。この基準電流Ｉｒｅｆは、複数の電流値で切りかえ可能に構成される。たとえば基準電流源２２は複数の電流源ＣＳ１、ＣＳ２と、それぞれの電流経路を遮断、導通させる複数のスイッチＳＷ１、ＳＷ２を含む。なお電流源ＣＳおよびスイッチＳＷの個数は２個に限定されず、任意でよい。
ここでは、電流源ＣＳ１が単位電流Ｉを、電流源ＣＳ２がその２倍の電流２Ｉを生成するものとする。スイッチＳＷ１がオンするとき、基準電流Ｉｒｅｆ＝Ｉであり、スイッチＳＷ２がオンするとき、基準電流Ｉｒｅｆ＝２Ｉである。
基準電流源２２により生成される基準電流Ｉｒｅｆは、制御部２０によって制御される。制御部２０は、基準電流源２２のスイッチＳＷ１、ＳＷ２それぞれを制御するための制御信号ＣＮＴ１を生成する。
【００３７】
カレントミラー回路２４およびカレントミラー回路２６は、基準電流Ｉｒｅｆを折り返し、基準電流Ｉｒｅｆに応じた入力電流Ｉｉｎを半導体集積回路１０の入力端子Ｐ１へと供給する。
【００３８】
第１可変抵抗Ｒ１は、その抵抗値が入力電流Ｉｉｎに応じて切りかえ可能に構成される。上述のように、基準電流Ｉｒｅｆは可変であるため、入力電流Ｉｉｎも変化する。制御部２０は、基準電流Ｉｒｅｆの制御とともに、第１可変抵抗Ｒ１の抵抗値をデジタル制御する。図１（ｂ）は、第１可変抵抗Ｒ１の構成例を示す回路図である。第１可変抵抗Ｒ１は、並列に設けられた複数の抵抗Ｒ１ａ、Ｒ１ｂと、少なくともひとつのスイッチＳＷ３を含む。この構成では、スイッチＳＷ３のオン、オフに応じて第１可変抵抗Ｒ１の抵抗値は２値で切りかえられる。制御部２０からの制御信号ＣＮＴ２は、スイッチＳＷ３の制御端子に入力される。当業者であれば、複数の抵抗と、少なくともひとつのスイッチを組み合わせることにより、さまざまな可変抵抗が構成できることが理解される。
【００３９】
好ましくは制御部２０は、第１可変抵抗Ｒ１の抵抗値が、その電圧降下ＶＲ１が一定となるように、入力電流Ｉｉｎの電流値に略反比例する値に設定する。抵抗値や電流値の組み合わせによっては、完全な反比例な値が望み得ない場合もある。ここでの「略反比例」とは、このような場合に、複数の値のうち最も反比例に近づく値を選択することを含む。
【００４０】
ここで第１可変抵抗Ｒ１の電圧降下ＶＲ１は、第１トランジスタＭ１および第３トランジスタＭ３のドレインソース間電圧Ｖｄｓとして望ましい値に設定される。
【００４１】
以上が半導体集積回路１０の構成である。続いてその動作を説明する。図１（ａ）において、以下の関係が成り立つ。
ＶＲ１＋Ｖｇｓ１＝Ｖｇｓ２＋Ｖｄｓ１
ここで、Ｖｇｓ１≒Ｖｇｓ２と仮定すると、
ＶＲ１≒Ｖｄｓ１
を得る。また、
Ｖｄｓ１＋Ｖｇｓ２＝Ｖｇｓ４＋Ｖｄｓ３
が成り立つから、第１トランジスタＭ１と第３トランジスタＭ３、第２トランジスタＭ２と第４トランジスタＭ４をそれぞれ同じサイズとすることにより、Ｖｇｓ２＝Ｖｇｓ４となり、Ｖｄｓ１＝Ｖｄｓ３となる。
【００４２】
入力電流Ｉｉｎが変化すると、それに応じて出力電流Ｉｏｕｔ１が変化する。もし、第１可変抵抗Ｒ１の抵抗値が一定であれば、第３トランジスタＭ３のドレインソース間電圧Ｖｄｓ３は、入力電流Ｉｉｎに比例して変化する。たとえばある入力電流Ｉｉｎに対してＶｄｓ３＝０．３Ｖであるとすると、入力電流Ｉｉｎを２倍にすると、Ｖｄｓ３＝０．６Ｖとなってしまう。ドレインソース間電圧Ｖｄｓ３が変化すると、第１出力端子Ｐ２に接続される回路の動作点が変化し、入力電流Ｉｉｎの切りかえによって、特性が悪化してしまう。
【００４３】
これに対して図１（ａ）の半導体集積回路１０によれば、第１可変抵抗Ｒ１の電圧降下ＶＲ１、つまり第３トランジスタＭ３のドレインソース間電圧Ｖｄｓ３の変動を抑制できるため、第１出力端子Ｐ２に接続される回路から半導体集積回路１０を見たインピーダンスの変動を抑制することができ、第１出力端子Ｐ２に接続される負荷の特性悪化を低減できる。
【００４４】
図１（ａ）の半導体集積回路１０はさらに、第２出力端子Ｐ３および第５トランジスタＭ５を備える。
第５トランジスタＭ５は、第１トランジスタＭ１、第３トランジスタＭ３と同型のＰチャンネルＭＯＳＦＥＴであり、第２出力端子Ｐ３と電源端子Ｖｄｄの間に設けられる。第５トランジスタＭ５のゲートおよびソースは、第１トランジスタＭ１および第３トランジスタＭ３それぞれのゲートおよびソースと共通に接続され、カレントミラー回路を形成している。半導体集積回路１０は第２出力端子Ｐ３から、入力電流Ｉｉｎに応じた第２出力電流Ｉｏｕｔ２を出力する。
【００４５】
（第２の実施の形態）
図２は、第２の実施の形態に係る半導体集積回路３０の構成を示す回路図である。図２の半導体集積回路３０は、低電圧カスコードカレントミラー回路であり、第６トランジスタＭ６〜第１０トランジスタＭ１０、第２可変抵抗Ｒ２を備える。半導体集積回路３０は、入力電流Ｉｉｎを受け、入力電流Ｉｉｎに応じた出力電流Ｉｏｕｔ１を生成する。
【００４６】
入力端子Ｐ４は、入力電流Ｉｉｎの経路上に設けられ、第１出力端子Ｐ５は出力電流Ｉｏｕｔ１の経路上に設けられる。第６トランジスタＭ６および第７トランジスタＭ７は、同型のＮチャンネルＭＯＳＦＥＴであり、入力端子Ｐ４と固定電圧端子（接地端子）の間に順に直列に設けられる。第８トランジスタＭ８および第９トランジスタＭ９もＮチャンネルＭＯＳＦＥＴであり、第１出力端子Ｐ５と接地端子の間に順に直列に設けられる。
【００４７】
バイアス電流源３２は、電流値が可変なバイアス電流Ｉｂを生成する。制御部２０は、制御信号ＣＮＴ３に応じて、バイアス電流Ｉｂの値をデジタル制御する。
【００４８】
バイアス入力端子Ｐ６は、外部から供給されるバイアス電流Ｉｂの経路上に設けられる。第１０トランジスタＭ１０および第２可変抵抗Ｒ２は、バイアス入力端子Ｐ６と接地端子の間に順に直列に設けられる。第１０トランジスタＭ１０は第６トランジスタＭ６と同型のＮチャンネルＭＯＳＦＥＴである。
【００４９】
第１０トランジスタＭ１０のゲートドレイン間は結線され、第６トランジスタＭ６および第８トランジスタＭ８それぞれのゲートは第１０トランジスタＭ１０のゲートに接続される。第７トランジスタＭ７および第９トランジスタＭ９それぞれのゲートは入力端子Ｐ４に接続される。
【００５０】
制御部２０は、第２可変抵抗Ｒ２の抵抗値をバイアス電流Ｉｂに応じて切りかえる。第２可変抵抗Ｒ２は図１の第１可変抵抗Ｒ１と同様に構成すればよい。第２可変抵抗Ｒ２には、制御部２０からの制御信号ＣＮＴ４が入力される。
【００５１】
第２可変抵抗Ｒ２の抵抗値は、その電圧降下ＶＲ２が一定となるようにバイアス電流Ｉｂの電流値に略反比例する値に設定される。また第２可変抵抗Ｒ２の電圧降下ＶＲ２は、第７トランジスタＭ７および第９トランジスタＭ９のドレインソース間電圧Ｖｄｓ７、Ｖｄｓ９として望ましい値に設定される。
【００５２】
図２の半導体集積回路３０において、もし第２可変抵抗Ｒ２の抵抗値が一定であるとすれば、第２可変抵抗Ｒ２の電圧降下ＶＲ２はバイアス電流Ｉｂに比例して変化する。その結果、第７トランジスタＭ７、第９トランジスタＭ９のドレインソース間電圧Ｖｄｓ７、Ｖｄｓ９が、バイアス電流Ｉｂに応じて変化してしまう。つまり入力端子Ｐ４、第１出力端子Ｐ５から半導体集積回路３０の内部を見たインピーダンスが変動してしまい、入力端子Ｐ４、第１出力端子Ｐ５に接続される回路の特性が変動、悪化してしまう。
【００５３】
これに対して図２の半導体集積回路３０によれば、バイアス電流Ｉｂを切りかえても、半導体集積回路３０のインピーダンスを一定に保つことができ、入力端子Ｐ４、第１出力端子Ｐ５に接続される回路の特性悪化を防止できる。
【００５４】
図２の半導体集積回路３０はさらに、第２出力端子Ｐ７および第１１トランジスタＭ１１を備える。第１１トランジスタＭ１１は、第１０トランジスタＭ１０と同型のＮチャンネルＭＯＳＦＥＴであり、そのゲートおよびソースがそれぞれ、第１０トランジスタＭ１０のゲートおよびソースと共通に接続され、カレントミラー回路を形成している。半導体集積回路３０は、第２出力端子Ｐ７からバイアス電流Ｉｂに応じた第２出力電流Ｉｏｕｔ２を出力する。
【００５５】
半導体集積回路３０によれば、第１１トランジスタＭ１１を設けることによってバイアス電流Ｉｂをミラーし、それに応じた第２出力電流Ｉｏｕｔ２を生成することができる。
【００５６】
続いて半導体集積回路１０、３０を用いた具体的な回路構成を説明する。図３は、図１、図２の半導体集積回路１０、３０を利用した差動増幅器４０の構成を示す回路図である。
【００５７】
差動増幅器４０は、図１の半導体集積回路１０、図２の半導体集積回路３０、基準電流源４２、カレントミラー回路４４、制御部４６、差動対４８を備える。
【００５８】
差動対４８は、ソースが互いに接続された入力トランジスタＭｉ１、Ｍｉ２を含む。入力トランジスタＭｉ１、Ｍｉ２は、差動増幅器４０の差動入力端子となっている。
【００５９】
基準電流源４２は、電流値が複数の値で切りかえ可能な基準電流Ｉｒｅｆを生成する。制御部４６は、基準電流源４２を制御し、基準電流Ｉｒｅｆを切りかえる。カレントミラー回路４４は基準電流Ｉｒｅｆを受け、それを折り返して第１基準電流Ｉｒｅｆ１、第２基準電流Ｉｒｅｆ２を生成する。
【００６０】
半導体集積回路１０は、その入力端子Ｐ１に第１基準電流Ｉｒｅｆを入力電流として受け、第１基準電流Ｉｒｅｆ１に応じた出力電流Ｉｔを生成し、その第１出力端子Ｐ２から出力する。半導体集積回路１０の出力電流Ｉｔは、テイル電流として差動対４８に供給される。なお、入力端子Ｐ４からの出力電流に代えて、第１出力端子Ｐ５（不図示）からの出力電流を差動対４８のテイル電流としてもよい。
【００６１】
半導体集積回路３０は、差動対４８にアクティブ負荷として接続されるカレントミラー回路となっている。半導体集積回路３０は、そのバイアス入力端子Ｐ６に、第２基準電流Ｉｒｅｆ２をバイアス電流として受ける。
【００６２】
制御部４６は、半導体集積回路１０の第１可変抵抗Ｒ１と半導体集積回路３０の第２可変抵抗Ｒ２を、基準電流Ｉｒｅｆに応じて制御する。
【００６３】
以上が差動増幅器４０の構成である。差動増幅器４０が、スイッチドキャパシタ回路に利用される場合を考える。スイッチドキャパシタ回路のサンプリング周波数を切りかえる場合、サンプリング周波数に応じて差動増幅器４０のバイアス状態が切りかえられる。たとえば６４倍オーバーサンプリングと１２８倍オーバーサンプリングが切りかえ可能な場合、基準電流Ｉｒｅｆは、ある電流値Ｉまたはその２倍の電流値２Ｉで切りかえられる。
【００６４】
この差動増幅器４０によれば、サンプリング周波数に応じて基準電流Ｉｒｅｆを切りかえるとともに、第１可変抵抗Ｒ１および第２可変抵抗Ｒ２の抵抗値を切りかえ、半導体集積回路１０および半導体集積回路３０を構成するトランジスタの動作点、いいかえればインピーダンスの変動を抑制することができる。
【００６５】
図４は、図１、図２の半導体集積回路１０、３０を利用したバッファアンプ５０の構成を示す回路図である。図４に示すように、バッファアンプ５０は、入力電圧Ｖｉｎを受け、入力電圧Ｖｉｎに応じた出力電圧Ｖｏｕｔを出力する。出力電圧Ｖｏｕｔは、スイッチドキャパシタ回路６０へと出力される。スイッチドキャパシタ回路６０は、キャパシタとスイッチの組み合わせおよび差動増幅器４０を組み合わせて構成されるが、その構成は限定されない。スイッチドキャパシタ回路６０は、図３の差動増幅器４０の好適なアプリケーションである。
【００６６】
バッファアンプ５０は、差動増幅器４０ａと、出力段５４と、位相補償回路５６を備える。差動増幅器４０ａは、図３の差動増幅器４０と基本的な構成は同様である。差動増幅器４０ａは、差動対５２、半導体集積回路１０、半導体集積回路３０を備える。半導体集積回路１０は、その第２出力端子Ｐ３から出力されるテイル電流を差動対５２へと供給する。
【００６７】
半導体集積回路３０は、差動対５２に対してアクティブ負荷として接続される。差動対５２と半導体集積回路３０の間には、トランジスタＭ１２、Ｍ１３が設けられる。
第３可変抵抗Ｒ３およびトランジスタＭ１４は、半導体集積回路１０の第２出力端子Ｐ３と半導体集積回路３０の第２出力端子Ｐ７の間に順に直列に設けられる。トランジスタＭ１４のゲートは、トランジスタＭ１２、Ｍ１３のゲートとともに、第２出力端子Ｐ７と接続される。
【００６８】
トランジスタＭ１３とトランジスタＭ８の接続点（出力端子Ｐ５）には、差動増幅器４０ａによって差動増幅された信号Ｓ１が現れる。出力段５４は、差動増幅された信号Ｓ１を増幅し、出力端子Ｐｏから出力する。
【００６９】
出力段５４は、増幅トランジスタＭ１５、出力トランジスタＭ１６、Ｍ１７、バイアストランジスタＭ１８、Ｍ１９を含む。出力トランジスタＭ１６、Ｍ１７はプッシュプルの出力回路を形成している。半導体集積回路１０は、出力端子Ｐ３’から基準電流Ｉｒｅｆに応じた電流を出力する。出力段５４は、出力端子Ｐ３’からの電流によってバイアスされている。なお出力段５４の構成は図４のそれには限定されず、さまざまなトポロジーを用いうる。
【００７０】
位相補償回路５６は、増幅トランジスタＭ１５のゲートドレイン間に直列に設けられた帰還抵抗Ｒｆｂおよび帰還キャパシタＣｆｂを含む。
【００７１】
差動対５２を構成する一方のトランジスタＭｉ３のゲート（非反転入力端子）には、入力電圧Ｖｉｎが印加され、差動対５２を構成する他方のトランジスタＭｉ４のゲート（反転入力端子）はバッファアンプ５０の出力端子Ｐｏと接続される。
【００７２】
帰還抵抗Ｒｆｂの抵抗値および帰還キャパシタＣｆｂの容量値の少なくとも一方は、基準電流Ｉｒｅｆに応じて切りかえ可能に構成される。図４では、帰還キャパシタＣｆｂの容量値は固定されており、帰還抵抗Ｒｆｂの抵抗値が可変となっている。
【００７３】
スイッチドキャパシタ回路６０のスイッチング周波数ｆｓは切りかえ可能となっている。制御部４６は、スイッチング周波数ｆｓに応じて、基準電流源４２が生成する基準電流Ｉｒｅｆを切りかえる。たとえば、基準電流Ｉｒｅｆは、スイッチング周波数ｆｓに比例する値に設定される。
【００７４】
その結果、スイッチング周波数ｆｓが低く、バッファアンプ５０の能力が低くてよい場合には、回路の消費電流を低減することができる。また、基準電流Ｉｒｅｆに応じて、第１可変抵抗Ｒ１、第２可変抵抗Ｒ２の抵抗値を切りかえることにより、バッファアンプ５０の特性の悪化を抑制することができる。
【００７５】
基準電流Ｉｒｅｆを切りかえると、バッファアンプ５０のバイアス状態が変化するため、それに応じて回路の周波数特性や安定度（位相余裕度）が変化する。制御部４６は、スイッチング周波数ｆｓの切りかえにともなう基準電流Ｉｒｅｆの切りかえに応じて、帰還抵抗Ｒｆｂの抵抗値を切りかえる。
【００７６】
帰還抵抗Ｒｆｂの抵抗値は、１／（√ｆｓ）に比例した値が好適である。たとえばスイッチング周波数ｆｓが、６４倍オーバーサンプリングと１２８倍オーバーサンプリングの２段階で切りかえ可能な場合、帰還抵抗Ｒｆｂの６４倍オーバーサンプリング時の抵抗値Ｒｆｂ６４は、１２８倍オーバーサンプリング時の抵抗値Ｒｆｂ１２８の略１．４倍に設定することが望ましい。
【００７７】
ただし、一般的には可変抵抗は抵抗値の等しい複数の抵抗要素を組み合わせて構成されるため、１／（√ｆｓ）に比例する抵抗値が得られるとは限らない。この場合、１／（√ｆｓ）倍に最も近い、あるいはその次に近い抵抗値を選択すればよい。たとえば帰還抵抗Ｒｆｂが、並列に設けられた６本の６ｋΩの抵抗要素を含む場合を考える。この場合、６４倍オーバーサンプリング時には、４本の抵抗要素を並列に接続することにより合成抵抗１．５ｋΩが得られ、６本を並列に接続することにより１ｋΩが得られ、１／（√ｆｓ）倍に近い抵抗値が得られることになる。
【００７８】
スイッチング周波数、すなわち基準電流Ｉｒｅｆに応じて、帰還抵抗Ｒｆｂの抵抗値を切りかえることにより、バッファアンプ５０の安定度を高めることができる。
【００７９】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００８０】
上述のさまざまな回路は、ＮチャンネルＭＯＳＦＥＴをＰチャンネルＭＯＳＦＥＴに、ＰチャンネルＭＯＳＦＥＴをＮチャンネルＭＯＳＦＥＴに置換するとともに、電源電圧と接地電圧（あるいは負の電源電圧）を入れ替え（天地反転）てもよい。
【００８１】
また図３、図４では、差動入力、シングルエンド出力の増幅回路を説明したが、本発明はそれに限定されず、差動入力、差動出力の完全差動型の増幅回路にも適用することができる。
【００８２】
図４のバッファアンプ５０において、帰還抵抗Ｒｆｂを可変抵抗とする場合を説明したが、帰還キャパシタＣｆｂを可変キャパシタとしてもよい。あるいは両方を可変としてもよい。
【００８３】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８４】
１０…半導体集積回路、Ｐ１…入力端子、Ｐ２…第１出力端子、Ｐ３…第２出力端子、Ｐ４…入力端子、Ｐ５…出力端子、Ｐ６…バイアス入力端子、Ｐ７…第２出力端子、Ｒ１…第１可変抵抗、Ｒ２…第２可変抵抗、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、Ｍ５…第５トランジスタ、Ｍ６…第６トランジスタ、Ｍ７…第７トランジスタ、Ｍ８…第８トランジスタ、Ｍ９…第９トランジスタ、Ｍ１０…第１０トランジスタ、Ｍ１１…第１１トランジスタ、２０…制御部、２２…基準電流源、２４，２６…カレントミラー回路、３０…半導体集積回路、３２…バイアス電流源、４０…差動増幅器、４２…基準電流源、４４…カレントミラー回路、４６…制御部、４８…差動対、５０…バッファアンプ、５２…差動対、５４…出力段、５６…位相補償回路、Ｃｆｂ…帰還キャパシタ、Ｒｆｂ…帰還抵抗、６０…スイッチドキャパシタ回路、ＳＷ…スイッチ。
【特許請求の範囲】
【請求項１】
入力電流を受け、当該入力電流に応じた出力電流を別の回路に供給する半導体集積回路であって、
前記入力電流の経路上に設けられた入力端子と、
前記出力電流の経路上に設けられた出力端子と、
その第１端子が前記入力端子と接続された第１可変抵抗と、
固定電圧端子と前記第１可変抵抗の第２端子の間に順に直列に設けられた電界効果型の第１トランジスタおよび第２トランジスタと、
前記固定電圧端子と前記出力端子との間に順に直列に設けられた電界効果型の第３トランジスタおよび第４トランジスタと、を備え、
前記第１トランジスタおよび前記第３トランジスタそれぞれのゲートは前記第１可変抵抗の前記第２端子に接続され、
前記第２トランジスタおよび前記第４トランジスタそれぞれのゲートは前記入力端子に接続されており、
前記第１可変抵抗は、その抵抗値が前記入力電流に応じて切りかえ可能に構成されることを特徴とする半導体集積回路。
【請求項２】
前記第１可変抵抗の抵抗値は、その電圧降下が一定となるように前記入力電流の電流値に略反比例する値に設定されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１可変抵抗の電圧降下は、前記第１トランジスタおよび前記第３トランジスタのドレインソース間電圧として望ましい値に設定されることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
第２出力端子と、
前記第２出力端子と前記固定電圧端子の間に設けられ、そのゲートが前記第１トランジスタおよび前記第３トランジスタそれぞれのゲートと共通に接続された第５トランジスタと、
をさらに備え、前記第２出力端子から第２出力電流を出力することを特徴とする請求項１から３のいずれかに記載の半導体集積回路。
【請求項５】
電流値が複数の値で切りかえ可能な基準電流を生成する電流源と、
前記基準電流を前記入力電流として受け、前記基準電流に応じた出力電流を生成する請求項１から４のいずれかに記載の半導体集積回路と、
前記半導体集積回路の前記出力電流をテイル電流として受ける差動対と、
前記差動対にアクティブ負荷として接続されるカレントミラー回路と、
を備えることを特徴とする差動増幅器。
【請求項６】
電流値が複数の値で切りかえ可能な基準電流を生成する電流源と、
前記基準電流を前記入力電流として受け、前記基準電流に応じた出力電流を生成する請求項４に記載の半導体集積回路と、
前記半導体集積回路の前記第２出力電流をテイル電流として受ける差動対と、
前記差動対にアクティブ負荷として接続されるカレントミラー回路と、
を備えることを特徴とする差動増幅器。
【請求項７】
入力電圧を受け、当該入力電圧に応じた出力電圧を出力するバッファアンプであって、
請求項５または６に記載の差動増幅器と、
前記差動増幅器により差動増幅された信号を増幅する出力トランジスタを含む出力段と、
前記出力トランジスタのゲートドレイン間に直列に設けられた帰還抵抗および帰還キャパシタを含む位相補償回路と、
を備え、
前記差動対を構成する一方のトランジスタのゲートには、前記入力電圧が印加され、前記差動対を構成する一方のトランジスタのゲートは本バッファアンプの出力端子と接続されており、
帰還抵抗の抵抗値および帰還キャパシタの容量値の少なくとも一方が前記基準電流に応じて切りかえ可能に構成されることを特徴とするバッファアンプ。
【請求項８】
入力電流を受け、当該入力電流に応じた出力電流を別の回路に供給する半導体集積回路であって、
前記入力電流の経路上に設けられた入力端子と、
前記出力電流の経路上に設けられた出力端子と、
前記入力端子と固定電圧端子の間に順に直列に設けられた電界効果型の第６トランジスタおよび第７トランジスタと、
前記出力端子と固定電圧端子の間に順に直列に設けられた電界効果型の第８トランジスタおよび第９トランジスタと、
バイアス電流の経路上に設けられたバイアス入力端子と、
前記バイアス入力端子と固定電圧端子の間に順に直列に設けられた電界効果型の第１０トランジスタおよび第２可変抵抗と、
を備え、
前記第１０トランジスタのゲートドレイン間は結線され、前記第６トランジスタおよび前記第８トランジスタそれぞれのゲートは前記第１０トランジスタのゲートに接続され、
前記第７トランジスタおよび前記第９トランジスタそれぞれのゲートは前記入力端子に接続されており、
前記第２可変抵抗は、その抵抗値が前記バイアス電流に応じて切りかえ可能に構成されることを特徴とする半導体集積回路。
【請求項９】
前記第２可変抵抗の抵抗値は、その電圧降下が一定となるように前記バイアス電流の電流値に略反比例する値に設定されることを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記第２可変抵抗の電圧降下は、第７トランジスタおよび前記第９トランジスタのドレインソース間電圧として望ましい値に設定されることを特徴とする請求項８または９に記載の半導体集積回路。
【請求項１１】
第２出力端子と、
前記第２出力端子と前記固定電圧端子の間に設けられ、そのゲートが前記第１０トランジスタのゲートと接続された第１１トランジスタと、
をさらに備え、前記第２出力端子から第２出力電流を出力することを特徴とする請求項８から１０のいずれかに記載の半導体集積回路。
【請求項１２】
電流値が複数の値で切りかえ可能な基準電流を生成する電流源と、
差動対と、
前記差動対にテイル電流を供給する電流源と、
前記差動対にアクティブ負荷として接続され、前記基準電流を前記バイアス電流として受ける請求項８から１０のいずれかに記載の半導体集積回路と、
を備えることを特徴とする差動増幅器。
【請求項１３】
入力電圧を受け、当該入力電圧に応じた出力電圧を出力するバッファアンプであって、
請求項１２に記載の差動増幅器と、
前記差動増幅器により差動増幅された信号を増幅する出力トランジスタを含む出力段と、
前記出力トランジスタのゲートドレイン間に直列に設けられた帰還抵抗および帰還キャパシタを含む位相補償回路と、
を備え、
前記差動対を構成する一方のトランジスタのゲートには、前記入力電圧が印加され、前記差動対を構成する一方のトランジスタのゲートは本バッファアンプの出力端子と接続されており、
帰還抵抗の抵抗値および帰還キャパシタの容量値の少なくとも一方が前記基準電流に応じて切りかえ可能に構成されることを特徴とするバッファアンプ。
【請求項１】
入力電流を受け、当該入力電流に応じた出力電流を別の回路に供給する半導体集積回路であって、
前記入力電流の経路上に設けられた入力端子と、
前記出力電流の経路上に設けられた出力端子と、
その第１端子が前記入力端子と接続された第１可変抵抗と、
固定電圧端子と前記第１可変抵抗の第２端子の間に順に直列に設けられた電界効果型の第１トランジスタおよび第２トランジスタと、
前記固定電圧端子と前記出力端子との間に順に直列に設けられた電界効果型の第３トランジスタおよび第４トランジスタと、を備え、
前記第１トランジスタおよび前記第３トランジスタそれぞれのゲートは前記第１可変抵抗の前記第２端子に接続され、
前記第２トランジスタおよび前記第４トランジスタそれぞれのゲートは前記入力端子に接続されており、
前記第１可変抵抗は、その抵抗値が前記入力電流に応じて切りかえ可能に構成されることを特徴とする半導体集積回路。
【請求項２】
前記第１可変抵抗の抵抗値は、その電圧降下が一定となるように前記入力電流の電流値に略反比例する値に設定されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１可変抵抗の電圧降下は、前記第１トランジスタおよび前記第３トランジスタのドレインソース間電圧として望ましい値に設定されることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
第２出力端子と、
前記第２出力端子と前記固定電圧端子の間に設けられ、そのゲートが前記第１トランジスタおよび前記第３トランジスタそれぞれのゲートと共通に接続された第５トランジスタと、
をさらに備え、前記第２出力端子から第２出力電流を出力することを特徴とする請求項１から３のいずれかに記載の半導体集積回路。
【請求項５】
電流値が複数の値で切りかえ可能な基準電流を生成する電流源と、
前記基準電流を前記入力電流として受け、前記基準電流に応じた出力電流を生成する請求項１から４のいずれかに記載の半導体集積回路と、
前記半導体集積回路の前記出力電流をテイル電流として受ける差動対と、
前記差動対にアクティブ負荷として接続されるカレントミラー回路と、
を備えることを特徴とする差動増幅器。
【請求項６】
電流値が複数の値で切りかえ可能な基準電流を生成する電流源と、
前記基準電流を前記入力電流として受け、前記基準電流に応じた出力電流を生成する請求項４に記載の半導体集積回路と、
前記半導体集積回路の前記第２出力電流をテイル電流として受ける差動対と、
前記差動対にアクティブ負荷として接続されるカレントミラー回路と、
を備えることを特徴とする差動増幅器。
【請求項７】
入力電圧を受け、当該入力電圧に応じた出力電圧を出力するバッファアンプであって、
請求項５または６に記載の差動増幅器と、
前記差動増幅器により差動増幅された信号を増幅する出力トランジスタを含む出力段と、
前記出力トランジスタのゲートドレイン間に直列に設けられた帰還抵抗および帰還キャパシタを含む位相補償回路と、
を備え、
前記差動対を構成する一方のトランジスタのゲートには、前記入力電圧が印加され、前記差動対を構成する一方のトランジスタのゲートは本バッファアンプの出力端子と接続されており、
帰還抵抗の抵抗値および帰還キャパシタの容量値の少なくとも一方が前記基準電流に応じて切りかえ可能に構成されることを特徴とするバッファアンプ。
【請求項８】
入力電流を受け、当該入力電流に応じた出力電流を別の回路に供給する半導体集積回路であって、
前記入力電流の経路上に設けられた入力端子と、
前記出力電流の経路上に設けられた出力端子と、
前記入力端子と固定電圧端子の間に順に直列に設けられた電界効果型の第６トランジスタおよび第７トランジスタと、
前記出力端子と固定電圧端子の間に順に直列に設けられた電界効果型の第８トランジスタおよび第９トランジスタと、
バイアス電流の経路上に設けられたバイアス入力端子と、
前記バイアス入力端子と固定電圧端子の間に順に直列に設けられた電界効果型の第１０トランジスタおよび第２可変抵抗と、
を備え、
前記第１０トランジスタのゲートドレイン間は結線され、前記第６トランジスタおよび前記第８トランジスタそれぞれのゲートは前記第１０トランジスタのゲートに接続され、
前記第７トランジスタおよび前記第９トランジスタそれぞれのゲートは前記入力端子に接続されており、
前記第２可変抵抗は、その抵抗値が前記バイアス電流に応じて切りかえ可能に構成されることを特徴とする半導体集積回路。
【請求項９】
前記第２可変抵抗の抵抗値は、その電圧降下が一定となるように前記バイアス電流の電流値に略反比例する値に設定されることを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記第２可変抵抗の電圧降下は、第７トランジスタおよび前記第９トランジスタのドレインソース間電圧として望ましい値に設定されることを特徴とする請求項８または９に記載の半導体集積回路。
【請求項１１】
第２出力端子と、
前記第２出力端子と前記固定電圧端子の間に設けられ、そのゲートが前記第１０トランジスタのゲートと接続された第１１トランジスタと、
をさらに備え、前記第２出力端子から第２出力電流を出力することを特徴とする請求項８から１０のいずれかに記載の半導体集積回路。
【請求項１２】
電流値が複数の値で切りかえ可能な基準電流を生成する電流源と、
差動対と、
前記差動対にテイル電流を供給する電流源と、
前記差動対にアクティブ負荷として接続され、前記基準電流を前記バイアス電流として受ける請求項８から１０のいずれかに記載の半導体集積回路と、
を備えることを特徴とする差動増幅器。
【請求項１３】
入力電圧を受け、当該入力電圧に応じた出力電圧を出力するバッファアンプであって、
請求項１２に記載の差動増幅器と、
前記差動増幅器により差動増幅された信号を増幅する出力トランジスタを含む出力段と、
前記出力トランジスタのゲートドレイン間に直列に設けられた帰還抵抗および帰還キャパシタを含む位相補償回路と、
を備え、
前記差動対を構成する一方のトランジスタのゲートには、前記入力電圧が印加され、前記差動対を構成する一方のトランジスタのゲートは本バッファアンプの出力端子と接続されており、
帰還抵抗の抵抗値および帰還キャパシタの容量値の少なくとも一方が前記基準電流に応じて切りかえ可能に構成されることを特徴とするバッファアンプ。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−１５０５６１（Ｐ２０１１−１５０５６１Ａ）
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願番号】特願２０１０−１１６６９（Ｐ２０１０−１１６６９）
【出願日】平成２２年１月２２日（２０１０．１．２２）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願日】平成２２年１月２２日（２０１０．１．２２）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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