回路シミュレーション方法及び回路シミュレーション装置
【課題】シミュレーション誤差が小さい回路シミュレーション装置を実現できるようにする。
【解決手段】回路シミュレーション装置は、トランジスタのデータを取得する手段52と、トランジスタのデータに基づいて、集積回路の接続情報を生成する手段53と、トランジスタのデータに基づいてモデルパラメータを定義する手段54と、接続情報を受け、モデルパラメータを組み込んだ回路シミュレーション実行プログラムを実行してトランジスタの電気的特性を算出する手段55とを備えている。モデルパラメータは、トランジスタの活性領域の幅に関する項と、トランジスタの活性領域とトランジスタの活性領域の周辺に設けられた活性領域との間の素子分離領域の幅に関する項と、周辺に設けられた活性領域の幅に関する項とを含む式により表される。
【解決手段】回路シミュレーション装置は、トランジスタのデータを取得する手段52と、トランジスタのデータに基づいて、集積回路の接続情報を生成する手段53と、トランジスタのデータに基づいてモデルパラメータを定義する手段54と、接続情報を受け、モデルパラメータを組み込んだ回路シミュレーション実行プログラムを実行してトランジスタの電気的特性を算出する手段55とを備えている。モデルパラメータは、トランジスタの活性領域の幅に関する項と、トランジスタの活性領域とトランジスタの活性領域の周辺に設けられた活性領域との間の素子分離領域の幅に関する項と、周辺に設けられた活性領域の幅に関する項とを含む式により表される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路のシミュレーション方法及びシミュレーション装置に関し、特に応力がトランジスタの電気的特性に及ぼす影響を考慮して高精度に回路シミュレーションを行う回路シミュレーション方法及び装置に関する。
【背景技術】
【0002】
半導体集積回路(Large Scale Integrated Circuit: LSI)の高性能化、高集積化にともない、半導体基板上の素子を電気的に分離する分離領域をできるだけ狭くすることが重要となっている。一般的に、最小線幅が0.18μm以下の半導体プロセス技術においては、素子の間に溝を形成し、形成した溝に絶縁膜を埋め込むことにより素子分離を実現するシャロートレンチアイソレーション(Shallow Trench Isolation:STI)技術が採用されている。
【0003】
STI技術を用いた場合、半導体素子が形成される活性領域の熱膨張係数と絶縁膜からなるSTI領域の熱膨張係数とが異なっているため、熱処理工程の際に活性領域とSTI領域との境界に応力(STIストレス)が加わる。活性領域の熱膨張係数は、STI領域の熱膨張係数よりも大きいため、例えば、昇温時には緩和状態となり、降温時には活性領域が縮もうとする力によって活性領域に圧縮応力が加わる。この圧縮応力が非常に大きい場合には、活性領域及び絶縁膜の結晶に不整合が生じ、素子に点欠陥やひびが発生する原因となる。点欠陥やひびは、エネルギーギャップ中において結合中心として働くため、リーク電流を増加させるので、素子不良の原因となる。また、欠陥やひびが生じない程度の数十〜数百MPa程度の応力であっても、活性領域に形成されるトランジスタに歪みを生じさせる。特に、活性領域に微細な金属−絶縁膜半導体電界効果トランジスタ(MISFET)を形成する場合には、応力の影響はチャネル領域にまで達し、チャネル領域に歪みを生じさせる。
【0004】
歪みは次の2つの観点から、MISFETの電気特性に影響を与える。一つはシリコンのエネルギーバンド構造が変形することであり、もう一つは、不純物の拡散係数が変化することである。
【0005】
エネルギーバンドの起源は、格子の周期性(周期ポテンシャル)であり、格子が歪むことは直接エネルギーバンド構造に影響を与える。エネルギーバンド構造に生じる影響は大きく2つあり、一つは結晶格子の対称性に応じて縮退していたバンドが、歪みによって分裂することである。これによって、エネルギーの低いバンドのキャリアが電気伝導に寄与する割合が大きくなり、このバンドのキャリアの有効質量が大きければ移動度は低下し、小さければ移動度は向上する。移動度とMISFETのドレイン電流はおおよそ比例関係にあるため、歪みによってドレイン電流も変化する。また、熱ゆらぎ(〜40meV)を大きく越えるエネルギー分裂が生じる場合は、バレー間散乱(光学フォノン散乱)確率が減少し、キャリアの移動度が向上する。また、バンド端の位置が変化するため、接合リーク電流、接合容量及びMISFETの閾値電圧にも影響を与える。
【0006】
もう1つの歪みによるエネルギーバンド構造への影響は、波数に対するエネルギーの曲率の変化である。曲率は有効質量に逆比例、つまり移動度に比例するためMISFETの電気的特性に直接影響する。曲率の変化はバレー内散乱(音響フォノン散乱)確率にも影響するが、現実的な応力範囲ではほとんど影響がないと考えられている。
【0007】
歪みによる不純物の拡散係数の変化は、例えば、圧縮応力中でボロンの拡散係数が減少し、ボロンをチャネル注入やポケット注入に用いたNチャネル型MISFET(NMISFET)において閾値電圧が変化する原因となる。
【0008】
以上のような、歪みがMISFETの電気的及び物理的特性に与える種々の影響のうち、特に、移動度及び閾値電圧の変化は集積回路への影響が大きく重要である。
【0009】
近年、最小線幅が90nm以下のMISFETにおいては、従来のスケーリングによる駆動力向上が難しくなってきており、歪みによる移動度向上を積極的に利用する技術開発が行われている。一方、STIにより生じる応力(STIストレス)は活性領域とSTI領域とのレイアウトパターンに依存し、レイアウトパターンが変化すると、トランジスタに加わる歪みの大きさが変化する。このため、レイアウトパターンが複雑な、セルベース設計方式における標準セル及びカスタム設計においては、トランジスタのゲート長及びゲート幅が同じであっても、レイアウトパターンに応じて様々な特性のトランジスタが存在することになる。従って、レイアウトパターンに依存したトランジスタの特性ばらつきが生じ、回路シミュレーションの計算誤差の一因となっている。回路シミュレーションの予測精度を向上するためには、STIストレスのレイアウトパターン依存性を考慮した回路シミュレーションを行う必要がある。このようなSTIストレスのレイアウトパターン依存性を考慮したシミュレーション方法については例えば、特許文献1に記載されている。
【0010】
以下、特許文献1に記載されたシミュレーション方法について図面を参照しながら説明する。図13はMISFETのレイアウトパターンの模式図である。絶縁膜により形成され、素子を電気的に分離するSTI領域とSTI領域に囲まれた活性領域とが形成されている。活性領域の上には、絶縁膜を介してゲート電極が形成されており、MISFETとして動作する。
【0011】
活性領域とSTI領域との境界には応力が発生し、MISFETのチャネル部には圧縮応力が加わる。STI領域の素子分離膜の形成方法によっては、引っ張り応力が加わる場合もありうるが、シミュレーション方法としてはモデルパラメータの符号や大きさが変わるだけでモデルに本質的な違いは生じない。応力の大きさは500MPa程度に達することもあるが、シリコンの格子歪みは格子定数に対してせいぜい1%程度と小さいため応力と歪みは線形関係、つまりフックの法則で表すことができる。また、応力の大きさが500MPa以下の歪みの場合には、歪みと移動度は線形関係、つまりピエゾ抵抗モデルが良く成り立つ。従って、応力と移動度との間には比例関係が成り立つ。
【0012】
特許文献1では、応力がゲート端からゲート長方向の活性領域端までの距離である活性領域幅SAに逆比例すると仮定することにより、移動度が活性領域幅SAに逆比例するモデルを提案している。MISFETの閾値電圧も、移動度モデルからの類推によって、活性領域幅SAに逆比例するモデルを提案している。その他に、例えばカリフォルニア大学バークレー校で開発されたBSIM4モデルでは、移動度、閾値電圧が(SA+0.5×L)に逆比例するモデルが組み込まれ利用されている。図13に示すような単純なレイアウトパターンのMISFETの応力によるトランジスタ特性変動に対しては、これらの従来モデルにより精度良く表現することができる。
【特許文献1】特開2003−264242号公報
【非特許文献1】Victor Moroz, et al., “Stress-Aware Design Methodology”, International Symposium on Quality Electronic Design, 2006年, p. 807-812
【発明の開示】
【発明が解決しようとする課題】
【0013】
しかしながら、実際には複数のトランジスタが形成されており、活性領域に加わるSTIストレスの大きさは、活性領域幅SAだけでなく、隣接する活性領域の面積率等に依存することが知られている(例えば、非特許文献1を参照。)。従って、前記従来のモデルでは、シミュレーション誤差が大きくなり、チップ面積の増大及び回路性能の低下等が生じるという問題がある。
【0014】
本発明は、前記従来の問題を解決し、シミュレーション誤差が小さい回路シミュレーション方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【0015】
前記の目的を達成するため、本発明は回路シミュレーション方法を、トランジスタの周辺に配置された活性領域の影響を考慮したモデルパラメータを用いる構成とする。
【0016】
具体的に、本発明に係る回路シミュレーション方法は、素子分離領域により互いに分離して配置された複数の活性領域を有し、複数の活性領域のうちの少なくとも1つがゲート電極を有するトランジスタの活性領域である集積回路の回路シミュレーション方法を対象とし、トランジスタの配置及びサイズに関するデータを取得するステップ(a)と、トランジスタのデータに基づいて、トランジスタの活性領域に素子分離領域が及ぼす応力の影響を表すモデルパラメータを定義するステップ(b)と、モデルパラメータを組み込んだ回路シミュレーション実行プログラムを用いて回路シミュレータによりトランジスタの電気的特性を算出するステップ(c)とを備え、モデルパラメータは、トランジスタの活性領域と素子分離領域との境界に加わる応力がトランジスタに及ぼす影響と、トランジスタの周囲に配置された活性領域と素子分離領域との境界に加わる応力がトランジスタに及ぼす影響とを表すことを特徴とする。
【0017】
本発明の回路シミュレーション方法は、モデルパラメータは、トランジスタの活性領域と素子分離領域との境界に加わる応力がトランジスタに及ぼす影響と、トランジスタの周囲に配置された活性領域と素子分離領域との境界に加わる応力がトランジスタに及ぼす影響とを表すため、トランジスタの活性領域に加わる応力と、トランジスタの周辺に配置された活性領域に加わる応力とを考慮した回路シミュレーションを行うことができる。従って、シミュレーション誤差が小さい回路シミュレーションを実行することが可能となる。
【0018】
本発明の回路シミュレーション方法において、モデルパラメータは、トランジスタの活性領域の幅に関する項と、トランジスタの活性領域とトランジスタの活性領域の周辺に配置された活性領域との間の素子分離領域の幅に関する項と、周辺に配置された活性領域の幅に関する項とを含むことが好ましい。このような構成とすることにより、応力がトランジスタに及ぼす影響を正確に評価することができる。
【0019】
本発明の回路シミュレーション方法において、モデルパラメータは、トランジスタのゲート長方向に加わる応力の影響を示す第1パラメータを含み、第1パラメータは、トランジスタの活性領域である第1の活性領域上に形成されているゲート電極の端からゲート長方向の第1の活性領域の端までの距離である第1の活性領域幅と、第1の活性領域に対してゲート長方向の側方に配置された活性領域である第2の活性領域と第1の活性領域との間の幅である第1の分離領域幅と、第2の活性領域のゲート長方向の幅である第2の活性領域幅とを含むことが好ましい。
【0020】
本発明の回路シミュレーション方法において、第1パラメータをSAeffとすると、SAeffは式1により表されることが好ましい。
【0021】
【数1】
【0022】
但し、SAは第1の活性領域幅であり、SLは第1の分離領域幅であり、SEは第2の活性領域幅であり、f(SL,SE)はSL及びSEを引数とする関数である。
【0023】
本発明の回路シミュレーション方法において、第1のパラメータは、第1の活性領域幅の逆数の項と、第1の分離領域幅の逆数の項と、第2の活性領域幅の逆数の項とを含む多項式で表されることが好ましい。
【0024】
本発明の回路シミュレーション方法において、第1パラメータをSAeffとすると、SAeffは式2により表されることが好ましい。
【0025】
【数2】
【0026】
但し、c1、c2及びc3は重み付け因子であり、aはゲート長をパラメータとして含む変数であり、SAは第1の活性領域幅であり、SLは第1の分離領域幅であり、SEは第2の活性領域幅である。このような構成とすることにより、従来のモデルパラメータとの互換性を高めることができる。
【0027】
本発明の回路シミュレーション方法において、複数の第2の活性領域が互いに間隔をおいて一列に配置されている場合において、第1パラメータは、各第2の活性領域における第1の分離領域幅及び各第2の活性領域における第2の活性領域幅のそれぞれを引数として含むことが好ましい。このような構成とすることにより、複数の活性領域がトランジスタに及ぼす影響を正確にシミュレートすることが可能となる。
【0028】
本発明の回路シミュレーション方法において、第2の活性領域の数がn個である場合における第1のパラメータをSAeff(n)とすると、SAeff(n)は式3に示す漸近式により表されることが好ましい。
【0029】
【数3】
【0030】
本発明の回路シミュレーション方法において、SAeff(n)は、式4により表されることが好ましい。
【0031】
【数4】
【0032】
但し、c1、c2、c3は重み付け因子であり、aはゲート長をパラメータとして含む変数であり、SAは第1の活性領域幅であり、SLiはi番目の第2の活性領域とi番目の第2の活性領域よりもトランジスタ側にある活性領域との間の幅であり、SEiはi番目の第2の活性領域におけるゲート長方向の幅である。
【0033】
本発明の回路シミュレーション方法において、トランジスタの活性領域が、第1の活性領域幅、第1の分離領域幅及び第2の活性領域幅のうちの少なくとも1つの値が互いに異なる2つ以上の部分を含む場合において、第1のパラメータは、各部分に加わる応力の影響を表す第1の部分パラメータの和として表されることが好ましい。
【0034】
本発明の回路シミュレーション方法において、トランジスタの活性領域がn個の部分を含む場合に、第1のパラメータをSAeffとすると、SAeffは式5により表されることが好ましい。
【0035】
【数5】
【0036】
但し、SAeff(i)はi番目の部分における第1の部分パラメータであり、Wはトランジスタの活性領域のゲート幅方向の幅であり、W(i)はi番目の部分のゲート幅方向の幅である。
【0037】
本発明の回路シミュレーション方法において、トランジスタが、複数の部分トランジスタが並列に接続された並列トランジスタである場合において、第1のパラメータは、各部分トランジスタにおける応力の影響を表す第2の部分パラメータの平均として表されることが好ましい。このような構成とすることにより、並列トランジスタについても正確なシミュレーションが可能となる。
【0038】
本発明の回路シミュレーション方法において、部分トランジスタの個数がn個である場合に、第1のパラメータをSAeffとすると、SAeffは式6により表されることが好ましい。
【0039】
【数6】
【0040】
但し、SAeff(i)はi番目の部分トランジスタにおける第2の部分パラメータである。
【0041】
本発明の回路シミュレーション方法において、トランジスタの活性領域は、ゲート電極の両側に設けられており、第1のパラメータは、ゲート電極の一方の側に設けられたトランジスタの活性領域に対する応力の影響を表す第1方向パラメータと、ゲート電極の他方の側に設けられたトランジスタの活性領域に対する応力の影響を表す第2方向パラメータとの平均として表されることが好ましい。
【0042】
本発明の回路シミュレーション方法において、第1のパラメータをSAeffとすると、SAeffは式7により表されることが好ましい。
【0043】
【数7】
【0044】
但し、c1及びc2は重み付け因子であり、SAeff(1)は第1方向パラメータであり、SAeff(2)は第2方向パラメータである。
【0045】
本発明の回路シミュレーション方法において、モデルパラメータは、トランジスタのゲート幅方向に加わる応力の影響を示す第2パラメータを含み、第2パラメータは、トランジスタのゲート幅と、トランジスタの活性領域である第1の活性領域に対してゲート幅方向の側方に配置された活性領域である第3の活性領域と第1の活性領域との間の幅である第2の分離領域幅と、第3の活性領域のゲート幅方向の幅である第3の活性領域幅とを含むことが好ましい。
【0046】
本発明の回路シミュレーション方法において、第2パラメータをSYeffとすると、SYeffは式8により表されることが好ましい。
【0047】
【数8】
【0048】
但し、c1、c2及びc3は重み付け因子であり、bはトランジスタのゲート幅をパラメータとして含む変数であり、SWは第2の分離領域幅であり、SFは第3の活性領域幅である。
【0049】
本発明の回路シミュレーション方法において、モデルパラメータは、トランジスタのゲート長方向に加わる応力の影響を示す第1パラメータ及びトランジスタのゲート幅方向に加わる応力の影響を示す第2パラメータを含み、第1パラメータは、トランジスタの活性領域である第1の活性領域上に形成されているゲート電極の端からゲート長方向の第1の活性領域の端までの距離である第1の活性領域幅と、第1の活性領域に対してゲート長方向の側方に配置された活性領域である第2の活性領域と第1の活性領域との間の幅である第1の分離領域幅と、第2の活性領域のゲート長方向の幅である第2の活性領域幅とを引数として含む式により表され、第2パラメータは、トランジスタのゲート幅と、第1の活性領域に対してゲート幅方向の側方に配置された活性領域である第3の活性領域と第1の活性領域との間の幅である第2の分離領域幅と、第3の活性領域のゲート幅方向の幅である第3の活性領域幅とを含むことが好ましい。
【0050】
本発明の回路シミュレーション方法において、モデルパラメータをSYeffとすると、SYeffは式9により表されることが好ましい。
【0051】
【数9】
【0052】
但し、αA及びαYは、重み付けパラメータであり、SAeffは第1パラメータであり、SYeffは第2パラメータである。
【0053】
本発明の回路シミュレーション方法において、第1パラメータをSAeff、第2パラメータをSYeffとすると、SAeff及びSYeffはそれぞれ、式10及び式11により表されることが好ましい。
【0054】
【数10】
【0055】
【数11】
【0056】
但し、ζはトランジスタの周囲に配置された活性領域における素子分離領域との境界線上の点であり、dζは境界線におけるζを含む微小領域であり、rはトランジスタのチャネル領域の中心とζとを結ぶ直線の長さであり、θはトランジスタのチャネル領域の中心とζとを結ぶ直線が延びる方向とゲート長方向とがなす角であり、λは境界線に働く応力の向きを示す係数である。
【0057】
本発明の回路シミュレーション方法において、ステップ(c)において算出するトランジスタの電気的特性は、トランジスタのキャリア移動度、閾値電圧及び飽和速度を含むことが好ましい。
【0058】
本発明に係る回路シミュレーション装置は、素子分離領域により互いに分離して配置された複数の活性領域を有し、複数の活性領域のうちの少なくとも1つがゲート電極を有するトランジスタの活性領域である集積回路の回路シミュレーションを行う回路シミュレーション装置を対象とし、トランジスタの配置及びサイズに関するデータを取得する手段と、トランジスタのデータに基づいて、集積回路の接続情報を生成する手段と、トランジスタのデータに基づいてトランジスタの活性領域に素子分離領域が加える応力の影響を表すモデルパラメータを定義する手段と、接続情報を受け、モデルパラメータを組み込んだ回路シミュレーション実行プログラムを実行してトランジスタの電気的特性を算出する手段とを備え、モデルパラメータは、トランジスタの活性領域の幅に関する項と、トランジスタの活性領域とトランジスタの活性領域の周辺に設けられた活性領域との間の素子分離領域の幅に関する項と、周辺に設けられた活性領域の幅に関する項とを含む式により表されることを特徴とする。
【0059】
本発明の回路シミュレーション装置によれば、トランジスタの活性領域の幅に関する項と、トランジスタの活性領域とトランジスタの活性領域の周辺に配置された活性領域との間の素子分離領域の幅に関する項と、周辺に配置された活性領域の幅に関する項とを含む式により表されるモデルパラメータを組み込んだ回路シミュレーション実行プログラムを実行してトランジスタの電気的特性を算出する手段を備えているため、トランジスタの周囲に配置された活性領域の影響を考慮したシミュレーションを行うことができる。従って、シミュレーション誤差が小さい回路シミュレーションを行う回路シミュレーション装置を実現できる。
【発明の効果】
【0060】
本発明に係るシミュレーション方法によれば、シミュレーション誤差が小さい回路シミュレーション方法を実現できる。
【発明を実施するための最良の形態】
【0061】
(第1の実施形態)
本発明の第1の実施形態について図面を参照して説明する。図1は第1の実施形態に係るシミュレーション方法において対象とするトランジスタのレイアウトパターンを示している。第1の活性領域11と第2の活性領域12とが互いに間隔を開けて設けられている。第1の活性領域11と第2の活性領域12とは、絶縁膜からなるシャロートレンチアイソレーション(STI)領域10により分離されている。第1の活性領域11には第2の活性領域12と平行に延びるゲート電極21が絶縁膜を介して形成されている。第1の活性領域11とゲート電極21とによりMIS(metal-insulator-semiconductor)型電界効果トランジスタ(FET:field effect transistor)が形成されており、第1の活性領域11におけるゲート電極21の下側にはチャネル領域が形成されている。
【0062】
ゲート電極21のゲート長L及びゲート幅Wが同一であっても、MISFETのチャネル領域に生じる歪みの影響により、MISFETの電気的特性は同一とはならない。MISFETのチャネル領域に生じる歪みの大きさは、MISFETがSTI領域から受ける応力によって決まる。第1の活性領域11とSTI領域10との境界E1には、活性領域とSTI領域との熱膨張係数の違いにより応力が加わる。境界E1に加わる応力がMISFETのチャネル領域に及ぼす影響の大きさは、境界E1とMISFETのチャネル領域との距離に逆比例すると考えられる。従って、MISFETのチャネル領域に加わる応力は、ゲート電極21の端からゲート長方向の第1の活性領域11の端までの距離である第1の活性領域幅SAの関数として表すことができる。しかし、図1に示すようにMISFETに隣接して第2の活性領域12が存在している場合には、隣接する活性領域に加わる応力の影響も無視することができない。
【0063】
第2の活性領域12とSTI領域10との境界のうちMISFET(第1の活性領域11)側の境界E2に加わる応力は、MISFETのチャネル領域に対して引っ張り応力として作用する。また、第2の活性領域12とSTI領域10との境界のうちMISFET(第1の活性領域11)と反対側の境界E3に加わる応力は、MISFETのチャネル領域に対して圧縮応力として作用する。また、境界E2に加わる応力及び境界E3に加わる応力がMISFETのチャネル領域に及ぼす影響の大きさは、それぞれ境界E2とMISFETのチャネル領域との距離及び境界E3とMISFETのチャネル領域との距離に逆比例すると考えられる。従って、MISFETのチャネルに応力が及ぼす影響は、チャネル領域から境界E1までの距離と、チャネル領域から境界E2までの距離と、チャネル領域から境界E3までの距離の関数として表すことができる。つまり、MISFETの第1の活性領域幅SA、第1の活性領域11と第2の活性領域12との間の距離、すなわちSTI領域10の幅である第1の分離領域の幅SL及び第2の活性領域12の幅SEの関数f1(SA,SL,SE)として表すことができる。具体的には、MISFETのチャネル領域に応力が及ぼす影響を表すモデルパラメータとして実効活性領域幅SAeffを式12のように定義することができる。
【0064】
【数12】
【0065】
式12の右辺の1項目は、境界E1に加わる応力の影響を示し、2項目は境界E2に加わる応力の影響を示し、3項目は境界E3に加わる応力の影響を示している。境界E2に加わる応力は、MISFETのチャネル領域に対しては引っ張り応力として働くため、符号が−となっている。
【0066】
式12においてaは、ゲート長Lに関するパラメータである。例えば、ゲート電極21の中心線において受ける応力の影響を示すために、ゲート長Lに係数0.5を掛けたものとすればよい。また、係数を0としてゲート長Lを無視しても、モデルパラメータの本質に影響を与えることはない。
【0067】
c1、c2及びc3は、重み付け因子であり、例えば、分離領域の幅を引数にもつパラメータ等を用いればよい。また、重み付けが必要なければ1とすればよい。
【0068】
図2及び図3はシミュレーションにより求めたトランジスタの特性と、実際のトランジスタの特性とを比較して示している。図2においては、ゲート長L、ゲート幅W、第1の活性領域幅SA及び分離領域の幅SLが等しく、第2の活性領域12の幅SEが異なる種々のp型のMISFETを形成しドレイン電流を測定した結果を示している。図2に示すように第2の活性領域12の幅SEが広くなるに従いMISFETのドレイン電流が減少している。しかし、従来のMISFETの活性領域の幅SAの影響のみを考慮したモデルパラメータを用いた回路シミュレーションにおいては、隣接する第2の活性領域12の影響を反映することができず、大きなシミュレーション誤差が発生している。一方、本実施形態のモデルパラメータを用いた回路シミュレーションにおいては、隣接する第2の活性領域12の幅SEによる影響を精度良くシミュレーションできていることがわかる。
【0069】
図3においては、第2の活性領域12の幅SEは一定にし、分離領域の幅SLを変化させた場合の結果を示している。実際のp型MISFETにおいては、分離領域の幅SLを大きくするに従いドレイン電流が増大している。しかし、従来のモデルパラメータを用いた回路シミュレーションにおいては、分離領域の幅SLの影響を反映することができず、大きなシミュレーション誤差が生じている。一方、本実施形態のモデルパラメータを用いたシミュレーションは、実際のMISFETの特性と良く一致しており、高精度のシミュレーションができることが明らかである。
【0070】
本実施形態のモデルパラメータは、従来のBSIM4モデルとの互換性という点からも優れている。極値的な3つの状況を考えた場合、従来モデルと式12の関数とはスムーズに繋がっている。例えば、分離領域の幅SLが無限大の場合、つまり第2の活性領域12が実質的にない場合においては、式12の右辺第2項と第3項とが打ち消し合うため、従来モデルに帰着する。また、分離領域の幅SLが0の場合、つまり第1の活性領域11と第2の活性領域12との間にSTI領域10がなく実質的な第1の活性領域幅が(SA+SE)となる場合には、式12の右辺第1項と第2項とが打ち消し合うため、従来モデルに帰着する。さらに、第2の活性領域12の幅SEが0の場合、つまり第2の活性領域がない場合にも、式12の右辺第2項と第3項とが打ち消し合うため、従来モデルに帰着する。
【0071】
図4は第1の活性領域11の幅SA、分離領域の幅SL及び第2の活性領域12の幅SEの値を変化させた場合の実測結果を示している。pチャネル型MISFETでは、閾値電圧等の応力依存性が小さいため、ドレイン電流変動量は応力に比例するはずである。つまり、1/SAeffが応力を正しくモデリングできていれば、ドレイン電流は1/SAeffに比例するはずである。本発明のモデルでは、実効活性領域幅SAeffを第1の活性領域11の幅SA、分離領域の幅SL及び第2の活性領域12の幅SEを用いて表している。このため、分離領域の幅SL及び第2の活性領域12の幅SEが変化した場合のMISFETに加わる応力を正確にモデリングできているので、ドレイン電流と1/SAeffの比例関係を確認することができる。しかし、従来のBSIM4モデルでは、実効活性領域幅SAeffを第1の活性領域幅SAのみの関数としてモデル化しているため、分離領域の幅SL及び第2の活性領域12の幅SEが変化した場合、1/SAeffは応力を正しく表現できていない。
【0072】
その他のモデルとして、MISFETの活性領域に隣接した活性領域がある場合には、MISFETのチャネル領域に加わる応力が小さくなるので、この減少を実効活性領域幅の増加と読み替え、SAeff=SA+f2(SL,SE)と表現することも可能である。なお、関数f2はゲート長L、ゲート幅W及び第1の活性領域幅SAを引数として暗に含んでいる。
【0073】
なお、図1において第2の活性領域は、単純に活性領域だけを表示しているが、トランジスタの活性領域又はダイオードの活性領域であってもモデル化において何ら問題はない。
【0074】
(第2の実施形態)
以下に、本発明の第2の実施形態について図面を参照して説明する。図5は第2の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。第2の実施形態は、複数の第2の活性領域が設けられている場合を対象としている。
【0075】
この場合各第2の活性領域の境界に加わる応力がMISFETのチャネル領域に及ぼす影響を加算すればよい。従って、第2の活性領域がn個ある場合の実効活性領域幅SAeffは、式13のように表すことができる。
【0076】
【数13】
【0077】
ここで、c1、c2i、c3iは重み付け因子であり、SMiは第1の活性領域11とi番目の第2の活性領域12(i)との間の距離であり、SEiはi番目の第2の活性領域12(i)の幅である。
【0078】
また、第1の活性領域11と1番目の第2の活性領域12(1)との間の分離領域の幅をSL1、1番目の第2の活性領域12(1)と2番目の第2の活性領域12(2)との間の分離領域の幅をSL2とし、(n−1)番目の第2の活性領域12(n-1)とn番目の第2の活性領域12(n)との間の分離領域の幅をSLnとすると、SAeffをSL1、SL2・・・SLnとSE1、SE2・・・SEnの関数として定義できる。
【0079】
この場合には、式12を拡張して、次のような式により表すことができる。
【0080】
【数14】
【0081】
さらに式14を以下のように第2の活性領域が(n−1)個あるときの実効活性領域幅SAeff(n−1)を用いて漸近式で表すことができる。
【0082】
【数15】
【0083】
式15を用いることで、複数の第2の活性領域の影響を考慮した回路シミュレーションを実行することができる。
【0084】
式15の関数は式12を拡張したものであるが、式12に限らず一般的には、SAeff(n)=f3(SAeff(n−1))と表すことができる。
【0085】
MISFET以外の活性領域がMISFETのチャネル領域に及ぼす影響は、MISFETから離れるほど弱くなるので、要求されるシミュレーション精度に応じて考慮する領域を決め、その領域に含まれる活性領域を考えればよい。考慮する領域は例えば、MISFETのチャネルの中心から2μmの範囲に設定すればよい。
【0086】
(第3の実施形態)
以下に、本発明の第3の実施形態について図面を参照して説明する。図6は第3の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。第3の実施形態が対象とするレイアウトパターンは、MISFETのゲート長方向の左右両側に第2の活性領域がある。この場合は、MISFETに加わる応力の影響は、右側方向からMISFETに加わる応力の影響と、左側方向からMISFETに加わる応力の影響との平均として表すことができる。
【0087】
右側からMISFETに加わる応力の影響を表す第1方向パラメータをSAeff(1)、左側からMISFETに加わる応力の影響を表す第2方向パラメータをSAeff(2)とすると、SAeff(1)及びSAeff(2)はそれぞれ式16及び式17により表すことができる。
【0088】
【数16】
【0089】
【数17】
【0090】
但し、SARは第1の活性領域11の右側部分の幅であり、SALは第1の活性領域11の左側部分の幅であり、SLRは右側に配置された第2の活性領域12Rと第1の活性領域11との間の幅であり、SLLは左側に配置された第2の活性領域12Lと第1の活性領域11との間の幅である。また、SERは右側の第2の活性領域12Rの幅であり、SELは左側の第2の活性領域12Lの幅である。
【0091】
左右が対称の場合には、SAeff(1)とSAeff(2)とは同一となるため、第1の実施形態に示したように一方の活性領域のみを考慮すればよい。一方、SAeff(1)とSAeff(2)とが異なる場合には、式18に示すように第1方向パラメータの逆数と第2方向パラメータの逆数との平均をとればよい。
【0092】
【数18】
【0093】
但し、c1及びc2は重み付け因子である。
【0094】
なお、第2の活性領域が左右それぞれに複数ある場合には、第2の実施形態と同様にして各第2の活性領域の影響を加算すればよい。
【0095】
(第4の実施形態)
以下に、本発明の第4の実施形態について図面を参照して説明する。図7は第4の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。
【0096】
本実施形態は、MISFETが複数のゲート電極21を有し、複数の部分トランジスタが並列に接続された並列トランジスタである場合を対象とする。この場合には、各部分トランジスタのそれぞれについての実効活性領域幅を平均したものをMISFET全体の実効活性領域幅とすればよい。
【0097】
例えば、図7に示すように4つの部分トランジスタから構成されている場合には、各部分トランジスタの第1の活性領域幅をそれぞれSA1、SA2、SA3及びSA4として、第1の実施形態と同様に実効活性領域幅を定義し、各並列トランジスタの実効活性領域幅を平均したものをMISFET全体の実効活性領域幅とすればよい。部分トランジスタの数がn個の場合には、式19のように表すことができる。
【0098】
【数19】
【0099】
なお、各部分トランジスタの実効活性領域幅を式12の代わりに、式15又は式18を用いて定義してもよい。
【0100】
(第5の実施形態)
以下に、本発明の第5の実施形態について図面を参照して説明する。図8は第5の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。
【0101】
本実施形態のレイアウトパターンは、MISFETの第1の活性領域11及び隣接する第2の活性領域12の形状が長方形でなく、4つ以上の頂点を有している。このような場合、第1の活性領域幅、分離領域の幅、第2の活性領域の幅がゲート幅方向の各位置によって異なる値となる。そこで、MISFETの活性領域をSA、SL及びSEの値がそれぞれ等しい領域ごとに分割し、各領域ごとに実効活性領域幅SAeff(i)を求めて加算すればよい。
【0102】
例えば、図8においてはR1、R2及びR3の3つの領域に分割する。この場合、領域R1における第1の活性領域幅はSA1、分離領域の幅はSL1、第2の活性領域の幅はSE1となる。同様にして領域R2においてはそれぞれSA2、SL2及びSE1となり、領域R3においてはそれぞれSA3、SL3及びSE3となる。従って、領域R1における実効活性領域幅SAeff(1)はSA1、SL1及びSE1の関数として定義することができる。同様にして、領域R2における実効活性領域幅SAeff(2)はSA2、SL2及びSE2の関数として定義でき、領域R3における実効活性領域幅SAeff(3)はSA3、SL3及びSE3の関数として定義できる。
【0103】
また、領域R1のゲート幅方向の幅はW1であり、領域R2の幅はW2であり、領域R3の幅はW3となる。このため、MISFET全体の実効活性領域幅は、各領域の第1の活性領域幅を各領域の幅に応じて重み付けをした平均とすることができ、n個の領域に分割する場合には、式20に示すように表すことができる。
【0104】
【数20】
【0105】
なお、第2の活性領域が複数ある場合及びゲート長方向の左右両側にある場合においても同様にして実効活性領域幅を定義することができる。
【0106】
(第6の実施形態)
以下に、本発明の第6の実施形態について図面を参照して説明する。図9は第6の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。
【0107】
本実施形態は、MISFETのゲート幅方向に隣接して第3の活性領域13が設けられている場合を対象とする。MISFETの第1の活性領域11のゲート幅方向の幅をW、第1の活性領域11と第3の活性領域13との間のSTI領域の幅をSW、ゲート幅方向に隣接する第3の活性領域13の幅をSFとする。
【0108】
ゲート幅方向の応力を特徴づけるモデルパラメータSYeffは、ゲート長方向に活性領域が隣接している場合と同様に、第1の活性領域のゲート幅方向の幅Wと、ゲート幅方向の分離幅SWと、第3の活性領域13の幅SFによって定義できる。具体的には式21のように表すことができる。
【0109】
【数21】
【0110】
但し、bはゲート幅Wをパラメータとする変数であり、通常は0.5×Wである。
【0111】
SYeffを用いて回路シミュレーションを行うことにより、移動度、飽和速度、閾値電圧及びドレイン電流等をモデリングすることが可能となる。
【0112】
なお、第2の実施形態及び第3の実施形態と同様にすれば、第3の活性領域が複数ある場合及び第3の活性領域がゲート幅方向の両側にある場合のゲート幅方向のモデルパラメータを定義することができる。
【0113】
(第7の実施形態)
以下に、本発明の第7の実施形態について図面を参照して説明する。図10は第7の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。
【0114】
本実施形態は、MISFETのゲート長方向に隣接して第2の活性領域12が設けられ、ゲート幅方向に隣接して第3の活性領域13が設けられている場合を対象とする。
【0115】
この場合、ゲート長方向の応力を特徴づけるモデルパラメータSAeff及びゲート幅方向の応力を特徴づけるモデルパラメータSYeffのそれぞれに重み付けをして足し合わせることにより、ゲート長方向及びゲート幅方向の応力を特徴づけるモデルパラメータSAYeffを定義することができる。具体的にはSAYeffは式22のように表すことができる。
【0116】
【数22】
【0117】
式22においてαA及びαYは重み付け因子である。αA,αYはプロセスによって合わせ込む必要があるが、初期値としては、ピエゾ抵抗係数の比率を用いればよい。例えば、<110>チャネルのn型MISFETの場合には、αA/αY=3.2/1.8とすればよい。
【0118】
(第8の実施形態)
以下に、本発明の第8の実施形態について図面を参照して説明する。図11は第8の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。
【0119】
本実施形態は、平面L字状の第4の活性領域14が設けられており、ゲート長方向及びゲート幅方向以外の斜め方向からの応力がMISFETのチャネルに影響を及ぼす場合を対象とする。
【0120】
MISFETの原点をOとし、ゲート長方向をx軸、ゲート幅方向をy軸とし、第4の活性領域14におけるMISFETから近い側のSTI領域10との境界線を境界EB、MISFETから等位側のSTI領域10との境界線を境界EAとする。また、境界EA及び境界EBにおける任意の点ζを含む微小距離をdζとし、点ζとMISFETの原点Oとを結ぶ直線rとx軸とが成す角をθとする。なお、MISFETの原点Oは、MISFETのチャネル領域の中心とすればよい。
【0121】
この場合には、ゲート長方向の応力を特徴づけるモデルパラメータSAeff及びゲート幅方向の応力を特徴づけるモデルパラメータSYeffはそれぞれ式23及び式24のように定義することができる。
【0122】
【数23】
【0123】
【数24】
【0124】
また、式23及び式24と式22とを組み合わせることによりモデルパラメータSAYeffとして定義してもよい。
【0125】
さらに、複数の第4の活性領域が設けられている場合にも式23及び式24の考え方を拡張することにより同様にモデル化することができる。
【0126】
(第9の実施形態)
以下に、本発明の第9の実施形態について図面を参照して説明する。図12は第9の実施形態に係るシミュレーション装置のブロック構成を示している。
【0127】
マスクレイアウトデータ格納部51に格納されたマスクレイアウトデータがトランジスタ形状認識部52に送られ、トランジスタ形状認識部52によりトランジスタ形状のデータ及び特徴的なレイアウトパラメータが抽出される。レイアウトパラメータはネットリスト作成部53に送られ、ネットリスト作成部53はレイアウトパラメータに基づいてネットリストを作成する。一方、MISFETのゲート長、ゲート幅、活性領域のサイズ及び活性領域の形状並びにそのMISFETに隣接する活性領域のサイズ、活性領域の形状、分離領域の幅及び分離領域の形状等のトランジスタ形状のデータは、モデルパラメータ作成部54に送られる。モデルパラメータ作成部54は、トランジスタ形状のデータ及びTEG(Test Element Group)等の実測データから分離領域幅及びMISFETに隣接する活性領域を考慮したモデルパラメータを作成する。ネットリスト及びモデルパラメータは、回路シミュレーション実行部55に送られ、シミュレーション対象回路についてMISFETのキャリア移動度、閾値電圧及び飽和側等を含む電気的特性を計算し、結果を出力する。
【0128】
回路シミュレーション実行部55は、従来のSPICEに代表される回路シミュレータの本体を用いればよい。本実施形態のシミュレーション装置は、マスクレイアウトデータ及び実測データ等に基づいて、分離領域の幅及びMISFETに隣接する活性領域の幅を考慮したモデルパラメータを作成するため、精度の高い回路シミュレーションを行うことができる。
【0129】
また、第1〜第8の実施形態において説明した、従来の分離幅及びMISFETに隣接する活性領域を考慮していないモデルパラメータと互換性が高いモデルパラメータを作成することにより、回路シミュレーション実行部において用いる回路シミュレーション実行プログラムは、従来のものを用いることが可能となる。
【産業上の利用可能性】
【0130】
本発明の回路シミュレーション方法及び装置は、シミュレーション誤差が小さい回路シミュレーション方法を実現でき、応力がトランジスタの電気的特性に及ぼす影響を考慮して高精度に回路シミュレーションを行う回路シミュレーション方法及び装置等として有用である。
【図面の簡単な説明】
【0131】
【図1】本発明の第1の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図2】本発明の第1の実施形態に係るシミュレーション方法の結果と実測値とを比較して示すグラフである。
【図3】本発明の第1の実施形態に係るシミュレーション方法の結果と実測値とを比較して示すグラフである。
【図4】本発明の第1の実施形態に係るシミュレーション方法の結果と従来のシミュレーション方法の結果とを比較して示すグラフである。
【図5】本発明の第2の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図6】本発明の第3の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図7】本発明の第4の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図8】本発明の第5の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図9】本発明の第6の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図10】本発明の第7の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図11】本発明の第8の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図12】本発明の第9の実施形態に係るシミュレーション装置を示すブロック図である。
【図13】従来例に係るシミュレーション方法における集積回路を示す平面図である。
【符号の説明】
【0132】
10 シャロートレンチアイソレーション領域
11 第1の活性領域
12 第2の活性領域
13 第3の活性領域
14 第4の活性領域
21 ゲート電極
51 マスクレイアウトデータ格納部
52 トランジスタ形状認識部
53 ネットリスト作成部
54 モデルパラメータ作成部
55 回路シミュレーション実効部
【技術分野】
【0001】
本発明は、半導体集積回路のシミュレーション方法及びシミュレーション装置に関し、特に応力がトランジスタの電気的特性に及ぼす影響を考慮して高精度に回路シミュレーションを行う回路シミュレーション方法及び装置に関する。
【背景技術】
【0002】
半導体集積回路(Large Scale Integrated Circuit: LSI)の高性能化、高集積化にともない、半導体基板上の素子を電気的に分離する分離領域をできるだけ狭くすることが重要となっている。一般的に、最小線幅が0.18μm以下の半導体プロセス技術においては、素子の間に溝を形成し、形成した溝に絶縁膜を埋め込むことにより素子分離を実現するシャロートレンチアイソレーション(Shallow Trench Isolation:STI)技術が採用されている。
【0003】
STI技術を用いた場合、半導体素子が形成される活性領域の熱膨張係数と絶縁膜からなるSTI領域の熱膨張係数とが異なっているため、熱処理工程の際に活性領域とSTI領域との境界に応力(STIストレス)が加わる。活性領域の熱膨張係数は、STI領域の熱膨張係数よりも大きいため、例えば、昇温時には緩和状態となり、降温時には活性領域が縮もうとする力によって活性領域に圧縮応力が加わる。この圧縮応力が非常に大きい場合には、活性領域及び絶縁膜の結晶に不整合が生じ、素子に点欠陥やひびが発生する原因となる。点欠陥やひびは、エネルギーギャップ中において結合中心として働くため、リーク電流を増加させるので、素子不良の原因となる。また、欠陥やひびが生じない程度の数十〜数百MPa程度の応力であっても、活性領域に形成されるトランジスタに歪みを生じさせる。特に、活性領域に微細な金属−絶縁膜半導体電界効果トランジスタ(MISFET)を形成する場合には、応力の影響はチャネル領域にまで達し、チャネル領域に歪みを生じさせる。
【0004】
歪みは次の2つの観点から、MISFETの電気特性に影響を与える。一つはシリコンのエネルギーバンド構造が変形することであり、もう一つは、不純物の拡散係数が変化することである。
【0005】
エネルギーバンドの起源は、格子の周期性(周期ポテンシャル)であり、格子が歪むことは直接エネルギーバンド構造に影響を与える。エネルギーバンド構造に生じる影響は大きく2つあり、一つは結晶格子の対称性に応じて縮退していたバンドが、歪みによって分裂することである。これによって、エネルギーの低いバンドのキャリアが電気伝導に寄与する割合が大きくなり、このバンドのキャリアの有効質量が大きければ移動度は低下し、小さければ移動度は向上する。移動度とMISFETのドレイン電流はおおよそ比例関係にあるため、歪みによってドレイン電流も変化する。また、熱ゆらぎ(〜40meV)を大きく越えるエネルギー分裂が生じる場合は、バレー間散乱(光学フォノン散乱)確率が減少し、キャリアの移動度が向上する。また、バンド端の位置が変化するため、接合リーク電流、接合容量及びMISFETの閾値電圧にも影響を与える。
【0006】
もう1つの歪みによるエネルギーバンド構造への影響は、波数に対するエネルギーの曲率の変化である。曲率は有効質量に逆比例、つまり移動度に比例するためMISFETの電気的特性に直接影響する。曲率の変化はバレー内散乱(音響フォノン散乱)確率にも影響するが、現実的な応力範囲ではほとんど影響がないと考えられている。
【0007】
歪みによる不純物の拡散係数の変化は、例えば、圧縮応力中でボロンの拡散係数が減少し、ボロンをチャネル注入やポケット注入に用いたNチャネル型MISFET(NMISFET)において閾値電圧が変化する原因となる。
【0008】
以上のような、歪みがMISFETの電気的及び物理的特性に与える種々の影響のうち、特に、移動度及び閾値電圧の変化は集積回路への影響が大きく重要である。
【0009】
近年、最小線幅が90nm以下のMISFETにおいては、従来のスケーリングによる駆動力向上が難しくなってきており、歪みによる移動度向上を積極的に利用する技術開発が行われている。一方、STIにより生じる応力(STIストレス)は活性領域とSTI領域とのレイアウトパターンに依存し、レイアウトパターンが変化すると、トランジスタに加わる歪みの大きさが変化する。このため、レイアウトパターンが複雑な、セルベース設計方式における標準セル及びカスタム設計においては、トランジスタのゲート長及びゲート幅が同じであっても、レイアウトパターンに応じて様々な特性のトランジスタが存在することになる。従って、レイアウトパターンに依存したトランジスタの特性ばらつきが生じ、回路シミュレーションの計算誤差の一因となっている。回路シミュレーションの予測精度を向上するためには、STIストレスのレイアウトパターン依存性を考慮した回路シミュレーションを行う必要がある。このようなSTIストレスのレイアウトパターン依存性を考慮したシミュレーション方法については例えば、特許文献1に記載されている。
【0010】
以下、特許文献1に記載されたシミュレーション方法について図面を参照しながら説明する。図13はMISFETのレイアウトパターンの模式図である。絶縁膜により形成され、素子を電気的に分離するSTI領域とSTI領域に囲まれた活性領域とが形成されている。活性領域の上には、絶縁膜を介してゲート電極が形成されており、MISFETとして動作する。
【0011】
活性領域とSTI領域との境界には応力が発生し、MISFETのチャネル部には圧縮応力が加わる。STI領域の素子分離膜の形成方法によっては、引っ張り応力が加わる場合もありうるが、シミュレーション方法としてはモデルパラメータの符号や大きさが変わるだけでモデルに本質的な違いは生じない。応力の大きさは500MPa程度に達することもあるが、シリコンの格子歪みは格子定数に対してせいぜい1%程度と小さいため応力と歪みは線形関係、つまりフックの法則で表すことができる。また、応力の大きさが500MPa以下の歪みの場合には、歪みと移動度は線形関係、つまりピエゾ抵抗モデルが良く成り立つ。従って、応力と移動度との間には比例関係が成り立つ。
【0012】
特許文献1では、応力がゲート端からゲート長方向の活性領域端までの距離である活性領域幅SAに逆比例すると仮定することにより、移動度が活性領域幅SAに逆比例するモデルを提案している。MISFETの閾値電圧も、移動度モデルからの類推によって、活性領域幅SAに逆比例するモデルを提案している。その他に、例えばカリフォルニア大学バークレー校で開発されたBSIM4モデルでは、移動度、閾値電圧が(SA+0.5×L)に逆比例するモデルが組み込まれ利用されている。図13に示すような単純なレイアウトパターンのMISFETの応力によるトランジスタ特性変動に対しては、これらの従来モデルにより精度良く表現することができる。
【特許文献1】特開2003−264242号公報
【非特許文献1】Victor Moroz, et al., “Stress-Aware Design Methodology”, International Symposium on Quality Electronic Design, 2006年, p. 807-812
【発明の開示】
【発明が解決しようとする課題】
【0013】
しかしながら、実際には複数のトランジスタが形成されており、活性領域に加わるSTIストレスの大きさは、活性領域幅SAだけでなく、隣接する活性領域の面積率等に依存することが知られている(例えば、非特許文献1を参照。)。従って、前記従来のモデルでは、シミュレーション誤差が大きくなり、チップ面積の増大及び回路性能の低下等が生じるという問題がある。
【0014】
本発明は、前記従来の問題を解決し、シミュレーション誤差が小さい回路シミュレーション方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【0015】
前記の目的を達成するため、本発明は回路シミュレーション方法を、トランジスタの周辺に配置された活性領域の影響を考慮したモデルパラメータを用いる構成とする。
【0016】
具体的に、本発明に係る回路シミュレーション方法は、素子分離領域により互いに分離して配置された複数の活性領域を有し、複数の活性領域のうちの少なくとも1つがゲート電極を有するトランジスタの活性領域である集積回路の回路シミュレーション方法を対象とし、トランジスタの配置及びサイズに関するデータを取得するステップ(a)と、トランジスタのデータに基づいて、トランジスタの活性領域に素子分離領域が及ぼす応力の影響を表すモデルパラメータを定義するステップ(b)と、モデルパラメータを組み込んだ回路シミュレーション実行プログラムを用いて回路シミュレータによりトランジスタの電気的特性を算出するステップ(c)とを備え、モデルパラメータは、トランジスタの活性領域と素子分離領域との境界に加わる応力がトランジスタに及ぼす影響と、トランジスタの周囲に配置された活性領域と素子分離領域との境界に加わる応力がトランジスタに及ぼす影響とを表すことを特徴とする。
【0017】
本発明の回路シミュレーション方法は、モデルパラメータは、トランジスタの活性領域と素子分離領域との境界に加わる応力がトランジスタに及ぼす影響と、トランジスタの周囲に配置された活性領域と素子分離領域との境界に加わる応力がトランジスタに及ぼす影響とを表すため、トランジスタの活性領域に加わる応力と、トランジスタの周辺に配置された活性領域に加わる応力とを考慮した回路シミュレーションを行うことができる。従って、シミュレーション誤差が小さい回路シミュレーションを実行することが可能となる。
【0018】
本発明の回路シミュレーション方法において、モデルパラメータは、トランジスタの活性領域の幅に関する項と、トランジスタの活性領域とトランジスタの活性領域の周辺に配置された活性領域との間の素子分離領域の幅に関する項と、周辺に配置された活性領域の幅に関する項とを含むことが好ましい。このような構成とすることにより、応力がトランジスタに及ぼす影響を正確に評価することができる。
【0019】
本発明の回路シミュレーション方法において、モデルパラメータは、トランジスタのゲート長方向に加わる応力の影響を示す第1パラメータを含み、第1パラメータは、トランジスタの活性領域である第1の活性領域上に形成されているゲート電極の端からゲート長方向の第1の活性領域の端までの距離である第1の活性領域幅と、第1の活性領域に対してゲート長方向の側方に配置された活性領域である第2の活性領域と第1の活性領域との間の幅である第1の分離領域幅と、第2の活性領域のゲート長方向の幅である第2の活性領域幅とを含むことが好ましい。
【0020】
本発明の回路シミュレーション方法において、第1パラメータをSAeffとすると、SAeffは式1により表されることが好ましい。
【0021】
【数1】
【0022】
但し、SAは第1の活性領域幅であり、SLは第1の分離領域幅であり、SEは第2の活性領域幅であり、f(SL,SE)はSL及びSEを引数とする関数である。
【0023】
本発明の回路シミュレーション方法において、第1のパラメータは、第1の活性領域幅の逆数の項と、第1の分離領域幅の逆数の項と、第2の活性領域幅の逆数の項とを含む多項式で表されることが好ましい。
【0024】
本発明の回路シミュレーション方法において、第1パラメータをSAeffとすると、SAeffは式2により表されることが好ましい。
【0025】
【数2】
【0026】
但し、c1、c2及びc3は重み付け因子であり、aはゲート長をパラメータとして含む変数であり、SAは第1の活性領域幅であり、SLは第1の分離領域幅であり、SEは第2の活性領域幅である。このような構成とすることにより、従来のモデルパラメータとの互換性を高めることができる。
【0027】
本発明の回路シミュレーション方法において、複数の第2の活性領域が互いに間隔をおいて一列に配置されている場合において、第1パラメータは、各第2の活性領域における第1の分離領域幅及び各第2の活性領域における第2の活性領域幅のそれぞれを引数として含むことが好ましい。このような構成とすることにより、複数の活性領域がトランジスタに及ぼす影響を正確にシミュレートすることが可能となる。
【0028】
本発明の回路シミュレーション方法において、第2の活性領域の数がn個である場合における第1のパラメータをSAeff(n)とすると、SAeff(n)は式3に示す漸近式により表されることが好ましい。
【0029】
【数3】
【0030】
本発明の回路シミュレーション方法において、SAeff(n)は、式4により表されることが好ましい。
【0031】
【数4】
【0032】
但し、c1、c2、c3は重み付け因子であり、aはゲート長をパラメータとして含む変数であり、SAは第1の活性領域幅であり、SLiはi番目の第2の活性領域とi番目の第2の活性領域よりもトランジスタ側にある活性領域との間の幅であり、SEiはi番目の第2の活性領域におけるゲート長方向の幅である。
【0033】
本発明の回路シミュレーション方法において、トランジスタの活性領域が、第1の活性領域幅、第1の分離領域幅及び第2の活性領域幅のうちの少なくとも1つの値が互いに異なる2つ以上の部分を含む場合において、第1のパラメータは、各部分に加わる応力の影響を表す第1の部分パラメータの和として表されることが好ましい。
【0034】
本発明の回路シミュレーション方法において、トランジスタの活性領域がn個の部分を含む場合に、第1のパラメータをSAeffとすると、SAeffは式5により表されることが好ましい。
【0035】
【数5】
【0036】
但し、SAeff(i)はi番目の部分における第1の部分パラメータであり、Wはトランジスタの活性領域のゲート幅方向の幅であり、W(i)はi番目の部分のゲート幅方向の幅である。
【0037】
本発明の回路シミュレーション方法において、トランジスタが、複数の部分トランジスタが並列に接続された並列トランジスタである場合において、第1のパラメータは、各部分トランジスタにおける応力の影響を表す第2の部分パラメータの平均として表されることが好ましい。このような構成とすることにより、並列トランジスタについても正確なシミュレーションが可能となる。
【0038】
本発明の回路シミュレーション方法において、部分トランジスタの個数がn個である場合に、第1のパラメータをSAeffとすると、SAeffは式6により表されることが好ましい。
【0039】
【数6】
【0040】
但し、SAeff(i)はi番目の部分トランジスタにおける第2の部分パラメータである。
【0041】
本発明の回路シミュレーション方法において、トランジスタの活性領域は、ゲート電極の両側に設けられており、第1のパラメータは、ゲート電極の一方の側に設けられたトランジスタの活性領域に対する応力の影響を表す第1方向パラメータと、ゲート電極の他方の側に設けられたトランジスタの活性領域に対する応力の影響を表す第2方向パラメータとの平均として表されることが好ましい。
【0042】
本発明の回路シミュレーション方法において、第1のパラメータをSAeffとすると、SAeffは式7により表されることが好ましい。
【0043】
【数7】
【0044】
但し、c1及びc2は重み付け因子であり、SAeff(1)は第1方向パラメータであり、SAeff(2)は第2方向パラメータである。
【0045】
本発明の回路シミュレーション方法において、モデルパラメータは、トランジスタのゲート幅方向に加わる応力の影響を示す第2パラメータを含み、第2パラメータは、トランジスタのゲート幅と、トランジスタの活性領域である第1の活性領域に対してゲート幅方向の側方に配置された活性領域である第3の活性領域と第1の活性領域との間の幅である第2の分離領域幅と、第3の活性領域のゲート幅方向の幅である第3の活性領域幅とを含むことが好ましい。
【0046】
本発明の回路シミュレーション方法において、第2パラメータをSYeffとすると、SYeffは式8により表されることが好ましい。
【0047】
【数8】
【0048】
但し、c1、c2及びc3は重み付け因子であり、bはトランジスタのゲート幅をパラメータとして含む変数であり、SWは第2の分離領域幅であり、SFは第3の活性領域幅である。
【0049】
本発明の回路シミュレーション方法において、モデルパラメータは、トランジスタのゲート長方向に加わる応力の影響を示す第1パラメータ及びトランジスタのゲート幅方向に加わる応力の影響を示す第2パラメータを含み、第1パラメータは、トランジスタの活性領域である第1の活性領域上に形成されているゲート電極の端からゲート長方向の第1の活性領域の端までの距離である第1の活性領域幅と、第1の活性領域に対してゲート長方向の側方に配置された活性領域である第2の活性領域と第1の活性領域との間の幅である第1の分離領域幅と、第2の活性領域のゲート長方向の幅である第2の活性領域幅とを引数として含む式により表され、第2パラメータは、トランジスタのゲート幅と、第1の活性領域に対してゲート幅方向の側方に配置された活性領域である第3の活性領域と第1の活性領域との間の幅である第2の分離領域幅と、第3の活性領域のゲート幅方向の幅である第3の活性領域幅とを含むことが好ましい。
【0050】
本発明の回路シミュレーション方法において、モデルパラメータをSYeffとすると、SYeffは式9により表されることが好ましい。
【0051】
【数9】
【0052】
但し、αA及びαYは、重み付けパラメータであり、SAeffは第1パラメータであり、SYeffは第2パラメータである。
【0053】
本発明の回路シミュレーション方法において、第1パラメータをSAeff、第2パラメータをSYeffとすると、SAeff及びSYeffはそれぞれ、式10及び式11により表されることが好ましい。
【0054】
【数10】
【0055】
【数11】
【0056】
但し、ζはトランジスタの周囲に配置された活性領域における素子分離領域との境界線上の点であり、dζは境界線におけるζを含む微小領域であり、rはトランジスタのチャネル領域の中心とζとを結ぶ直線の長さであり、θはトランジスタのチャネル領域の中心とζとを結ぶ直線が延びる方向とゲート長方向とがなす角であり、λは境界線に働く応力の向きを示す係数である。
【0057】
本発明の回路シミュレーション方法において、ステップ(c)において算出するトランジスタの電気的特性は、トランジスタのキャリア移動度、閾値電圧及び飽和速度を含むことが好ましい。
【0058】
本発明に係る回路シミュレーション装置は、素子分離領域により互いに分離して配置された複数の活性領域を有し、複数の活性領域のうちの少なくとも1つがゲート電極を有するトランジスタの活性領域である集積回路の回路シミュレーションを行う回路シミュレーション装置を対象とし、トランジスタの配置及びサイズに関するデータを取得する手段と、トランジスタのデータに基づいて、集積回路の接続情報を生成する手段と、トランジスタのデータに基づいてトランジスタの活性領域に素子分離領域が加える応力の影響を表すモデルパラメータを定義する手段と、接続情報を受け、モデルパラメータを組み込んだ回路シミュレーション実行プログラムを実行してトランジスタの電気的特性を算出する手段とを備え、モデルパラメータは、トランジスタの活性領域の幅に関する項と、トランジスタの活性領域とトランジスタの活性領域の周辺に設けられた活性領域との間の素子分離領域の幅に関する項と、周辺に設けられた活性領域の幅に関する項とを含む式により表されることを特徴とする。
【0059】
本発明の回路シミュレーション装置によれば、トランジスタの活性領域の幅に関する項と、トランジスタの活性領域とトランジスタの活性領域の周辺に配置された活性領域との間の素子分離領域の幅に関する項と、周辺に配置された活性領域の幅に関する項とを含む式により表されるモデルパラメータを組み込んだ回路シミュレーション実行プログラムを実行してトランジスタの電気的特性を算出する手段を備えているため、トランジスタの周囲に配置された活性領域の影響を考慮したシミュレーションを行うことができる。従って、シミュレーション誤差が小さい回路シミュレーションを行う回路シミュレーション装置を実現できる。
【発明の効果】
【0060】
本発明に係るシミュレーション方法によれば、シミュレーション誤差が小さい回路シミュレーション方法を実現できる。
【発明を実施するための最良の形態】
【0061】
(第1の実施形態)
本発明の第1の実施形態について図面を参照して説明する。図1は第1の実施形態に係るシミュレーション方法において対象とするトランジスタのレイアウトパターンを示している。第1の活性領域11と第2の活性領域12とが互いに間隔を開けて設けられている。第1の活性領域11と第2の活性領域12とは、絶縁膜からなるシャロートレンチアイソレーション(STI)領域10により分離されている。第1の活性領域11には第2の活性領域12と平行に延びるゲート電極21が絶縁膜を介して形成されている。第1の活性領域11とゲート電極21とによりMIS(metal-insulator-semiconductor)型電界効果トランジスタ(FET:field effect transistor)が形成されており、第1の活性領域11におけるゲート電極21の下側にはチャネル領域が形成されている。
【0062】
ゲート電極21のゲート長L及びゲート幅Wが同一であっても、MISFETのチャネル領域に生じる歪みの影響により、MISFETの電気的特性は同一とはならない。MISFETのチャネル領域に生じる歪みの大きさは、MISFETがSTI領域から受ける応力によって決まる。第1の活性領域11とSTI領域10との境界E1には、活性領域とSTI領域との熱膨張係数の違いにより応力が加わる。境界E1に加わる応力がMISFETのチャネル領域に及ぼす影響の大きさは、境界E1とMISFETのチャネル領域との距離に逆比例すると考えられる。従って、MISFETのチャネル領域に加わる応力は、ゲート電極21の端からゲート長方向の第1の活性領域11の端までの距離である第1の活性領域幅SAの関数として表すことができる。しかし、図1に示すようにMISFETに隣接して第2の活性領域12が存在している場合には、隣接する活性領域に加わる応力の影響も無視することができない。
【0063】
第2の活性領域12とSTI領域10との境界のうちMISFET(第1の活性領域11)側の境界E2に加わる応力は、MISFETのチャネル領域に対して引っ張り応力として作用する。また、第2の活性領域12とSTI領域10との境界のうちMISFET(第1の活性領域11)と反対側の境界E3に加わる応力は、MISFETのチャネル領域に対して圧縮応力として作用する。また、境界E2に加わる応力及び境界E3に加わる応力がMISFETのチャネル領域に及ぼす影響の大きさは、それぞれ境界E2とMISFETのチャネル領域との距離及び境界E3とMISFETのチャネル領域との距離に逆比例すると考えられる。従って、MISFETのチャネルに応力が及ぼす影響は、チャネル領域から境界E1までの距離と、チャネル領域から境界E2までの距離と、チャネル領域から境界E3までの距離の関数として表すことができる。つまり、MISFETの第1の活性領域幅SA、第1の活性領域11と第2の活性領域12との間の距離、すなわちSTI領域10の幅である第1の分離領域の幅SL及び第2の活性領域12の幅SEの関数f1(SA,SL,SE)として表すことができる。具体的には、MISFETのチャネル領域に応力が及ぼす影響を表すモデルパラメータとして実効活性領域幅SAeffを式12のように定義することができる。
【0064】
【数12】
【0065】
式12の右辺の1項目は、境界E1に加わる応力の影響を示し、2項目は境界E2に加わる応力の影響を示し、3項目は境界E3に加わる応力の影響を示している。境界E2に加わる応力は、MISFETのチャネル領域に対しては引っ張り応力として働くため、符号が−となっている。
【0066】
式12においてaは、ゲート長Lに関するパラメータである。例えば、ゲート電極21の中心線において受ける応力の影響を示すために、ゲート長Lに係数0.5を掛けたものとすればよい。また、係数を0としてゲート長Lを無視しても、モデルパラメータの本質に影響を与えることはない。
【0067】
c1、c2及びc3は、重み付け因子であり、例えば、分離領域の幅を引数にもつパラメータ等を用いればよい。また、重み付けが必要なければ1とすればよい。
【0068】
図2及び図3はシミュレーションにより求めたトランジスタの特性と、実際のトランジスタの特性とを比較して示している。図2においては、ゲート長L、ゲート幅W、第1の活性領域幅SA及び分離領域の幅SLが等しく、第2の活性領域12の幅SEが異なる種々のp型のMISFETを形成しドレイン電流を測定した結果を示している。図2に示すように第2の活性領域12の幅SEが広くなるに従いMISFETのドレイン電流が減少している。しかし、従来のMISFETの活性領域の幅SAの影響のみを考慮したモデルパラメータを用いた回路シミュレーションにおいては、隣接する第2の活性領域12の影響を反映することができず、大きなシミュレーション誤差が発生している。一方、本実施形態のモデルパラメータを用いた回路シミュレーションにおいては、隣接する第2の活性領域12の幅SEによる影響を精度良くシミュレーションできていることがわかる。
【0069】
図3においては、第2の活性領域12の幅SEは一定にし、分離領域の幅SLを変化させた場合の結果を示している。実際のp型MISFETにおいては、分離領域の幅SLを大きくするに従いドレイン電流が増大している。しかし、従来のモデルパラメータを用いた回路シミュレーションにおいては、分離領域の幅SLの影響を反映することができず、大きなシミュレーション誤差が生じている。一方、本実施形態のモデルパラメータを用いたシミュレーションは、実際のMISFETの特性と良く一致しており、高精度のシミュレーションができることが明らかである。
【0070】
本実施形態のモデルパラメータは、従来のBSIM4モデルとの互換性という点からも優れている。極値的な3つの状況を考えた場合、従来モデルと式12の関数とはスムーズに繋がっている。例えば、分離領域の幅SLが無限大の場合、つまり第2の活性領域12が実質的にない場合においては、式12の右辺第2項と第3項とが打ち消し合うため、従来モデルに帰着する。また、分離領域の幅SLが0の場合、つまり第1の活性領域11と第2の活性領域12との間にSTI領域10がなく実質的な第1の活性領域幅が(SA+SE)となる場合には、式12の右辺第1項と第2項とが打ち消し合うため、従来モデルに帰着する。さらに、第2の活性領域12の幅SEが0の場合、つまり第2の活性領域がない場合にも、式12の右辺第2項と第3項とが打ち消し合うため、従来モデルに帰着する。
【0071】
図4は第1の活性領域11の幅SA、分離領域の幅SL及び第2の活性領域12の幅SEの値を変化させた場合の実測結果を示している。pチャネル型MISFETでは、閾値電圧等の応力依存性が小さいため、ドレイン電流変動量は応力に比例するはずである。つまり、1/SAeffが応力を正しくモデリングできていれば、ドレイン電流は1/SAeffに比例するはずである。本発明のモデルでは、実効活性領域幅SAeffを第1の活性領域11の幅SA、分離領域の幅SL及び第2の活性領域12の幅SEを用いて表している。このため、分離領域の幅SL及び第2の活性領域12の幅SEが変化した場合のMISFETに加わる応力を正確にモデリングできているので、ドレイン電流と1/SAeffの比例関係を確認することができる。しかし、従来のBSIM4モデルでは、実効活性領域幅SAeffを第1の活性領域幅SAのみの関数としてモデル化しているため、分離領域の幅SL及び第2の活性領域12の幅SEが変化した場合、1/SAeffは応力を正しく表現できていない。
【0072】
その他のモデルとして、MISFETの活性領域に隣接した活性領域がある場合には、MISFETのチャネル領域に加わる応力が小さくなるので、この減少を実効活性領域幅の増加と読み替え、SAeff=SA+f2(SL,SE)と表現することも可能である。なお、関数f2はゲート長L、ゲート幅W及び第1の活性領域幅SAを引数として暗に含んでいる。
【0073】
なお、図1において第2の活性領域は、単純に活性領域だけを表示しているが、トランジスタの活性領域又はダイオードの活性領域であってもモデル化において何ら問題はない。
【0074】
(第2の実施形態)
以下に、本発明の第2の実施形態について図面を参照して説明する。図5は第2の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。第2の実施形態は、複数の第2の活性領域が設けられている場合を対象としている。
【0075】
この場合各第2の活性領域の境界に加わる応力がMISFETのチャネル領域に及ぼす影響を加算すればよい。従って、第2の活性領域がn個ある場合の実効活性領域幅SAeffは、式13のように表すことができる。
【0076】
【数13】
【0077】
ここで、c1、c2i、c3iは重み付け因子であり、SMiは第1の活性領域11とi番目の第2の活性領域12(i)との間の距離であり、SEiはi番目の第2の活性領域12(i)の幅である。
【0078】
また、第1の活性領域11と1番目の第2の活性領域12(1)との間の分離領域の幅をSL1、1番目の第2の活性領域12(1)と2番目の第2の活性領域12(2)との間の分離領域の幅をSL2とし、(n−1)番目の第2の活性領域12(n-1)とn番目の第2の活性領域12(n)との間の分離領域の幅をSLnとすると、SAeffをSL1、SL2・・・SLnとSE1、SE2・・・SEnの関数として定義できる。
【0079】
この場合には、式12を拡張して、次のような式により表すことができる。
【0080】
【数14】
【0081】
さらに式14を以下のように第2の活性領域が(n−1)個あるときの実効活性領域幅SAeff(n−1)を用いて漸近式で表すことができる。
【0082】
【数15】
【0083】
式15を用いることで、複数の第2の活性領域の影響を考慮した回路シミュレーションを実行することができる。
【0084】
式15の関数は式12を拡張したものであるが、式12に限らず一般的には、SAeff(n)=f3(SAeff(n−1))と表すことができる。
【0085】
MISFET以外の活性領域がMISFETのチャネル領域に及ぼす影響は、MISFETから離れるほど弱くなるので、要求されるシミュレーション精度に応じて考慮する領域を決め、その領域に含まれる活性領域を考えればよい。考慮する領域は例えば、MISFETのチャネルの中心から2μmの範囲に設定すればよい。
【0086】
(第3の実施形態)
以下に、本発明の第3の実施形態について図面を参照して説明する。図6は第3の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。第3の実施形態が対象とするレイアウトパターンは、MISFETのゲート長方向の左右両側に第2の活性領域がある。この場合は、MISFETに加わる応力の影響は、右側方向からMISFETに加わる応力の影響と、左側方向からMISFETに加わる応力の影響との平均として表すことができる。
【0087】
右側からMISFETに加わる応力の影響を表す第1方向パラメータをSAeff(1)、左側からMISFETに加わる応力の影響を表す第2方向パラメータをSAeff(2)とすると、SAeff(1)及びSAeff(2)はそれぞれ式16及び式17により表すことができる。
【0088】
【数16】
【0089】
【数17】
【0090】
但し、SARは第1の活性領域11の右側部分の幅であり、SALは第1の活性領域11の左側部分の幅であり、SLRは右側に配置された第2の活性領域12Rと第1の活性領域11との間の幅であり、SLLは左側に配置された第2の活性領域12Lと第1の活性領域11との間の幅である。また、SERは右側の第2の活性領域12Rの幅であり、SELは左側の第2の活性領域12Lの幅である。
【0091】
左右が対称の場合には、SAeff(1)とSAeff(2)とは同一となるため、第1の実施形態に示したように一方の活性領域のみを考慮すればよい。一方、SAeff(1)とSAeff(2)とが異なる場合には、式18に示すように第1方向パラメータの逆数と第2方向パラメータの逆数との平均をとればよい。
【0092】
【数18】
【0093】
但し、c1及びc2は重み付け因子である。
【0094】
なお、第2の活性領域が左右それぞれに複数ある場合には、第2の実施形態と同様にして各第2の活性領域の影響を加算すればよい。
【0095】
(第4の実施形態)
以下に、本発明の第4の実施形態について図面を参照して説明する。図7は第4の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。
【0096】
本実施形態は、MISFETが複数のゲート電極21を有し、複数の部分トランジスタが並列に接続された並列トランジスタである場合を対象とする。この場合には、各部分トランジスタのそれぞれについての実効活性領域幅を平均したものをMISFET全体の実効活性領域幅とすればよい。
【0097】
例えば、図7に示すように4つの部分トランジスタから構成されている場合には、各部分トランジスタの第1の活性領域幅をそれぞれSA1、SA2、SA3及びSA4として、第1の実施形態と同様に実効活性領域幅を定義し、各並列トランジスタの実効活性領域幅を平均したものをMISFET全体の実効活性領域幅とすればよい。部分トランジスタの数がn個の場合には、式19のように表すことができる。
【0098】
【数19】
【0099】
なお、各部分トランジスタの実効活性領域幅を式12の代わりに、式15又は式18を用いて定義してもよい。
【0100】
(第5の実施形態)
以下に、本発明の第5の実施形態について図面を参照して説明する。図8は第5の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。
【0101】
本実施形態のレイアウトパターンは、MISFETの第1の活性領域11及び隣接する第2の活性領域12の形状が長方形でなく、4つ以上の頂点を有している。このような場合、第1の活性領域幅、分離領域の幅、第2の活性領域の幅がゲート幅方向の各位置によって異なる値となる。そこで、MISFETの活性領域をSA、SL及びSEの値がそれぞれ等しい領域ごとに分割し、各領域ごとに実効活性領域幅SAeff(i)を求めて加算すればよい。
【0102】
例えば、図8においてはR1、R2及びR3の3つの領域に分割する。この場合、領域R1における第1の活性領域幅はSA1、分離領域の幅はSL1、第2の活性領域の幅はSE1となる。同様にして領域R2においてはそれぞれSA2、SL2及びSE1となり、領域R3においてはそれぞれSA3、SL3及びSE3となる。従って、領域R1における実効活性領域幅SAeff(1)はSA1、SL1及びSE1の関数として定義することができる。同様にして、領域R2における実効活性領域幅SAeff(2)はSA2、SL2及びSE2の関数として定義でき、領域R3における実効活性領域幅SAeff(3)はSA3、SL3及びSE3の関数として定義できる。
【0103】
また、領域R1のゲート幅方向の幅はW1であり、領域R2の幅はW2であり、領域R3の幅はW3となる。このため、MISFET全体の実効活性領域幅は、各領域の第1の活性領域幅を各領域の幅に応じて重み付けをした平均とすることができ、n個の領域に分割する場合には、式20に示すように表すことができる。
【0104】
【数20】
【0105】
なお、第2の活性領域が複数ある場合及びゲート長方向の左右両側にある場合においても同様にして実効活性領域幅を定義することができる。
【0106】
(第6の実施形態)
以下に、本発明の第6の実施形態について図面を参照して説明する。図9は第6の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。
【0107】
本実施形態は、MISFETのゲート幅方向に隣接して第3の活性領域13が設けられている場合を対象とする。MISFETの第1の活性領域11のゲート幅方向の幅をW、第1の活性領域11と第3の活性領域13との間のSTI領域の幅をSW、ゲート幅方向に隣接する第3の活性領域13の幅をSFとする。
【0108】
ゲート幅方向の応力を特徴づけるモデルパラメータSYeffは、ゲート長方向に活性領域が隣接している場合と同様に、第1の活性領域のゲート幅方向の幅Wと、ゲート幅方向の分離幅SWと、第3の活性領域13の幅SFによって定義できる。具体的には式21のように表すことができる。
【0109】
【数21】
【0110】
但し、bはゲート幅Wをパラメータとする変数であり、通常は0.5×Wである。
【0111】
SYeffを用いて回路シミュレーションを行うことにより、移動度、飽和速度、閾値電圧及びドレイン電流等をモデリングすることが可能となる。
【0112】
なお、第2の実施形態及び第3の実施形態と同様にすれば、第3の活性領域が複数ある場合及び第3の活性領域がゲート幅方向の両側にある場合のゲート幅方向のモデルパラメータを定義することができる。
【0113】
(第7の実施形態)
以下に、本発明の第7の実施形態について図面を参照して説明する。図10は第7の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。
【0114】
本実施形態は、MISFETのゲート長方向に隣接して第2の活性領域12が設けられ、ゲート幅方向に隣接して第3の活性領域13が設けられている場合を対象とする。
【0115】
この場合、ゲート長方向の応力を特徴づけるモデルパラメータSAeff及びゲート幅方向の応力を特徴づけるモデルパラメータSYeffのそれぞれに重み付けをして足し合わせることにより、ゲート長方向及びゲート幅方向の応力を特徴づけるモデルパラメータSAYeffを定義することができる。具体的にはSAYeffは式22のように表すことができる。
【0116】
【数22】
【0117】
式22においてαA及びαYは重み付け因子である。αA,αYはプロセスによって合わせ込む必要があるが、初期値としては、ピエゾ抵抗係数の比率を用いればよい。例えば、<110>チャネルのn型MISFETの場合には、αA/αY=3.2/1.8とすればよい。
【0118】
(第8の実施形態)
以下に、本発明の第8の実施形態について図面を参照して説明する。図11は第8の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。
【0119】
本実施形態は、平面L字状の第4の活性領域14が設けられており、ゲート長方向及びゲート幅方向以外の斜め方向からの応力がMISFETのチャネルに影響を及ぼす場合を対象とする。
【0120】
MISFETの原点をOとし、ゲート長方向をx軸、ゲート幅方向をy軸とし、第4の活性領域14におけるMISFETから近い側のSTI領域10との境界線を境界EB、MISFETから等位側のSTI領域10との境界線を境界EAとする。また、境界EA及び境界EBにおける任意の点ζを含む微小距離をdζとし、点ζとMISFETの原点Oとを結ぶ直線rとx軸とが成す角をθとする。なお、MISFETの原点Oは、MISFETのチャネル領域の中心とすればよい。
【0121】
この場合には、ゲート長方向の応力を特徴づけるモデルパラメータSAeff及びゲート幅方向の応力を特徴づけるモデルパラメータSYeffはそれぞれ式23及び式24のように定義することができる。
【0122】
【数23】
【0123】
【数24】
【0124】
また、式23及び式24と式22とを組み合わせることによりモデルパラメータSAYeffとして定義してもよい。
【0125】
さらに、複数の第4の活性領域が設けられている場合にも式23及び式24の考え方を拡張することにより同様にモデル化することができる。
【0126】
(第9の実施形態)
以下に、本発明の第9の実施形態について図面を参照して説明する。図12は第9の実施形態に係るシミュレーション装置のブロック構成を示している。
【0127】
マスクレイアウトデータ格納部51に格納されたマスクレイアウトデータがトランジスタ形状認識部52に送られ、トランジスタ形状認識部52によりトランジスタ形状のデータ及び特徴的なレイアウトパラメータが抽出される。レイアウトパラメータはネットリスト作成部53に送られ、ネットリスト作成部53はレイアウトパラメータに基づいてネットリストを作成する。一方、MISFETのゲート長、ゲート幅、活性領域のサイズ及び活性領域の形状並びにそのMISFETに隣接する活性領域のサイズ、活性領域の形状、分離領域の幅及び分離領域の形状等のトランジスタ形状のデータは、モデルパラメータ作成部54に送られる。モデルパラメータ作成部54は、トランジスタ形状のデータ及びTEG(Test Element Group)等の実測データから分離領域幅及びMISFETに隣接する活性領域を考慮したモデルパラメータを作成する。ネットリスト及びモデルパラメータは、回路シミュレーション実行部55に送られ、シミュレーション対象回路についてMISFETのキャリア移動度、閾値電圧及び飽和側等を含む電気的特性を計算し、結果を出力する。
【0128】
回路シミュレーション実行部55は、従来のSPICEに代表される回路シミュレータの本体を用いればよい。本実施形態のシミュレーション装置は、マスクレイアウトデータ及び実測データ等に基づいて、分離領域の幅及びMISFETに隣接する活性領域の幅を考慮したモデルパラメータを作成するため、精度の高い回路シミュレーションを行うことができる。
【0129】
また、第1〜第8の実施形態において説明した、従来の分離幅及びMISFETに隣接する活性領域を考慮していないモデルパラメータと互換性が高いモデルパラメータを作成することにより、回路シミュレーション実行部において用いる回路シミュレーション実行プログラムは、従来のものを用いることが可能となる。
【産業上の利用可能性】
【0130】
本発明の回路シミュレーション方法及び装置は、シミュレーション誤差が小さい回路シミュレーション方法を実現でき、応力がトランジスタの電気的特性に及ぼす影響を考慮して高精度に回路シミュレーションを行う回路シミュレーション方法及び装置等として有用である。
【図面の簡単な説明】
【0131】
【図1】本発明の第1の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図2】本発明の第1の実施形態に係るシミュレーション方法の結果と実測値とを比較して示すグラフである。
【図3】本発明の第1の実施形態に係るシミュレーション方法の結果と実測値とを比較して示すグラフである。
【図4】本発明の第1の実施形態に係るシミュレーション方法の結果と従来のシミュレーション方法の結果とを比較して示すグラフである。
【図5】本発明の第2の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図6】本発明の第3の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図7】本発明の第4の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図8】本発明の第5の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図9】本発明の第6の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図10】本発明の第7の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図11】本発明の第8の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図12】本発明の第9の実施形態に係るシミュレーション装置を示すブロック図である。
【図13】従来例に係るシミュレーション方法における集積回路を示す平面図である。
【符号の説明】
【0132】
10 シャロートレンチアイソレーション領域
11 第1の活性領域
12 第2の活性領域
13 第3の活性領域
14 第4の活性領域
21 ゲート電極
51 マスクレイアウトデータ格納部
52 トランジスタ形状認識部
53 ネットリスト作成部
54 モデルパラメータ作成部
55 回路シミュレーション実効部
【特許請求の範囲】
【請求項1】
素子分離領域により互いに分離して配置された複数の活性領域を有し、前記複数の活性領域のうちの少なくとも1つがゲート電極を有するトランジスタの活性領域である集積回路の回路シミュレーション方法であって、
前記トランジスタの配置及びサイズに関するデータを取得するステップ(a)と、
前記トランジスタのデータに基づいて、前記トランジスタの活性領域に前記素子分離領域が及ぼす応力の影響を表すモデルパラメータを定義するステップ(b)と、
前記モデルパラメータを組み込んだ回路シミュレーション実行プログラムを用いて回路シミュレータにより前記トランジスタの電気的特性を算出するステップ(c)とを備え、
前記モデルパラメータは、前記トランジスタの活性領域と前記素子分離領域との境界に加わる応力が前記トランジスタに及ぼす影響と、前記トランジスタの周辺に配置された活性領域と前記素子分離領域との境界に加わる応力が前記トランジスタに及ぼす影響と表すことを特徴とする回路シミュレーション方法。
【請求項2】
前記モデルパラメータは、
前記トランジスタの活性領域の幅に関する項と、
前記トランジスタの活性領域と前記トランジスタの活性領域の周辺に配置された活性領域との間の前記素子分離領域の幅に関する項と、
前記周辺に配置された活性領域の幅に関する項とを含むことを特徴とする請求項1に記載の回路シミュレーション方法。
【請求項3】
前記モデルパラメータは、前記トランジスタのゲート長方向に加わる応力の影響を示す第1パラメータを含み、
前記第1パラメータは、
前記トランジスタの活性領域である第1の活性領域上に形成されている前記ゲート電極の端からゲート長方向の前記第1の活性領域の端までの距離である第1の活性領域幅と、
前記第1の活性領域に対してゲート長方向の側方に配置された活性領域である第2の活性領域と前記第1の活性領域との間の幅である第1の分離領域幅と、
前記第2の活性領域のゲート長方向の幅である第2の活性領域幅とを含むことを特徴とする請求項1又は2に記載の回路シミュレーション方法。
【請求項4】
前記第1パラメータをSAeffとすると、SAeffは式1により表されることを特徴とする請求項3に記載の回路シミュレーション方法。
【数1】
但し、SAは前記第1の活性領域幅であり、SLは前記第1の分離領域幅であり、SEは前記第2の活性領域幅であり、f(SL,SE)は前記SL及びSEを引数とする関数である。
【請求項5】
前記第1のパラメータは、前記第1の活性領域幅の逆数の項と、前記第1の分離領域幅の逆数の項と、前記第2の活性領域幅の逆数の項とを含む多項式で表されることを特徴とする請求項3に記載の回路シミュレーション方法。
【請求項6】
前記第1パラメータをSAeffとすると、SAeffは式2により表されることを特徴とする請求項5に記載の回路シミュレーション方法。
【数2】
但し、c1、c2及びc3は重み付け因子であり、aはゲート長をパラメータとして含む変数であり、SAは前記第1の活性領域幅であり、SLは前記第1の分離領域幅であり、SEは前記第2の活性領域幅である。
【請求項7】
複数の前記第2の活性領域が互いに間隔をおいて一列に配置されている場合において、
前記第1パラメータは、前記各第2の活性領域における前記第1の分離領域幅及び前記各第2の活性領域における前記第2の活性領域幅のそれぞれを引数として含むことを特徴とする請求項3に記載の回路シミュレーション方法。
【請求項8】
前記第2の活性領域の数がn個である場合における前記第1のパラメータをSAeff(n)とすると、SAeff(n)は式3に示す漸近式により表されることを特徴とする請求項7に記載の回路シミュレーション方法。
【数3】
【請求項9】
前記SAeff(n)は、式4により表されることを特徴とする請求項8に記載の回路シミュレーション方法。
【数4】
但し、c1、c2、c3は重み付け因子であり、aはゲート長をパラメータとして含む変数であり、SAは前記第1の活性領域幅であり、SLiはi番目の前記第2の活性領域とi番目の前記第2の活性領域よりも前記トランジスタ側にある活性領域との間の幅であり、SEiはi番目の前記第2の活性領域におけるゲート長方向の幅である。
【請求項10】
前記トランジスタの活性領域が、前記第1の活性領域幅、第1の分離領域幅及び第2の活性領域幅のうちの少なくとも1つの値が互いに異なる2つ以上の部分を含む場合において、
前記第1のパラメータは、各部分に加わる応力の影響を表す第1の部分パラメータの和として表されることを特徴とする請求項3に記載の回路シミュレーション方法。
【請求項11】
前記トランジスタの活性領域がn個の部分を含む場合に、前記第1のパラメータをSAeffとすると、SAeffは式5により表されることを特徴とする請求項10に記載の回路シミュレーション方法。
【数5】
但し、SAeff(i)はi番目の部分における前記第1の部分パラメータであり、Wは前記トランジスタの活性領域のゲート幅方向の幅であり、W(i)はi番目の部分のゲート幅方向の幅である。
【請求項12】
前記トランジスタが、複数の部分トランジスタが並列に接続された並列トランジスタである場合において、
前記第1のパラメータは、前記各部分トランジスタにおける応力の影響を表す第2の部分パラメータの平均として表されることを特徴とする請求項3に記載の回路シミュレーション方法。
【請求項13】
前記部分トランジスタの個数がn個である場合に、前記第1のパラメータをSAeffとすると、SAeffは式6により表されることを特徴とする請求項12に記載の回路シミュレーション方法。
【数6】
但し、SAeff(i)はi番目の部分トランジスタにおける前記第2の部分パラメータである。
【請求項14】
前記トランジスタの活性領域は、前記ゲート電極の両側に設けられており、
前記第1のパラメータは、前記ゲート電極の一方の側に設けられた前記トランジスタの活性領域に対する応力の影響を表す第1方向パラメータと、前記ゲート電極の他方の側に設けられた前記トランジスタの活性領域に対する応力の影響を表す第2方向パラメータとの平均として表されることを特徴とする請求項3に記載の回路シミュレーション方法。
【請求項15】
前記第1のパラメータをSAeffとすると、SAeffは式7により表されることを特徴とする請求項14に記載の回路シミュレーション方法。
【数7】
但し、c1及びc2は重み付け因子であり、SAeff(1)は前記第1方向パラメータであり、SAeff(2)は前記第2方向パラメータである。
【請求項16】
前記モデルパラメータは、前記トランジスタのゲート幅方向に加わる応力の影響を示す第2パラメータを含み、
前記第2パラメータは、
前記トランジスタのゲート幅と、
前記トランジスタの活性領域である第1の活性領域に対してゲート幅方向の側方に配置された活性領域である第3の活性領域と前記第1の活性領域との間の幅である第2の分離領域幅と、
前記第3の活性領域のゲート幅方向の幅である第3の活性領域幅とを含むことを特徴とする請求項1又は2に記載の回路シミュレーション方法。
【請求項17】
前記第2パラメータをSYeffとすると、SYeffは式8により表されることを特徴とする請求項16に記載の回路シミュレーション方法。
【数8】
但し、c1、c2及びc3は重み付け因子であり、bは前記トランジスタのゲート幅をパラメータとして含む変数であり、SWは前記第2の分離領域幅であり、SFは前記第3の活性領域幅である。
【請求項18】
前記モデルパラメータは、前記トランジスタのゲート長方向に加わる応力の影響を示す第1パラメータ及び前記トランジスタのゲート幅方向に加わる応力の影響を示す第2パラメータを含み、
前記第1パラメータは、
前記トランジスタの活性領域である第1の活性領域上に形成されている前記ゲート電極の端からゲート長方向の前記第1の活性領域の端までの距離である第1の活性領域幅と、
前記第1の活性領域に対してゲート長方向の側方に配置された活性領域である第2の活性領域と前記第1の活性領域との間の幅である第1の分離領域幅と、
前記第2の活性領域のゲート長方向の幅である第2の活性領域幅とを引数として含む式により表され、
前記第2パラメータは、
前記トランジスタのゲート幅と、
前記第1の活性領域に対してゲート幅方向の側方に配置された活性領域である第3の活性領域と前記第1の活性領域との間の幅である第2の分離領域幅と、
前記第3の活性領域のゲート幅方向の幅である第3の活性領域幅とを含むことを特徴とする請求項1又は2に記載の回路シミュレーション方法。
【請求項19】
前記モデルパラメータをSAYeffとすると、SAYeffは式9により表されることを特徴とする請求項18に記載の回路シミュレーション方法。
【数9】
但し、αA及びαYは、重み付けパラメータであり、SAeffは前記第1パラメータであり、SYeffは前記第2パラメータである。
【請求項20】
前記第1パラメータをSAeff、前記第2パラメータをSYeffとすると、SAeff及びSYeffはそれぞれ、式10及び式11により表されることを特徴とする請求項18又は19に記載の回路シミュレーション方法。
【数10】
【数11】
但し、ζは前記トランジスタの周囲に配置された活性領域における前記素子分離領域との境界線上の点であり、dζは前記境界線におけるζを含む微小領域であり、rは前記トランジスタのチャネル領域の中心とζとを結ぶ直線の長さであり、θは前記トランジスタのチャネル領域の中心とζとを結ぶ直線が延びる方向とゲート長方向とがなす角であり、λは前記境界線に働く応力の向きを示す係数である。
【請求項21】
前記ステップ(c)において算出する前記トランジスタの電気的特性は、前記トランジスタのキャリア移動度、閾値電圧及び飽和速度を含むことを特徴とする請求項1から20のいずれか1項に記載の回路シミュレーション方法。
【請求項22】
素子分離領域により互いに分離して配置された複数の活性領域を有し、前記複数の活性領域のうちの少なくとも1つがゲート電極を有するトランジスタの活性領域である集積回路の回路シミュレーションを行う回路シミュレーション装置であって、
前記トランジスタの配置及びサイズに関するデータを取得する手段と、
前記トランジスタのデータに基づいて、前記集積回路の接続情報を生成する手段と、
前記トランジスタのデータに基づいて前記トランジスタの活性領域に前記素子分離領域が加える応力の影響を表すモデルパラメータを定義する手段と、
前記接続情報を受け、前記モデルパラメータを組み込んだ回路シミュレーション実行プログラムを実行して前記トランジスタの電気的特性を算出する手段とを備え、
前記モデルパラメータは、
前記トランジスタの活性領域の幅に関する項と、
前記トランジスタの活性領域と前記トランジスタの活性領域の周辺に設けられた活性領域との間の前記素子分離領域の幅に関する項と、
前記周辺に設けられた活性領域の幅に関する項とを含むことを特徴とする回路シミュレーション装置。
【請求項1】
素子分離領域により互いに分離して配置された複数の活性領域を有し、前記複数の活性領域のうちの少なくとも1つがゲート電極を有するトランジスタの活性領域である集積回路の回路シミュレーション方法であって、
前記トランジスタの配置及びサイズに関するデータを取得するステップ(a)と、
前記トランジスタのデータに基づいて、前記トランジスタの活性領域に前記素子分離領域が及ぼす応力の影響を表すモデルパラメータを定義するステップ(b)と、
前記モデルパラメータを組み込んだ回路シミュレーション実行プログラムを用いて回路シミュレータにより前記トランジスタの電気的特性を算出するステップ(c)とを備え、
前記モデルパラメータは、前記トランジスタの活性領域と前記素子分離領域との境界に加わる応力が前記トランジスタに及ぼす影響と、前記トランジスタの周辺に配置された活性領域と前記素子分離領域との境界に加わる応力が前記トランジスタに及ぼす影響と表すことを特徴とする回路シミュレーション方法。
【請求項2】
前記モデルパラメータは、
前記トランジスタの活性領域の幅に関する項と、
前記トランジスタの活性領域と前記トランジスタの活性領域の周辺に配置された活性領域との間の前記素子分離領域の幅に関する項と、
前記周辺に配置された活性領域の幅に関する項とを含むことを特徴とする請求項1に記載の回路シミュレーション方法。
【請求項3】
前記モデルパラメータは、前記トランジスタのゲート長方向に加わる応力の影響を示す第1パラメータを含み、
前記第1パラメータは、
前記トランジスタの活性領域である第1の活性領域上に形成されている前記ゲート電極の端からゲート長方向の前記第1の活性領域の端までの距離である第1の活性領域幅と、
前記第1の活性領域に対してゲート長方向の側方に配置された活性領域である第2の活性領域と前記第1の活性領域との間の幅である第1の分離領域幅と、
前記第2の活性領域のゲート長方向の幅である第2の活性領域幅とを含むことを特徴とする請求項1又は2に記載の回路シミュレーション方法。
【請求項4】
前記第1パラメータをSAeffとすると、SAeffは式1により表されることを特徴とする請求項3に記載の回路シミュレーション方法。
【数1】
但し、SAは前記第1の活性領域幅であり、SLは前記第1の分離領域幅であり、SEは前記第2の活性領域幅であり、f(SL,SE)は前記SL及びSEを引数とする関数である。
【請求項5】
前記第1のパラメータは、前記第1の活性領域幅の逆数の項と、前記第1の分離領域幅の逆数の項と、前記第2の活性領域幅の逆数の項とを含む多項式で表されることを特徴とする請求項3に記載の回路シミュレーション方法。
【請求項6】
前記第1パラメータをSAeffとすると、SAeffは式2により表されることを特徴とする請求項5に記載の回路シミュレーション方法。
【数2】
但し、c1、c2及びc3は重み付け因子であり、aはゲート長をパラメータとして含む変数であり、SAは前記第1の活性領域幅であり、SLは前記第1の分離領域幅であり、SEは前記第2の活性領域幅である。
【請求項7】
複数の前記第2の活性領域が互いに間隔をおいて一列に配置されている場合において、
前記第1パラメータは、前記各第2の活性領域における前記第1の分離領域幅及び前記各第2の活性領域における前記第2の活性領域幅のそれぞれを引数として含むことを特徴とする請求項3に記載の回路シミュレーション方法。
【請求項8】
前記第2の活性領域の数がn個である場合における前記第1のパラメータをSAeff(n)とすると、SAeff(n)は式3に示す漸近式により表されることを特徴とする請求項7に記載の回路シミュレーション方法。
【数3】
【請求項9】
前記SAeff(n)は、式4により表されることを特徴とする請求項8に記載の回路シミュレーション方法。
【数4】
但し、c1、c2、c3は重み付け因子であり、aはゲート長をパラメータとして含む変数であり、SAは前記第1の活性領域幅であり、SLiはi番目の前記第2の活性領域とi番目の前記第2の活性領域よりも前記トランジスタ側にある活性領域との間の幅であり、SEiはi番目の前記第2の活性領域におけるゲート長方向の幅である。
【請求項10】
前記トランジスタの活性領域が、前記第1の活性領域幅、第1の分離領域幅及び第2の活性領域幅のうちの少なくとも1つの値が互いに異なる2つ以上の部分を含む場合において、
前記第1のパラメータは、各部分に加わる応力の影響を表す第1の部分パラメータの和として表されることを特徴とする請求項3に記載の回路シミュレーション方法。
【請求項11】
前記トランジスタの活性領域がn個の部分を含む場合に、前記第1のパラメータをSAeffとすると、SAeffは式5により表されることを特徴とする請求項10に記載の回路シミュレーション方法。
【数5】
但し、SAeff(i)はi番目の部分における前記第1の部分パラメータであり、Wは前記トランジスタの活性領域のゲート幅方向の幅であり、W(i)はi番目の部分のゲート幅方向の幅である。
【請求項12】
前記トランジスタが、複数の部分トランジスタが並列に接続された並列トランジスタである場合において、
前記第1のパラメータは、前記各部分トランジスタにおける応力の影響を表す第2の部分パラメータの平均として表されることを特徴とする請求項3に記載の回路シミュレーション方法。
【請求項13】
前記部分トランジスタの個数がn個である場合に、前記第1のパラメータをSAeffとすると、SAeffは式6により表されることを特徴とする請求項12に記載の回路シミュレーション方法。
【数6】
但し、SAeff(i)はi番目の部分トランジスタにおける前記第2の部分パラメータである。
【請求項14】
前記トランジスタの活性領域は、前記ゲート電極の両側に設けられており、
前記第1のパラメータは、前記ゲート電極の一方の側に設けられた前記トランジスタの活性領域に対する応力の影響を表す第1方向パラメータと、前記ゲート電極の他方の側に設けられた前記トランジスタの活性領域に対する応力の影響を表す第2方向パラメータとの平均として表されることを特徴とする請求項3に記載の回路シミュレーション方法。
【請求項15】
前記第1のパラメータをSAeffとすると、SAeffは式7により表されることを特徴とする請求項14に記載の回路シミュレーション方法。
【数7】
但し、c1及びc2は重み付け因子であり、SAeff(1)は前記第1方向パラメータであり、SAeff(2)は前記第2方向パラメータである。
【請求項16】
前記モデルパラメータは、前記トランジスタのゲート幅方向に加わる応力の影響を示す第2パラメータを含み、
前記第2パラメータは、
前記トランジスタのゲート幅と、
前記トランジスタの活性領域である第1の活性領域に対してゲート幅方向の側方に配置された活性領域である第3の活性領域と前記第1の活性領域との間の幅である第2の分離領域幅と、
前記第3の活性領域のゲート幅方向の幅である第3の活性領域幅とを含むことを特徴とする請求項1又は2に記載の回路シミュレーション方法。
【請求項17】
前記第2パラメータをSYeffとすると、SYeffは式8により表されることを特徴とする請求項16に記載の回路シミュレーション方法。
【数8】
但し、c1、c2及びc3は重み付け因子であり、bは前記トランジスタのゲート幅をパラメータとして含む変数であり、SWは前記第2の分離領域幅であり、SFは前記第3の活性領域幅である。
【請求項18】
前記モデルパラメータは、前記トランジスタのゲート長方向に加わる応力の影響を示す第1パラメータ及び前記トランジスタのゲート幅方向に加わる応力の影響を示す第2パラメータを含み、
前記第1パラメータは、
前記トランジスタの活性領域である第1の活性領域上に形成されている前記ゲート電極の端からゲート長方向の前記第1の活性領域の端までの距離である第1の活性領域幅と、
前記第1の活性領域に対してゲート長方向の側方に配置された活性領域である第2の活性領域と前記第1の活性領域との間の幅である第1の分離領域幅と、
前記第2の活性領域のゲート長方向の幅である第2の活性領域幅とを引数として含む式により表され、
前記第2パラメータは、
前記トランジスタのゲート幅と、
前記第1の活性領域に対してゲート幅方向の側方に配置された活性領域である第3の活性領域と前記第1の活性領域との間の幅である第2の分離領域幅と、
前記第3の活性領域のゲート幅方向の幅である第3の活性領域幅とを含むことを特徴とする請求項1又は2に記載の回路シミュレーション方法。
【請求項19】
前記モデルパラメータをSAYeffとすると、SAYeffは式9により表されることを特徴とする請求項18に記載の回路シミュレーション方法。
【数9】
但し、αA及びαYは、重み付けパラメータであり、SAeffは前記第1パラメータであり、SYeffは前記第2パラメータである。
【請求項20】
前記第1パラメータをSAeff、前記第2パラメータをSYeffとすると、SAeff及びSYeffはそれぞれ、式10及び式11により表されることを特徴とする請求項18又は19に記載の回路シミュレーション方法。
【数10】
【数11】
但し、ζは前記トランジスタの周囲に配置された活性領域における前記素子分離領域との境界線上の点であり、dζは前記境界線におけるζを含む微小領域であり、rは前記トランジスタのチャネル領域の中心とζとを結ぶ直線の長さであり、θは前記トランジスタのチャネル領域の中心とζとを結ぶ直線が延びる方向とゲート長方向とがなす角であり、λは前記境界線に働く応力の向きを示す係数である。
【請求項21】
前記ステップ(c)において算出する前記トランジスタの電気的特性は、前記トランジスタのキャリア移動度、閾値電圧及び飽和速度を含むことを特徴とする請求項1から20のいずれか1項に記載の回路シミュレーション方法。
【請求項22】
素子分離領域により互いに分離して配置された複数の活性領域を有し、前記複数の活性領域のうちの少なくとも1つがゲート電極を有するトランジスタの活性領域である集積回路の回路シミュレーションを行う回路シミュレーション装置であって、
前記トランジスタの配置及びサイズに関するデータを取得する手段と、
前記トランジスタのデータに基づいて、前記集積回路の接続情報を生成する手段と、
前記トランジスタのデータに基づいて前記トランジスタの活性領域に前記素子分離領域が加える応力の影響を表すモデルパラメータを定義する手段と、
前記接続情報を受け、前記モデルパラメータを組み込んだ回路シミュレーション実行プログラムを実行して前記トランジスタの電気的特性を算出する手段とを備え、
前記モデルパラメータは、
前記トランジスタの活性領域の幅に関する項と、
前記トランジスタの活性領域と前記トランジスタの活性領域の周辺に設けられた活性領域との間の前記素子分離領域の幅に関する項と、
前記周辺に設けられた活性領域の幅に関する項とを含むことを特徴とする回路シミュレーション装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2008−85030(P2008−85030A)
【公開日】平成20年4月10日(2008.4.10)
【国際特許分類】
【出願番号】特願2006−262345(P2006−262345)
【出願日】平成18年9月27日(2006.9.27)
【出願人】(000005821)松下電器産業株式会社 (73,050)
【Fターム(参考)】
【公開日】平成20年4月10日(2008.4.10)
【国際特許分類】
【出願日】平成18年9月27日(2006.9.27)
【出願人】(000005821)松下電器産業株式会社 (73,050)
【Fターム(参考)】
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