定電圧生成回路
【課題】位相補償用のコンデンサを外部に設けなくとも、発振を防止し、安定して正確な定電圧を出力できる定電圧生成回路を提供する。
【解決手段】定電圧生成回路は、出力端子２１から出力される出力電流を制御するＰＭＯＳトランジスタＭ１と、該出力電流に比例した比例電流を生成するＰＭＯＳトランジスタＭ２と、出力端子２１の電位ＶＯと所定の基準電位ＶＩとを比較し、出力電位ＶＯを基準電位ＶＩに保つようにＰＭＯＳトランジスタＭ１，Ｍ２を駆動する比較増幅器３と、出力端子２１に一端が接続されたＰＭＯＳトランジスタＭ３と、ノード１１に一端が接続されたＰＭＯＳトランジスタＭ４からなる第１のカレントミラーと、ＰＭＯＳトランジスタＭ３の他端に一端が接続され他端が接地されたＮＭＯＳトランジスタＭ５と、ＰＭＯＳトランジスタＭ４の他端に一端が接続され他端が接地されたＮＭＯＳトランジスタＭ６とからなる第２のカレントミラーとを備える。
【解決手段】定電圧生成回路は、出力端子２１から出力される出力電流を制御するＰＭＯＳトランジスタＭ１と、該出力電流に比例した比例電流を生成するＰＭＯＳトランジスタＭ２と、出力端子２１の電位ＶＯと所定の基準電位ＶＩとを比較し、出力電位ＶＯを基準電位ＶＩに保つようにＰＭＯＳトランジスタＭ１，Ｍ２を駆動する比較増幅器３と、出力端子２１に一端が接続されたＰＭＯＳトランジスタＭ３と、ノード１１に一端が接続されたＰＭＯＳトランジスタＭ４からなる第１のカレントミラーと、ＰＭＯＳトランジスタＭ３の他端に一端が接続され他端が接地されたＮＭＯＳトランジスタＭ５と、ＰＭＯＳトランジスタＭ４の他端に一端が接続され他端が接地されたＮＭＯＳトランジスタＭ６とからなる第２のカレントミラーとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧を生成する定電圧生成回路に関する。
【背景技術】
【０００２】
従来、定電圧生成回路は、多様な負荷インピーダンスに対し、一定の電圧を供給するように構成されている。高負荷インピーダンスの場合、一定の電圧を維持するためには、少ない出力電流で済むが、負荷インピーダンスが低くなると、より多くの出力電流が必要となってくる。大きな出力電流が流れる場合でも、安定して線形な動作が保証されるように、出力電流を駆動するトランジスタは、一般に大容量のサイズで設計される。また、負荷短絡（ショート）のような安全動作条件を越える、極端に大きな出力電流に対しては、素子保護のため、負荷に流れる電流を定電流で制限する制限機能が設けられている。
【０００３】
図９は従来の定電圧生成回路の構成を示す図である。尚、従来の定電圧生成回路であることを明らかにするために、本願発明の実施形態と対応する構成要素には、ダッシュの符号が付加されている。この定電圧生成回路は、出力端子２１’から出力される出力電流を制御するＰＭＯＳトランジスタＭ１’と、該出力電流に比例した比例電流を生成するＰＭＯＳトランジスタＭ２’と、ＮＭＯＳトランジスタＭ６’と、ドライブ回路５０’とを備える。この定電圧生成回路では、基準電位ＶＩと出力端子２１’からの出力電位ＶＯがドライブ回路５０’で比較され、出力電位ＶＯが基準電位ＶＩと同電位となるように、ＰＭＯＳトランジスタＭ１’、Ｍ２’のゲート入力となるノード１０’の信号が駆動され、出力電流ＩＯが調整される。但し、出力電流ＩＯが制限電流を越えて流れようとする場合、出力電流ＩＯが制限電流に抑えられるように、ノード１０’の信号が駆動される。
【０００４】
この定電圧生成回路では、出力電流ＩＯが制限電流値に達するまでの期間、ＰＭＯＳトランジスタＭ１’、Ｍ２’は、飽和状態で動作するようになっている。また、ＰＭＯＳトランジスタＭ１’、Ｍ２’間では、ゲート（ノード１０’）およびソース（電源ＶＤＤ）が共通であるので、ＰＭＯＳトランジスタＭ１’のドレイン電流ＩＯとＰＭＯＳトランジスタＭ２’のドレイン電流Ｉ０は、各サイズに比例した電流値となる。ＰＭＯＳトランジスタＭ２’のドレインである比例電流生成ノード１２’を流れるドレイン電流Ｉ０は、ドレイン−ゲート間が接続されたＮＭＯＳトランジスタＭ６’のドレイン電流となる。そして、ＮＭＯＳトランジスタＭ６’のドレインに接続され、電流制限機能付きドライブ回路５０’（図１０参照）に入力されるノード１２’の電位は一意に決められる。
【０００５】
図１０は電流制限機能付きドライブ回路５０’の構成を示す図である。この電流制限機能付きドライブ回路５０’は、定電流源６’、ＮＭＯＳトランジスタＭ８’、Ｍ９’、Ｍ１０’、ＰＭＯＳトランジスタＭ７’および比較増幅器３’から構成される。定電流源６’は、通常、飽和状態における電流値Ｉａをドレイン電流として動作するＰＭＯＳトランジスタから構成される。
【０００６】
ＰＭＯＳトランジスタＭ７’は、そのバルク及びソースが電源に接続され、そのドレイン及びゲートがそれぞれノード１０’に接続される。ＮＭＯＳトランジスタＭ８’は、そのドレインがＰＭＯＳトランジスタＭ７’のドレインに接続され、そのゲートが定電流源６’の出力に接続されるノード１３’に接続される。ＮＭＯＳトランジスタＭ９’は、そのドレインがＮＭＯＳトランジスタＭ８’のソースに接続され、そのゲートが比較増幅器３’の出力に接続され、そのバルク及びソースが接地される。ＮＭＯＳトランジスタＭ１０’は、そのドレインがノード１３’に接続され、そのゲートがノード１２’に接続され、そのバルク及びソースが接地される。
【０００７】
このような構成の電流制限機能付きドライブ回路５０’では、ノード１２’の電位が低く、ＮＭＯＳトランジスタＭ１０’のドレイン電流が電流値Ｉａより小さい場合、定電流源６’は高抵抗負荷に対するように作用する。ＮＭＯＳトランジスタＭ１０’のドレインに接続されるノード１３’の電位はほぼ電源ＶＤＤの電位となり、ノード１３’をゲートとするＮＭＯＳトランジスタＭ８’のＯＮ抵抗は小さくなる。
【０００８】
一方、ノード１２’の電位が高くなり、ＮＭＯＳトランジスタＭ１０’のドレイン電流が電流値Ｉａを越えようとすると、ＮＭＯＳトランジスタＭ１０’は、飽和状態から三極領域（非飽和状態）に移行して低抵抗となる。これにより、ノード１３’の電位が下がり、ＮＭＯＳトランジスタＭ８’のＯＮ抵抗は大きくなる。
【０００９】
ＮＭＯＳトランジスタＭ８’のＯＮ抵抗が小さい期間では、ＮＭＯＳトランジスタＭ９’のドレイン電位が十分高く、比較増幅器３’を用いてＮＭＯＳトランジスタＭ９’のドレイン電流Ｉ１を大きく調整することが可能である。一方、ＮＭＯＳトランジスタＭ８’のＯＮ抵抗が大きくなると、ＮＭＯＳトランジスタＭ９’のドレイン電位は低くなって非飽和状態となり、そのドレイン電流はＮＭＯＳトランジスタＭ９’のゲート電位に殆ど依存せずにほぼ一定の値となる。
【００１０】
ＮＭＯＳトランジスタＭ９’のドレイン電流Ｉ１は、ゲート−ドレイン間が接続されたＰＭＯＳトランジスタＭ７’のドレイン電流と共通である。また、ＰＭＯＳトランジスタＭ７’とＰＭＯＳトランジスタＭ１’、Ｍ２’（図９参照）とは、カレントミラーを構成している。したがって、ＰＭＯＳトランジスタＭ１’、Ｍ２’のドレイン電流ＩＯ、Ｉ０は、電流Ｉ１に比例した値となる。よって、比較増幅器３’の調整によらず、電流Ｉ１が一定の値になると、電流ＩＯ、Ｉ０も同様に一定の値になる。
【００１１】
また、ＮＭＯＳトランジスタＭ１０’は、ＮＭＯＳトランジスタＭ６’とカレントミラーを構成している。したがって、ＮＭＯＳトランジスタＭ８’のＯＮ抵抗を低抵抗から高抵抗に切り替えるタイミングは、ノード１２’の電位が上昇してＮＭＯＳトランジスタＭ１０’のドレイン電流が飽和状態のまま電流Ｉａに等しくなる時点である。この状態のとき、ドレイン電流Ｉ０は、電流Ｉａに比例した電流値となっており、ＮＭＯＳトランジスタＭ１０’、Ｍ６’のサイズ比に等しくなるので、各トランジスタのチャネル長Ｌを同一とし、チャネル幅をそれぞれＷ１０、Ｗ６とすると、電流Ｉ０の電流制限値は数式（１）に示すようになり、この値に達した時点で、それ以上の電流が流れないように、電流制限がかかる。
Ｉ０＝Ｉａ×（Ｗ６／Ｗ１０） …… （１）
【００１２】
また、電流ＩＯ、Ｉ０は、ＰＭＯＳトランジスタＭ１’、Ｍ２’のサイズ比に比例した電流となるので、チャネル長Ｌを同一とし、チャネル幅をそれぞれＷ１、Ｗ２とすると、出力電流ＩＯは、数式（２）で表される。
ＩＯ＝Ｉ０×（Ｗ１／Ｗ２） …… （２）
【００１３】
結局、出力電流ＩＯの制限電流値は、数式（３）に示す値となる。
ＩＯ＝Ｉ０×（Ｗ６／Ｗ１０）×（Ｗ１／Ｗ２） …… （３）
【００１４】
また、このような定電圧生成回路に関連する技術として、過電流保護回路を有する定電圧回路（特許文献１参照）、電圧安定化回路（特許文献２参照）およびカレントミラーを用いた電流制限回路（特許文献３参照）が知られている。
【００１５】
【特許文献１】特開２００４−２３４６１９号公報
【特許文献２】特開２００１−３４３５１号公報
【特許文献３】特開平８−２８６７７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記従来の定電圧生成回路では、以下に掲げる点において、改善が要望された。
即ち、出力電流を検知するためにカレントミラーとして設けられているＰＭＯＳトランジスタＭ２’、Ｍ７’、Ｍ１’では、それぞれのドレイン側の電位が必ずしも一致していなかった。図１１はＰＭＯＳトランジスタのドレイン−ソース間の電流電圧特性を示す図である。この図には、チャネル幅Ｗ０を有するＰＭＯＳトランジスタＭ２’、およびこのチャネル幅Ｗ０のｎ倍のチャネル幅を有するＰＭＯＳトランジスタＭ１’の２通りの場合が示されている。尚、チャネルの長さＬおよびゲート−ソース間電圧ＶＧＳは同じである。図示するように、非飽和領域から飽和領域に至っても、電流ＩＤＳはすぐには飽和せず、ドレイン−ソース間電圧ＶＤＳの増加につれて僅かに増加する。したがって、飽和領域で動作していても、ドレイン−ソース間電圧ＶＤＳが異なると、ドレイン電流値ＩＤＳも異なるので、ドレイン電流は、各トランジスタのサイズに比例した電流値からずれてくる。このため、出力電流ＩＯの制限値が、前述した数式（３）に示す理論値からずれてしまい、素子の特性のバラツキによっては仕様（スペック）からはずれ、歩留まりを下げてしまうことが考えられた。
【００１７】
また、従来の定電圧生成回路では、大きな出力電流を保証するために、ＰＭＯＳトランジスタＭ１’を大きなサイズで形成していた。これにより、ＰＭＯＳトランジスタＭ１’の出力部のゲインが大きくなり、この出力部を含むループ内の発振を防止するために、出力部にはキャパシタを付加する必要があった。しかし、キャパシタ（容量）のサイズが大きいので、半導体ＩＣの外部に位置する出力端子に位相補償用のコンデンサＣＯ’を設けなければならず、半導体ＩＣを含むシステム全体のコストが高くなっていた。
【００１８】
そこで、本発明は、素子の特性のバラツキに依存することなく、理論値に近い出力電流の制限値を精度良く維持することができる定電圧生成回路を提供することを目的とする。また、本発明は、位相補償用のコンデンサを半導体ＩＣの外部となる出力端子に設けなくとも、発振を防止し、安定して正確な定電圧を出力できる定電圧生成回路を提供することを他の目的とする。
【課題を解決するための手段】
【００１９】
本発明の定電圧生成回路は、定電圧を生成する定電圧生成回路であって、出力端子から出力される出力電流を制御する第１のトランジスタと、前記出力電流に比例した比例電流を生成する第２のトランジスタと、前記出力端子の電位に係わる電位と所定の基準電位とを比較し、前記出力端子の電位に係わる電位を前記基準電位に保つように、前記第１および第２のトランジスタを駆動する比較制御手段と、前記出力端子に一端が接続された第３のトランジスタと、前記比例電流が流れる比例電流生成ノードに一端が接続された第４のトランジスタからなる第１のカレントミラーと、前記第３のトランジスタの他端に一端が接続され他端が接地された第５のトランジスタと、前記第４のトランジスタの他端に一端が接続され他端が接地された第６のトランジスタとからなる第２のカレントミラーとを備える。
【００２０】
本発明の定電圧生成回路は、前記出力端子の電位に係わる電位が前記比例電流生成ノードの電位である。
【００２１】
本発明の定電圧生成回路は、前記第２のカレントミラーを流れる電流を所定の定電流と比較し、前記第２のカレントミラーを流れる電流が所定の制限電流値を越えないように、前記比較制御手段による前記第１および第２のトランジスタの駆動を制限する電流制限機能回路を備える。
【００２２】
本発明の定電圧生成回路は、前記出力端子の電位に係わる電位が前記出力端子の電位を抵抗で分圧した電位であり、前記第２のカレントミラーを流れる電流を所定の定電流と比較し、前記第２のカレントミラーを流れる電流が所定の制限電流値を越えないように、前記比較制御手段による前記第１および第２のトランジスタの駆動を制限する電流制限機能回路を備える。
【００２３】
本発明の定電圧生成回路は、前記第１、第２、第３および第４のトランジスタがそれぞれ第１、第２、第３および第４のＰＭＯＳトランジスタで構成され、前記第５および第６のトランジスタがそれぞれ第５および第６のＮＭＯＳトランジスタで構成され、前記第３および第４のＰＭＯＳトランジスタは、ゲートが共通で同一サイズであり、前記第５および第６のＮＭＯＳトランジスタは、ゲートが共通で同一サイズである。
【００２４】
本発明の定電圧生成回路は、前記第１、第２、第３および第４のトランジスタがそれぞれ第１、第２、第３および第４のＰＭＯＳトランジスタで構成され、前記第５および第６のトランジスタがそれぞれ第５および第６のＮＭＯＳトランジスタで構成され、前記第３および第４のＰＭＯＳトランジスタは、ゲートが共通で同一サイズであり、前記第５および第６のＮＭＯＳトランジスタは、ゲートが共通で同一サイズである。
【００２５】
本発明の定電圧生成回路は、前記第３のＰＭＯＳトランジスタと前記第５のＮＭＯＳトランジスタの間に第７のＮＭＯＳトランジスタを備え、前記第４のＰＭＯＳトランジスタと前記第６のＮＭＯＳトランジスタの間に第８のＮＭＯＳトランジスタを備え、前記第７および第８のＮＭＯＳトランジスタは、それぞれゲート電位が共通で且つ同一サイズである。
【００２６】
本発明の定電圧生成回路は、前記電流制限機能回路が、前記所定の定電流を供給する電流源と、前記電流源の出力がゲートに接続され、ソースが接地される第９のＮＭＯＳトランジスタと、前記電流源の出力にドレインが接続され、ソースが前記第９のＮＭＯＳトランジスタのドレインに接続される第１０のＮＭＯＳトランジスタと、前記第１０のＮＭＯＳトランジスタのドレイン電位と、前記第４のＰＭＯＳトランジスタと前記第８のＮＭＯＳトランジスタの接続部分の接続電位とを比較する比較手段とを備え、前記比較手段の比較結果によって前記比較制御手段による前記第１および第２のＰＭＯＳトランジスタの駆動を制限するものであり、前記第１０のＮＭＯＳトランジスタのゲートは、前記第７および第８のＮＭＯＳトランジスタのゲートに接続され、前記第１０のＮＭＯＳトランジスタのドレイン電位が、前記第８のＮＭＯＳトランジスタに前記制限電流値に等しい電流が流れたときの前記接続電位と等しい電位となるように、前記第１０のＮＭＯＳトランジスタのサイズが決められている。
【００２７】
本発明の定電圧生成回路は、前記第３および第４のＰＭＯＳトランジスタのバルクの電位が、前記出力端子の電位と等電位あるいは前記比例電流生成ノードの電位以上の電位となっている。
【発明の効果】
【００２８】
本発明によれば、素子の特性のバラツキに依存することなく、理論値に近い出力電流の制限値を精度良く維持することができる。また、位相補償用のコンデンサを半導体ＩＣの外部となる出力端子に設けなくとも、発振を防止し、安定して正確な定電圧を出力できる。
【発明を実施するための最良の形態】
【００２９】
本発明の定電圧生成回路の実施の形態について図面を参照しながら説明する。本実施形態の定電圧生成回路は半導体ＩＣに形成されるものである。
【００３０】
［第１の実施形態］
図１は第１の実施形態における定電圧生成回路の構成を示す図である。
定電圧生成回路は、基準電位ＶＩとノード１１の電位Ｖａを入力して比較する比較増幅器３と、この比較増幅器３の出力に接続されるノード１０をゲートとして出力端子２１から出力される出力電流を制御するＰＭＯＳトランジスタＭ１と、ノード１０をゲートとし、ノード１１をドレインとして該出力電流に比例した比例電流を生成するＰＭＯＳトランジスタＭ２と、ＰＭＯＳトランジスタＭ１のドレインとなる出力端子２１およびノード１１をそれぞれソースとし、ゲートを共通とする同一サイズからなるＰＭＯＳトランジスタＭ３、Ｍ４と、ＰＭＯＳトランジスタＭ３、Ｍ４のドレインをそれぞれドレインとし、ゲートを共通とする同一サイズからなるＮＭＯＳトランジスタＭ５、Ｍ６とから構成される。また、ＰＭＯＳトランジスタＭ３のゲートとドレインが接続され、ＮＭＯＳトランジスタＭ６のゲートとドレインが接続されており、ＰＭＯＳトランジスタＭ３，Ｍ４によって第１のカレントミラーが構成され、ＮＭＯＳトランジスタＭ５，Ｍ６によって第２のカレントミラーが構成されている。また、ＰＭＯＳトランジスタＭ３、Ｍ４のバルクおよびＰＭＯＳトランジスタＭ１、Ｍ２のソースは正の電源ＶＤＤに接続され、ＮＭＯＳトランジスタＭ５、Ｍ６のソースおよびバルクは接地されている。
【００３１】
上記構成を有する定電圧生成回路の動作を示す。この定電圧生成回路では、比較増幅器３にフィードバック入力されるノード１１の電位が基準電位ＶＩに等しくなる。また、ＰＭＯＳトランジスタＭ２のドレイン電流Ｉ０は、ＰＭＯＳトランジスタＭ１のドレイン電流ＩＯに比例し、ＰＭＯＳトランジスタＭ４およびＮＭＯＳトランジスタＭ６のドレイン電流となる。
【００３２】
ここで、ＮＭＯＳトランジスタＭ６は、ＮＭＯＳトランジスタＭ５と同一サイズであってカレントミラーを構成しているので、ＮＭＯＳトランジスタＭ５にもＮＭＯＳトランジスタＭ６のドレイン電流Ｉ０と等しいドレイン電流Ｉ０が流れる。したがって、ＰＭＯＳトランジスタＭ１のドレイン電流ＩＯは、その一部がＰＭＯＳトランジスタＭ３、ＮＭＯＳトランジスタＭ５を流れる電流Ｉ０として消費される。しかし、半導体ＩＣ内部の消費電流を極力抑えるために、一般にドレイン電流Ｉ０はドレイン電流ＩＯに比べて十分に小さく設定されており、出力電流はほぼドレイン電流ＩＯに等しくなる。
【００３３】
また、ＰＭＯＳトランジスタＭ３、Ｍ４に注目し、それぞれのトランジスタの電流増幅率βをβ３、β４とし、ゲート−ソース間電圧をＶＧＳ３、ＶＧＳ４とし、閾値をＶＴ３、ＶＴ４とすると、各トランジスタのドレイン電流ＩＤＳ３、ＩＤＳ４は、それぞれ数式（４）、（５）に示す通りである。
ＩＤＳ３ ＝ β３×（ＶＧＳ３−ＶＴ３）2／２ …… （４）
ＩＤＳ４ ＝ β４×（ＶＧＳ４−ＶＴ４）2／２ …… （５）
【００３４】
ＰＭＯＳトランジスタＭ３、Ｍ４は同一サイズであり、等しいドレイン電流Ｉ０が流れるので、数式（６）が得られる。
β３＝β４、ＩＤＳ３＝ＩＤＳ４＝Ｉ０ …… （６）
【００３５】
これらの数式（４）、（５）、（６）より、数式（７）が成立しなければならない。
ＶＧＳ３−ＶＴ３ ＝ ＶＧＳ４−ＶＴ４ …… （７）
【００３６】
出力端子２１の電位をＶＯとし、ノード１１の電位をＶａとし、ＰＭＯＳトランジスタＭ３、Ｍ４のゲート電位をＶｂとすると、ＶＧＳ３＝ＶＯ−Ｖｂ、ＶＧＳ４＝Ｖａ−Ｖｂより数式（８）が得られる。
ＶＯ−ＶＴ３ ＝ Ｖａ−ＶＴ４ …… （８）
【００３７】
ここで、ＶＯ≠Ｖａになるとして、例えばＶＯ＜Ｖａと仮定すると、基板バイアス効果により、ＰＭＯＳトランジスタＭ３のバルク−ソース間電圧はＰＭＯＳトランジスタＭ４のバルク−ソース間電圧より大きくなるので、ＰＭＯＳトランジスタＭ３の閾値はＰＭＯＳトランジスタＭ４の閾値より大きくなる（ＶＴ３＞ＶＴ４）。即ち、Ｖａ−ＶＴ４ ＞ ＶＯ−ＶＴ３となり、数式（８）が成立しなくなる。よって、ＶＯ＝Ｖａでなければならず、出力端子２１の電位ＶＯは、ノード１１と等しい電位Ｖａ、つまり基準電位ＶＩと等しくなる。このように、ノード１１の電位は、出力端子２１の電位ＶＯと大きく関係しているため、この電位のことを出力端子の電位に係わる電位と定義することができる。
【００３８】
このように、第１の実施形態の定電圧生成回路によれば、出力端子２１の電位を比較増幅器３に直接フィードバックしなくとも、ノード１１の電位をフィードバックさせることにより、出力端子２１の電位を基準電位ＶＩに等しくすることが可能となる。したがって、ノード１１に位相補償用のキャパシタＣ２を付加することにより、発振を防止できる。また、ノード１１に流れる電流を生成するＰＭＯＳトランジスタＭ２は、電流Ｉ０を抑えるために、小サイズであるので、そのゲインは小さく、キャパシタＣ２に必要とされる容量値も小さくなる。このため、キャパシタＣ２を半導体ＩＣの内部に設けた場合でも、面積をとることがない。
【００３９】
尚、ＰＭＯＳトランジスタＭ１は、特許請求の範囲の第１のトランジスタに相当する。ＰＭＯＳトランジスタＭ２は、特許請求の範囲の第２のトランジスタに相当する。比較増幅器３は、特許請求の範囲の比較制御手段に該当する。ＰＭＯＳトランジスタＭ３、Ｍ４は、それぞれ特許請求の範囲の第３、第４のトランジスタに相当する。ＮＭＯＳトランジスタＭ５、Ｍ６は、それぞれ特許請求の範囲の第５、第６のトランジスタに相当する。ノード１１は、特許請求の範囲の比例電流生成ノードに相当する。
【００４０】
［第２の実施形態］
図２は第２の実施形態における定電圧生成回路の構成を示す図である。第２の実施形態の定電圧生成回路には、前記第１の実施形態の定電圧生成回路と比べ、第２のカレントミラーを構成するＮＭＯＳトランジスタＭ６を流れるドレイン電流を所定の定電流と比較し、このドレイン電流が所定の制限電流値を越えないように、比較増幅器３によるＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２の駆動を制限する電流制限機能付きドライブ回路５０が設けられている。その他の構成は前記第１の実施形態と同じである。
【００４１】
図３は電流制限機能付きドライブ回路５０の構成を示す図である。
この電流制限機能付きドライブ回路５０は、従来と同一の構成（図１０参照）を有するものである。図３において、図１０に示したものと同じ構成要素には、図１０の符号からダッシュ（’）を除いた符号を付した。図２に示すように、電流制限機能付きドライブ回路５０は、定電流源６、ＮＭＯＳトランジスタＭ８、Ｍ９、Ｍ１０、ＰＭＯＳトランジスタＭ７および図１に示す比較増幅器３から構成される。電流制限機能付きドライブ回路５０の動作は従来と同様であるので、その説明を省略する。
【００４２】
第２の実施形態の定電圧生成回路では、前記第１の実施形態で示したように、出力端子２１とノード１１が等電位となる。ＰＭＯＳトランジスタＭ１、Ｍ２に注目すると、各ドレイン電位が等電位となっているので、ドレイン電流ＩＯ、Ｉ０は各トランジスタのサイズ比に正確に比例した電流値となる。そして、ＰＭＯＳトランジスタＭ２のドレイン電流Ｉ０は、ドレインとゲートが共通に接続されたＮＭＯＳトランジスタＭ６のドレイン電流となる。また、ＮＭＯＳトランジスタＭ６のドレインとゲートが共通となっているので、ノード１２の電位は一意に決まる。このノード１２の電位は電流制限機能付きドライブ回路５０に入力され、電流制限動作に供される。
【００４３】
このように、第２の実施形態の定電圧生成回路によれば、ドレイン電流ＩＯ、Ｉ０は各トランジスタのサイズ比に正確に比例した電流値となるので、出力電流ＩＯの制限電流値を理論値通りに維持することができる。
【００４４】
尚、電流制限機能付きドライブ回路５０において、比較増幅器３を除く構成要素は、特許請求の範囲の電流制限機能回路に該当する。
【００４５】
［第３の実施形態］
前記第２の実施形態における電流制限機能付きドライブ回路５０では、出力電流であるドレイン電流ＩＯの増加とともにドレイン電流Ｉ０が増加し、ノード１２の電位が上昇して電流制限がかかる時点で、ＮＭＯＳトランジスタＭ１０が非飽和状態に移行してＮＭＯＳトランジスタＭ８のＯＮ抵抗が高インピーダンスとなる。このとき、素子の特性によっては非飽和状態への移行期間が長くなり、ＮＭＯＳトランジスタＭ８のゲート電位が不定となる状態が長くなる可能性がある。
【００４６】
第３の実施形態の定電圧生成回路における電流制限機能付きドライブ回路は、ＮＭＯＳトランジスタＭ８のゲート電位が不定となる状態が長くなることを防止するものである。図４は第３の実施形態の定電圧生成回路における電流制限機能付きドライブ回路１５０の構成を示す図である。この電流制限機能付きドライブ回路１５０は、前記第２の実施形態の電流制限機能付きドライブ回路（図３参照）において、ＮＭＯＳトランジスタＭ１０をＮＭＯＳトランジスタＭ１１に変更し、比較増幅器５を追加した点のみが異なる。
【００４７】
ＮＭＯＳトランジスタＭ１１は、ソース及びバルクが接地され、ドレイン及びゲートがそれぞれ定電流源６の出力に接続されるノード１４に接続されている。比較増幅器５は、ノード１４を入力とし、ノード１２を反転入力とし、その出力がＮＭＯＳトランジスタＭ８のゲートに接続される。
【００４８】
この電流制限機能付きドライブ回路１５０では、定電流源６の出力に接続されるノード１４が、ＮＭＯＳトランジスタＭ１１のドレインおよびゲートに共通しているので、一定のドレイン電流Ｉａによりノード１４の電位は一意に決まる。比較増幅器５は、ノード１４の電位とノード１２の電位を比較し、その差からＮＭＯＳトランジスタＭ８のＯＮ抵抗を決める。比較増幅器５によってノード間の電位が直接比較されるので、ＮＭＯＳトランジスタＭ８に対する非飽和状態への移行期間が長くなることが防止される。
【００４９】
ここで、ノード１２の電位がノード１４の電位に等しくなるドレイン電流Ｉ０は、ＮＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ６のサイズ比で決まる。これらの両トランジスタのチャネル長Ｌを同一とし、チャネル幅をそれぞれＷ１１、Ｗ６とすると、ドレイン電流Ｉ０が数式（９）を満たすとき、両ノード間の電位が等しくなり、ＮＭＯＳトランジスタＭ８のＯＮ抵抗が上昇し、電流制限がかかる。
Ｉ０ ＝ Ｉａ×Ｗ６／Ｗ１１ …… （９）
【００５０】
このように、第３の実施形態の定電圧生成回路によれば、ＮＭＯＳトランジスタＭ８のゲート電位が不定となる状態を短くでき、安定した定電圧を生成できる。
【００５１】
［第４の実施形態］
前記第１の実施形態では、ＰＭＯＳトランジスタＭ３、Ｍ４のバルク電位を電源ＶＤＤの電位としたが、出力端子２１の電位ＶＯと電源ＶＤＤの電位差が大き過ぎると、基板バイアス効果によりＰＭＯＳトランジスタＭ３、Ｍ４の閾値が高くなり過ぎることが考えられた。第４の実施形態では、この点を考慮したものである。
【００５２】
図５は第４の実施形態における定電圧生成回路の構成を示す図である。第４の実施形態の定電圧生成回路では、図１に示す構成において、ＰＭＯＳトランジスタＭ３、Ｍ４のバルクが出力端子２１の電位ＶＯに等しい電位を有するノード１１に接続されている点のみが異なる。
【００５３】
このような構成によれば、基板バイアス効果によりＰＭＯＳトランジスタＭ３、Ｍ４の閾値が高くなることを防止できる。尚、ＰＭＯＳトランジスタＭ３、Ｍ４のバルクをノード１１に接続する代わりに、ＰＭＯＳトランジスタＭ３、Ｍ４のバルク電位をノード１１の電位以上の電位となるようにしても、同様の効果を得ることができる。
【００５４】
［第５の実施形態］
前記各実施形態における、カレントミラーを構成するＮＭＯＳトランジスタＭ５、Ｍ６（図１、図２、図５参照）は、その特性によりＰＭＯＳトランジスタに比べ、飽和領域で動作するときのドレイン電位の相違によるドレイン電流の相違は小さくて済むが、第５の実施形態では、このドレイン電流の相違を補正し、更に正確な定電圧（ＶＯ）および電流制限機能を有する定電圧生成回路を示す。
【００５５】
図６は第５の実施形態における定電圧生成回路の構成を示す図である。第５の実施形態の定電圧生成回路では、図２に示す構成において、ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ５の間、およびＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ６の間に、それぞれＮＭＯＳトランジスタＭ１７、Ｍ１８を設け、電流制限機能付きドライブ回路５０を電流制限機能付きドライブ回路２５０に変更した点のみが異なる。ＮＭＯＳトランジスタＭ１７は、特許請求の範囲の第７のＮＭＯＳトランジスタに相当し、ＮＭＯＳトランジスタＭ１８は、特許請求の範囲の第８のＮＭＯＳトランジスタに相当する。
【００５６】
ＮＭＯＳトランジスタＭ１７は、そのドレインがＰＭＯＳトランジスタＭ３のドレインに接続され、そのソースがＮＭＯＳトランジスタＭ５のドレインに接続される。ＮＭＯＳトランジスタＭ１８は、そのドレインがＰＭＯＳトランジスタＭ４のドレインに接続され、そのソースがＮＭＯＳトランジスタＭ６のドレインに接続される。つまり、ＮＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ１７、ＮＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ１８は、それぞれカスコード構造となっている。ＮＭＯＳトランジスタＭ１７、Ｍ１８は同一サイズであり、両ゲートは、電流制限機能付きドライブ回路２５０に入力される共通のノードＶＣに接続されている。
【００５７】
図７はノードＶＣが入力される電流制限機能付きドライブ回路２５０の構成を示す図である。
この電流制限機能付きドライブ回路では、第３の実施形態における電流制限機能付きドライブ回路１５０において、ＮＭＯＳトランジスタＭ１１をＮＭＯＳトランジスタＭ１３に変更し、ＮＭＯＳトランジスタＭ１２を新たに設けた点が異なる。
【００５８】
ＮＭＯＳトランジスタＭ１２は、そのドレインが定電流源６の出力に接続されるノード１５に接続され、そのソースが、ノード１５をゲートとし、ソースを接地とするＮＭＯＳトランジスタＭ１３のドレインに接続されている。ＮＭＯＳトランジスタＭ１２のゲートには、ＮＭＯＳトランジスタＭ１７、Ｍ１８のゲートと同一のノードＶＣが接続されている。ノードＶＣの電位は、ノードＶＣがゲートに接続されるＮＭＯＳトランジスタＭ１７、Ｍ１８、Ｍ１２が飽和領域で動作するような電位Ｖｃに設定される。
【００５９】
ＮＭＯＳトランジスタＭ１７、Ｍ１８に注目し、各ＮＭＯＳトランジスタＭ１７、Ｍ１８の電流増幅率βをβ１７、β１８とし、ソース−ゲート間電圧をＶＧＳ１７、ＶＧＳ１８とし、閾値をＶＴ１７、ＶＴ１８とすると、ドレイン電流ＩＤＳ１７、ＩＤＳ１８は、それぞれ数式（１０）、（１１）に示す通りである。
ＩＤＳ１７ ＝ β１７×（ＶＧＳ１７−ＶＴ１７）2／２ …… （１０）
ＩＤＳ１８ ＝ β１８×（ＶＧＳ１８−ＶＴ１８）2／２ …… （１１）
【００６０】
ＮＭＯＳトランジスタＭ１７、Ｍ１８は同一サイズであり、等しいドレイン電流Ｉ０が流れるので、数式（１２）が得られる。
β１７＝β１８、ＩＤＳ１７＝ＩＤＳ１８＝Ｉ０ …… （１２）
【００６１】
これらの数式（１０）、（１１）、（１２）より、数式（１３）が得られる。
ＶＧＳ１７−ＶＴ１７ ＝ ＶＧＳ１８−ＶＴ１８ …… （１３）
【００６２】
ノードＶＣの電位をＶｃ、ＮＭＯＳトランジスタＭ１７のソース電位をＶｄ、ＮＭＯＳトランジスタＭ１８のソース電位をＶｅとすると、ＶＧＳ１７＝Ｖｃ−Ｖｄ、ＶＧＳ１８＝Ｖｃ−Ｖｅより数式（１４）が得られる。
Ｖｄ＋ＶＴ１７ ＝ Ｖｅ＋ＶＴ１８ …… （１４）
【００６３】
ここで、Ｖｄ≠Ｖｅになるとして、例えばＶｄ＜Ｖｅと仮定すると、ＮＭＯＳトランジスタＭ１８のバルク−ソース間電圧がＮＭＯＳトランジスタＭ１７のバルク−ソース間電圧より大きくなるので、基板バイアス効果によりＮＭＯＳトランジスタＭ１８の閾値はＮＭＯＳトランジスタＭ１７の閾値より大きくなる（ＶＴ１８＞ＶＴ１７）。即ち、Ｖｅ＋ＶＴ１８ ＞ Ｖｄ＋ＶＴ１７となり、数式（１４）が成立しなくなる。よって、Ｖｄ＝Ｖｅでなければならず、ＮＭＯＳトランジスタＭ１７、Ｍ１８のソース電位、つまり第２のカレントミラーを構成するＮＭＯＳトランジスタＭ５、Ｍ６のドレイン電位を等しくすることができる。よって、ＮＭＯＳトランジスタＭ５、Ｍ６のドレイン電流を正確に一致させることができ、出力端子２１の電位ＶＯを、ノード１１と等しい電位Ｖａ、つまり基準電位ＶＩに精度良く一致させることができる。
【００６４】
また、図７に示すドライブ回路の構成では、ＮＭＯＳトランジスタＭ１２のドレイン電位と、ドレイン電流Ｉ０が制限電流値に達したときのＮＭＯＳトランジスタＭ１８のソース電位とが等しくなるように、ＮＭＯＳトランジスタＭ１２のサイズを決めておくことが好ましい。このようにすれば、ドレイン電流Ｉ０が制限電流値に達したとき、ＮＭＯＳトランジスタＭ６のゲート、即ちノード１２と、ノード１５の電位を正確に一致させることができるようになり、ＮＭＯＳトランジスタＭ８のゲート電位が不定となる状態を短くしながら、電流制限を高精度に行うことができるようになる。
【００６５】
上記のような条件が成り立つのは、両トランジスタのチャネル長Ｌを同一として、ＮＭＯＳトランジスタＭ１２、ＮＭＯＳトランジスタＭ１８、ＮＭＯＳトランジスタＭ６、ＮＭＯＳトランジスタＭ１３の各チャネル幅をＷ１２、Ｗ１８、Ｗ６、Ｗ１３とすると、数式（１５）を満たすときである。
Ｗ１２ ＝ Ｗ１３×Ｗ１８／Ｗ６ …… （１５）
【００６６】
このように、本実施形態によれば、第２のカレントミラーを構成するＮＭＯＳトランジスタＭ５、Ｍ６のドレイン電位を等しくすることができる他、ドレイン電流Ｉ０が制限電流値に達したとき、ＮＭＯＳトランジスタＭ６のゲートに接続されるノード１２の電位と、ＮＭＯＳトランジスタＭ１２のドレインに接続されるノード１５の電位とを正確に一致させることができ、電流制限を高精度に行うことができる。
【００６７】
尚、ＮＭＯＳトランジスタＭ１２は、特許請求の範囲の第１０のＮＭＯＳトランジスタに相当し、ＮＭＯＳトランジスタＭ１３は、特許請求の範囲の第９のＮＭＯＳトランジスタに相当する。
【００６８】
［第６の実施形態］
図８は第６の実施形態における定電圧生成回路の構成を示す図である。第６の実施形態の定電圧生成回路は、前記第２の実施形態の定電圧生成回路とほぼ同様の構成を有する。第６の実施形態の定電圧生成回路では、図２に示す構成において、ＰＭＯＳトランジスタＭ２のドレイン電位を比較増幅器３にフィードバックするのではなく、出力端子２１に抵抗Ｒ１、Ｒ２を直列接続し、これによって生成された抵抗Ｒ１と抵抗Ｒ２の間における分圧電位Ｖｆｂを、比較増幅器３にフィードバックするようにしたものである。
【００６９】
図８に示す電流制限機能付きドライブ回路５０は、比較増幅器３で分圧電位Ｖｆｂと基準電位ＶＩとを比較し、分圧電位Ｖｆｂが基準電位ＶＩに等しくなるように、ＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２を直接制御して出力端子から所定の定電位ＶＯを出力させる。このように、ノード１１の電位は、電位ＶＯと大きく関係しているため、この電位のことを出力端子２１の電位ＶＯに係わる電位と定義することができる。
【００７０】
この定電圧生成回路は、従来構成に近いフィードバック型のものであるが、出力電流ＩＯの制限電流値を理論値通りに維持するために、ＮＭＯＳトランジスタＭ５、Ｍ６によるカレントミラー回路およびＰＭＯＳトランジスタＭ３、Ｍ４を備えていることが特徴である。
【００７１】
このような構成によれば、ＰＭＯＳトランジスタＭ３、Ｍ４のソース電位、つまりＰＭＯＳトランジスタＭ１のドレイン電位となる定電位出力ＶＯと、ＰＭＯＳトランジスタＭ２のドレインの電位とが等電位となり、ドレイン電流ＩＯ、Ｉ０を各トランジスタのサイズに正確に比例した電流値にすることができる。したがって、従来のフィードバック構成の定電圧生成回路であっても、素子の特性のバラツキに依存することなく、理論値に近い出力電流の制限値を精度良く維持することができる。
【００７２】
尚、本発明は、上記実施の形態の構成に限られるものではなく、特許請求の範囲で示した機能、または実施の形態の構成が持つ機能が達成できる構成であればどのようなものであっても適用可能である。
【００７３】
例えば、第４の実施形態におけるＰＭＯＳトランジスタＭ３、Ｍ４の構成（図５参照）を他の実施形態に適用してもよいことは勿論である。また、第５の実施形態におけるＮＭＯＳトランジスタＭ１７、Ｍ１８、Ｍ１２の構成（図６、７参照）を他の実施形態に適用してもよいことは勿論である。
【図面の簡単な説明】
【００７４】
【図１】第１の実施形態における定電圧生成回路の構成を示す図である。
【図２】第２の実施形態における定電圧生成回路の構成を示す図である。
【図３】図２に示す電流制限機能付きドライブ回路の構成を示す図である。
【図４】第３の実施形態の定電圧生成回路における電流制限機能付きドライブ回路の構成を示す図である。
【図５】第４の実施形態における定電圧生成回路の構成を示す図である。
【図６】第５の実施形態における定電圧生成回路の構成を示す図である。
【図７】図６に示す電流制限機能付きドライブ回路の構成を示す図である。
【図８】第６の実施形態における定電圧生成回路の構成を示す図である。
【図９】従来の定電圧生成回路の構成を示す図である。
【図１０】図９に示す電流制限機能付きドライブ回路の構成を示す図である。
【図１１】ＰＭＯＳトランジスタのドレイン−ソース間の電流電圧特性を示す図である。
【符号の説明】
【００７５】
３ 比較増幅器
１０、１１、１２ ノード
２１ 出力端子
５０ 電流制限機能付きドライブ回路
Ｃ２ キャパシタ
Ｉ０、ＩＯ ドレイン電流
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ７ ＰＭＯＳトランジスタ
Ｍ５、Ｍ６、Ｍ８、Ｍ９、Ｍ１０ ＮＭＯＳトランジスタ
ＶＩ 基準電位
ＶＯ 出力端子の電位
【技術分野】
【０００１】
本発明は、定電圧を生成する定電圧生成回路に関する。
【背景技術】
【０００２】
従来、定電圧生成回路は、多様な負荷インピーダンスに対し、一定の電圧を供給するように構成されている。高負荷インピーダンスの場合、一定の電圧を維持するためには、少ない出力電流で済むが、負荷インピーダンスが低くなると、より多くの出力電流が必要となってくる。大きな出力電流が流れる場合でも、安定して線形な動作が保証されるように、出力電流を駆動するトランジスタは、一般に大容量のサイズで設計される。また、負荷短絡（ショート）のような安全動作条件を越える、極端に大きな出力電流に対しては、素子保護のため、負荷に流れる電流を定電流で制限する制限機能が設けられている。
【０００３】
図９は従来の定電圧生成回路の構成を示す図である。尚、従来の定電圧生成回路であることを明らかにするために、本願発明の実施形態と対応する構成要素には、ダッシュの符号が付加されている。この定電圧生成回路は、出力端子２１’から出力される出力電流を制御するＰＭＯＳトランジスタＭ１’と、該出力電流に比例した比例電流を生成するＰＭＯＳトランジスタＭ２’と、ＮＭＯＳトランジスタＭ６’と、ドライブ回路５０’とを備える。この定電圧生成回路では、基準電位ＶＩと出力端子２１’からの出力電位ＶＯがドライブ回路５０’で比較され、出力電位ＶＯが基準電位ＶＩと同電位となるように、ＰＭＯＳトランジスタＭ１’、Ｍ２’のゲート入力となるノード１０’の信号が駆動され、出力電流ＩＯが調整される。但し、出力電流ＩＯが制限電流を越えて流れようとする場合、出力電流ＩＯが制限電流に抑えられるように、ノード１０’の信号が駆動される。
【０００４】
この定電圧生成回路では、出力電流ＩＯが制限電流値に達するまでの期間、ＰＭＯＳトランジスタＭ１’、Ｍ２’は、飽和状態で動作するようになっている。また、ＰＭＯＳトランジスタＭ１’、Ｍ２’間では、ゲート（ノード１０’）およびソース（電源ＶＤＤ）が共通であるので、ＰＭＯＳトランジスタＭ１’のドレイン電流ＩＯとＰＭＯＳトランジスタＭ２’のドレイン電流Ｉ０は、各サイズに比例した電流値となる。ＰＭＯＳトランジスタＭ２’のドレインである比例電流生成ノード１２’を流れるドレイン電流Ｉ０は、ドレイン−ゲート間が接続されたＮＭＯＳトランジスタＭ６’のドレイン電流となる。そして、ＮＭＯＳトランジスタＭ６’のドレインに接続され、電流制限機能付きドライブ回路５０’（図１０参照）に入力されるノード１２’の電位は一意に決められる。
【０００５】
図１０は電流制限機能付きドライブ回路５０’の構成を示す図である。この電流制限機能付きドライブ回路５０’は、定電流源６’、ＮＭＯＳトランジスタＭ８’、Ｍ９’、Ｍ１０’、ＰＭＯＳトランジスタＭ７’および比較増幅器３’から構成される。定電流源６’は、通常、飽和状態における電流値Ｉａをドレイン電流として動作するＰＭＯＳトランジスタから構成される。
【０００６】
ＰＭＯＳトランジスタＭ７’は、そのバルク及びソースが電源に接続され、そのドレイン及びゲートがそれぞれノード１０’に接続される。ＮＭＯＳトランジスタＭ８’は、そのドレインがＰＭＯＳトランジスタＭ７’のドレインに接続され、そのゲートが定電流源６’の出力に接続されるノード１３’に接続される。ＮＭＯＳトランジスタＭ９’は、そのドレインがＮＭＯＳトランジスタＭ８’のソースに接続され、そのゲートが比較増幅器３’の出力に接続され、そのバルク及びソースが接地される。ＮＭＯＳトランジスタＭ１０’は、そのドレインがノード１３’に接続され、そのゲートがノード１２’に接続され、そのバルク及びソースが接地される。
【０００７】
このような構成の電流制限機能付きドライブ回路５０’では、ノード１２’の電位が低く、ＮＭＯＳトランジスタＭ１０’のドレイン電流が電流値Ｉａより小さい場合、定電流源６’は高抵抗負荷に対するように作用する。ＮＭＯＳトランジスタＭ１０’のドレインに接続されるノード１３’の電位はほぼ電源ＶＤＤの電位となり、ノード１３’をゲートとするＮＭＯＳトランジスタＭ８’のＯＮ抵抗は小さくなる。
【０００８】
一方、ノード１２’の電位が高くなり、ＮＭＯＳトランジスタＭ１０’のドレイン電流が電流値Ｉａを越えようとすると、ＮＭＯＳトランジスタＭ１０’は、飽和状態から三極領域（非飽和状態）に移行して低抵抗となる。これにより、ノード１３’の電位が下がり、ＮＭＯＳトランジスタＭ８’のＯＮ抵抗は大きくなる。
【０００９】
ＮＭＯＳトランジスタＭ８’のＯＮ抵抗が小さい期間では、ＮＭＯＳトランジスタＭ９’のドレイン電位が十分高く、比較増幅器３’を用いてＮＭＯＳトランジスタＭ９’のドレイン電流Ｉ１を大きく調整することが可能である。一方、ＮＭＯＳトランジスタＭ８’のＯＮ抵抗が大きくなると、ＮＭＯＳトランジスタＭ９’のドレイン電位は低くなって非飽和状態となり、そのドレイン電流はＮＭＯＳトランジスタＭ９’のゲート電位に殆ど依存せずにほぼ一定の値となる。
【００１０】
ＮＭＯＳトランジスタＭ９’のドレイン電流Ｉ１は、ゲート−ドレイン間が接続されたＰＭＯＳトランジスタＭ７’のドレイン電流と共通である。また、ＰＭＯＳトランジスタＭ７’とＰＭＯＳトランジスタＭ１’、Ｍ２’（図９参照）とは、カレントミラーを構成している。したがって、ＰＭＯＳトランジスタＭ１’、Ｍ２’のドレイン電流ＩＯ、Ｉ０は、電流Ｉ１に比例した値となる。よって、比較増幅器３’の調整によらず、電流Ｉ１が一定の値になると、電流ＩＯ、Ｉ０も同様に一定の値になる。
【００１１】
また、ＮＭＯＳトランジスタＭ１０’は、ＮＭＯＳトランジスタＭ６’とカレントミラーを構成している。したがって、ＮＭＯＳトランジスタＭ８’のＯＮ抵抗を低抵抗から高抵抗に切り替えるタイミングは、ノード１２’の電位が上昇してＮＭＯＳトランジスタＭ１０’のドレイン電流が飽和状態のまま電流Ｉａに等しくなる時点である。この状態のとき、ドレイン電流Ｉ０は、電流Ｉａに比例した電流値となっており、ＮＭＯＳトランジスタＭ１０’、Ｍ６’のサイズ比に等しくなるので、各トランジスタのチャネル長Ｌを同一とし、チャネル幅をそれぞれＷ１０、Ｗ６とすると、電流Ｉ０の電流制限値は数式（１）に示すようになり、この値に達した時点で、それ以上の電流が流れないように、電流制限がかかる。
Ｉ０＝Ｉａ×（Ｗ６／Ｗ１０） …… （１）
【００１２】
また、電流ＩＯ、Ｉ０は、ＰＭＯＳトランジスタＭ１’、Ｍ２’のサイズ比に比例した電流となるので、チャネル長Ｌを同一とし、チャネル幅をそれぞれＷ１、Ｗ２とすると、出力電流ＩＯは、数式（２）で表される。
ＩＯ＝Ｉ０×（Ｗ１／Ｗ２） …… （２）
【００１３】
結局、出力電流ＩＯの制限電流値は、数式（３）に示す値となる。
ＩＯ＝Ｉ０×（Ｗ６／Ｗ１０）×（Ｗ１／Ｗ２） …… （３）
【００１４】
また、このような定電圧生成回路に関連する技術として、過電流保護回路を有する定電圧回路（特許文献１参照）、電圧安定化回路（特許文献２参照）およびカレントミラーを用いた電流制限回路（特許文献３参照）が知られている。
【００１５】
【特許文献１】特開２００４−２３４６１９号公報
【特許文献２】特開２００１−３４３５１号公報
【特許文献３】特開平８−２８６７７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記従来の定電圧生成回路では、以下に掲げる点において、改善が要望された。
即ち、出力電流を検知するためにカレントミラーとして設けられているＰＭＯＳトランジスタＭ２’、Ｍ７’、Ｍ１’では、それぞれのドレイン側の電位が必ずしも一致していなかった。図１１はＰＭＯＳトランジスタのドレイン−ソース間の電流電圧特性を示す図である。この図には、チャネル幅Ｗ０を有するＰＭＯＳトランジスタＭ２’、およびこのチャネル幅Ｗ０のｎ倍のチャネル幅を有するＰＭＯＳトランジスタＭ１’の２通りの場合が示されている。尚、チャネルの長さＬおよびゲート−ソース間電圧ＶＧＳは同じである。図示するように、非飽和領域から飽和領域に至っても、電流ＩＤＳはすぐには飽和せず、ドレイン−ソース間電圧ＶＤＳの増加につれて僅かに増加する。したがって、飽和領域で動作していても、ドレイン−ソース間電圧ＶＤＳが異なると、ドレイン電流値ＩＤＳも異なるので、ドレイン電流は、各トランジスタのサイズに比例した電流値からずれてくる。このため、出力電流ＩＯの制限値が、前述した数式（３）に示す理論値からずれてしまい、素子の特性のバラツキによっては仕様（スペック）からはずれ、歩留まりを下げてしまうことが考えられた。
【００１７】
また、従来の定電圧生成回路では、大きな出力電流を保証するために、ＰＭＯＳトランジスタＭ１’を大きなサイズで形成していた。これにより、ＰＭＯＳトランジスタＭ１’の出力部のゲインが大きくなり、この出力部を含むループ内の発振を防止するために、出力部にはキャパシタを付加する必要があった。しかし、キャパシタ（容量）のサイズが大きいので、半導体ＩＣの外部に位置する出力端子に位相補償用のコンデンサＣＯ’を設けなければならず、半導体ＩＣを含むシステム全体のコストが高くなっていた。
【００１８】
そこで、本発明は、素子の特性のバラツキに依存することなく、理論値に近い出力電流の制限値を精度良く維持することができる定電圧生成回路を提供することを目的とする。また、本発明は、位相補償用のコンデンサを半導体ＩＣの外部となる出力端子に設けなくとも、発振を防止し、安定して正確な定電圧を出力できる定電圧生成回路を提供することを他の目的とする。
【課題を解決するための手段】
【００１９】
本発明の定電圧生成回路は、定電圧を生成する定電圧生成回路であって、出力端子から出力される出力電流を制御する第１のトランジスタと、前記出力電流に比例した比例電流を生成する第２のトランジスタと、前記出力端子の電位に係わる電位と所定の基準電位とを比較し、前記出力端子の電位に係わる電位を前記基準電位に保つように、前記第１および第２のトランジスタを駆動する比較制御手段と、前記出力端子に一端が接続された第３のトランジスタと、前記比例電流が流れる比例電流生成ノードに一端が接続された第４のトランジスタからなる第１のカレントミラーと、前記第３のトランジスタの他端に一端が接続され他端が接地された第５のトランジスタと、前記第４のトランジスタの他端に一端が接続され他端が接地された第６のトランジスタとからなる第２のカレントミラーとを備える。
【００２０】
本発明の定電圧生成回路は、前記出力端子の電位に係わる電位が前記比例電流生成ノードの電位である。
【００２１】
本発明の定電圧生成回路は、前記第２のカレントミラーを流れる電流を所定の定電流と比較し、前記第２のカレントミラーを流れる電流が所定の制限電流値を越えないように、前記比較制御手段による前記第１および第２のトランジスタの駆動を制限する電流制限機能回路を備える。
【００２２】
本発明の定電圧生成回路は、前記出力端子の電位に係わる電位が前記出力端子の電位を抵抗で分圧した電位であり、前記第２のカレントミラーを流れる電流を所定の定電流と比較し、前記第２のカレントミラーを流れる電流が所定の制限電流値を越えないように、前記比較制御手段による前記第１および第２のトランジスタの駆動を制限する電流制限機能回路を備える。
【００２３】
本発明の定電圧生成回路は、前記第１、第２、第３および第４のトランジスタがそれぞれ第１、第２、第３および第４のＰＭＯＳトランジスタで構成され、前記第５および第６のトランジスタがそれぞれ第５および第６のＮＭＯＳトランジスタで構成され、前記第３および第４のＰＭＯＳトランジスタは、ゲートが共通で同一サイズであり、前記第５および第６のＮＭＯＳトランジスタは、ゲートが共通で同一サイズである。
【００２４】
本発明の定電圧生成回路は、前記第１、第２、第３および第４のトランジスタがそれぞれ第１、第２、第３および第４のＰＭＯＳトランジスタで構成され、前記第５および第６のトランジスタがそれぞれ第５および第６のＮＭＯＳトランジスタで構成され、前記第３および第４のＰＭＯＳトランジスタは、ゲートが共通で同一サイズであり、前記第５および第６のＮＭＯＳトランジスタは、ゲートが共通で同一サイズである。
【００２５】
本発明の定電圧生成回路は、前記第３のＰＭＯＳトランジスタと前記第５のＮＭＯＳトランジスタの間に第７のＮＭＯＳトランジスタを備え、前記第４のＰＭＯＳトランジスタと前記第６のＮＭＯＳトランジスタの間に第８のＮＭＯＳトランジスタを備え、前記第７および第８のＮＭＯＳトランジスタは、それぞれゲート電位が共通で且つ同一サイズである。
【００２６】
本発明の定電圧生成回路は、前記電流制限機能回路が、前記所定の定電流を供給する電流源と、前記電流源の出力がゲートに接続され、ソースが接地される第９のＮＭＯＳトランジスタと、前記電流源の出力にドレインが接続され、ソースが前記第９のＮＭＯＳトランジスタのドレインに接続される第１０のＮＭＯＳトランジスタと、前記第１０のＮＭＯＳトランジスタのドレイン電位と、前記第４のＰＭＯＳトランジスタと前記第８のＮＭＯＳトランジスタの接続部分の接続電位とを比較する比較手段とを備え、前記比較手段の比較結果によって前記比較制御手段による前記第１および第２のＰＭＯＳトランジスタの駆動を制限するものであり、前記第１０のＮＭＯＳトランジスタのゲートは、前記第７および第８のＮＭＯＳトランジスタのゲートに接続され、前記第１０のＮＭＯＳトランジスタのドレイン電位が、前記第８のＮＭＯＳトランジスタに前記制限電流値に等しい電流が流れたときの前記接続電位と等しい電位となるように、前記第１０のＮＭＯＳトランジスタのサイズが決められている。
【００２７】
本発明の定電圧生成回路は、前記第３および第４のＰＭＯＳトランジスタのバルクの電位が、前記出力端子の電位と等電位あるいは前記比例電流生成ノードの電位以上の電位となっている。
【発明の効果】
【００２８】
本発明によれば、素子の特性のバラツキに依存することなく、理論値に近い出力電流の制限値を精度良く維持することができる。また、位相補償用のコンデンサを半導体ＩＣの外部となる出力端子に設けなくとも、発振を防止し、安定して正確な定電圧を出力できる。
【発明を実施するための最良の形態】
【００２９】
本発明の定電圧生成回路の実施の形態について図面を参照しながら説明する。本実施形態の定電圧生成回路は半導体ＩＣに形成されるものである。
【００３０】
［第１の実施形態］
図１は第１の実施形態における定電圧生成回路の構成を示す図である。
定電圧生成回路は、基準電位ＶＩとノード１１の電位Ｖａを入力して比較する比較増幅器３と、この比較増幅器３の出力に接続されるノード１０をゲートとして出力端子２１から出力される出力電流を制御するＰＭＯＳトランジスタＭ１と、ノード１０をゲートとし、ノード１１をドレインとして該出力電流に比例した比例電流を生成するＰＭＯＳトランジスタＭ２と、ＰＭＯＳトランジスタＭ１のドレインとなる出力端子２１およびノード１１をそれぞれソースとし、ゲートを共通とする同一サイズからなるＰＭＯＳトランジスタＭ３、Ｍ４と、ＰＭＯＳトランジスタＭ３、Ｍ４のドレインをそれぞれドレインとし、ゲートを共通とする同一サイズからなるＮＭＯＳトランジスタＭ５、Ｍ６とから構成される。また、ＰＭＯＳトランジスタＭ３のゲートとドレインが接続され、ＮＭＯＳトランジスタＭ６のゲートとドレインが接続されており、ＰＭＯＳトランジスタＭ３，Ｍ４によって第１のカレントミラーが構成され、ＮＭＯＳトランジスタＭ５，Ｍ６によって第２のカレントミラーが構成されている。また、ＰＭＯＳトランジスタＭ３、Ｍ４のバルクおよびＰＭＯＳトランジスタＭ１、Ｍ２のソースは正の電源ＶＤＤに接続され、ＮＭＯＳトランジスタＭ５、Ｍ６のソースおよびバルクは接地されている。
【００３１】
上記構成を有する定電圧生成回路の動作を示す。この定電圧生成回路では、比較増幅器３にフィードバック入力されるノード１１の電位が基準電位ＶＩに等しくなる。また、ＰＭＯＳトランジスタＭ２のドレイン電流Ｉ０は、ＰＭＯＳトランジスタＭ１のドレイン電流ＩＯに比例し、ＰＭＯＳトランジスタＭ４およびＮＭＯＳトランジスタＭ６のドレイン電流となる。
【００３２】
ここで、ＮＭＯＳトランジスタＭ６は、ＮＭＯＳトランジスタＭ５と同一サイズであってカレントミラーを構成しているので、ＮＭＯＳトランジスタＭ５にもＮＭＯＳトランジスタＭ６のドレイン電流Ｉ０と等しいドレイン電流Ｉ０が流れる。したがって、ＰＭＯＳトランジスタＭ１のドレイン電流ＩＯは、その一部がＰＭＯＳトランジスタＭ３、ＮＭＯＳトランジスタＭ５を流れる電流Ｉ０として消費される。しかし、半導体ＩＣ内部の消費電流を極力抑えるために、一般にドレイン電流Ｉ０はドレイン電流ＩＯに比べて十分に小さく設定されており、出力電流はほぼドレイン電流ＩＯに等しくなる。
【００３３】
また、ＰＭＯＳトランジスタＭ３、Ｍ４に注目し、それぞれのトランジスタの電流増幅率βをβ３、β４とし、ゲート−ソース間電圧をＶＧＳ３、ＶＧＳ４とし、閾値をＶＴ３、ＶＴ４とすると、各トランジスタのドレイン電流ＩＤＳ３、ＩＤＳ４は、それぞれ数式（４）、（５）に示す通りである。
ＩＤＳ３ ＝ β３×（ＶＧＳ３−ＶＴ３）2／２ …… （４）
ＩＤＳ４ ＝ β４×（ＶＧＳ４−ＶＴ４）2／２ …… （５）
【００３４】
ＰＭＯＳトランジスタＭ３、Ｍ４は同一サイズであり、等しいドレイン電流Ｉ０が流れるので、数式（６）が得られる。
β３＝β４、ＩＤＳ３＝ＩＤＳ４＝Ｉ０ …… （６）
【００３５】
これらの数式（４）、（５）、（６）より、数式（７）が成立しなければならない。
ＶＧＳ３−ＶＴ３ ＝ ＶＧＳ４−ＶＴ４ …… （７）
【００３６】
出力端子２１の電位をＶＯとし、ノード１１の電位をＶａとし、ＰＭＯＳトランジスタＭ３、Ｍ４のゲート電位をＶｂとすると、ＶＧＳ３＝ＶＯ−Ｖｂ、ＶＧＳ４＝Ｖａ−Ｖｂより数式（８）が得られる。
ＶＯ−ＶＴ３ ＝ Ｖａ−ＶＴ４ …… （８）
【００３７】
ここで、ＶＯ≠Ｖａになるとして、例えばＶＯ＜Ｖａと仮定すると、基板バイアス効果により、ＰＭＯＳトランジスタＭ３のバルク−ソース間電圧はＰＭＯＳトランジスタＭ４のバルク−ソース間電圧より大きくなるので、ＰＭＯＳトランジスタＭ３の閾値はＰＭＯＳトランジスタＭ４の閾値より大きくなる（ＶＴ３＞ＶＴ４）。即ち、Ｖａ−ＶＴ４ ＞ ＶＯ−ＶＴ３となり、数式（８）が成立しなくなる。よって、ＶＯ＝Ｖａでなければならず、出力端子２１の電位ＶＯは、ノード１１と等しい電位Ｖａ、つまり基準電位ＶＩと等しくなる。このように、ノード１１の電位は、出力端子２１の電位ＶＯと大きく関係しているため、この電位のことを出力端子の電位に係わる電位と定義することができる。
【００３８】
このように、第１の実施形態の定電圧生成回路によれば、出力端子２１の電位を比較増幅器３に直接フィードバックしなくとも、ノード１１の電位をフィードバックさせることにより、出力端子２１の電位を基準電位ＶＩに等しくすることが可能となる。したがって、ノード１１に位相補償用のキャパシタＣ２を付加することにより、発振を防止できる。また、ノード１１に流れる電流を生成するＰＭＯＳトランジスタＭ２は、電流Ｉ０を抑えるために、小サイズであるので、そのゲインは小さく、キャパシタＣ２に必要とされる容量値も小さくなる。このため、キャパシタＣ２を半導体ＩＣの内部に設けた場合でも、面積をとることがない。
【００３９】
尚、ＰＭＯＳトランジスタＭ１は、特許請求の範囲の第１のトランジスタに相当する。ＰＭＯＳトランジスタＭ２は、特許請求の範囲の第２のトランジスタに相当する。比較増幅器３は、特許請求の範囲の比較制御手段に該当する。ＰＭＯＳトランジスタＭ３、Ｍ４は、それぞれ特許請求の範囲の第３、第４のトランジスタに相当する。ＮＭＯＳトランジスタＭ５、Ｍ６は、それぞれ特許請求の範囲の第５、第６のトランジスタに相当する。ノード１１は、特許請求の範囲の比例電流生成ノードに相当する。
【００４０】
［第２の実施形態］
図２は第２の実施形態における定電圧生成回路の構成を示す図である。第２の実施形態の定電圧生成回路には、前記第１の実施形態の定電圧生成回路と比べ、第２のカレントミラーを構成するＮＭＯＳトランジスタＭ６を流れるドレイン電流を所定の定電流と比較し、このドレイン電流が所定の制限電流値を越えないように、比較増幅器３によるＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２の駆動を制限する電流制限機能付きドライブ回路５０が設けられている。その他の構成は前記第１の実施形態と同じである。
【００４１】
図３は電流制限機能付きドライブ回路５０の構成を示す図である。
この電流制限機能付きドライブ回路５０は、従来と同一の構成（図１０参照）を有するものである。図３において、図１０に示したものと同じ構成要素には、図１０の符号からダッシュ（’）を除いた符号を付した。図２に示すように、電流制限機能付きドライブ回路５０は、定電流源６、ＮＭＯＳトランジスタＭ８、Ｍ９、Ｍ１０、ＰＭＯＳトランジスタＭ７および図１に示す比較増幅器３から構成される。電流制限機能付きドライブ回路５０の動作は従来と同様であるので、その説明を省略する。
【００４２】
第２の実施形態の定電圧生成回路では、前記第１の実施形態で示したように、出力端子２１とノード１１が等電位となる。ＰＭＯＳトランジスタＭ１、Ｍ２に注目すると、各ドレイン電位が等電位となっているので、ドレイン電流ＩＯ、Ｉ０は各トランジスタのサイズ比に正確に比例した電流値となる。そして、ＰＭＯＳトランジスタＭ２のドレイン電流Ｉ０は、ドレインとゲートが共通に接続されたＮＭＯＳトランジスタＭ６のドレイン電流となる。また、ＮＭＯＳトランジスタＭ６のドレインとゲートが共通となっているので、ノード１２の電位は一意に決まる。このノード１２の電位は電流制限機能付きドライブ回路５０に入力され、電流制限動作に供される。
【００４３】
このように、第２の実施形態の定電圧生成回路によれば、ドレイン電流ＩＯ、Ｉ０は各トランジスタのサイズ比に正確に比例した電流値となるので、出力電流ＩＯの制限電流値を理論値通りに維持することができる。
【００４４】
尚、電流制限機能付きドライブ回路５０において、比較増幅器３を除く構成要素は、特許請求の範囲の電流制限機能回路に該当する。
【００４５】
［第３の実施形態］
前記第２の実施形態における電流制限機能付きドライブ回路５０では、出力電流であるドレイン電流ＩＯの増加とともにドレイン電流Ｉ０が増加し、ノード１２の電位が上昇して電流制限がかかる時点で、ＮＭＯＳトランジスタＭ１０が非飽和状態に移行してＮＭＯＳトランジスタＭ８のＯＮ抵抗が高インピーダンスとなる。このとき、素子の特性によっては非飽和状態への移行期間が長くなり、ＮＭＯＳトランジスタＭ８のゲート電位が不定となる状態が長くなる可能性がある。
【００４６】
第３の実施形態の定電圧生成回路における電流制限機能付きドライブ回路は、ＮＭＯＳトランジスタＭ８のゲート電位が不定となる状態が長くなることを防止するものである。図４は第３の実施形態の定電圧生成回路における電流制限機能付きドライブ回路１５０の構成を示す図である。この電流制限機能付きドライブ回路１５０は、前記第２の実施形態の電流制限機能付きドライブ回路（図３参照）において、ＮＭＯＳトランジスタＭ１０をＮＭＯＳトランジスタＭ１１に変更し、比較増幅器５を追加した点のみが異なる。
【００４７】
ＮＭＯＳトランジスタＭ１１は、ソース及びバルクが接地され、ドレイン及びゲートがそれぞれ定電流源６の出力に接続されるノード１４に接続されている。比較増幅器５は、ノード１４を入力とし、ノード１２を反転入力とし、その出力がＮＭＯＳトランジスタＭ８のゲートに接続される。
【００４８】
この電流制限機能付きドライブ回路１５０では、定電流源６の出力に接続されるノード１４が、ＮＭＯＳトランジスタＭ１１のドレインおよびゲートに共通しているので、一定のドレイン電流Ｉａによりノード１４の電位は一意に決まる。比較増幅器５は、ノード１４の電位とノード１２の電位を比較し、その差からＮＭＯＳトランジスタＭ８のＯＮ抵抗を決める。比較増幅器５によってノード間の電位が直接比較されるので、ＮＭＯＳトランジスタＭ８に対する非飽和状態への移行期間が長くなることが防止される。
【００４９】
ここで、ノード１２の電位がノード１４の電位に等しくなるドレイン電流Ｉ０は、ＮＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ６のサイズ比で決まる。これらの両トランジスタのチャネル長Ｌを同一とし、チャネル幅をそれぞれＷ１１、Ｗ６とすると、ドレイン電流Ｉ０が数式（９）を満たすとき、両ノード間の電位が等しくなり、ＮＭＯＳトランジスタＭ８のＯＮ抵抗が上昇し、電流制限がかかる。
Ｉ０ ＝ Ｉａ×Ｗ６／Ｗ１１ …… （９）
【００５０】
このように、第３の実施形態の定電圧生成回路によれば、ＮＭＯＳトランジスタＭ８のゲート電位が不定となる状態を短くでき、安定した定電圧を生成できる。
【００５１】
［第４の実施形態］
前記第１の実施形態では、ＰＭＯＳトランジスタＭ３、Ｍ４のバルク電位を電源ＶＤＤの電位としたが、出力端子２１の電位ＶＯと電源ＶＤＤの電位差が大き過ぎると、基板バイアス効果によりＰＭＯＳトランジスタＭ３、Ｍ４の閾値が高くなり過ぎることが考えられた。第４の実施形態では、この点を考慮したものである。
【００５２】
図５は第４の実施形態における定電圧生成回路の構成を示す図である。第４の実施形態の定電圧生成回路では、図１に示す構成において、ＰＭＯＳトランジスタＭ３、Ｍ４のバルクが出力端子２１の電位ＶＯに等しい電位を有するノード１１に接続されている点のみが異なる。
【００５３】
このような構成によれば、基板バイアス効果によりＰＭＯＳトランジスタＭ３、Ｍ４の閾値が高くなることを防止できる。尚、ＰＭＯＳトランジスタＭ３、Ｍ４のバルクをノード１１に接続する代わりに、ＰＭＯＳトランジスタＭ３、Ｍ４のバルク電位をノード１１の電位以上の電位となるようにしても、同様の効果を得ることができる。
【００５４】
［第５の実施形態］
前記各実施形態における、カレントミラーを構成するＮＭＯＳトランジスタＭ５、Ｍ６（図１、図２、図５参照）は、その特性によりＰＭＯＳトランジスタに比べ、飽和領域で動作するときのドレイン電位の相違によるドレイン電流の相違は小さくて済むが、第５の実施形態では、このドレイン電流の相違を補正し、更に正確な定電圧（ＶＯ）および電流制限機能を有する定電圧生成回路を示す。
【００５５】
図６は第５の実施形態における定電圧生成回路の構成を示す図である。第５の実施形態の定電圧生成回路では、図２に示す構成において、ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ５の間、およびＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ６の間に、それぞれＮＭＯＳトランジスタＭ１７、Ｍ１８を設け、電流制限機能付きドライブ回路５０を電流制限機能付きドライブ回路２５０に変更した点のみが異なる。ＮＭＯＳトランジスタＭ１７は、特許請求の範囲の第７のＮＭＯＳトランジスタに相当し、ＮＭＯＳトランジスタＭ１８は、特許請求の範囲の第８のＮＭＯＳトランジスタに相当する。
【００５６】
ＮＭＯＳトランジスタＭ１７は、そのドレインがＰＭＯＳトランジスタＭ３のドレインに接続され、そのソースがＮＭＯＳトランジスタＭ５のドレインに接続される。ＮＭＯＳトランジスタＭ１８は、そのドレインがＰＭＯＳトランジスタＭ４のドレインに接続され、そのソースがＮＭＯＳトランジスタＭ６のドレインに接続される。つまり、ＮＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ１７、ＮＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ１８は、それぞれカスコード構造となっている。ＮＭＯＳトランジスタＭ１７、Ｍ１８は同一サイズであり、両ゲートは、電流制限機能付きドライブ回路２５０に入力される共通のノードＶＣに接続されている。
【００５７】
図７はノードＶＣが入力される電流制限機能付きドライブ回路２５０の構成を示す図である。
この電流制限機能付きドライブ回路では、第３の実施形態における電流制限機能付きドライブ回路１５０において、ＮＭＯＳトランジスタＭ１１をＮＭＯＳトランジスタＭ１３に変更し、ＮＭＯＳトランジスタＭ１２を新たに設けた点が異なる。
【００５８】
ＮＭＯＳトランジスタＭ１２は、そのドレインが定電流源６の出力に接続されるノード１５に接続され、そのソースが、ノード１５をゲートとし、ソースを接地とするＮＭＯＳトランジスタＭ１３のドレインに接続されている。ＮＭＯＳトランジスタＭ１２のゲートには、ＮＭＯＳトランジスタＭ１７、Ｍ１８のゲートと同一のノードＶＣが接続されている。ノードＶＣの電位は、ノードＶＣがゲートに接続されるＮＭＯＳトランジスタＭ１７、Ｍ１８、Ｍ１２が飽和領域で動作するような電位Ｖｃに設定される。
【００５９】
ＮＭＯＳトランジスタＭ１７、Ｍ１８に注目し、各ＮＭＯＳトランジスタＭ１７、Ｍ１８の電流増幅率βをβ１７、β１８とし、ソース−ゲート間電圧をＶＧＳ１７、ＶＧＳ１８とし、閾値をＶＴ１７、ＶＴ１８とすると、ドレイン電流ＩＤＳ１７、ＩＤＳ１８は、それぞれ数式（１０）、（１１）に示す通りである。
ＩＤＳ１７ ＝ β１７×（ＶＧＳ１７−ＶＴ１７）2／２ …… （１０）
ＩＤＳ１８ ＝ β１８×（ＶＧＳ１８−ＶＴ１８）2／２ …… （１１）
【００６０】
ＮＭＯＳトランジスタＭ１７、Ｍ１８は同一サイズであり、等しいドレイン電流Ｉ０が流れるので、数式（１２）が得られる。
β１７＝β１８、ＩＤＳ１７＝ＩＤＳ１８＝Ｉ０ …… （１２）
【００６１】
これらの数式（１０）、（１１）、（１２）より、数式（１３）が得られる。
ＶＧＳ１７−ＶＴ１７ ＝ ＶＧＳ１８−ＶＴ１８ …… （１３）
【００６２】
ノードＶＣの電位をＶｃ、ＮＭＯＳトランジスタＭ１７のソース電位をＶｄ、ＮＭＯＳトランジスタＭ１８のソース電位をＶｅとすると、ＶＧＳ１７＝Ｖｃ−Ｖｄ、ＶＧＳ１８＝Ｖｃ−Ｖｅより数式（１４）が得られる。
Ｖｄ＋ＶＴ１７ ＝ Ｖｅ＋ＶＴ１８ …… （１４）
【００６３】
ここで、Ｖｄ≠Ｖｅになるとして、例えばＶｄ＜Ｖｅと仮定すると、ＮＭＯＳトランジスタＭ１８のバルク−ソース間電圧がＮＭＯＳトランジスタＭ１７のバルク−ソース間電圧より大きくなるので、基板バイアス効果によりＮＭＯＳトランジスタＭ１８の閾値はＮＭＯＳトランジスタＭ１７の閾値より大きくなる（ＶＴ１８＞ＶＴ１７）。即ち、Ｖｅ＋ＶＴ１８ ＞ Ｖｄ＋ＶＴ１７となり、数式（１４）が成立しなくなる。よって、Ｖｄ＝Ｖｅでなければならず、ＮＭＯＳトランジスタＭ１７、Ｍ１８のソース電位、つまり第２のカレントミラーを構成するＮＭＯＳトランジスタＭ５、Ｍ６のドレイン電位を等しくすることができる。よって、ＮＭＯＳトランジスタＭ５、Ｍ６のドレイン電流を正確に一致させることができ、出力端子２１の電位ＶＯを、ノード１１と等しい電位Ｖａ、つまり基準電位ＶＩに精度良く一致させることができる。
【００６４】
また、図７に示すドライブ回路の構成では、ＮＭＯＳトランジスタＭ１２のドレイン電位と、ドレイン電流Ｉ０が制限電流値に達したときのＮＭＯＳトランジスタＭ１８のソース電位とが等しくなるように、ＮＭＯＳトランジスタＭ１２のサイズを決めておくことが好ましい。このようにすれば、ドレイン電流Ｉ０が制限電流値に達したとき、ＮＭＯＳトランジスタＭ６のゲート、即ちノード１２と、ノード１５の電位を正確に一致させることができるようになり、ＮＭＯＳトランジスタＭ８のゲート電位が不定となる状態を短くしながら、電流制限を高精度に行うことができるようになる。
【００６５】
上記のような条件が成り立つのは、両トランジスタのチャネル長Ｌを同一として、ＮＭＯＳトランジスタＭ１２、ＮＭＯＳトランジスタＭ１８、ＮＭＯＳトランジスタＭ６、ＮＭＯＳトランジスタＭ１３の各チャネル幅をＷ１２、Ｗ１８、Ｗ６、Ｗ１３とすると、数式（１５）を満たすときである。
Ｗ１２ ＝ Ｗ１３×Ｗ１８／Ｗ６ …… （１５）
【００６６】
このように、本実施形態によれば、第２のカレントミラーを構成するＮＭＯＳトランジスタＭ５、Ｍ６のドレイン電位を等しくすることができる他、ドレイン電流Ｉ０が制限電流値に達したとき、ＮＭＯＳトランジスタＭ６のゲートに接続されるノード１２の電位と、ＮＭＯＳトランジスタＭ１２のドレインに接続されるノード１５の電位とを正確に一致させることができ、電流制限を高精度に行うことができる。
【００６７】
尚、ＮＭＯＳトランジスタＭ１２は、特許請求の範囲の第１０のＮＭＯＳトランジスタに相当し、ＮＭＯＳトランジスタＭ１３は、特許請求の範囲の第９のＮＭＯＳトランジスタに相当する。
【００６８】
［第６の実施形態］
図８は第６の実施形態における定電圧生成回路の構成を示す図である。第６の実施形態の定電圧生成回路は、前記第２の実施形態の定電圧生成回路とほぼ同様の構成を有する。第６の実施形態の定電圧生成回路では、図２に示す構成において、ＰＭＯＳトランジスタＭ２のドレイン電位を比較増幅器３にフィードバックするのではなく、出力端子２１に抵抗Ｒ１、Ｒ２を直列接続し、これによって生成された抵抗Ｒ１と抵抗Ｒ２の間における分圧電位Ｖｆｂを、比較増幅器３にフィードバックするようにしたものである。
【００６９】
図８に示す電流制限機能付きドライブ回路５０は、比較増幅器３で分圧電位Ｖｆｂと基準電位ＶＩとを比較し、分圧電位Ｖｆｂが基準電位ＶＩに等しくなるように、ＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２を直接制御して出力端子から所定の定電位ＶＯを出力させる。このように、ノード１１の電位は、電位ＶＯと大きく関係しているため、この電位のことを出力端子２１の電位ＶＯに係わる電位と定義することができる。
【００７０】
この定電圧生成回路は、従来構成に近いフィードバック型のものであるが、出力電流ＩＯの制限電流値を理論値通りに維持するために、ＮＭＯＳトランジスタＭ５、Ｍ６によるカレントミラー回路およびＰＭＯＳトランジスタＭ３、Ｍ４を備えていることが特徴である。
【００７１】
このような構成によれば、ＰＭＯＳトランジスタＭ３、Ｍ４のソース電位、つまりＰＭＯＳトランジスタＭ１のドレイン電位となる定電位出力ＶＯと、ＰＭＯＳトランジスタＭ２のドレインの電位とが等電位となり、ドレイン電流ＩＯ、Ｉ０を各トランジスタのサイズに正確に比例した電流値にすることができる。したがって、従来のフィードバック構成の定電圧生成回路であっても、素子の特性のバラツキに依存することなく、理論値に近い出力電流の制限値を精度良く維持することができる。
【００７２】
尚、本発明は、上記実施の形態の構成に限られるものではなく、特許請求の範囲で示した機能、または実施の形態の構成が持つ機能が達成できる構成であればどのようなものであっても適用可能である。
【００７３】
例えば、第４の実施形態におけるＰＭＯＳトランジスタＭ３、Ｍ４の構成（図５参照）を他の実施形態に適用してもよいことは勿論である。また、第５の実施形態におけるＮＭＯＳトランジスタＭ１７、Ｍ１８、Ｍ１２の構成（図６、７参照）を他の実施形態に適用してもよいことは勿論である。
【図面の簡単な説明】
【００７４】
【図１】第１の実施形態における定電圧生成回路の構成を示す図である。
【図２】第２の実施形態における定電圧生成回路の構成を示す図である。
【図３】図２に示す電流制限機能付きドライブ回路の構成を示す図である。
【図４】第３の実施形態の定電圧生成回路における電流制限機能付きドライブ回路の構成を示す図である。
【図５】第４の実施形態における定電圧生成回路の構成を示す図である。
【図６】第５の実施形態における定電圧生成回路の構成を示す図である。
【図７】図６に示す電流制限機能付きドライブ回路の構成を示す図である。
【図８】第６の実施形態における定電圧生成回路の構成を示す図である。
【図９】従来の定電圧生成回路の構成を示す図である。
【図１０】図９に示す電流制限機能付きドライブ回路の構成を示す図である。
【図１１】ＰＭＯＳトランジスタのドレイン−ソース間の電流電圧特性を示す図である。
【符号の説明】
【００７５】
３ 比較増幅器
１０、１１、１２ ノード
２１ 出力端子
５０ 電流制限機能付きドライブ回路
Ｃ２ キャパシタ
Ｉ０、ＩＯ ドレイン電流
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ７ ＰＭＯＳトランジスタ
Ｍ５、Ｍ６、Ｍ８、Ｍ９、Ｍ１０ ＮＭＯＳトランジスタ
ＶＩ 基準電位
ＶＯ 出力端子の電位
【特許請求の範囲】
【請求項１】
定電圧を生成する定電圧生成回路であって、
出力端子から出力される出力電流を制御する第１のトランジスタと、
前記出力電流に比例した比例電流を生成する第２のトランジスタと、
前記出力端子の電位に係わる電位と所定の基準電位とを比較し、前記出力端子の電位に係わる電位を前記基準電位に保つように、前記第１および第２のトランジスタを駆動する比較制御手段と、
前記出力端子に一端が接続された第３のトランジスタと、前記比例電流が流れる比例電流生成ノードに一端が接続された第４のトランジスタからなる第１のカレントミラーと、
前記第３のトランジスタの他端に一端が接続され他端が接地された第５のトランジスタと、前記第４のトランジスタの他端に一端が接続され他端が接地された第６のトランジスタとからなる第２のカレントミラーとを備える定電圧生成回路。
【請求項２】
請求項１記載の定電圧生成回路であって、
前記出力端子の電位に係わる電位は、前記比例電流生成ノードの電位である定電圧生成回路。
【請求項３】
請求項１または２記載の定電圧生成回路であって、
前記第２のカレントミラーを流れる電流を所定の定電流と比較し、前記第２のカレントミラーを流れる電流が所定の制限電流値を越えないように、前記比較制御手段による前記第１および第２のトランジスタの駆動を制限する電流制限機能回路を備える定電圧生成回路。
【請求項４】
請求項１記載の定電圧生成回路であって、
前記出力端子の電位に係わる電位は、前記出力端子の電位を抵抗で分圧した電位であり、
前記第２のカレントミラーを流れる電流を所定の定電流と比較し、前記第２のカレントミラーを流れる電流が所定の制限電流値を越えないように、前記比較制御手段による前記第１および第２のトランジスタの駆動を制限する電流制限機能回路を備える定電圧生成回路。
【請求項５】
請求項１または２記載の定電圧生成回路であって、
前記第１、第２、第３および第４のトランジスタがそれぞれ第１、第２、第３および第４のＰＭＯＳトランジスタで構成され、前記第５および第６のトランジスタがそれぞれ第５および第６のＮＭＯＳトランジスタで構成され、
前記第３および第４のＰＭＯＳトランジスタは、ゲートが共通で同一サイズであり、前記第５および第６のＮＭＯＳトランジスタは、ゲートが共通で同一サイズである定電圧生成回路。
【請求項６】
請求項３または４記載の定電圧生成回路であって、
前記第１、第２、第３および第４のトランジスタがそれぞれ第１、第２、第３および第４のＰＭＯＳトランジスタで構成され、前記第５および第６のトランジスタがそれぞれ第５および第６のＮＭＯＳトランジスタで構成され、
前記第３および第４のＰＭＯＳトランジスタは、ゲートが共通で同一サイズであり、前記第５および第６のＮＭＯＳトランジスタは、ゲートが共通で同一サイズである定電圧生成回路。
【請求項７】
請求項６記載の定電圧生成回路であって、
前記第３のＰＭＯＳトランジスタと前記第５のＮＭＯＳトランジスタの間に第７のＮＭＯＳトランジスタを備え、前記第４のＰＭＯＳトランジスタと前記第６のＮＭＯＳトランジスタの間に第８のＮＭＯＳトランジスタを備え、
前記第７および第８のＮＭＯＳトランジスタは、それぞれゲート電位が共通で且つ同一サイズである定電圧生成回路。
【請求項８】
請求項７記載の定電圧生成回路であって、
前記電流制限機能回路は、前記所定の定電流を供給する電流源と、前記電流源の出力がゲートに接続され、ソースが接地される第９のＮＭＯＳトランジスタと、前記電流源の出力にドレインが接続され、ソースが前記第９のＮＭＯＳトランジスタのドレインに接続される第１０のＮＭＯＳトランジスタと、前記第１０のＮＭＯＳトランジスタのドレイン電位と、前記第４のＰＭＯＳトランジスタと前記第８のＮＭＯＳトランジスタの接続部分の接続電位とを比較する比較手段とを備え、前記比較手段の比較結果によって前記比較制御手段による前記第１および第２のＰＭＯＳトランジスタの駆動を制限するものであり、
前記第１０のＮＭＯＳトランジスタのゲートは、前記第７および第８のＮＭＯＳトランジスタのゲートに接続され、
前記第１０のＮＭＯＳトランジスタのドレイン電位が、前記第８のＮＭＯＳトランジスタに前記制限電流値に等しい電流が流れたときの前記接続電位と等しい電位となるように、前記第１０のＮＭＯＳトランジスタのサイズが決められた定電圧生成回路。
【請求項９】
請求項５〜８のいずれか記載の定電圧生成回路であって、
前記第３および第４のＰＭＯＳトランジスタのバルクの電位が、前記出力端子の電位と等電位あるいは前記比例電流生成ノードの電位以上の電位となっている定電圧生成回路。
【請求項１】
定電圧を生成する定電圧生成回路であって、
出力端子から出力される出力電流を制御する第１のトランジスタと、
前記出力電流に比例した比例電流を生成する第２のトランジスタと、
前記出力端子の電位に係わる電位と所定の基準電位とを比較し、前記出力端子の電位に係わる電位を前記基準電位に保つように、前記第１および第２のトランジスタを駆動する比較制御手段と、
前記出力端子に一端が接続された第３のトランジスタと、前記比例電流が流れる比例電流生成ノードに一端が接続された第４のトランジスタからなる第１のカレントミラーと、
前記第３のトランジスタの他端に一端が接続され他端が接地された第５のトランジスタと、前記第４のトランジスタの他端に一端が接続され他端が接地された第６のトランジスタとからなる第２のカレントミラーとを備える定電圧生成回路。
【請求項２】
請求項１記載の定電圧生成回路であって、
前記出力端子の電位に係わる電位は、前記比例電流生成ノードの電位である定電圧生成回路。
【請求項３】
請求項１または２記載の定電圧生成回路であって、
前記第２のカレントミラーを流れる電流を所定の定電流と比較し、前記第２のカレントミラーを流れる電流が所定の制限電流値を越えないように、前記比較制御手段による前記第１および第２のトランジスタの駆動を制限する電流制限機能回路を備える定電圧生成回路。
【請求項４】
請求項１記載の定電圧生成回路であって、
前記出力端子の電位に係わる電位は、前記出力端子の電位を抵抗で分圧した電位であり、
前記第２のカレントミラーを流れる電流を所定の定電流と比較し、前記第２のカレントミラーを流れる電流が所定の制限電流値を越えないように、前記比較制御手段による前記第１および第２のトランジスタの駆動を制限する電流制限機能回路を備える定電圧生成回路。
【請求項５】
請求項１または２記載の定電圧生成回路であって、
前記第１、第２、第３および第４のトランジスタがそれぞれ第１、第２、第３および第４のＰＭＯＳトランジスタで構成され、前記第５および第６のトランジスタがそれぞれ第５および第６のＮＭＯＳトランジスタで構成され、
前記第３および第４のＰＭＯＳトランジスタは、ゲートが共通で同一サイズであり、前記第５および第６のＮＭＯＳトランジスタは、ゲートが共通で同一サイズである定電圧生成回路。
【請求項６】
請求項３または４記載の定電圧生成回路であって、
前記第１、第２、第３および第４のトランジスタがそれぞれ第１、第２、第３および第４のＰＭＯＳトランジスタで構成され、前記第５および第６のトランジスタがそれぞれ第５および第６のＮＭＯＳトランジスタで構成され、
前記第３および第４のＰＭＯＳトランジスタは、ゲートが共通で同一サイズであり、前記第５および第６のＮＭＯＳトランジスタは、ゲートが共通で同一サイズである定電圧生成回路。
【請求項７】
請求項６記載の定電圧生成回路であって、
前記第３のＰＭＯＳトランジスタと前記第５のＮＭＯＳトランジスタの間に第７のＮＭＯＳトランジスタを備え、前記第４のＰＭＯＳトランジスタと前記第６のＮＭＯＳトランジスタの間に第８のＮＭＯＳトランジスタを備え、
前記第７および第８のＮＭＯＳトランジスタは、それぞれゲート電位が共通で且つ同一サイズである定電圧生成回路。
【請求項８】
請求項７記載の定電圧生成回路であって、
前記電流制限機能回路は、前記所定の定電流を供給する電流源と、前記電流源の出力がゲートに接続され、ソースが接地される第９のＮＭＯＳトランジスタと、前記電流源の出力にドレインが接続され、ソースが前記第９のＮＭＯＳトランジスタのドレインに接続される第１０のＮＭＯＳトランジスタと、前記第１０のＮＭＯＳトランジスタのドレイン電位と、前記第４のＰＭＯＳトランジスタと前記第８のＮＭＯＳトランジスタの接続部分の接続電位とを比較する比較手段とを備え、前記比較手段の比較結果によって前記比較制御手段による前記第１および第２のＰＭＯＳトランジスタの駆動を制限するものであり、
前記第１０のＮＭＯＳトランジスタのゲートは、前記第７および第８のＮＭＯＳトランジスタのゲートに接続され、
前記第１０のＮＭＯＳトランジスタのドレイン電位が、前記第８のＮＭＯＳトランジスタに前記制限電流値に等しい電流が流れたときの前記接続電位と等しい電位となるように、前記第１０のＮＭＯＳトランジスタのサイズが決められた定電圧生成回路。
【請求項９】
請求項５〜８のいずれか記載の定電圧生成回路であって、
前記第３および第４のＰＭＯＳトランジスタのバルクの電位が、前記出力端子の電位と等電位あるいは前記比例電流生成ノードの電位以上の電位となっている定電圧生成回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００７−３４５５７（Ｐ２００７−３４５５７Ａ）
【公開日】平成１９年２月８日（２００７．２．８）
【国際特許分類】
【出願番号】特願２００５−２１５３０９（Ｐ２００５−２１５３０９）
【出願日】平成１７年７月２６日（２００５．７．２６）
【出願人】（３０６０３７３１１）富士フイルム株式会社 (25,513)
【Ｆターム（参考）】
【公開日】平成１９年２月８日（２００７．２．８）
【国際特許分類】
【出願日】平成１７年７月２６日（２００５．７．２６）
【出願人】（３０６０３７３１１）富士フイルム株式会社 (25,513)
【Ｆターム（参考）】
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