対向電極を有する小型電界効果トランジスタおよび製造方法
【課題】小型化の増進を可能にするとともに、実現が容易な、対向電極を備えた電界効果トランジスタの製造方法を提供する。
【解決手段】ゲート電極９ソースコンタクト１２，ドレインコンタクト１３、および対向電極コンタクトの輪郭描写パターンを含むエッチングマスクが、セミコンダクタ・オン・インシュレータ型の基板上に形成される。基板は、誘電体５の層およびゲート材料により覆われる。対向電極コンタクトは、ゲート電極９のパターン内に配置される。ゲート材料は、ゲート電極９、ソースコンタクト１２およびドレインコンタクト１３、ならびに対向電極コンタクトを画定するためにエッチングされる。支持基板２の一部分は、対向電極コンタクト領域のパターンの中を通って解放される。導電性材料２２が支持基板２の自由部分上に堆積されて、対向電極コンタクトを形成する。
【解決手段】ゲート電極９ソースコンタクト１２，ドレインコンタクト１３、および対向電極コンタクトの輪郭描写パターンを含むエッチングマスクが、セミコンダクタ・オン・インシュレータ型の基板上に形成される。基板は、誘電体５の層およびゲート材料により覆われる。対向電極コンタクトは、ゲート電極９のパターン内に配置される。ゲート材料は、ゲート電極９、ソースコンタクト１２およびドレインコンタクト１３、ならびに対向電極コンタクトを画定するためにエッチングされる。支持基板２の一部分は、対向電極コンタクト領域のパターンの中を通って解放される。導電性材料２２が支持基板２の自由部分上に堆積されて、対向電極コンタクトを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスタを製造するための方法と、電界効果トランジスタと、に関し、その電界効果トランジスタは、
− 支持基板と、
− 誘電体膜と、
− 誘電体膜により支持基板から隔てられた半導体材料と、
− ゲート電極と、
− 支持基板の電気コンタクトと、を含む。
【背景技術】
【０００２】
トランジスタなどの能動集積回路デバイスの大きさが絶え間なく縮小し続けるに伴い、その能動集積回路デバイスは、デバイスの主要な電気特性に影響を及ぼす、例えば、短チャネル効果などの寄生効果を引き起こす物理現象に直面している。これらの欠点のうちのいくつかを改善するために、種々の異なる解決方法が考えられる。
【０００３】
トランジスタが組み込まれた基板は、トランジスタの寄生現象のうちのいくつかを低減するように変更されてきた。これらの改良された基板は、セミコンダクタ・オン・インシュレータ型である。それらの改良された基板は、誘電体により支持基板から隔てられた半導体材料層で形成される。電界効果トランジスタが組み込まれた半導体材料層の厚さに応じて、基板は部分的にまたは完全に空乏化されると考えられる。したがって、完全に空乏化された基板では、トランジスタの伝導チャネルが半導体材料（薄い半導体層）の厚さ全体を占有しており、他方、部分的に空乏化された基板では、トランジスタチャネルは半導体材料（より厚い半導体層）の厚さの一部分を占有するだけである。
【０００４】
部分的に空乏化され、その後、完全に空乏化されたセミコンダクタ・オン・インシュレータ型の基板を連続的に使用することにより、トランジスタの小型化および継続的改善を追求することが可能であった。
【０００５】
その後、完全に空乏化されたセミコンダクタ・オン・インシュレータ型の基板は、誘電体層の厚さを減少させて、支持基板内にドープ層を組み入れることにより変更された。このドープ層は、グランドプレーンを形成するために誘電体層付近に形成される。このグランドプレーンは、半導体材料層上に組み込まれたトランジスタの寄生効果のより良い制御を可能にし、特に、ドレイン電極誘導障壁低下（ＤＩＢＬ）の制御の向上による短チャネル効果のより良い制御を可能にする。しかしながら、グランドプレーンの使用は、このグランドプレーンに接続された付加的な制御電極の組み込みを必要とする。このことは、製造方法レベルにおいて、およびトランジスタにより使用される表面に関連する範囲においても、付加的な制約をもたらす。
【０００６】
文献ＵＳ６６１１０２３は、対向電極を備えた電界効果トランジスタについて説明しており、この対向電極は、支持基板をドーピングすることにより伝導チャネルの下方に形成される。また、対向電極は、コンタクト接続を形成可能にするためにデバイスを被覆する絶縁パターンの一部分の下部に形成される。絶縁パターンを貫通して対向電極とゲート電極との間の電気接続が形成される。
【０００７】
トランジスタおよびその製造方法は、ゲート電極と対向電極を電気的に区別してより大きな動作の柔軟性を得ることができないため、最適ではない。さらに、対向電極の制御を得るためには絶縁パターンを貫通する必要がある。この点は、絶縁パターン内のこのコンタクト接続に対する安全域もまた考慮に入れなければならないことから、高密度回路内で動作する場合には問題が多い。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許ＵＳ６６１１０２３号明細書
【発明の概要】
【０００９】
本発明の目的は、対向電極を備えた電界効果トランジスタの製造方法を提供することである。この方法は小型化の増進を可能にするとともに、実現が容易である。
【００１０】
この要求を満たすために、
− 支持基板と、半導体材料層と、ゲート材料と、を有するセミコンダクタ・オン・インシュレータ型の基板を提供するステップと、
− エッチングマスクからゲート材料をエッチングして、ゲート電極の輪郭描写と、ゲート材料内の対向電極コンタクト領域の輪郭描写と、を画定するステップであって、対向電極コンタクト領域がゲート電極のパターン内に位置するようなステップと、
− 対向電極コンタクト領域内に対向電極コンタクトを形成するステップと、
が特に実行される。
この方法は、小型化の増進を可能にするゲート電極に対して対向電極コンタクトの自己整合を実行する。
【００１１】
本発明のさらなる目的は、ゲート電極に電気的に接続された対向電極を備え、特に小型でかつ製造が容易な電界効果トランジスタを提供することである。この要求を満たすために、特に、ゲート電極を貫通し、かつ、半導体材料膜を貫通するための支持基板電気コンタクトが設けられる。
【００１２】
他の利点および特徴は、あくまで非制限的な例として与えられ、添付の図面に示された本発明の特定の実施形態の下記の説明から、より一層明確に明らかになるであろう。
【図面の簡単な説明】
【００１３】
【図１】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図２】本発明の製造方法の特定のステップを平面図で模式的に示す図である。
【図３】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図４】本発明の製造方法の特定のステップを平面図で模式的に示す図である。
【図５】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図６】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図７】本発明の他の製造方法において図６の代替的ステップを断面図で模式的に示す図である。
【図８】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図９】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図１０】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図１１】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図１２】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図１３】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図１４】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図１５】本発明の製造方法の第１の代替的実施形態を断面図で模式的に示す図である。
【図１６】本発明の製造方法の第１の代替的実施形態を断面図で模式的に示す図である。
【図１７】本発明の製造方法の第１の代替的実施形態を断面図で模式的に示す図である。
【図１８】本発明の製造方法の第２の代替的実施形態を断面図で模式的に示す図である。
【図１９】本発明の製造方法の第３および第４の代替的実施形態を断面図で模式的に示す図である。
【図２０】本発明の製造方法の第３および第４の代替的実施形態を断面図で模式的に示す図である。
【図２１】本発明の製造方法のさらなる第５の代替的実施形態を断面図で模式的に示す図である。
【図２２】ＳＲＡＭメモリセルを形成するために対向電極を備えた４個のトランジスタの輪郭を描くエッチングマスクのパターンを平面図で示す図である。
【発明を実施するための形態】
【００１４】
本発明の電界効果デバイスの製造方法は、基板１から実行され、基板１は、図１に示すように、例えば半導体材料から作られた支持基板２と、誘電体層３と、半導体材料膜４と、ゲート誘電体５と、ゲート材料６の層と、マスク層７と、を連続的に含む。マスク層７はハードマスクとしての役割を果たし、例えば、窒化シリコンまたは酸化シリコンなどの絶縁体から作られる。
【００１５】
図１は、方法のステップの平面図を代表する図２および図４に示した線ＡＡ’および線ＢＢ’に沿った、左から右への断面図を示す。
【００１６】
したがって、基板１は、ゲート誘電体５と、ゲート電極としての役割を果たすことができる材料６とで覆われたセミコンダクタ・オン・インシュレータ型の基板であり、このゲート材料６自体がハードマスクとしての役割を果たすマスク材料７で覆われる。例えば、ゲート誘電体は、１〜３ｎｍの間に含まれる厚さを有しており、ゲート材料６は、金属の場合には２〜１５ｎｍの間に含まれる厚さを有し、または多結晶シリコンの場合には３０〜８０ｎｍの間に含まれる厚さを有する。マスク材料は、２０〜５０ｎｍの間に含まれる厚さを有することが好ましい。
【００１７】
図２および図３に示すように、エッチングマスク８はマスク層７内に形成される。エッチングマスク８は、ゲート電極９、ソース電極１０およびドレイン電極１１、ならびにソースコンタクト１２およびドレインコンタクト１３のようなトランジスタを形成する異なる要素を画定し、および／または互いに対して位置付けることができるようにする。例えば、エッチングマスク８はフォトリソグラフィおよびエッチングにより形成される。
【００１８】
図２に示すように、エッチングマスク８は、ゲート電極９の輪郭を描くパターンを含む。ゲート電極９のパターンは、伝導チャネル１４の輪郭を描くという目的、および伝導チャネル１４の両側にソース電極１０およびドレイン電極１１を位置付けるという目的に役立つ（図３）。図３に示すように、ソース電極１０およびドレイン電極１１、ならびに伝導チャネル１４は、半導体材料層４内に配置される。
【００１９】
また、エッチングマスク８は、ソース電極１０およびドレイン電極１１上に形成されることになる将来のソースコンタクト１２およびドレインコンタクト１３の輪郭を描く領域のパターンを含む。
【００２０】
さらに、エッチングマスク８は、将来の対向電極コンタクトを形成することになるアクセス領域１５のパターンを、ゲート電極９のパターン内に含む。このアクセス領域１５はゲート電極の内側に形成された閉パターンに対応する。アクセス領域１５のパターンとゲート電極９のパターンとは異極性である。
【００２１】
エッチングマスク８内に形成されたパターンを用いることにより、ソース電極１０およびドレイン電極１１、ならびにソースコンタクト１２およびドレインコンタクト１３の位置は、単一のフォトリソグラフィレベルでゲート電極９に対して側方に画定できる。その結果、上述のすべての電極の自己整合およびコンタクトの自己整合が実現される。また、このフォトリソグラフィレベルを用いて異なるコンタクトの寸法を画定できる。ゲート電極９の従来のパターンは、このゲート電極９の内側に形成されたアクセス領域１５のパターンにより完成する。
【００２２】
ゲート電極９、ソースコンタクト１２、ドレインコンタクト１３、およびアクセス領域１５の形状は、マスク層７の完全領域または空隙領域によりエッチングマスク８内に表される。マスク層７は、後続のエッチングステップに対するハードマスクとしての役割を果たす。したがって、マスク層７は、ハードマスクとしての役割を果たすことができるほどに十分強い材料から選択される。技術的ステップを限定するために、ゲート電極９を代表する領域、ならびにソースコンタクト１２およびドレインコンタクト１３を代表する領域は、エッチングマスク内の完全領域により表されることが有利である（図３）。
【００２３】
図３および図４に示すように、エッチングマスク８とゲート誘電体層５の間に配置された層をパターン形成するために異方性エッチングが実行され、この場合には、ゲート材料６だけがこれらの２つの層の間に存在している。ゲート電極９の形状は、図３に断面図で示すようにゲート材料６の領域およびマスク材料７の領域によりソースコンタクト１２およびドレインコンタクト１３の輪郭を描く領域と同時に画定される。ゲート電極９の輪郭描写が実行されるときに、ゲート電極９内のアクセス領域１５の輪郭描写もまた実行される。ソースコンタクト１２およびドレインコンタクト１３は、図２および図４のゲート電極のパターンとは異なるパターンであるが、それらは、また、後続の段階ではゲート電極パターンと結合することもでき、分離することもできる。
【００２４】
ゲート電極９が作られて、マスク層７およびゲート材料６の側方にアクセス領域１５（ならびに、該当する場合、ソースコンタクト１２およびドレインコンタクト１３）の輪郭が描かれると、アクセス領域１５のマスキング（ならびに、該当する場合、ゲート電極９と、将来のソースコンタクト１２およびドレインコンタクト１３との間に存在する空間のマスキング）が実行される。
【００２５】
ゲート電極９と、将来のソースコンタクトおよびドレインコンタクトとの間の空間は、ゲート電極９とソースコンタクト１２およびドレインコンタクト１３のそれぞれとに向かい合う側壁の間の容積に対応する。
【００２６】
マスキングは異なる方法で実行できる。例えば、マスキングは異なる付加的なフォトリソグラフィステップで実現でき、この異なる付加的なフォトリソグラフィステップは、アクセス領域１５、またはゲート電極９とソースコンタクト１２およびドレインコンタクト１３との間に位置する領域を、自由にしておくだけである。この場合、自由なままにされた領域内に第１の充填材１６および第２の充填材１７が堆積される。第１の充填材１６は、アクセス領域１５に対応する空隙領域を充填し、他方、第２の充填材１７は、ゲート電極９とソースコンタクト１２およびドレインコンタクト１３との間のゲート電極９の両側にある２つの空隙領域を充填する。第２の充填材１７は、ゲート電極９とソースコンタクト１２およびドレインコンタクト１３との間の短絡を防止する。
【００２７】
第１の充填材１６は、例えば、シリコン・ゲルマニウム合金型の材料である。一般に、第１の充填材１６は、存在する他の材料に対して選択的に取り除くことができる材料により形成される。
【００２８】
第２の充填材１７が依然として最終構造内に残っている場合には、第２の充填材１７は、ゲート電極９とソースコンタクト１２およびドレインコンタクト１３との間の電気絶縁を実行する材料により形成される。第２の充填材１７は、例えば、ＴＥＯＳ型（オルトケイ酸テトラエチル）の酸化シリコンである。第２の充填材が最終構造内に保持されていない場合には、第２の充填材は導電性材料から作られても良い。第１および第２の充填材の選択は、第２の充填材１７に対して第１の充填材１６を選択的に取り除くことができるように行われる。
【００２９】
優先実施形態では、いかなる付加的なフォトリソグラフィレベルも使用せずに、アクセス領域１５のマスキング、ならびにゲート電極９とソースコンタクト１２およびドレインコンタクト１３との間の領域のマスキングが実行される。マスキングは、所望の空隙領域を充填するために使用された材料１６または１７のコンフォーマルデポジションを用いて実行され、その後、材料１６または１７の部分エッチング、好ましくはエッチング停止検出を備えた等方性エッチングが行われる。第１の充填材１６および第２の充填材１７の位置をマスターするために、アクセス領域１５の最小寸法と、ソースコンタクト１２およびドレインコンタクト１３からエッチングマスク８内のゲート電極９を分離する距離とを、基板１の表面に対して平行な平面内で画定しなければならない。好ましい方法では、デバイスの製造を容易にするために、アクセス領域１５の穴とソースコンタクト１２およびドレインコンタクト１３のそれぞれとの間には約１０ｎｍの距離が存在する。
【００３０】
最小側方寸法を示す空隙領域が最初に充填されることになる。したがって、第１の充填材１６が第２の充填材１７よりも先に堆積される場合、アクセス領域１５の大きさは、それに応じて形成されなければならない。その結果、アクセス領域１５は、コンタクト１２および１３からゲート電極９を分離する最小距離よりも小さい縦方向寸法および／または横方向寸法を示すであろう。第１の充填材１６が第２の充填材１７の後に堆積される場合には、寸法に対する制約は反対になるであろう。好ましい方法では、充填されるべき領域を確実に区別するために、５〜１０％の間に含まれる安全域が使用される。
【００３１】
それに対して、アクセス領域１５の寸法が固定され、かつ、ゲート電極９とソースコンタクト１２およびドレインコンタクト１３との間の距離が固定された場合、材料１６および１７の堆積順序は自ずと決められる。第１の充填材１６が最後に堆積され、すなわち、第２の充填材１７の後に堆積されることが好ましい。
【００３２】
最初に堆積された材料（充填材１６および１７のどちらか）が、コンフォーマルデポジションと、その後に続く等方性エッチングとを用いて必要な空隙領域内に位置付けられる。このようにして、最小寸法を有する空隙領域が堆積材料で充填されると、等方性エッチングが実行される。この等方性エッチングは、充填材を充填すべき空隙領域内を除いて充填材を取り除く。同等な方法が、その後に堆積される材料を位置付けるために使用される。
【００３３】
図４および図５に示すように、第１の充填材１６がアクセス領域１５内に堆積され局所化されると、輪郭描写パターン１８が形成される。この輪郭描写パターン１８は、ウェハ全面に堆積された輪郭描写材料１９により実現される。したがって、輪郭描写材料１９は、少なくともゲート誘電体１０上、およびエッチングマスク８上に堆積され、既存のすべての空隙領域を充填することが好ましい。輪郭描写パターン１８は、ゲート電極９の周囲、ならびにソースコンタクト１２およびドレインコンタクト１３の周囲に形成される。
【００３４】
図６に示す特定の実施形態では、輪郭描写パターン１８を形成する前には、ゲート電極９と、ソースコンタクト１２およびドレインコンタクト１３との間の空隙領域を、自由なままにしておくことが考えられる。また、この場合、輪郭描写パターン１８を構成する輪郭描写材料１９は第２の充填材１７をも形成する。輪郭描写パターン１８は、ゲート電極９と、ソースコンタクト１２と、ドレインコンタクト１３との周囲にも絶縁パターンを形成するために、電気絶縁材料から作られることが好ましい。したがって、変形例として、第２の充填材１７および輪郭描写材料１９は、異なる時間に、同一かまたは異なるものとなり得る材料で堆積される。
【００３５】
図７および図８に示すように、輪郭描写パターン１８は、ゲート電極９の上端壁の一部分、第１の充填材１６の上端壁の一部分、ならびにソースコンタクト１２およびドレインコンタクト１３の上端壁の一部分を自由なままにしておく（すなわち、ソースコンタクト１２の上端壁の一部分と、ドレインコンタクト１３の上端壁の一部分と、を覆わない）ようにパターン形成される。
【００３６】
図７に示す特定の実施形態では、その後、必要な領域を覆わないように、輪郭描写パターン１８内に少なくとも１つの開口部２０が形成される。図８に示す他の特定の実施形態では、ゲート電極９の上端壁、ソースコンタクト１２およびドレインコンタクト１３の上端壁、ならびに第１の充填材１６の上端壁が完全に自由なままにされる。この解放は、マスク層７を停止層として使用する化学機械研磨を用いて実現されることが好ましい。しかしながら、輪郭描写パターン１８の上端面の平担化を実行して、その後、ゲート電極９、第１の充填材１６、ならびにソースコンタクト１２およびドレインコンタクト１３を解放するエッチングステップを実行することが考えられる。
【００３７】
第２の充填材１７が最終構造内に保持される場合には、第２の充填材１７の上端面の少なくとも部分的な解放を実行する必要はない。反対に、第２の充填材１７の上端面の一部分を解放しなければならないが、しかしながら、この解放は方法の後半で実行できる。
【００３８】
図９および図１０に示すように、その後、第１の充填材１６は取り除かれて、ゲート誘電体５へのアクセスが可能になる。つづいて、ゲート誘電体５、半導体材料４、その後、誘電体層３もまた、アクセス領域１５のレベルで取り除かれる。エッチング工程は、必要な構成および／またはアクセス領域１５上方の輪郭描写パターン１８内の開口領域の表面に応じて、等方的に（図１０）または異方的に（図９）実行できる。
【００３９】
支持基板２へのアクセス経路が作られると、アクセス領域１５を介してアクセス可能な導電性材料の少なくとも自由領域上に保護層２１が形成されるが、ただし、保護層２１が形成される領域は、支持基板２上と、場合によりゲート電極９上とを除く。示された構成では、保護層２１は、少なくとも半導体材料４上に形成されなければならない。この保護層２１は任意の好適な方法を用いて、例えば、支持基板２およびゲート材料６に対する半導体材料層４の選択的酸化を用いて形成できる。
【００４０】
図１１に示す特定の実施形態では、半導体材料４のエッチングが等方的に実行され、層３および４内に、エッチングマスク８（図１０）内のアクセス領域１５の表面および／または輪郭描写パターン１８内の関連する開口部２０よりも広範囲の空隙領域をもたらす。その後、保護層２１は酸化により、または電気絶縁材料の堆積により形成される。形成された誘電体は、異方性エッチングを用いて支持基板２の表面のレベルで取り除かれる。このようにして、第１の充填材１６の上端壁の自由表面のパターン（図７または図８）は、支持基板２上の自由領域のパターンに一致する。他の場所では、電気絶縁保護層２１は保持される。保護層２１は、短絡から半導体材料層４を保護するとともに、支持基板２と将来の対向電極コンタクトとの間の有効接触面の輪郭を描く。
【００４１】
大きな有効コンタクトを得るためには、アクセス領域１５の上端面全体を解放する必要があることが好ましい。
【００４２】
図１２に示すように、支持基板２がアクセス領域１５内に自由領域を提示して、保護層２１が少なくとも半導体材料層４とのいかなる短絡をも防止すると、対向電極コンタクトを形成できる。コンタクトは、例えば、金属またはドープ半導体材料などの第１の導電性材料２２の堆積およびパターン形成により作られる。支持基板２がシリコンから、またはシリコンベースの材料もしくはゲルマニウムベースの材料から作られる場合には、材料２２の堆積の前に金属薄膜層の堆積を行うことが好ましい。この金属層は、支持基板２と電気対向電極コンタクトとの間の電気コンタクトを強化するシリサイドおよび／またはゲルマナイド（図示せず）を形成するために熱処理を受ける。
【００４３】
図１３に示すように、その後、ソースコンタクト領域１２およびドレインコンタクト領域１３は、これらの領域の下端に存在するゲート材料６にアクセスするために、少なくとも部分的に解放される。ソースコンタクト領域１２およびドレインコンタクト領域１３の解放は、任意の好適な技法を用いて、例えば、ソースコンタクト領域１２の上端面と、ドレインコンタクト領域１３の領域の上端面と、が覆われていない状態のままにするフォトリソグラフィステップを用いて実行される。優先的方法では、異なる材料が、ゲート電極のレベルに存在する異なる材料と比較して、コンタクト領域１２および１３内に配置される。この点は、第１および第２の充填材１６および１７の位置決めについて説明したように、異なるコンタクトの寸法を調節することにより得ることができる。
【００４４】
その後、トランジスタのソース電極１０およびドレイン電極１１を形成する半導体材料層４のうちの少なくとも一部分を解放するために、ゲート材料６、その次にゲート誘電体５が取り除かれる。ここで再び、ソースコンタクト１２およびドレインコンタクト１３が、例えば、金属またはドープ半導体材料などの、第１の導電性材料２２と同一かまたは異なる第２の導電性材料２３を堆積することにより、従来と同様に形成される。上述のように、この材料を堆積する前にシリサイドまたはゲルマナイドを形成できることが好ましい。この実施形態では、ソースコンタクト１２およびドレインコンタクト１３、ならびに対向電極コンタクト、すなわち、支持基板２の対向電極コンタクトは、別々に形成される。
【００４５】
第１の導電性材料２２が指向性を保持して堆積される場合には、この電極と半導体材料４との間には、いかなるコンタクトもあり得ないため、図１０に示す実施形態では保護層２１を提供する必要はない。
【００４６】
また、図１４に示すように、将来のゲート電極９の輪郭を描く領域も、ゲート材料６の一部分をアクセス可能にしてゲートコンタクトを形成できるようにするために、少なくとも部分的に解放される。マスク材料の少なくとも部分的なエッチングが実行されると、ゲート材料６へのアクセスが可能になり、その後、既存のゲート材料６を他の材料に置き換えることを想定できるとともに、ゲート誘電体５もまた、より有利な特徴を示す他の材料に置き換えることができる。また、導電性材料を使用することもでき、ここでは、例えば、第２の導電性材料２３が使用される。このようにして、いくつかのトランジスタを基板上に形成する場合には、ゲート電極９を形成する材料を変更することにより異なるトランジスタを特徴化することができる。
【００４７】
その後、輪郭描写パターン１８および／または第２の充填材１７を取り除くことができる。残りのトランジスタは従来と同様に製造される。
【００４８】
このようにして、ソースコンタクト１２はソース電極１０に電気的に接続され、ドレインコンタクト１３はドレイン電極１１に電気的に接続される。対向電極コンタクトは、半導体材料層４に接続されずに、支持基板２に電気的に接続される。
【００４９】
図１５〜図１７に示す他の代替の実施形態では、対向電極コンタクトがソースコンタクト１２およびドレインコンタクト１３と同時に形成される。その後、ゲート電極９と、ソースコンタクト１２およびドレインコンタクト１３とが、同じ導電性材料で形成される。
【００５０】
輪郭描写パターン１８が形成されると、輪郭描写パターン１８はアクセス領域１５の上端面、ゲート電極９の上端面、ならびにソースコンタクト１２およびドレインコンタクト１３の上端面を解放するためにパターン形成される。パターン形成は、エッチングステップと関連する、または関連しない平担化ステップにより実現される。その後、基板表面には、第１の充填材１６、エッチングマスク８、および第２の充填材１７（図８）がある。
【００５１】
その後、エッチングマスク８は取り除かれ、それによりゲート材料６、第１の充填材１６の側壁の一部分、および第２の充填材１７の側壁の一部分がアクセス可能になる。
【００５２】
図１５に示すように、その後、被覆材料２４がコンフォーマル手法で自由表面上に堆積される。この被覆材料２４は一定の厚さを有しており、最初の表面トポグラフィを再現する。被覆材料の堆積厚さは、輪郭描写パターン１８の内側のゲート電極９を代表する空隙領域が埋められるような厚さである。このようにして、ゲート電極９のレベルの輪郭描写パターン１８では、エッチングマスク８は被覆材料２４で完全に置き換えられてしまう。ゲート電極９の形状は保持される。
【００５３】
他方、ゲート電極９の横方向寸法および縦方向寸法のうちの最小寸法よりも何れも大きい横方向寸法および縦方向寸法を示すソースコンタクト領域１２およびドレインコンタクト領域１３、その後、側壁上に側部スペーサ２５の形成がある。この側部スペーサ２５は、ゲート材料６のアクセス可能表面を減少させるが、このコンタクト領域を埋めてしまうことはない。また、ゲート電極９内だけに被覆材料を局所化するために追加のフォトリソグラフィステップを用いることによって、ソースコンタクト領域１２およびドレインコンタクト領域１３内の側部スペーサ２５の形成を防止することもできる。その後、材料２４は任意の好適な技法により堆積される。
【００５４】
ゲート電極９が被覆材料２４で覆われると、第１の充填材１６が取り除かれ、それによってアクセス領域１５内でゲート誘電体５がアクセス可能になり、このゲート誘電体５は、その後、取り除かれる。
【００５５】
図１６に示すように、コンタクト領域１２および１３のゲート材料６、ならびにアクセス領域１５の下部の半導体材料層４が取り除かれる。好適な方法では、ゲート材料６および半導体材料層４が、同じ材料から作られるか、または同じエッチング化学反応で変化を生じる場合、これらの２つの材料は同時に取り除くことができる。エッチングは異方性または等方性の何れもとり得る。
【００５６】
ゲート材料６を取り除くために異方性エッチングを使用し、かつ被覆材料２４内にスペーサ２５が存在している場合には、コンタクト領域の側壁上にゲート材料６から作られたスペーサの形成がある。これらのスペーサが存在しないときには、ゲート材料６はコンタクト領域から完全に取り除かれる。
【００５７】
ソースコンタクト領域１２およびドレインコンタクト領域１３内のゲート材料６を取り除くために等方性エッチングを使用する場合には、被覆材料２４から作られたスペーサ２５の有無は重要ではない。しかしながら、ゲート材料６がアクセス領域１５の自由表面から消費されるであろうことに留意されたい。
【００５８】
半導体材料層４は、誘電体層３の一部分がアクセス可能になるようにパターン形成される。また、誘電体層３は、支持基板２へのアクセスが可能になるようにパターン形成される。アクセス可能な支持基板２の範囲は、使用されるエッチング法に依存する。誘電体層５および半導体材料層４を取り除くために使用されるエッチング法は、解放された表面を増加させるためには等方型であることが好ましい。
【００５９】
コンタクト領域１２および１３内でゲート誘電体５がアクセス可能になると、ゲート誘電体５を取り除くことができる。ゲート誘電体５および誘電体層３が同じエッチング化学反応で変化を生じる材料である場合には、ゲート誘電体５および誘電体層３を同時に取り除くことが好ましい。
【００６０】
支持基板２がアクセス領域１５内でアクセス可能になると、支持基板２と他の電極の間のいかなる短絡をも防止するために保護層２１を形成しなければならない。上述のように、保護層は電気絶縁材料から作られ、局所化される。保護層２１の局所化は、選択的形成により、および／または一般的形成と、その後に続くパターン形成により、実現できる。
【００６１】
保護層２１は半導体材料層４と支持基板２との間のいかなる電気コンタクトをも防止する。また、保護層２１はゲート電極９と支持基板２との間の電気コンタクトも防止できる。
【００６２】
保護層２１は、例えば、半導体材料層４の酸化または窒化により、すなわち、半導体材料層４の電気絶縁材料への表面的な変質により形成される。同じことが、ゲート材料層６の電気絶縁材料への表面的な変質にも当てはまる。また、この変質の間に、支持基板２が変質する場合には、支持基板２上に形成された保護層２１は、支持基板２の一部分へのアクセスを可能にするために少なくとも部分的に取り除かれる。このアクセスは、アクセス領域１５の上端から見える保護層２１だけを取り除く異方性プラズマエッチングにより実現できる。また、保護層２１が、支持基板２と比較して、被覆される領域付近でより厚くなっている場合には、異方性ウェットエッチングにより、または異方性プラズマエッチングにより、このアクセスを達成することも考えられる。また、保護層２１が、他の被覆領域と比較して、支持基板２の近くでより速いエッチングレートを可能にするような組成の差を示す場合には、異方性ウェットエッチングにより、またはプラズマエッチングにより、このアクセスを達成することもある。このようにして、保護層２１は半導体材料層４の端部上に少なくとも局所化される。
【００６３】
半導体材料層４がコンタクト領域内でアクセス可能ではない場合には、半導体材料層４は露出されなければならない。コンタクト領域内のゲート誘電体５は、遅くともこのステップで取り除かれるが、ゲート誘電体５は、事前に、例えば、誘電体層３をエッチングするときに取り除くこともできる。
【００６４】
図１７に示すように、この構造から、ソースコンタクト１２、ドレインコンタクト１３、および対向電極コンタクトは、これらすべての電極がアクセス可能であるため、同時に形成できる。これらのコンタクトは、例えば、導電性材料の堆積により形成され、例えば、第２の導電性材料２３は、ここでは金属である。固有コンタクトを形成するための導電性材料の局所化が、輪郭描写パターン１８を停止層として使用する化学機械研磨ステップにより実現されることが好ましい。
【００６５】
電気コンタクトを改善するための金属の堆積の前に、シリサイド化ステップが半導体材料４の自由領域上で実行されることが好ましい。このようにして、シリサイドはソースコンタクト領域１２およびドレインコンタクト領域１３内の半導体材料層４上に、ならびにアクセス領域１５内およびゲート電極９内の支持基板２上に形成されるが、ただし、これらの材料は、シリサイドを形成するために、または金属挙動を有し半導体ベースの材料から作られた他の任意の材料を形成するために、金属と反応できる。
【００６６】
図１８に示す他の代替の実施形態では、第２の被覆材料２６の層が堆積され、パターン形成される。堆積厚さは、第２の被覆材料２６の層がソースコンタクト領域１２およびドレインコンタクト領域１３内に側部スペーサ２７を形成して、ゲート電極９の空の容積を充填するように、選択される。このようにして、ゲート電極９の上端が第２の被覆材料２６で覆われて、この第２の被覆材料２６はゲートコンタクトのその後の形成を防止する。したがって、この実施形態は、アクセス領域１５内に形成された対向電極コンタクトがゲート電極９をそれらの共通側壁を用いて電気的に接続する場合に関心があるだけである。
【００６７】
その後、ソースコンタクト領域１２およびドレインコンタクト領域１３内に存在する空隙領域は、有効なソースコンタクト１２およびドレインコンタクト１３を形成する導電性材料により充填される。これらのソースコンタクト１２およびドレインコンタクト１３は、第２の充填材１７の厚さ分だけ、および第２の被覆材料２６から作られた側部スペーサ２７の厚さ分だけ、ゲート電極９から隔てられる。これらの２つの厚さは、ソースコンタクト１２及びドレインコンタクト１３と、ゲート電極９との間に存在する浮遊容量の値を制御できるようにする。
【００６８】
使用する実施形態に応じて、少数のステップを追加することで、電気的観点から見て完全に分離したゲート電極および対向電極を達成するか、または電気的に接続された電極を達成するか、のどちらかが可能である。ゲート電極と対向電極コンタクトとの間の電気的独立性を達成するためには、第１の導電性材料２２とゲート電極９を形成する材料との間に電気絶縁層を有する必要がある。
【００６９】
図１９に示すように、この電気絶縁層は、保護層２１と少なくとも他の１つの絶縁体２８とにより形成できる。例えば、保護層２１が半導体または導電性材料の酸化により形成される場合には、半導体材料層４の自由な側壁上の保護層２１の形成、およびゲート材料６の側壁上の他の絶縁体２８の形成が可能である。電気絶縁層のパターン形成は、半導体材料層４の端部上およびゲート材料６の端部上に電気絶縁体を局所化できるようにするとともに、支持基板２の少なくとも一部分を解放する。
【００７０】
また、図２０に示すように、輪郭描写パターン１８内に形成された開口部２０がアクセス領域１５の範囲よりも小さい場合には、電気絶縁膜は保護層２１により、および場合によっては他の絶縁体２８により形成できる。したがって、アクセス領域１５の上方に形成された開口部２０は、アクセス領域１５の周囲のエッチングマスク８の一部分を解放しない。第１の充填材１６の異方性エッチングが実行される場合には、アクセス領域１５の壁上に材料２８の連続膜の形成があり、すなわち、第１の密封膜１６はゲート材料６の側壁、およびエッチングマスク８の側壁を覆う。材料２８が電気絶縁性であるか、または第１の充填材１６の、例えば、酸化などの変質による場合には、保護層２１および／または材料２８は第１の充填材１６により形成できる。支持基板２の一部分の解放は、異方性エッチングを用いて実現することが好ましい。
【００７１】
また、他の実施形態では、図示されていないが、ゲート材料６が取り除かれたときに対向電極コンタクトが形成された後に、絶縁膜を形成することもできる。この場合、対向電極コンタクトの側壁へのアクセスを解放する必要がある。これは、ゲート電極を形成する材料を取り除くことにより、および電気絶縁材料のコンフォーマルデポジションにより実現できる。この絶縁層は、ゲート誘電体が堆積されるときに、ゲート誘電体により形成できることが好ましい。
【００７２】
したがって、例えば、図１４、図１７、および図１９に示すように、ゲート電極９および対向電極を含む電界効果トランジスタを取得できる。トランジスタは、支持基板２、誘電絶縁体層３、および半導体材料膜４を連続的に含む。半導体材料膜４は、誘電体層３により支持基板２から隔てられており、ゲート誘電体５およびゲート材料６の層で覆われる。ゲート電極９は、ゲート誘電体５により半導体材料膜４から隔てられる。対向電極は支持基板２内に形成され、対向電極の制御はアクセス領域１５から形成された支持基板コンタクトを用いて実現される。支持基板コンタクトは、支持基板上の膜と短絡することなくゲート電極９を貫通し、半導体材料膜４を貫通する。これは、例えば、半導体材料膜４のコンタクトから支持基板２のコンタクトを電気的に絶縁する保護層２１を用いて実現される。
【００７３】
ゲート電極９および半導体材料膜４の中のコンタクトのこの統合化は、最終回路のコンパクト性に関する限り大きな進歩を可能にする。デバイスの表面は他のアーキテクチャと比較した電気性能のように保持される。隣接する絶縁パターン内に対向電極コンタクトを作ることはもはや必要ない。これは高密度領域内で絶縁パターンのレベルでの寸法制約を減らすことを可能にする。また、これは、信頼できるコンタクト接続を確保するために、いくつかの対向電極が拡張された領域内での、短絡および浮遊容量の問題を防止する。
【００７４】
いくつかのトランジスタを半導体材料膜４上に形成するときには、電気絶縁パターンもまた同様に組み込まなければならない。これらの電気絶縁パターンの目的は、電荷担体が寄生的な方法で１つのトランジスタから他のトランジスタへ移動することを防止することである。
【００７５】
半導体材料膜４は、１つ以上のトランジスタが形成されたアクティブ領域を画定するようにパターン形成される。これらのアクティブ領域の相補的部分は絶縁パターンである。絶縁パターンは、電気絶縁材料で形成されるか、または空隙領域、すなわち、固体材料で充填されていない領域で形成される。
【００７６】
特定の実施形態では、アクティブ領域は、第１および第２の密封材の堆積後に画定される。したがって、アクティブ領域は、トランジスタと同じ形状を示す。ゲート電極９の全体は、半導体材料膜４の上方に形成される。
【００７７】
また、特定のフォトリソグラフィステップを用いてアクティブ領域を画定することもできる。このステップは、輪郭描写材料１９が電気絶縁性であり、最終構造内に保持されている場合には、輪郭描写材料１９の堆積前に実行されることが好ましい。また、アクティブ領域は、トランジスタが製造された時点でも画定できる。
【００７８】
また、アクティブ領域および絶縁パターンが形成された時点でトランジスタを製造することも想定できる。この場合、コンタクト領域を組み込んだゲート電極の部分は、アクティブ領域の上方に形成されることが好ましい。
【００７９】
図２１に示す他の代替の実施形態では、アクセス領域１５は絶縁パターンの上方に配置される。先の実施形態と同様に、ゲート材料６はエッチングマスク８を用いてパターン形成される。第１および第２の密封材が堆積され、輪郭描写パターン１８が形成される（図７、図８）。第１の充填材１６が取り除かれて、ゲート材料５または絶縁パターンの一部分を自由のままにする。先の場合と同様に、アクセス領域の下部に配置された材料が、支持基板２の接続を可能にするために取り除かれる。
【００８０】
図２１に示す特定の事例では、半導体膜４と対向電極コンタクトとの間に寄生電気接続がない。しかしながら、また、対向電極と半導体材料膜４との間に短絡が存在しないことを確保するために保護層を堆積することもできる。
【００８１】
図示の実施形態では、絶縁パターン２６の下端から、および絶縁パターン２６の外側部から電気接続が作られる。対向電極を絶縁パターン２６の下部まで拡張する必要がないため、側壁から接続を作ることが特に好ましい。しかしながら、絶縁パターン２６をアクセス領域上に配置するときには絶縁パターン２６とアクティブ領域の間の界面の傾斜を考慮する必要があるため、この実施形態を実現するのは少し困難である。
【００８２】
優先的方法では、対向電極は支持基板のドーピングにより実現される。さらに優先的方法では、対向電極は、半導体材料のアクティブ領域と、絶縁領域とが画定されるときに形成される。このことは、対向電極のアクティブ領域との自己整合を容易に実現できるようにする。
【００８３】
他の実施形態では、対向電極はデバイスとそろえることができる。これを行うために、ソースコンタクト１２およびドレインコンタクト１３からゲート電極９を分離する空間のように、アクセス領域１５のコンタクトを妨害する。この一体鋳造パターンが形成されると、半導体材料４と、支持基板２の一部分とが、このパターンを用いてエッチングされ、このパターンは、対向電極の横方向拡張部を、ゲート電極のパターンに、ならびにソース電極とドレイン電極との間の表面のパターンに限定する。
【００８４】
この手法は対向電極コンタクトの位置をゲート電極のパターンの中に画定できるようにするもので、これは対向電極が、ソース電極およびドレイン電極の下部ではなく、ゲート電極の下部だけに配置されるときに特に好ましい。
【００８５】
また、この手法は、デバイスが形成された時点で、対向電極を形成する材料の性質を可変にする。この点は、半導体材料４および支持基板材料が同じエッチング剤によく反応する場合に特に好ましい。対向電極がソース電極またはドレイン電極のうちの１つに接続される場合には、半導体材料４もまた同様に取り除くことなしに、対向電極を取り除くことはできない。その結果、電界効果トランジスタの破壊が生じる。
【００８６】
ゲート電極内に形成された対向電極コンタクトを有する対向電極を含む電界効果トランジスタの使用は空間の節約を可能にするため、特に関心がある。形成されたコンタクトがゲート電極および対向電極の両方を制御するので、節約される空間はますます大きくなる。平面図で示した実施形態では、対向電極コンタクトはゲートヘッドを形成する部分のほぼ中央に配置されるが、このコンタクト領域を片寄らせることもまた可能である。ゲート電極および対向電極コンタクトが電気的に分離している場合に種々の異なるコンタクトが形成されるとき、この片寄りにますます関心が高まる。
【００８７】
このようにして、４個のトランジスタを有するＳＲＡＭメモリセルを簡単かつコンパクトに製造することが可能になる。このセルの電気配置については文献ＵＳ２００９／０１２９１４２に開示されている。
【００８８】
このようなセルを得るためには、図２２に示すエッチングマスクを使用すれば十分である。このマスク８は、メモリセルを形成する４個のトランジスタを代表する４個のゲート電極のパターンを含む。異なるゲート電極９およびアクセス領域１５の配置および配向は最大の空間節約を生み出すが、提示された配置および配向以外の可能性も想定できる。
【００８９】
４個のトランジスタのＳＲＡＭメモリセルでは、２個のＮＭＯＳトランジスタおよび２個のＰＭＯＳトランジスタがある。ＮＭＯＳトランジスタはＰＭＯＳトランジスタと直列に接続され、直列接続された２対のトランジスタが存在するようになっている。トランジスタの各対はアクティブ領域上に形成され、メモリセル内には２つの異なるアクティブ領域が存在するようになっている。
【００９０】
ＮＭＯＳおよびＰＭＯＳトランジスタが所定の電気性能を有しているとき、それらのトランジスタは、伝導チャネルの長さおよび幅に関する限り所定の寸法を有する。伝導チャネルの寸法のうちの１つはゲート電極９により画定されるのに対して、残りの１つの寸法はアクティブ領域の大きさにより画定される。これは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間のゲート電極の寸法が同一である必要はないという結果をもたらす。上述の好適な実施形態では、アクティブ領域の幅はソースコンタクトおよびドレインコンタクトの幅に関連している。その結果、異なる幅のアクティブ領域を得るためには、異なる大きさのソースコンタクトおよびドレインコンタクトを使用しなければならない。その結果、アクティブ領域は、それらのソースコンタクトおよびドレインコンタクトがＰＭＯＳトランジスタに関連しているか、またはＮＭＯＳトランジスタに関連しているかに応じて異なる大きさを有するソースコンタクトおよびドレインコンタクトを含む。
【００９１】
所望のメモリセル内に、アクティブ領域に関連するために、２個のトランジスタに関連する対向電極があるという事実に起因して、各トランジスタがアクセス領域を含むことは必須ではない。アクティブ領域の２個のトランジスタのうちの１個がアクセス領域を含んでいれば十分である。欠落した電気接続は、従来の方法で電気相互接続レベルを用いて作られる。そのゲート電極が対向電極に電気的に接続されるトランジスタだけが、アクセス領域を提示することが好ましい。
【００９２】
したがって、この特定のエッチングマスク８を用いて、および上述の方法を用いて、電気挙動の観点から極めて良好な動作性能を示す対向電極を有する４個のトランジスタのＳＲＡＭメモリセルを簡単かつ工業的な方法で取得できる。
【００９３】
上述の実施形態では、ゲート電極と同時にソースコンタクトおよびドレインコンタクトの輪郭を描き、それにより、異なる電極の高速かつ効率的な自己整合が可能になる。また、ゲート電極の輪郭描写の前または後に、ソースコンタクトまたはドレインコンタクトの輪郭を描くことも想定できる。この場合、その後に形成される電極の最終的な輪郭描写よりも広いパターンを用いたゲート材料内の事前輪郭描写がある。また、異なる方法で、通常は従来の方法で、ソースコンタクトおよびドレインコンタクトを形成することも想定できる。
【技術分野】
【０００１】
本発明は電界効果トランジスタを製造するための方法と、電界効果トランジスタと、に関し、その電界効果トランジスタは、
− 支持基板と、
− 誘電体膜と、
− 誘電体膜により支持基板から隔てられた半導体材料と、
− ゲート電極と、
− 支持基板の電気コンタクトと、を含む。
【背景技術】
【０００２】
トランジスタなどの能動集積回路デバイスの大きさが絶え間なく縮小し続けるに伴い、その能動集積回路デバイスは、デバイスの主要な電気特性に影響を及ぼす、例えば、短チャネル効果などの寄生効果を引き起こす物理現象に直面している。これらの欠点のうちのいくつかを改善するために、種々の異なる解決方法が考えられる。
【０００３】
トランジスタが組み込まれた基板は、トランジスタの寄生現象のうちのいくつかを低減するように変更されてきた。これらの改良された基板は、セミコンダクタ・オン・インシュレータ型である。それらの改良された基板は、誘電体により支持基板から隔てられた半導体材料層で形成される。電界効果トランジスタが組み込まれた半導体材料層の厚さに応じて、基板は部分的にまたは完全に空乏化されると考えられる。したがって、完全に空乏化された基板では、トランジスタの伝導チャネルが半導体材料（薄い半導体層）の厚さ全体を占有しており、他方、部分的に空乏化された基板では、トランジスタチャネルは半導体材料（より厚い半導体層）の厚さの一部分を占有するだけである。
【０００４】
部分的に空乏化され、その後、完全に空乏化されたセミコンダクタ・オン・インシュレータ型の基板を連続的に使用することにより、トランジスタの小型化および継続的改善を追求することが可能であった。
【０００５】
その後、完全に空乏化されたセミコンダクタ・オン・インシュレータ型の基板は、誘電体層の厚さを減少させて、支持基板内にドープ層を組み入れることにより変更された。このドープ層は、グランドプレーンを形成するために誘電体層付近に形成される。このグランドプレーンは、半導体材料層上に組み込まれたトランジスタの寄生効果のより良い制御を可能にし、特に、ドレイン電極誘導障壁低下（ＤＩＢＬ）の制御の向上による短チャネル効果のより良い制御を可能にする。しかしながら、グランドプレーンの使用は、このグランドプレーンに接続された付加的な制御電極の組み込みを必要とする。このことは、製造方法レベルにおいて、およびトランジスタにより使用される表面に関連する範囲においても、付加的な制約をもたらす。
【０００６】
文献ＵＳ６６１１０２３は、対向電極を備えた電界効果トランジスタについて説明しており、この対向電極は、支持基板をドーピングすることにより伝導チャネルの下方に形成される。また、対向電極は、コンタクト接続を形成可能にするためにデバイスを被覆する絶縁パターンの一部分の下部に形成される。絶縁パターンを貫通して対向電極とゲート電極との間の電気接続が形成される。
【０００７】
トランジスタおよびその製造方法は、ゲート電極と対向電極を電気的に区別してより大きな動作の柔軟性を得ることができないため、最適ではない。さらに、対向電極の制御を得るためには絶縁パターンを貫通する必要がある。この点は、絶縁パターン内のこのコンタクト接続に対する安全域もまた考慮に入れなければならないことから、高密度回路内で動作する場合には問題が多い。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許ＵＳ６６１１０２３号明細書
【発明の概要】
【０００９】
本発明の目的は、対向電極を備えた電界効果トランジスタの製造方法を提供することである。この方法は小型化の増進を可能にするとともに、実現が容易である。
【００１０】
この要求を満たすために、
− 支持基板と、半導体材料層と、ゲート材料と、を有するセミコンダクタ・オン・インシュレータ型の基板を提供するステップと、
− エッチングマスクからゲート材料をエッチングして、ゲート電極の輪郭描写と、ゲート材料内の対向電極コンタクト領域の輪郭描写と、を画定するステップであって、対向電極コンタクト領域がゲート電極のパターン内に位置するようなステップと、
− 対向電極コンタクト領域内に対向電極コンタクトを形成するステップと、
が特に実行される。
この方法は、小型化の増進を可能にするゲート電極に対して対向電極コンタクトの自己整合を実行する。
【００１１】
本発明のさらなる目的は、ゲート電極に電気的に接続された対向電極を備え、特に小型でかつ製造が容易な電界効果トランジスタを提供することである。この要求を満たすために、特に、ゲート電極を貫通し、かつ、半導体材料膜を貫通するための支持基板電気コンタクトが設けられる。
【００１２】
他の利点および特徴は、あくまで非制限的な例として与えられ、添付の図面に示された本発明の特定の実施形態の下記の説明から、より一層明確に明らかになるであろう。
【図面の簡単な説明】
【００１３】
【図１】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図２】本発明の製造方法の特定のステップを平面図で模式的に示す図である。
【図３】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図４】本発明の製造方法の特定のステップを平面図で模式的に示す図である。
【図５】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図６】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図７】本発明の他の製造方法において図６の代替的ステップを断面図で模式的に示す図である。
【図８】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図９】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図１０】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図１１】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図１２】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図１３】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図１４】本発明の製造方法の特定のステップを断面図で模式的に示す図である。
【図１５】本発明の製造方法の第１の代替的実施形態を断面図で模式的に示す図である。
【図１６】本発明の製造方法の第１の代替的実施形態を断面図で模式的に示す図である。
【図１７】本発明の製造方法の第１の代替的実施形態を断面図で模式的に示す図である。
【図１８】本発明の製造方法の第２の代替的実施形態を断面図で模式的に示す図である。
【図１９】本発明の製造方法の第３および第４の代替的実施形態を断面図で模式的に示す図である。
【図２０】本発明の製造方法の第３および第４の代替的実施形態を断面図で模式的に示す図である。
【図２１】本発明の製造方法のさらなる第５の代替的実施形態を断面図で模式的に示す図である。
【図２２】ＳＲＡＭメモリセルを形成するために対向電極を備えた４個のトランジスタの輪郭を描くエッチングマスクのパターンを平面図で示す図である。
【発明を実施するための形態】
【００１４】
本発明の電界効果デバイスの製造方法は、基板１から実行され、基板１は、図１に示すように、例えば半導体材料から作られた支持基板２と、誘電体層３と、半導体材料膜４と、ゲート誘電体５と、ゲート材料６の層と、マスク層７と、を連続的に含む。マスク層７はハードマスクとしての役割を果たし、例えば、窒化シリコンまたは酸化シリコンなどの絶縁体から作られる。
【００１５】
図１は、方法のステップの平面図を代表する図２および図４に示した線ＡＡ’および線ＢＢ’に沿った、左から右への断面図を示す。
【００１６】
したがって、基板１は、ゲート誘電体５と、ゲート電極としての役割を果たすことができる材料６とで覆われたセミコンダクタ・オン・インシュレータ型の基板であり、このゲート材料６自体がハードマスクとしての役割を果たすマスク材料７で覆われる。例えば、ゲート誘電体は、１〜３ｎｍの間に含まれる厚さを有しており、ゲート材料６は、金属の場合には２〜１５ｎｍの間に含まれる厚さを有し、または多結晶シリコンの場合には３０〜８０ｎｍの間に含まれる厚さを有する。マスク材料は、２０〜５０ｎｍの間に含まれる厚さを有することが好ましい。
【００１７】
図２および図３に示すように、エッチングマスク８はマスク層７内に形成される。エッチングマスク８は、ゲート電極９、ソース電極１０およびドレイン電極１１、ならびにソースコンタクト１２およびドレインコンタクト１３のようなトランジスタを形成する異なる要素を画定し、および／または互いに対して位置付けることができるようにする。例えば、エッチングマスク８はフォトリソグラフィおよびエッチングにより形成される。
【００１８】
図２に示すように、エッチングマスク８は、ゲート電極９の輪郭を描くパターンを含む。ゲート電極９のパターンは、伝導チャネル１４の輪郭を描くという目的、および伝導チャネル１４の両側にソース電極１０およびドレイン電極１１を位置付けるという目的に役立つ（図３）。図３に示すように、ソース電極１０およびドレイン電極１１、ならびに伝導チャネル１４は、半導体材料層４内に配置される。
【００１９】
また、エッチングマスク８は、ソース電極１０およびドレイン電極１１上に形成されることになる将来のソースコンタクト１２およびドレインコンタクト１３の輪郭を描く領域のパターンを含む。
【００２０】
さらに、エッチングマスク８は、将来の対向電極コンタクトを形成することになるアクセス領域１５のパターンを、ゲート電極９のパターン内に含む。このアクセス領域１５はゲート電極の内側に形成された閉パターンに対応する。アクセス領域１５のパターンとゲート電極９のパターンとは異極性である。
【００２１】
エッチングマスク８内に形成されたパターンを用いることにより、ソース電極１０およびドレイン電極１１、ならびにソースコンタクト１２およびドレインコンタクト１３の位置は、単一のフォトリソグラフィレベルでゲート電極９に対して側方に画定できる。その結果、上述のすべての電極の自己整合およびコンタクトの自己整合が実現される。また、このフォトリソグラフィレベルを用いて異なるコンタクトの寸法を画定できる。ゲート電極９の従来のパターンは、このゲート電極９の内側に形成されたアクセス領域１５のパターンにより完成する。
【００２２】
ゲート電極９、ソースコンタクト１２、ドレインコンタクト１３、およびアクセス領域１５の形状は、マスク層７の完全領域または空隙領域によりエッチングマスク８内に表される。マスク層７は、後続のエッチングステップに対するハードマスクとしての役割を果たす。したがって、マスク層７は、ハードマスクとしての役割を果たすことができるほどに十分強い材料から選択される。技術的ステップを限定するために、ゲート電極９を代表する領域、ならびにソースコンタクト１２およびドレインコンタクト１３を代表する領域は、エッチングマスク内の完全領域により表されることが有利である（図３）。
【００２３】
図３および図４に示すように、エッチングマスク８とゲート誘電体層５の間に配置された層をパターン形成するために異方性エッチングが実行され、この場合には、ゲート材料６だけがこれらの２つの層の間に存在している。ゲート電極９の形状は、図３に断面図で示すようにゲート材料６の領域およびマスク材料７の領域によりソースコンタクト１２およびドレインコンタクト１３の輪郭を描く領域と同時に画定される。ゲート電極９の輪郭描写が実行されるときに、ゲート電極９内のアクセス領域１５の輪郭描写もまた実行される。ソースコンタクト１２およびドレインコンタクト１３は、図２および図４のゲート電極のパターンとは異なるパターンであるが、それらは、また、後続の段階ではゲート電極パターンと結合することもでき、分離することもできる。
【００２４】
ゲート電極９が作られて、マスク層７およびゲート材料６の側方にアクセス領域１５（ならびに、該当する場合、ソースコンタクト１２およびドレインコンタクト１３）の輪郭が描かれると、アクセス領域１５のマスキング（ならびに、該当する場合、ゲート電極９と、将来のソースコンタクト１２およびドレインコンタクト１３との間に存在する空間のマスキング）が実行される。
【００２５】
ゲート電極９と、将来のソースコンタクトおよびドレインコンタクトとの間の空間は、ゲート電極９とソースコンタクト１２およびドレインコンタクト１３のそれぞれとに向かい合う側壁の間の容積に対応する。
【００２６】
マスキングは異なる方法で実行できる。例えば、マスキングは異なる付加的なフォトリソグラフィステップで実現でき、この異なる付加的なフォトリソグラフィステップは、アクセス領域１５、またはゲート電極９とソースコンタクト１２およびドレインコンタクト１３との間に位置する領域を、自由にしておくだけである。この場合、自由なままにされた領域内に第１の充填材１６および第２の充填材１７が堆積される。第１の充填材１６は、アクセス領域１５に対応する空隙領域を充填し、他方、第２の充填材１７は、ゲート電極９とソースコンタクト１２およびドレインコンタクト１３との間のゲート電極９の両側にある２つの空隙領域を充填する。第２の充填材１７は、ゲート電極９とソースコンタクト１２およびドレインコンタクト１３との間の短絡を防止する。
【００２７】
第１の充填材１６は、例えば、シリコン・ゲルマニウム合金型の材料である。一般に、第１の充填材１６は、存在する他の材料に対して選択的に取り除くことができる材料により形成される。
【００２８】
第２の充填材１７が依然として最終構造内に残っている場合には、第２の充填材１７は、ゲート電極９とソースコンタクト１２およびドレインコンタクト１３との間の電気絶縁を実行する材料により形成される。第２の充填材１７は、例えば、ＴＥＯＳ型（オルトケイ酸テトラエチル）の酸化シリコンである。第２の充填材が最終構造内に保持されていない場合には、第２の充填材は導電性材料から作られても良い。第１および第２の充填材の選択は、第２の充填材１７に対して第１の充填材１６を選択的に取り除くことができるように行われる。
【００２９】
優先実施形態では、いかなる付加的なフォトリソグラフィレベルも使用せずに、アクセス領域１５のマスキング、ならびにゲート電極９とソースコンタクト１２およびドレインコンタクト１３との間の領域のマスキングが実行される。マスキングは、所望の空隙領域を充填するために使用された材料１６または１７のコンフォーマルデポジションを用いて実行され、その後、材料１６または１７の部分エッチング、好ましくはエッチング停止検出を備えた等方性エッチングが行われる。第１の充填材１６および第２の充填材１７の位置をマスターするために、アクセス領域１５の最小寸法と、ソースコンタクト１２およびドレインコンタクト１３からエッチングマスク８内のゲート電極９を分離する距離とを、基板１の表面に対して平行な平面内で画定しなければならない。好ましい方法では、デバイスの製造を容易にするために、アクセス領域１５の穴とソースコンタクト１２およびドレインコンタクト１３のそれぞれとの間には約１０ｎｍの距離が存在する。
【００３０】
最小側方寸法を示す空隙領域が最初に充填されることになる。したがって、第１の充填材１６が第２の充填材１７よりも先に堆積される場合、アクセス領域１５の大きさは、それに応じて形成されなければならない。その結果、アクセス領域１５は、コンタクト１２および１３からゲート電極９を分離する最小距離よりも小さい縦方向寸法および／または横方向寸法を示すであろう。第１の充填材１６が第２の充填材１７の後に堆積される場合には、寸法に対する制約は反対になるであろう。好ましい方法では、充填されるべき領域を確実に区別するために、５〜１０％の間に含まれる安全域が使用される。
【００３１】
それに対して、アクセス領域１５の寸法が固定され、かつ、ゲート電極９とソースコンタクト１２およびドレインコンタクト１３との間の距離が固定された場合、材料１６および１７の堆積順序は自ずと決められる。第１の充填材１６が最後に堆積され、すなわち、第２の充填材１７の後に堆積されることが好ましい。
【００３２】
最初に堆積された材料（充填材１６および１７のどちらか）が、コンフォーマルデポジションと、その後に続く等方性エッチングとを用いて必要な空隙領域内に位置付けられる。このようにして、最小寸法を有する空隙領域が堆積材料で充填されると、等方性エッチングが実行される。この等方性エッチングは、充填材を充填すべき空隙領域内を除いて充填材を取り除く。同等な方法が、その後に堆積される材料を位置付けるために使用される。
【００３３】
図４および図５に示すように、第１の充填材１６がアクセス領域１５内に堆積され局所化されると、輪郭描写パターン１８が形成される。この輪郭描写パターン１８は、ウェハ全面に堆積された輪郭描写材料１９により実現される。したがって、輪郭描写材料１９は、少なくともゲート誘電体１０上、およびエッチングマスク８上に堆積され、既存のすべての空隙領域を充填することが好ましい。輪郭描写パターン１８は、ゲート電極９の周囲、ならびにソースコンタクト１２およびドレインコンタクト１３の周囲に形成される。
【００３４】
図６に示す特定の実施形態では、輪郭描写パターン１８を形成する前には、ゲート電極９と、ソースコンタクト１２およびドレインコンタクト１３との間の空隙領域を、自由なままにしておくことが考えられる。また、この場合、輪郭描写パターン１８を構成する輪郭描写材料１９は第２の充填材１７をも形成する。輪郭描写パターン１８は、ゲート電極９と、ソースコンタクト１２と、ドレインコンタクト１３との周囲にも絶縁パターンを形成するために、電気絶縁材料から作られることが好ましい。したがって、変形例として、第２の充填材１７および輪郭描写材料１９は、異なる時間に、同一かまたは異なるものとなり得る材料で堆積される。
【００３５】
図７および図８に示すように、輪郭描写パターン１８は、ゲート電極９の上端壁の一部分、第１の充填材１６の上端壁の一部分、ならびにソースコンタクト１２およびドレインコンタクト１３の上端壁の一部分を自由なままにしておく（すなわち、ソースコンタクト１２の上端壁の一部分と、ドレインコンタクト１３の上端壁の一部分と、を覆わない）ようにパターン形成される。
【００３６】
図７に示す特定の実施形態では、その後、必要な領域を覆わないように、輪郭描写パターン１８内に少なくとも１つの開口部２０が形成される。図８に示す他の特定の実施形態では、ゲート電極９の上端壁、ソースコンタクト１２およびドレインコンタクト１３の上端壁、ならびに第１の充填材１６の上端壁が完全に自由なままにされる。この解放は、マスク層７を停止層として使用する化学機械研磨を用いて実現されることが好ましい。しかしながら、輪郭描写パターン１８の上端面の平担化を実行して、その後、ゲート電極９、第１の充填材１６、ならびにソースコンタクト１２およびドレインコンタクト１３を解放するエッチングステップを実行することが考えられる。
【００３７】
第２の充填材１７が最終構造内に保持される場合には、第２の充填材１７の上端面の少なくとも部分的な解放を実行する必要はない。反対に、第２の充填材１７の上端面の一部分を解放しなければならないが、しかしながら、この解放は方法の後半で実行できる。
【００３８】
図９および図１０に示すように、その後、第１の充填材１６は取り除かれて、ゲート誘電体５へのアクセスが可能になる。つづいて、ゲート誘電体５、半導体材料４、その後、誘電体層３もまた、アクセス領域１５のレベルで取り除かれる。エッチング工程は、必要な構成および／またはアクセス領域１５上方の輪郭描写パターン１８内の開口領域の表面に応じて、等方的に（図１０）または異方的に（図９）実行できる。
【００３９】
支持基板２へのアクセス経路が作られると、アクセス領域１５を介してアクセス可能な導電性材料の少なくとも自由領域上に保護層２１が形成されるが、ただし、保護層２１が形成される領域は、支持基板２上と、場合によりゲート電極９上とを除く。示された構成では、保護層２１は、少なくとも半導体材料４上に形成されなければならない。この保護層２１は任意の好適な方法を用いて、例えば、支持基板２およびゲート材料６に対する半導体材料層４の選択的酸化を用いて形成できる。
【００４０】
図１１に示す特定の実施形態では、半導体材料４のエッチングが等方的に実行され、層３および４内に、エッチングマスク８（図１０）内のアクセス領域１５の表面および／または輪郭描写パターン１８内の関連する開口部２０よりも広範囲の空隙領域をもたらす。その後、保護層２１は酸化により、または電気絶縁材料の堆積により形成される。形成された誘電体は、異方性エッチングを用いて支持基板２の表面のレベルで取り除かれる。このようにして、第１の充填材１６の上端壁の自由表面のパターン（図７または図８）は、支持基板２上の自由領域のパターンに一致する。他の場所では、電気絶縁保護層２１は保持される。保護層２１は、短絡から半導体材料層４を保護するとともに、支持基板２と将来の対向電極コンタクトとの間の有効接触面の輪郭を描く。
【００４１】
大きな有効コンタクトを得るためには、アクセス領域１５の上端面全体を解放する必要があることが好ましい。
【００４２】
図１２に示すように、支持基板２がアクセス領域１５内に自由領域を提示して、保護層２１が少なくとも半導体材料層４とのいかなる短絡をも防止すると、対向電極コンタクトを形成できる。コンタクトは、例えば、金属またはドープ半導体材料などの第１の導電性材料２２の堆積およびパターン形成により作られる。支持基板２がシリコンから、またはシリコンベースの材料もしくはゲルマニウムベースの材料から作られる場合には、材料２２の堆積の前に金属薄膜層の堆積を行うことが好ましい。この金属層は、支持基板２と電気対向電極コンタクトとの間の電気コンタクトを強化するシリサイドおよび／またはゲルマナイド（図示せず）を形成するために熱処理を受ける。
【００４３】
図１３に示すように、その後、ソースコンタクト領域１２およびドレインコンタクト領域１３は、これらの領域の下端に存在するゲート材料６にアクセスするために、少なくとも部分的に解放される。ソースコンタクト領域１２およびドレインコンタクト領域１３の解放は、任意の好適な技法を用いて、例えば、ソースコンタクト領域１２の上端面と、ドレインコンタクト領域１３の領域の上端面と、が覆われていない状態のままにするフォトリソグラフィステップを用いて実行される。優先的方法では、異なる材料が、ゲート電極のレベルに存在する異なる材料と比較して、コンタクト領域１２および１３内に配置される。この点は、第１および第２の充填材１６および１７の位置決めについて説明したように、異なるコンタクトの寸法を調節することにより得ることができる。
【００４４】
その後、トランジスタのソース電極１０およびドレイン電極１１を形成する半導体材料層４のうちの少なくとも一部分を解放するために、ゲート材料６、その次にゲート誘電体５が取り除かれる。ここで再び、ソースコンタクト１２およびドレインコンタクト１３が、例えば、金属またはドープ半導体材料などの、第１の導電性材料２２と同一かまたは異なる第２の導電性材料２３を堆積することにより、従来と同様に形成される。上述のように、この材料を堆積する前にシリサイドまたはゲルマナイドを形成できることが好ましい。この実施形態では、ソースコンタクト１２およびドレインコンタクト１３、ならびに対向電極コンタクト、すなわち、支持基板２の対向電極コンタクトは、別々に形成される。
【００４５】
第１の導電性材料２２が指向性を保持して堆積される場合には、この電極と半導体材料４との間には、いかなるコンタクトもあり得ないため、図１０に示す実施形態では保護層２１を提供する必要はない。
【００４６】
また、図１４に示すように、将来のゲート電極９の輪郭を描く領域も、ゲート材料６の一部分をアクセス可能にしてゲートコンタクトを形成できるようにするために、少なくとも部分的に解放される。マスク材料の少なくとも部分的なエッチングが実行されると、ゲート材料６へのアクセスが可能になり、その後、既存のゲート材料６を他の材料に置き換えることを想定できるとともに、ゲート誘電体５もまた、より有利な特徴を示す他の材料に置き換えることができる。また、導電性材料を使用することもでき、ここでは、例えば、第２の導電性材料２３が使用される。このようにして、いくつかのトランジスタを基板上に形成する場合には、ゲート電極９を形成する材料を変更することにより異なるトランジスタを特徴化することができる。
【００４７】
その後、輪郭描写パターン１８および／または第２の充填材１７を取り除くことができる。残りのトランジスタは従来と同様に製造される。
【００４８】
このようにして、ソースコンタクト１２はソース電極１０に電気的に接続され、ドレインコンタクト１３はドレイン電極１１に電気的に接続される。対向電極コンタクトは、半導体材料層４に接続されずに、支持基板２に電気的に接続される。
【００４９】
図１５〜図１７に示す他の代替の実施形態では、対向電極コンタクトがソースコンタクト１２およびドレインコンタクト１３と同時に形成される。その後、ゲート電極９と、ソースコンタクト１２およびドレインコンタクト１３とが、同じ導電性材料で形成される。
【００５０】
輪郭描写パターン１８が形成されると、輪郭描写パターン１８はアクセス領域１５の上端面、ゲート電極９の上端面、ならびにソースコンタクト１２およびドレインコンタクト１３の上端面を解放するためにパターン形成される。パターン形成は、エッチングステップと関連する、または関連しない平担化ステップにより実現される。その後、基板表面には、第１の充填材１６、エッチングマスク８、および第２の充填材１７（図８）がある。
【００５１】
その後、エッチングマスク８は取り除かれ、それによりゲート材料６、第１の充填材１６の側壁の一部分、および第２の充填材１７の側壁の一部分がアクセス可能になる。
【００５２】
図１５に示すように、その後、被覆材料２４がコンフォーマル手法で自由表面上に堆積される。この被覆材料２４は一定の厚さを有しており、最初の表面トポグラフィを再現する。被覆材料の堆積厚さは、輪郭描写パターン１８の内側のゲート電極９を代表する空隙領域が埋められるような厚さである。このようにして、ゲート電極９のレベルの輪郭描写パターン１８では、エッチングマスク８は被覆材料２４で完全に置き換えられてしまう。ゲート電極９の形状は保持される。
【００５３】
他方、ゲート電極９の横方向寸法および縦方向寸法のうちの最小寸法よりも何れも大きい横方向寸法および縦方向寸法を示すソースコンタクト領域１２およびドレインコンタクト領域１３、その後、側壁上に側部スペーサ２５の形成がある。この側部スペーサ２５は、ゲート材料６のアクセス可能表面を減少させるが、このコンタクト領域を埋めてしまうことはない。また、ゲート電極９内だけに被覆材料を局所化するために追加のフォトリソグラフィステップを用いることによって、ソースコンタクト領域１２およびドレインコンタクト領域１３内の側部スペーサ２５の形成を防止することもできる。その後、材料２４は任意の好適な技法により堆積される。
【００５４】
ゲート電極９が被覆材料２４で覆われると、第１の充填材１６が取り除かれ、それによってアクセス領域１５内でゲート誘電体５がアクセス可能になり、このゲート誘電体５は、その後、取り除かれる。
【００５５】
図１６に示すように、コンタクト領域１２および１３のゲート材料６、ならびにアクセス領域１５の下部の半導体材料層４が取り除かれる。好適な方法では、ゲート材料６および半導体材料層４が、同じ材料から作られるか、または同じエッチング化学反応で変化を生じる場合、これらの２つの材料は同時に取り除くことができる。エッチングは異方性または等方性の何れもとり得る。
【００５６】
ゲート材料６を取り除くために異方性エッチングを使用し、かつ被覆材料２４内にスペーサ２５が存在している場合には、コンタクト領域の側壁上にゲート材料６から作られたスペーサの形成がある。これらのスペーサが存在しないときには、ゲート材料６はコンタクト領域から完全に取り除かれる。
【００５７】
ソースコンタクト領域１２およびドレインコンタクト領域１３内のゲート材料６を取り除くために等方性エッチングを使用する場合には、被覆材料２４から作られたスペーサ２５の有無は重要ではない。しかしながら、ゲート材料６がアクセス領域１５の自由表面から消費されるであろうことに留意されたい。
【００５８】
半導体材料層４は、誘電体層３の一部分がアクセス可能になるようにパターン形成される。また、誘電体層３は、支持基板２へのアクセスが可能になるようにパターン形成される。アクセス可能な支持基板２の範囲は、使用されるエッチング法に依存する。誘電体層５および半導体材料層４を取り除くために使用されるエッチング法は、解放された表面を増加させるためには等方型であることが好ましい。
【００５９】
コンタクト領域１２および１３内でゲート誘電体５がアクセス可能になると、ゲート誘電体５を取り除くことができる。ゲート誘電体５および誘電体層３が同じエッチング化学反応で変化を生じる材料である場合には、ゲート誘電体５および誘電体層３を同時に取り除くことが好ましい。
【００６０】
支持基板２がアクセス領域１５内でアクセス可能になると、支持基板２と他の電極の間のいかなる短絡をも防止するために保護層２１を形成しなければならない。上述のように、保護層は電気絶縁材料から作られ、局所化される。保護層２１の局所化は、選択的形成により、および／または一般的形成と、その後に続くパターン形成により、実現できる。
【００６１】
保護層２１は半導体材料層４と支持基板２との間のいかなる電気コンタクトをも防止する。また、保護層２１はゲート電極９と支持基板２との間の電気コンタクトも防止できる。
【００６２】
保護層２１は、例えば、半導体材料層４の酸化または窒化により、すなわち、半導体材料層４の電気絶縁材料への表面的な変質により形成される。同じことが、ゲート材料層６の電気絶縁材料への表面的な変質にも当てはまる。また、この変質の間に、支持基板２が変質する場合には、支持基板２上に形成された保護層２１は、支持基板２の一部分へのアクセスを可能にするために少なくとも部分的に取り除かれる。このアクセスは、アクセス領域１５の上端から見える保護層２１だけを取り除く異方性プラズマエッチングにより実現できる。また、保護層２１が、支持基板２と比較して、被覆される領域付近でより厚くなっている場合には、異方性ウェットエッチングにより、または異方性プラズマエッチングにより、このアクセスを達成することも考えられる。また、保護層２１が、他の被覆領域と比較して、支持基板２の近くでより速いエッチングレートを可能にするような組成の差を示す場合には、異方性ウェットエッチングにより、またはプラズマエッチングにより、このアクセスを達成することもある。このようにして、保護層２１は半導体材料層４の端部上に少なくとも局所化される。
【００６３】
半導体材料層４がコンタクト領域内でアクセス可能ではない場合には、半導体材料層４は露出されなければならない。コンタクト領域内のゲート誘電体５は、遅くともこのステップで取り除かれるが、ゲート誘電体５は、事前に、例えば、誘電体層３をエッチングするときに取り除くこともできる。
【００６４】
図１７に示すように、この構造から、ソースコンタクト１２、ドレインコンタクト１３、および対向電極コンタクトは、これらすべての電極がアクセス可能であるため、同時に形成できる。これらのコンタクトは、例えば、導電性材料の堆積により形成され、例えば、第２の導電性材料２３は、ここでは金属である。固有コンタクトを形成するための導電性材料の局所化が、輪郭描写パターン１８を停止層として使用する化学機械研磨ステップにより実現されることが好ましい。
【００６５】
電気コンタクトを改善するための金属の堆積の前に、シリサイド化ステップが半導体材料４の自由領域上で実行されることが好ましい。このようにして、シリサイドはソースコンタクト領域１２およびドレインコンタクト領域１３内の半導体材料層４上に、ならびにアクセス領域１５内およびゲート電極９内の支持基板２上に形成されるが、ただし、これらの材料は、シリサイドを形成するために、または金属挙動を有し半導体ベースの材料から作られた他の任意の材料を形成するために、金属と反応できる。
【００６６】
図１８に示す他の代替の実施形態では、第２の被覆材料２６の層が堆積され、パターン形成される。堆積厚さは、第２の被覆材料２６の層がソースコンタクト領域１２およびドレインコンタクト領域１３内に側部スペーサ２７を形成して、ゲート電極９の空の容積を充填するように、選択される。このようにして、ゲート電極９の上端が第２の被覆材料２６で覆われて、この第２の被覆材料２６はゲートコンタクトのその後の形成を防止する。したがって、この実施形態は、アクセス領域１５内に形成された対向電極コンタクトがゲート電極９をそれらの共通側壁を用いて電気的に接続する場合に関心があるだけである。
【００６７】
その後、ソースコンタクト領域１２およびドレインコンタクト領域１３内に存在する空隙領域は、有効なソースコンタクト１２およびドレインコンタクト１３を形成する導電性材料により充填される。これらのソースコンタクト１２およびドレインコンタクト１３は、第２の充填材１７の厚さ分だけ、および第２の被覆材料２６から作られた側部スペーサ２７の厚さ分だけ、ゲート電極９から隔てられる。これらの２つの厚さは、ソースコンタクト１２及びドレインコンタクト１３と、ゲート電極９との間に存在する浮遊容量の値を制御できるようにする。
【００６８】
使用する実施形態に応じて、少数のステップを追加することで、電気的観点から見て完全に分離したゲート電極および対向電極を達成するか、または電気的に接続された電極を達成するか、のどちらかが可能である。ゲート電極と対向電極コンタクトとの間の電気的独立性を達成するためには、第１の導電性材料２２とゲート電極９を形成する材料との間に電気絶縁層を有する必要がある。
【００６９】
図１９に示すように、この電気絶縁層は、保護層２１と少なくとも他の１つの絶縁体２８とにより形成できる。例えば、保護層２１が半導体または導電性材料の酸化により形成される場合には、半導体材料層４の自由な側壁上の保護層２１の形成、およびゲート材料６の側壁上の他の絶縁体２８の形成が可能である。電気絶縁層のパターン形成は、半導体材料層４の端部上およびゲート材料６の端部上に電気絶縁体を局所化できるようにするとともに、支持基板２の少なくとも一部分を解放する。
【００７０】
また、図２０に示すように、輪郭描写パターン１８内に形成された開口部２０がアクセス領域１５の範囲よりも小さい場合には、電気絶縁膜は保護層２１により、および場合によっては他の絶縁体２８により形成できる。したがって、アクセス領域１５の上方に形成された開口部２０は、アクセス領域１５の周囲のエッチングマスク８の一部分を解放しない。第１の充填材１６の異方性エッチングが実行される場合には、アクセス領域１５の壁上に材料２８の連続膜の形成があり、すなわち、第１の密封膜１６はゲート材料６の側壁、およびエッチングマスク８の側壁を覆う。材料２８が電気絶縁性であるか、または第１の充填材１６の、例えば、酸化などの変質による場合には、保護層２１および／または材料２８は第１の充填材１６により形成できる。支持基板２の一部分の解放は、異方性エッチングを用いて実現することが好ましい。
【００７１】
また、他の実施形態では、図示されていないが、ゲート材料６が取り除かれたときに対向電極コンタクトが形成された後に、絶縁膜を形成することもできる。この場合、対向電極コンタクトの側壁へのアクセスを解放する必要がある。これは、ゲート電極を形成する材料を取り除くことにより、および電気絶縁材料のコンフォーマルデポジションにより実現できる。この絶縁層は、ゲート誘電体が堆積されるときに、ゲート誘電体により形成できることが好ましい。
【００７２】
したがって、例えば、図１４、図１７、および図１９に示すように、ゲート電極９および対向電極を含む電界効果トランジスタを取得できる。トランジスタは、支持基板２、誘電絶縁体層３、および半導体材料膜４を連続的に含む。半導体材料膜４は、誘電体層３により支持基板２から隔てられており、ゲート誘電体５およびゲート材料６の層で覆われる。ゲート電極９は、ゲート誘電体５により半導体材料膜４から隔てられる。対向電極は支持基板２内に形成され、対向電極の制御はアクセス領域１５から形成された支持基板コンタクトを用いて実現される。支持基板コンタクトは、支持基板上の膜と短絡することなくゲート電極９を貫通し、半導体材料膜４を貫通する。これは、例えば、半導体材料膜４のコンタクトから支持基板２のコンタクトを電気的に絶縁する保護層２１を用いて実現される。
【００７３】
ゲート電極９および半導体材料膜４の中のコンタクトのこの統合化は、最終回路のコンパクト性に関する限り大きな進歩を可能にする。デバイスの表面は他のアーキテクチャと比較した電気性能のように保持される。隣接する絶縁パターン内に対向電極コンタクトを作ることはもはや必要ない。これは高密度領域内で絶縁パターンのレベルでの寸法制約を減らすことを可能にする。また、これは、信頼できるコンタクト接続を確保するために、いくつかの対向電極が拡張された領域内での、短絡および浮遊容量の問題を防止する。
【００７４】
いくつかのトランジスタを半導体材料膜４上に形成するときには、電気絶縁パターンもまた同様に組み込まなければならない。これらの電気絶縁パターンの目的は、電荷担体が寄生的な方法で１つのトランジスタから他のトランジスタへ移動することを防止することである。
【００７５】
半導体材料膜４は、１つ以上のトランジスタが形成されたアクティブ領域を画定するようにパターン形成される。これらのアクティブ領域の相補的部分は絶縁パターンである。絶縁パターンは、電気絶縁材料で形成されるか、または空隙領域、すなわち、固体材料で充填されていない領域で形成される。
【００７６】
特定の実施形態では、アクティブ領域は、第１および第２の密封材の堆積後に画定される。したがって、アクティブ領域は、トランジスタと同じ形状を示す。ゲート電極９の全体は、半導体材料膜４の上方に形成される。
【００７７】
また、特定のフォトリソグラフィステップを用いてアクティブ領域を画定することもできる。このステップは、輪郭描写材料１９が電気絶縁性であり、最終構造内に保持されている場合には、輪郭描写材料１９の堆積前に実行されることが好ましい。また、アクティブ領域は、トランジスタが製造された時点でも画定できる。
【００７８】
また、アクティブ領域および絶縁パターンが形成された時点でトランジスタを製造することも想定できる。この場合、コンタクト領域を組み込んだゲート電極の部分は、アクティブ領域の上方に形成されることが好ましい。
【００７９】
図２１に示す他の代替の実施形態では、アクセス領域１５は絶縁パターンの上方に配置される。先の実施形態と同様に、ゲート材料６はエッチングマスク８を用いてパターン形成される。第１および第２の密封材が堆積され、輪郭描写パターン１８が形成される（図７、図８）。第１の充填材１６が取り除かれて、ゲート材料５または絶縁パターンの一部分を自由のままにする。先の場合と同様に、アクセス領域の下部に配置された材料が、支持基板２の接続を可能にするために取り除かれる。
【００８０】
図２１に示す特定の事例では、半導体膜４と対向電極コンタクトとの間に寄生電気接続がない。しかしながら、また、対向電極と半導体材料膜４との間に短絡が存在しないことを確保するために保護層を堆積することもできる。
【００８１】
図示の実施形態では、絶縁パターン２６の下端から、および絶縁パターン２６の外側部から電気接続が作られる。対向電極を絶縁パターン２６の下部まで拡張する必要がないため、側壁から接続を作ることが特に好ましい。しかしながら、絶縁パターン２６をアクセス領域上に配置するときには絶縁パターン２６とアクティブ領域の間の界面の傾斜を考慮する必要があるため、この実施形態を実現するのは少し困難である。
【００８２】
優先的方法では、対向電極は支持基板のドーピングにより実現される。さらに優先的方法では、対向電極は、半導体材料のアクティブ領域と、絶縁領域とが画定されるときに形成される。このことは、対向電極のアクティブ領域との自己整合を容易に実現できるようにする。
【００８３】
他の実施形態では、対向電極はデバイスとそろえることができる。これを行うために、ソースコンタクト１２およびドレインコンタクト１３からゲート電極９を分離する空間のように、アクセス領域１５のコンタクトを妨害する。この一体鋳造パターンが形成されると、半導体材料４と、支持基板２の一部分とが、このパターンを用いてエッチングされ、このパターンは、対向電極の横方向拡張部を、ゲート電極のパターンに、ならびにソース電極とドレイン電極との間の表面のパターンに限定する。
【００８４】
この手法は対向電極コンタクトの位置をゲート電極のパターンの中に画定できるようにするもので、これは対向電極が、ソース電極およびドレイン電極の下部ではなく、ゲート電極の下部だけに配置されるときに特に好ましい。
【００８５】
また、この手法は、デバイスが形成された時点で、対向電極を形成する材料の性質を可変にする。この点は、半導体材料４および支持基板材料が同じエッチング剤によく反応する場合に特に好ましい。対向電極がソース電極またはドレイン電極のうちの１つに接続される場合には、半導体材料４もまた同様に取り除くことなしに、対向電極を取り除くことはできない。その結果、電界効果トランジスタの破壊が生じる。
【００８６】
ゲート電極内に形成された対向電極コンタクトを有する対向電極を含む電界効果トランジスタの使用は空間の節約を可能にするため、特に関心がある。形成されたコンタクトがゲート電極および対向電極の両方を制御するので、節約される空間はますます大きくなる。平面図で示した実施形態では、対向電極コンタクトはゲートヘッドを形成する部分のほぼ中央に配置されるが、このコンタクト領域を片寄らせることもまた可能である。ゲート電極および対向電極コンタクトが電気的に分離している場合に種々の異なるコンタクトが形成されるとき、この片寄りにますます関心が高まる。
【００８７】
このようにして、４個のトランジスタを有するＳＲＡＭメモリセルを簡単かつコンパクトに製造することが可能になる。このセルの電気配置については文献ＵＳ２００９／０１２９１４２に開示されている。
【００８８】
このようなセルを得るためには、図２２に示すエッチングマスクを使用すれば十分である。このマスク８は、メモリセルを形成する４個のトランジスタを代表する４個のゲート電極のパターンを含む。異なるゲート電極９およびアクセス領域１５の配置および配向は最大の空間節約を生み出すが、提示された配置および配向以外の可能性も想定できる。
【００８９】
４個のトランジスタのＳＲＡＭメモリセルでは、２個のＮＭＯＳトランジスタおよび２個のＰＭＯＳトランジスタがある。ＮＭＯＳトランジスタはＰＭＯＳトランジスタと直列に接続され、直列接続された２対のトランジスタが存在するようになっている。トランジスタの各対はアクティブ領域上に形成され、メモリセル内には２つの異なるアクティブ領域が存在するようになっている。
【００９０】
ＮＭＯＳおよびＰＭＯＳトランジスタが所定の電気性能を有しているとき、それらのトランジスタは、伝導チャネルの長さおよび幅に関する限り所定の寸法を有する。伝導チャネルの寸法のうちの１つはゲート電極９により画定されるのに対して、残りの１つの寸法はアクティブ領域の大きさにより画定される。これは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間のゲート電極の寸法が同一である必要はないという結果をもたらす。上述の好適な実施形態では、アクティブ領域の幅はソースコンタクトおよびドレインコンタクトの幅に関連している。その結果、異なる幅のアクティブ領域を得るためには、異なる大きさのソースコンタクトおよびドレインコンタクトを使用しなければならない。その結果、アクティブ領域は、それらのソースコンタクトおよびドレインコンタクトがＰＭＯＳトランジスタに関連しているか、またはＮＭＯＳトランジスタに関連しているかに応じて異なる大きさを有するソースコンタクトおよびドレインコンタクトを含む。
【００９１】
所望のメモリセル内に、アクティブ領域に関連するために、２個のトランジスタに関連する対向電極があるという事実に起因して、各トランジスタがアクセス領域を含むことは必須ではない。アクティブ領域の２個のトランジスタのうちの１個がアクセス領域を含んでいれば十分である。欠落した電気接続は、従来の方法で電気相互接続レベルを用いて作られる。そのゲート電極が対向電極に電気的に接続されるトランジスタだけが、アクセス領域を提示することが好ましい。
【００９２】
したがって、この特定のエッチングマスク８を用いて、および上述の方法を用いて、電気挙動の観点から極めて良好な動作性能を示す対向電極を有する４個のトランジスタのＳＲＡＭメモリセルを簡単かつ工業的な方法で取得できる。
【００９３】
上述の実施形態では、ゲート電極と同時にソースコンタクトおよびドレインコンタクトの輪郭を描き、それにより、異なる電極の高速かつ効率的な自己整合が可能になる。また、ゲート電極の輪郭描写の前または後に、ソースコンタクトまたはドレインコンタクトの輪郭を描くことも想定できる。この場合、その後に形成される電極の最終的な輪郭描写よりも広いパターンを用いたゲート材料内の事前輪郭描写がある。また、異なる方法で、通常は従来の方法で、ソースコンタクトおよびドレインコンタクトを形成することも想定できる。
【特許請求の範囲】
【請求項１】
電界効果トランジスタの製造方法であって、
− 支持基板（２）と、誘電体層と、半導体材料（４）の層と、ゲート材料（６）の層と、エッチングマスクと、が連続的に含まれる基板（１）を提供するステップであって、前記エッチングマスクが、ゲート電極パターンと、前記ゲート電極パターンの内側に配置された対向電極コンタクトパターンと、を含むようなステップと、
− 前記エッチングマスク（８）を用いて前記ゲート材料（６）をエッチングして、ゲート電極（９）と、前記ゲート材料（６）内の対向電極コンタクト領域（１５）と、を画定するステップであって、前記対向電極コンタクト領域（１５）が前記ゲート電極（９）で囲まれるようなステップと、
− 前記対向電極コンタクト領域（１５）内の前記支持基板（２）の一部分を露出させるステップと、
− 前記対向電極コンタクト領域（１５）内に前記対向電極コンタクトを形成するステップと、を含むことを特徴とする方法。
【請求項２】
前記半導体材料層（４）は覆うが、前記対向電極コンタクト領域（１５）内の前記支持基板（２）の一部分は覆わない保護層（２１）の形成を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記エッチングマスク（８）を用いた前記ゲート電極（９）の輪郭描写には、前記ゲート材料（６）内のソースコンタクト（１２）およびドレインコンタクト（１３）の画定が含まれることを特徴とする請求項１または２に記載の方法。
【請求項４】
前記ゲート材料（６）をエッチングした後に、前記ゲート電極（９）と前記ソースコンタクト（１２）および前記ドレインコンタクト（１３）との間に位置する空間への充填材（１７、１９）の充填を含むことを特徴とする請求項３に記載の方法。
【請求項５】
前記充填材（１７、１９）を充填した後に、前記半導体材料層（４）のエッチングを含むことを特徴とする請求項４に記載の方法。
【請求項６】
前記対向電極コンタクト領域（１５）への犠牲材料（１６）の充填を含むことを特徴とする請求項１乃至５のいずれかに記載の方法。
【請求項７】
輪郭描写材料（１９）の堆積と、前記犠牲材料（１６）の一部分、前記ソースコンタクト（１２）の一部分、およびゲート材料（６）で作られた前記ドレインコンタクト（１３）の一部分にアクセスするための前記輪郭描写材料のエッチングと、を含むことを特徴とする請求項４に記載の方法。
【請求項８】
前記輪郭描写材料（１９）をエッチングした後に、導電性材料を堆積することによる前記対向電極コンタクト（１５）と、前記ソースコンタクト（１２）と、前記ドレインコンタクト（１３）との同時形成を含むことを特徴とする請求項２乃至７のいずれかに記載の方法。
【請求項９】
前記支持基板（２）の一部分の露出には、前記半導体材料層（４）の等方性エッチングが含まれることを特徴とする請求項２乃至８のいずれかに記載の方法。
【請求項１０】
前記支持基板（２）の一部分の露出には、半導体材料層（４）とゲート材料（６）との間に配置された誘電体層（３）の等方性エッチングが含まれることを特徴とする請求項２乃至９の何れかに記載の方法。
【請求項１１】
− 支持基板（２）と、
− 誘電体層（３）と、
− 前記誘電体層（３）により前記支持基板（２）から隔てられた半導体材料膜（４）と、
− ゲート誘電体（５）により前記半導体材料膜（４）から隔てられたゲート電極（９）と、
− 前記支持基板（２）の電気コンタクト（１５）と、を含む電界効果トランジスタであって、
前記支持基板（２）の前記電気コンタクトが、前記ゲート電極（９）を貫通し、かつ、前記半導体材料膜（４）を貫通することを特徴とする電界効果トランジスタ。
【請求項１２】
前記支持基板の前記電気コンタクトを、前記半導体材料膜（４）から、保護膜（２１）が電気的に絶縁することを特徴とする請求項１１に記載のトランジスタ。
【請求項１】
電界効果トランジスタの製造方法であって、
− 支持基板（２）と、誘電体層と、半導体材料（４）の層と、ゲート材料（６）の層と、エッチングマスクと、が連続的に含まれる基板（１）を提供するステップであって、前記エッチングマスクが、ゲート電極パターンと、前記ゲート電極パターンの内側に配置された対向電極コンタクトパターンと、を含むようなステップと、
− 前記エッチングマスク（８）を用いて前記ゲート材料（６）をエッチングして、ゲート電極（９）と、前記ゲート材料（６）内の対向電極コンタクト領域（１５）と、を画定するステップであって、前記対向電極コンタクト領域（１５）が前記ゲート電極（９）で囲まれるようなステップと、
− 前記対向電極コンタクト領域（１５）内の前記支持基板（２）の一部分を露出させるステップと、
− 前記対向電極コンタクト領域（１５）内に前記対向電極コンタクトを形成するステップと、を含むことを特徴とする方法。
【請求項２】
前記半導体材料層（４）は覆うが、前記対向電極コンタクト領域（１５）内の前記支持基板（２）の一部分は覆わない保護層（２１）の形成を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記エッチングマスク（８）を用いた前記ゲート電極（９）の輪郭描写には、前記ゲート材料（６）内のソースコンタクト（１２）およびドレインコンタクト（１３）の画定が含まれることを特徴とする請求項１または２に記載の方法。
【請求項４】
前記ゲート材料（６）をエッチングした後に、前記ゲート電極（９）と前記ソースコンタクト（１２）および前記ドレインコンタクト（１３）との間に位置する空間への充填材（１７、１９）の充填を含むことを特徴とする請求項３に記載の方法。
【請求項５】
前記充填材（１７、１９）を充填した後に、前記半導体材料層（４）のエッチングを含むことを特徴とする請求項４に記載の方法。
【請求項６】
前記対向電極コンタクト領域（１５）への犠牲材料（１６）の充填を含むことを特徴とする請求項１乃至５のいずれかに記載の方法。
【請求項７】
輪郭描写材料（１９）の堆積と、前記犠牲材料（１６）の一部分、前記ソースコンタクト（１２）の一部分、およびゲート材料（６）で作られた前記ドレインコンタクト（１３）の一部分にアクセスするための前記輪郭描写材料のエッチングと、を含むことを特徴とする請求項４に記載の方法。
【請求項８】
前記輪郭描写材料（１９）をエッチングした後に、導電性材料を堆積することによる前記対向電極コンタクト（１５）と、前記ソースコンタクト（１２）と、前記ドレインコンタクト（１３）との同時形成を含むことを特徴とする請求項２乃至７のいずれかに記載の方法。
【請求項９】
前記支持基板（２）の一部分の露出には、前記半導体材料層（４）の等方性エッチングが含まれることを特徴とする請求項２乃至８のいずれかに記載の方法。
【請求項１０】
前記支持基板（２）の一部分の露出には、半導体材料層（４）とゲート材料（６）との間に配置された誘電体層（３）の等方性エッチングが含まれることを特徴とする請求項２乃至９の何れかに記載の方法。
【請求項１１】
− 支持基板（２）と、
− 誘電体層（３）と、
− 前記誘電体層（３）により前記支持基板（２）から隔てられた半導体材料膜（４）と、
− ゲート誘電体（５）により前記半導体材料膜（４）から隔てられたゲート電極（９）と、
− 前記支持基板（２）の電気コンタクト（１５）と、を含む電界効果トランジスタであって、
前記支持基板（２）の前記電気コンタクトが、前記ゲート電極（９）を貫通し、かつ、前記半導体材料膜（４）を貫通することを特徴とする電界効果トランジスタ。
【請求項１２】
前記支持基板の前記電気コンタクトを、前記半導体材料膜（４）から、保護膜（２１）が電気的に絶縁することを特徴とする請求項１１に記載のトランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１５】
【図１６】
【図２２】
【図１１】
【図１２】
【図１３】
【図１４】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１５】
【図１６】
【図２２】
【図１１】
【図１２】
【図１３】
【図１４】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１１−２５４０８１（Ｐ２０１１−２５４０８１Ａ）
【公開日】平成２３年１２月１５日（２０１１．１２．１５）
【国際特許分類】
【出願番号】特願２０１１−１２４４７２（Ｐ２０１１−１２４４７２）
【出願日】平成２３年６月２日（２０１１．６．２）
【出願人】（５１０２２５２９２）コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ (97)
【氏名又は名称原語表記】ＣＯＭＭＩＳＳＡＲＩＡＴ Ａ Ｌ’ＥＮＥＲＧＩＥ ＡＴＯＭＩＱＵＥ ＥＴ ＡＵＸ ＥＮＥＲＧＩＥＳ ＡＬＴＥＲＮＡＴＩＶＥＳ
【住所又は居所原語表記】Ｂａｔｉｍｅｎｔ Ｌｅ Ｐｏｎａｎｔ Ｄ，２５ ｒｕｅ Ｌｅｂｌａｎｃ，Ｆ−７５０１５ Ｐａｒｉｓ， ＦＲＡＮＣＥ
【出願人】（５０９０９６２２３）エスティマイクロエレクトロニクス、（クロル、２）、エスアエス (5)
【氏名又は名称原語表記】ＳＴＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣＳ （ＣＲＯＬＬＥＳ ２） ＳＡＳ
【Ｆターム（参考）】
【公開日】平成２３年１２月１５日（２０１１．１２．１５）
【国際特許分類】
【出願日】平成２３年６月２日（２０１１．６．２）
【出願人】（５１０２２５２９２）コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ (97)
【氏名又は名称原語表記】ＣＯＭＭＩＳＳＡＲＩＡＴ Ａ Ｌ’ＥＮＥＲＧＩＥ ＡＴＯＭＩＱＵＥ ＥＴ ＡＵＸ ＥＮＥＲＧＩＥＳ ＡＬＴＥＲＮＡＴＩＶＥＳ
【住所又は居所原語表記】Ｂａｔｉｍｅｎｔ Ｌｅ Ｐｏｎａｎｔ Ｄ，２５ ｒｕｅ Ｌｅｂｌａｎｃ，Ｆ−７５０１５ Ｐａｒｉｓ， ＦＲＡＮＣＥ
【出願人】（５０９０９６２２３）エスティマイクロエレクトロニクス、（クロル、２）、エスアエス (5)
【氏名又は名称原語表記】ＳＴＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣＳ （ＣＲＯＬＬＥＳ ２） ＳＡＳ
【Ｆターム（参考）】
[ Back to top ]