積層型共振器及び積層型共振器の製造方法
【課題】小型で低損失の改良された積層型共振器を提供する。
【解決手段】積層型共振器１０は、上面に複数の凹部が形成された基板２０と、前記凹部に設けられ、入力端子電極１２と電気的に接続された第１インダクタ下部電極３２と、一部が前記凹部に設けられ、接地電極１６と電気的に接続された第１、第２コンデンサ下部電極３５、３６と、前記凹部に設けられ、出力端子電極１４と電気的に接続された第２インダクタ下部電極３８と、前記基板上に形成された誘電体層２４と、前記誘電体層上に、前記第１インダクタ下部電極に電気的に接続されるとともに、一部分が前記第１コンデンサ下部電極と対向するように形成された第１上部電極４８と、前記誘電体層上に、前記第２インダクタ下部電極に電気的に接続されるとともに、一部分が前記第２コンデンサ下部電極と対向するように形成された第２上部電極５０と、を備える。
【解決手段】積層型共振器１０は、上面に複数の凹部が形成された基板２０と、前記凹部に設けられ、入力端子電極１２と電気的に接続された第１インダクタ下部電極３２と、一部が前記凹部に設けられ、接地電極１６と電気的に接続された第１、第２コンデンサ下部電極３５、３６と、前記凹部に設けられ、出力端子電極１４と電気的に接続された第２インダクタ下部電極３８と、前記基板上に形成された誘電体層２４と、前記誘電体層上に、前記第１インダクタ下部電極に電気的に接続されるとともに、一部分が前記第１コンデンサ下部電極と対向するように形成された第１上部電極４８と、前記誘電体層上に、前記第２インダクタ下部電極に電気的に接続されるとともに、一部分が前記第２コンデンサ下部電極と対向するように形成された第２上部電極５０と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型共振器及び積層型共振器の製造方法に関する。
【背景技術】
【０００２】
積層型共振器は、携帯電話等の高性能で小型の電子機器に搭載され、例えばバンドパスフィルタとして用いられる。かかる用途においては、積層型共振器の小型化及び低損失化が望まれている。
【０００３】
積層型共振器の低損失化を実現するためには、そのＱ値を向上させる必要がある。内部電極を低比抵抗の材料で形成すればＱ値を向上させることができるが、低比抵抗の材料は一般に高価であるため、低比抵抗の材料を用いずにＱ値を向上させる手法が検討されている。例えば、内部電極の厚みや幅を大きくすることによってＱ値を向上させることが検討されているが、厚肉化及び幅広化した内部電極の分だけ全体寸法が大きくなるので、この手法では小型化の要請を満たすことが難しい。
【０００４】
Ｑ値の向上と小型化の両立を図った積層型共振器の開示例がある。例えば、特開２００７−１５８４４０号公報（特許文献１）には、内部電極の一部を幅狭に形成することで内部電極の大型化やＱ値の低下を引き起こすことなく所望の共振周波数を得る積層型共振器が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１５８４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の積層型共振器においては、Ｑ値を向上させるためにインダクタの配線パターンを３層以上の誘電体層に亘って積層しているので、共振器の積層方向への大型化が避けられない。
【０００７】
本発明の様々な実施形態によって、小型で低損失の改良された積層型共振器を提供する。本発明のその他の課題は、本明細書及び添付図面の記載等から理解される。
【課題を解決するための手段】
【０００８】
本発明の一実施態様に係る積層型共振器は、上面に第１凹部、第２凹部、第３凹部、及び第４凹部がそれぞれ形成された基板と、前記第１凹部に設けられ、入力端子電極と電気的に接続された第１インダクタ下部電極と、少なくとも一部が前記第２凹部に設けられ、接地電極と電気的に接続された第１コンデンサ下部電極と、少なくとも一部が前記第３凹部に設けられ、前記接地電極と電気的に接続された第２コンデンサ下部電極と、前記第４凹部に設けられ、出力端子電極と電気的に接続された第２インダクタ下部電極と、前記基板上に形成された誘電体層と、前記誘電体層上に、前記第１インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記第１コンデンサ下部電極と対向するように形成された第１上部電極と、前記誘電体層上に、前記第２インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記第２コンデンサ下部電極と対向するように形成された第２上部電極と、を備える。
【発明の効果】
【０００９】
本発明の様々な実施態様によって、小型で低損失の改良された積層型共振器が提供される。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る積層型共振器の全体構成を模式的に表す斜視図
【００１１】
【図２】本発明の一実施形態に係る積層型共振器を模式的に表す分解斜視図
【００１２】
【図３】本発明の一実施形態に係る積層型共振器を図２のIII−III線に沿って切断した面を模式的に示す断面図
【００１３】
【図４】本発明の一実施形態に係る積層型共振器の基板に形成された凹部を示す図
【００１４】
【図５】本発明の一実施形態に係る積層型共振器の等価回路図
【００１５】
【図６】本発明の一実施形態に係る積層型共振器を構成するインダクタのＱ値のシミュレーション結果を表すグラフ
【００１６】
【図７】本発明の一実施形態に係る積層型共振器の通過特性の測定値を示すグラフ
【００１７】
【図８】本発明の一実施形態に係る積層型共振器の作製工程を示す図
【００１８】
【図９】本発明の他の実施形態に係る積層型共振器の等価回路を示す図
【発明を実施するための形態】
【００１９】
本発明の様々な実施形態について添付図面を参照して説明する。図１は本発明の一実施形態に係る積層型共振器の全体構成を模式的に表す斜視図、図２は本発明の一実施形態に係る積層型共振器を模式的に表す分解斜視図、図３は本発明の一実施形態に係る積層型共振器をIII−III線に沿って切断した面を模式的に示す断面図である。図１〜図３は、本発明の一実施形態に係る積層型共振器の構成を模式的に示すものであり、その寸法、特に図３の断面図に示される積層方向の厚みは必ずしも正確に図示されていない点に留意されたい。本発明の一実施形態に係る積層型共振器は、例えば携帯電話やスマートフォンなどの高性能の携帯型電子機器に搭載され、バンドパスフィルタとして用いられる。
【００２０】
図１に示すように、本発明の一実施形態に係る積層型共振器１０は、ほぼ直方体の形状に形成されており、その底面には、入力端子電極１２、出力端子電極１４、接地電極１６がそれぞれ配置されている。積層型共振器１０は、概ね１００〜１０００μｍ程度の高さ（積層方向の厚み）を有し、一実施形態においては、例えば５００μｍ程度の高さを有する。積層型共振器１０の寸法は、本明細書において説明するものに限られず、用途に応じて様々な変更を行うことが可能である。入力端子電極１２、出力端子電極１４、接地電極１６は、例えばCu、Au、Ag又はこれらの合金を主成分として形成される。入力端子電極１２、出力端子電極１４、接地電極１６の表面は、Cu、Ni、Co、Cr、Ag、Au、Pd、Fe、Sn、Pt又はこれらの合金によってめっきされてもよい。
【００２１】
図２及び図３に示されるように、積層型共振器１０は、下部保護膜１８、基板２０、絶縁体層２２、誘電体層２４、及び上部保護膜２６をこの順に積層して構成される。また、積層型共振器１０には、後述する各種の内部電極が埋め込まれ、これらの内部電極同士を電気的に接続することによってバンドパスフィルタ等の様々な回路が実現される。
【００２２】
基板２０は、Si、SiO2、Al2O3等の半導体やポリイミド等の樹脂からなり、その膜厚が例えば４００μｍとなるように形成される。基板２０の材料や膜厚は本明細書で明示するものには限定されず、用途に応じて様々な材料を用いて様々な寸法に形成される。基板２０の上面には、図４に示すように、インダクタ下部電極３２を収容する凹部５２、第１コンデンサ下部電極３５の一部（電極３４）を収容する凹部５４、第２コンデンサ下部電極３７の一部（電極３６）を収容する凹部５６、インダクタ下部電極３８を収容する凹部５８がそれぞれ形成されている。インダクタ下部電極３２の一方の端部の上面には後述する電極４０が設けられ、インダクタ下部電極３８の一方の端部の上面には後述する電極４２が設けられる。インダクタ下部電極３２の電極４０の下方に位置する部分をコンデンサ電極部３２ａと称し、インダクタ下部電極３８の電極４０の下方に位置する部分をコンデンサ電極部３８ａと称する。コンデンサ電極部３２ａは、電極４０とともに第３コンデンサ下部電極４５を構成し、コンデンサ電極部３８ａは電極４２とともに第４コンデンサ下部電極４７を構成する。また、この基板２０には、凹部５２、５４、５６、５８のそれぞれの底面から下方に向かって延伸し、基板２０を貫通するビアホール５１−１〜５１−４が形成されている。このように基板２０に形成される凹部（凹部５２、５４、５６、５８等）はトレンチと呼ばれることがある。
【００２３】
基板２０の下面には、ポリイミド等の樹脂、SiO2、SiN、又は金属酸化物等からなる下部保護膜１８が形成されている。下部保護膜１８のビアホール５１−１〜５１−４と接続される位置には４つの貫通孔６０−１〜６０−４が設けられている。ビアホール５１−１〜５１−４及び貫通孔６０−１〜６０−４によって画定される空間には、Cu等からなるビアホール電極３０−１〜３０−４がそれぞれ埋め込まれている。
【００２４】
下部保護膜１８の下面には、入力端子電極１２、出力端子電極１４、及び接地電極１６が取り付けられている。入力端子電極１２は、左端のビアホール電極３０−１と電気的に接続され、出力端子電極１４は右端のビアホール電極３０−４と電気的に接続され、接地電極１６は中央にある一組のビアホール電極３０−２、３０−３と電気的に接続される。したがって、入力端子電極１２はビアホール電極３０−１を介してインダクタ下部電極３２に電気的に接続され、出力端子電極１４はビアホール電極３０−４を介してインダクタ下部電極３８に電気的に接続され、接地電極１６はビアホール電極３０−２、３０−３を介して電極３４、３６にそれぞれ電気的に接続される。
【００２５】
基板２０の上面には、上述のように、凹部５２、５４、５６、５８が形成されており、これらの凹部に、インダクタ下部電極３２、電極３４、電極３６、インダクタ下部電極３８がそれぞれ埋め込まれている。一実施形態において、インダクタ下部電極３２、３８及び電極３４、３６は、Cu、Ni、Co、Cr、Ag、Au、Pd、Fe、Sn、Pt等の金属又はこれらの合金からなり、例えばこれらの合金をめっきにより凹部に５２、５４、５６、５８に埋め込むことによって形成される。このように、本発明の一実施形態に係る内部電極（例えば、インダクタ下部電極３２、３８及び電極３４、３６）は、基板２０に凹部を設け、この凹部を例えば電解めっき法により金属で充填することによって形成される。このように基板に形成した凹部を金属で充填して内部電極を設けることにより、高アスペクト比を実現するとともに、積層方向への厚肉化を抑制することができる。
【００２６】
基板２０の上面には、ポリイミド等の樹脂、SiO2、SiN、金属酸化物等からなる絶縁体層２２が形成されている。絶縁体層２２の厚さは概ね３〜１０μｍほどであるがこれらには限定されない。一実施形態においては、絶縁体層２２のインダクタ下部電極３２、３８の一部と対向する位置に、一組の貫通孔６２、６４がそれぞれ形成され、電極３４、３６と対向する位置に、一組の貫通孔６３、６５がそれぞれ形成される。これらの貫通孔６２、６４には、Cu、Ni、Co、Cr、Ag、Au、Pd、Fe、Sn、Pt等の金属又はこれらの合金からなる電極４０、４２がそれぞれ電解めっき法等により充填される。絶縁体層２２の上面には、誘電体層２４が形成される。また、貫通孔６３、６５には、同様の素材から成る電極４１、４３がそれぞれ電解めっき法等により充填される。このようにして、電極３４と電極４１とにより第１コンデンサ下部電極３５が構成され、電極３６と電極４３とにより第２コンデンサ下部電極３７が構成される。また、電極４０とコンデンサ電極部３２ａとにより第３コンデンサ下部電極４５が構成され、電極４２とコンデンサ電極部３８ａとにより第４コンデンサ下部電極４７が構成される。誘電体層２４は、弁金属（Al、Ta、Nb、Ti、Zr、Hf、Zn、W、Sb等）の酸化物、樹脂、ガラス、セラミックス、アルミナ、SiO2、SiN等からなり、その厚さは概ね０．１〜０．５μｍである。誘電体層２４の材料や膜厚は本明細書で明示するものに限定されない。
【００２７】
絶縁体層２２のインダクタ下部電極３２、３８の一つの長辺と対向する位置に貫通孔６６、６８が形成され、誘電体層２４の貫通孔６６、６８と対向する位置に貫通孔７０、７２が形成される。この貫通孔６６、７０によって画定される凹部及び貫通孔６８、７２によって画定される凹部には、インダクタ引き出し電極４４、４６が埋め込まれる。一実施形態において、インダクタ引き出し電極４４、４６は、Cu、Ni、Co、Cr、Ag、Au、Pd、Fe、Sn、Pt等の金属又はこれらの合金を電解めっき法等により貫通孔６６、７０及び貫通孔６８、７２にそれぞれ充填することで形成される。かかる構成によって、インダクタ引き出し電極４４、４６は、インダクタ下部電極３２、３８とそれぞれ電気的に接続される。
【００２８】
誘電体層２４の上面には、上部電極４８、５０が設けられる。一実施形態において、上部電極４８、５０は、Cu、Ni、Co、Cr、Ag、Au、Pd、Fe、Sn、Pt等の金属又はこれらの合金からなり、その膜厚が概ね５〜５０μｍとなるように形成される。上部電極４８は、インダクタ引き出し電極４４に電気的に接続されるとともに、少なくともその一部分が電極４１と対向するように形成される。一実施形態においては、上部電極４８の少なくとも一部分が電極４０と対向するように形成される。上部電極４８は、電極４０、４１の両方と対向するように配置されてもよい。また、上部電極５０は、インダクタ引き出し電極４６に電気的に接続されるとともに、少なくともその一部分が電極４３と対向するように形成される。一実施形態においては、上部電極５０の少なくとも一部分が電極４２と対向するように形成される。上部電極５０は、電極４２、４３の両方と対向するように配置されてもよい。かかる構成により、上部電極４８は、インダクタ下部電極３２とインダクタを構成するとともに、第１コンデンサ下部電極３５、第３コンデンサ下部電極４５とそれぞれコンデンサを構成する。また、上部電極５０は、インダクタ下部電極３８とインダクタを構成するとともに、第２コンデンサ下部電極３７、第４コンデンサ下部電極４７とそれぞれコンデンサを構成する。
【００２９】
誘電体層２４及び上部電極４８、５０の上面には、上部保護膜２６が形成される。上部保護膜２６は、ポリイミド等の樹脂、SiO2、SiN、又は金属酸化物等からなり、その膜厚が概ね５〜１００μｍとなるように形成される。
【００３０】
図５は、本発明の一実施形態に係る積層型共振器１００の等価回路図を示す。図示の通り、この積層型共振器１０は、入力端子１０２と接地端子１０６との間に接続される入力側共振回路１０８と、出力端子１０４と接地端子１０６との間に接続される出力側共振回路１１０とを備える。入力側共振回路１０８は、一方の電極が入力端子１０２に接続されたコンデンサＣ３と、このコンデンサＣ３と並列に接続されたインダクタＲ１と、コンデンサＣ３とインダクタＲ１との接続点と接地端子１０６との間に接続されたコンデンサＣ１とを含む。出力側共振回路１１０は、一方の電極が出力端子１０４に接続されたコンデンサＣ４と、このコンデンサＣ４と並列に接続されたインダクタＲ２と、コンデンサＣ４とインダクタＲ２との接続点と接地端子１０６との間に接続されたコンデンサＣ２とを含む。インダクタＲ１とインダクタＲ２とは、磁気結合度Ｍで接続されている。
【００３１】
図１〜図４に示された積層型共振器１０において、互いに電気的に接続されたインダクタ下部電極３２、インダクタ引き出し電極４４、及び上部電極４８がインダクタＲ１を構成する。同様に、互いに電気的に接続されたインダクタ下部電極３８、インダクタ引き出し電極４６、及び上部電極５０がインダクタＲ２を構成する。また、第１コンデンサ下部電極３５、誘電体層２４、及び上部電極４８の第１コンデンサ下部電極３５と対向する部分がコンデンサＣ１を構成する。同様に、第２コンデンサ下部電極３７、誘電体層２４、及び上部電極５０の第２コンデンサ下部電極３７と対向する部分がコンデンサＣ２を構成する。さらに、第３コンデンサ下部電極４５、誘電体層２４、上部電極４８のコンデンサ下部電極３４と対向する部分がコンデンサＣ３を構成する。同様に、第４コンデンサ下部電極４７、誘電体層２４、及び上部電極５０のコンデンサ下部電極３６と対向する部分がコンデンサＣ４を構成する。
【００３２】
図６は、図１〜図５に示す積層型共振器１０のＱ値のシミュレーション結果を表すグラフである。図６のグラフの横軸はインダクタ下部電極３２、３８、コンデンサ下部電極３４、３６（本明細書において「下部電極」と総称することがある。）の厚みを表し、縦軸は試作した積層型共振器１０を構成するインダクタ（図５の等価回路におけるインダクタＲ１に相当）のＱ値を表す。シミュレータとして、Ansys社製のHFSSを用い、このシミュレータに、積層型共振器１０の各構成要素、すなわち、下部保護膜１８、基板２０、絶縁体層２２、誘電体層２４、上部保護膜２６、入力端子電極１２、出力端子電極１４、接地電極１６、ビアホール電極３０、電極４０〜４３、インダクタ引き出し電極４４、４６、上部電極４８、５０のそれぞれの材質、及び、膜厚、長さ、幅等の寸法を入力し、基板２０に埋め込まれる下部電極の厚みを１０μｍから５０μｍまで１０μｍずつ増加させ、それぞれの厚みにおけるＱ値を算出した。このシミュレーション結果から、基板２０に埋め込まれる下部電極の厚みが増加するにつれてインダクタのＱ値が向上する傾向が確認された。
【００３３】
図７は、本発明の一実施形態に係る積層型共振器の通過特性の測定値を示すグラフである。２．４ＧＨｚが通過帯域の中心周波数となるように設計された本発明の一実施形態に係る積層型共振器の通過特定を測定した。図７のグラフにおいて、横軸は周波数をＧＨｚ単位で表し、縦軸は入力端子電極１２、出力端子電極１４間の減衰特性を示すＳパラメータ（Ｓ２１）の大きさをｄＢ単位で表す。グラフ７０１〜７０４は、下部電極の厚みが１０μｍ、２０μｍ、３０μｍ、４０μｍのそれぞれの場合について測定された減衰特性を示す。測定には、Anritsu社製のベクトルネットワークアナライザを用いた。図７から明らかなように、下部電極の厚みの増加に従って通過特性が向上することが確認された。
【００３４】
図８は、本発明の一実施形態に係る積層型共振器の作製工程を示す図である。図８を参照して、一実施形態に従った回路基板の製造方法を説明する。まず、図８（ａ）に示すように、基板２０を準備する。そして、図８（ｂ）に示すように、基板２０の上面に、凹部５２、５４、５６、５８、及び、ビアホール５１−１〜５１−４を、ＤｅｅｐＲＩＥ（ディープ反応性イオンエッチング）やフォトリソグラフィ等の方式で形成する。凹部５２、５４、５６、５８、及び、ビアホール５１−１〜５１−４が形成された基板２０の表面に、熱酸化法等によりSiO2膜を作製してもよい。続いて、図８（ｃ）に示すように、凹部５２、５４、５６、５８、及び、ビアホール５１−１〜５１−４に、例えばCuをめっきにより埋め込み、ビアホール電極３０−１〜３０−４、インダクタ下部電極３２、３８、及び、電極３４、３６を形成する。続いて、必要に応じ基板２０の上面をＣＭＰ法等によりエッチングし、インダクタ下部電極３２、３８、及び、電極３４、３６が形成された部分を平坦化する。
【００３５】
次に、図８（ｄ）に示すように、基板２０上に、SiO2やSiN等からなる絶縁体層２２を形成する。絶縁体層２２は、例えばＣＶＤ法により形成される。この絶縁体層２２に、フォトリソグラフィやドライエッチング等により、図２に示すような貫通孔６２〜６５、６６、６８を形成し、この形成された貫通孔６２〜６５、６６、６８に、例えばめっきによりCuを埋め込んで電極４０〜４３、及び、図２に示すようなインダクタ引き出し電極４４、４６をそれぞれ形成する。続いて、図８（ｅ）に示すように、ＣＶＤ法等により、絶縁体層２２の上にSiN等からなる誘電体層２４を形成する。そして、インダクタ引き出し電極４４、４６の上部を覆う誘電体層２４の部分をフォトリソグラフィやドライエッチング等により選択的に除去し、図２に示される貫通孔７０、７２を形成する。
【００３６】
次に、図８（ｆ）に示すように、誘電体層２４の上に、セミアディティブ法やダマシン法等により、Cu等からなる上部電極４８、５０を形成する。上部電極４８は、インダクタ引き出し電極４４に電気的に接続するように形成され、上部電極５０は、インダクタ引き出し電極４６に電気的に接続するように形成される。そして、この上部電極４８、５０が形成された誘電体層２４上に、例えばスピンコート法等によりポリイミド等の上部保護膜２６が形成される。続いて、図８（ｇ）に示すように、基板２０の下面に例えばスピンコート法等によりポリイミド等の樹脂からなる下部保護膜１８を形成し、この下部保護膜１８のビアホール電極３０−１〜３０−４に対応する位置に、フォトリソグラフィやドライエッチング等によりビアホール電極３０―１〜３０−４に至る、図２に示したような貫通孔６０−１〜６０−４を形成する。この貫通孔に例えばCuをめっきにより埋め込み、入力端子電極１２、出力端子電極１４、及び接地電極１６を形成する。この入力端子電極１２、出力端子電極１４、及び接地電極１６は、NiやAuによりめっきされてもよい。以上により、本発明の一実施形態に係る積層型共振器１０が作製される。
【００３７】
本発明の実施形態は、以上明示的に述べた態様に限られず、それらの態様に様々な変更を加えることができる。例えば、本発明は、図５に示した以外の様々な共振回路に適用することができる。一例として、図９は、本発明の他の実施形態にかかる積層型共振器の等価回路を示す。図９の積層型共振器２００は、入力端子２０２と出力端子２０４との接続点と接地端子２０６との間に、インダクタＲ３とコンデンサＣ５とを並列に接続して構成される。このような積層型共振器２００は、積層型共振器１００と同様に構成される。例えば、積層型共振器２００においては、コンデンサＣ５の一方の電極を構成するコンデンサ下部電極とインダクタＲ３の一部を構成するインダクタ下部電極とが基板２０に形成した凹部に埋め込まれる。このコンデンサ下部電極及びインダクタ下部電極は、互いに電気的に接続され、また、入力端子電極及び出力端子電極と接続される。また、基板２０の上に形成された誘電体層２４上に、当該インダクタ下部電極に電気的に接続されるとともに少なくとも一部分が当該コンデンサ下部電極と対向するように形成された上部電極が形成される。この上部電極は、さらに接地電極とも電気的に接続される。当業者に明らかなように、図９に示した例以外にも、様々な種類のＬＣ共振回路に本発明を適用することができる。
【００３８】
また、図８に示した製造方法は一例であり、図８に示された各工程は、様々な順序で実行することが可能である。また、一実施形態においては、図８に示した工程の一部または全部と共に、追加的な工程を実行してもよい。さらに他の実施形態では、一以上の工程が同時に実行されてもよい。したがって、図示した工程は、その性質上例示に過ぎず、限定的なものと解釈すべきではない。
【００３９】
本明細書において説明された各層及び各電極の材質及び寸法はあくまで例示であり、本発明は明示された材質や寸法に限定されるものではない。また、本明細書においては、積層型共振器がバンドパスフィルタに応用される例を説明したが、本発明の積層型共振器は様々な用途に用いることができる。その他、本発明の趣旨を逸脱しない範囲で、上述した実施形態に対して様々な変更を行うことができる。
【符号の説明】
【００４０】
１０、１００、２００ 積層型共振器
１２ 入力端子電極
１４ 出力端子電極
１６ 接地電極
１８ 下部保護膜
２０ 基板
２２ 絶縁体層
２４ 誘電層
２６ 上部保護膜
３０ ビアホール電極
３２、３８ インダクタ下部電極
３４、３６、４０〜４３ 電極
３５ 第１コンデンサ下部電極
３７ 第２コンデンサ下部電極
４５ 第３コンデンサ下部電極
４７ 第４コンデンサ下部電極
４４、４６ インダクタ引き出し電極
４８、５０ 上部電極
５２、５４、５６、５８ 凹部
【技術分野】
【０００１】
本発明は、積層型共振器及び積層型共振器の製造方法に関する。
【背景技術】
【０００２】
積層型共振器は、携帯電話等の高性能で小型の電子機器に搭載され、例えばバンドパスフィルタとして用いられる。かかる用途においては、積層型共振器の小型化及び低損失化が望まれている。
【０００３】
積層型共振器の低損失化を実現するためには、そのＱ値を向上させる必要がある。内部電極を低比抵抗の材料で形成すればＱ値を向上させることができるが、低比抵抗の材料は一般に高価であるため、低比抵抗の材料を用いずにＱ値を向上させる手法が検討されている。例えば、内部電極の厚みや幅を大きくすることによってＱ値を向上させることが検討されているが、厚肉化及び幅広化した内部電極の分だけ全体寸法が大きくなるので、この手法では小型化の要請を満たすことが難しい。
【０００４】
Ｑ値の向上と小型化の両立を図った積層型共振器の開示例がある。例えば、特開２００７−１５８４４０号公報（特許文献１）には、内部電極の一部を幅狭に形成することで内部電極の大型化やＱ値の低下を引き起こすことなく所望の共振周波数を得る積層型共振器が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１５８４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の積層型共振器においては、Ｑ値を向上させるためにインダクタの配線パターンを３層以上の誘電体層に亘って積層しているので、共振器の積層方向への大型化が避けられない。
【０００７】
本発明の様々な実施形態によって、小型で低損失の改良された積層型共振器を提供する。本発明のその他の課題は、本明細書及び添付図面の記載等から理解される。
【課題を解決するための手段】
【０００８】
本発明の一実施態様に係る積層型共振器は、上面に第１凹部、第２凹部、第３凹部、及び第４凹部がそれぞれ形成された基板と、前記第１凹部に設けられ、入力端子電極と電気的に接続された第１インダクタ下部電極と、少なくとも一部が前記第２凹部に設けられ、接地電極と電気的に接続された第１コンデンサ下部電極と、少なくとも一部が前記第３凹部に設けられ、前記接地電極と電気的に接続された第２コンデンサ下部電極と、前記第４凹部に設けられ、出力端子電極と電気的に接続された第２インダクタ下部電極と、前記基板上に形成された誘電体層と、前記誘電体層上に、前記第１インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記第１コンデンサ下部電極と対向するように形成された第１上部電極と、前記誘電体層上に、前記第２インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記第２コンデンサ下部電極と対向するように形成された第２上部電極と、を備える。
【発明の効果】
【０００９】
本発明の様々な実施態様によって、小型で低損失の改良された積層型共振器が提供される。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る積層型共振器の全体構成を模式的に表す斜視図
【００１１】
【図２】本発明の一実施形態に係る積層型共振器を模式的に表す分解斜視図
【００１２】
【図３】本発明の一実施形態に係る積層型共振器を図２のIII−III線に沿って切断した面を模式的に示す断面図
【００１３】
【図４】本発明の一実施形態に係る積層型共振器の基板に形成された凹部を示す図
【００１４】
【図５】本発明の一実施形態に係る積層型共振器の等価回路図
【００１５】
【図６】本発明の一実施形態に係る積層型共振器を構成するインダクタのＱ値のシミュレーション結果を表すグラフ
【００１６】
【図７】本発明の一実施形態に係る積層型共振器の通過特性の測定値を示すグラフ
【００１７】
【図８】本発明の一実施形態に係る積層型共振器の作製工程を示す図
【００１８】
【図９】本発明の他の実施形態に係る積層型共振器の等価回路を示す図
【発明を実施するための形態】
【００１９】
本発明の様々な実施形態について添付図面を参照して説明する。図１は本発明の一実施形態に係る積層型共振器の全体構成を模式的に表す斜視図、図２は本発明の一実施形態に係る積層型共振器を模式的に表す分解斜視図、図３は本発明の一実施形態に係る積層型共振器をIII−III線に沿って切断した面を模式的に示す断面図である。図１〜図３は、本発明の一実施形態に係る積層型共振器の構成を模式的に示すものであり、その寸法、特に図３の断面図に示される積層方向の厚みは必ずしも正確に図示されていない点に留意されたい。本発明の一実施形態に係る積層型共振器は、例えば携帯電話やスマートフォンなどの高性能の携帯型電子機器に搭載され、バンドパスフィルタとして用いられる。
【００２０】
図１に示すように、本発明の一実施形態に係る積層型共振器１０は、ほぼ直方体の形状に形成されており、その底面には、入力端子電極１２、出力端子電極１４、接地電極１６がそれぞれ配置されている。積層型共振器１０は、概ね１００〜１０００μｍ程度の高さ（積層方向の厚み）を有し、一実施形態においては、例えば５００μｍ程度の高さを有する。積層型共振器１０の寸法は、本明細書において説明するものに限られず、用途に応じて様々な変更を行うことが可能である。入力端子電極１２、出力端子電極１４、接地電極１６は、例えばCu、Au、Ag又はこれらの合金を主成分として形成される。入力端子電極１２、出力端子電極１４、接地電極１６の表面は、Cu、Ni、Co、Cr、Ag、Au、Pd、Fe、Sn、Pt又はこれらの合金によってめっきされてもよい。
【００２１】
図２及び図３に示されるように、積層型共振器１０は、下部保護膜１８、基板２０、絶縁体層２２、誘電体層２４、及び上部保護膜２６をこの順に積層して構成される。また、積層型共振器１０には、後述する各種の内部電極が埋め込まれ、これらの内部電極同士を電気的に接続することによってバンドパスフィルタ等の様々な回路が実現される。
【００２２】
基板２０は、Si、SiO2、Al2O3等の半導体やポリイミド等の樹脂からなり、その膜厚が例えば４００μｍとなるように形成される。基板２０の材料や膜厚は本明細書で明示するものには限定されず、用途に応じて様々な材料を用いて様々な寸法に形成される。基板２０の上面には、図４に示すように、インダクタ下部電極３２を収容する凹部５２、第１コンデンサ下部電極３５の一部（電極３４）を収容する凹部５４、第２コンデンサ下部電極３７の一部（電極３６）を収容する凹部５６、インダクタ下部電極３８を収容する凹部５８がそれぞれ形成されている。インダクタ下部電極３２の一方の端部の上面には後述する電極４０が設けられ、インダクタ下部電極３８の一方の端部の上面には後述する電極４２が設けられる。インダクタ下部電極３２の電極４０の下方に位置する部分をコンデンサ電極部３２ａと称し、インダクタ下部電極３８の電極４０の下方に位置する部分をコンデンサ電極部３８ａと称する。コンデンサ電極部３２ａは、電極４０とともに第３コンデンサ下部電極４５を構成し、コンデンサ電極部３８ａは電極４２とともに第４コンデンサ下部電極４７を構成する。また、この基板２０には、凹部５２、５４、５６、５８のそれぞれの底面から下方に向かって延伸し、基板２０を貫通するビアホール５１−１〜５１−４が形成されている。このように基板２０に形成される凹部（凹部５２、５４、５６、５８等）はトレンチと呼ばれることがある。
【００２３】
基板２０の下面には、ポリイミド等の樹脂、SiO2、SiN、又は金属酸化物等からなる下部保護膜１８が形成されている。下部保護膜１８のビアホール５１−１〜５１−４と接続される位置には４つの貫通孔６０−１〜６０−４が設けられている。ビアホール５１−１〜５１−４及び貫通孔６０−１〜６０−４によって画定される空間には、Cu等からなるビアホール電極３０−１〜３０−４がそれぞれ埋め込まれている。
【００２４】
下部保護膜１８の下面には、入力端子電極１２、出力端子電極１４、及び接地電極１６が取り付けられている。入力端子電極１２は、左端のビアホール電極３０−１と電気的に接続され、出力端子電極１４は右端のビアホール電極３０−４と電気的に接続され、接地電極１６は中央にある一組のビアホール電極３０−２、３０−３と電気的に接続される。したがって、入力端子電極１２はビアホール電極３０−１を介してインダクタ下部電極３２に電気的に接続され、出力端子電極１４はビアホール電極３０−４を介してインダクタ下部電極３８に電気的に接続され、接地電極１６はビアホール電極３０−２、３０−３を介して電極３４、３６にそれぞれ電気的に接続される。
【００２５】
基板２０の上面には、上述のように、凹部５２、５４、５６、５８が形成されており、これらの凹部に、インダクタ下部電極３２、電極３４、電極３６、インダクタ下部電極３８がそれぞれ埋め込まれている。一実施形態において、インダクタ下部電極３２、３８及び電極３４、３６は、Cu、Ni、Co、Cr、Ag、Au、Pd、Fe、Sn、Pt等の金属又はこれらの合金からなり、例えばこれらの合金をめっきにより凹部に５２、５４、５６、５８に埋め込むことによって形成される。このように、本発明の一実施形態に係る内部電極（例えば、インダクタ下部電極３２、３８及び電極３４、３６）は、基板２０に凹部を設け、この凹部を例えば電解めっき法により金属で充填することによって形成される。このように基板に形成した凹部を金属で充填して内部電極を設けることにより、高アスペクト比を実現するとともに、積層方向への厚肉化を抑制することができる。
【００２６】
基板２０の上面には、ポリイミド等の樹脂、SiO2、SiN、金属酸化物等からなる絶縁体層２２が形成されている。絶縁体層２２の厚さは概ね３〜１０μｍほどであるがこれらには限定されない。一実施形態においては、絶縁体層２２のインダクタ下部電極３２、３８の一部と対向する位置に、一組の貫通孔６２、６４がそれぞれ形成され、電極３４、３６と対向する位置に、一組の貫通孔６３、６５がそれぞれ形成される。これらの貫通孔６２、６４には、Cu、Ni、Co、Cr、Ag、Au、Pd、Fe、Sn、Pt等の金属又はこれらの合金からなる電極４０、４２がそれぞれ電解めっき法等により充填される。絶縁体層２２の上面には、誘電体層２４が形成される。また、貫通孔６３、６５には、同様の素材から成る電極４１、４３がそれぞれ電解めっき法等により充填される。このようにして、電極３４と電極４１とにより第１コンデンサ下部電極３５が構成され、電極３６と電極４３とにより第２コンデンサ下部電極３７が構成される。また、電極４０とコンデンサ電極部３２ａとにより第３コンデンサ下部電極４５が構成され、電極４２とコンデンサ電極部３８ａとにより第４コンデンサ下部電極４７が構成される。誘電体層２４は、弁金属（Al、Ta、Nb、Ti、Zr、Hf、Zn、W、Sb等）の酸化物、樹脂、ガラス、セラミックス、アルミナ、SiO2、SiN等からなり、その厚さは概ね０．１〜０．５μｍである。誘電体層２４の材料や膜厚は本明細書で明示するものに限定されない。
【００２７】
絶縁体層２２のインダクタ下部電極３２、３８の一つの長辺と対向する位置に貫通孔６６、６８が形成され、誘電体層２４の貫通孔６６、６８と対向する位置に貫通孔７０、７２が形成される。この貫通孔６６、７０によって画定される凹部及び貫通孔６８、７２によって画定される凹部には、インダクタ引き出し電極４４、４６が埋め込まれる。一実施形態において、インダクタ引き出し電極４４、４６は、Cu、Ni、Co、Cr、Ag、Au、Pd、Fe、Sn、Pt等の金属又はこれらの合金を電解めっき法等により貫通孔６６、７０及び貫通孔６８、７２にそれぞれ充填することで形成される。かかる構成によって、インダクタ引き出し電極４４、４６は、インダクタ下部電極３２、３８とそれぞれ電気的に接続される。
【００２８】
誘電体層２４の上面には、上部電極４８、５０が設けられる。一実施形態において、上部電極４８、５０は、Cu、Ni、Co、Cr、Ag、Au、Pd、Fe、Sn、Pt等の金属又はこれらの合金からなり、その膜厚が概ね５〜５０μｍとなるように形成される。上部電極４８は、インダクタ引き出し電極４４に電気的に接続されるとともに、少なくともその一部分が電極４１と対向するように形成される。一実施形態においては、上部電極４８の少なくとも一部分が電極４０と対向するように形成される。上部電極４８は、電極４０、４１の両方と対向するように配置されてもよい。また、上部電極５０は、インダクタ引き出し電極４６に電気的に接続されるとともに、少なくともその一部分が電極４３と対向するように形成される。一実施形態においては、上部電極５０の少なくとも一部分が電極４２と対向するように形成される。上部電極５０は、電極４２、４３の両方と対向するように配置されてもよい。かかる構成により、上部電極４８は、インダクタ下部電極３２とインダクタを構成するとともに、第１コンデンサ下部電極３５、第３コンデンサ下部電極４５とそれぞれコンデンサを構成する。また、上部電極５０は、インダクタ下部電極３８とインダクタを構成するとともに、第２コンデンサ下部電極３７、第４コンデンサ下部電極４７とそれぞれコンデンサを構成する。
【００２９】
誘電体層２４及び上部電極４８、５０の上面には、上部保護膜２６が形成される。上部保護膜２６は、ポリイミド等の樹脂、SiO2、SiN、又は金属酸化物等からなり、その膜厚が概ね５〜１００μｍとなるように形成される。
【００３０】
図５は、本発明の一実施形態に係る積層型共振器１００の等価回路図を示す。図示の通り、この積層型共振器１０は、入力端子１０２と接地端子１０６との間に接続される入力側共振回路１０８と、出力端子１０４と接地端子１０６との間に接続される出力側共振回路１１０とを備える。入力側共振回路１０８は、一方の電極が入力端子１０２に接続されたコンデンサＣ３と、このコンデンサＣ３と並列に接続されたインダクタＲ１と、コンデンサＣ３とインダクタＲ１との接続点と接地端子１０６との間に接続されたコンデンサＣ１とを含む。出力側共振回路１１０は、一方の電極が出力端子１０４に接続されたコンデンサＣ４と、このコンデンサＣ４と並列に接続されたインダクタＲ２と、コンデンサＣ４とインダクタＲ２との接続点と接地端子１０６との間に接続されたコンデンサＣ２とを含む。インダクタＲ１とインダクタＲ２とは、磁気結合度Ｍで接続されている。
【００３１】
図１〜図４に示された積層型共振器１０において、互いに電気的に接続されたインダクタ下部電極３２、インダクタ引き出し電極４４、及び上部電極４８がインダクタＲ１を構成する。同様に、互いに電気的に接続されたインダクタ下部電極３８、インダクタ引き出し電極４６、及び上部電極５０がインダクタＲ２を構成する。また、第１コンデンサ下部電極３５、誘電体層２４、及び上部電極４８の第１コンデンサ下部電極３５と対向する部分がコンデンサＣ１を構成する。同様に、第２コンデンサ下部電極３７、誘電体層２４、及び上部電極５０の第２コンデンサ下部電極３７と対向する部分がコンデンサＣ２を構成する。さらに、第３コンデンサ下部電極４５、誘電体層２４、上部電極４８のコンデンサ下部電極３４と対向する部分がコンデンサＣ３を構成する。同様に、第４コンデンサ下部電極４７、誘電体層２４、及び上部電極５０のコンデンサ下部電極３６と対向する部分がコンデンサＣ４を構成する。
【００３２】
図６は、図１〜図５に示す積層型共振器１０のＱ値のシミュレーション結果を表すグラフである。図６のグラフの横軸はインダクタ下部電極３２、３８、コンデンサ下部電極３４、３６（本明細書において「下部電極」と総称することがある。）の厚みを表し、縦軸は試作した積層型共振器１０を構成するインダクタ（図５の等価回路におけるインダクタＲ１に相当）のＱ値を表す。シミュレータとして、Ansys社製のHFSSを用い、このシミュレータに、積層型共振器１０の各構成要素、すなわち、下部保護膜１８、基板２０、絶縁体層２２、誘電体層２４、上部保護膜２６、入力端子電極１２、出力端子電極１４、接地電極１６、ビアホール電極３０、電極４０〜４３、インダクタ引き出し電極４４、４６、上部電極４８、５０のそれぞれの材質、及び、膜厚、長さ、幅等の寸法を入力し、基板２０に埋め込まれる下部電極の厚みを１０μｍから５０μｍまで１０μｍずつ増加させ、それぞれの厚みにおけるＱ値を算出した。このシミュレーション結果から、基板２０に埋め込まれる下部電極の厚みが増加するにつれてインダクタのＱ値が向上する傾向が確認された。
【００３３】
図７は、本発明の一実施形態に係る積層型共振器の通過特性の測定値を示すグラフである。２．４ＧＨｚが通過帯域の中心周波数となるように設計された本発明の一実施形態に係る積層型共振器の通過特定を測定した。図７のグラフにおいて、横軸は周波数をＧＨｚ単位で表し、縦軸は入力端子電極１２、出力端子電極１４間の減衰特性を示すＳパラメータ（Ｓ２１）の大きさをｄＢ単位で表す。グラフ７０１〜７０４は、下部電極の厚みが１０μｍ、２０μｍ、３０μｍ、４０μｍのそれぞれの場合について測定された減衰特性を示す。測定には、Anritsu社製のベクトルネットワークアナライザを用いた。図７から明らかなように、下部電極の厚みの増加に従って通過特性が向上することが確認された。
【００３４】
図８は、本発明の一実施形態に係る積層型共振器の作製工程を示す図である。図８を参照して、一実施形態に従った回路基板の製造方法を説明する。まず、図８（ａ）に示すように、基板２０を準備する。そして、図８（ｂ）に示すように、基板２０の上面に、凹部５２、５４、５６、５８、及び、ビアホール５１−１〜５１−４を、ＤｅｅｐＲＩＥ（ディープ反応性イオンエッチング）やフォトリソグラフィ等の方式で形成する。凹部５２、５４、５６、５８、及び、ビアホール５１−１〜５１−４が形成された基板２０の表面に、熱酸化法等によりSiO2膜を作製してもよい。続いて、図８（ｃ）に示すように、凹部５２、５４、５６、５８、及び、ビアホール５１−１〜５１−４に、例えばCuをめっきにより埋め込み、ビアホール電極３０−１〜３０−４、インダクタ下部電極３２、３８、及び、電極３４、３６を形成する。続いて、必要に応じ基板２０の上面をＣＭＰ法等によりエッチングし、インダクタ下部電極３２、３８、及び、電極３４、３６が形成された部分を平坦化する。
【００３５】
次に、図８（ｄ）に示すように、基板２０上に、SiO2やSiN等からなる絶縁体層２２を形成する。絶縁体層２２は、例えばＣＶＤ法により形成される。この絶縁体層２２に、フォトリソグラフィやドライエッチング等により、図２に示すような貫通孔６２〜６５、６６、６８を形成し、この形成された貫通孔６２〜６５、６６、６８に、例えばめっきによりCuを埋め込んで電極４０〜４３、及び、図２に示すようなインダクタ引き出し電極４４、４６をそれぞれ形成する。続いて、図８（ｅ）に示すように、ＣＶＤ法等により、絶縁体層２２の上にSiN等からなる誘電体層２４を形成する。そして、インダクタ引き出し電極４４、４６の上部を覆う誘電体層２４の部分をフォトリソグラフィやドライエッチング等により選択的に除去し、図２に示される貫通孔７０、７２を形成する。
【００３６】
次に、図８（ｆ）に示すように、誘電体層２４の上に、セミアディティブ法やダマシン法等により、Cu等からなる上部電極４８、５０を形成する。上部電極４８は、インダクタ引き出し電極４４に電気的に接続するように形成され、上部電極５０は、インダクタ引き出し電極４６に電気的に接続するように形成される。そして、この上部電極４８、５０が形成された誘電体層２４上に、例えばスピンコート法等によりポリイミド等の上部保護膜２６が形成される。続いて、図８（ｇ）に示すように、基板２０の下面に例えばスピンコート法等によりポリイミド等の樹脂からなる下部保護膜１８を形成し、この下部保護膜１８のビアホール電極３０−１〜３０−４に対応する位置に、フォトリソグラフィやドライエッチング等によりビアホール電極３０―１〜３０−４に至る、図２に示したような貫通孔６０−１〜６０−４を形成する。この貫通孔に例えばCuをめっきにより埋め込み、入力端子電極１２、出力端子電極１４、及び接地電極１６を形成する。この入力端子電極１２、出力端子電極１４、及び接地電極１６は、NiやAuによりめっきされてもよい。以上により、本発明の一実施形態に係る積層型共振器１０が作製される。
【００３７】
本発明の実施形態は、以上明示的に述べた態様に限られず、それらの態様に様々な変更を加えることができる。例えば、本発明は、図５に示した以外の様々な共振回路に適用することができる。一例として、図９は、本発明の他の実施形態にかかる積層型共振器の等価回路を示す。図９の積層型共振器２００は、入力端子２０２と出力端子２０４との接続点と接地端子２０６との間に、インダクタＲ３とコンデンサＣ５とを並列に接続して構成される。このような積層型共振器２００は、積層型共振器１００と同様に構成される。例えば、積層型共振器２００においては、コンデンサＣ５の一方の電極を構成するコンデンサ下部電極とインダクタＲ３の一部を構成するインダクタ下部電極とが基板２０に形成した凹部に埋め込まれる。このコンデンサ下部電極及びインダクタ下部電極は、互いに電気的に接続され、また、入力端子電極及び出力端子電極と接続される。また、基板２０の上に形成された誘電体層２４上に、当該インダクタ下部電極に電気的に接続されるとともに少なくとも一部分が当該コンデンサ下部電極と対向するように形成された上部電極が形成される。この上部電極は、さらに接地電極とも電気的に接続される。当業者に明らかなように、図９に示した例以外にも、様々な種類のＬＣ共振回路に本発明を適用することができる。
【００３８】
また、図８に示した製造方法は一例であり、図８に示された各工程は、様々な順序で実行することが可能である。また、一実施形態においては、図８に示した工程の一部または全部と共に、追加的な工程を実行してもよい。さらに他の実施形態では、一以上の工程が同時に実行されてもよい。したがって、図示した工程は、その性質上例示に過ぎず、限定的なものと解釈すべきではない。
【００３９】
本明細書において説明された各層及び各電極の材質及び寸法はあくまで例示であり、本発明は明示された材質や寸法に限定されるものではない。また、本明細書においては、積層型共振器がバンドパスフィルタに応用される例を説明したが、本発明の積層型共振器は様々な用途に用いることができる。その他、本発明の趣旨を逸脱しない範囲で、上述した実施形態に対して様々な変更を行うことができる。
【符号の説明】
【００４０】
１０、１００、２００ 積層型共振器
１２ 入力端子電極
１４ 出力端子電極
１６ 接地電極
１８ 下部保護膜
２０ 基板
２２ 絶縁体層
２４ 誘電層
２６ 上部保護膜
３０ ビアホール電極
３２、３８ インダクタ下部電極
３４、３６、４０〜４３ 電極
３５ 第１コンデンサ下部電極
３７ 第２コンデンサ下部電極
４５ 第３コンデンサ下部電極
４７ 第４コンデンサ下部電極
４４、４６ インダクタ引き出し電極
４８、５０ 上部電極
５２、５４、５６、５８ 凹部
【特許請求の範囲】
【請求項１】
上面に第１凹部、第２凹部、第３凹部、及び第４凹部がそれぞれ形成された基板と、
前記第１凹部に設けられ、入力端子電極と電気的に接続された第１インダクタ下部電極と、
少なくとも一部が前記第２凹部に設けられ、接地電極と電気的に接続された第１コンデンサ下部電極と、
少なくとも一部が前記第３凹部に設けられ、前記接地電極と電気的に接続された第２コンデンサ下部電極と、
前記第４凹部に設けられ、出力端子電極と電気的に接続された第２インダクタ下部電極と、
前記基板上に形成された誘電体層と、
前記誘電体層上に、前記第１インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記第１コンデンサ下部電極と対向するように形成された第１上部電極と、
前記誘電体層上に、前記第２インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記第２コンデンサ下部電極と対向するように形成された第２上部電極と、
を備える積層型共振器。
【請求項２】
前記第１凹部、第２凹部、第３凹部、及び第４凹部のそれぞれの底面から延伸して前記基板を貫通するビアホールを有し、
当該ビアホールのそれぞれに設けられたビアホール電極によって、前記接地電極と前記第１及び第２コンデンサ下部電極、前記入力端子電極と前記第１インダクタ下部電極、並びに、前記出力端子電極と前記第２インダクタ下部電極が互いに電気的に接続される請求項１に記載の積層型共振器。
【請求項３】
前記第１インダクタ下部電極と電気的に接続され、前記第１凹部内の前記第１上部電極の少なくとも一部と対向する位置に設けられた第３コンデンサ下部電極と、
前記第２インダクタ下部電極と電気的に接続され、前記第４凹部内の前記第２上部電極の少なくとも一部と対向する位置に設けられた第４コンデンサ下部電極と、
をさらに備える請求項１又は２に記載の積層型共振器。
【請求項４】
上面に第１凹部及び第２凹部が形成された基板と、
前記第１凹部に設けられ、入力端子電極及び出力端子電極と電気的に接続されたインダクタ下部電極と、
前記第２凹部に設けられ、接地電極と電気的に接続されたコンデンサ下部電極と、
前記基板上に形成された誘電体層と、
前記誘電体層上に、前記インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記コンデンサ下部電極と対向するように形成された上部電極と、
を備える積層型共振器。
【請求項５】
基板を準備する工程と、
前記基板の上面に第１凹部、第２凹部、第３凹部、及び第４凹部をそれぞれ形成する工程と、
前記第１凹部に入力端子電極と電気的に接続された第１インダクタ下部電極を形成する工程と、
前記第２凹部に接地電極と電気的に接続された第１コンデンサ下部電極を形成する工程と、
前記第３凹部に前記接地電極と電気的に接続された第２コンデンサ下部電極を形成する工程と、
前記第４凹部に出力端子電極と電気的に接続された第２インダクタ下部電極を形成する工程と、
前記基板上に誘電体層を形成する工程と、
前記誘電体層上に、前記第１インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記第１コンデンサ下部電極と対向するように第１上部電極を形成する工程と、
前記誘電体層上に、前記第２インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記第２コンデンサ下部電極と対向するように第２上部電極を形成する工程と、
を備える積層型共振器の製造方法。
【請求項１】
上面に第１凹部、第２凹部、第３凹部、及び第４凹部がそれぞれ形成された基板と、
前記第１凹部に設けられ、入力端子電極と電気的に接続された第１インダクタ下部電極と、
少なくとも一部が前記第２凹部に設けられ、接地電極と電気的に接続された第１コンデンサ下部電極と、
少なくとも一部が前記第３凹部に設けられ、前記接地電極と電気的に接続された第２コンデンサ下部電極と、
前記第４凹部に設けられ、出力端子電極と電気的に接続された第２インダクタ下部電極と、
前記基板上に形成された誘電体層と、
前記誘電体層上に、前記第１インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記第１コンデンサ下部電極と対向するように形成された第１上部電極と、
前記誘電体層上に、前記第２インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記第２コンデンサ下部電極と対向するように形成された第２上部電極と、
を備える積層型共振器。
【請求項２】
前記第１凹部、第２凹部、第３凹部、及び第４凹部のそれぞれの底面から延伸して前記基板を貫通するビアホールを有し、
当該ビアホールのそれぞれに設けられたビアホール電極によって、前記接地電極と前記第１及び第２コンデンサ下部電極、前記入力端子電極と前記第１インダクタ下部電極、並びに、前記出力端子電極と前記第２インダクタ下部電極が互いに電気的に接続される請求項１に記載の積層型共振器。
【請求項３】
前記第１インダクタ下部電極と電気的に接続され、前記第１凹部内の前記第１上部電極の少なくとも一部と対向する位置に設けられた第３コンデンサ下部電極と、
前記第２インダクタ下部電極と電気的に接続され、前記第４凹部内の前記第２上部電極の少なくとも一部と対向する位置に設けられた第４コンデンサ下部電極と、
をさらに備える請求項１又は２に記載の積層型共振器。
【請求項４】
上面に第１凹部及び第２凹部が形成された基板と、
前記第１凹部に設けられ、入力端子電極及び出力端子電極と電気的に接続されたインダクタ下部電極と、
前記第２凹部に設けられ、接地電極と電気的に接続されたコンデンサ下部電極と、
前記基板上に形成された誘電体層と、
前記誘電体層上に、前記インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記コンデンサ下部電極と対向するように形成された上部電極と、
を備える積層型共振器。
【請求項５】
基板を準備する工程と、
前記基板の上面に第１凹部、第２凹部、第３凹部、及び第４凹部をそれぞれ形成する工程と、
前記第１凹部に入力端子電極と電気的に接続された第１インダクタ下部電極を形成する工程と、
前記第２凹部に接地電極と電気的に接続された第１コンデンサ下部電極を形成する工程と、
前記第３凹部に前記接地電極と電気的に接続された第２コンデンサ下部電極を形成する工程と、
前記第４凹部に出力端子電極と電気的に接続された第２インダクタ下部電極を形成する工程と、
前記基板上に誘電体層を形成する工程と、
前記誘電体層上に、前記第１インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記第１コンデンサ下部電極と対向するように第１上部電極を形成する工程と、
前記誘電体層上に、前記第２インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記第２コンデンサ下部電極と対向するように第２上部電極を形成する工程と、
を備える積層型共振器の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図８】
【図９】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図８】
【図９】
【図７】
【公開番号】特開２０１２−２０９７５０（Ｐ２０１２−２０９７５０Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１１−７３６０８（Ｐ２０１１−７３６０８）
【出願日】平成２３年３月２９日（２０１１．３．２９）
【出願人】（０００２０４２８４）太陽誘電株式会社 (964)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２３年３月２９日（２０１１．３．２９）
【出願人】（０００２０４２８４）太陽誘電株式会社 (964)
【Ｆターム（参考）】
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