線形可変電圧ダイオードキャパシタおよび適応整合回路網
集積可変電圧ダイオードキャパシタトポロジが、可変キャパシタンスを制御する可変電圧負荷を提供する回路に適用される。このトポロジは、第1のペアの逆直列バラクタダイオード(10、12、14、16)を含み、回路内の第1のペアの逆直列バラクタダイオードのダイオードべき乗則指数nが0.5以上であり、第1のペアの逆直列バラクタダイオードが、3次歪みを制御するために設定された不等サイズ比を有する。このトポロジはさらに、第1のペアの逆直列バラクタダイオードの間に、可変電圧負荷を印加するためのセンタタップを含む。好ましい実施形態では、第2のペアの逆直列バラクタダイオードが、第1のペアの逆直列バラクタダイオードと逆並列に配置され、これによって、第1のペアの逆直列バラクタダイオードと第2のペアの逆直列バラクタダイオードとの組み合わせが、2次歪みも制御する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の分野は、電子工学および半導体回路である。本発明の一応用例は、高周波電子回路(たとえば、携帯電話回路のような無線周波数回路)への応用である。本発明の他の応用例として、チューナブルフィルタ、電力増幅器用動的チューナ、スイッチ、電圧制御発振器などへの応用がある。
【背景技術】
【0002】
ダイオードキャパシタは、様々な回路で使用されている。ダイオードキャパシタの有用性は、可変電圧条件に対する応答が非線形であるために、特定の応用において限定される。場合によっては、補助回路による非線形性への対処が必要になる可能性がある。他の場合には、回路の動作範囲が非線形性によって制限される可能性がある。
【0003】
一例として、電圧可変(またはチューナブル)ダイオードキャパシタは、高周波電子設計用途に広く用いられる。たとえば、携帯電話回路では、チューニングに使用される電圧制御発振器に電圧可変ダイオードキャパシタが使用される。電圧可変ダイオードキャパシタは、これ以外の様々な回路(たとえば、チューナブルフィルタや高周波スイッチなど)でも使用される。それらの有用性および性能は、可変電圧キャパシタを構築するために使用されるダイオードのキャパシタンスが、キャパシタに印加される電圧に対して非線形に変化するにつれて、損なわれる。信号レベルが高くなると、この非線形性によって相互変調歪みや混変調歪みが生ずる。そのような歪みにより、回路の性能が制限される可能性がある。
【0004】
R.G.MeyerおよびM.Stephensの“Distortion in Variable Capacitance Diodes”(IEEE J.of Solid−State Circuits,vol.SC−10,no.1,1975年)には、可変キャパシタダイオードについての説明がある。この論文は、2つのバラクタ(電圧可変リアクタンス)ダイオードを逆並列接続して、線形性が改善された複合電圧可変キャパシタを実現することを論じている。階段接合と呼ばれる特殊なケースでは、非線形性がキャンセルされ、結果として得られる構成は、ほぼ完全に線形である。しかしながら、非線形性のキャンセルは、階段接合という特殊なケース以外では、あまり有効ではなく、技術の汎用性がほとんどない。階段接合のケースでは、大きなキャパシタンス変化を実現するために、大きな直流バイアス電圧レンジを維持することが必要である。
【0005】
可変ダイオードキャパシタは、たとえば、RF回路やマイクロ波回路で使用される。そのような回路は、整合回路網も使用する。適応整合回路網を使用して損失を減らすことにより、RF回路やマイクロ波回路のさらなる進歩が見込まれる。たとえば、低損失適応整合回路網を使用し、電力増幅器に対する整合条件を調節して負荷インピーダンスを動的に最適化することにより、出力電力およびアンテナ条件が変化する状況において最良の性能を発揮させることが可能である。適応受動回路網の、他の使用例として、チューナブルフィルタ、マルチバンドラジオ、再構成可能RFシステムなどがある。
【0006】
典型的な可変キャパシタンス回路は、チューニングにバラクタダイオードを使用する。このような回路の応用として、電圧制御発振器、チューナブルフィルタ、スイッチ、位相シフタ、チューナブルインピーダンス整合回路網などがある。これらの回路において低歪みを達成することが、特に、電力増幅器のような大信号用途において強く望まれる。
【0007】
可変キャパシタンス回路に対するいくつかの代替ストラテジが研究されている。1つの例が、微小電子機械システム(MEMS)に基づくキャパシタである。MEMSキャパシタは、非常に高い線質係数(Q)と、きわめて高い線形性とを提供するが、標準的でないプロセス技術およびパッケージング技術と、高い制御電圧とを必要とする。さらに、それらの信頼性およびスイッチング速度は、半導体ベースのソリューションにくらべて、いまだ貧弱である。他に提案されている、電圧可変誘電体ベースのチューニング技術も、製造性および性能に関して同様の弱点を呈する。
【0008】
そうした集積化の諸問題を鑑みると、RF適応性を実現するための論理的な選択は、バラクタダイオードのようである。しかしながら、バラクタダイオードは、その本質的に非線形な動作のために、高いピーク対平均電力比で特徴づけられる現代の通信標準仕様で使用するには不適格であるとされており、バラクタダイオードに関連付けられたQ係数は、要求が厳しいほとんどの用途にとって重要であるマイクロ波の周波数帯においては一般に低すぎる。
【0009】
特に、マルチモード送受信機や「コグニティブ無線」のような次世代無線システムには、RF適応性を促進する回路技術が必要である。適応回路のいくつかの例には、チューナブルフィルタ、低雑音電力増幅器用チューナブル整合回路網、マルチバンドVCOなどがある。これらの用途に理想的なチューニング素子とは、損失がきわめて低く、直流消費電力が小さく、線形性が高く、高電圧および高電流に対して耐久性があり、チューニングレンジが広く、信頼性が高く、コストが非常に低く、面積使用量が小さく、高いチューニング速度で連続的にチューニングすることが可能なチューニング素子であろう。
【0010】
こうした、要求の厳しい用途に現在よく使用されるのは、PINダイオードやGaAs擬似格子整合型高電子移動度トランジスタ(Pseudomorphic High Electron Mobility Transistor)(PHEMT)である。しかしながら、これらのソリューションは、コストおよび性能に敏感な用途において受け入れられる長期的なソリューションとなるには、あまりに高価であるか、あまりに多くの直流電力を消費すると考えられている。
【発明の開示】
【発明が解決しようとする課題】
【0011】
本発明は、線形性が高い電圧可変ダイオードキャパシタを提供する。
【課題を解決するための手段】
【0012】
好ましい実施形態は、複数のバラクタダイオードを含む。これには、バラクタダイオードの逆直列接続および逆並列接続が含まれる。これらのバラクタダイオードは、2次歪みおよび3次歪みが最小になるように、サイズが調整され、接続が配置されている。本発明の好ましい実施形態では、4個の非線形電圧可変リアクタンス(バラクタ)ダイオードが、たとえ、それら4個のダイオードが単体では非線形性が非常に高くても、ほぼ完全に線形である可変キャパシタを形成することが可能であるように、配置される。それら4個のバラクタダイオードに対する唯一の要件は、それらのキャパシタンスの非線形性が推測的に既知であることと、その非線形性が、印加電圧に対する特定の最小指数関係を満たすことである。本発明の実施形態は、高いチューニングレンジと、高い線質係数と、高い線形性とを有する線形電圧可変ダイオードキャパシタを提供する。
【0013】
好ましい実施形態では、集積可変電圧ダイオードキャパシタトポロジが、可変キャパシタンスを制御する可変電圧負荷を提供する回路に適用される。このトポロジは、第1のペアの逆直列バラクタダイオード(10、12、14、16)を含み、この回路の第1のペアの逆直列バラクタダイオードのダイオードべき乗則指数nは0.5以上であり、第1のペアの逆直列バラクタダイオードは、3次歪みを制御するために設定された不等サイズ比を有する。このトポロジはさらに、第1のペアの逆直列バラクタダイオードの間に、可変電圧負荷を印加するためのセンタタップを含む。好ましい実施形態では、第2のペアの逆直列バラクタダイオードが、第1のペアの逆直列バラクタダイオードと逆並列に配置され、これによって、第1のペアの逆直列バラクタダイオードと第2のペアの逆直列バラクタダイオードとの組み合わせが、2次歪みも制御する。
【0014】
本発明の実施形態では、低歪みバラクタが低損失シリコンオングラス技術に適用され、これは、たとえば、適応整合用集積チューナの実装に用いられることが可能である。理想に近い連続可変チューニング機能により、これらの回路網は、(たとえば、出力電力またはアンテナ整合条件が変化する状況にある)RF回路出力段に最適装荷条件を与えることに好適になる。
【発明を実施するための最良の形態】
【0015】
本発明は、好ましい実施形態では、2次および3次歪みがほぼない、線形可変電圧ダイオードキャパシタバラクタダイオードベースの回路を提供する。本発明の集積回路トポロジと、高性能バラクタダイオードプロセス技術とが提供される。所与のダイオードべき乗則キャパシタンス係数(n≧0.5)に対し、本発明のバラクタダイオードベースの回路は、nが極端に低い(または、特別なケースとして、n=0.5である)可変キャパシタとして動作することが可能であり、理論的には、逆直列構成における同一でないダイオードの面積の比率が適切に設定されれば、歪みは皆無である。
【0016】
本発明の超低歪みバラクタトポロジは、次世代無線応用におけるRF適応性を含め、様々な応用が見込まれる。いくつかの応用回路例を組み立て、テストを行ったが、これらには、理論的には歪みを発生させない、ほぼ無歪みのバラクタスタック(distortion free varactor stack)(DFVS)と、わずかな量の非線形歪みがあるだけで、より高いチューニングレンジを提供する高チューニングレンジバラクタスタック(high tuning range varactor stack)(HTRVS)とが含まれる。制御電圧回路によるセンタタップ装荷を可能にするために、十分に高いACインピーダンスを与えて、トーン間隔が狭いことによる、信号に対する線形性の劣化を防ぐ。逆直列バラクタダイオード可変キャパシタの好ましい実施形態では、センタタップ接続内で逆並列ダイオードバイアスペアを使用して、線形性の劣化を最小化または阻止する。
【0017】
他の実施形態では、複数のスタックされた逆直列バラクタを使用して、大きなRF信号を扱う場合の耐電圧およびキャパシタンスチューニングレンジを改善する。所与のセンタタップインピーダンスに対して、線形性が向上する。
【0018】
バラクタベースのトポロジの好ましい実施形態では、シリコンオングラス集積を用いる。好ましい実施形態では、真性バラクタの両側面が低抵抗の厚い金属の接点に接し、キャパシタンス値が非常に大きい場合でも、きわめて高いQを得ることが可能である。これらの構造は、低損失、線形性、チューニングレンジ、速度、および低コストであることに関して、高い性能であることにより、様々な応用(たとえば、チューナブルフィルタ、スイッチ、および適応整合回路網の実装など)に対して好適である。
【0019】
好ましい例の実施形態のチューナは、理想に近い連続可変チューニング機能を有することにより、出力電力またはアンテナ整合条件が変化する状況で電力増幅器の出力段に最適装荷条件を与えることに非常に好適である。実験的実施形態は、損失、サイズ、コスト、チューニングレンジ、耐電力、および線形性に関して、フィルタおよびチューナ回路網の高い性能を達成し、現代の通信システムの最新の要件に適合するものであった。想定される応用は、真のRF適応性を提供することであり、これによって無線システムの性能を劇的に向上させることが可能である。
【0020】
本発明の好ましい実施形態のダイオードベースの可変キャパシタは、シリコンで形成され、好ましい実施形態は、シリコンオングラス製造である。本発明の実施形態は、線形可変電圧ダイオードキャパシタバラクタダイオードベースの回路を提供し、この回路は、シリコンベースのプロセス技術によって形成され、2GHzで約100から500超の範囲の線質係数(Q)を有し、キャパシタンス値が最大50pFであり、寄生キャパシタンスがきわめて低い。しかしながら、III−V族材料系を含む他の材料系を使用することも可能である。
【0021】
図面を参照しながら、好ましい実施形態について説明する。好ましい実施形態の動作原理および設計原理についても、実験的実施形態に関連するデータを示しながら説明する。本発明は、それらの動作原理および設計原理、あるいは実験的データに限定されないが、当業者であれば、それらの説明から、本発明のより広い態様およびさらなる実施形態について理解されよう。
【0022】
図1Aおよび1Bは、本発明の可変電圧バラクタダイオードキャパシタの好ましい大まかなトポロジを概略的に示す。図1Aのトポロジは、3次歪みを最小化するための、2つのバラクタダイオード10(DA)および12(DB)の逆直列接続である。DAおよびDBの面積比によって、提供されるキャパシタンスC2の値が決まる(n≧0.5の場合はゼロに設定することが可能である)。図1Bのトポロジは、2次および3次歪みを最小化するための、バラクタダイオード10、12、14、16の逆直列/逆並列接続を示している。この場合は、提供されるキャパシタンスC1およびC2の両方をゼロに設定することが可能である。図2Aおよび2Bは、それぞれ、図1Aおよび1Bの回路トポロジにおけるバラクタダイオードに対応するキャパシタンスを示す。
【0023】
キャンセルが可能になるのは、ダイオードべき乗則指数nが0.5より大きい場合だけである。これは、多くの組み立て手法により達成可能である。ダイオード内のドーピング分布を一定にすること(いわゆる「階段接合」ケース)により、n=0.5が得られ、結果として得られる理想的な値sは1である。
【0024】
n>0.5の場合は、C2を最小化するために必要なダイオード面積比を直接計算する方法が提供される。一例として、n=1の場合、必要な面積比は、ちょうど2である。n=2の場合は、理想的な超階段接合ダイオードであり、必要な面積比は2.6である。これらの値は、バラクタダイオードを含む、どのような標準的な集積回路プロセスでも、高い精度で容易に実現される。
【0025】
後述の式(21)から、C2をゼロにするために値s≠1を選択すると、2次相互作用により、有限値C1と、3次歪みの可能性とがもたらされることも明らかである。この相互作用は、図1Bに示されるように、同一ダイオードを逆並列構成で配置することによって解消されることが可能である。図1Aおよび1Bの線形キャパシタンスは同一であるが、図1Bの回路は、C1=0であることが可能である。
【0026】
図1Bおよび2Bに関連して、0.5より大きいダイオードキャパシタンスすべき指数nの任意の値に対して、後述の式(23)を用いてダイオード面積比を設定することにより、バラクタダイオード回路の非線形キャパシタンス項をゼロに設定することが可能である。以下では、動作原理、設計、および実験データについて説明することにより、本発明の好ましい実施形態を例示し、かつ、好ましい実施形態とその、本発明の範囲内での変形形態とを実践するための情報を当業者に提供する。
逆バイアスバラクタダイオード(または任意の非線形キャパシタンス)の場合、キャパシタを流れる電流は、最も一般的なかたちでは、次式のように書くことができる。
【数2】
【0027】
ここで、vは、バラクタに印加される小信号増分電圧であり、係数C0、C1、・・・、Cnは、バラクタの直流動作点に依存する非線形テイラー係数であって、すなわち、次式のとおりである。
【数3】
【0028】
係数C1、・・・、Cnは、回路内の歪み成分の発生の原因である。特に、C1によって発生する2次歪み、およびC2によって発生する3次歪みは、両方とも最小限に抑えられなければならない。
2つのキャパシタCAおよびCBが、図1Aおよび2Aに示されるように、「逆直列」構成で接続されている場合は、式(3)のように書くことができる。
【数4】
【0029】
ここで、(3)のマイナス符号は、CBの逆接続に由来する。これらのキャパシタを電流が流れる際の電荷の増分は、次式で与えられる。
【数5】
【0030】
この場合、2つのキャパシタCAおよびCBにおける電荷の増分は同じであって、次式で与えられる。
【数6】
【0031】
これら2つの電荷が等しいことから、Q(vA)=Q(vB)=Qと設定し、級数の反転を行って、vAおよびvBについて解くことが可能である。直列キャパシタの両端の総電圧vは、2つの個別電圧vAおよびvBの和であり、したがって、次式のとおりである。
v=S0Q+S1Q2+S2Q3+… (6)
ここで、S0、S1、およびS2は次式のとおりである。
【数7】
【0032】
(6)〜(9)の結果を用いて、最後の1回の反転および微分を行うと、次式が得られる。
【数8】
【0033】
ここで、回路内の歪みを減らすためには、vの1次項および2次項を(理想的にはゼロまで)最小化する必要がある。この結果は、本質的には、R.G.MeyerおよびM.L.Stephensの“Distortion in variable−capacitance diodes”(Journal of Solid−State Circuits,vol.SC−10,issue 1,47〜55頁、1975年2月)で報告された内容と同じである。しかしながら、本発明は、歪みを減らす技術の分野で知られている問題に明確なソリューションを与える、実践的かつ一般化された低歪みバラクタトポロジを提供する。また、当業者らは、これまで、逆直列構成に同一バラクタを使用したことに基づいて、逆直列および逆並列接続には同一バラクタを使用しなければならない、と考えてきた。このことは、低歪みを達成するためのトポロジを、n=0.5という特別な場合に限定している。
【0034】
電流の3次歪みの主たる原因である、(10)のC2項を最小化することについては、いくつかの可能性がある。複数の非線形キャパシタを同じ半導体プロセスで組み立て、同じ直流バイアスで動作させても、それらのサイズが特定の定数sだけ異なる場合、それらの非線形係数は、それぞれsだけ異なる。すなわち、CB0=sCA0、CB1=sCA1、およびCB2=sCA2である。この場合、(10)の2次項(C2)は、sが次式であるときに、ゼロに設定されることが可能である。
【数9】
【0035】
このことは、K.Buismanらの“Low−distortion,low loss varactor−based adaptive matching networks,implemented in a silicon−on−glass technology”(Proc.2005 Radio Frequency IC Symp.,Long Beach,California,2005年6月、389〜392頁)、およびQ.Hanらの“Perturbation analysis and experimental verification on intermodulation and harmonic distortion in an anti−series varactor pair”(IEICE Trans.on Electronics,Vol.E88−C,No.1,89〜97頁、2005年1月)で、認識されていた。
【0036】
しかしながら、C2をゼロに設定しても、有限のソースインピーダンスを介してのC1項とC2項との間の2次相互作用があるために、回路応用での3次歪みは完全には除去されない。3次歪みを完全に除去するためには、(10)のC1を除去することも必要であろう。(8)から、C1をゼロに設定することが可能なのは、2つのキャパシタが同じサイズを有し(s=1)、同一グレーディング係数を有する場合だけであり、これは、(11)からすると、ほとんどの場合に、C2を除去するためのsの要件と矛盾する。
【0037】
このジレンマに対処するために、本発明では、特定のダイオード面積比が用いられた場合に、図1Bおよび2Bに示されるように、同一回路網の逆並列接続を用いることによって、有限のC1項の効果を独立に除去することが可能であることが認識されている。2つの非線形キャパシタを逆並列接続した場合は、
Cx(v)=Cx0+Cx1v+Cx2v2… (12)
Cy(v)=Cy0−Cy1v+Cy2v2+… (13)
であり、結果として得られる総キャパシタンスは、次式のように、すべての個別キャパシタンスの総和になる。
【0038】
C(v)=(Cxn+Cyn)+(Cx1−Cy1)v+(Cx2+Cy2)v2+… (14)
図1Bおよび2Bの逆並列接続において、トポロジが、サイズの一致するダイオードを使用した場合は、次式が得られる。
C(v)=2Cx0+2Cx2v2+… (15)
【0039】
結果として、C1項から発生するすべての2次成分が完全にキャンセルされる。(11)の結果(3次歪みのキャンセル(したがって、Cx2=0))を、(15)の結果(2次(およびすべての偶数次)歪み成分のキャンセル)と組み合わせると、5未満の次数の残留歪みがないキャパシタが得られ、大幅な改善が見られる。
【0040】
低歪みバラクタ構成の数学的説明を導出するために、まず、単一バラクタダイオードの古典的なキャパシタンス関係を思い出してみよう。これは、次式のように表すことができる。
C(V)=K/(φ+V)n (16)
【0041】
ここで、φはダイオードのビルトインポテンシャルであり、Vは印加電圧であり、nはダイオードキャパシタンスのべき乗則指数であり、Kはキャパシタンス定数である。べき乗則指数の値は、注入接合の場合のn≒0.3から、均一ドープ接合の場合のn≒0.5、超階段接合の場合のn≒2など、様々な状況に応じて広く変化する可能性がある。
【0042】
低歪みバラクタダイオード回路を開発するために、本願発明者らは、まず、以下のように、(16)のテイラー係数を抽出する。
【数10】
ここで、VBIは、図2のダイオードに対する直流バイアス電圧である。
【0043】
次に、図1Aで示されたダイオード構成を用いて、3次歪みが少ない電圧可変キャパシタを実現することが可能である。この場合は、ダイオード面積比DB/DAを、(11)と同様にsに設定し、(6)〜(11)と同じ手続きに従って、図2Aの回路のキャパシタンスの線形項および非線形項に関して、次式を得る。
【数11】
【0044】
(11)と同様に、次のように設定することにより、C2(21)をゼロに等しくすることが可能であることに注意されたい。
【数12】
【0045】
これにより、キャパシタンス項C2が原因である3次歪みがゼロになる。(23)の結果は、ダイオードべき乗則指数が0.5以上の場合のみ、キャンセルが可能であることを示している。(23)(および(11))の第2の根は無視できる。これは、2つの根が互いの逆数であるためであり、ダイオード面積比の値sおよび1/sの両方がC2=0をもたらす。シミュレーションでは、計算された比sに対して25%を超える偏差があっても、所望の歪みキャンセル効果が基本的に得られることがわかった。したがって、例示的実施形態では、偏差が25%以下であれば装置が比sを満たす。
【0046】
ダイオード内のドーピング分布を一定にすること(n=0.5である、いわゆる「階段接合」ケース)により、前述のように、sの値は1になる。このケースは特に、(15)から、この条件セット(n=0.5、s=1)がC2およびC1の両方をゼロに等しく設定する点で、魅力あるものである。より綿密に分析すると、この特別なケースの場合は、より高い次数の歪み項はすべて消滅し、(理論的には)「無歪み」の動作になることがわかる。
【0047】
この望ましい「無歪み」動作についての説明は、(1)を、ダイオードに蓄積された電荷に関して、n=0.5のケースの場合の印加電圧の関数として書き直すことにより、直観的に理解することが可能である。すなわち、次式のとおりである。
【数13】
【0048】
ここで、Q0=2K/φn−1である。
ダイオードペアに増分電圧vが印加されると、増分電荷qがダイオードに蓄積され、この増分電圧は、蓄積された電荷に関しては、次式のようになる。
【数14】
【0049】
したがって、n=0.5という特別なケースでは、増分電荷は、印加された増分電圧と線形関係にあり、ダイオードペアは、理想的な電圧制御線形キャパシタのように動作する。この、2つの二乗制御ソースの差から線形制御ソースを生成する原理は、長チャネルMOSFETの二乗動作を利用する線形MOSトランスコンダクタの設計に広く用いられている。たとえば、E.SeevinckおよびR.Wassenaarの“A versatile CMOS linear transconductor/squarelaw function circuit”(IEEE Journal of Solid−State Circuits、vol.SC−22,no.3,366〜377頁、1987年6月)を参照されたい。
【0050】
この結果を用いて、n=0.5という特別なケースの場合の理想的なセンタタップ電圧を、次式のように計算することも可能である。
【数15】
【0051】
この式は、基本周波数と2次歪みだけを示している。
より高いキャパシタンスチューニングレンジ(n>0.5)を可能にするプロセス技術の場合、(23)の解は、C2を最小化するために必要なダイオード面積比を計算する直接的な方法を提供する。たとえば、n=1の場合、必要な面積比は、ちょうど2である。理想的な超階段接合に対応するn=2の場合には、必要な面積比は2.6である。これらの面積比は、バラクタダイオードを含む、どのような標準的な集積回路プロセスでも、高い精度で容易に実現される。
【0052】
このアプローチはC2を最小化することが可能であるが、本願発明者らの以前の分析から、1でないsの値がC1の有限値をもたらすことは明らかである。図1Aに示されるように、整合バラクタスタックを逆並列構成で配置することにより、この歪み寄与分を除去することが可能である。結果として得られる、図1Aおよび1Bのバラクタダイオード回路の線形キャパシタンスは同一であるが、図2Bのキャパシタンスで示されるように、図1Bの回路は、適切な面積比が設定された場合には、C1=C2=0となる。このトポロジでは、すべての偶数次歪み係数がゼロ(C1、C3、C5、・・・=0)であるが、奇数次歪みを形成する、図1Bのより高次の係数(C4、C6、C8、・・・)はゼロでないことに注意されたい。ただし、5次以上の非線形性に起因する、(2ω2−ω1)におけるIM3寄与分は非常に小さい。
【0053】
図1Aの回路トポロジは、バラクタの均一ドーピング分布に対応するs=1およびn=0.5の場合に、ほぼ無歪みのバラクタスタックを与える。図1Bの回路は、より一般化されているが、C1およびC2をゼロに設定する適切なダイオード面積比を設定することにより、0.5より大きい任意の値nに対して、ほぼ無歪みのバラクタスタックを与える。このトポロジは、様々なプロセス技術での使用に対して、より高い自由度を与え、n=0.5のケースより高いCmax/Cmin比で線形動作を促進する。
【0054】
バラクタトポロジのインタセプト点は、制御電圧の関数であり、以下の表1に示されるように、解析的に表すことができる。インタセプト点の値は、従来のように利用可能電力で表すのではなく、電圧で表すのが適切である。これは、ダイオードにとっての利用可能電力が、インピーダンス整合条件に依存するためである。
【0055】
【表1】
【0056】
表1は、異なるダイオード構成に対する理論上の電圧インタセプト点を示す。高チューニングレンジバラクタスタックについて計算されたIP2、IP3、およびIP4は、n=1、s=2の条件に対応する。この構成の場合は3次歪みがないので、IP3の値は、2ω2−ω1における残留5次歪みの外挿されたインタセプト点である。
【0057】
ここまでは、センタタップの直流バイアス回路網のインピーダンスが、バラクタスタック構成のRF動作に影響を及ぼさないよう、十分高いと仮定してきた。しかしながら、実際の状況では、線形性の劣化を防ぐために、センタ接点の分路インピーダンスを最大化しなければならない。線形性の劣化が起こるのは、ダイオードを流れる所望の交流電流に比べて、各種高調波成分としてバイアス回路網を流れる交流電流が無視できなくなる場合である。この状況では、歪みをキャンセルするための条件が満たされなくなる。このことは特に、トーン間隔が狭い場合の相互変調測定において問題になる。それは、(26)から、センタタップ電圧が、2トーンテストの差周波数において成分を有するためである。周波数がゼロに近づくにつれて、容量性リアクタンスは無限に大きくなるため、相互変調キャンセル効果が有効になるトーン間隔には、下限の周波数が存在する。図1Aおよび2Aの構成を参照すると、この条件は次式のとおりである。
RBI>>1/2πCAΔf (27)
【0058】
この条件は内蔵抵抗によって満たされることが可能であるが、その抵抗値は、トーン間隔がほどほどの場合であっても、途方もなく大きくなる可能性がある。(27)を満たすことができない、トーン間隔がきわめて狭い状況では、単一ダイオードからのIP3の向上(2倍強)は、各ダイオードの両端のRF電圧が1/2に減ることで、ほぼ完全に説明されることが可能である。
【0059】
バイアス回路に必要な面積を小さく保ちながら、センタタップに高インピーダンスを実装する、よりよい方法は、図3に描かれたトポロジで示されるような、小さな逆並列ダイオードペアを使用することであって、逆並列ダイオードのバイアスは、バラクタダイオードCD(18)およびRD(20)のペアによって提供される。これは、それらのダイオードのゼロバイアスインピーダンスが非常に高いので、ほとんどの応用にかなり有効である。
【0060】
線形性に対するセンタタップインピーダンスの効果を、IIP3の特定のシミュレーション例とともに、図4に示す。図4は、2トーンテスト下の単一バラクタおよび電圧駆動DFVSについてシミュレートされたIP3(V)を、トーン間隔およびセンタタップインピーダンスの関数として示したものである((fc=1GHz、C0=10pF、Vcenter tap=5V、n=0.5、CD=0.1pF)。この図は、はっきり分かれる3つの動作領域を示しており、それらは、非常に狭いトーン間隔において、ダイオードRDの分路直流もれインピーダンスが線形性を制限する動作領域と、ほどほどのトーン間隔において、逆ダイオードペアのゼロバイアスキャパシタンスCDがIIP3を一定値に制限する動作領域と、広いトーン間隔において、線形性が理想的な無限IIP3に近づく動作領域とである。ほどほどのトーン間隔の領域では、逆並列バイアスダイオードキャパシタンスが線形性を制限し、IIP3は次式で与えられる。
【数16】
【0061】
これは、均一にドープされたn=0.5のケースの場合、およびCDの値が小さい場合には、近似的に、
【数17】
【0062】
となる。これは、ダイオード直流バイアス回路内の寄生キャパシタンスを低く保つことが重要であることを示している。
センタタップ内の逆並列ダイオードは、企図されたRF信号のフローを損なってはならない。理想的には、センタタップ接続を通って出ていくRF電流はない。センタタップ接続のキャパシタンスが著しく小さければ(たとえば、RFパス内のダイオードのキャパシタンスの50%より著しく小さければ)、良好な性能が得られるはずである。
【0063】
図4は、無歪みバラクタスタックは、線形性に関して、単一バラクタよりすぐれた性能を有するが、最良の結果が得られるのは、直流バイアス回路網のカットオフ周波数((1/2)πceffZs)が差周波数より格段に低い場合であることを示している。センタタップの高インピーダンスの要件に加えて、バラクタダイオードは、RF信号サイクルの間に、順バイアスになってはならず、かつ、ダイオード電圧降伏条件を超えてはならない。可変キャパシタンスを必要とする実際のRF応用では、これらの技術的制約を考慮しなければならない。
【0064】
前述の解析におけるバラクタダイオードは、(16)で与えられるキャパシタンス動作を有する理想的な回路素子と見なされている。しかしながら、現実のデバイスを考えた場合は、物理的実装およびそれに関連する制約への対応が必要になる。特に、外因的な寄生要素が損失を増やしたり、線形性を劣化させたりしないようにすることが必要である。この目的のために、均一に低濃度にドープされたN−領域と、格段に高濃度にドープされたP+領域との間に階段接合を有する、簡略化されたバラクタダイオード構造を、例として用いる。計算では、P+およびN++の接触領域に起因するRF性能の劣化は無視できるものと仮定する。
【0065】
第1の考慮点は、この簡略化された構造の固有降伏電圧および線質係数である。その次の考慮点は、均一にドープされたバラクタの利用可能キャパシタンスの制御範囲である。
バラクタダイオードのキャパシタンスは、次式で与えられる。
C1≒εAj/xn (30)
【0066】
ここで、εはシリコンの誘電率であり、Ajはダイオード面積であり、xnは、次式で与えられる空乏幅である。
【数18】
【0067】
ここで、Na、Nd、およびNiは、それぞれ、アクセプタ、ドナー、および真性キャリアの濃度であり、viは、kT/qで与えられる熱電圧である。この後の計算では、2GHzで動作するシリコンベースのデバイス、Na=1019cm−3、およびシリコンの臨界降伏電界Ecrit=6×105V/cmを前提としている。
【0068】
この、xnについての式を使用して、降伏電圧を求めることが可能であり、そのためには、電界の最大値Emax、すなわち、(qNdXn/ε)をシリコンの臨界電界に等しく設定する。これにより、次式が得られる。
【数19】
【0069】
図5Aは、シリコンバラクタダイオード(実線)およびGaAsバラクタダイオード(破線)の固有の線質係数および降伏電圧を、ドーピングの関数としてプロットしたものである。図5Bは、様々なRF電圧振幅における、シリコンベース(実線)およびGaAsベース(破線)のバラクタダイオードの有効単一バラクタダイオードキャパシタンスチューニング比(cratio)を、ドーピングの関数としてプロットしたものである。図5Aでは、結果として得られる、均一にドープされたシリコンバラクタデバイスの降伏電圧を、ドープ濃度の関数としてプロットしている。ドーピングレベルが下がるにつれて、結果として得られる、ダイオードの降伏電圧は上がる。ただし、残念なことに、非空乏化領域の直列抵抗も上がるため、この構造物の実効Qは下がる。
バラクタのQは、次式で定義される。
Q=Im(Zvar)/Re(Zvar) (32)
【0070】
ここで、Zvarは、バラクタダイオードの直列インピーダンスである。ダイオードの直列抵抗は、非空乏化N領域の実効抵抗(接触抵抗を含まず)によって完全に支配されると考えられている。最悪ケースの直列抵抗が完全復旧状態に対応すると仮定すると、次式のように書くことができる。
Rvar=φSil/Aj≒xn/qNdμnAj (33)
【0071】
長さlを、低濃度にドープされたN領域の厚さに設定する。この厚さは、所与のドーピング濃度における最大空乏幅によって決まる。さらに、φSiは、ドーピングに依存する、シリコンの固有抵抗を表し、これは、ドーピング範囲が1015〜1018cm−3の場合の室温データに基づけば、近似的に次式のとおりである。
φSi=4x1012/Nd0.8 (34)
【0072】
(30)〜(34)を用い、図5Aにおいて、バラクタダイオードのQを、ゼロバイアス条件の場合のドーピング濃度に対して計算する。この状況は、最悪ケースの条件を表している。それは、Qが、キャパシタンスならびに直列抵抗の減少によってダイオードの逆バイアスが高くなる場合に向上する傾向があるためである。
【0073】
この解析の結果として、シリコンデバイスにおいて100を超えるQを維持するためには、ダイオードのドーピングレベルが4×1016cm−3を超えなければならず、これによって降伏電圧が30V未満に制限される。これは、すぐれたレベルの性能を表しているが、GaAsや他のIII−V属材料のように、移動度と降伏電圧とのトレードオフがよりよい材料系では、さらにQを高くすることが可能である。
【0074】
図5Bでは、均一にドープされたケースにおいて、単一ダイオードの有効キャパシタンスチューニングレンジを、様々なRF電圧に対するドーピング濃度の関数としてプロットしている。この場合も、キャパシタンスチューニングレンジとQとの間には明確なトレードオフがあり、ダイオードのドーピングレベルを高くすると、ダイオードのQは向上するが、達成可能なチューニングレンジは狭くなる。
【0075】
均一にドープされた、2つの同一のバラクタダイオードの逆直列接続について考えると、低電力条件下での単一のダイオードの両端のRF電圧は、バラクタスタック全体に印加されたRF電圧のほぼ半分になる。より高い電力レベルでは、ダイオードキャパシタンスは、RF信号によって著しく変調され、2つのダイオードの間の電圧配分は均等ではなくなる。実際には、これは問題ではない。それは、最も強く逆バイアスされたダイオードによって、最も小さいキャパシタンスの両端のRF電圧が最も大きくなるからである。この効果により、使用可能なキャパシタンスチューニングレンジが、図5Aおよび5Bの結果に比べて若干改善されるが、実際には、かなり小さな改善である。
【0076】
図6は、ダイオード当たりのRF電圧を下げて、耐電圧およびチューニングレンジの性能を向上させるための、直列の複数バラクタスタック22および24を有する回路トポロジを示す。バラクタスタックの耐電圧性能は、図6に示されるように、バラクタダイオードを直列に結合することにより、改善可能である。このことは、所与の信号レベルに対して、より厚いエピ層を使用する単一バラクタスタックより制御電圧を低くし、Qを高くすることが可能である(他の接続がQを劣化させない場合)。この動作の主な不利点は、所与のキャパシタンスに対してデバイス面積が大きいことである(バラクタダイオードの数が2倍になるごとに面積が約4倍になる)。
【0077】
これらの複数バラクタスタックのチューニングレンジが、印加RF電圧を高くすると改善される様子を、図7に示す。図7は、2個、4個、および8個の逆直列ダイオード(Nd=2×1016およびNd=4×1016)を有する、均一にドープされた複数スタックDFVS構成について計算されたキャパシタンスチューニング比を、印加RF電圧の関数として示している。簡単のために、Vsourceは、(複数)バラクタスタック全体に印加されたRF電圧を表しているが、各ダイオードへは電圧が均等に分割されているものと仮定する。GaAsベースのデバイスのQは、シリコンに比べて、移動度が高いことから優位にあるが、GaAsは、所与の均等バラクタドーピング濃度に関しては、基本的に、シリコンに対してチューニングレンジの改善が見られるわけではないことに注意されたい。これらの複数バラクタスタックの制御電圧は、単一バラクタの降伏電圧によって拘束され、〜30V(Nd=4×1016の場合)および〜60V(Nd=2×1016の場合)に制限される。
【0078】
図8は、単一の逆ダイオード、ならびに、2個、4個、および8個の逆直列ダイオードを有する(複数の)DFVSバラクタ構成についてシミュレートされたIP3(V)を、トーン間隔およびセンタタップインピーダンス(fc=1GHz、C0eff=10pF、Vcenter tap=5V、n=0.5、CD=0.1pF)の関数として示す。複数スタックDFVS構成のダイオード当たりの電圧スイングが減少することも、線形性に対しては直接的に有利である。このことは図8に示されており、図8では、単一ダイオード、DFVS、4個の逆直列ダイオードを有する複数のDFVS構成(図6で与えられたもの)、および8個の逆直列ダイオードを有する複数のDFVS構成に対して、IP3(V)が与えられている。図8によれば、複数のDFVS構成を利用する場合、非常に狭いトーン間隔では、ダイオード当たりのRF電圧が半分になるごとに、IP3(V)がちょうど2倍になる。さらに、トーン間隔を若干広げるための、高センタタップインピーダンスに対する要件は、どちらかといえば厳しくないといえる要件であり、これによって、線形チューナブルナローバンド応用の現実的な実装が容易になる。
【0079】
バラクタダイオードスタックは、センタタップ電圧で値を調節できる制御可能キャパシタとして、動作することが可能である。許容できる線形性を維持するためには、スタック内の個々のバラクタダイオードのそれぞれに対し、信号が大きい間、十分な逆バイアスを維持しなければならない。
【0080】
バラクタは数十年にわたって方々に存在し、逆直列ダイオード構造物は、発振器で使用されたり、最近であれば、電子式走査可能アンテナの歪み低減にさえ使用されたりもしているが、「無歪み」動作、2GHzでQ>100、ならびにキャパシタンス>10pFという要求を満たすのに適する市販のバラクタ技術は、現時点では存在しないと考えられている。
【0081】
シリコンオングラスバラクタデバイスを集積化し、テストした。図9Aは、集積化されたシリコンオングラスバラクタデバイスの断面を示す。図9Aでは、ガラス基板26がシリコンウェハ28に接着されている。ダイオードトポロジ10および12は、シリコンウェハ28の均一ドーピング領域の中で組み立てられる。ウェハ28の表面および裏面の両方にある、ウェハ28内の酸化物および接点のパターニング30によって、バラクタダイオードがウェハ28の両面に直接接触することが可能であり、これは、実験用デバイスでは、銅めっきアルミニウムによってなされた。
【0082】
図9Bは、図9Aによる実験用デバイスのレイアウトを示す。図9Aのデバイスは、低損失基板と、ウェハの表面および裏面の両方のパターニングとを与えるため、真性バラクタは、両面の厚い金属と直接接触することが可能である。これにより、従来の集積バラクタ実装では必要であった埋め込み層またはフィンガー構造が不要になる。実験用デバイスでは、金属損失を最小にするために、1.4μmのアルミニウムに4μmの銅層をめっきした。
【0083】
(1×1017cm−3の均一ドーピングを用いて)実験用デバイスにおいて実現されたDFVS構造の測定されたQは、バイアス電圧が変化するにつれて、100から600まで変化した。これは、逆バイアス電圧が大きくなると、非空乏化領域の長さが減ることによる。
【0084】
「無歪み」動作の達成レベルを調べるために、50Ω終端2ポート構成を用い、単一バラクタおよびDFVSに対して、2トーンテスト(fc=2.14GHz)を実施した。関心対象のすべての周波数成分の校正電力測定のために、M.Spiritoらの“A novel active harmonic load−pull setup for on−wafer device linearity characterization”(2004 IEEE MTT−S Int.Microwave Symp.Dig.,Fort Worth,Texas.,2004年6月、1215〜1218頁)に記載されているシステムを使用した。
【0085】
図10は、測定およびシミュレートされたIM3およびIM5成分を、異なるトーン間隔(Δf=100kHzおよびΔf=10MHz)の電力の関数としてプロットしたものである。使用したセンタタップインピーダンスは47kΩ、センタタップバイアスは2Vである。これらの結果は、前述の理論と非常によく一致する。DFVS構成を用いた場合は、単一バラクタダイオードの場合に比べて、線形性がかなり改善される。この構成の場合は、RF電圧がDFVSの各ダイオードに対して分割されることから、順方向駆動条件が、6dB高い電力レベルで発生することに注意されたい。トーン間隔が広いほうがIM3およびIM5生成物がより抑制されることも図から明らかであり、前述の理論を裏付けている。
【0086】
本発明のバラクタダイオード可変キャパシタトポロジのRF適応性機能を検証するために、チューナブルバンドパスフィルタおよび低損失チューナをはじめとする、いくつかの異なる実験回路を実装した。これらの回路に対して、1μmのエピ層を用いると、単一バラクタダイオードの降伏電圧が約30Vになった。
【0087】
バンドパスフィルタを実装し、テストした。このフィルタは、図11に示される構成を有する、シンプルなチューナブル単一極/単一零点フィルタであった。図11のフィルタは、たとえば、携帯電話におけるSAWフィルタの代替として、周波数デュプレックス携帯電話システムの受信器/混合器への送信リークを最小化するように適合されることが可能である。図11の可変キャパシタC1およびC2は、図2Aと一致する逆直列バラクタダイオード配置で実装されており、サイズは均等である(そのケースではn=0.5であるため)。
【0088】
そのようなフィルタの要件は、受信帯域の損失がきわめて低いこと、送信帯域における阻止性が高いこと、ならびに、混変調歪みを防ぐために線形性が高いことである。必要なインダクタンスを与えるために、低損失オンチップマイクロストリップ伝送路とボンドワイヤとの組み合わせを利用した。
【0089】
図11に従って形成された実験用デバイスについて、周波数に対する、測定されたチューナブルフィルタ挿入損失および阻止帯域抑圧をs21として、図12に示す。通過帯域における損失は、1GHzの変動に対して2〜3dBである。このフィルタの送信/受信チャネル間隔は、400MHzである。
【0090】
実験用フィルタの大信号動作を特性化するために、3次歪み/XMOD歪みテストを実施した。この目的のために、1.999および2.001GHzの阻止帯域に、送信ブレークスルー信号を表す、電力レベル−5.6dBmの2つの信号を与えた。通過帯域には、ジャマー信号(fjam=2.5GHz、0dBm)を与えた。結果として得られるfdist=2.498および2.502GHzの歪み成分は、ジャマー信号に対して−98.5dBcであった。このテスト条件の結果として得られるIIP3は、次式で近似される。
IIP3≒10log(2)+Ptxt−ΔPxmod/2=46dBm (35)
【0091】
さらに、チューナブルフィルタの通過帯域において、2トーンテストを実施した。この場合も+46dBmのIIP3が得られた。大信号性能に関するこれらの優秀な結果は、適応無線システムの設計者に広い設計マージンを与える。
【0092】
図3のダイオードバイアス可変回路トポロジを含む、図13に示された、2段ラダー整合回路網に基づく実験用集積適応整合回路網を形成した。これには、均一にドープされたバラクタが、チューニングレンジ、線質係数(2GHzでQ>100)、および降伏電圧(〜30V)の間で良好なトレードオフを得るように、4×1016cm−3のドーピングレベルを用いた。
【0093】
図13に従って組み立てられた実験用チューナのレイアウトは、低損失コプレーナ伝送路と、インピーダンス変換を連続的に変化させるように配置されたバラクタダイオードとからなる。このトポロジは、実装が容易であることと、高入力電力/低入力インピーダンス条件の場合にもたらすQが低いことから選択されている。制御電圧は2つしかなく(18V未満であり)、全体構造は非常にコンパクト(3.5mm2未満)である。MEMSベースの適応整合回路網とはまったく異なり、バラクタベースの整合回路網のチューニング速度は、非常に高速であることが可能であり、これは、動的負荷線増幅器に使用可能な特性である。
【0094】
図14Aは、図13による実験用チューナにおける、2GHzでのs11の測定値を示す。図14Aのプロットは、0.2〜49Ωの抵抗制御範囲をカバーする、理想に近いインピーダンス点分布を示している。このデータから、最大VSWR>250:1であることがわかる。チューナの重要なパラメータとしてGp(=Pout/Pin)があり、Gpは、電力増幅器応用における損失の唯一の真の測定尺度である(Gmaxは、すべてのチューナ設定について、0.2dBより良好であったことに注意されたい)。図14Bは、すべての異なるチューニング点で測定された損失等高線(dB単位のGp)をプロットしたものであり、損失の範囲は、Zin=40Ωの場合で、0.5dB(1Ω)から3.5dBである。チューナの測定されたOIP3は、Zin=37Ωの場合で41dBm、Zin=2Ωの場合で52dBmであった(入力周波数は2GHz、トーン間隔は20MHz)。
【図面の簡単な説明】
【0095】
【図1A】本発明の実施形態で使用される逆直列回路トポロジおよび逆直列/逆並列回路トポロジを示す図である。
【図1B】本発明の実施形態で使用される逆直列回路トポロジおよび逆直列/逆並列回路トポロジを示す図である。
【図2A】図1Aの回路トポロジにおけるバラクタダイオードに対応するキャパシタンスをそれぞれ示す図である。
【図2B】図1Bの回路トポロジにおけるバラクタダイオードに対応するキャパシタンスをそれぞれ示す図である。
【図3】図1Aのトポロジに適応される逆並列ダイオードバイアス構成を示す図である。
【図4】2トーンテスト下の単一バラクタおよび電圧駆動DFVSについてシミュレートされたIP3(V)を、トーン間隔およびセンタタップインピーダンスの関数として示した図である。
【図5A】結果として得られる、均一にドープされたシリコンバラクタデバイスの降伏電圧を、ドープ濃度の関数としてプロットした図である。
【図5B】様々なRF電圧振幅における、シリコンベース(実線)およびGaAsベース(破線)のバラクタダイオードの有効単一バラクタダイオードキャパシタンスチューニング比(cratio)を、ドーピングの関数としてプロットした図である。
【図6】ダイオード当たりのRF電圧を下げて、耐電圧およびチューニングレンジの性能を向上させるための、直列の複数バラクタスタックを有する回路トポロジを示す図である。
【図7】2個、4個、および8個の逆直列ダイオード(Nd=2×1016およびNd=4×1016)を有する、均一にドープされた複数スタックDFVS構成について計算されたキャパシタンスチューニング比を、印加RF電圧の関数として示す図である。
【図8】単一の逆ダイオード、ならびに、2個、4個、および8個の逆直列ダイオードを有する(複数の)DFVSバラクタ構成についてシミュレートされたIP3(V)を、トーン間隔およびセンタタップインピーダンス(fc=1GHz、C0eff=10pF、Vcenter tap=5V、n=0.5、CD=0.1pF)の関数として示す図である。
【図9A】本発明の集積化されたシリコンオングラスバラクタデバイスの断面を示す図である。
【図9B】図9Aによる実験用デバイスのレイアウトを示す図である。
【図10】47kΩのセンタタップインピーダンスおよび2Vのセンタタップバイアスを使用する実験用デバイスの、測定およびシミュレートされたIM3およびIM5成分を、異なるトーン間隔(Δf=100kHzおよびΔf=10MHz)の電力の関数としてプロットした図である。
【図11】実験用バンドパスフィルタを示す図である。
【図12】図11の実験用バンドパスフィルタの応答を示す図である。
【図13】50Ωの負荷インピーダンスに対して設計された、バラクタダイオードベースの実験用チューナの概略図である。
【図14A】図13による実験用チューナにおける、2GHzでのs11の測定値を示す図である。
【図14B】図13による実験用チューナについて、すべての異なるチューニング点で測定された損失等高線(dB単位のGp)をプロットした図であり、損失の範囲は、Zin=40Ωの場合で、0.5dB(1Ω)から3.5dBである。
【技術分野】
【0001】
本発明の分野は、電子工学および半導体回路である。本発明の一応用例は、高周波電子回路(たとえば、携帯電話回路のような無線周波数回路)への応用である。本発明の他の応用例として、チューナブルフィルタ、電力増幅器用動的チューナ、スイッチ、電圧制御発振器などへの応用がある。
【背景技術】
【0002】
ダイオードキャパシタは、様々な回路で使用されている。ダイオードキャパシタの有用性は、可変電圧条件に対する応答が非線形であるために、特定の応用において限定される。場合によっては、補助回路による非線形性への対処が必要になる可能性がある。他の場合には、回路の動作範囲が非線形性によって制限される可能性がある。
【0003】
一例として、電圧可変(またはチューナブル)ダイオードキャパシタは、高周波電子設計用途に広く用いられる。たとえば、携帯電話回路では、チューニングに使用される電圧制御発振器に電圧可変ダイオードキャパシタが使用される。電圧可変ダイオードキャパシタは、これ以外の様々な回路(たとえば、チューナブルフィルタや高周波スイッチなど)でも使用される。それらの有用性および性能は、可変電圧キャパシタを構築するために使用されるダイオードのキャパシタンスが、キャパシタに印加される電圧に対して非線形に変化するにつれて、損なわれる。信号レベルが高くなると、この非線形性によって相互変調歪みや混変調歪みが生ずる。そのような歪みにより、回路の性能が制限される可能性がある。
【0004】
R.G.MeyerおよびM.Stephensの“Distortion in Variable Capacitance Diodes”(IEEE J.of Solid−State Circuits,vol.SC−10,no.1,1975年)には、可変キャパシタダイオードについての説明がある。この論文は、2つのバラクタ(電圧可変リアクタンス)ダイオードを逆並列接続して、線形性が改善された複合電圧可変キャパシタを実現することを論じている。階段接合と呼ばれる特殊なケースでは、非線形性がキャンセルされ、結果として得られる構成は、ほぼ完全に線形である。しかしながら、非線形性のキャンセルは、階段接合という特殊なケース以外では、あまり有効ではなく、技術の汎用性がほとんどない。階段接合のケースでは、大きなキャパシタンス変化を実現するために、大きな直流バイアス電圧レンジを維持することが必要である。
【0005】
可変ダイオードキャパシタは、たとえば、RF回路やマイクロ波回路で使用される。そのような回路は、整合回路網も使用する。適応整合回路網を使用して損失を減らすことにより、RF回路やマイクロ波回路のさらなる進歩が見込まれる。たとえば、低損失適応整合回路網を使用し、電力増幅器に対する整合条件を調節して負荷インピーダンスを動的に最適化することにより、出力電力およびアンテナ条件が変化する状況において最良の性能を発揮させることが可能である。適応受動回路網の、他の使用例として、チューナブルフィルタ、マルチバンドラジオ、再構成可能RFシステムなどがある。
【0006】
典型的な可変キャパシタンス回路は、チューニングにバラクタダイオードを使用する。このような回路の応用として、電圧制御発振器、チューナブルフィルタ、スイッチ、位相シフタ、チューナブルインピーダンス整合回路網などがある。これらの回路において低歪みを達成することが、特に、電力増幅器のような大信号用途において強く望まれる。
【0007】
可変キャパシタンス回路に対するいくつかの代替ストラテジが研究されている。1つの例が、微小電子機械システム(MEMS)に基づくキャパシタである。MEMSキャパシタは、非常に高い線質係数(Q)と、きわめて高い線形性とを提供するが、標準的でないプロセス技術およびパッケージング技術と、高い制御電圧とを必要とする。さらに、それらの信頼性およびスイッチング速度は、半導体ベースのソリューションにくらべて、いまだ貧弱である。他に提案されている、電圧可変誘電体ベースのチューニング技術も、製造性および性能に関して同様の弱点を呈する。
【0008】
そうした集積化の諸問題を鑑みると、RF適応性を実現するための論理的な選択は、バラクタダイオードのようである。しかしながら、バラクタダイオードは、その本質的に非線形な動作のために、高いピーク対平均電力比で特徴づけられる現代の通信標準仕様で使用するには不適格であるとされており、バラクタダイオードに関連付けられたQ係数は、要求が厳しいほとんどの用途にとって重要であるマイクロ波の周波数帯においては一般に低すぎる。
【0009】
特に、マルチモード送受信機や「コグニティブ無線」のような次世代無線システムには、RF適応性を促進する回路技術が必要である。適応回路のいくつかの例には、チューナブルフィルタ、低雑音電力増幅器用チューナブル整合回路網、マルチバンドVCOなどがある。これらの用途に理想的なチューニング素子とは、損失がきわめて低く、直流消費電力が小さく、線形性が高く、高電圧および高電流に対して耐久性があり、チューニングレンジが広く、信頼性が高く、コストが非常に低く、面積使用量が小さく、高いチューニング速度で連続的にチューニングすることが可能なチューニング素子であろう。
【0010】
こうした、要求の厳しい用途に現在よく使用されるのは、PINダイオードやGaAs擬似格子整合型高電子移動度トランジスタ(Pseudomorphic High Electron Mobility Transistor)(PHEMT)である。しかしながら、これらのソリューションは、コストおよび性能に敏感な用途において受け入れられる長期的なソリューションとなるには、あまりに高価であるか、あまりに多くの直流電力を消費すると考えられている。
【発明の開示】
【発明が解決しようとする課題】
【0011】
本発明は、線形性が高い電圧可変ダイオードキャパシタを提供する。
【課題を解決するための手段】
【0012】
好ましい実施形態は、複数のバラクタダイオードを含む。これには、バラクタダイオードの逆直列接続および逆並列接続が含まれる。これらのバラクタダイオードは、2次歪みおよび3次歪みが最小になるように、サイズが調整され、接続が配置されている。本発明の好ましい実施形態では、4個の非線形電圧可変リアクタンス(バラクタ)ダイオードが、たとえ、それら4個のダイオードが単体では非線形性が非常に高くても、ほぼ完全に線形である可変キャパシタを形成することが可能であるように、配置される。それら4個のバラクタダイオードに対する唯一の要件は、それらのキャパシタンスの非線形性が推測的に既知であることと、その非線形性が、印加電圧に対する特定の最小指数関係を満たすことである。本発明の実施形態は、高いチューニングレンジと、高い線質係数と、高い線形性とを有する線形電圧可変ダイオードキャパシタを提供する。
【0013】
好ましい実施形態では、集積可変電圧ダイオードキャパシタトポロジが、可変キャパシタンスを制御する可変電圧負荷を提供する回路に適用される。このトポロジは、第1のペアの逆直列バラクタダイオード(10、12、14、16)を含み、この回路の第1のペアの逆直列バラクタダイオードのダイオードべき乗則指数nは0.5以上であり、第1のペアの逆直列バラクタダイオードは、3次歪みを制御するために設定された不等サイズ比を有する。このトポロジはさらに、第1のペアの逆直列バラクタダイオードの間に、可変電圧負荷を印加するためのセンタタップを含む。好ましい実施形態では、第2のペアの逆直列バラクタダイオードが、第1のペアの逆直列バラクタダイオードと逆並列に配置され、これによって、第1のペアの逆直列バラクタダイオードと第2のペアの逆直列バラクタダイオードとの組み合わせが、2次歪みも制御する。
【0014】
本発明の実施形態では、低歪みバラクタが低損失シリコンオングラス技術に適用され、これは、たとえば、適応整合用集積チューナの実装に用いられることが可能である。理想に近い連続可変チューニング機能により、これらの回路網は、(たとえば、出力電力またはアンテナ整合条件が変化する状況にある)RF回路出力段に最適装荷条件を与えることに好適になる。
【発明を実施するための最良の形態】
【0015】
本発明は、好ましい実施形態では、2次および3次歪みがほぼない、線形可変電圧ダイオードキャパシタバラクタダイオードベースの回路を提供する。本発明の集積回路トポロジと、高性能バラクタダイオードプロセス技術とが提供される。所与のダイオードべき乗則キャパシタンス係数(n≧0.5)に対し、本発明のバラクタダイオードベースの回路は、nが極端に低い(または、特別なケースとして、n=0.5である)可変キャパシタとして動作することが可能であり、理論的には、逆直列構成における同一でないダイオードの面積の比率が適切に設定されれば、歪みは皆無である。
【0016】
本発明の超低歪みバラクタトポロジは、次世代無線応用におけるRF適応性を含め、様々な応用が見込まれる。いくつかの応用回路例を組み立て、テストを行ったが、これらには、理論的には歪みを発生させない、ほぼ無歪みのバラクタスタック(distortion free varactor stack)(DFVS)と、わずかな量の非線形歪みがあるだけで、より高いチューニングレンジを提供する高チューニングレンジバラクタスタック(high tuning range varactor stack)(HTRVS)とが含まれる。制御電圧回路によるセンタタップ装荷を可能にするために、十分に高いACインピーダンスを与えて、トーン間隔が狭いことによる、信号に対する線形性の劣化を防ぐ。逆直列バラクタダイオード可変キャパシタの好ましい実施形態では、センタタップ接続内で逆並列ダイオードバイアスペアを使用して、線形性の劣化を最小化または阻止する。
【0017】
他の実施形態では、複数のスタックされた逆直列バラクタを使用して、大きなRF信号を扱う場合の耐電圧およびキャパシタンスチューニングレンジを改善する。所与のセンタタップインピーダンスに対して、線形性が向上する。
【0018】
バラクタベースのトポロジの好ましい実施形態では、シリコンオングラス集積を用いる。好ましい実施形態では、真性バラクタの両側面が低抵抗の厚い金属の接点に接し、キャパシタンス値が非常に大きい場合でも、きわめて高いQを得ることが可能である。これらの構造は、低損失、線形性、チューニングレンジ、速度、および低コストであることに関して、高い性能であることにより、様々な応用(たとえば、チューナブルフィルタ、スイッチ、および適応整合回路網の実装など)に対して好適である。
【0019】
好ましい例の実施形態のチューナは、理想に近い連続可変チューニング機能を有することにより、出力電力またはアンテナ整合条件が変化する状況で電力増幅器の出力段に最適装荷条件を与えることに非常に好適である。実験的実施形態は、損失、サイズ、コスト、チューニングレンジ、耐電力、および線形性に関して、フィルタおよびチューナ回路網の高い性能を達成し、現代の通信システムの最新の要件に適合するものであった。想定される応用は、真のRF適応性を提供することであり、これによって無線システムの性能を劇的に向上させることが可能である。
【0020】
本発明の好ましい実施形態のダイオードベースの可変キャパシタは、シリコンで形成され、好ましい実施形態は、シリコンオングラス製造である。本発明の実施形態は、線形可変電圧ダイオードキャパシタバラクタダイオードベースの回路を提供し、この回路は、シリコンベースのプロセス技術によって形成され、2GHzで約100から500超の範囲の線質係数(Q)を有し、キャパシタンス値が最大50pFであり、寄生キャパシタンスがきわめて低い。しかしながら、III−V族材料系を含む他の材料系を使用することも可能である。
【0021】
図面を参照しながら、好ましい実施形態について説明する。好ましい実施形態の動作原理および設計原理についても、実験的実施形態に関連するデータを示しながら説明する。本発明は、それらの動作原理および設計原理、あるいは実験的データに限定されないが、当業者であれば、それらの説明から、本発明のより広い態様およびさらなる実施形態について理解されよう。
【0022】
図1Aおよび1Bは、本発明の可変電圧バラクタダイオードキャパシタの好ましい大まかなトポロジを概略的に示す。図1Aのトポロジは、3次歪みを最小化するための、2つのバラクタダイオード10(DA)および12(DB)の逆直列接続である。DAおよびDBの面積比によって、提供されるキャパシタンスC2の値が決まる(n≧0.5の場合はゼロに設定することが可能である)。図1Bのトポロジは、2次および3次歪みを最小化するための、バラクタダイオード10、12、14、16の逆直列/逆並列接続を示している。この場合は、提供されるキャパシタンスC1およびC2の両方をゼロに設定することが可能である。図2Aおよび2Bは、それぞれ、図1Aおよび1Bの回路トポロジにおけるバラクタダイオードに対応するキャパシタンスを示す。
【0023】
キャンセルが可能になるのは、ダイオードべき乗則指数nが0.5より大きい場合だけである。これは、多くの組み立て手法により達成可能である。ダイオード内のドーピング分布を一定にすること(いわゆる「階段接合」ケース)により、n=0.5が得られ、結果として得られる理想的な値sは1である。
【0024】
n>0.5の場合は、C2を最小化するために必要なダイオード面積比を直接計算する方法が提供される。一例として、n=1の場合、必要な面積比は、ちょうど2である。n=2の場合は、理想的な超階段接合ダイオードであり、必要な面積比は2.6である。これらの値は、バラクタダイオードを含む、どのような標準的な集積回路プロセスでも、高い精度で容易に実現される。
【0025】
後述の式(21)から、C2をゼロにするために値s≠1を選択すると、2次相互作用により、有限値C1と、3次歪みの可能性とがもたらされることも明らかである。この相互作用は、図1Bに示されるように、同一ダイオードを逆並列構成で配置することによって解消されることが可能である。図1Aおよび1Bの線形キャパシタンスは同一であるが、図1Bの回路は、C1=0であることが可能である。
【0026】
図1Bおよび2Bに関連して、0.5より大きいダイオードキャパシタンスすべき指数nの任意の値に対して、後述の式(23)を用いてダイオード面積比を設定することにより、バラクタダイオード回路の非線形キャパシタンス項をゼロに設定することが可能である。以下では、動作原理、設計、および実験データについて説明することにより、本発明の好ましい実施形態を例示し、かつ、好ましい実施形態とその、本発明の範囲内での変形形態とを実践するための情報を当業者に提供する。
逆バイアスバラクタダイオード(または任意の非線形キャパシタンス)の場合、キャパシタを流れる電流は、最も一般的なかたちでは、次式のように書くことができる。
【数2】
【0027】
ここで、vは、バラクタに印加される小信号増分電圧であり、係数C0、C1、・・・、Cnは、バラクタの直流動作点に依存する非線形テイラー係数であって、すなわち、次式のとおりである。
【数3】
【0028】
係数C1、・・・、Cnは、回路内の歪み成分の発生の原因である。特に、C1によって発生する2次歪み、およびC2によって発生する3次歪みは、両方とも最小限に抑えられなければならない。
2つのキャパシタCAおよびCBが、図1Aおよび2Aに示されるように、「逆直列」構成で接続されている場合は、式(3)のように書くことができる。
【数4】
【0029】
ここで、(3)のマイナス符号は、CBの逆接続に由来する。これらのキャパシタを電流が流れる際の電荷の増分は、次式で与えられる。
【数5】
【0030】
この場合、2つのキャパシタCAおよびCBにおける電荷の増分は同じであって、次式で与えられる。
【数6】
【0031】
これら2つの電荷が等しいことから、Q(vA)=Q(vB)=Qと設定し、級数の反転を行って、vAおよびvBについて解くことが可能である。直列キャパシタの両端の総電圧vは、2つの個別電圧vAおよびvBの和であり、したがって、次式のとおりである。
v=S0Q+S1Q2+S2Q3+… (6)
ここで、S0、S1、およびS2は次式のとおりである。
【数7】
【0032】
(6)〜(9)の結果を用いて、最後の1回の反転および微分を行うと、次式が得られる。
【数8】
【0033】
ここで、回路内の歪みを減らすためには、vの1次項および2次項を(理想的にはゼロまで)最小化する必要がある。この結果は、本質的には、R.G.MeyerおよびM.L.Stephensの“Distortion in variable−capacitance diodes”(Journal of Solid−State Circuits,vol.SC−10,issue 1,47〜55頁、1975年2月)で報告された内容と同じである。しかしながら、本発明は、歪みを減らす技術の分野で知られている問題に明確なソリューションを与える、実践的かつ一般化された低歪みバラクタトポロジを提供する。また、当業者らは、これまで、逆直列構成に同一バラクタを使用したことに基づいて、逆直列および逆並列接続には同一バラクタを使用しなければならない、と考えてきた。このことは、低歪みを達成するためのトポロジを、n=0.5という特別な場合に限定している。
【0034】
電流の3次歪みの主たる原因である、(10)のC2項を最小化することについては、いくつかの可能性がある。複数の非線形キャパシタを同じ半導体プロセスで組み立て、同じ直流バイアスで動作させても、それらのサイズが特定の定数sだけ異なる場合、それらの非線形係数は、それぞれsだけ異なる。すなわち、CB0=sCA0、CB1=sCA1、およびCB2=sCA2である。この場合、(10)の2次項(C2)は、sが次式であるときに、ゼロに設定されることが可能である。
【数9】
【0035】
このことは、K.Buismanらの“Low−distortion,low loss varactor−based adaptive matching networks,implemented in a silicon−on−glass technology”(Proc.2005 Radio Frequency IC Symp.,Long Beach,California,2005年6月、389〜392頁)、およびQ.Hanらの“Perturbation analysis and experimental verification on intermodulation and harmonic distortion in an anti−series varactor pair”(IEICE Trans.on Electronics,Vol.E88−C,No.1,89〜97頁、2005年1月)で、認識されていた。
【0036】
しかしながら、C2をゼロに設定しても、有限のソースインピーダンスを介してのC1項とC2項との間の2次相互作用があるために、回路応用での3次歪みは完全には除去されない。3次歪みを完全に除去するためには、(10)のC1を除去することも必要であろう。(8)から、C1をゼロに設定することが可能なのは、2つのキャパシタが同じサイズを有し(s=1)、同一グレーディング係数を有する場合だけであり、これは、(11)からすると、ほとんどの場合に、C2を除去するためのsの要件と矛盾する。
【0037】
このジレンマに対処するために、本発明では、特定のダイオード面積比が用いられた場合に、図1Bおよび2Bに示されるように、同一回路網の逆並列接続を用いることによって、有限のC1項の効果を独立に除去することが可能であることが認識されている。2つの非線形キャパシタを逆並列接続した場合は、
Cx(v)=Cx0+Cx1v+Cx2v2… (12)
Cy(v)=Cy0−Cy1v+Cy2v2+… (13)
であり、結果として得られる総キャパシタンスは、次式のように、すべての個別キャパシタンスの総和になる。
【0038】
C(v)=(Cxn+Cyn)+(Cx1−Cy1)v+(Cx2+Cy2)v2+… (14)
図1Bおよび2Bの逆並列接続において、トポロジが、サイズの一致するダイオードを使用した場合は、次式が得られる。
C(v)=2Cx0+2Cx2v2+… (15)
【0039】
結果として、C1項から発生するすべての2次成分が完全にキャンセルされる。(11)の結果(3次歪みのキャンセル(したがって、Cx2=0))を、(15)の結果(2次(およびすべての偶数次)歪み成分のキャンセル)と組み合わせると、5未満の次数の残留歪みがないキャパシタが得られ、大幅な改善が見られる。
【0040】
低歪みバラクタ構成の数学的説明を導出するために、まず、単一バラクタダイオードの古典的なキャパシタンス関係を思い出してみよう。これは、次式のように表すことができる。
C(V)=K/(φ+V)n (16)
【0041】
ここで、φはダイオードのビルトインポテンシャルであり、Vは印加電圧であり、nはダイオードキャパシタンスのべき乗則指数であり、Kはキャパシタンス定数である。べき乗則指数の値は、注入接合の場合のn≒0.3から、均一ドープ接合の場合のn≒0.5、超階段接合の場合のn≒2など、様々な状況に応じて広く変化する可能性がある。
【0042】
低歪みバラクタダイオード回路を開発するために、本願発明者らは、まず、以下のように、(16)のテイラー係数を抽出する。
【数10】
ここで、VBIは、図2のダイオードに対する直流バイアス電圧である。
【0043】
次に、図1Aで示されたダイオード構成を用いて、3次歪みが少ない電圧可変キャパシタを実現することが可能である。この場合は、ダイオード面積比DB/DAを、(11)と同様にsに設定し、(6)〜(11)と同じ手続きに従って、図2Aの回路のキャパシタンスの線形項および非線形項に関して、次式を得る。
【数11】
【0044】
(11)と同様に、次のように設定することにより、C2(21)をゼロに等しくすることが可能であることに注意されたい。
【数12】
【0045】
これにより、キャパシタンス項C2が原因である3次歪みがゼロになる。(23)の結果は、ダイオードべき乗則指数が0.5以上の場合のみ、キャンセルが可能であることを示している。(23)(および(11))の第2の根は無視できる。これは、2つの根が互いの逆数であるためであり、ダイオード面積比の値sおよび1/sの両方がC2=0をもたらす。シミュレーションでは、計算された比sに対して25%を超える偏差があっても、所望の歪みキャンセル効果が基本的に得られることがわかった。したがって、例示的実施形態では、偏差が25%以下であれば装置が比sを満たす。
【0046】
ダイオード内のドーピング分布を一定にすること(n=0.5である、いわゆる「階段接合」ケース)により、前述のように、sの値は1になる。このケースは特に、(15)から、この条件セット(n=0.5、s=1)がC2およびC1の両方をゼロに等しく設定する点で、魅力あるものである。より綿密に分析すると、この特別なケースの場合は、より高い次数の歪み項はすべて消滅し、(理論的には)「無歪み」の動作になることがわかる。
【0047】
この望ましい「無歪み」動作についての説明は、(1)を、ダイオードに蓄積された電荷に関して、n=0.5のケースの場合の印加電圧の関数として書き直すことにより、直観的に理解することが可能である。すなわち、次式のとおりである。
【数13】
【0048】
ここで、Q0=2K/φn−1である。
ダイオードペアに増分電圧vが印加されると、増分電荷qがダイオードに蓄積され、この増分電圧は、蓄積された電荷に関しては、次式のようになる。
【数14】
【0049】
したがって、n=0.5という特別なケースでは、増分電荷は、印加された増分電圧と線形関係にあり、ダイオードペアは、理想的な電圧制御線形キャパシタのように動作する。この、2つの二乗制御ソースの差から線形制御ソースを生成する原理は、長チャネルMOSFETの二乗動作を利用する線形MOSトランスコンダクタの設計に広く用いられている。たとえば、E.SeevinckおよびR.Wassenaarの“A versatile CMOS linear transconductor/squarelaw function circuit”(IEEE Journal of Solid−State Circuits、vol.SC−22,no.3,366〜377頁、1987年6月)を参照されたい。
【0050】
この結果を用いて、n=0.5という特別なケースの場合の理想的なセンタタップ電圧を、次式のように計算することも可能である。
【数15】
【0051】
この式は、基本周波数と2次歪みだけを示している。
より高いキャパシタンスチューニングレンジ(n>0.5)を可能にするプロセス技術の場合、(23)の解は、C2を最小化するために必要なダイオード面積比を計算する直接的な方法を提供する。たとえば、n=1の場合、必要な面積比は、ちょうど2である。理想的な超階段接合に対応するn=2の場合には、必要な面積比は2.6である。これらの面積比は、バラクタダイオードを含む、どのような標準的な集積回路プロセスでも、高い精度で容易に実現される。
【0052】
このアプローチはC2を最小化することが可能であるが、本願発明者らの以前の分析から、1でないsの値がC1の有限値をもたらすことは明らかである。図1Aに示されるように、整合バラクタスタックを逆並列構成で配置することにより、この歪み寄与分を除去することが可能である。結果として得られる、図1Aおよび1Bのバラクタダイオード回路の線形キャパシタンスは同一であるが、図2Bのキャパシタンスで示されるように、図1Bの回路は、適切な面積比が設定された場合には、C1=C2=0となる。このトポロジでは、すべての偶数次歪み係数がゼロ(C1、C3、C5、・・・=0)であるが、奇数次歪みを形成する、図1Bのより高次の係数(C4、C6、C8、・・・)はゼロでないことに注意されたい。ただし、5次以上の非線形性に起因する、(2ω2−ω1)におけるIM3寄与分は非常に小さい。
【0053】
図1Aの回路トポロジは、バラクタの均一ドーピング分布に対応するs=1およびn=0.5の場合に、ほぼ無歪みのバラクタスタックを与える。図1Bの回路は、より一般化されているが、C1およびC2をゼロに設定する適切なダイオード面積比を設定することにより、0.5より大きい任意の値nに対して、ほぼ無歪みのバラクタスタックを与える。このトポロジは、様々なプロセス技術での使用に対して、より高い自由度を与え、n=0.5のケースより高いCmax/Cmin比で線形動作を促進する。
【0054】
バラクタトポロジのインタセプト点は、制御電圧の関数であり、以下の表1に示されるように、解析的に表すことができる。インタセプト点の値は、従来のように利用可能電力で表すのではなく、電圧で表すのが適切である。これは、ダイオードにとっての利用可能電力が、インピーダンス整合条件に依存するためである。
【0055】
【表1】
【0056】
表1は、異なるダイオード構成に対する理論上の電圧インタセプト点を示す。高チューニングレンジバラクタスタックについて計算されたIP2、IP3、およびIP4は、n=1、s=2の条件に対応する。この構成の場合は3次歪みがないので、IP3の値は、2ω2−ω1における残留5次歪みの外挿されたインタセプト点である。
【0057】
ここまでは、センタタップの直流バイアス回路網のインピーダンスが、バラクタスタック構成のRF動作に影響を及ぼさないよう、十分高いと仮定してきた。しかしながら、実際の状況では、線形性の劣化を防ぐために、センタ接点の分路インピーダンスを最大化しなければならない。線形性の劣化が起こるのは、ダイオードを流れる所望の交流電流に比べて、各種高調波成分としてバイアス回路網を流れる交流電流が無視できなくなる場合である。この状況では、歪みをキャンセルするための条件が満たされなくなる。このことは特に、トーン間隔が狭い場合の相互変調測定において問題になる。それは、(26)から、センタタップ電圧が、2トーンテストの差周波数において成分を有するためである。周波数がゼロに近づくにつれて、容量性リアクタンスは無限に大きくなるため、相互変調キャンセル効果が有効になるトーン間隔には、下限の周波数が存在する。図1Aおよび2Aの構成を参照すると、この条件は次式のとおりである。
RBI>>1/2πCAΔf (27)
【0058】
この条件は内蔵抵抗によって満たされることが可能であるが、その抵抗値は、トーン間隔がほどほどの場合であっても、途方もなく大きくなる可能性がある。(27)を満たすことができない、トーン間隔がきわめて狭い状況では、単一ダイオードからのIP3の向上(2倍強)は、各ダイオードの両端のRF電圧が1/2に減ることで、ほぼ完全に説明されることが可能である。
【0059】
バイアス回路に必要な面積を小さく保ちながら、センタタップに高インピーダンスを実装する、よりよい方法は、図3に描かれたトポロジで示されるような、小さな逆並列ダイオードペアを使用することであって、逆並列ダイオードのバイアスは、バラクタダイオードCD(18)およびRD(20)のペアによって提供される。これは、それらのダイオードのゼロバイアスインピーダンスが非常に高いので、ほとんどの応用にかなり有効である。
【0060】
線形性に対するセンタタップインピーダンスの効果を、IIP3の特定のシミュレーション例とともに、図4に示す。図4は、2トーンテスト下の単一バラクタおよび電圧駆動DFVSについてシミュレートされたIP3(V)を、トーン間隔およびセンタタップインピーダンスの関数として示したものである((fc=1GHz、C0=10pF、Vcenter tap=5V、n=0.5、CD=0.1pF)。この図は、はっきり分かれる3つの動作領域を示しており、それらは、非常に狭いトーン間隔において、ダイオードRDの分路直流もれインピーダンスが線形性を制限する動作領域と、ほどほどのトーン間隔において、逆ダイオードペアのゼロバイアスキャパシタンスCDがIIP3を一定値に制限する動作領域と、広いトーン間隔において、線形性が理想的な無限IIP3に近づく動作領域とである。ほどほどのトーン間隔の領域では、逆並列バイアスダイオードキャパシタンスが線形性を制限し、IIP3は次式で与えられる。
【数16】
【0061】
これは、均一にドープされたn=0.5のケースの場合、およびCDの値が小さい場合には、近似的に、
【数17】
【0062】
となる。これは、ダイオード直流バイアス回路内の寄生キャパシタンスを低く保つことが重要であることを示している。
センタタップ内の逆並列ダイオードは、企図されたRF信号のフローを損なってはならない。理想的には、センタタップ接続を通って出ていくRF電流はない。センタタップ接続のキャパシタンスが著しく小さければ(たとえば、RFパス内のダイオードのキャパシタンスの50%より著しく小さければ)、良好な性能が得られるはずである。
【0063】
図4は、無歪みバラクタスタックは、線形性に関して、単一バラクタよりすぐれた性能を有するが、最良の結果が得られるのは、直流バイアス回路網のカットオフ周波数((1/2)πceffZs)が差周波数より格段に低い場合であることを示している。センタタップの高インピーダンスの要件に加えて、バラクタダイオードは、RF信号サイクルの間に、順バイアスになってはならず、かつ、ダイオード電圧降伏条件を超えてはならない。可変キャパシタンスを必要とする実際のRF応用では、これらの技術的制約を考慮しなければならない。
【0064】
前述の解析におけるバラクタダイオードは、(16)で与えられるキャパシタンス動作を有する理想的な回路素子と見なされている。しかしながら、現実のデバイスを考えた場合は、物理的実装およびそれに関連する制約への対応が必要になる。特に、外因的な寄生要素が損失を増やしたり、線形性を劣化させたりしないようにすることが必要である。この目的のために、均一に低濃度にドープされたN−領域と、格段に高濃度にドープされたP+領域との間に階段接合を有する、簡略化されたバラクタダイオード構造を、例として用いる。計算では、P+およびN++の接触領域に起因するRF性能の劣化は無視できるものと仮定する。
【0065】
第1の考慮点は、この簡略化された構造の固有降伏電圧および線質係数である。その次の考慮点は、均一にドープされたバラクタの利用可能キャパシタンスの制御範囲である。
バラクタダイオードのキャパシタンスは、次式で与えられる。
C1≒εAj/xn (30)
【0066】
ここで、εはシリコンの誘電率であり、Ajはダイオード面積であり、xnは、次式で与えられる空乏幅である。
【数18】
【0067】
ここで、Na、Nd、およびNiは、それぞれ、アクセプタ、ドナー、および真性キャリアの濃度であり、viは、kT/qで与えられる熱電圧である。この後の計算では、2GHzで動作するシリコンベースのデバイス、Na=1019cm−3、およびシリコンの臨界降伏電界Ecrit=6×105V/cmを前提としている。
【0068】
この、xnについての式を使用して、降伏電圧を求めることが可能であり、そのためには、電界の最大値Emax、すなわち、(qNdXn/ε)をシリコンの臨界電界に等しく設定する。これにより、次式が得られる。
【数19】
【0069】
図5Aは、シリコンバラクタダイオード(実線)およびGaAsバラクタダイオード(破線)の固有の線質係数および降伏電圧を、ドーピングの関数としてプロットしたものである。図5Bは、様々なRF電圧振幅における、シリコンベース(実線)およびGaAsベース(破線)のバラクタダイオードの有効単一バラクタダイオードキャパシタンスチューニング比(cratio)を、ドーピングの関数としてプロットしたものである。図5Aでは、結果として得られる、均一にドープされたシリコンバラクタデバイスの降伏電圧を、ドープ濃度の関数としてプロットしている。ドーピングレベルが下がるにつれて、結果として得られる、ダイオードの降伏電圧は上がる。ただし、残念なことに、非空乏化領域の直列抵抗も上がるため、この構造物の実効Qは下がる。
バラクタのQは、次式で定義される。
Q=Im(Zvar)/Re(Zvar) (32)
【0070】
ここで、Zvarは、バラクタダイオードの直列インピーダンスである。ダイオードの直列抵抗は、非空乏化N領域の実効抵抗(接触抵抗を含まず)によって完全に支配されると考えられている。最悪ケースの直列抵抗が完全復旧状態に対応すると仮定すると、次式のように書くことができる。
Rvar=φSil/Aj≒xn/qNdμnAj (33)
【0071】
長さlを、低濃度にドープされたN領域の厚さに設定する。この厚さは、所与のドーピング濃度における最大空乏幅によって決まる。さらに、φSiは、ドーピングに依存する、シリコンの固有抵抗を表し、これは、ドーピング範囲が1015〜1018cm−3の場合の室温データに基づけば、近似的に次式のとおりである。
φSi=4x1012/Nd0.8 (34)
【0072】
(30)〜(34)を用い、図5Aにおいて、バラクタダイオードのQを、ゼロバイアス条件の場合のドーピング濃度に対して計算する。この状況は、最悪ケースの条件を表している。それは、Qが、キャパシタンスならびに直列抵抗の減少によってダイオードの逆バイアスが高くなる場合に向上する傾向があるためである。
【0073】
この解析の結果として、シリコンデバイスにおいて100を超えるQを維持するためには、ダイオードのドーピングレベルが4×1016cm−3を超えなければならず、これによって降伏電圧が30V未満に制限される。これは、すぐれたレベルの性能を表しているが、GaAsや他のIII−V属材料のように、移動度と降伏電圧とのトレードオフがよりよい材料系では、さらにQを高くすることが可能である。
【0074】
図5Bでは、均一にドープされたケースにおいて、単一ダイオードの有効キャパシタンスチューニングレンジを、様々なRF電圧に対するドーピング濃度の関数としてプロットしている。この場合も、キャパシタンスチューニングレンジとQとの間には明確なトレードオフがあり、ダイオードのドーピングレベルを高くすると、ダイオードのQは向上するが、達成可能なチューニングレンジは狭くなる。
【0075】
均一にドープされた、2つの同一のバラクタダイオードの逆直列接続について考えると、低電力条件下での単一のダイオードの両端のRF電圧は、バラクタスタック全体に印加されたRF電圧のほぼ半分になる。より高い電力レベルでは、ダイオードキャパシタンスは、RF信号によって著しく変調され、2つのダイオードの間の電圧配分は均等ではなくなる。実際には、これは問題ではない。それは、最も強く逆バイアスされたダイオードによって、最も小さいキャパシタンスの両端のRF電圧が最も大きくなるからである。この効果により、使用可能なキャパシタンスチューニングレンジが、図5Aおよび5Bの結果に比べて若干改善されるが、実際には、かなり小さな改善である。
【0076】
図6は、ダイオード当たりのRF電圧を下げて、耐電圧およびチューニングレンジの性能を向上させるための、直列の複数バラクタスタック22および24を有する回路トポロジを示す。バラクタスタックの耐電圧性能は、図6に示されるように、バラクタダイオードを直列に結合することにより、改善可能である。このことは、所与の信号レベルに対して、より厚いエピ層を使用する単一バラクタスタックより制御電圧を低くし、Qを高くすることが可能である(他の接続がQを劣化させない場合)。この動作の主な不利点は、所与のキャパシタンスに対してデバイス面積が大きいことである(バラクタダイオードの数が2倍になるごとに面積が約4倍になる)。
【0077】
これらの複数バラクタスタックのチューニングレンジが、印加RF電圧を高くすると改善される様子を、図7に示す。図7は、2個、4個、および8個の逆直列ダイオード(Nd=2×1016およびNd=4×1016)を有する、均一にドープされた複数スタックDFVS構成について計算されたキャパシタンスチューニング比を、印加RF電圧の関数として示している。簡単のために、Vsourceは、(複数)バラクタスタック全体に印加されたRF電圧を表しているが、各ダイオードへは電圧が均等に分割されているものと仮定する。GaAsベースのデバイスのQは、シリコンに比べて、移動度が高いことから優位にあるが、GaAsは、所与の均等バラクタドーピング濃度に関しては、基本的に、シリコンに対してチューニングレンジの改善が見られるわけではないことに注意されたい。これらの複数バラクタスタックの制御電圧は、単一バラクタの降伏電圧によって拘束され、〜30V(Nd=4×1016の場合)および〜60V(Nd=2×1016の場合)に制限される。
【0078】
図8は、単一の逆ダイオード、ならびに、2個、4個、および8個の逆直列ダイオードを有する(複数の)DFVSバラクタ構成についてシミュレートされたIP3(V)を、トーン間隔およびセンタタップインピーダンス(fc=1GHz、C0eff=10pF、Vcenter tap=5V、n=0.5、CD=0.1pF)の関数として示す。複数スタックDFVS構成のダイオード当たりの電圧スイングが減少することも、線形性に対しては直接的に有利である。このことは図8に示されており、図8では、単一ダイオード、DFVS、4個の逆直列ダイオードを有する複数のDFVS構成(図6で与えられたもの)、および8個の逆直列ダイオードを有する複数のDFVS構成に対して、IP3(V)が与えられている。図8によれば、複数のDFVS構成を利用する場合、非常に狭いトーン間隔では、ダイオード当たりのRF電圧が半分になるごとに、IP3(V)がちょうど2倍になる。さらに、トーン間隔を若干広げるための、高センタタップインピーダンスに対する要件は、どちらかといえば厳しくないといえる要件であり、これによって、線形チューナブルナローバンド応用の現実的な実装が容易になる。
【0079】
バラクタダイオードスタックは、センタタップ電圧で値を調節できる制御可能キャパシタとして、動作することが可能である。許容できる線形性を維持するためには、スタック内の個々のバラクタダイオードのそれぞれに対し、信号が大きい間、十分な逆バイアスを維持しなければならない。
【0080】
バラクタは数十年にわたって方々に存在し、逆直列ダイオード構造物は、発振器で使用されたり、最近であれば、電子式走査可能アンテナの歪み低減にさえ使用されたりもしているが、「無歪み」動作、2GHzでQ>100、ならびにキャパシタンス>10pFという要求を満たすのに適する市販のバラクタ技術は、現時点では存在しないと考えられている。
【0081】
シリコンオングラスバラクタデバイスを集積化し、テストした。図9Aは、集積化されたシリコンオングラスバラクタデバイスの断面を示す。図9Aでは、ガラス基板26がシリコンウェハ28に接着されている。ダイオードトポロジ10および12は、シリコンウェハ28の均一ドーピング領域の中で組み立てられる。ウェハ28の表面および裏面の両方にある、ウェハ28内の酸化物および接点のパターニング30によって、バラクタダイオードがウェハ28の両面に直接接触することが可能であり、これは、実験用デバイスでは、銅めっきアルミニウムによってなされた。
【0082】
図9Bは、図9Aによる実験用デバイスのレイアウトを示す。図9Aのデバイスは、低損失基板と、ウェハの表面および裏面の両方のパターニングとを与えるため、真性バラクタは、両面の厚い金属と直接接触することが可能である。これにより、従来の集積バラクタ実装では必要であった埋め込み層またはフィンガー構造が不要になる。実験用デバイスでは、金属損失を最小にするために、1.4μmのアルミニウムに4μmの銅層をめっきした。
【0083】
(1×1017cm−3の均一ドーピングを用いて)実験用デバイスにおいて実現されたDFVS構造の測定されたQは、バイアス電圧が変化するにつれて、100から600まで変化した。これは、逆バイアス電圧が大きくなると、非空乏化領域の長さが減ることによる。
【0084】
「無歪み」動作の達成レベルを調べるために、50Ω終端2ポート構成を用い、単一バラクタおよびDFVSに対して、2トーンテスト(fc=2.14GHz)を実施した。関心対象のすべての周波数成分の校正電力測定のために、M.Spiritoらの“A novel active harmonic load−pull setup for on−wafer device linearity characterization”(2004 IEEE MTT−S Int.Microwave Symp.Dig.,Fort Worth,Texas.,2004年6月、1215〜1218頁)に記載されているシステムを使用した。
【0085】
図10は、測定およびシミュレートされたIM3およびIM5成分を、異なるトーン間隔(Δf=100kHzおよびΔf=10MHz)の電力の関数としてプロットしたものである。使用したセンタタップインピーダンスは47kΩ、センタタップバイアスは2Vである。これらの結果は、前述の理論と非常によく一致する。DFVS構成を用いた場合は、単一バラクタダイオードの場合に比べて、線形性がかなり改善される。この構成の場合は、RF電圧がDFVSの各ダイオードに対して分割されることから、順方向駆動条件が、6dB高い電力レベルで発生することに注意されたい。トーン間隔が広いほうがIM3およびIM5生成物がより抑制されることも図から明らかであり、前述の理論を裏付けている。
【0086】
本発明のバラクタダイオード可変キャパシタトポロジのRF適応性機能を検証するために、チューナブルバンドパスフィルタおよび低損失チューナをはじめとする、いくつかの異なる実験回路を実装した。これらの回路に対して、1μmのエピ層を用いると、単一バラクタダイオードの降伏電圧が約30Vになった。
【0087】
バンドパスフィルタを実装し、テストした。このフィルタは、図11に示される構成を有する、シンプルなチューナブル単一極/単一零点フィルタであった。図11のフィルタは、たとえば、携帯電話におけるSAWフィルタの代替として、周波数デュプレックス携帯電話システムの受信器/混合器への送信リークを最小化するように適合されることが可能である。図11の可変キャパシタC1およびC2は、図2Aと一致する逆直列バラクタダイオード配置で実装されており、サイズは均等である(そのケースではn=0.5であるため)。
【0088】
そのようなフィルタの要件は、受信帯域の損失がきわめて低いこと、送信帯域における阻止性が高いこと、ならびに、混変調歪みを防ぐために線形性が高いことである。必要なインダクタンスを与えるために、低損失オンチップマイクロストリップ伝送路とボンドワイヤとの組み合わせを利用した。
【0089】
図11に従って形成された実験用デバイスについて、周波数に対する、測定されたチューナブルフィルタ挿入損失および阻止帯域抑圧をs21として、図12に示す。通過帯域における損失は、1GHzの変動に対して2〜3dBである。このフィルタの送信/受信チャネル間隔は、400MHzである。
【0090】
実験用フィルタの大信号動作を特性化するために、3次歪み/XMOD歪みテストを実施した。この目的のために、1.999および2.001GHzの阻止帯域に、送信ブレークスルー信号を表す、電力レベル−5.6dBmの2つの信号を与えた。通過帯域には、ジャマー信号(fjam=2.5GHz、0dBm)を与えた。結果として得られるfdist=2.498および2.502GHzの歪み成分は、ジャマー信号に対して−98.5dBcであった。このテスト条件の結果として得られるIIP3は、次式で近似される。
IIP3≒10log(2)+Ptxt−ΔPxmod/2=46dBm (35)
【0091】
さらに、チューナブルフィルタの通過帯域において、2トーンテストを実施した。この場合も+46dBmのIIP3が得られた。大信号性能に関するこれらの優秀な結果は、適応無線システムの設計者に広い設計マージンを与える。
【0092】
図3のダイオードバイアス可変回路トポロジを含む、図13に示された、2段ラダー整合回路網に基づく実験用集積適応整合回路網を形成した。これには、均一にドープされたバラクタが、チューニングレンジ、線質係数(2GHzでQ>100)、および降伏電圧(〜30V)の間で良好なトレードオフを得るように、4×1016cm−3のドーピングレベルを用いた。
【0093】
図13に従って組み立てられた実験用チューナのレイアウトは、低損失コプレーナ伝送路と、インピーダンス変換を連続的に変化させるように配置されたバラクタダイオードとからなる。このトポロジは、実装が容易であることと、高入力電力/低入力インピーダンス条件の場合にもたらすQが低いことから選択されている。制御電圧は2つしかなく(18V未満であり)、全体構造は非常にコンパクト(3.5mm2未満)である。MEMSベースの適応整合回路網とはまったく異なり、バラクタベースの整合回路網のチューニング速度は、非常に高速であることが可能であり、これは、動的負荷線増幅器に使用可能な特性である。
【0094】
図14Aは、図13による実験用チューナにおける、2GHzでのs11の測定値を示す。図14Aのプロットは、0.2〜49Ωの抵抗制御範囲をカバーする、理想に近いインピーダンス点分布を示している。このデータから、最大VSWR>250:1であることがわかる。チューナの重要なパラメータとしてGp(=Pout/Pin)があり、Gpは、電力増幅器応用における損失の唯一の真の測定尺度である(Gmaxは、すべてのチューナ設定について、0.2dBより良好であったことに注意されたい)。図14Bは、すべての異なるチューニング点で測定された損失等高線(dB単位のGp)をプロットしたものであり、損失の範囲は、Zin=40Ωの場合で、0.5dB(1Ω)から3.5dBである。チューナの測定されたOIP3は、Zin=37Ωの場合で41dBm、Zin=2Ωの場合で52dBmであった(入力周波数は2GHz、トーン間隔は20MHz)。
【図面の簡単な説明】
【0095】
【図1A】本発明の実施形態で使用される逆直列回路トポロジおよび逆直列/逆並列回路トポロジを示す図である。
【図1B】本発明の実施形態で使用される逆直列回路トポロジおよび逆直列/逆並列回路トポロジを示す図である。
【図2A】図1Aの回路トポロジにおけるバラクタダイオードに対応するキャパシタンスをそれぞれ示す図である。
【図2B】図1Bの回路トポロジにおけるバラクタダイオードに対応するキャパシタンスをそれぞれ示す図である。
【図3】図1Aのトポロジに適応される逆並列ダイオードバイアス構成を示す図である。
【図4】2トーンテスト下の単一バラクタおよび電圧駆動DFVSについてシミュレートされたIP3(V)を、トーン間隔およびセンタタップインピーダンスの関数として示した図である。
【図5A】結果として得られる、均一にドープされたシリコンバラクタデバイスの降伏電圧を、ドープ濃度の関数としてプロットした図である。
【図5B】様々なRF電圧振幅における、シリコンベース(実線)およびGaAsベース(破線)のバラクタダイオードの有効単一バラクタダイオードキャパシタンスチューニング比(cratio)を、ドーピングの関数としてプロットした図である。
【図6】ダイオード当たりのRF電圧を下げて、耐電圧およびチューニングレンジの性能を向上させるための、直列の複数バラクタスタックを有する回路トポロジを示す図である。
【図7】2個、4個、および8個の逆直列ダイオード(Nd=2×1016およびNd=4×1016)を有する、均一にドープされた複数スタックDFVS構成について計算されたキャパシタンスチューニング比を、印加RF電圧の関数として示す図である。
【図8】単一の逆ダイオード、ならびに、2個、4個、および8個の逆直列ダイオードを有する(複数の)DFVSバラクタ構成についてシミュレートされたIP3(V)を、トーン間隔およびセンタタップインピーダンス(fc=1GHz、C0eff=10pF、Vcenter tap=5V、n=0.5、CD=0.1pF)の関数として示す図である。
【図9A】本発明の集積化されたシリコンオングラスバラクタデバイスの断面を示す図である。
【図9B】図9Aによる実験用デバイスのレイアウトを示す図である。
【図10】47kΩのセンタタップインピーダンスおよび2Vのセンタタップバイアスを使用する実験用デバイスの、測定およびシミュレートされたIM3およびIM5成分を、異なるトーン間隔(Δf=100kHzおよびΔf=10MHz)の電力の関数としてプロットした図である。
【図11】実験用バンドパスフィルタを示す図である。
【図12】図11の実験用バンドパスフィルタの応答を示す図である。
【図13】50Ωの負荷インピーダンスに対して設計された、バラクタダイオードベースの実験用チューナの概略図である。
【図14A】図13による実験用チューナにおける、2GHzでのs11の測定値を示す図である。
【図14B】図13による実験用チューナについて、すべての異なるチューニング点で測定された損失等高線(dB単位のGp)をプロットした図であり、損失の範囲は、Zin=40Ωの場合で、0.5dB(1Ω)から3.5dBである。
【特許請求の範囲】
【請求項1】
可変キャパシタンスを制御する可変電圧負荷を提供する回路に適用される集積可変電圧ダイオードキャパシタトポロジであって、
第1のペアの逆直列バラクタダイオード(10、12、14、16)を備え、前記回路内の前記第1のペアの逆直列バラクタダイオードのダイオードべき乗則指数nが0.5以上であり、前記第1のペアの逆直列バラクタダイオードが、3次歪みを制御するために設定された不等サイズ比を有し、
前記第1のペアの逆直列バラクタダイオードの間に、前記可変電圧負荷を印加するためのセンタタップを備え、前記ダイオードべき乗則指数nが
C(V)=K/(φ+V)n
で定義され、ここで、φは前記ダイオードのビルトインポテンシャルであり、Vは前記印加電圧であり、nは前記ダイオードキャパシタンスのべき乗則指数であり、Kはキャパシタンス定数である、集積可変電圧ダイオードキャパシタトポロジ。
【請求項2】
前記第1のペアの逆直列バラクタダイオードと逆並列に配置された、第2のペアの逆直列バラクタダイオードをさらに備え、前記回路内の前記第2のペアの逆直列バラクタダイオードのダイオードべき乗則指数nが0.5以上であり、前記第2のペアの逆直列バラクタダイオードが、3次歪みを制御するために設定された不等サイズ比を有し、前記第1のペアの逆直列バラクタダイオードと前記第2のペアの逆直列バラクタダイオードとの組み合わせが2次歪みも制御する、請求項1に記載の集積可変電圧キャパシタトポロジ。
【請求項3】
前記第1および第2のペアの逆直列バラクタダイオードペアのそれぞれに対して、スタックされたバラクタダイオードペア(22、24)をさらに備える、請求項2に記載の集積可変電圧キャパシタトポロジ。
【請求項4】
前記第1のバラクタダイオードペアと直列に、スタックされたバラクタダイオードペアをさらに備える、請求項1に記載の集積可変電圧キャパシタトポロジ。
【請求項5】
抵抗バイアスが前記センタタップに接続されたバイアス逆並列バラクタダイオードペア(18、20)をさらに備える、請求項1に記載の集積可変電圧キャパシタトポロジ。
【請求項6】
前記バイアス逆並列バラクタダイオードペアのキャパシタンスが、前記第1のペアの逆直列バラクタダイオードペアの50%未満である、請求項5に記載の集積可変電圧キャパシタトポロジ。
【請求項7】
前記不等サイズ比がsであって、次式で定義され、
【数1】
偏差が25%以下であれば、前記不等サイズ比sが満たされる、請求項1に記載の集積可変電圧キャパシタトポロジ。
【請求項8】
前記第1のペアの逆直列バラクタダイオードと逆並列に配置された、第2のペアの逆直列バラクタダイオードをさらに備え、前記回路内の前記第2のペアの逆直列バラクタダイオードのダイオードべき乗則指数nが0.5以上であり、前記第2のペアの逆直列バラクタダイオードが、偏差が25%以下である前記不等サイズ比sを有する、請求項7に記載の集積可変電圧キャパシタトポロジ。
【請求項9】
バンドパスフィルタ構成のかたちで配置された、請求項8に記載の集積可変電圧キャパシタトポロジと、
入力および出力と、を備えるチューナブルフィルタ。
【請求項10】
シリコンオングラス材料システムに実装される、請求項1に記載の集積可変電圧キャパシタトポロジであって、前記材料システムが、
ガラス基板と、
前記ガラス基板に接着され、中に前記トポロジが組み立てられるシリコンウェハと、
前記ウェハ内の酸化物および接点のパターニングと、を備え、前記ウェハの表面および裏面に実施される前記パターニングが、前記バラクタダイオードペアが前記ウェハの両面に直接接触することを可能にする、集積可変電圧キャパシタトポロジ。
【請求項11】
可変キャパシタンスを制御する可変電圧負荷を提供する回路に適用される集積可変電圧ダイオードキャパシタトポロジであって、
歪みがない理論値、またはわずかな非線形歪みがあるがチューニングレンジが高い理論値のいずれかを可変キャパシタンスに与えるバラクタダイオード手段(10、12、14、16、18、22、24)と、
トーン間隔が狭い信号に対する線形性の劣化を防ぐために、十分に高い交流インピーダンスを与えるセンタタップ装荷手段(RB1、18、20)と、を備える、集積可変電圧ダイオードキャパシタトポロジ。
【請求項1】
可変キャパシタンスを制御する可変電圧負荷を提供する回路に適用される集積可変電圧ダイオードキャパシタトポロジであって、
第1のペアの逆直列バラクタダイオード(10、12、14、16)を備え、前記回路内の前記第1のペアの逆直列バラクタダイオードのダイオードべき乗則指数nが0.5以上であり、前記第1のペアの逆直列バラクタダイオードが、3次歪みを制御するために設定された不等サイズ比を有し、
前記第1のペアの逆直列バラクタダイオードの間に、前記可変電圧負荷を印加するためのセンタタップを備え、前記ダイオードべき乗則指数nが
C(V)=K/(φ+V)n
で定義され、ここで、φは前記ダイオードのビルトインポテンシャルであり、Vは前記印加電圧であり、nは前記ダイオードキャパシタンスのべき乗則指数であり、Kはキャパシタンス定数である、集積可変電圧ダイオードキャパシタトポロジ。
【請求項2】
前記第1のペアの逆直列バラクタダイオードと逆並列に配置された、第2のペアの逆直列バラクタダイオードをさらに備え、前記回路内の前記第2のペアの逆直列バラクタダイオードのダイオードべき乗則指数nが0.5以上であり、前記第2のペアの逆直列バラクタダイオードが、3次歪みを制御するために設定された不等サイズ比を有し、前記第1のペアの逆直列バラクタダイオードと前記第2のペアの逆直列バラクタダイオードとの組み合わせが2次歪みも制御する、請求項1に記載の集積可変電圧キャパシタトポロジ。
【請求項3】
前記第1および第2のペアの逆直列バラクタダイオードペアのそれぞれに対して、スタックされたバラクタダイオードペア(22、24)をさらに備える、請求項2に記載の集積可変電圧キャパシタトポロジ。
【請求項4】
前記第1のバラクタダイオードペアと直列に、スタックされたバラクタダイオードペアをさらに備える、請求項1に記載の集積可変電圧キャパシタトポロジ。
【請求項5】
抵抗バイアスが前記センタタップに接続されたバイアス逆並列バラクタダイオードペア(18、20)をさらに備える、請求項1に記載の集積可変電圧キャパシタトポロジ。
【請求項6】
前記バイアス逆並列バラクタダイオードペアのキャパシタンスが、前記第1のペアの逆直列バラクタダイオードペアの50%未満である、請求項5に記載の集積可変電圧キャパシタトポロジ。
【請求項7】
前記不等サイズ比がsであって、次式で定義され、
【数1】
偏差が25%以下であれば、前記不等サイズ比sが満たされる、請求項1に記載の集積可変電圧キャパシタトポロジ。
【請求項8】
前記第1のペアの逆直列バラクタダイオードと逆並列に配置された、第2のペアの逆直列バラクタダイオードをさらに備え、前記回路内の前記第2のペアの逆直列バラクタダイオードのダイオードべき乗則指数nが0.5以上であり、前記第2のペアの逆直列バラクタダイオードが、偏差が25%以下である前記不等サイズ比sを有する、請求項7に記載の集積可変電圧キャパシタトポロジ。
【請求項9】
バンドパスフィルタ構成のかたちで配置された、請求項8に記載の集積可変電圧キャパシタトポロジと、
入力および出力と、を備えるチューナブルフィルタ。
【請求項10】
シリコンオングラス材料システムに実装される、請求項1に記載の集積可変電圧キャパシタトポロジであって、前記材料システムが、
ガラス基板と、
前記ガラス基板に接着され、中に前記トポロジが組み立てられるシリコンウェハと、
前記ウェハ内の酸化物および接点のパターニングと、を備え、前記ウェハの表面および裏面に実施される前記パターニングが、前記バラクタダイオードペアが前記ウェハの両面に直接接触することを可能にする、集積可変電圧キャパシタトポロジ。
【請求項11】
可変キャパシタンスを制御する可変電圧負荷を提供する回路に適用される集積可変電圧ダイオードキャパシタトポロジであって、
歪みがない理論値、またはわずかな非線形歪みがあるがチューニングレンジが高い理論値のいずれかを可変キャパシタンスに与えるバラクタダイオード手段(10、12、14、16、18、22、24)と、
トーン間隔が狭い信号に対する線形性の劣化を防ぐために、十分に高い交流インピーダンスを与えるセンタタップ装荷手段(RB1、18、20)と、を備える、集積可変電圧ダイオードキャパシタトポロジ。
【図1A】
【図1B】
【図2A】
【図2B】
【図3】
【図5B】
【図6】
【図11】
【図13】
【図14A】
【図14B】
【図4】
【図5A】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図12】
【図1B】
【図2A】
【図2B】
【図3】
【図5B】
【図6】
【図11】
【図13】
【図14A】
【図14B】
【図4】
【図5A】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図12】
【公表番号】特表2008−544494(P2008−544494A)
【公表日】平成20年12月4日(2008.12.4)
【国際特許分類】
【出願番号】特願2008−515817(P2008−515817)
【出願日】平成18年6月6日(2006.6.6)
【国際出願番号】PCT/US2006/021872
【国際公開番号】WO2006/133159
【国際公開日】平成18年12月14日(2006.12.14)
【出願人】(505088684)ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア (18)
【Fターム(参考)】
【公表日】平成20年12月4日(2008.12.4)
【国際特許分類】
【出願日】平成18年6月6日(2006.6.6)
【国際出願番号】PCT/US2006/021872
【国際公開番号】WO2006/133159
【国際公開日】平成18年12月14日(2006.12.14)
【出願人】(505088684)ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア (18)
【Fターム(参考)】
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