薄膜トランジスタおよびその製造方法
本発明は、薄膜トランジスタおよびその製造方法に関する。具体的に、本発明は、薄膜トランジスタにおいて、半導体層のチャネル物質としてＳｉを含む酸化亜鉛系物質を用いる薄膜トランジスタおよびその製造方法に関する。また、本発明は、チャネル物質の蒸着後にプラズマ窒化工程および酸素熱処理工程を経る薄膜トランジスタの製造方法に関する。さらに、本発明は、基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタにおいて、前記半導体層が、Ｓｉを含む酸化亜鉛系半導体チャネル物質を含む薄膜トランジスタに関する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよびその製造方法に関し、より詳しくは、薄膜トランジスタにおいて、半導体層のチャネル物質としてＳｉを含む酸化亜鉛系物質を用いる薄膜トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
一般的に、薄膜トランジスタは、ソース（ｓｏｕｒｓｅ）電極、ドレイン（ｄｒａｉｎ）電極、ゲート（ｇａｔｅ）電極、半導体層、絶縁層、基板などからなる。
【０００３】
前記半導体層のチャネル物質としては、ＺｎＯが一般的に用いられているが、具体的に、ＺｎＯに１族アルカリ（Ｌｉ、Ｎａ）または５族（Ｎ、Ｐ、Ａｓ）をドーピングしてｐ型チャネル物質として用いる。
【０００４】
しかしながら、ＺｎＯは、ｎ型ドーパント（ｄｏｐａｎｔ）として作用することができる酸素空孔（ｏｘｙｇｅｎ ｖａｃａｎｃｙ）、Ｚｎ間隙（ｉｎｔｅｒｓｔｉｔｉａｌ）などの形成エンタルピーが極めて低く、自発的に生成された正孔キラー（ｈｏｌｅ ｋｉｌｌｅｒ）と作用しやすいため、半導体層としてｐ型ドーピングは困難であるという問題点がある。
【０００５】
また、酸素空孔（ｏｘｙｇｅｎ ｖａｃａｎｃｙ）、Ｚｎ間隙（ｉｎｔｅｒｓｔｉｔｉａｌ）などの形成エンタルピーが低いＺｎＯの固有な特性により、ＺｎＯ薄膜トランジスタの製造時に強いｎ型のチャネルが形成され、閾値電圧およびチャネルの移動も経時変化するという不安定な様子を見せている。
【０００６】
一方、韓国特許公開公報第２００４−７９５１６号明細書には、５族（Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）元素または５族元素の酸化物が含まれた酸化亜鉛化合物を用いて基板上にドーパントとして５族元素が添加された亜鉛酸化物薄膜を形成し、前記ドーパントを活性化させる方法が記載されているが、前記活性化が容易ではないという短所がある。
【０００７】
したがって、ＺｎＯ薄膜トランジスタの製造時に、ＺｎＯ物質自体だけではｐ型ドーピングが困難であるため、１族アルカリ（Ｌｉ、Ｎａなど）または５族（Ｎ、Ｐ、Ａｓなど）を用いたｐ型ドーピングが可能な物質の開発が求められている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した問題点を解決するために、本発明者は、薄膜トランジスタにおいて半導体層のチャネルのｎ型伝導度を低め、窒素ドーピングを円滑になすことができる薄膜トランジスタの製造方法を開発した。
【０００９】
これにより、本発明は、薄膜トランジスタの製造方法において、半導体層のチャネル物質としてＳｉを含む酸化亜鉛系物質を用いる薄膜トランジスタの製造方法を提供する。
【００１０】
また、本発明は、薄膜トランジスタの製造方法において、前記チャネル物質の蒸着後にプラズマ窒化工程および酸素熱処理工程を経る薄膜トランジスタの製造方法を提供する。
【００１１】
さらに、本発明は、基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタにおいて、前記半導体層は、Ｓｉを含む酸化亜鉛系半導体チャネル物質を含む薄膜トランジスタを提供する。
【課題を解決するための手段】
【００１２】
具体的に、本発明は、
Ａ）基板にゲート電極を形成するゲート電極形成ステップ；
Ｂ）前記基板および前記ゲート電極上に絶縁層を形成する絶縁層形成ステップ；
Ｃ）前記絶縁層上にチャネル物質としてＳｉを含む酸化亜鉛系物質を用いて半導体層を形成する半導体層形成ステップ；および
Ｄ）前記半導体層に連結するようにソース電極およびドレイン電極を形成するソースおよびドレイン電極形成ステップ；
を含む薄膜トランジスタの製造方法を提供する。
【００１３】
また、本発明は、前記薄膜トランジスタの製造方法において、Ｃ）半導体層形成ステップ以後に、
１）前記半導体層にプラズマ窒化工程を用いて窒素ドーピング処理するステップ；および
２）前記窒素ドーピング処理された半導体層を酸素熱処理するステップ；をさらに含む薄膜トランジスタの製造方法を提供する。
【００１４】
また、本発明は、基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタにおいて、前記半導体層が、Ｓｉを含む酸化亜鉛系半導体チャネル物質を含む薄膜トランジスタを提供する。
【発明の効果】
【００１５】
本発明は、薄膜トランジスタの製造方法において、半導体層のチャネル物質としてＳｉを含む酸化亜鉛系物質を用いる薄膜トランジスタの製造方法および前記チャネル物質蒸着後にプラズマ窒化工程および酸素熱処理工程を経る薄膜トランジスタの製造方法を用いることにより、半導体層のチャネルのｎ型伝導度を低め、半導体層に窒素ドーピングが円滑になされるようにする。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施例に係る薄膜トランジスタの断面を示す図である。
【図２】本発明の一実施例に係る薄膜トランジスタの製造時に用いられるプラズマ窒化工程を示す図である。
【図３】本発明の一実施例に係る薄膜トランジスタの製造時に用いられる酸素熱処理を示す図である。
【図４】本発明の一実施例に係る薄膜トランジスタのトランスファ（ｔｒａｎｓｆｅｒ）特性を示す図である。
【図５】本発明の一実施例に係る薄膜トランジスタのアウトプット（ｏｕｔｐｕｔ）特性を示す図である。
【図６】本発明の一実施例に係る薄膜トランジスタのトランスファ（ｔｒａｎｓｆｅｒ）特性を示す図である。
【図７】本発明の一実施例に係る薄膜トランジスタのアウトプット（ｏｕｔｐｕｔ）特性を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明について詳細に説明する。
本発明は、
Ａ）基板にゲート電極を形成するゲート電極形成ステップ；
Ｂ）前記基板および前記ゲート電極上に絶縁層を形成する絶縁層形成ステップ；
Ｃ）前記絶縁層上にチャネル物質としてＳｉを含む酸化亜鉛系物質を用いて半導体層を形成する半導体層形成ステップ；および
Ｄ）前記半導体層に連結するようにソース電極およびドレイン電極を形成するソース電極およびドレイン電極形成ステップ；
を含む薄膜トランジスタの製造方法を提供する。
【００１８】
本発明に係る薄膜トランジスタの製造方法において、前記Ａ）ゲート電極形成ステップの基板は、薄膜トランジスタのための熱力学的および機械的要求事項を満たすことができるガラス、半導体ウエハ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｗａｆｅｒ）、金属酸化物、セラミック物質、プラスチックなどを用いることができる。特に、前記基板は、ガラスまたはプラスチックであることが好ましいが、これにのみ限定されるものではない。
【００１９】
前記Ａ）のゲート電極形成ステップは、基板上に導電性物質を用いた導電性物質層形成ステップおよび前記導電性物質層をパターニングする電極パターン形成ステップを含む方法によって実行することができる。また、前記Ａ）のゲート電極形成ステップは、基板上に導電性物質を直接印刷してパターニングする方法によっても実行することができる。
【００２０】
前記Ａ）ゲート電極形成ステップの導電性物質は、炭素、アルミニウム、バナジウム、クロム、銅、亜鉛、銀、金、マグネシウム、カルシウム、ナトリウム、カリウム、チタニウム、インジウム、イットリウム、リチウム、ガドリニウム、スズ、鉛、類似金属（ｓｉｍｉｌａｒ ｍｅｔａｌｓ）、およびこれらの合金；ｐ−またはｎ−ドーピングされた（ｄｏｐｅｄ）シリコン；酸化亜鉛、酸化インジウム、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛、類似スズ酸化物（ｓｉｍｉｌａｒ ｔｉｎ ｏｘｉｄｅ）、およびスズ酸化物インジウム系複合化合物（ｔｉｎ ｏｘｉｄｅ ｉｎｄｉｕｍ−ｂａｓｅｄ ｃｏｍｐｌｅｘ ｃｏｍｐｏｕｎｄｓ）；ＺｎＯ：Ａｌ、ＳｎＯ２：Ｓｂのような酸化物と金属の混合物；ポリ（３−メチルチオフェン）（ｐｏｌｙ（３−ｍｅｔｈｙｌ ｔｈｉｏｐｈｅｎｅ））、ポリ［３，４−（エチレン−１，２−ジオキシ）チオフェン］（ｐｏｌｙ［３，４−（ｅｔｈｙｌｅｎｅ−１，２−ｄｉｏｘｙ）ｔｈｉｏｐｈｅｎｅ］）、ポリピロール（ｐｏｌｙｐｙｒｒｏｌｅ）、およびポリアニリンのような導電性高分子などがあるが、これにのみ限定されるものではない。
【００２１】
前記Ａ）ゲート電極形成ステップの導電性物質層形成ステップでは、化学蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、プラズマ化学蒸着法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）、スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ）、電子ビーム蒸着法（Ｅ−ｂｅａｍ ｅｖａｐｏｒａｔｉｏｎ）、熱蒸着法（Ｔｈｅｒｍａｌ ｅｖａｐｏｒａｔｉｏｎ）、レーザ分子ビーム蒸着法（Ｌａｓｅｒ Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；Ｌ−ＭＢＥ）、パルスレーザ蒸着法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＬＤ）、および原子層蒸着法（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）のうちから選択される方法を用いることができる。導電性物質層形成方法は、これにのみ限定されるものではなく、当技術分野に周知の導電性物質層形成方法をすべて適用することができる。
【００２２】
前記Ａ）ゲート電極形成ステップの電極パターン形成ステップでは、フォトリソグラフィ法、オフセット印刷法、シルクスクリーン印刷法、インクジェット印刷法、およびシャドーマスク（Ｓｈａｄｏｗ Ｍａｓｋ）を用いた方法のうちから選択される方法を用いることができる。
【００２３】
前記Ａ）ゲート電極形成ステップのゲート電極の厚さは、５０ｎｍ以上４００ｎｍ以下で用いられ、好ましくは２００ｎｍが適当である。
【００２４】
本発明に係る薄膜トランジスタの製造方法において、前記Ｂ）絶縁層形成ステップの絶縁層としては、シリコン酸化物、シリコン窒化物と、ポリイミド、ポリ（２−ビニルピリジン）、ポリ（４−ビニルフェノール）、ポリメチルメタクリレートのようなプラスチック絶縁体などがあるが、これにのみ限定されるものではない。
【００２５】
前記Ｂ）の絶縁層形成ステップでは、化学蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、プラズマ化学蒸着法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）、スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ）、電子ビーム蒸着法（Ｅ−ｂｅａｍ ｅｖａｐｏｒａｔｉｏｎ）、熱蒸着法（Ｔｈｅｒｍａｌ ｅｖａｐｏｒａｔｉｏｎ）、レーザ分子ビーム蒸着法（Ｌａｓｅｒ Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；Ｌ−ＭＢＥ）、パルスレーザ蒸着法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＬＤ）、および原子層蒸着法（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）のうちから選択される方法を用いることができる。絶縁層形成方法は、これにのみ限定されるものではなく、当技術分野に周知の絶縁層形成方法をすべて適用することができる。
【００２６】
前記Ｂ）絶縁層形成ステップの絶縁層の厚さは、１００ｎｍ以上５００ｎｍ以下で用いられ、好ましくは３００ｎｍが適当である。
【００２７】
本発明に係る薄膜トランジスタの製造方法において、前記Ｃ）半導体層形成ステップのチャネル物質として用いられるＳｉを含む酸化亜鉛系物質は、ＺｎＯ、ＺｎＯ：Ａｌ、ＺｎＯ：Ｇａ、ＺｎＯ：Ｉｎ、またはこれらの複合酸化物に０超過３０モル％以下のＳｉを含む物質であることが好ましいが、これにのみ限定されるものではない。
【００２８】
本発明に係る薄膜トランジスタの製造方法において、前記Ｃ）半導体層形成ステップのチャネル物質として用いられるＳｉを含む酸化亜鉛系物質は、ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２であることがより好ましい。
【００２９】
前記ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２において、Ｓｉの含量は０超過３０モル％以下、Ｚｎの含量は０超過６６モル％以下、およびＩｎの含量は０超過３３モル％以下であることが好ましいが、これにのみ限定されるものではない。前記ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２において、Ｓｉの含量が増加する場合には、半導体層の伝導度が大きく減少して半導体層の役割を喪失することがあり、Ｉｎの含量が増加する場合には、伝導度が大きく増加して電極のような役割をすることができる。
【００３０】
また、ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２において、Ｚｎ：Ｉｎ：Ｓｉのモル％比は１：１：１であることが好ましいが、これにのみ限定されるものではない。
【００３１】
前記Ｃ）半導体層形成ステップのチャネル物質として用いられるＳｉを含む酸化亜鉛系物質は、単独として用いることができるだけでなく、Ｓｉを含む酸化亜鉛系物質に周期律表１族または５族物質を添加して用いることも可能である。前記１族物質はＬｉまたはＮａが好ましく、前記５族物質はＮ、Ｐ、またはＡｓが好ましいが、これにのみ限定されるものではない。
【００３２】
前記Ｃ）半導体層形成ステップのチャネル物質は、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）方法、化学蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、原子層蒸着法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）、パルスレーザ蒸着法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＬＤ）、レーザ分子ビーム蒸着法（Ｌａｓｅｒ Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；Ｌ−ＭＢＥ）、電子ビーム蒸着法（Ｅ−ｂｅａｍｅ ｖａｐｏｒａｔｉｏｎ）、イオンビーム蒸着法（Ｉｏｎ−ｂｅａｍｅ ｖａｐｏｒａｔｉｏｎ）などの方法を用いて半導体層に蒸着することができ、Ｓｉが含まれているため、周期律表５族ドーパントがＺｎＯに直接ドーピングされるよりも容易にドーピングすることができる。また、半導体層のカウンタ（ｃｏｕｎｔｅｒ）ドーピングを容易になすことができる。
【００３３】
前記Ｃ）半導体層形成ステップの半導体層の厚さは、１０ｎｍ以上２００ｎｍ以下で使用が可能であり、好ましくは１０ｎｍ以上１００ｎｍ以下が適当である。
【００３４】
前記Ｄ）のソース電極およびドレイン電極形成ステップは、前記絶縁層と半導体層が共にカバーされるように、前記絶縁層および前記半導体層上に導電性物質を用いた導電性物質層形成ステップおよび前記導電性物質層をパターニングする電極パターン形成ステップを含む方法によって実行することができる。また、前記Ｄ）のソース電極およびドレイン電極形成ステップは、絶縁層および半導体層上に導電性物質を直接印刷してパターニングする方法によっても実行することができる。
【００３５】
前記Ｄ）ソース電極およびドレイン電極形成ステップの導電性物質は、炭素、アルミニウム、バナジウム、クロム、銅、亜鉛、銀、金、マグネシウム、カルシウム、ナトリウム、カリウム、チタニウム、インジウム、イットリウム、リチウム、ガドリニウム、スズ、鉛、ネオジム（ｎｅｏｄｙｍｉｕｍ）、白金、類似金属（ｓｉｍｉｌａｒ ｍｅｔａｌｓ）、およびこれらの合金；ｐ−またはｎ−ドーピングされた（ｄｏｐｅｄ）シリコン；酸化亜鉛、酸化インジウム、インジウムスズ酸化物（ＩＴＯ）、酸化インジウム亜鉛、スズ類似酸化物（ｓｉｍｉｌａｒ ｔｉｎ ｏｘｉｄｅ）、およびスズ酸化物インジウム系複合化合物（ｔｉｎ ｏｘｉｄｅ ｉｎｄｉｕｍ−ｂａｓｅｄ ｃｏｍｐｌｅｘ ｃｏｍｐｏｕｎｄｓ）；ＺｎＯ：Ａｌ、ＳｎＯ２：Ｓｂのような酸化物と金属の混合物；ポリ（３−メチルチオフェン）（ｐｏｌｙ（３−ｍｅｔｈｙｌｔｈｉｏｐｈｅｎｅ））、ポリ［３，４−（エチレン−１，２−ジオキシ）チオフェン］（ｐｏｌｙ［３，４−（ｅｔｈｙｌｅｎｅ−１、２−ｄｉｏｘｙ）ｔｈｉｏｐｈｅｎｅ］）、ポリピロール（ｐｏｌｙｐｙｒｒｏｌｅ）、およびポリアニリン（ｐｏｌｙａｎｉｌｉｎｅ）のような導電性高分子などがあるが、これにのみ限定されるものではない。
【００３６】
前記Ｄ）ソース電極およびドレイン電極形成ステップの導電性物質層形成ステップでは、化学蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、プラズマ化学蒸着法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）、スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ）、電子ビーム蒸着法（Ｅ−ｂｅａｍｅ ｖａｐｏｒａｔｉｏｎ）、熱蒸着法（Ｔｈｅｒｍａｌ ｅｖａｐｏｒａｔｉｏｎ）、レーザ分子ビーム蒸着法（Ｌａｓｅｒ Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；Ｌ−ＭＢＥ）、パルスレーザ蒸着法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＬＤ）、および原子層蒸着法（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）のうちから選択される方法を用いることができる。導電性物質層形成方法は、これにのみ限定されるものではなく、当技術分野に周知の導電性物質層形成方法をすべて適用することができる。
【００３７】
前記Ｄ）ソース電極およびドレイン電極形成ステップの電極パターン形成ステップでは、フォトリソグラフィ法、オフセット印刷法、シルクスクリーン印刷法、インクジェット印刷法、およびシャドーマスク（Ｓｈａｄｏｗ Ｍａｓｋ）を用いた方法のうちから選択される方法を用いることができる。
【００３８】
前記Ｄ）ソース電極およびドレイン電極形成ステップのソース電極およびドレイン電極の厚さは、５０ｎｍ以上４００ｎｍ以下で使用が可能であり、好ましくは２００ｎｍが適当である。
【００３９】
本発明に係る薄膜トランジスタの製造方法は、半導体層のチャネル物質としてＳｉを含む酸化亜鉛系物質を用いるため、半導体層のチャネルのｎ型伝導度を低め、半導体層に窒素ドーピングが円滑になされるようにできる。
【００４０】
また、本発明は、前記薄膜トランジスタの製造方法において、Ｃ）半導体層形成ステップ以後に、
１）前記半導体層にプラズマ窒化工程を用いて窒素ドーピング処理するステップ；および
２）前記窒素ドーピング処理された半導体層を酸素熱処理するステップ；をさらに実行することができる。
【００４１】
本発明に係る薄膜トランジスタの製造方法において、前記１）窒素ドーピング処理するステップのプラズマ窒化工程は、薄膜トランジスタの半導体層内にＮを注入させる役割をし、前記２）酸素熱処理ステップは、薄膜トランジスタの半導体層内に注入したＮをより堅固に結合させる役割をする。
【００４２】
前記１）窒素ドーピング処理するステップのプラズマ窒化工程は、ＮＨ３、Ｎ２Ｏ、Ｎ２、ＮＯ、およびＮＦ３のうちから選択された１種以上を用いることができるが、これにのみ限定されるものではない。
【００４３】
前記プラズマ窒化工程を用いた窒素ドーピング処理は、特に制限されるものではないが、好ましくは２００〜５００℃の温度で６０分以下の時間実行することができる。
【００４４】
前記プラズマ窒化工程を用いた窒素ドーピング処理の具体的な一実施例として、使用圧力１ｍＴｏｒｒ、プラズマ電力（ｐｌａｓｍａ ｐｏｗｅｒ）２００Ｗ、温度３００℃、３分を基本工程として実施することができ、このとき、使用ガスは、Ｎ２ １０５０ｓｃｃｍ、ＮＨ３ ８０ｓｃｃｍを注入することができる。また、ドーピング濃度は、プラズマ電力（ｐｌａｓｍａ ｐｏｗｅｒ）で調節することができ、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）タイプのプラズマドーピングがより好ましい。
【００４５】
前記２）の酸素熱処理は、酸素雰囲気下で急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ；ＲＴＡ）する方法を用いることができる。前記急速熱処理は、基板に加えられる温度変化、すなわち、温度ランピング（ｒａｍｐｉｎｇ）速度が速い熱処理方式を通称するものである。
【００４６】
前記酸素熱処理の具体的な一実施例として、２００℃以上５００℃以下の温度で１時間以下の時間、酸素雰囲気下で急速熱処理をすることができるが、これにのみ限定されるものではない。
【００４７】
本発明に係る薄膜トランジスタの製造方法は、半導体層のチャネル物質としてＳｉを含む酸化亜鉛系を用い、前記チャネル物質の蒸着後にプラズマ窒化工程および酸素熱処理工程を経る薄膜トランジスタの製造方法を用いることにより、亜鉛酸化物半導体の問題点である酸素空孔と亜鉛間隙による自発的なｎ型ドーパントを取り除くと共に、５族ｐ型ドーパントであるＮがＳｉと結合してチャネルとして適した伝導度を形成して維持させることができる。
【００４８】
また、本発明は、基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタにおいて、前記半導体層が、Ｓｉを含む酸化亜鉛系半導体チャネル物質を含む薄膜トランジスタを提供する。
【００４９】
本発明において、前記半導体層は、半導体層形成後にプラズマ窒化工程および酸素熱処理を順に受けたものとすることができる。
【００５０】
前記Ｓｉを含む酸化亜鉛系物質は、薄膜トランジスタの製造方法で記述したように、ＺｎＯ、ＺｎＯ：Ａｌ、ＺｎＯ：Ｇａ、ＺｎＯ：Ｉｎ、またはこれらの複合酸化物に０超過３０モル％以下のＳｉを含む物質であることが好ましいが、これにのみ限定されるものではない。
【００５１】
また、前記半導体層は、Ｓｉを含む酸化亜鉛系物質単独、またはＳｉを含む酸化亜鉛系物質に周期律表１族または５族物質を添加したチャネル物質を用いて形成することができる。
【００５２】
以下、本発明の理解を助けるために、好ましい実施例を提示する。しかしながら、下記の実施例は、本発明をより容易に理解するために提供されるものに過ぎず、これによって本発明の内容が限定されるものではない。
＜実施例＞
【００５３】
本発明の一実施例に係る薄膜トランジスタ製造方法は、１）基板１０にゲート電極２０を形成するゲート電極形成ステップ；２）前記基板および前記ゲート電極２０上に絶縁層３０を形成する絶縁層形成ステップ；３）前記絶縁層３０上にチャネル物質としてＳｉを含む酸化亜鉛系物質を用いて半導体層４０を形成する半導体層形成ステップ；４）前記半導体層４０にプラズマ窒化工程を用いて窒素ドーピング処理するステップ；５）前記窒素ドーピング処理された半導体層４０を酸素熱処理するステップ；および６）前記酸素熱処理された半導体層４０に連結するようにソース電極５０およびドレイン電極６０を形成するソース電極およびドレイン電極形成ステップを含む。
【００５４】
１）ステップでは、スパッタリング法でガラス基板１０上に酸化インジウムスズ（ＩＴＯ）を蒸着した後、フォトリソグラフィ法を用いてパターニングし、複数のゲート配線とゲート電極２０を形成した。
２）ステップでは、スパッタリング方法でゲート電極配線を形成し、ＰＥＣＶＤ法を用いてゲート電極２０が形成されたガラス基板１０の上部面に絶縁層３０を形成した。ここで、ゲート絶縁層３０は、ＳｉＮｘで形成することができる。
３）ステップでは、チャネル物質としてＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２を（モル％比Ｚｎ：Ｉｎ：Ｓｉ＝１：１：１）用いてスパッタリング法で半導体層４０を形成した。
４）ステップでは、ＮＨ３を用いて半導体層４０をプラズマ電力（ｐｌａｓｍａ ｐｏｗｅｒ）２００Ｗ、温度３００℃、圧力１ｍＴｏｒｒで、３分間プラズマ窒素ドーピング処理した。
５）ステップでは、窒素ドーピング処理された半導体層４０を急速酸素熱処理（ＲＴＯ）した。
６）ステップでは、スパッタリング法で半導体層４０の上部と絶縁層３０の上部にモリブデン層を蒸着した後、フォトリソグラフィ法でパターニングしてゲート配線と交差する方向にデータ配線を形成し、ソース電極５０とドレイン電極６０を形成した。
【００５５】
本発明に係る薄膜トランジスタの製造方法の具体的な一実施例として、半導体層のチャネル物質としてＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２を用い、チャネル物質蒸着後にプラズマ窒化工程および酸素熱処理工程を経た薄膜トランジスタの特性を図６および図７に示した。また、プラズマ窒化工程を経ずに酸素熱処理工程を経た薄膜トランジスタの特性を図４および図５に示した。
【００５６】
図４は、プラズマ窒化工程を経ずに酸素熱処理工程を経た薄膜トランジスタのトランスファ（ｔｒａｎｓｆｅｒ）特性を示す図であり、４Ｖ程度の閾値電圧移動が発生することが分かる。図５は、プラズマ窒化工程を経ずに酸素熱処理工程を経た薄膜トランジスタのアウトプット（ｏｕｔｐｕｔ）特性を示す図であり、薄膜トランジスタのアウトプット（ｏｕｔｐｕｔ）特性が飽和せずにＶＤ（ドレイン電圧）増加によって継続して上昇する結果が現れることが分かる。
【００５７】
この反面、図６は、本発明に係るプラズマ窒化工程および酸素熱処理工程を経た薄膜トランジスタのトランスファ（ｔｒａｎｓｆｅｒ）特性を示す図であり、０．７５Ｖ程度の閾値電圧移動が発生することが分かる。図７は、本発明に係るプラズマ窒化工程および酸素熱処理工程を経た薄膜トランジスタのアウトプット（ｏｕｔｐｕｔ）特性を示す図であり、薄膜トランジスタのアウトプット（ｏｕｔｐｕｔ）特性がＶＤ（ドレイン電圧）増加によって飽和して安定する結果が現れることが分かる。
【００５８】
図４〜図７において、ＩＤはドレイン電流、ＶＧはゲート電圧、ＶＤはドレイン電圧、およびＷ／Ｌはチャネルの幅と長さを示す。
【符号の説明】
【００５９】
１０：基板
２０：ゲート電極
３０：絶縁層
４０：半導体層
５０：ソース電極
６０：ドレイン電極
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよびその製造方法に関し、より詳しくは、薄膜トランジスタにおいて、半導体層のチャネル物質としてＳｉを含む酸化亜鉛系物質を用いる薄膜トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
一般的に、薄膜トランジスタは、ソース（ｓｏｕｒｓｅ）電極、ドレイン（ｄｒａｉｎ）電極、ゲート（ｇａｔｅ）電極、半導体層、絶縁層、基板などからなる。
【０００３】
前記半導体層のチャネル物質としては、ＺｎＯが一般的に用いられているが、具体的に、ＺｎＯに１族アルカリ（Ｌｉ、Ｎａ）または５族（Ｎ、Ｐ、Ａｓ）をドーピングしてｐ型チャネル物質として用いる。
【０００４】
しかしながら、ＺｎＯは、ｎ型ドーパント（ｄｏｐａｎｔ）として作用することができる酸素空孔（ｏｘｙｇｅｎ ｖａｃａｎｃｙ）、Ｚｎ間隙（ｉｎｔｅｒｓｔｉｔｉａｌ）などの形成エンタルピーが極めて低く、自発的に生成された正孔キラー（ｈｏｌｅ ｋｉｌｌｅｒ）と作用しやすいため、半導体層としてｐ型ドーピングは困難であるという問題点がある。
【０００５】
また、酸素空孔（ｏｘｙｇｅｎ ｖａｃａｎｃｙ）、Ｚｎ間隙（ｉｎｔｅｒｓｔｉｔｉａｌ）などの形成エンタルピーが低いＺｎＯの固有な特性により、ＺｎＯ薄膜トランジスタの製造時に強いｎ型のチャネルが形成され、閾値電圧およびチャネルの移動も経時変化するという不安定な様子を見せている。
【０００６】
一方、韓国特許公開公報第２００４−７９５１６号明細書には、５族（Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）元素または５族元素の酸化物が含まれた酸化亜鉛化合物を用いて基板上にドーパントとして５族元素が添加された亜鉛酸化物薄膜を形成し、前記ドーパントを活性化させる方法が記載されているが、前記活性化が容易ではないという短所がある。
【０００７】
したがって、ＺｎＯ薄膜トランジスタの製造時に、ＺｎＯ物質自体だけではｐ型ドーピングが困難であるため、１族アルカリ（Ｌｉ、Ｎａなど）または５族（Ｎ、Ｐ、Ａｓなど）を用いたｐ型ドーピングが可能な物質の開発が求められている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した問題点を解決するために、本発明者は、薄膜トランジスタにおいて半導体層のチャネルのｎ型伝導度を低め、窒素ドーピングを円滑になすことができる薄膜トランジスタの製造方法を開発した。
【０００９】
これにより、本発明は、薄膜トランジスタの製造方法において、半導体層のチャネル物質としてＳｉを含む酸化亜鉛系物質を用いる薄膜トランジスタの製造方法を提供する。
【００１０】
また、本発明は、薄膜トランジスタの製造方法において、前記チャネル物質の蒸着後にプラズマ窒化工程および酸素熱処理工程を経る薄膜トランジスタの製造方法を提供する。
【００１１】
さらに、本発明は、基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタにおいて、前記半導体層は、Ｓｉを含む酸化亜鉛系半導体チャネル物質を含む薄膜トランジスタを提供する。
【課題を解決するための手段】
【００１２】
具体的に、本発明は、
Ａ）基板にゲート電極を形成するゲート電極形成ステップ；
Ｂ）前記基板および前記ゲート電極上に絶縁層を形成する絶縁層形成ステップ；
Ｃ）前記絶縁層上にチャネル物質としてＳｉを含む酸化亜鉛系物質を用いて半導体層を形成する半導体層形成ステップ；および
Ｄ）前記半導体層に連結するようにソース電極およびドレイン電極を形成するソースおよびドレイン電極形成ステップ；
を含む薄膜トランジスタの製造方法を提供する。
【００１３】
また、本発明は、前記薄膜トランジスタの製造方法において、Ｃ）半導体層形成ステップ以後に、
１）前記半導体層にプラズマ窒化工程を用いて窒素ドーピング処理するステップ；および
２）前記窒素ドーピング処理された半導体層を酸素熱処理するステップ；をさらに含む薄膜トランジスタの製造方法を提供する。
【００１４】
また、本発明は、基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタにおいて、前記半導体層が、Ｓｉを含む酸化亜鉛系半導体チャネル物質を含む薄膜トランジスタを提供する。
【発明の効果】
【００１５】
本発明は、薄膜トランジスタの製造方法において、半導体層のチャネル物質としてＳｉを含む酸化亜鉛系物質を用いる薄膜トランジスタの製造方法および前記チャネル物質蒸着後にプラズマ窒化工程および酸素熱処理工程を経る薄膜トランジスタの製造方法を用いることにより、半導体層のチャネルのｎ型伝導度を低め、半導体層に窒素ドーピングが円滑になされるようにする。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施例に係る薄膜トランジスタの断面を示す図である。
【図２】本発明の一実施例に係る薄膜トランジスタの製造時に用いられるプラズマ窒化工程を示す図である。
【図３】本発明の一実施例に係る薄膜トランジスタの製造時に用いられる酸素熱処理を示す図である。
【図４】本発明の一実施例に係る薄膜トランジスタのトランスファ（ｔｒａｎｓｆｅｒ）特性を示す図である。
【図５】本発明の一実施例に係る薄膜トランジスタのアウトプット（ｏｕｔｐｕｔ）特性を示す図である。
【図６】本発明の一実施例に係る薄膜トランジスタのトランスファ（ｔｒａｎｓｆｅｒ）特性を示す図である。
【図７】本発明の一実施例に係る薄膜トランジスタのアウトプット（ｏｕｔｐｕｔ）特性を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明について詳細に説明する。
本発明は、
Ａ）基板にゲート電極を形成するゲート電極形成ステップ；
Ｂ）前記基板および前記ゲート電極上に絶縁層を形成する絶縁層形成ステップ；
Ｃ）前記絶縁層上にチャネル物質としてＳｉを含む酸化亜鉛系物質を用いて半導体層を形成する半導体層形成ステップ；および
Ｄ）前記半導体層に連結するようにソース電極およびドレイン電極を形成するソース電極およびドレイン電極形成ステップ；
を含む薄膜トランジスタの製造方法を提供する。
【００１８】
本発明に係る薄膜トランジスタの製造方法において、前記Ａ）ゲート電極形成ステップの基板は、薄膜トランジスタのための熱力学的および機械的要求事項を満たすことができるガラス、半導体ウエハ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｗａｆｅｒ）、金属酸化物、セラミック物質、プラスチックなどを用いることができる。特に、前記基板は、ガラスまたはプラスチックであることが好ましいが、これにのみ限定されるものではない。
【００１９】
前記Ａ）のゲート電極形成ステップは、基板上に導電性物質を用いた導電性物質層形成ステップおよび前記導電性物質層をパターニングする電極パターン形成ステップを含む方法によって実行することができる。また、前記Ａ）のゲート電極形成ステップは、基板上に導電性物質を直接印刷してパターニングする方法によっても実行することができる。
【００２０】
前記Ａ）ゲート電極形成ステップの導電性物質は、炭素、アルミニウム、バナジウム、クロム、銅、亜鉛、銀、金、マグネシウム、カルシウム、ナトリウム、カリウム、チタニウム、インジウム、イットリウム、リチウム、ガドリニウム、スズ、鉛、類似金属（ｓｉｍｉｌａｒ ｍｅｔａｌｓ）、およびこれらの合金；ｐ−またはｎ−ドーピングされた（ｄｏｐｅｄ）シリコン；酸化亜鉛、酸化インジウム、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛、類似スズ酸化物（ｓｉｍｉｌａｒ ｔｉｎ ｏｘｉｄｅ）、およびスズ酸化物インジウム系複合化合物（ｔｉｎ ｏｘｉｄｅ ｉｎｄｉｕｍ−ｂａｓｅｄ ｃｏｍｐｌｅｘ ｃｏｍｐｏｕｎｄｓ）；ＺｎＯ：Ａｌ、ＳｎＯ２：Ｓｂのような酸化物と金属の混合物；ポリ（３−メチルチオフェン）（ｐｏｌｙ（３−ｍｅｔｈｙｌ ｔｈｉｏｐｈｅｎｅ））、ポリ［３，４−（エチレン−１，２−ジオキシ）チオフェン］（ｐｏｌｙ［３，４−（ｅｔｈｙｌｅｎｅ−１，２−ｄｉｏｘｙ）ｔｈｉｏｐｈｅｎｅ］）、ポリピロール（ｐｏｌｙｐｙｒｒｏｌｅ）、およびポリアニリンのような導電性高分子などがあるが、これにのみ限定されるものではない。
【００２１】
前記Ａ）ゲート電極形成ステップの導電性物質層形成ステップでは、化学蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、プラズマ化学蒸着法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）、スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ）、電子ビーム蒸着法（Ｅ−ｂｅａｍ ｅｖａｐｏｒａｔｉｏｎ）、熱蒸着法（Ｔｈｅｒｍａｌ ｅｖａｐｏｒａｔｉｏｎ）、レーザ分子ビーム蒸着法（Ｌａｓｅｒ Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；Ｌ−ＭＢＥ）、パルスレーザ蒸着法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＬＤ）、および原子層蒸着法（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）のうちから選択される方法を用いることができる。導電性物質層形成方法は、これにのみ限定されるものではなく、当技術分野に周知の導電性物質層形成方法をすべて適用することができる。
【００２２】
前記Ａ）ゲート電極形成ステップの電極パターン形成ステップでは、フォトリソグラフィ法、オフセット印刷法、シルクスクリーン印刷法、インクジェット印刷法、およびシャドーマスク（Ｓｈａｄｏｗ Ｍａｓｋ）を用いた方法のうちから選択される方法を用いることができる。
【００２３】
前記Ａ）ゲート電極形成ステップのゲート電極の厚さは、５０ｎｍ以上４００ｎｍ以下で用いられ、好ましくは２００ｎｍが適当である。
【００２４】
本発明に係る薄膜トランジスタの製造方法において、前記Ｂ）絶縁層形成ステップの絶縁層としては、シリコン酸化物、シリコン窒化物と、ポリイミド、ポリ（２−ビニルピリジン）、ポリ（４−ビニルフェノール）、ポリメチルメタクリレートのようなプラスチック絶縁体などがあるが、これにのみ限定されるものではない。
【００２５】
前記Ｂ）の絶縁層形成ステップでは、化学蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、プラズマ化学蒸着法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）、スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ）、電子ビーム蒸着法（Ｅ−ｂｅａｍ ｅｖａｐｏｒａｔｉｏｎ）、熱蒸着法（Ｔｈｅｒｍａｌ ｅｖａｐｏｒａｔｉｏｎ）、レーザ分子ビーム蒸着法（Ｌａｓｅｒ Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；Ｌ−ＭＢＥ）、パルスレーザ蒸着法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＬＤ）、および原子層蒸着法（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）のうちから選択される方法を用いることができる。絶縁層形成方法は、これにのみ限定されるものではなく、当技術分野に周知の絶縁層形成方法をすべて適用することができる。
【００２６】
前記Ｂ）絶縁層形成ステップの絶縁層の厚さは、１００ｎｍ以上５００ｎｍ以下で用いられ、好ましくは３００ｎｍが適当である。
【００２７】
本発明に係る薄膜トランジスタの製造方法において、前記Ｃ）半導体層形成ステップのチャネル物質として用いられるＳｉを含む酸化亜鉛系物質は、ＺｎＯ、ＺｎＯ：Ａｌ、ＺｎＯ：Ｇａ、ＺｎＯ：Ｉｎ、またはこれらの複合酸化物に０超過３０モル％以下のＳｉを含む物質であることが好ましいが、これにのみ限定されるものではない。
【００２８】
本発明に係る薄膜トランジスタの製造方法において、前記Ｃ）半導体層形成ステップのチャネル物質として用いられるＳｉを含む酸化亜鉛系物質は、ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２であることがより好ましい。
【００２９】
前記ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２において、Ｓｉの含量は０超過３０モル％以下、Ｚｎの含量は０超過６６モル％以下、およびＩｎの含量は０超過３３モル％以下であることが好ましいが、これにのみ限定されるものではない。前記ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２において、Ｓｉの含量が増加する場合には、半導体層の伝導度が大きく減少して半導体層の役割を喪失することがあり、Ｉｎの含量が増加する場合には、伝導度が大きく増加して電極のような役割をすることができる。
【００３０】
また、ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２において、Ｚｎ：Ｉｎ：Ｓｉのモル％比は１：１：１であることが好ましいが、これにのみ限定されるものではない。
【００３１】
前記Ｃ）半導体層形成ステップのチャネル物質として用いられるＳｉを含む酸化亜鉛系物質は、単独として用いることができるだけでなく、Ｓｉを含む酸化亜鉛系物質に周期律表１族または５族物質を添加して用いることも可能である。前記１族物質はＬｉまたはＮａが好ましく、前記５族物質はＮ、Ｐ、またはＡｓが好ましいが、これにのみ限定されるものではない。
【００３２】
前記Ｃ）半導体層形成ステップのチャネル物質は、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）方法、化学蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、原子層蒸着法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）、パルスレーザ蒸着法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＬＤ）、レーザ分子ビーム蒸着法（Ｌａｓｅｒ Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；Ｌ−ＭＢＥ）、電子ビーム蒸着法（Ｅ−ｂｅａｍｅ ｖａｐｏｒａｔｉｏｎ）、イオンビーム蒸着法（Ｉｏｎ−ｂｅａｍｅ ｖａｐｏｒａｔｉｏｎ）などの方法を用いて半導体層に蒸着することができ、Ｓｉが含まれているため、周期律表５族ドーパントがＺｎＯに直接ドーピングされるよりも容易にドーピングすることができる。また、半導体層のカウンタ（ｃｏｕｎｔｅｒ）ドーピングを容易になすことができる。
【００３３】
前記Ｃ）半導体層形成ステップの半導体層の厚さは、１０ｎｍ以上２００ｎｍ以下で使用が可能であり、好ましくは１０ｎｍ以上１００ｎｍ以下が適当である。
【００３４】
前記Ｄ）のソース電極およびドレイン電極形成ステップは、前記絶縁層と半導体層が共にカバーされるように、前記絶縁層および前記半導体層上に導電性物質を用いた導電性物質層形成ステップおよび前記導電性物質層をパターニングする電極パターン形成ステップを含む方法によって実行することができる。また、前記Ｄ）のソース電極およびドレイン電極形成ステップは、絶縁層および半導体層上に導電性物質を直接印刷してパターニングする方法によっても実行することができる。
【００３５】
前記Ｄ）ソース電極およびドレイン電極形成ステップの導電性物質は、炭素、アルミニウム、バナジウム、クロム、銅、亜鉛、銀、金、マグネシウム、カルシウム、ナトリウム、カリウム、チタニウム、インジウム、イットリウム、リチウム、ガドリニウム、スズ、鉛、ネオジム（ｎｅｏｄｙｍｉｕｍ）、白金、類似金属（ｓｉｍｉｌａｒ ｍｅｔａｌｓ）、およびこれらの合金；ｐ−またはｎ−ドーピングされた（ｄｏｐｅｄ）シリコン；酸化亜鉛、酸化インジウム、インジウムスズ酸化物（ＩＴＯ）、酸化インジウム亜鉛、スズ類似酸化物（ｓｉｍｉｌａｒ ｔｉｎ ｏｘｉｄｅ）、およびスズ酸化物インジウム系複合化合物（ｔｉｎ ｏｘｉｄｅ ｉｎｄｉｕｍ−ｂａｓｅｄ ｃｏｍｐｌｅｘ ｃｏｍｐｏｕｎｄｓ）；ＺｎＯ：Ａｌ、ＳｎＯ２：Ｓｂのような酸化物と金属の混合物；ポリ（３−メチルチオフェン）（ｐｏｌｙ（３−ｍｅｔｈｙｌｔｈｉｏｐｈｅｎｅ））、ポリ［３，４−（エチレン−１，２−ジオキシ）チオフェン］（ｐｏｌｙ［３，４−（ｅｔｈｙｌｅｎｅ−１、２−ｄｉｏｘｙ）ｔｈｉｏｐｈｅｎｅ］）、ポリピロール（ｐｏｌｙｐｙｒｒｏｌｅ）、およびポリアニリン（ｐｏｌｙａｎｉｌｉｎｅ）のような導電性高分子などがあるが、これにのみ限定されるものではない。
【００３６】
前記Ｄ）ソース電極およびドレイン電極形成ステップの導電性物質層形成ステップでは、化学蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、プラズマ化学蒸着法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）、スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ）、電子ビーム蒸着法（Ｅ−ｂｅａｍｅ ｖａｐｏｒａｔｉｏｎ）、熱蒸着法（Ｔｈｅｒｍａｌ ｅｖａｐｏｒａｔｉｏｎ）、レーザ分子ビーム蒸着法（Ｌａｓｅｒ Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；Ｌ−ＭＢＥ）、パルスレーザ蒸着法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＬＤ）、および原子層蒸着法（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）のうちから選択される方法を用いることができる。導電性物質層形成方法は、これにのみ限定されるものではなく、当技術分野に周知の導電性物質層形成方法をすべて適用することができる。
【００３７】
前記Ｄ）ソース電極およびドレイン電極形成ステップの電極パターン形成ステップでは、フォトリソグラフィ法、オフセット印刷法、シルクスクリーン印刷法、インクジェット印刷法、およびシャドーマスク（Ｓｈａｄｏｗ Ｍａｓｋ）を用いた方法のうちから選択される方法を用いることができる。
【００３８】
前記Ｄ）ソース電極およびドレイン電極形成ステップのソース電極およびドレイン電極の厚さは、５０ｎｍ以上４００ｎｍ以下で使用が可能であり、好ましくは２００ｎｍが適当である。
【００３９】
本発明に係る薄膜トランジスタの製造方法は、半導体層のチャネル物質としてＳｉを含む酸化亜鉛系物質を用いるため、半導体層のチャネルのｎ型伝導度を低め、半導体層に窒素ドーピングが円滑になされるようにできる。
【００４０】
また、本発明は、前記薄膜トランジスタの製造方法において、Ｃ）半導体層形成ステップ以後に、
１）前記半導体層にプラズマ窒化工程を用いて窒素ドーピング処理するステップ；および
２）前記窒素ドーピング処理された半導体層を酸素熱処理するステップ；をさらに実行することができる。
【００４１】
本発明に係る薄膜トランジスタの製造方法において、前記１）窒素ドーピング処理するステップのプラズマ窒化工程は、薄膜トランジスタの半導体層内にＮを注入させる役割をし、前記２）酸素熱処理ステップは、薄膜トランジスタの半導体層内に注入したＮをより堅固に結合させる役割をする。
【００４２】
前記１）窒素ドーピング処理するステップのプラズマ窒化工程は、ＮＨ３、Ｎ２Ｏ、Ｎ２、ＮＯ、およびＮＦ３のうちから選択された１種以上を用いることができるが、これにのみ限定されるものではない。
【００４３】
前記プラズマ窒化工程を用いた窒素ドーピング処理は、特に制限されるものではないが、好ましくは２００〜５００℃の温度で６０分以下の時間実行することができる。
【００４４】
前記プラズマ窒化工程を用いた窒素ドーピング処理の具体的な一実施例として、使用圧力１ｍＴｏｒｒ、プラズマ電力（ｐｌａｓｍａ ｐｏｗｅｒ）２００Ｗ、温度３００℃、３分を基本工程として実施することができ、このとき、使用ガスは、Ｎ２ １０５０ｓｃｃｍ、ＮＨ３ ８０ｓｃｃｍを注入することができる。また、ドーピング濃度は、プラズマ電力（ｐｌａｓｍａ ｐｏｗｅｒ）で調節することができ、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）タイプのプラズマドーピングがより好ましい。
【００４５】
前記２）の酸素熱処理は、酸素雰囲気下で急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ；ＲＴＡ）する方法を用いることができる。前記急速熱処理は、基板に加えられる温度変化、すなわち、温度ランピング（ｒａｍｐｉｎｇ）速度が速い熱処理方式を通称するものである。
【００４６】
前記酸素熱処理の具体的な一実施例として、２００℃以上５００℃以下の温度で１時間以下の時間、酸素雰囲気下で急速熱処理をすることができるが、これにのみ限定されるものではない。
【００４７】
本発明に係る薄膜トランジスタの製造方法は、半導体層のチャネル物質としてＳｉを含む酸化亜鉛系を用い、前記チャネル物質の蒸着後にプラズマ窒化工程および酸素熱処理工程を経る薄膜トランジスタの製造方法を用いることにより、亜鉛酸化物半導体の問題点である酸素空孔と亜鉛間隙による自発的なｎ型ドーパントを取り除くと共に、５族ｐ型ドーパントであるＮがＳｉと結合してチャネルとして適した伝導度を形成して維持させることができる。
【００４８】
また、本発明は、基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタにおいて、前記半導体層が、Ｓｉを含む酸化亜鉛系半導体チャネル物質を含む薄膜トランジスタを提供する。
【００４９】
本発明において、前記半導体層は、半導体層形成後にプラズマ窒化工程および酸素熱処理を順に受けたものとすることができる。
【００５０】
前記Ｓｉを含む酸化亜鉛系物質は、薄膜トランジスタの製造方法で記述したように、ＺｎＯ、ＺｎＯ：Ａｌ、ＺｎＯ：Ｇａ、ＺｎＯ：Ｉｎ、またはこれらの複合酸化物に０超過３０モル％以下のＳｉを含む物質であることが好ましいが、これにのみ限定されるものではない。
【００５１】
また、前記半導体層は、Ｓｉを含む酸化亜鉛系物質単独、またはＳｉを含む酸化亜鉛系物質に周期律表１族または５族物質を添加したチャネル物質を用いて形成することができる。
【００５２】
以下、本発明の理解を助けるために、好ましい実施例を提示する。しかしながら、下記の実施例は、本発明をより容易に理解するために提供されるものに過ぎず、これによって本発明の内容が限定されるものではない。
＜実施例＞
【００５３】
本発明の一実施例に係る薄膜トランジスタ製造方法は、１）基板１０にゲート電極２０を形成するゲート電極形成ステップ；２）前記基板および前記ゲート電極２０上に絶縁層３０を形成する絶縁層形成ステップ；３）前記絶縁層３０上にチャネル物質としてＳｉを含む酸化亜鉛系物質を用いて半導体層４０を形成する半導体層形成ステップ；４）前記半導体層４０にプラズマ窒化工程を用いて窒素ドーピング処理するステップ；５）前記窒素ドーピング処理された半導体層４０を酸素熱処理するステップ；および６）前記酸素熱処理された半導体層４０に連結するようにソース電極５０およびドレイン電極６０を形成するソース電極およびドレイン電極形成ステップを含む。
【００５４】
１）ステップでは、スパッタリング法でガラス基板１０上に酸化インジウムスズ（ＩＴＯ）を蒸着した後、フォトリソグラフィ法を用いてパターニングし、複数のゲート配線とゲート電極２０を形成した。
２）ステップでは、スパッタリング方法でゲート電極配線を形成し、ＰＥＣＶＤ法を用いてゲート電極２０が形成されたガラス基板１０の上部面に絶縁層３０を形成した。ここで、ゲート絶縁層３０は、ＳｉＮｘで形成することができる。
３）ステップでは、チャネル物質としてＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２を（モル％比Ｚｎ：Ｉｎ：Ｓｉ＝１：１：１）用いてスパッタリング法で半導体層４０を形成した。
４）ステップでは、ＮＨ３を用いて半導体層４０をプラズマ電力（ｐｌａｓｍａ ｐｏｗｅｒ）２００Ｗ、温度３００℃、圧力１ｍＴｏｒｒで、３分間プラズマ窒素ドーピング処理した。
５）ステップでは、窒素ドーピング処理された半導体層４０を急速酸素熱処理（ＲＴＯ）した。
６）ステップでは、スパッタリング法で半導体層４０の上部と絶縁層３０の上部にモリブデン層を蒸着した後、フォトリソグラフィ法でパターニングしてゲート配線と交差する方向にデータ配線を形成し、ソース電極５０とドレイン電極６０を形成した。
【００５５】
本発明に係る薄膜トランジスタの製造方法の具体的な一実施例として、半導体層のチャネル物質としてＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２を用い、チャネル物質蒸着後にプラズマ窒化工程および酸素熱処理工程を経た薄膜トランジスタの特性を図６および図７に示した。また、プラズマ窒化工程を経ずに酸素熱処理工程を経た薄膜トランジスタの特性を図４および図５に示した。
【００５６】
図４は、プラズマ窒化工程を経ずに酸素熱処理工程を経た薄膜トランジスタのトランスファ（ｔｒａｎｓｆｅｒ）特性を示す図であり、４Ｖ程度の閾値電圧移動が発生することが分かる。図５は、プラズマ窒化工程を経ずに酸素熱処理工程を経た薄膜トランジスタのアウトプット（ｏｕｔｐｕｔ）特性を示す図であり、薄膜トランジスタのアウトプット（ｏｕｔｐｕｔ）特性が飽和せずにＶＤ（ドレイン電圧）増加によって継続して上昇する結果が現れることが分かる。
【００５７】
この反面、図６は、本発明に係るプラズマ窒化工程および酸素熱処理工程を経た薄膜トランジスタのトランスファ（ｔｒａｎｓｆｅｒ）特性を示す図であり、０．７５Ｖ程度の閾値電圧移動が発生することが分かる。図７は、本発明に係るプラズマ窒化工程および酸素熱処理工程を経た薄膜トランジスタのアウトプット（ｏｕｔｐｕｔ）特性を示す図であり、薄膜トランジスタのアウトプット（ｏｕｔｐｕｔ）特性がＶＤ（ドレイン電圧）増加によって飽和して安定する結果が現れることが分かる。
【００５８】
図４〜図７において、ＩＤはドレイン電流、ＶＧはゲート電圧、ＶＤはドレイン電圧、およびＷ／Ｌはチャネルの幅と長さを示す。
【符号の説明】
【００５９】
１０：基板
２０：ゲート電極
３０：絶縁層
４０：半導体層
５０：ソース電極
６０：ドレイン電極
【特許請求の範囲】
【請求項１】
Ａ）基板にゲート電極を形成するゲート電極形成ステップ；
Ｂ）前記基板および前記ゲート電極上に絶縁層を形成する絶縁層形成ステップ；
Ｃ）前記絶縁層上にチャネル物質としてＳｉを含む酸化亜鉛系物質を用いて半導体層を形成する半導体層形成ステップ；および
Ｄ）前記半導体層に連結するようにソース電極およびドレイン電極を形成するソース電極およびドレイン電極形成ステップ；
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記Ｃ）半導体層形成ステップのＳｉを含む酸化亜鉛系物質は、ＺｎＯ、ＺｎＯ：Ａｌ、ＺｎＯ：Ｇａ、ＺｎＯ：Ｉｎ、またはこれらの複合酸化物に０超過３０モル％以下のＳｉを含む物質であることを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記Ｃ）半導体層形成ステップのＳｉを含む酸化亜鉛系物質は、ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２であることを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項４】
前記ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２のＳｉの含量は０超過３０モル％以下、Ｚｎの含量は０超過６６モル％以下、およびＩｎの含量は０超過３３モル％以下であることを特徴とする、請求項３に記載の薄膜トランジスタの製造方法。
【請求項５】
前記ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２のＺｎ：Ｉｎ：Ｓｉのモル％比は、１：１：１であることを特徴とする、請求項３に記載の薄膜トランジスタの製造方法。
【請求項６】
前記Ｃ）半導体層形成ステップのチャネル物質は、Ｓｉを含む酸化亜鉛系物質単独、またはＳｉを含む酸化亜鉛系物質に周期律表１族または５族物質を添加して用いることを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項７】
前記Ｄ）のソース電極およびドレイン電極形成ステップは、前記絶縁層および前記半導体層上に導電性物質を用いた導電性物質層形成ステップおよび前記導電性物質層をパターニングする電極パターン形成ステップを含む方法、または前記絶縁層および前記半導体層上に導電性物質を直接印刷するパターニングする方法によって実行されることを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項８】
前記Ｃ）半導体層形成ステップ以後に、
１）前記半導体層にプラズマ窒化工程を用いて窒素ドーピング処理するステップ；および
２）前記窒素ドーピング処理された半導体層を酸素熱処理するステップ；
をさらに含むことを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項９】
前記Ｃ）半導体層形成ステップのＳｉを含む酸化亜鉛系物質は、ＺｎＯ、ＺｎＯ：Ａｌ、ＺｎＯ：Ｇａ、ＺｎＯ：Ｉｎ、またはこれらの複合酸化物に０超過３０モル％以下のＳｉを含む物質であることを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記Ｃ）半導体層形成ステップのＳｉを含む酸化亜鉛系物質は、ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２であることを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
【請求項１１】
前記ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２のＳｉの含量は０超過３０モル％以下、Ｚｎの含量は０超過６６モル％以下、およびＩｎの含量は０超過３３モル％以下であることを特徴とする、請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１２】
前記ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２のＺｎ：Ｉｎ：Ｓｉのモル％比は、１：１：１であることを特徴とする、請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１３】
前記Ｃ）半導体層形成ステップのチャネル物質は、Ｓｉを含む酸化亜鉛系物質単独、またはＳｉを含む酸化亜鉛系物質に周期律表１族または５族物質を添加して用いることを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記１）ステップのプラズマ窒化工程は、ＮＨ３、Ｎ２Ｏ、Ｎ２、ＮＯ、およびＮＦ３のうちから選択された１種以上を用いることを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
【請求項１５】
前記１）ステップのプラズマ窒化工程は、２００〜５００℃の温度で６０分以下の時間実行されることを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
【請求項１６】
前記１）ステップのプラズマ窒化工程は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）タイプのプラズマ窒化工程であることを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
【請求項１７】
前記２）ステップは、２００℃以上５００℃以下の温度で１時間以下の時間、酸素雰囲気下で急速熱処理をすることを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
【請求項１８】
前記Ｄ）のソース電極およびドレイン電極形成ステップは、前記絶縁層および前記半導体層上に導電性物質を用いた導電性物質層形成ステップおよび前記導電性物質層をパターニングする電極パターン形成ステップを含む方法、または絶縁層および前記半導体層上に導電性物質を直接印刷するパターニングする方法によって実行されることを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
【請求項１９】
基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタにおいて、前記半導体層は、Ｓｉを含む酸化亜鉛系半導体チャネル物質を含むことを特徴とする薄膜トランジスタ。
【請求項２０】
前記半導体層は、半導体層形成後にプラズマ窒化工程および酸素熱処理工程が順に実行された半導体層であることを特徴とする、請求項１９に記載の薄膜トランジスタ。
【請求項２１】
前記Ｓｉを含む酸化亜鉛系半導体チャネル物質は、ＺｎＯ、ＺｎＯ：Ａｌ、ＺｎＯ：Ｇａ、ＺｎＯ：Ｉｎ、またはこれらの複合酸化物に０超過３０モル％以下のＳｉを含む物質であることを特徴とする、請求項１９に記載の薄膜トランジスタ。
【請求項２２】
前記半導体層は、Ｓｉを含む酸化亜鉛系物質単独、またはＳｉを含む酸化亜鉛系物質に周期律表１族または５族物質を添加したチャネル物質を用いて形成されたことを特徴とする、請求項１９に記載の薄膜トランジスタ。
【請求項１】
Ａ）基板にゲート電極を形成するゲート電極形成ステップ；
Ｂ）前記基板および前記ゲート電極上に絶縁層を形成する絶縁層形成ステップ；
Ｃ）前記絶縁層上にチャネル物質としてＳｉを含む酸化亜鉛系物質を用いて半導体層を形成する半導体層形成ステップ；および
Ｄ）前記半導体層に連結するようにソース電極およびドレイン電極を形成するソース電極およびドレイン電極形成ステップ；
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記Ｃ）半導体層形成ステップのＳｉを含む酸化亜鉛系物質は、ＺｎＯ、ＺｎＯ：Ａｌ、ＺｎＯ：Ｇａ、ＺｎＯ：Ｉｎ、またはこれらの複合酸化物に０超過３０モル％以下のＳｉを含む物質であることを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記Ｃ）半導体層形成ステップのＳｉを含む酸化亜鉛系物質は、ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２であることを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項４】
前記ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２のＳｉの含量は０超過３０モル％以下、Ｚｎの含量は０超過６６モル％以下、およびＩｎの含量は０超過３３モル％以下であることを特徴とする、請求項３に記載の薄膜トランジスタの製造方法。
【請求項５】
前記ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２のＺｎ：Ｉｎ：Ｓｉのモル％比は、１：１：１であることを特徴とする、請求項３に記載の薄膜トランジスタの製造方法。
【請求項６】
前記Ｃ）半導体層形成ステップのチャネル物質は、Ｓｉを含む酸化亜鉛系物質単独、またはＳｉを含む酸化亜鉛系物質に周期律表１族または５族物質を添加して用いることを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項７】
前記Ｄ）のソース電極およびドレイン電極形成ステップは、前記絶縁層および前記半導体層上に導電性物質を用いた導電性物質層形成ステップおよび前記導電性物質層をパターニングする電極パターン形成ステップを含む方法、または前記絶縁層および前記半導体層上に導電性物質を直接印刷するパターニングする方法によって実行されることを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項８】
前記Ｃ）半導体層形成ステップ以後に、
１）前記半導体層にプラズマ窒化工程を用いて窒素ドーピング処理するステップ；および
２）前記窒素ドーピング処理された半導体層を酸素熱処理するステップ；
をさらに含むことを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項９】
前記Ｃ）半導体層形成ステップのＳｉを含む酸化亜鉛系物質は、ＺｎＯ、ＺｎＯ：Ａｌ、ＺｎＯ：Ｇａ、ＺｎＯ：Ｉｎ、またはこれらの複合酸化物に０超過３０モル％以下のＳｉを含む物質であることを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記Ｃ）半導体層形成ステップのＳｉを含む酸化亜鉛系物質は、ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２であることを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
【請求項１１】
前記ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２のＳｉの含量は０超過３０モル％以下、Ｚｎの含量は０超過６６モル％以下、およびＩｎの含量は０超過３３モル％以下であることを特徴とする、請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１２】
前記ＺｎＯ−Ｉｎ２Ｏ３−ＳｉＯ２のＺｎ：Ｉｎ：Ｓｉのモル％比は、１：１：１であることを特徴とする、請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１３】
前記Ｃ）半導体層形成ステップのチャネル物質は、Ｓｉを含む酸化亜鉛系物質単独、またはＳｉを含む酸化亜鉛系物質に周期律表１族または５族物質を添加して用いることを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記１）ステップのプラズマ窒化工程は、ＮＨ３、Ｎ２Ｏ、Ｎ２、ＮＯ、およびＮＦ３のうちから選択された１種以上を用いることを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
【請求項１５】
前記１）ステップのプラズマ窒化工程は、２００〜５００℃の温度で６０分以下の時間実行されることを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
【請求項１６】
前記１）ステップのプラズマ窒化工程は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）タイプのプラズマ窒化工程であることを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
【請求項１７】
前記２）ステップは、２００℃以上５００℃以下の温度で１時間以下の時間、酸素雰囲気下で急速熱処理をすることを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
【請求項１８】
前記Ｄ）のソース電極およびドレイン電極形成ステップは、前記絶縁層および前記半導体層上に導電性物質を用いた導電性物質層形成ステップおよび前記導電性物質層をパターニングする電極パターン形成ステップを含む方法、または絶縁層および前記半導体層上に導電性物質を直接印刷するパターニングする方法によって実行されることを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
【請求項１９】
基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタにおいて、前記半導体層は、Ｓｉを含む酸化亜鉛系半導体チャネル物質を含むことを特徴とする薄膜トランジスタ。
【請求項２０】
前記半導体層は、半導体層形成後にプラズマ窒化工程および酸素熱処理工程が順に実行された半導体層であることを特徴とする、請求項１９に記載の薄膜トランジスタ。
【請求項２１】
前記Ｓｉを含む酸化亜鉛系半導体チャネル物質は、ＺｎＯ、ＺｎＯ：Ａｌ、ＺｎＯ：Ｇａ、ＺｎＯ：Ｉｎ、またはこれらの複合酸化物に０超過３０モル％以下のＳｉを含む物質であることを特徴とする、請求項１９に記載の薄膜トランジスタ。
【請求項２２】
前記半導体層は、Ｓｉを含む酸化亜鉛系物質単独、またはＳｉを含む酸化亜鉛系物質に周期律表１族または５族物質を添加したチャネル物質を用いて形成されたことを特徴とする、請求項１９に記載の薄膜トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公表番号】特表２０１０−５２５６０２（Ｐ２０１０−５２５６０２Ａ）
【公表日】平成２２年７月２２日（２０１０．７．２２）
【国際特許分類】
【出願番号】特願２０１０−５０６０６９（Ｐ２０１０−５０６０６９）
【出願日】平成２０年４月２５日（２００８．４．２５）
【国際出願番号】ＰＣＴ／ＫＲ２００８／００２３７６
【国際公開番号】ＷＯ２００８／１３３４５６
【国際公開日】平成２０年１１月６日（２００８．１１．６）
【出願人】（５００２３９８２３）エルジー・ケム・リミテッド (1,221)
【Ｆターム（参考）】
【公表日】平成２２年７月２２日（２０１０．７．２２）
【国際特許分類】
【出願日】平成２０年４月２５日（２００８．４．２５）
【国際出願番号】ＰＣＴ／ＫＲ２００８／００２３７６
【国際公開番号】ＷＯ２００８／１３３４５６
【国際公開日】平成２０年１１月６日（２００８．１１．６）
【出願人】（５００２３９８２３）エルジー・ケム・リミテッド (1,221)
【Ｆターム（参考）】
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