薄膜トランジスタ及び薄膜トランジスタの製造方法
【課題】半導体膜とソース・ドレイン電極とを好適に電気的接合させる。
【解決手段】駆動トランジスタ6における半導体膜6bの表面凹凸はエッチバックにより緩和されており、その半導体膜6bが一対の不純物半導体膜6f,6gと接する上面側が平坦化されているので、半導体膜6bと不純物半導体膜6f,6gとの界面は乱れることなく好適に接合される。そして、不純物半導体膜6f,6gを介して、ドレイン電極6hとソース電極6iが半導体膜6bに好適に接合されるので、ドレイン電極6hとソース電極6iが半導体膜6bに好適に電気的接合されるようになる。
【解決手段】駆動トランジスタ6における半導体膜6bの表面凹凸はエッチバックにより緩和されており、その半導体膜6bが一対の不純物半導体膜6f,6gと接する上面側が平坦化されているので、半導体膜6bと不純物半導体膜6f,6gとの界面は乱れることなく好適に接合される。そして、不純物半導体膜6f,6gを介して、ドレイン電極6hとソース電極6iが半導体膜6bに好適に接合されるので、ドレイン電極6hとソース電極6iが半導体膜6bに好適に電気的接合されるようになる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、薄膜トランジスタ及び薄膜トランジスタの製造方法に関する。
【背景技術】
【0002】
従来の薄膜トランジスタにおいて、チャネル領域が形成される半導体層として一般的に、非晶質シリコン(アモルファスシリコン)を用いることが知られている。
また、薄膜トランジスタのオン電流を向上させるなど、良好なトランジスタ特性を得ることを目的に、半導体層としてグロー放電により生成された微結晶シリコン(マイクロクリスタルシリコン)を用いる試みが行われている(例えば、特許文献1参照。)。
【0003】
例えば、PE−CVD(Plasma Enhanced - Chemical Vapor Deposition)により半導体膜を成膜する過程で、SiH4ガスに対するH2ガスの割合を多くして水素ラジカルをより多く発生させることで、微結晶シリコンの半導体膜を成膜する技術が知られている。
これは、水素ラジカルによって非晶質シリコンがエッチングされるエッチングレートが微結晶シリコンのエッチングレートの数倍であることを利用して、非晶質シリコンを選択的にエッチングすることによって、微結晶シリコンが占める割合が高くなるように半導体膜を成膜する手法である。
この水素ラジカルによるエッチング作用の強弱を調整することによって、図20(a)、図20(b)に示すように、より結晶化度が高く、微結晶シリコンが占める割合が多い半導体膜を成膜することができる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開昭59−141271号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、上記従来技術において、水素ラジカルによって非晶質シリコンがエッチングされて除去されたことによる凹凸が半導体膜の表面に生じる傾向がある。その半導体膜の表面の凹凸が急峻になってしまった場合に、図21(a)、図21(b)に示すように、半導体膜上に形成される不純物半導体層及びソース・ドレインメタル層との界面が乱れてしまうことがある。その界面が乱れることで、半導体膜のチャネルと、ソース・ドレイン電極との電気的接合に不具合が発生してしまい、薄膜トランジスタとして良好に機能しないことがあるという問題があった。
【0006】
そこで、本発明の課題は、半導体膜とソース・ドレイン電極とを好適に電気的接合させることである。
【課題を解決するための手段】
【0007】
以上の課題を解決するため、本発明の一の態様は、薄膜トランジスタの製造方法であって、
微結晶シリコンを含む半導体層を成膜する半導体層成膜工程と、
前記半導体層におけるソース、ドレイン形成領域の表面凹凸の凸部の上端側を除去し、前記半導体層を平坦化する半導体層平坦化工程と、
前記ソース、ドレイン形成領域に対応してソース電極及びドレイン電極を形成するソース、ドレイン電極形成工程と、
を備えることを特徴としている。
好ましくは、前記半導体層平坦化工程は、
前記半導体層の前記ソース、ドレイン形成領域上にレジスト膜を成膜するレジスト膜成膜工程と、
前記レジスト膜の表層側を除去し、前記半導体層の表面凹凸の凸部を露出させる凸部露出工程と、
前記レジスト膜から露出した、前記半導体層の凸部の上端側をエッチングして取り除く凸部除去工程と、
前記レジスト膜を除去するレジスト除去工程と、を含む。
また、好ましくは、前記半導体層平坦化工程の前に、前記半導体層におけるチャネルとなる領域を覆う保護膜を形成する保護膜形成工程を備え、
前記半導体層平坦化工程の後に、前記半導体層の前記ソース、ドレイン形成領域上に不純物半導体膜を形成する不純物半導体膜形成工程を備える。
また、好ましくは、前記半導体層平坦化工程は、
前記半導体層が有する表面凹凸の高低差を少なくとも50%緩和するように、前記表面凹凸の凸部の上端側を除去する。
そして、この薄膜トランジスタの製造方法によって薄膜トランジスタが製造される。
【0008】
また、本発明の他の態様は、薄膜トランジスタであって、
微結晶シリコンを含み、ソース、ドレイン形成領域の表面凹凸の凸部の上端側が除去されて平坦化されている半導体膜と、
前記ソース、ドレイン形成領域に対応して形成されるソース電極及びドレイン電極と、
を備えることを特徴としている。
好ましくは、前記半導体膜のチャネルとなる領域をその下面で覆う保護膜と、
前記半導体膜の前記ソース、ドレイン形成領域に設けられた不純物半導体膜と、を備える。
また、好ましくは、前記半導体膜は、前記表面凹凸がエッチバックにより平坦化されている。
また、好ましくは、前記半導体膜は、その半導体膜の表面凹凸の高低差が少なくとも50%緩和されて平坦化されている。
また、好ましくは、前記ソース電極及び前記ドレイン電極の一方に発光素子が接続されている。
【発明の効果】
【0009】
本発明によれば、半導体膜とソース・ドレイン電極とを好適に電気的接合させることができる。
【図面の簡単な説明】
【0010】
【図1】ELパネルの画素の配置構成を示す平面図である。
【図2】ELパネルの概略構成を示す平面図である。
【図3】ELパネルの1画素に相当する回路を示した回路図である。
【図4】ELパネルの1画素を示した平面図である。
【図5】図4のV−V線に沿った面の矢視断面図である。
【図6】図4のVI−VI線に沿った面の矢視断面図である。
【図7】薄膜トランジスタの製造工程を示す説明図である。
【図8】薄膜トランジスタの製造工程を示す説明図である。
【図9】薄膜トランジスタの製造工程を示す説明図である。
【図10】薄膜トランジスタの製造工程を示す説明図である。
【図11】薄膜トランジスタの製造工程を示す説明図である。
【図12】薄膜トランジスタの製造工程を示す説明図である。
【図13】薄膜トランジスタの製造工程を示す説明図である。
【図14】薄膜トランジスタの製造工程を示す説明図である。
【図15】薄膜トランジスタの製造工程を示す説明図である。
【図16】表示パネルにELパネルが適用された携帯電話機の一例を示す正面図である。
【図17】表示パネルにELパネルが適用されたデジタルカメラの一例を示す正面側斜視図(a)と、後面側斜視図(b)である。
【図18】表示パネルにELパネルが適用されたパーソナルコンピュータの一例を示す斜視図である。
【図19】ラマン分光法による半導体の結晶化度の測定方法を説明するための図である。
【図20】従来の薄膜トランジスタの断面における良好な界面を示すTEM像(a)と、そのTEM像の説明図(b)である。
【図21】従来の薄膜トランジスタの断面における乱れた界面を示すTEM像(a)と、そのTEM像の説明図(b)である。
【発明を実施するための形態】
【0011】
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【0012】
図1は、発光装置であるELパネル1における複数の画素Pの配置構成を示す平面図であり、図2は、ELパネル1の概略構成を示す平面図である。
【0013】
図1、図2に示すように、ELパネル1には、R(赤),G(緑),B(青)をそれぞれ発光する複数の画素Pが所定のパターンでマトリクス状に配置されている。
このELパネル1には、複数の走査線2が行方向に沿って互いに略平行となるよう配列され、複数の信号線3が平面視して走査線2と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線2の間において電圧供給線4が走査線2に沿って設けられている。そして、これら各走査線2と、互いに隣接する二本の信号線3と、各電圧供給線4とによって囲われる範囲が、画素Pに相当する。
また、ELパネル1には、走査線2、信号線3、電圧供給線4の上方に覆うように、格子状の隔壁であるバンク13が設けられている。このバンク13によって囲われてなる略長方形状の複数の開口部13aが画素Pごとに形成されている。このバンク13の開口部13a内に所定のキャリア輸送層(後述する正孔注入層8b、発光層8c)が設けられ、画素Pの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。なお、バンク13は、上述のように、画素Pごとに開口部13aを設けるものばかりでなく、信号線3上を覆い且つ列方向に沿って延在するとともに、列方向に並んだ後述する複数の画素Pの各画素電極8aの中央部をまとめて露出するようなストライプ状であってもよい。
【0014】
図3は、アクティブマトリクス駆動方式で動作するELパネル1の1画素に相当する回路を示した回路図である。
【0015】
図3に示すように、ELパネル1には、走査線2と、走査線2と交差する信号線3と、走査線2に沿う電圧供給線4とが設けられており、このELパネル1の1画素Pにつき、薄膜トランジスタであるスイッチトランジスタ5と、薄膜トランジスタである駆動トランジスタ6と、キャパシタ7と、EL素子8とが設けられている。
【0016】
各画素Pにおいては、スイッチトランジスタ5のゲートが走査線2に接続され、スイッチトランジスタ5のドレインとソースのうちの一方が信号線3に接続され、スイッチトランジスタ5のドレインとソースのうちの他方がキャパシタ7の一方の電極及び駆動トランジスタ6のゲートに接続されている。駆動トランジスタ6のソースとドレインのうちの一方が電圧供給線4に接続され、駆動トランジスタ6のソースとドレインのうち他方がキャパシタ7の他方の電極及びEL素子8のアノードに接続されている。なお、全ての画素PのEL素子8のカソードは、一定電圧Vcomに保たれている(例えば、接地されている)。
【0017】
また、このELパネル1の周囲において各走査線2が走査ドライバに接続され、各電圧供給線4が一定電圧源又は適宜電圧信号を出力するドライバに接続され、各信号線3がデータドライバに接続され、これらドライバによってELパネル1がアクティブマトリクス駆動方式で駆動される。電圧供給線4には、一定電圧源又はドライバによって所定の電力が供給される。
【0018】
次に、ELパネル1と、その画素Pの回路構造について、図4〜図6を用いて説明する。ここで、図4は、ELパネル1の1画素Pに相当する平面図であり、図5は、図4のV−V線に沿った面の矢視断面図、図6は、図4のVI−VI線に沿った面の矢視断面図である。なお、図4においては、電極及び配線を主に示す。
【0019】
図4に示すように、スイッチトランジスタ5及び駆動トランジスタ6は、信号線3に沿うように配列され、スイッチトランジスタ5の近傍にキャパシタ7が配置され、駆動トランジスタ6の近傍にEL素子8が配置されている。また、各画素Pにおいて、走査線2と電圧供給線4の間に、スイッチトランジスタ5、駆動トランジスタ6、キャパシタ7及びEL素子8が配置されている。
【0020】
図4〜図6に示すように、基板10上に信号線3とゲート電極5a、6aが設けられ、基板10上の一面にスイッチトランジスタ5、駆動トランジスタ6のゲート絶縁膜となる第一絶縁膜11が成膜されている。その第一絶縁膜11の上に走査線2及び電圧供給線4が形成され、そしてスイッチトランジスタ5、駆動トランジスタ6及び信号線3を覆うように第二絶縁膜12が成膜されている。このため、信号線3は第一絶縁膜11と基板10との間に形成され、走査線2及び電圧供給線4は第一絶縁膜11と第二絶縁膜12との間に形成されている。
【0021】
また、図4、図6に示すように、スイッチトランジスタ5は、逆スタガ構造の薄膜トランジスタである。このスイッチトランジスタ5は、ゲート電極5a、半導体膜5b、保護絶縁膜5d、不純物半導体膜5f,5g、ドレイン電極5h、ソース電極5i等を有するものである。
【0022】
ゲート電極5aは、基板10と第一絶縁膜11の間に形成されている。このゲート電極5aは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。また、ゲート電極5aの上に絶縁性の第一絶縁膜11が成膜されており、その第一絶縁膜11によってゲート電極5aが被覆されている。
第一絶縁膜11は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第一絶縁膜11上であってゲート電極5aに対応する位置に真性な半導体膜5bが形成されており、半導体膜5bが第一絶縁膜11を挟んでゲート電極5aと相対している。
半導体膜5bは、例えば、マイクロクリスタルシリコン(微結晶シリコン)からなるか、マイクロクリスタルシリコン及びアモルファスシリコンを含み、この半導体膜5bにチャネルが形成される。また、半導体膜5bの中央部上には、絶縁性の保護絶縁膜5dが形成されている。この保護絶縁膜5dは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜5bの一端部の上には、不純物半導体膜5fが一部保護絶縁膜5dに重なるようにして形成されており、半導体膜5bの他端部の上には、不純物半導体膜5gが一部保護絶縁膜5dに重なるようにして形成されている。そして、不純物半導体膜5f,5gはそれぞれ半導体膜5bの両端側に互いに離間して形成されている。なお、不純物半導体膜5f,5gはn型半導体であるが、これに限らず、スイッチトランジスタ5がp型トランジスタであれば、p型半導体であってもよい。
不純物半導体膜5fの上には、ドレイン電極5hが形成されている。不純物半導体膜5gの上には、ソース電極5iが形成されている。ドレイン電極5h,ソース電極5iは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。
保護絶縁膜5d、ドレイン電極5h及びソース電極5iの上には、絶縁性の第二絶縁膜12が成膜され、保護絶縁膜5d、ドレイン電極5h及びソース電極5iが第二絶縁膜12によって被覆されている。そして、スイッチトランジスタ5は、第二絶縁膜12によって覆われるようになっている。第二絶縁膜12は、例えば、窒化シリコン又は酸化シリコンからなる。
【0023】
また、図4、図5に示すように、駆動トランジスタ6は、逆スタガ構造の薄膜トランジスタである。この駆動トランジスタ6は、ゲート電極6a、半導体膜6b、保護絶縁膜6d、不純物半導体膜6f,6g、ドレイン電極6h、ソース電極6i等を有するものである。
【0024】
ゲート電極6aは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなり、ゲート電極5aと同様に基板10と第一絶縁膜11の間に形成されている。そして、ゲート電極6aは、例えば、シリコン窒化物又はシリコン酸化物からなる第一絶縁膜11によって被覆されている。
この第一絶縁膜11の上であって、ゲート電極6aに対応する位置に、チャネルが形成される半導体膜6bが設けられており、この半導体膜6bが第一絶縁膜11を挟んでゲート電極6aと相対している。半導体膜6bは、例えば、マイクロクリスタルシリコン(微結晶シリコン)からなるか、マイクロクリスタルシリコン及びアモルファスシリコンを含む。
半導体膜6bの中央部上には、チャネルをエッチングから保護する保護絶縁膜6dが形成されている。この保護絶縁膜6dは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜6bの一端部の上には、不純物半導体膜6fが一部保護絶縁膜6dに重なるようにして形成されており、半導体膜6bの他端部の上には、不純物半導体膜6gが一部保護絶縁膜6dに重なるようにして形成されている。そして、不純物半導体膜6f,6gはそれぞれ半導体膜6bの両端側に互いに離間して形成されている。なお、不純物半導体膜6f,6gはn型半導体であるが、これに限らず、駆動トランジスタ6がp型トランジスタであれば、p型半導体であってもよい。
不純物半導体膜6fの上には、ドレイン電極6hが形成されている。不純物半導体膜6gの上には、ソース電極6iが形成されている。ドレイン電極6h,ソース電極6iは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。
保護絶縁膜6d、ドレイン電極6h及びソース電極6iの上には、絶縁性の第二絶縁膜12が成膜され、保護絶縁膜6d、ドレイン電極6h及びソース電極6iが第二絶縁膜12によって被覆されている。そして、駆動トランジスタ6は、第二絶縁膜12によって覆われるようになっている。
【0025】
キャパシタ7は、駆動トランジスタ6のゲート電極6aとソース電極6iとの間に接続されている。具体的には、キャパシタ7の電極7aは、駆動トランジスタ6のゲート電極6aに接続され、キャパシタ7の電極7bは、駆動トランジスタ6のソース電極6iに接続されている。そして、図4、図6に示すように、基板10と第一絶縁膜11との間にキャパシタ7の一方の電極7aが形成され、第一絶縁膜11と第二絶縁膜12との間にキャパシタ7の他方の電極7bが形成され、電極7aと電極7bが誘電体である第一絶縁膜11を挟んで相対している。
【0026】
なお、信号線3、キャパシタ7の電極7a、スイッチトランジスタ5のゲート電極5a及び駆動トランジスタ6のゲート電極6aは、基板10に一面に成膜された導電性膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成されたものである。
また、走査線2、電圧供給線4、キャパシタ7の電極7b、スイッチトランジスタ5のドレイン電極5h,ソース電極5i及び駆動トランジスタ6のドレイン電極6h,ソース電極6iは、第一絶縁膜11に一面に成膜された導電性膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
【0027】
また、第一絶縁膜11には、ゲート電極5aと走査線2とが重なる領域にコンタクトホール11aが形成され、ドレイン電極5hと信号線3とが重なる領域にコンタクトホール11bが形成され、ゲート電極6aとソース電極5iとが重なる領域にコンタクトホール11cが形成されており、コンタクトホール11a〜11c内にコンタクトプラグ20a〜20cがそれぞれ埋め込まれている。コンタクトプラグ20aによってスイッチトランジスタ5のゲート電極5aと走査線2が電気的に導通し、コンタクトプラグ20bによってスイッチトランジスタ5のドレイン電極5hと信号線3が電気的に導通し、コンタクトプラグ20cによってスイッチトランジスタ5のソース電極5iとキャパシタ7の電極7aが電気的に導通するとともにスイッチトランジスタ5のソース電極5iと駆動トランジスタ6のゲート電極6aが電気的に導通する。なお、コンタクトプラグ20a〜20cを介することなく、走査線2が直接ゲート電極5aと接触し、ドレイン電極5hが信号線3と接触し、ソース電極5iがゲート電極6aと接触してもよい。
また、駆動トランジスタ6のゲート電極6aがキャパシタ7の電極7aに一体に連なっており、駆動トランジスタ6のドレイン電極6hが電圧供給線4に一体に連なっており、駆動トランジスタ6のソース電極6iがキャパシタ7の電極7bに一体に連なっている。
【0028】
画素電極8aは、第一絶縁膜11を介して基板10上に設けられており、画素Pごとに独立して形成されている。画素電極8a側からEL素子8の光を出射するボトムエミッション構造であれば、この画素電極8aは透明電極であって、例えば、錫ドープ酸化インジウム(ITO)、亜鉛ドープ酸化インジウム、酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)又はカドミウム−錫酸化物(CTO)からなる。また、対向電極8d側からEL素子8の光を出射するトップエミッション構造の場合、画素電極8aは、高い光反射性のアルミ等の単体又は合金層を下層として光反射性層とし、上層として上述の透明電極の積層構造とすることが好ましい。なお、画素電極8aは一部、駆動トランジスタ6のソース電極6iに重なり、画素電極8aとソース電極6iが接続している。
そして、図4、図5に示すように、第二絶縁膜12が、走査線2、信号線3、電圧供給線4、スイッチトランジスタ5、駆動トランジスタ6、画素電極8aの周縁部、キャパシタ7の電極7b及び第一絶縁膜11を覆うように形成されている。つまり第二絶縁膜12には、各画素電極8aの中央部が露出するように開口部12aが形成されている。そのため、第二絶縁膜12は平面視して格子状に形成されている。
【0029】
EL素子8は、図4、図5に示すように、アノードとなる第一電極としての画素電極8aと、画素電極8aの上に形成された化合物膜である正孔注入層8bと、正孔注入層8bの上に形成された化合物膜である発光層8cと、発光層8cの上に形成された第二電極としての対向電極8dとを備えている。対向電極8dは全画素Pに共通の単一電極であって、全画素Pに連続して形成されている。
【0030】
正孔注入層8bは、例えば、導電性高分子であるPEDOT(poly(ethylenedioxy)thiophene;ポリエチレンジオキシチオフェン)及びドーパントであるPSS(polystyrene sulfonate;ポリスチレンスルホン酸)からなる層であって、画素電極8aから発光層8cに向けて正孔を注入するキャリア注入層である。
発光層8cは、画素P毎にR(赤),G(緑),B(青)のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなる層であって、対向電極8dから供給される電子と、正孔注入層8bから注入される正孔との再結合に伴い発光する。このため、R(赤)を発光する画素P、G(緑)を発光する画素P、B(青)を発光する画素Pは互いに発光層8cの発光材料が異なる。なお、画素PのR(赤),G(緑),B(青)のパターンは格子パターンに限らず、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。ストライプパターンの場合、バンク13の開口部13aは、列方向に沿って複数の画素Pの画素電極8aの中央部をまとめて露出するようなストライプ状となる。
【0031】
対向電極8dは、画素電極8aよりも仕事関数の低い材料で形成されており、カソードとして適用される場合、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金の下層及びシート抵抗を下げるための上層の積層体で形成されている。上層は、対向電極8d側からEL素子8の光を出射するトップエミッション構造の場合、透明電極であって、例えば、錫ドープ酸化インジウム(ITO)、亜鉛ドープ酸化インジウム、酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)又はカドミウム−錫酸化物(CTO)からなり、画素電極8a側からEL素子8の光を出射するボトムエミッションであれば、高い光反射性のアルミ等の単体又は合金層が好ましい。
この対向電極8dは全ての画素Pに共通した電極であり、発光層8cなどの化合物膜とともに後述するバンク13を被覆している。
【0032】
このように、第二絶縁膜12及びバンク13によって発光部位となる発光層8cが画素Pごとに仕切られている。
そして、開口部13a内において、キャリア輸送層としての正孔注入層8b及び発光層8cが、画素電極8a上に積層されている。なお、正孔注入層8bは、複数の画素Pに跨るように連続して形成されていてもよい。この場合、正孔注入性のある酸化ゲルマニウムが好ましい。
【0033】
具体的には、バンク13は、正孔注入層8bや発光層8cを湿式法により画素Pのバンク13で囲まれた所定の領域に形成するに際して、正孔注入層8bや発光層8cとなる材料が溶媒に溶解または分散された液状体が、バンク13を介して隣接する画素Pに流出しないように堰き止める隔壁として機能する。
例えば、図5に示すように、第二絶縁膜12の上に設けられたバンク13には、第二絶縁膜12の開口部12aより内側に開口部13aが形成されている。なお、第二絶縁膜12をバンク13よりも幅広とした構造にすることによって、開口部13aが開口部12aより幅広となるようにしてもよい。
そして、各開口部13aに囲まれた各画素電極8a上に、正孔注入層8bとなる材料が含有される液状体を塗布し、基板10ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第1のキャリア輸送層である正孔注入層8bとなる。
さらに、各開口部13aに囲まれた各正孔注入層8b上に、発光層8cとなる材料が含有される液状体を塗布し、基板10ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第2のキャリア輸送層である発光層8cとなる。
なお、この発光層8cとバンク13を被覆するように対向電極8dが設けられている。
【0034】
そして、このELパネル1においては、ボトムエミッション構造の場合、画素電極8a、基板10及び第一絶縁膜11が透明であり、発光層8cから発した光が画素電極8a、第一絶縁膜11及び基板10を透過して出射する。そのため、基板10の裏面が表示面となる。
なお、基板10側ではなく、反対側が表示面となるトップエミッション構造でもよい。この場合、上述したように対向電極8dを透明電極とし、画素電極8aを反射電極として、発光層8cから発した光が対向電極8dを透過して出射する。
【0035】
このELパネル1は、次のように駆動されて発光する。
全ての電圧供給線4に所定レベルの電圧が印加された状態で、走査ドライバによって走査線2に順次電圧が印加されることで、これら走査線2が順次選択される。
各走査線2が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線3に印加されると、その選択されている走査線2に対応するスイッチトランジスタ5がオンになっていることから、その信号線3における電圧が駆動トランジスタ6のゲート電極6aに印加される。
この駆動トランジスタ6のゲート電極6aに印加された所定の階調に対応するレベルの電圧に応じて、駆動トランジスタ6のゲート電極6aとソース電極6iとの間の電位差が定まって、駆動トランジスタ6におけるドレイン−ソース電流の大きさが定まり、EL素子8がそのドレイン−ソース電流に応じた明るさで発光する。その後、その走査線2の選択が解除されると、スイッチトランジスタ5がオフとなるので、駆動トランジスタ6のゲート電極6aに印加された電圧にしたがった電荷がキャパシタ7に蓄えられ、駆動トランジスタ6のゲート電極6aとソース電極6i間の電位差は保持される。このため、駆動トランジスタ6は選択時と同じ電流値のドレイン−ソース電流を流し続け、EL素子8の輝度を維持するようになっている。
つまり、スイッチトランジスタ5によって、駆動トランジスタ6のゲート電極6aに印加される電圧が、信号線3に印加された所定階調レベルの電圧に切り替えられ、駆動トランジスタ6は、そのゲート電極6aに印加された電圧のレベルに応じた電流値のドレイン−ソース電流(駆動電流)を電圧供給線4からEL素子8に向けて流し、EL素子8を電流値(電流密度)にしたがった所定の階調で発光させる。
【0036】
次に、本発明にかかるELパネル1において、EL素子8を発光させる駆動素子として機能する薄膜トランジスタの製造方法を、駆動トランジスタ6を例に説明する。
【0037】
まず、基板10上に例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜等のゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、図7に示すように、ゲート電極6aを形成する。またゲート電極6aとともに、基板10上に、スイッチトランジスタ5のゲート電極5a、信号線3、キャパシタ7の電極7aを形成する(図5、図6参照)。
次いで、図7に示すように、プラズマCVD(PE−CVD)によって、窒化シリコン等の第一絶縁膜11を成膜する。
【0038】
次いで、図8に示すように、第一絶縁膜11上に、半導体膜となる微結晶シリコン(マイクロクリスタルシリコン)からなるか、マイクロクリスタルシリコン及びアモルファスシリコンを含む半導体層9bをプラズマCVDにより成膜する。この半導体層9bの膜厚はやや厚めの500[Å]以上であり、好ましくは750〜1000[Å]と厚めに形成する。
微結晶シリコンの半導体層9bは、SiH4ガスとH2ガスをプラズマ分解させてから成膜するが、SiH4ガスに対するH2ガスの割合を圧倒的に多くし、また、結晶化度を高くするためにプラズマパワーと圧力を大きくすることで、微結晶シリコン薄膜である半導体層9bを成膜することができる。本実施例では、キャリアガスとしてアルゴンを用い、ガス流量をSiH4/H2/Ar=20/4200/6000[SCCM]とし、パワー密度0.05〜0.10[W/cm2]、圧力700〜1000[Pa]の条件で半導体層9bを成膜した。
なお、この半導体層9bが微結晶化しているか否かは、ラマン分光測定により算出した結晶化度に基づいて判別することができる。例えば、アモルファスシリコンは、480cm−1付近にブロードなピークを有するスペクトルを与える。グレインバウンダリーまたは結晶径5nm以下の非常に微小な結晶シリコンは、500cm−1付近にブロードなピークを有するスペクトルを与える。結晶化シリコンは、520cm−1付近に比較的シャープなピークを有するスペクトルを与える。測定対象である微結晶シリコン膜のスペクトルは、例えば図19に示すように、各成分スペクトル、すなわちアモルファスシリコン、グレインバウンダリーまたは結晶径5nm以下の非常に微小な結晶シリコン、結晶化シリコンの各スペクトルをある特定の比率で重ね合わせたものとして表すことができる。この比率を公知の解析手法により求めることで、結晶化度d(%)を算出することができる。ある微結晶シリコン膜のスペクトルに含まれるアモルファスシリコンの成分スペクトルの強度がIa−Si、グレインバウンダリーまたは結晶径5nm以下の非常に微小な結晶シリコンの成分スペクトルの強度がIuc−Si、結晶化シリコンの成分スペクトルの強度がIc−Si、である場合、結晶化度d(%)は、下記式により算出される。
d(%)=(Ic−Si+Iuc−Si)/(Ic−Si+Iuc−Si+Ia−Si)×100…(1)
この結晶化度d(%)が高いほど、半導体層9bに結晶化したシリコンが含まれる。結晶化度が20%以上あれば微結晶シリコン層であると定義する。結晶化が好ましく進んだ微結晶シリコンは80%以上の結晶化度を持つが、そのような半導体層9bのソース、ドレイン形成領域6jを含む表面は、図8に示すように、凹凸が生じる傾向がある。
【0039】
次いで、図9に示すように、半導体層9b上にCVD法などによってシリコン窒化物などの保護絶縁膜9dを成膜する。
そして、図10に示すように、保護絶縁膜9dをフォトリソグラフィー法・エッチング法等によってパターニングして、半導体層9bにおけるチャネルとなる領域を覆うとともに半導体層9bのソース、ドレイン形成領域6jを露出するように保護絶縁膜6dを形成する。なお、スイッチトランジスタ5の保護絶縁膜5dも同様に形成されている。
この保護絶縁膜6dを形成するエッチングは、本実施例では、ガス流量がSF6/O2=100/400[SCCM]、パワー密度0.25〜0.5[W/cm2]、圧力10〜15[Pa]の条件で行い、発光モニタリング法で保護絶縁膜9dが十分に取り除かれたことを確認する。
なお、この保護絶縁膜6dを形成するためのエッチングにより、保護絶縁膜9dが取り除かれた部分の半導体層9bの表面が侵食されて荒れてしまい、その半導体層9bの表面凹凸が急峻になるなど酷くなる(図10参照)。そこで、図8に示す半導体層9bの膜厚を500Å以上の厚みに形成しておくことにより、エッチングによりなされる半導体層9bの侵食が第一絶縁膜11に達してしまわないようになっている。
【0040】
次いで、図11に示すように、保護絶縁膜6d及び浸食により表面が凹凸の半導体層9b上にレジスト膜40を成膜する。レジスト膜40は、例えば、スピンコート法により成膜された後、仮焼成してなる。
例えば、半導体層9bの表面凹凸における凹凸の高低差が30[nm]であるとき、50[nm]の膜厚のレジスト膜40を成膜することで、半導体層9bの表面凹凸を全てレジスト膜40で覆うことができる。なお、半導体層9bの表面凹凸の凸部を覆うレジスト膜40の膜厚は、凹部を覆うレジスト膜40の膜厚に比べて薄くなっている。
【0041】
次いで、半導体層9bの凸部上におけるレジスト膜40の突出している部分を中心に除去する条件のドライエッチングを行う。本実施例では、ガス流量がO2=800[SCCM]、パワー密度1.0〜1.4[W/cm2]、圧力25〜30[Pa]の条件で、10〜20秒の処理時間で、レジスト膜40のエッチングを行った。
そして、半導体層9bの凸部を覆うレジスト膜40の膜厚は他の部分より薄く成膜されているので、半導体層9bの凸部を覆うレジスト膜40が選択的に除去されて、図12に示すように、半導体層9bの凸部が、レジスト膜40から露出されるとともに、半導体層9bの凹部上におけるレジスト膜40は残る。
【0042】
次いで、シリコン薄膜を除去する条件のドライエッチングを行って、図13に示すように、レジスト膜40から露出している半導体層9bの凸部の上端側をエッチングして取り除く。半導体層9bの凹部は、レジスト膜40によって保護されているのでドライエッチングによって高さが変わることはない。本実施例では、ガス流量がCl2/SF6/H2=270/60/60[SCCM]、パワー密度0.5〜0.8[W/cm2]、圧力30〜35[Pa]の条件で、レジスト膜40から露出している半導体層9bの凸部を除去した。なお、エッチング時間が長すぎると、レジスト膜40の開口内の半導体層9bにまで侵食が進み凹凸が生じてしまうので、エッチング処理時間は数十秒以内に抑える必要がある。
【0043】
次いで、図14に示すように、半導体層9bの凹部と保護絶縁膜6d上に残るレジスト膜40をレジスト剥離液で選択的に剥離して除去する。
そして、この半導体層9bは、レジスト膜40を用いたエッチバックによって、表面凹凸の凸部の上端側が除去されたことにより、図10に示す半導体層9bに比べて表面凹凸の高低差が小さくなり、平坦化されている。例えば、図10に示す半導体層9bの表面凹凸の高低差は30[nm]であったが、図14に示す半導体層9bの表面凹凸の高低差は15[nm]であり、その凹凸が概ね50%緩和されて平坦化されている。
なお、レジスト膜40を成膜する前の半導体層9bの表面凹凸の程度や、レジスト膜40の種類に応じてエッチバックの効果に差はあるが、レジスト膜40を用いるエッチバックによって半導体層9bの表面凹凸を少なくとも50%緩和することが可能である。
【0044】
また、半導体層9bの表面凹凸の凸部の上端側がエッチバックにより除去されてしまうことを考慮して、図8に示す半導体層9bは厚めに形成されている。
つまり、半導体層9bは当初厚めに成膜されているが、エッチングによる侵食とエッチバックによる平坦化によって適正な膜厚となり、半導体膜6b(5b)に形成されて薄膜トランジスタ(例えば、駆動トランジスタ6、スイッチトランジスタ5)を構成するようになる。
【0045】
そして、保護絶縁膜6dが形成されている半導体層9b上に不純物半導体膜となる不純物半導体層をCVD法などによって成膜し、その不純物半導体層上にソース・ドレインとなる金属膜をスパッタリングで成膜する。それら金属膜と不純物半導体層とともに半導体層9bをフォトリソグラフィーによってパターニングすることにより、図15に示すように、ドレイン電極6hとソース電極6i、一対の不純物半導体膜6f,6g、半導体膜6bが形成されて、駆動トランジスタ6が製造される。なお、ドレイン電極6hとソース電極6i、一対の不純物半導体膜6f,6g、半導体膜6bを形成する手法は上記したパターニングによるものに限らず、周知の薄膜トランジスタ製造方法によってそれらを形成することができ、その形成工程や形成順は任意である。
【0046】
この駆動トランジスタ6における半導体層9bのソース、ドレイン形成領域6jの表面凹凸はエッチバックにより緩和されており、その半導体膜6bが一対の不純物半導体膜6f,6gと接する上面側は平坦化されているので、半導体膜6bと不純物半導体膜6f,6gとの界面は乱れることなく好適に接合されている。
そして、不純物半導体膜6f,6gを介して、ドレイン電極6hとソース電極6iが半導体膜6bに好適に接合されている。
このように、ドレイン電極6hとソース電極6iが不純物半導体膜6f,6gを介して半導体膜6bに好適に電気的接合されて、好適なコンタクトが形成された駆動トランジスタ6は、駆動素子として良好に機能する。
【0047】
また、駆動トランジスタ6と同様に、スイッチトランジスタ5のドレイン電極5hとソース電極5i、不純物半導体膜5f,5g、半導体膜5bも形成されて、スイッチトランジスタ5が製造される。このスイッチトランジスタ5においてもドレイン電極5hとソース電極5iが不純物半導体膜5f,5gを介して半導体膜5bに好適に電気的接合されている。
なお、ソース電極及びドレイン電極とともに、走査線2、電圧供給線4、キャパシタ7の電極7bが形成されるようになっている(図5、図6参照)。
【0048】
さらに、駆動トランジスタ6が形成された後に、ボトムエミッション構造の場合ITO膜を、トップエミッションであればアルミ膜及びITO膜を堆積してからパターニングして画素電極8aを形成する。
次いで、スイッチトランジスタ5や駆動トランジスタ6を覆うように、第二絶縁膜12を成膜する。なお、第二絶縁膜12は、第一絶縁膜11と同様に、プラズマCVDによって窒化シリコン等を成膜したものである。この第二絶縁膜12をフォトリソグラフィーでパターニングすることで画素電極8aの中央部が露出する開口部12aを形成する。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極8aが露出する開口部13aを有する格子状のバンク13を形成する。
次いで、バンク13の開口部13aに、正孔注入層8bや発光層8cとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層8bや発光層8cを順次成膜する(図5参照)。
次いで、バンク13の上及び発光層8cの上に対向電極8dを一面に成膜することで、EL素子8が製造されて(図5、図6参照)、ELパネル1が製造される。
【0049】
以上のように、微結晶シリコン(マイクロクリスタルシリコン)からなるか、マイクロクリスタルシリコン及びアモルファスシリコンを含む半導体層9bは表面形状に凹凸が生じ易く、また、保護絶縁膜6d(5d)を形成する過程でエッチングによる侵食を受けて、その表面凹凸の高低差が広がってしまう。半導体層9bの表面凹凸の高低差が大き過ぎる場合、従来技術のように半導体膜6b(5b)と不純物半導体膜6f,6g(5f,5g)との界面が乱れてしまうことに起因して、半導体膜6b(5b)と、ドレイン電極6h(5h)及びソース電極6i(5i)との電気的接合に不具合が発生してしまうことがある。そして、その不具合が原因で薄膜トランジスタ(駆動トランジスタ6、スイッチトランジスタ5)に導通不良の欠陥が生じてしまうおそれがある。
そのため、半導体層9bの表面凹凸をCMP(Chemical Mechanical Polishing)によって研磨して、半導体層9bを平坦化することが考えられるが、保護絶縁膜6d(5d)が形成される際にも半導体層9bの表面凹凸が生じるので、保護絶縁膜6d(5d)の形成前にCMPを行うメリットは少ない。また、半導体層9b上に保護絶縁膜6d(5d)が形成された後では保護絶縁膜6d(5d)にダメージを与えてしまうのでCMPを行うことはできない。
【0050】
そこで、本実施例では、レジスト膜40を用いたエッチバックを行うことによって、保護絶縁膜6d(5d)を損傷することなく、半導体層9bを平坦化した。
そして、エッチバックによって表面凹凸が少なくとも50%緩和された半導体層9bがパターニングされてなる半導体膜6b(5b)と不純物半導体膜6f,6g(5f,5g)とは界面が乱れることなく好適に接合される。また、不純物半導体膜6f,6g(5f,5g)を介して、ドレイン電極6h(5h)とソース電極6i(5i)が半導体膜6b(5b)に好適に接合される。
【0051】
このように、ドレイン電極6h(5h)とソース電極6i(5i)が不純物半導体膜6f,6g(5f,5g)を介して半導体膜6b(5b)に好適に接合されて、電気的に良好なコンタクトが形成される。
そして、ドレイン電極6h(5h)とソース電極6i(5i)が不純物半導体膜6f,6g(5f,5g)を介して半導体膜6b(5b)に好適に電気的接合された駆動トランジスタ6およびスイッチトランジスタ5は、駆動素子として良好に機能する。
特に、半導体膜6b(5b)は、非晶質シリコン(アモルファスシリコン)よりも結晶化度の高い微結晶シリコン(マイクロクリスタルシリコン)を主成分とするので、この駆動トランジスタ6およびスイッチトランジスタ5は良好なトランジスタ特性を有するものとなる。
そして、駆動素子として良好に機能する駆動トランジスタ6およびスイッチトランジスタ5は、EL素子8を好適に発光させ、ELパネル1の表示性能を良好なものにすることができる。
【0052】
そして、以上のように形成されて製造されたELパネル1は、各種電子機器の表示パネルとして用いられる。
例えば、図16に示す、携帯電話機200の表示パネル1aや、図17(a)(b)に示す、デジタルカメラ300の表示パネル1bや、図18に示す、パーソナルコンピュータ400の表示パネル1cに、ELパネル1を適用することができる。
【0053】
なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
上記薄膜トランジスタは、逆スタガ型構造であったが、コプラナ型構造であってもよい。
【符号の説明】
【0054】
1 ELパネル
2 走査線
3 信号線
4 電圧供給線
5 スイッチトランジスタ(薄膜トランジスタ)
6 駆動トランジスタ(薄膜トランジスタ)
5a、6a ゲート電極
5b、6b 半導体膜
5d、6d 保護絶縁膜(保護膜)
5f、6f 不純物半導体膜
5g、6g 不純物半導体膜
5h、6h ドレイン電極
5i、6i ソース電極
7 キャパシタ
8 EL素子
9b 半導体層
9d 保護絶縁膜
10 基板
11 第一絶縁膜
12 第二絶縁膜
13 バンク
40 レジスト膜
【技術分野】
【0001】
本発明は、薄膜トランジスタ及び薄膜トランジスタの製造方法に関する。
【背景技術】
【0002】
従来の薄膜トランジスタにおいて、チャネル領域が形成される半導体層として一般的に、非晶質シリコン(アモルファスシリコン)を用いることが知られている。
また、薄膜トランジスタのオン電流を向上させるなど、良好なトランジスタ特性を得ることを目的に、半導体層としてグロー放電により生成された微結晶シリコン(マイクロクリスタルシリコン)を用いる試みが行われている(例えば、特許文献1参照。)。
【0003】
例えば、PE−CVD(Plasma Enhanced - Chemical Vapor Deposition)により半導体膜を成膜する過程で、SiH4ガスに対するH2ガスの割合を多くして水素ラジカルをより多く発生させることで、微結晶シリコンの半導体膜を成膜する技術が知られている。
これは、水素ラジカルによって非晶質シリコンがエッチングされるエッチングレートが微結晶シリコンのエッチングレートの数倍であることを利用して、非晶質シリコンを選択的にエッチングすることによって、微結晶シリコンが占める割合が高くなるように半導体膜を成膜する手法である。
この水素ラジカルによるエッチング作用の強弱を調整することによって、図20(a)、図20(b)に示すように、より結晶化度が高く、微結晶シリコンが占める割合が多い半導体膜を成膜することができる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開昭59−141271号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、上記従来技術において、水素ラジカルによって非晶質シリコンがエッチングされて除去されたことによる凹凸が半導体膜の表面に生じる傾向がある。その半導体膜の表面の凹凸が急峻になってしまった場合に、図21(a)、図21(b)に示すように、半導体膜上に形成される不純物半導体層及びソース・ドレインメタル層との界面が乱れてしまうことがある。その界面が乱れることで、半導体膜のチャネルと、ソース・ドレイン電極との電気的接合に不具合が発生してしまい、薄膜トランジスタとして良好に機能しないことがあるという問題があった。
【0006】
そこで、本発明の課題は、半導体膜とソース・ドレイン電極とを好適に電気的接合させることである。
【課題を解決するための手段】
【0007】
以上の課題を解決するため、本発明の一の態様は、薄膜トランジスタの製造方法であって、
微結晶シリコンを含む半導体層を成膜する半導体層成膜工程と、
前記半導体層におけるソース、ドレイン形成領域の表面凹凸の凸部の上端側を除去し、前記半導体層を平坦化する半導体層平坦化工程と、
前記ソース、ドレイン形成領域に対応してソース電極及びドレイン電極を形成するソース、ドレイン電極形成工程と、
を備えることを特徴としている。
好ましくは、前記半導体層平坦化工程は、
前記半導体層の前記ソース、ドレイン形成領域上にレジスト膜を成膜するレジスト膜成膜工程と、
前記レジスト膜の表層側を除去し、前記半導体層の表面凹凸の凸部を露出させる凸部露出工程と、
前記レジスト膜から露出した、前記半導体層の凸部の上端側をエッチングして取り除く凸部除去工程と、
前記レジスト膜を除去するレジスト除去工程と、を含む。
また、好ましくは、前記半導体層平坦化工程の前に、前記半導体層におけるチャネルとなる領域を覆う保護膜を形成する保護膜形成工程を備え、
前記半導体層平坦化工程の後に、前記半導体層の前記ソース、ドレイン形成領域上に不純物半導体膜を形成する不純物半導体膜形成工程を備える。
また、好ましくは、前記半導体層平坦化工程は、
前記半導体層が有する表面凹凸の高低差を少なくとも50%緩和するように、前記表面凹凸の凸部の上端側を除去する。
そして、この薄膜トランジスタの製造方法によって薄膜トランジスタが製造される。
【0008】
また、本発明の他の態様は、薄膜トランジスタであって、
微結晶シリコンを含み、ソース、ドレイン形成領域の表面凹凸の凸部の上端側が除去されて平坦化されている半導体膜と、
前記ソース、ドレイン形成領域に対応して形成されるソース電極及びドレイン電極と、
を備えることを特徴としている。
好ましくは、前記半導体膜のチャネルとなる領域をその下面で覆う保護膜と、
前記半導体膜の前記ソース、ドレイン形成領域に設けられた不純物半導体膜と、を備える。
また、好ましくは、前記半導体膜は、前記表面凹凸がエッチバックにより平坦化されている。
また、好ましくは、前記半導体膜は、その半導体膜の表面凹凸の高低差が少なくとも50%緩和されて平坦化されている。
また、好ましくは、前記ソース電極及び前記ドレイン電極の一方に発光素子が接続されている。
【発明の効果】
【0009】
本発明によれば、半導体膜とソース・ドレイン電極とを好適に電気的接合させることができる。
【図面の簡単な説明】
【0010】
【図1】ELパネルの画素の配置構成を示す平面図である。
【図2】ELパネルの概略構成を示す平面図である。
【図3】ELパネルの1画素に相当する回路を示した回路図である。
【図4】ELパネルの1画素を示した平面図である。
【図5】図4のV−V線に沿った面の矢視断面図である。
【図6】図4のVI−VI線に沿った面の矢視断面図である。
【図7】薄膜トランジスタの製造工程を示す説明図である。
【図8】薄膜トランジスタの製造工程を示す説明図である。
【図9】薄膜トランジスタの製造工程を示す説明図である。
【図10】薄膜トランジスタの製造工程を示す説明図である。
【図11】薄膜トランジスタの製造工程を示す説明図である。
【図12】薄膜トランジスタの製造工程を示す説明図である。
【図13】薄膜トランジスタの製造工程を示す説明図である。
【図14】薄膜トランジスタの製造工程を示す説明図である。
【図15】薄膜トランジスタの製造工程を示す説明図である。
【図16】表示パネルにELパネルが適用された携帯電話機の一例を示す正面図である。
【図17】表示パネルにELパネルが適用されたデジタルカメラの一例を示す正面側斜視図(a)と、後面側斜視図(b)である。
【図18】表示パネルにELパネルが適用されたパーソナルコンピュータの一例を示す斜視図である。
【図19】ラマン分光法による半導体の結晶化度の測定方法を説明するための図である。
【図20】従来の薄膜トランジスタの断面における良好な界面を示すTEM像(a)と、そのTEM像の説明図(b)である。
【図21】従来の薄膜トランジスタの断面における乱れた界面を示すTEM像(a)と、そのTEM像の説明図(b)である。
【発明を実施するための形態】
【0011】
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【0012】
図1は、発光装置であるELパネル1における複数の画素Pの配置構成を示す平面図であり、図2は、ELパネル1の概略構成を示す平面図である。
【0013】
図1、図2に示すように、ELパネル1には、R(赤),G(緑),B(青)をそれぞれ発光する複数の画素Pが所定のパターンでマトリクス状に配置されている。
このELパネル1には、複数の走査線2が行方向に沿って互いに略平行となるよう配列され、複数の信号線3が平面視して走査線2と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線2の間において電圧供給線4が走査線2に沿って設けられている。そして、これら各走査線2と、互いに隣接する二本の信号線3と、各電圧供給線4とによって囲われる範囲が、画素Pに相当する。
また、ELパネル1には、走査線2、信号線3、電圧供給線4の上方に覆うように、格子状の隔壁であるバンク13が設けられている。このバンク13によって囲われてなる略長方形状の複数の開口部13aが画素Pごとに形成されている。このバンク13の開口部13a内に所定のキャリア輸送層(後述する正孔注入層8b、発光層8c)が設けられ、画素Pの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。なお、バンク13は、上述のように、画素Pごとに開口部13aを設けるものばかりでなく、信号線3上を覆い且つ列方向に沿って延在するとともに、列方向に並んだ後述する複数の画素Pの各画素電極8aの中央部をまとめて露出するようなストライプ状であってもよい。
【0014】
図3は、アクティブマトリクス駆動方式で動作するELパネル1の1画素に相当する回路を示した回路図である。
【0015】
図3に示すように、ELパネル1には、走査線2と、走査線2と交差する信号線3と、走査線2に沿う電圧供給線4とが設けられており、このELパネル1の1画素Pにつき、薄膜トランジスタであるスイッチトランジスタ5と、薄膜トランジスタである駆動トランジスタ6と、キャパシタ7と、EL素子8とが設けられている。
【0016】
各画素Pにおいては、スイッチトランジスタ5のゲートが走査線2に接続され、スイッチトランジスタ5のドレインとソースのうちの一方が信号線3に接続され、スイッチトランジスタ5のドレインとソースのうちの他方がキャパシタ7の一方の電極及び駆動トランジスタ6のゲートに接続されている。駆動トランジスタ6のソースとドレインのうちの一方が電圧供給線4に接続され、駆動トランジスタ6のソースとドレインのうち他方がキャパシタ7の他方の電極及びEL素子8のアノードに接続されている。なお、全ての画素PのEL素子8のカソードは、一定電圧Vcomに保たれている(例えば、接地されている)。
【0017】
また、このELパネル1の周囲において各走査線2が走査ドライバに接続され、各電圧供給線4が一定電圧源又は適宜電圧信号を出力するドライバに接続され、各信号線3がデータドライバに接続され、これらドライバによってELパネル1がアクティブマトリクス駆動方式で駆動される。電圧供給線4には、一定電圧源又はドライバによって所定の電力が供給される。
【0018】
次に、ELパネル1と、その画素Pの回路構造について、図4〜図6を用いて説明する。ここで、図4は、ELパネル1の1画素Pに相当する平面図であり、図5は、図4のV−V線に沿った面の矢視断面図、図6は、図4のVI−VI線に沿った面の矢視断面図である。なお、図4においては、電極及び配線を主に示す。
【0019】
図4に示すように、スイッチトランジスタ5及び駆動トランジスタ6は、信号線3に沿うように配列され、スイッチトランジスタ5の近傍にキャパシタ7が配置され、駆動トランジスタ6の近傍にEL素子8が配置されている。また、各画素Pにおいて、走査線2と電圧供給線4の間に、スイッチトランジスタ5、駆動トランジスタ6、キャパシタ7及びEL素子8が配置されている。
【0020】
図4〜図6に示すように、基板10上に信号線3とゲート電極5a、6aが設けられ、基板10上の一面にスイッチトランジスタ5、駆動トランジスタ6のゲート絶縁膜となる第一絶縁膜11が成膜されている。その第一絶縁膜11の上に走査線2及び電圧供給線4が形成され、そしてスイッチトランジスタ5、駆動トランジスタ6及び信号線3を覆うように第二絶縁膜12が成膜されている。このため、信号線3は第一絶縁膜11と基板10との間に形成され、走査線2及び電圧供給線4は第一絶縁膜11と第二絶縁膜12との間に形成されている。
【0021】
また、図4、図6に示すように、スイッチトランジスタ5は、逆スタガ構造の薄膜トランジスタである。このスイッチトランジスタ5は、ゲート電極5a、半導体膜5b、保護絶縁膜5d、不純物半導体膜5f,5g、ドレイン電極5h、ソース電極5i等を有するものである。
【0022】
ゲート電極5aは、基板10と第一絶縁膜11の間に形成されている。このゲート電極5aは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。また、ゲート電極5aの上に絶縁性の第一絶縁膜11が成膜されており、その第一絶縁膜11によってゲート電極5aが被覆されている。
第一絶縁膜11は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第一絶縁膜11上であってゲート電極5aに対応する位置に真性な半導体膜5bが形成されており、半導体膜5bが第一絶縁膜11を挟んでゲート電極5aと相対している。
半導体膜5bは、例えば、マイクロクリスタルシリコン(微結晶シリコン)からなるか、マイクロクリスタルシリコン及びアモルファスシリコンを含み、この半導体膜5bにチャネルが形成される。また、半導体膜5bの中央部上には、絶縁性の保護絶縁膜5dが形成されている。この保護絶縁膜5dは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜5bの一端部の上には、不純物半導体膜5fが一部保護絶縁膜5dに重なるようにして形成されており、半導体膜5bの他端部の上には、不純物半導体膜5gが一部保護絶縁膜5dに重なるようにして形成されている。そして、不純物半導体膜5f,5gはそれぞれ半導体膜5bの両端側に互いに離間して形成されている。なお、不純物半導体膜5f,5gはn型半導体であるが、これに限らず、スイッチトランジスタ5がp型トランジスタであれば、p型半導体であってもよい。
不純物半導体膜5fの上には、ドレイン電極5hが形成されている。不純物半導体膜5gの上には、ソース電極5iが形成されている。ドレイン電極5h,ソース電極5iは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。
保護絶縁膜5d、ドレイン電極5h及びソース電極5iの上には、絶縁性の第二絶縁膜12が成膜され、保護絶縁膜5d、ドレイン電極5h及びソース電極5iが第二絶縁膜12によって被覆されている。そして、スイッチトランジスタ5は、第二絶縁膜12によって覆われるようになっている。第二絶縁膜12は、例えば、窒化シリコン又は酸化シリコンからなる。
【0023】
また、図4、図5に示すように、駆動トランジスタ6は、逆スタガ構造の薄膜トランジスタである。この駆動トランジスタ6は、ゲート電極6a、半導体膜6b、保護絶縁膜6d、不純物半導体膜6f,6g、ドレイン電極6h、ソース電極6i等を有するものである。
【0024】
ゲート電極6aは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなり、ゲート電極5aと同様に基板10と第一絶縁膜11の間に形成されている。そして、ゲート電極6aは、例えば、シリコン窒化物又はシリコン酸化物からなる第一絶縁膜11によって被覆されている。
この第一絶縁膜11の上であって、ゲート電極6aに対応する位置に、チャネルが形成される半導体膜6bが設けられており、この半導体膜6bが第一絶縁膜11を挟んでゲート電極6aと相対している。半導体膜6bは、例えば、マイクロクリスタルシリコン(微結晶シリコン)からなるか、マイクロクリスタルシリコン及びアモルファスシリコンを含む。
半導体膜6bの中央部上には、チャネルをエッチングから保護する保護絶縁膜6dが形成されている。この保護絶縁膜6dは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜6bの一端部の上には、不純物半導体膜6fが一部保護絶縁膜6dに重なるようにして形成されており、半導体膜6bの他端部の上には、不純物半導体膜6gが一部保護絶縁膜6dに重なるようにして形成されている。そして、不純物半導体膜6f,6gはそれぞれ半導体膜6bの両端側に互いに離間して形成されている。なお、不純物半導体膜6f,6gはn型半導体であるが、これに限らず、駆動トランジスタ6がp型トランジスタであれば、p型半導体であってもよい。
不純物半導体膜6fの上には、ドレイン電極6hが形成されている。不純物半導体膜6gの上には、ソース電極6iが形成されている。ドレイン電極6h,ソース電極6iは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。
保護絶縁膜6d、ドレイン電極6h及びソース電極6iの上には、絶縁性の第二絶縁膜12が成膜され、保護絶縁膜6d、ドレイン電極6h及びソース電極6iが第二絶縁膜12によって被覆されている。そして、駆動トランジスタ6は、第二絶縁膜12によって覆われるようになっている。
【0025】
キャパシタ7は、駆動トランジスタ6のゲート電極6aとソース電極6iとの間に接続されている。具体的には、キャパシタ7の電極7aは、駆動トランジスタ6のゲート電極6aに接続され、キャパシタ7の電極7bは、駆動トランジスタ6のソース電極6iに接続されている。そして、図4、図6に示すように、基板10と第一絶縁膜11との間にキャパシタ7の一方の電極7aが形成され、第一絶縁膜11と第二絶縁膜12との間にキャパシタ7の他方の電極7bが形成され、電極7aと電極7bが誘電体である第一絶縁膜11を挟んで相対している。
【0026】
なお、信号線3、キャパシタ7の電極7a、スイッチトランジスタ5のゲート電極5a及び駆動トランジスタ6のゲート電極6aは、基板10に一面に成膜された導電性膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成されたものである。
また、走査線2、電圧供給線4、キャパシタ7の電極7b、スイッチトランジスタ5のドレイン電極5h,ソース電極5i及び駆動トランジスタ6のドレイン電極6h,ソース電極6iは、第一絶縁膜11に一面に成膜された導電性膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
【0027】
また、第一絶縁膜11には、ゲート電極5aと走査線2とが重なる領域にコンタクトホール11aが形成され、ドレイン電極5hと信号線3とが重なる領域にコンタクトホール11bが形成され、ゲート電極6aとソース電極5iとが重なる領域にコンタクトホール11cが形成されており、コンタクトホール11a〜11c内にコンタクトプラグ20a〜20cがそれぞれ埋め込まれている。コンタクトプラグ20aによってスイッチトランジスタ5のゲート電極5aと走査線2が電気的に導通し、コンタクトプラグ20bによってスイッチトランジスタ5のドレイン電極5hと信号線3が電気的に導通し、コンタクトプラグ20cによってスイッチトランジスタ5のソース電極5iとキャパシタ7の電極7aが電気的に導通するとともにスイッチトランジスタ5のソース電極5iと駆動トランジスタ6のゲート電極6aが電気的に導通する。なお、コンタクトプラグ20a〜20cを介することなく、走査線2が直接ゲート電極5aと接触し、ドレイン電極5hが信号線3と接触し、ソース電極5iがゲート電極6aと接触してもよい。
また、駆動トランジスタ6のゲート電極6aがキャパシタ7の電極7aに一体に連なっており、駆動トランジスタ6のドレイン電極6hが電圧供給線4に一体に連なっており、駆動トランジスタ6のソース電極6iがキャパシタ7の電極7bに一体に連なっている。
【0028】
画素電極8aは、第一絶縁膜11を介して基板10上に設けられており、画素Pごとに独立して形成されている。画素電極8a側からEL素子8の光を出射するボトムエミッション構造であれば、この画素電極8aは透明電極であって、例えば、錫ドープ酸化インジウム(ITO)、亜鉛ドープ酸化インジウム、酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)又はカドミウム−錫酸化物(CTO)からなる。また、対向電極8d側からEL素子8の光を出射するトップエミッション構造の場合、画素電極8aは、高い光反射性のアルミ等の単体又は合金層を下層として光反射性層とし、上層として上述の透明電極の積層構造とすることが好ましい。なお、画素電極8aは一部、駆動トランジスタ6のソース電極6iに重なり、画素電極8aとソース電極6iが接続している。
そして、図4、図5に示すように、第二絶縁膜12が、走査線2、信号線3、電圧供給線4、スイッチトランジスタ5、駆動トランジスタ6、画素電極8aの周縁部、キャパシタ7の電極7b及び第一絶縁膜11を覆うように形成されている。つまり第二絶縁膜12には、各画素電極8aの中央部が露出するように開口部12aが形成されている。そのため、第二絶縁膜12は平面視して格子状に形成されている。
【0029】
EL素子8は、図4、図5に示すように、アノードとなる第一電極としての画素電極8aと、画素電極8aの上に形成された化合物膜である正孔注入層8bと、正孔注入層8bの上に形成された化合物膜である発光層8cと、発光層8cの上に形成された第二電極としての対向電極8dとを備えている。対向電極8dは全画素Pに共通の単一電極であって、全画素Pに連続して形成されている。
【0030】
正孔注入層8bは、例えば、導電性高分子であるPEDOT(poly(ethylenedioxy)thiophene;ポリエチレンジオキシチオフェン)及びドーパントであるPSS(polystyrene sulfonate;ポリスチレンスルホン酸)からなる層であって、画素電極8aから発光層8cに向けて正孔を注入するキャリア注入層である。
発光層8cは、画素P毎にR(赤),G(緑),B(青)のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなる層であって、対向電極8dから供給される電子と、正孔注入層8bから注入される正孔との再結合に伴い発光する。このため、R(赤)を発光する画素P、G(緑)を発光する画素P、B(青)を発光する画素Pは互いに発光層8cの発光材料が異なる。なお、画素PのR(赤),G(緑),B(青)のパターンは格子パターンに限らず、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。ストライプパターンの場合、バンク13の開口部13aは、列方向に沿って複数の画素Pの画素電極8aの中央部をまとめて露出するようなストライプ状となる。
【0031】
対向電極8dは、画素電極8aよりも仕事関数の低い材料で形成されており、カソードとして適用される場合、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金の下層及びシート抵抗を下げるための上層の積層体で形成されている。上層は、対向電極8d側からEL素子8の光を出射するトップエミッション構造の場合、透明電極であって、例えば、錫ドープ酸化インジウム(ITO)、亜鉛ドープ酸化インジウム、酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)又はカドミウム−錫酸化物(CTO)からなり、画素電極8a側からEL素子8の光を出射するボトムエミッションであれば、高い光反射性のアルミ等の単体又は合金層が好ましい。
この対向電極8dは全ての画素Pに共通した電極であり、発光層8cなどの化合物膜とともに後述するバンク13を被覆している。
【0032】
このように、第二絶縁膜12及びバンク13によって発光部位となる発光層8cが画素Pごとに仕切られている。
そして、開口部13a内において、キャリア輸送層としての正孔注入層8b及び発光層8cが、画素電極8a上に積層されている。なお、正孔注入層8bは、複数の画素Pに跨るように連続して形成されていてもよい。この場合、正孔注入性のある酸化ゲルマニウムが好ましい。
【0033】
具体的には、バンク13は、正孔注入層8bや発光層8cを湿式法により画素Pのバンク13で囲まれた所定の領域に形成するに際して、正孔注入層8bや発光層8cとなる材料が溶媒に溶解または分散された液状体が、バンク13を介して隣接する画素Pに流出しないように堰き止める隔壁として機能する。
例えば、図5に示すように、第二絶縁膜12の上に設けられたバンク13には、第二絶縁膜12の開口部12aより内側に開口部13aが形成されている。なお、第二絶縁膜12をバンク13よりも幅広とした構造にすることによって、開口部13aが開口部12aより幅広となるようにしてもよい。
そして、各開口部13aに囲まれた各画素電極8a上に、正孔注入層8bとなる材料が含有される液状体を塗布し、基板10ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第1のキャリア輸送層である正孔注入層8bとなる。
さらに、各開口部13aに囲まれた各正孔注入層8b上に、発光層8cとなる材料が含有される液状体を塗布し、基板10ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第2のキャリア輸送層である発光層8cとなる。
なお、この発光層8cとバンク13を被覆するように対向電極8dが設けられている。
【0034】
そして、このELパネル1においては、ボトムエミッション構造の場合、画素電極8a、基板10及び第一絶縁膜11が透明であり、発光層8cから発した光が画素電極8a、第一絶縁膜11及び基板10を透過して出射する。そのため、基板10の裏面が表示面となる。
なお、基板10側ではなく、反対側が表示面となるトップエミッション構造でもよい。この場合、上述したように対向電極8dを透明電極とし、画素電極8aを反射電極として、発光層8cから発した光が対向電極8dを透過して出射する。
【0035】
このELパネル1は、次のように駆動されて発光する。
全ての電圧供給線4に所定レベルの電圧が印加された状態で、走査ドライバによって走査線2に順次電圧が印加されることで、これら走査線2が順次選択される。
各走査線2が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線3に印加されると、その選択されている走査線2に対応するスイッチトランジスタ5がオンになっていることから、その信号線3における電圧が駆動トランジスタ6のゲート電極6aに印加される。
この駆動トランジスタ6のゲート電極6aに印加された所定の階調に対応するレベルの電圧に応じて、駆動トランジスタ6のゲート電極6aとソース電極6iとの間の電位差が定まって、駆動トランジスタ6におけるドレイン−ソース電流の大きさが定まり、EL素子8がそのドレイン−ソース電流に応じた明るさで発光する。その後、その走査線2の選択が解除されると、スイッチトランジスタ5がオフとなるので、駆動トランジスタ6のゲート電極6aに印加された電圧にしたがった電荷がキャパシタ7に蓄えられ、駆動トランジスタ6のゲート電極6aとソース電極6i間の電位差は保持される。このため、駆動トランジスタ6は選択時と同じ電流値のドレイン−ソース電流を流し続け、EL素子8の輝度を維持するようになっている。
つまり、スイッチトランジスタ5によって、駆動トランジスタ6のゲート電極6aに印加される電圧が、信号線3に印加された所定階調レベルの電圧に切り替えられ、駆動トランジスタ6は、そのゲート電極6aに印加された電圧のレベルに応じた電流値のドレイン−ソース電流(駆動電流)を電圧供給線4からEL素子8に向けて流し、EL素子8を電流値(電流密度)にしたがった所定の階調で発光させる。
【0036】
次に、本発明にかかるELパネル1において、EL素子8を発光させる駆動素子として機能する薄膜トランジスタの製造方法を、駆動トランジスタ6を例に説明する。
【0037】
まず、基板10上に例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜等のゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、図7に示すように、ゲート電極6aを形成する。またゲート電極6aとともに、基板10上に、スイッチトランジスタ5のゲート電極5a、信号線3、キャパシタ7の電極7aを形成する(図5、図6参照)。
次いで、図7に示すように、プラズマCVD(PE−CVD)によって、窒化シリコン等の第一絶縁膜11を成膜する。
【0038】
次いで、図8に示すように、第一絶縁膜11上に、半導体膜となる微結晶シリコン(マイクロクリスタルシリコン)からなるか、マイクロクリスタルシリコン及びアモルファスシリコンを含む半導体層9bをプラズマCVDにより成膜する。この半導体層9bの膜厚はやや厚めの500[Å]以上であり、好ましくは750〜1000[Å]と厚めに形成する。
微結晶シリコンの半導体層9bは、SiH4ガスとH2ガスをプラズマ分解させてから成膜するが、SiH4ガスに対するH2ガスの割合を圧倒的に多くし、また、結晶化度を高くするためにプラズマパワーと圧力を大きくすることで、微結晶シリコン薄膜である半導体層9bを成膜することができる。本実施例では、キャリアガスとしてアルゴンを用い、ガス流量をSiH4/H2/Ar=20/4200/6000[SCCM]とし、パワー密度0.05〜0.10[W/cm2]、圧力700〜1000[Pa]の条件で半導体層9bを成膜した。
なお、この半導体層9bが微結晶化しているか否かは、ラマン分光測定により算出した結晶化度に基づいて判別することができる。例えば、アモルファスシリコンは、480cm−1付近にブロードなピークを有するスペクトルを与える。グレインバウンダリーまたは結晶径5nm以下の非常に微小な結晶シリコンは、500cm−1付近にブロードなピークを有するスペクトルを与える。結晶化シリコンは、520cm−1付近に比較的シャープなピークを有するスペクトルを与える。測定対象である微結晶シリコン膜のスペクトルは、例えば図19に示すように、各成分スペクトル、すなわちアモルファスシリコン、グレインバウンダリーまたは結晶径5nm以下の非常に微小な結晶シリコン、結晶化シリコンの各スペクトルをある特定の比率で重ね合わせたものとして表すことができる。この比率を公知の解析手法により求めることで、結晶化度d(%)を算出することができる。ある微結晶シリコン膜のスペクトルに含まれるアモルファスシリコンの成分スペクトルの強度がIa−Si、グレインバウンダリーまたは結晶径5nm以下の非常に微小な結晶シリコンの成分スペクトルの強度がIuc−Si、結晶化シリコンの成分スペクトルの強度がIc−Si、である場合、結晶化度d(%)は、下記式により算出される。
d(%)=(Ic−Si+Iuc−Si)/(Ic−Si+Iuc−Si+Ia−Si)×100…(1)
この結晶化度d(%)が高いほど、半導体層9bに結晶化したシリコンが含まれる。結晶化度が20%以上あれば微結晶シリコン層であると定義する。結晶化が好ましく進んだ微結晶シリコンは80%以上の結晶化度を持つが、そのような半導体層9bのソース、ドレイン形成領域6jを含む表面は、図8に示すように、凹凸が生じる傾向がある。
【0039】
次いで、図9に示すように、半導体層9b上にCVD法などによってシリコン窒化物などの保護絶縁膜9dを成膜する。
そして、図10に示すように、保護絶縁膜9dをフォトリソグラフィー法・エッチング法等によってパターニングして、半導体層9bにおけるチャネルとなる領域を覆うとともに半導体層9bのソース、ドレイン形成領域6jを露出するように保護絶縁膜6dを形成する。なお、スイッチトランジスタ5の保護絶縁膜5dも同様に形成されている。
この保護絶縁膜6dを形成するエッチングは、本実施例では、ガス流量がSF6/O2=100/400[SCCM]、パワー密度0.25〜0.5[W/cm2]、圧力10〜15[Pa]の条件で行い、発光モニタリング法で保護絶縁膜9dが十分に取り除かれたことを確認する。
なお、この保護絶縁膜6dを形成するためのエッチングにより、保護絶縁膜9dが取り除かれた部分の半導体層9bの表面が侵食されて荒れてしまい、その半導体層9bの表面凹凸が急峻になるなど酷くなる(図10参照)。そこで、図8に示す半導体層9bの膜厚を500Å以上の厚みに形成しておくことにより、エッチングによりなされる半導体層9bの侵食が第一絶縁膜11に達してしまわないようになっている。
【0040】
次いで、図11に示すように、保護絶縁膜6d及び浸食により表面が凹凸の半導体層9b上にレジスト膜40を成膜する。レジスト膜40は、例えば、スピンコート法により成膜された後、仮焼成してなる。
例えば、半導体層9bの表面凹凸における凹凸の高低差が30[nm]であるとき、50[nm]の膜厚のレジスト膜40を成膜することで、半導体層9bの表面凹凸を全てレジスト膜40で覆うことができる。なお、半導体層9bの表面凹凸の凸部を覆うレジスト膜40の膜厚は、凹部を覆うレジスト膜40の膜厚に比べて薄くなっている。
【0041】
次いで、半導体層9bの凸部上におけるレジスト膜40の突出している部分を中心に除去する条件のドライエッチングを行う。本実施例では、ガス流量がO2=800[SCCM]、パワー密度1.0〜1.4[W/cm2]、圧力25〜30[Pa]の条件で、10〜20秒の処理時間で、レジスト膜40のエッチングを行った。
そして、半導体層9bの凸部を覆うレジスト膜40の膜厚は他の部分より薄く成膜されているので、半導体層9bの凸部を覆うレジスト膜40が選択的に除去されて、図12に示すように、半導体層9bの凸部が、レジスト膜40から露出されるとともに、半導体層9bの凹部上におけるレジスト膜40は残る。
【0042】
次いで、シリコン薄膜を除去する条件のドライエッチングを行って、図13に示すように、レジスト膜40から露出している半導体層9bの凸部の上端側をエッチングして取り除く。半導体層9bの凹部は、レジスト膜40によって保護されているのでドライエッチングによって高さが変わることはない。本実施例では、ガス流量がCl2/SF6/H2=270/60/60[SCCM]、パワー密度0.5〜0.8[W/cm2]、圧力30〜35[Pa]の条件で、レジスト膜40から露出している半導体層9bの凸部を除去した。なお、エッチング時間が長すぎると、レジスト膜40の開口内の半導体層9bにまで侵食が進み凹凸が生じてしまうので、エッチング処理時間は数十秒以内に抑える必要がある。
【0043】
次いで、図14に示すように、半導体層9bの凹部と保護絶縁膜6d上に残るレジスト膜40をレジスト剥離液で選択的に剥離して除去する。
そして、この半導体層9bは、レジスト膜40を用いたエッチバックによって、表面凹凸の凸部の上端側が除去されたことにより、図10に示す半導体層9bに比べて表面凹凸の高低差が小さくなり、平坦化されている。例えば、図10に示す半導体層9bの表面凹凸の高低差は30[nm]であったが、図14に示す半導体層9bの表面凹凸の高低差は15[nm]であり、その凹凸が概ね50%緩和されて平坦化されている。
なお、レジスト膜40を成膜する前の半導体層9bの表面凹凸の程度や、レジスト膜40の種類に応じてエッチバックの効果に差はあるが、レジスト膜40を用いるエッチバックによって半導体層9bの表面凹凸を少なくとも50%緩和することが可能である。
【0044】
また、半導体層9bの表面凹凸の凸部の上端側がエッチバックにより除去されてしまうことを考慮して、図8に示す半導体層9bは厚めに形成されている。
つまり、半導体層9bは当初厚めに成膜されているが、エッチングによる侵食とエッチバックによる平坦化によって適正な膜厚となり、半導体膜6b(5b)に形成されて薄膜トランジスタ(例えば、駆動トランジスタ6、スイッチトランジスタ5)を構成するようになる。
【0045】
そして、保護絶縁膜6dが形成されている半導体層9b上に不純物半導体膜となる不純物半導体層をCVD法などによって成膜し、その不純物半導体層上にソース・ドレインとなる金属膜をスパッタリングで成膜する。それら金属膜と不純物半導体層とともに半導体層9bをフォトリソグラフィーによってパターニングすることにより、図15に示すように、ドレイン電極6hとソース電極6i、一対の不純物半導体膜6f,6g、半導体膜6bが形成されて、駆動トランジスタ6が製造される。なお、ドレイン電極6hとソース電極6i、一対の不純物半導体膜6f,6g、半導体膜6bを形成する手法は上記したパターニングによるものに限らず、周知の薄膜トランジスタ製造方法によってそれらを形成することができ、その形成工程や形成順は任意である。
【0046】
この駆動トランジスタ6における半導体層9bのソース、ドレイン形成領域6jの表面凹凸はエッチバックにより緩和されており、その半導体膜6bが一対の不純物半導体膜6f,6gと接する上面側は平坦化されているので、半導体膜6bと不純物半導体膜6f,6gとの界面は乱れることなく好適に接合されている。
そして、不純物半導体膜6f,6gを介して、ドレイン電極6hとソース電極6iが半導体膜6bに好適に接合されている。
このように、ドレイン電極6hとソース電極6iが不純物半導体膜6f,6gを介して半導体膜6bに好適に電気的接合されて、好適なコンタクトが形成された駆動トランジスタ6は、駆動素子として良好に機能する。
【0047】
また、駆動トランジスタ6と同様に、スイッチトランジスタ5のドレイン電極5hとソース電極5i、不純物半導体膜5f,5g、半導体膜5bも形成されて、スイッチトランジスタ5が製造される。このスイッチトランジスタ5においてもドレイン電極5hとソース電極5iが不純物半導体膜5f,5gを介して半導体膜5bに好適に電気的接合されている。
なお、ソース電極及びドレイン電極とともに、走査線2、電圧供給線4、キャパシタ7の電極7bが形成されるようになっている(図5、図6参照)。
【0048】
さらに、駆動トランジスタ6が形成された後に、ボトムエミッション構造の場合ITO膜を、トップエミッションであればアルミ膜及びITO膜を堆積してからパターニングして画素電極8aを形成する。
次いで、スイッチトランジスタ5や駆動トランジスタ6を覆うように、第二絶縁膜12を成膜する。なお、第二絶縁膜12は、第一絶縁膜11と同様に、プラズマCVDによって窒化シリコン等を成膜したものである。この第二絶縁膜12をフォトリソグラフィーでパターニングすることで画素電極8aの中央部が露出する開口部12aを形成する。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極8aが露出する開口部13aを有する格子状のバンク13を形成する。
次いで、バンク13の開口部13aに、正孔注入層8bや発光層8cとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層8bや発光層8cを順次成膜する(図5参照)。
次いで、バンク13の上及び発光層8cの上に対向電極8dを一面に成膜することで、EL素子8が製造されて(図5、図6参照)、ELパネル1が製造される。
【0049】
以上のように、微結晶シリコン(マイクロクリスタルシリコン)からなるか、マイクロクリスタルシリコン及びアモルファスシリコンを含む半導体層9bは表面形状に凹凸が生じ易く、また、保護絶縁膜6d(5d)を形成する過程でエッチングによる侵食を受けて、その表面凹凸の高低差が広がってしまう。半導体層9bの表面凹凸の高低差が大き過ぎる場合、従来技術のように半導体膜6b(5b)と不純物半導体膜6f,6g(5f,5g)との界面が乱れてしまうことに起因して、半導体膜6b(5b)と、ドレイン電極6h(5h)及びソース電極6i(5i)との電気的接合に不具合が発生してしまうことがある。そして、その不具合が原因で薄膜トランジスタ(駆動トランジスタ6、スイッチトランジスタ5)に導通不良の欠陥が生じてしまうおそれがある。
そのため、半導体層9bの表面凹凸をCMP(Chemical Mechanical Polishing)によって研磨して、半導体層9bを平坦化することが考えられるが、保護絶縁膜6d(5d)が形成される際にも半導体層9bの表面凹凸が生じるので、保護絶縁膜6d(5d)の形成前にCMPを行うメリットは少ない。また、半導体層9b上に保護絶縁膜6d(5d)が形成された後では保護絶縁膜6d(5d)にダメージを与えてしまうのでCMPを行うことはできない。
【0050】
そこで、本実施例では、レジスト膜40を用いたエッチバックを行うことによって、保護絶縁膜6d(5d)を損傷することなく、半導体層9bを平坦化した。
そして、エッチバックによって表面凹凸が少なくとも50%緩和された半導体層9bがパターニングされてなる半導体膜6b(5b)と不純物半導体膜6f,6g(5f,5g)とは界面が乱れることなく好適に接合される。また、不純物半導体膜6f,6g(5f,5g)を介して、ドレイン電極6h(5h)とソース電極6i(5i)が半導体膜6b(5b)に好適に接合される。
【0051】
このように、ドレイン電極6h(5h)とソース電極6i(5i)が不純物半導体膜6f,6g(5f,5g)を介して半導体膜6b(5b)に好適に接合されて、電気的に良好なコンタクトが形成される。
そして、ドレイン電極6h(5h)とソース電極6i(5i)が不純物半導体膜6f,6g(5f,5g)を介して半導体膜6b(5b)に好適に電気的接合された駆動トランジスタ6およびスイッチトランジスタ5は、駆動素子として良好に機能する。
特に、半導体膜6b(5b)は、非晶質シリコン(アモルファスシリコン)よりも結晶化度の高い微結晶シリコン(マイクロクリスタルシリコン)を主成分とするので、この駆動トランジスタ6およびスイッチトランジスタ5は良好なトランジスタ特性を有するものとなる。
そして、駆動素子として良好に機能する駆動トランジスタ6およびスイッチトランジスタ5は、EL素子8を好適に発光させ、ELパネル1の表示性能を良好なものにすることができる。
【0052】
そして、以上のように形成されて製造されたELパネル1は、各種電子機器の表示パネルとして用いられる。
例えば、図16に示す、携帯電話機200の表示パネル1aや、図17(a)(b)に示す、デジタルカメラ300の表示パネル1bや、図18に示す、パーソナルコンピュータ400の表示パネル1cに、ELパネル1を適用することができる。
【0053】
なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
上記薄膜トランジスタは、逆スタガ型構造であったが、コプラナ型構造であってもよい。
【符号の説明】
【0054】
1 ELパネル
2 走査線
3 信号線
4 電圧供給線
5 スイッチトランジスタ(薄膜トランジスタ)
6 駆動トランジスタ(薄膜トランジスタ)
5a、6a ゲート電極
5b、6b 半導体膜
5d、6d 保護絶縁膜(保護膜)
5f、6f 不純物半導体膜
5g、6g 不純物半導体膜
5h、6h ドレイン電極
5i、6i ソース電極
7 キャパシタ
8 EL素子
9b 半導体層
9d 保護絶縁膜
10 基板
11 第一絶縁膜
12 第二絶縁膜
13 バンク
40 レジスト膜
【特許請求の範囲】
【請求項1】
微結晶シリコンを含む半導体層を成膜する半導体層成膜工程と、
前記半導体層におけるソース、ドレイン形成領域の表面凹凸の凸部の上端側を除去し、前記半導体層を平坦化する半導体層平坦化工程と、
前記ソース、ドレイン形成領域に対応してソース電極及びドレイン電極を形成するソース、ドレイン電極形成工程と、
を備えることを特徴とする薄膜トランジスタの製造方法。
【請求項2】
前記半導体層平坦化工程は、
前記半導体層の前記ソース、ドレイン形成領域上にレジスト膜を成膜するレジスト膜成膜工程と、
前記レジスト膜の表層側を除去し、前記半導体層の表面凹凸の凸部を露出させる凸部露出工程と、
前記レジスト膜から露出した、前記半導体層の凸部の上端側をエッチングして取り除く凸部除去工程と、
前記レジスト膜を除去するレジスト除去工程と、
を含むことを特徴とする請求項1に記載の薄膜トランジスタの製造方法。
【請求項3】
前記半導体層平坦化工程の前に、前記半導体層におけるチャネルとなる領域を覆う保護膜を形成する保護膜形成工程を備え、
前記半導体層平坦化工程の後に、前記半導体層の前記ソース、ドレイン形成領域上に不純物半導体膜を形成する不純物半導体膜形成工程を備えることを特徴とする請求項1又は2記載の薄膜トランジスタの製造方法。
【請求項4】
前記半導体層平坦化工程は、
前記半導体層が有する表面凹凸の高低差を少なくとも50%緩和するように、前記表面凹凸の凸部の上端側を除去することを特徴とする請求項1〜3の何れか一項に記載の薄膜トランジスタの製造方法。
【請求項5】
請求項1〜4の何れかに記載の薄膜トランジスタの製造方法によって製造されることを特徴とする薄膜トランジスタ。
【請求項6】
微結晶シリコンを含み、ソース、ドレイン形成領域の表面凹凸の凸部の上端側が除去されて平坦化されている半導体膜と、
前記ソース、ドレイン形成領域に対応して形成されるソース電極及びドレイン電極と、
を備えることを特徴とする薄膜トランジスタ。
【請求項7】
前記半導体膜のチャネルとなる領域をその下面で覆う保護膜と、
前記半導体膜の前記ソース、ドレイン形成領域に設けられた不純物半導体膜と、
を備えることを特徴とする請求項6に記載の薄膜トランジスタ。
【請求項8】
前記半導体膜は、前記表面凹凸がエッチバックにより平坦化されていることを特徴とする請求項6又は7に記載の薄膜トランジスタ。
【請求項9】
前記半導体膜は、その半導体膜の表面凹凸の高低差が少なくとも50%緩和されて平坦化されていることを特徴とする請求項6〜8の何れか一項に記載の薄膜トランジスタ。
【請求項10】
前記ソース電極及び前記ドレイン電極の一方に発光素子が接続されていることを特徴とする請求項6〜9の何れか一項に記載の薄膜トランジスタ。
【請求項1】
微結晶シリコンを含む半導体層を成膜する半導体層成膜工程と、
前記半導体層におけるソース、ドレイン形成領域の表面凹凸の凸部の上端側を除去し、前記半導体層を平坦化する半導体層平坦化工程と、
前記ソース、ドレイン形成領域に対応してソース電極及びドレイン電極を形成するソース、ドレイン電極形成工程と、
を備えることを特徴とする薄膜トランジスタの製造方法。
【請求項2】
前記半導体層平坦化工程は、
前記半導体層の前記ソース、ドレイン形成領域上にレジスト膜を成膜するレジスト膜成膜工程と、
前記レジスト膜の表層側を除去し、前記半導体層の表面凹凸の凸部を露出させる凸部露出工程と、
前記レジスト膜から露出した、前記半導体層の凸部の上端側をエッチングして取り除く凸部除去工程と、
前記レジスト膜を除去するレジスト除去工程と、
を含むことを特徴とする請求項1に記載の薄膜トランジスタの製造方法。
【請求項3】
前記半導体層平坦化工程の前に、前記半導体層におけるチャネルとなる領域を覆う保護膜を形成する保護膜形成工程を備え、
前記半導体層平坦化工程の後に、前記半導体層の前記ソース、ドレイン形成領域上に不純物半導体膜を形成する不純物半導体膜形成工程を備えることを特徴とする請求項1又は2記載の薄膜トランジスタの製造方法。
【請求項4】
前記半導体層平坦化工程は、
前記半導体層が有する表面凹凸の高低差を少なくとも50%緩和するように、前記表面凹凸の凸部の上端側を除去することを特徴とする請求項1〜3の何れか一項に記載の薄膜トランジスタの製造方法。
【請求項5】
請求項1〜4の何れかに記載の薄膜トランジスタの製造方法によって製造されることを特徴とする薄膜トランジスタ。
【請求項6】
微結晶シリコンを含み、ソース、ドレイン形成領域の表面凹凸の凸部の上端側が除去されて平坦化されている半導体膜と、
前記ソース、ドレイン形成領域に対応して形成されるソース電極及びドレイン電極と、
を備えることを特徴とする薄膜トランジスタ。
【請求項7】
前記半導体膜のチャネルとなる領域をその下面で覆う保護膜と、
前記半導体膜の前記ソース、ドレイン形成領域に設けられた不純物半導体膜と、
を備えることを特徴とする請求項6に記載の薄膜トランジスタ。
【請求項8】
前記半導体膜は、前記表面凹凸がエッチバックにより平坦化されていることを特徴とする請求項6又は7に記載の薄膜トランジスタ。
【請求項9】
前記半導体膜は、その半導体膜の表面凹凸の高低差が少なくとも50%緩和されて平坦化されていることを特徴とする請求項6〜8の何れか一項に記載の薄膜トランジスタ。
【請求項10】
前記ソース電極及び前記ドレイン電極の一方に発光素子が接続されていることを特徴とする請求項6〜9の何れか一項に記載の薄膜トランジスタ。
【図1】
【図2】
【図3】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図4】
【図20】
【図21】
【図2】
【図3】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図4】
【図20】
【図21】
【公開番号】特開2011−134754(P2011−134754A)
【公開日】平成23年7月7日(2011.7.7)
【国際特許分類】
【出願番号】特願2009−290394(P2009−290394)
【出願日】平成21年12月22日(2009.12.22)
【出願人】(000001443)カシオ計算機株式会社 (8,748)
【Fターム(参考)】
【公開日】平成23年7月7日(2011.7.7)
【国際特許分類】
【出願日】平成21年12月22日(2009.12.22)
【出願人】(000001443)カシオ計算機株式会社 (8,748)
【Fターム(参考)】
[ Back to top ]