過電流検出回路
【課題】カレントミラー回路を構成するトランジスタにおいて発生するアーリー効果の影響を排除して、過電流検出精度を向上可能な過電流検出回路を提供する。
【解決手段】過電流検出回路２１が、ＭＯＳトランジスタ２により負荷１を通電駆動すると、負荷電流の１／ｎの電流をＭＯＳトランジスタ３側に流し、更にその電流をカレントミラー回路６によりミラーさせて抵抗１０及び電圧検出回路１１により検出を行なう場合、カレントミラー回路６とＭＯＳトランジスタ３並びに電流検出抵抗１０との間に、アーリー効果キャンセル回路２９を配置する。
【解決手段】過電流検出回路２１が、ＭＯＳトランジスタ２により負荷１を通電駆動すると、負荷電流の１／ｎの電流をＭＯＳトランジスタ３側に流し、更にその電流をカレントミラー回路６によりミラーさせて抵抗１０及び電圧検出回路１１により検出を行なう場合、カレントミラー回路６とＭＯＳトランジスタ３並びに電流検出抵抗１０との間に、アーリー効果キャンセル回路２９を配置する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷に対して直列に接続される出力トランジスタに流れる電流を検出するための回路に関する。
【背景技術】
【０００２】
図１２には、例えば、車両に搭載され、負荷を通電駆動するための出力トランジスタを介して流れる過電流を検出する回路の一構成例を示す。電源と負荷側のグランドＰＧＮＤとの間には、負荷１（例えば、ソレノイド，ランプ，ＤＣモータ等），ＮチャネルＭＯＳトランジスタ２の直列回路が接続されている。もう１つのＮチャネルＭＯＳトランジスタ３のソースは、ＭＯＳトランジスタ２のソースと共通に負荷側グランドＰＧＮＤに接続されている。ＭＯＳトランジスタ２及び３のゲートはドライバ４の出力端子に共通に接続されており、ＭＯＳトランジスタ２及び３は、ドライバ４の入力端子に与えられるゲート信号ＩＮによって同時にＯＮ，ＯＦＦされる。
【０００３】
ＭＯＳトランジスタ２，３のドレインは、オペアンプ５の非反転入力端子，反転入力端子に夫々接続されており、オペアンプ５の出力端子は、カレントミラー回路６の端子ａに接続されている。カレントミラー回路６は、３つのＰＮＰトランジスタ７〜９で構成され、トランジスタ７及び８のエミッタは、オペアンプ５の出力端子に接続されている。トランジスタ７及び８のベースはトランジスタ９のエミッタに共通に接続され、トランジスタ９のベースはトランジスタ８のコレクタに、コレクタは回路側のグランドＧＮＤに接続されている。
そして、トランジスタ７のコレクタ（端子ｃ）は電流検出用の抵抗１０を介して回路側グランドＧＮＤに接続されており、トランジスタ８のコレクタ（端子ｂ）はＭＯＳトランジスタ３のドレインに接続されている。また、トランジスタ７のコレクタは電圧検出回路１１の入力端子に接続されている。尚、ＭＯＳトランジスタ２，３のサイズ比は、ｎ：１に設定されている。
【０００４】
上記のように構成された過電流検出回路１２は、以下のように作用する。ゲート信号ＩＮが与えられてＭＯＳトランジスタ２及び３が同時にＯＮされると、ＭＯＳトランジスタ２を介して負荷１に電流ＩＬが流れる。オペアンプ５は、この時に発生するＭＯＳトランジスタ２のドレイン電圧とＭＯＳトランジスタ３のドレイン電圧とが等しくなるように出力電圧を調整するので、ＭＯＳトランジスタ３には、出力電流ＩＬの１／ｎの電流が流れるようになる。
そして、カレントミラー回路６は、トランジスタ８側に流れる電流と同じ電流をトランジスタ７側に流し、その電流が検出用の抵抗１０に流れて電圧に変換される。電圧検出回路１１は、例えば抵抗１０の端子電圧が所定のしきい値を超えたか否かによって過電流検出信号ＩＶを出力する。若しくは、抵抗１０の端子電圧をＡ／Ｄ変換したデータをＩＶとして出力する（この場合過電流の検出判定は、データＩＶを読み込むＣＰＵなどにより行われる）。尚、上記の回路と同様の原理に基づいて過電流検出を行なう類似した構成は、例えば特許文献１に開示されている。
【特許文献１】特許第３６８０５１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、過電流検出回路１２には以下のような問題がある。カレントミラー回路６を構成するトランジスタ７，８のコレクタ電位について考えると、トランジスタ８のコレクタ電位Ｖｃ（Ｔ８）は、以下のようになる。
Ｖｃ（Ｔ８）＝Ｖｅ（Ｔ８）−Ｖbe（Ｔ８）−Ｖbe（Ｔ９）
尚、Ｖｅ（Ｔ８）は、トランジスタ８のエミッタ電位、Ｖbeは各トランジスタのベース−エミッタ間電圧である。
【０００６】
一方、トランジスタ７のコレクタ電位Ｖｃ（Ｔ７）は、コレクタ電流をＩ１とし、抵抗１０の抵抗値をＲ１０とすると、
Ｖｃ（Ｔ７）＝Ｒ１０×Ｉ１
となる。即ち、トランジスタ７，８のコレクタ電位が異なるため、トランジスタ７，８のエミッタ−コレクタ間電圧にも差異があり、アーリー効果によって両者を流れるコレクタ電流にもずれが生じることになる。従って、カレントミラー動作が正確に行われなくなり、過電流検出精度が低下するという問題があった。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、カレントミラー回路を構成するトランジスタにおいて発生するアーリー効果の影響を排除して、過電流検出精度を向上させることができる過電流検出回路を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１記載の過電流検出回路によれば、カレントミラー回路と検出用トランジスタ並びに電流検出手段との間に、共通接続される入力端子に所定電圧が印加されるとカレントミラー回路側に接続されている出力端子の電位が定まるように１対のトランジスタを配置する。即ち、上記１対のトランジスタの入力端子に所定電圧を付与すれば、カレントミラー回路において電流出力側となる１対の端子の電位が等しくなる。従って、カレントミラー回路の内部でミラー対をなすトランジスタにアーリー効果が発生してもその影響を受けなくなり、夫々のトランジスタを介して流れる電流が等しくなるので、過電流の検出精度を向上させることができる。
【０００９】
請求項２記載の過電流検出回路によれば、オペアンプの入力段を構成する１対のトランジスタのグランド側出力端子を、回路側のグランドとは分離されている負荷側グランドに直結，若しくは抵抗素子を介して接続する。即ち、図１２に示したように、過電流検出回路１２が適用されるシステムの種類によっては、ノイズの影響を排除するため、電流が多く流れる負荷側グランドＰＧＮＤを通常の回路グランドＧＮＤと分離するケースがある。その場合、２つのグランドＧＮＤ，ＰＧＮＤ間に電位差が生じて、過電流検出回路１２の検出動作が不安定になることがある。
例えば、負荷側グランドの電位が回路側グランドに対して相対的に低下すると、オペアンプの低電位側の同相入力範囲を下回り、オペアンプが動作できなくなる場合がある。斯様な問題を解決するには、回路中の適切な箇所に例えばダイオードなどのレベルシフト用の素子と、それに伴い入力電圧が低下した場合の逆流を防止するためのダイオードを挿入することが考えられる。
【００１０】
しかしながら、今度はオペアンプの入力電圧が０Ｖ付近まで低下した場合を想定すると、逆流防止用ダイオードを挿入した結果、入力段トランジスタのグランド側出力端子の電位はダイオードの順方向電圧分だけ上昇するため、入力段トランジスタが飽和し易くなる。その結果、オペアンプの精度、更には回路全体の電流検出精度が悪化するという別の問題が発生する。そこで、請求項２では、オペアンプの入力段トランジスタのグランド側出力端子を負荷側グランドに直結，若しくは抵抗素子を介して接続することで、負荷側グランドの電位が回路側グランドに対して相対的に低下した場合の問題が解消される。それに伴い逆流防止用ダイオードも不要となるので、入力電圧が低下した場合にオペアンプの精度が悪化するという問題についても解消することができる。
【００１１】
請求項３記載の過電流検出回路によれば、各回路素子を同一の半導体基板上に形成する場合に、半導体基板をＳＯＩ基板で構成し、各回路素子の形成領域を絶縁膜材料を用いたトレンチ分離によって形成する。即ち、過電流検出回路を同一の半導体基板上に形成する際に各回路素子をＰＮ接合分離すると、寄生ダイオードが存在するためトランジスタの動作電圧範囲が制限されてしまう。従って、各回路素子の形成領域をＳＯＩ基板上でトレンチ分離すれば、上記のような動作電圧範囲が制限される問題は解消される。
【発明を実施するための最良の形態】
【００１２】
（第１実施例）
以下本発明を、車両に搭載される負荷を通電駆動する回路に適用した場合の第１実施例について図１乃至図５を参照して説明する。尚、図１２と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。本実施例の過電流検出回路２１では、従来の過電流検出回路１２に対して、カレントミラー回路６の端子ｂ，ｃとＭＯＳトランジスタ３（検出用トランジスタ）のドレイン，電流検出抵抗（電流検出手段）１０との間に、１対のＰＮＰトランジスタ２２，２３を挿入している。
即ち、トランジスタ２２，２３のエミッタ（出力端子）はカレントミラー回路６側に、コレクタ（出力端子）はＭＯＳトランジスタ３，電流検出抵抗１０側に接続され、ベース（入力端子）は電圧バッファ２４の出力端子に共通に接続されている。電圧バッファ２４は、電源ＶＢと回路グランドＧＮＤとの間に直列接続される分圧抵抗２５及び２６により分圧された電位を、所定電圧ＶＲとしてトランジスタ２２，２３のベースに出力する。
【００１３】
図２にはカレントミラー回路６の具体構成を示すが、図１２と同様にトランジスタ７〜９によって構成しても良いし（ａ）、トランジスタ７（副トランジスタ），８（主トランジスタ）のみで構成しても良い（ｂ）。また、ＰチャネルＭＯＳトランジスタ２７，２８によって構成しても良い（ｃ）。
ここで、請求項１の「主トランジスタ」とは、ミラー対を構成するトランジスタにおいてベース（又はゲート）が自身のコレクタ（又はドレイン）に接続されている側を言うものとし、「副トランジスタ」とは他方のトランジスタを言うものとする。図２（ａ）の場合も、間にトランジスタ９を介しているがトランジスタ８が「主トランジスタ」となる。
尚、図１において、従来の過電流検出回路１２に付加した構成部分は、アーリー効果キャンセル回路２９を構成している。
【００１４】
次に、本実施例の作用について説明する。過電流検出回路２１では、アーリー効果キャンセル回路２９を備えたことにより、カレントミラー回路６を構成する例えばトランジスタ７，８のコレクタ電位は常に等しくなる。即ち、何れも電圧バッファ２４によって付与される所定電圧ＶＲより、トランジスタ７，８のベース−エミッタ間電圧Ｖbeだけ高い電位となる。従って、トランジスタ７，８にアーリー効果が生じたとしても、両者のコレクタ電位が等しくなることでその影響を受けることなく、両者を介して流れる電流は等しくなり、過電流検出を安定して行なうことができる。
【００１５】
また、アーリー効果キャンセル回路２９を備えたことで、以下のような作用効果も得ることができる。従来の過電流検出回路１２について考えると、過電流検出回路１２が適用されるシステムの種類によっては、ノイズの影響を排除するため、電流が多く流れる負荷側のＰＧＮＤを通常の回路グランドであるＧＮＤと分離している。２つのグランドＧＮＤ，ＰＧＮＤは基本的には同電位であるが、負荷電流の流れ方によっては両者間に電位差が生じて、過電流検出回路１２の検出動作が不安定になることがある。
【００１６】
例えば、ＰＧＮＤの電位がＧＮＤの電位０Ｖに対して−１．５Ｖになっている場合を想定する。出力電流ＩＬが比較的小さい場合、ＭＯＳトランジスタ２（出力トランジスタ）のドレイン−ソース間電圧は非常に低いため、ＭＯＳトランジスタ２のドレイン電圧も略−１．５Ｖになる。そして、オペアンプ５は、ＭＯＳトランジスタ３側のドレイン電圧がＭＯＳトランジスタ２側よりも高い場合は出力電圧を低下させるように作用するが、オペアンプ５のグランドはＧＮＤ側であるため、出力電圧は最低でも０Ｖにしかならない。
【００１７】
また、カレントミラー回路６においては、ＭＯＳトランジスタ３のドレインとの間にトランジスタ７，８が接続されているため、ベース−エミッタ間電圧Ｖbe２段分の電圧降下が発生する。従って、例えばＶbe＝０．５Ｖとすれば（車両における高温環境（例えば、１５０℃程度）を想定している）、ＭＯＳトランジスタ３のドレインは最低で−１．０Ｖとなる。その結果、ＭＯＳトランジスタ２，３のドレイン電圧に０．５Ｖの差が生じることになり、両者を介して流れる電流の比はｎ：１にならず、カレントミラー回路６に流れる電流も等しくならないため、過電流検出が正確に行われなくなる。
【００１８】
また、オペアンプ５の内部構成によっても、過電流検出に影響を与える場合がある。図３は、極めて一般的なオペアンプ５の内部回路を示す（以下は、動作説明に係る要部のみに符号を付す）。ＰＮＰトランジスタ３０〜３３は、オペアンプ５の入力段における差動対を構成しており、ＮＰＮトランジスタ３４及び３５は、上記差動対に流れる電流を比較するためのカレントミラー回路である。そして、トランジスタ３４を駆動するために必要な入力電圧は以下のようになる。
Ｖbe（Ｔ３４）＋Ｖsat（Ｔ３２）−Ｖbe（Ｔ３２）−Ｖbe（Ｔ３０）
ここで、Ｖsat（Ｔ３２）は、トランジスタ３２のエミッタ−コレクタ間飽和電圧である。例えば、Ｖbe＝０．５Ｖ，Ｖsat＝０．１Ｖとすると、オペアンプ５の低電位側の同相入力電圧は、
０．５＋０．１−０．５−０．５＝−０．４（Ｖ）
となる。従って、ＰＧＮＤが−１．５Ｖになると同相入力電圧範囲を下回るため、オペアンプ５は動作ができなくなってしまう。
【００１９】
上記のような問題を解決する構成を、図４及び図５に示す。図４では、カレントミラー回路６を構成するトランジスタ８のコレクタと、ＭＯＳトランジスタ３のドレインとの間に、レベルシフト用のダイオード３６ａ，３６ｂを挿入している。これにより、ＰＧＮＤが−１．５Ｖとなり、オペアンプ５が０Ｖまでしか出力できない場合でも、ＭＯＳトランジスタ３のドレイン電位は−２．０Ｖまでカバーできるので、誤差なく動作することが可能となる。
【００２０】
一方、図５は、オペアンプ５の同相入力範囲を改善したものであり、差動対の入力段におけるトランジスタ３２のベースとトランジスタ３０のエミッタとの間、トランジスタ３３のベースとトランジスタ３１のエミッタとの間にダイオード３７ａ〜３７ｃ，３８ａ〜３８ｃの直列回路を夫々挿入している。また、トランジスタ３０，３１のコレクタとＧＮＤとの間にも、ダイオード３９，４０を挿入している。斯様に構成した場合、オペアンプ５Ａの最低入力電圧は、
Ｖbe（Ｔ３４）＋Ｖsat（Ｔ３２）−Ｖbe（Ｔ３２）−ＶＡ−Ｖbe（Ｔ３０）
（ＶＡは、ダイオード３７ａ〜３７ｃによるレベルシフト電圧）となり、ＶＡ＝１．５Ｖであるとすれば、オペアンプ５Ａは−０．４−１．５＝−１．９（Ｖ）まで動作することができる。尚、ダイオード３９，４０は、オペアンプ５Ａの入力電圧が０Ｖを下回った場合に、ＧＮＤ側から入力端子に電流が回り込むことを防止するために挿入されている。
【００２１】
そして、図４の過電流検出回路１２Ａに図５のオペアンプ５Ａを組み合わせると、以下のような問題が発生する。例えば、ＰＧＮＤ側の電位が＋１．５Ｖである場合に、オペアンプ５Ａに供給すべき電源ＶＢの電圧を検討する。この場合、最低限必要な電圧ＶＢは、
ＶＢ＝１．５＋Ｒon×ＩＭ＋Ｖf×２＋Ｖbe（Ｔ９）＋Ｖbe（Ｔ８）
＋Ｖbe（Ｔ４１）＋Ｖsat（Ｔ２５）
但し、ＲonはＭＯＳトランジスタ３のＯＮ抵抗，ＩＭはＭＯＳトランジスタ３を介して流れる電流、Ｖbe（Ｔ４１）はオペアンプ５Ａの出力段におけるＮＰＮトランジスタ４１のベース−エミッタ間電圧、Ｖsat（Ｔ４２）は、オペアンプ５Ａにおいて電源側カレントミラー回路を構成しているＰＮＰトランジスタ４２のコレクタ−エミッタ間電圧である。
【００２２】
上式において、Ｒon×ＩＭ＝０．１Ｖ，Ｖf＝Ｖbe＝０．９Ｖ（車両における低温環境（例えば、−４０℃）を想定），Ｖsat＝０．１Ｖとすると、
ＶＢ＝１．５＋０．１＋０．９×２＋０．９×３＋０．１＝６．２（Ｖ）
となる。従って、ＶＢ＝６Ｖ程度で動作する仕様のシステムには適用することができない。尚、ＶＢ＝６Ｖは、車両が低温環境下を走行する場合において保証すべきとされているバッテリ電圧の目安である。
【００２３】
ここで、上記構成と本実施例の過電流検出回路２１とを比較する。過電流検出回路２１において、オペアンプ５を動作させるための電源ＶＢの最低電圧を考察する。アーリー効果キャンセル回路２９において付与する所定電圧ＶＲを１．５Ｖにすると、
ＶＢ＝１．５＋Ｖbe（Ｔ２２）＋Ｖbe（Ｔ９）＋Ｖbe（Ｔ８）＋Ｖbe（Ｔ４１）
＋Ｖsat（Ｔ２５）
となる。そして、同様にＶbe＝０．９Ｖ，Ｖsat＝０．１Ｖとすると、
ＶＢ＝１．５＋０．９×４＋０．１＝５．２（Ｖ）
となって、最低動作電圧を過電流検出回路１２Ａとオペアンプ５Ａとの組み合わせよりも１Ｖ改善することができ、ＶＢ＝６Ｖの場合でも十分に動作することが可能となる。
【００２４】
即ち、上記のように定まる最低電源電圧は、負荷側グランドＰＧＮＤの電位やＭＯＳトランジスタ３のＯＮ抵抗に依存することなく、アーリー効果キャンセル回路２９において付与する所定電圧ＶＲを基準として決定される。従って、所定電圧ＶＲの値を適宜設定することで最低電源電圧を調整することができる。
【００２５】
以上のように本実施例によれば、過電流検出回路２１において、カレントミラー回路６とＭＯＳトランジスタ３並びに電流検出抵抗１０との間に、アーリー効果キャンセル回路２９を配置したので、カレントミラー回路６を構成するトランジスタ７，８にアーリー効果が発生してもその影響を受けなくなり、過電流の検出精度を向上させることができる。
また、アーリー効果キャンセル回路２９を配置したことにより、回路側グランドＧＮＤに対して負荷側グランドＰＧＮＤが上昇した場合に対応する、オペアンプ５を動作させるための最低電源電圧をより低下させることができる。
【００２６】
（第２実施例）
図６は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例は、オペアンプ５の構成を改良したもので、オペアンプ５１は、図５に示すオペアンプ５Ａより逆流防止用のダイオード３９，４０を削除すると共に、入力段のトランジスタ３０，３１のコレクタ（グランド側出力端子）を、負荷側グランドＰＧＮＤに直結したものである。
以上のようにオペアンプ５１を構成することで、次のような作用効果を得ることができる。先ず、第１実施例において指摘したように、負荷側グランドＰＧＮＤの電位が相対的に低下した場合、オペアンプ５の同相入力電圧を下回ってしまうという問題が解消される。それに伴い、逆流防止用のダイオード３９，４０も不要となっている。
【００２７】
即ち、図５に示すオペアンプ５Ａにおいてはダイオード３９，４０を挿入したことにより、入力段のトランジスタ３０，３１のコレクタにはそれらの順方向電圧Ｖfが作用する。例えば、入力電圧が０Ｖである場合、トランジスタ３０，３１のエミッタ電位は夫々のベース−エミッタ間電圧Ｖbeによって決まる。そして、一般にＶbe＝Ｖｆであるため、トランジスタ３０，３１のコレクタ−エミッタ間電圧は０Ｖに近くなり、両者は飽和領域で動作することになる。従って、トランジスタ３０，３１のｈFEが低下し、エミッタ電流の殆どがベース電流として流れるため、その結果、オペアンプ５Ａの入力電流は入力電圧が低い場合に大きくなり、入力端子側のインピーダンスが異なると誤差が発生する要因となってしまう。
【００２８】
これに対して、オペアンプ５１では電流回り込み防止用のダイオード３９，４０が不要となるので、入力段を構成するトランジスタ３０，３１は飽和領域で動作することがない。ここで、トランジスタ３０について、コレクタ−エミッタ間電圧を求める。トランジスタ３０のエミッタ電圧Ｖｅ（Ｔ３０），コレクタ電圧Ｖc（Ｔ３０）は、負荷側グランドＰＧＮＤの電位をＶＰＧとすると、
Ｖｅ（Ｔ３０）＝ＶＰＧ＋Ｒon×ＩＭ＋Ｖbｅ（Ｔ３０）
Ｖc（Ｔ３０）＝ＶＰＧ
であるから、コレクタ−エミッタ間電圧Ｖce（Ｔ３０）は、
Ｖce（Ｔ３０）＝Ｖc（Ｔ３０）−Ｖｅ（Ｔ３０）
＝−Ｒon×ＩＭ−Ｖbｅ（Ｔ３０）
となる。よって、検出電流ＩＭが非常に小さくＲon×ＩＭがほぼ０Ｖであったとしても、コレクタ−エミッタ間電圧Ｖceには、ベース−エミッタ間電圧Ｖbｅによる電位差があるため、トランジスタ３０は飽和領域に至ることはない。従って、トランジスタ３０，３１のｈFEが低下してオペアンプ５１の入力電流が増加することは回避され、入力側のインピーダンスが異なることによる検出誤差が発生しなくなり、過電流検出をより高い精度で行なうことが可能となる。
【００２９】
以上のように第２実施例によれば、オペアンプ５１の入力段を構成するトランジスタ３０，３１のコレクタを負荷側グランドＰＧＮＤに直結したので、レベルシフト用の素子を削除したり或いは素子数を減らしたとしても、負荷側グランドＰＧＮＤの電位が相対的に低下した場合にオペアンプが動作できなくなるという問題は解消される。そして、電流回り込み防止用のダイオード３９，４０が不要となりトランジスタ３０，３１が飽和領域で動作することも防止されるので、過電流検出をより高精度で行なうことができる。
【００３０】
（第３実施例）
図７は本発明の第３実施例であり、オペアンプ５２は、オペアンプ５１に対してレベルシフト用のダイオード３７ｃ，３８ｃを削除すると共に、入力段における差動対の段数を１段増やした構成である。即ち、ダイオード３７ａ，３８ａのアノードと、トランジスタ３２，３３のベースとの間には、ＰＮＰトランジスタ５３，５４が追加されている。これらについては個別の設計に応じて適宜変更すれば良い。
【００３１】
（第４実施例）
図８は本発明の第４実施例であり、過電流検出回路５５を構成するアーリー効果キャンセル回路５６を、ＰＮＰトランジスタ２２，２３に替えて、ＰチャネルＭＯＳトランジスタ５７，５８で構成したものである。斯様に構成した場合も、カレントミラー回路６を構成するトランジスタ８,９のコレクタ電位は、ＭＯＳトランジスタ５７，５８にゲート電圧として与えられる所定電圧ＶＲに対して、しきい値電圧ＶＴだけ高い電圧として設定される。
【００３２】
（第５実施例）
図９は本発明の第５実施例であり、オペアンプ５９は、オペアンプ５１に対してバイポーラトランジスタを全てＭＯＳトランジスタに置き換えた構成である。
【００３３】
（第６実施例）
図１０及び図１１は本発明の第６実施例を示すものである。第６実施例は、例えば第１実施例における過電流検出回路２１を同一の半導体基板上にワンチップで形成する場合、図１０に示すように、各回路素子を、埋め込み酸化膜（ＳｉＯ２）６１を有するＳＯＩ（Silicon On Insulator）基板６２上に形成する。そして、例えばＰＮＰトランジスタなどを、埋め込み酸化膜６１に達するトレンチ６３の内部に酸化膜材料（絶縁膜材料）６４を埋設することでトレンチ分離された領域に形成する。尚、図１０（ａ）は素子形成領域の平面図、図１０（ｂ）は素子形成領域の模式的な断面図である。
【００３４】
即ち、本発明の過電流検出回路は、上述したように動作するために必要な電位を各部に確保することを目的としている。そのため、例えば図１１に示すように、ＰＮ接合分離によって形成すると、素子形成領域の外周部分となるＰ＋領域を回路グランドＧＮＤ（最低電位）に接続することになる。すると、Ｐ＋領域とＮ＋領域との間には寄生ダイオードが構成されるので、ＰＮＰトランジスタを負電位で動作させることができなくなる。
【００３５】
同様に、ＮＰＮトランジスタや回路を構成するダイオードについても回路グランドＧＮＤから寄生ダイオードが接続される。従って、あらゆる回路素子は−Ｖｆ以上の電位でしか動作できず、各実施例に示した構成を用いても負荷側グランドＰＧＮＤが±１．５Ｖ程度変動した場合の回路動作が保証できなくなってしまう。
そこで、図１０に示すようにＳＯＩ基板６２上でトレンチ分離を行う構成とすれば、ＰＮ接合分離を用いた場合のような回路動作の制限は発生せず、本発明の過電流検出回路を有効に動作させることができる。
【００３６】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
出力トランジスタによって負荷をロウサイド駆動するものに限らず、ハイサイド駆動するものに適用しても良い。
カレントミラー回路は、グランド側に配置しても良い。その場合、アーリー効果キャンセル回路を構成する素子は、ＮＰＮトランジスタやＮチャネルＭＯＳトランジスタを使用すれば良い。
第２実施例において、トランジスタ３０，３１のコレクタをＰＧＮＤに直結することに替えて、抵抗値が比較的小さい抵抗素子を介して接続しても良い。
車両上で負荷を通電駆動するものに限ることなく、広く適用することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明を、車両に搭載される負荷を通電駆動する回路に適用した場合の第１実施例であり、過電流検出回路の構成を示す図
【図２】カレントミラー回路の具体構成例を示す図
【図３】一般的なオペアンプの内部回路を示す図
【図４】従来構成における他の問題を解決するため、従来の過電流検出回路について行う対策を示す図
【図５】従来構成における他の問題を解決するため、オペアンプについて行う対策を示す図
【図６】本発明の第２実施例を示すオペアンプの内部回路を示す図
【図７】本発明の第３実施例を示す図６相当図
【図８】本発明の第４実施例を示す図１相当図
【図９】本発明の第５実施例を示す図６相当図
【図１０】本発明の第６実施例であり、（ａ）は半導体基板上に過電流検出回路を形成した場合の素子形成領域を示す平面図、（ｂ）は（ａ）の断面構造を模式的に示す図
【図１１】比較のため、ＰＮ接合分離を用いて形成した場合の図１０相当図
【図１２】従来技術を示す図１相当図
【符号の説明】
【００３８】
図面中、１は負荷、２はＮチャネルＭＯＳトランジスタ（出力トランジスタ）、３はＮチャネルＭＯＳトランジスタ（検出用トランジスタ）、５はオペアンプ、６はカレントミラー回路、７はＮＰＮトランジスタ（副トランジスタ）、８はＮＰＮトランジスタ（主トランジスタ）、１０は電流検出抵抗（電流検出手段）、１１は電圧検出回路（電流検出手段）、２１は過電流検出回路、２２，２３はＰＮＰトランジスタ、２９はアーリー効果キャンセル回路、３０，３１はＰＮＰトランジスタ、５１，５２はオペアンプ、５５は過電流検出回路、５６はアーリー効果キャンセル回路、５７，５８はＰチャネルＭＯＳトランジスタ、５９はオペアンプ、６２はＳＯＩ基板（半導体基板）、６４は酸化膜材料（絶縁膜材料）を示す。
【技術分野】
【０００１】
本発明は、負荷に対して直列に接続される出力トランジスタに流れる電流を検出するための回路に関する。
【背景技術】
【０００２】
図１２には、例えば、車両に搭載され、負荷を通電駆動するための出力トランジスタを介して流れる過電流を検出する回路の一構成例を示す。電源と負荷側のグランドＰＧＮＤとの間には、負荷１（例えば、ソレノイド，ランプ，ＤＣモータ等），ＮチャネルＭＯＳトランジスタ２の直列回路が接続されている。もう１つのＮチャネルＭＯＳトランジスタ３のソースは、ＭＯＳトランジスタ２のソースと共通に負荷側グランドＰＧＮＤに接続されている。ＭＯＳトランジスタ２及び３のゲートはドライバ４の出力端子に共通に接続されており、ＭＯＳトランジスタ２及び３は、ドライバ４の入力端子に与えられるゲート信号ＩＮによって同時にＯＮ，ＯＦＦされる。
【０００３】
ＭＯＳトランジスタ２，３のドレインは、オペアンプ５の非反転入力端子，反転入力端子に夫々接続されており、オペアンプ５の出力端子は、カレントミラー回路６の端子ａに接続されている。カレントミラー回路６は、３つのＰＮＰトランジスタ７〜９で構成され、トランジスタ７及び８のエミッタは、オペアンプ５の出力端子に接続されている。トランジスタ７及び８のベースはトランジスタ９のエミッタに共通に接続され、トランジスタ９のベースはトランジスタ８のコレクタに、コレクタは回路側のグランドＧＮＤに接続されている。
そして、トランジスタ７のコレクタ（端子ｃ）は電流検出用の抵抗１０を介して回路側グランドＧＮＤに接続されており、トランジスタ８のコレクタ（端子ｂ）はＭＯＳトランジスタ３のドレインに接続されている。また、トランジスタ７のコレクタは電圧検出回路１１の入力端子に接続されている。尚、ＭＯＳトランジスタ２，３のサイズ比は、ｎ：１に設定されている。
【０００４】
上記のように構成された過電流検出回路１２は、以下のように作用する。ゲート信号ＩＮが与えられてＭＯＳトランジスタ２及び３が同時にＯＮされると、ＭＯＳトランジスタ２を介して負荷１に電流ＩＬが流れる。オペアンプ５は、この時に発生するＭＯＳトランジスタ２のドレイン電圧とＭＯＳトランジスタ３のドレイン電圧とが等しくなるように出力電圧を調整するので、ＭＯＳトランジスタ３には、出力電流ＩＬの１／ｎの電流が流れるようになる。
そして、カレントミラー回路６は、トランジスタ８側に流れる電流と同じ電流をトランジスタ７側に流し、その電流が検出用の抵抗１０に流れて電圧に変換される。電圧検出回路１１は、例えば抵抗１０の端子電圧が所定のしきい値を超えたか否かによって過電流検出信号ＩＶを出力する。若しくは、抵抗１０の端子電圧をＡ／Ｄ変換したデータをＩＶとして出力する（この場合過電流の検出判定は、データＩＶを読み込むＣＰＵなどにより行われる）。尚、上記の回路と同様の原理に基づいて過電流検出を行なう類似した構成は、例えば特許文献１に開示されている。
【特許文献１】特許第３６８０５１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、過電流検出回路１２には以下のような問題がある。カレントミラー回路６を構成するトランジスタ７，８のコレクタ電位について考えると、トランジスタ８のコレクタ電位Ｖｃ（Ｔ８）は、以下のようになる。
Ｖｃ（Ｔ８）＝Ｖｅ（Ｔ８）−Ｖbe（Ｔ８）−Ｖbe（Ｔ９）
尚、Ｖｅ（Ｔ８）は、トランジスタ８のエミッタ電位、Ｖbeは各トランジスタのベース−エミッタ間電圧である。
【０００６】
一方、トランジスタ７のコレクタ電位Ｖｃ（Ｔ７）は、コレクタ電流をＩ１とし、抵抗１０の抵抗値をＲ１０とすると、
Ｖｃ（Ｔ７）＝Ｒ１０×Ｉ１
となる。即ち、トランジスタ７，８のコレクタ電位が異なるため、トランジスタ７，８のエミッタ−コレクタ間電圧にも差異があり、アーリー効果によって両者を流れるコレクタ電流にもずれが生じることになる。従って、カレントミラー動作が正確に行われなくなり、過電流検出精度が低下するという問題があった。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、カレントミラー回路を構成するトランジスタにおいて発生するアーリー効果の影響を排除して、過電流検出精度を向上させることができる過電流検出回路を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１記載の過電流検出回路によれば、カレントミラー回路と検出用トランジスタ並びに電流検出手段との間に、共通接続される入力端子に所定電圧が印加されるとカレントミラー回路側に接続されている出力端子の電位が定まるように１対のトランジスタを配置する。即ち、上記１対のトランジスタの入力端子に所定電圧を付与すれば、カレントミラー回路において電流出力側となる１対の端子の電位が等しくなる。従って、カレントミラー回路の内部でミラー対をなすトランジスタにアーリー効果が発生してもその影響を受けなくなり、夫々のトランジスタを介して流れる電流が等しくなるので、過電流の検出精度を向上させることができる。
【０００９】
請求項２記載の過電流検出回路によれば、オペアンプの入力段を構成する１対のトランジスタのグランド側出力端子を、回路側のグランドとは分離されている負荷側グランドに直結，若しくは抵抗素子を介して接続する。即ち、図１２に示したように、過電流検出回路１２が適用されるシステムの種類によっては、ノイズの影響を排除するため、電流が多く流れる負荷側グランドＰＧＮＤを通常の回路グランドＧＮＤと分離するケースがある。その場合、２つのグランドＧＮＤ，ＰＧＮＤ間に電位差が生じて、過電流検出回路１２の検出動作が不安定になることがある。
例えば、負荷側グランドの電位が回路側グランドに対して相対的に低下すると、オペアンプの低電位側の同相入力範囲を下回り、オペアンプが動作できなくなる場合がある。斯様な問題を解決するには、回路中の適切な箇所に例えばダイオードなどのレベルシフト用の素子と、それに伴い入力電圧が低下した場合の逆流を防止するためのダイオードを挿入することが考えられる。
【００１０】
しかしながら、今度はオペアンプの入力電圧が０Ｖ付近まで低下した場合を想定すると、逆流防止用ダイオードを挿入した結果、入力段トランジスタのグランド側出力端子の電位はダイオードの順方向電圧分だけ上昇するため、入力段トランジスタが飽和し易くなる。その結果、オペアンプの精度、更には回路全体の電流検出精度が悪化するという別の問題が発生する。そこで、請求項２では、オペアンプの入力段トランジスタのグランド側出力端子を負荷側グランドに直結，若しくは抵抗素子を介して接続することで、負荷側グランドの電位が回路側グランドに対して相対的に低下した場合の問題が解消される。それに伴い逆流防止用ダイオードも不要となるので、入力電圧が低下した場合にオペアンプの精度が悪化するという問題についても解消することができる。
【００１１】
請求項３記載の過電流検出回路によれば、各回路素子を同一の半導体基板上に形成する場合に、半導体基板をＳＯＩ基板で構成し、各回路素子の形成領域を絶縁膜材料を用いたトレンチ分離によって形成する。即ち、過電流検出回路を同一の半導体基板上に形成する際に各回路素子をＰＮ接合分離すると、寄生ダイオードが存在するためトランジスタの動作電圧範囲が制限されてしまう。従って、各回路素子の形成領域をＳＯＩ基板上でトレンチ分離すれば、上記のような動作電圧範囲が制限される問題は解消される。
【発明を実施するための最良の形態】
【００１２】
（第１実施例）
以下本発明を、車両に搭載される負荷を通電駆動する回路に適用した場合の第１実施例について図１乃至図５を参照して説明する。尚、図１２と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。本実施例の過電流検出回路２１では、従来の過電流検出回路１２に対して、カレントミラー回路６の端子ｂ，ｃとＭＯＳトランジスタ３（検出用トランジスタ）のドレイン，電流検出抵抗（電流検出手段）１０との間に、１対のＰＮＰトランジスタ２２，２３を挿入している。
即ち、トランジスタ２２，２３のエミッタ（出力端子）はカレントミラー回路６側に、コレクタ（出力端子）はＭＯＳトランジスタ３，電流検出抵抗１０側に接続され、ベース（入力端子）は電圧バッファ２４の出力端子に共通に接続されている。電圧バッファ２４は、電源ＶＢと回路グランドＧＮＤとの間に直列接続される分圧抵抗２５及び２６により分圧された電位を、所定電圧ＶＲとしてトランジスタ２２，２３のベースに出力する。
【００１３】
図２にはカレントミラー回路６の具体構成を示すが、図１２と同様にトランジスタ７〜９によって構成しても良いし（ａ）、トランジスタ７（副トランジスタ），８（主トランジスタ）のみで構成しても良い（ｂ）。また、ＰチャネルＭＯＳトランジスタ２７，２８によって構成しても良い（ｃ）。
ここで、請求項１の「主トランジスタ」とは、ミラー対を構成するトランジスタにおいてベース（又はゲート）が自身のコレクタ（又はドレイン）に接続されている側を言うものとし、「副トランジスタ」とは他方のトランジスタを言うものとする。図２（ａ）の場合も、間にトランジスタ９を介しているがトランジスタ８が「主トランジスタ」となる。
尚、図１において、従来の過電流検出回路１２に付加した構成部分は、アーリー効果キャンセル回路２９を構成している。
【００１４】
次に、本実施例の作用について説明する。過電流検出回路２１では、アーリー効果キャンセル回路２９を備えたことにより、カレントミラー回路６を構成する例えばトランジスタ７，８のコレクタ電位は常に等しくなる。即ち、何れも電圧バッファ２４によって付与される所定電圧ＶＲより、トランジスタ７，８のベース−エミッタ間電圧Ｖbeだけ高い電位となる。従って、トランジスタ７，８にアーリー効果が生じたとしても、両者のコレクタ電位が等しくなることでその影響を受けることなく、両者を介して流れる電流は等しくなり、過電流検出を安定して行なうことができる。
【００１５】
また、アーリー効果キャンセル回路２９を備えたことで、以下のような作用効果も得ることができる。従来の過電流検出回路１２について考えると、過電流検出回路１２が適用されるシステムの種類によっては、ノイズの影響を排除するため、電流が多く流れる負荷側のＰＧＮＤを通常の回路グランドであるＧＮＤと分離している。２つのグランドＧＮＤ，ＰＧＮＤは基本的には同電位であるが、負荷電流の流れ方によっては両者間に電位差が生じて、過電流検出回路１２の検出動作が不安定になることがある。
【００１６】
例えば、ＰＧＮＤの電位がＧＮＤの電位０Ｖに対して−１．５Ｖになっている場合を想定する。出力電流ＩＬが比較的小さい場合、ＭＯＳトランジスタ２（出力トランジスタ）のドレイン−ソース間電圧は非常に低いため、ＭＯＳトランジスタ２のドレイン電圧も略−１．５Ｖになる。そして、オペアンプ５は、ＭＯＳトランジスタ３側のドレイン電圧がＭＯＳトランジスタ２側よりも高い場合は出力電圧を低下させるように作用するが、オペアンプ５のグランドはＧＮＤ側であるため、出力電圧は最低でも０Ｖにしかならない。
【００１７】
また、カレントミラー回路６においては、ＭＯＳトランジスタ３のドレインとの間にトランジスタ７，８が接続されているため、ベース−エミッタ間電圧Ｖbe２段分の電圧降下が発生する。従って、例えばＶbe＝０．５Ｖとすれば（車両における高温環境（例えば、１５０℃程度）を想定している）、ＭＯＳトランジスタ３のドレインは最低で−１．０Ｖとなる。その結果、ＭＯＳトランジスタ２，３のドレイン電圧に０．５Ｖの差が生じることになり、両者を介して流れる電流の比はｎ：１にならず、カレントミラー回路６に流れる電流も等しくならないため、過電流検出が正確に行われなくなる。
【００１８】
また、オペアンプ５の内部構成によっても、過電流検出に影響を与える場合がある。図３は、極めて一般的なオペアンプ５の内部回路を示す（以下は、動作説明に係る要部のみに符号を付す）。ＰＮＰトランジスタ３０〜３３は、オペアンプ５の入力段における差動対を構成しており、ＮＰＮトランジスタ３４及び３５は、上記差動対に流れる電流を比較するためのカレントミラー回路である。そして、トランジスタ３４を駆動するために必要な入力電圧は以下のようになる。
Ｖbe（Ｔ３４）＋Ｖsat（Ｔ３２）−Ｖbe（Ｔ３２）−Ｖbe（Ｔ３０）
ここで、Ｖsat（Ｔ３２）は、トランジスタ３２のエミッタ−コレクタ間飽和電圧である。例えば、Ｖbe＝０．５Ｖ，Ｖsat＝０．１Ｖとすると、オペアンプ５の低電位側の同相入力電圧は、
０．５＋０．１−０．５−０．５＝−０．４（Ｖ）
となる。従って、ＰＧＮＤが−１．５Ｖになると同相入力電圧範囲を下回るため、オペアンプ５は動作ができなくなってしまう。
【００１９】
上記のような問題を解決する構成を、図４及び図５に示す。図４では、カレントミラー回路６を構成するトランジスタ８のコレクタと、ＭＯＳトランジスタ３のドレインとの間に、レベルシフト用のダイオード３６ａ，３６ｂを挿入している。これにより、ＰＧＮＤが−１．５Ｖとなり、オペアンプ５が０Ｖまでしか出力できない場合でも、ＭＯＳトランジスタ３のドレイン電位は−２．０Ｖまでカバーできるので、誤差なく動作することが可能となる。
【００２０】
一方、図５は、オペアンプ５の同相入力範囲を改善したものであり、差動対の入力段におけるトランジスタ３２のベースとトランジスタ３０のエミッタとの間、トランジスタ３３のベースとトランジスタ３１のエミッタとの間にダイオード３７ａ〜３７ｃ，３８ａ〜３８ｃの直列回路を夫々挿入している。また、トランジスタ３０，３１のコレクタとＧＮＤとの間にも、ダイオード３９，４０を挿入している。斯様に構成した場合、オペアンプ５Ａの最低入力電圧は、
Ｖbe（Ｔ３４）＋Ｖsat（Ｔ３２）−Ｖbe（Ｔ３２）−ＶＡ−Ｖbe（Ｔ３０）
（ＶＡは、ダイオード３７ａ〜３７ｃによるレベルシフト電圧）となり、ＶＡ＝１．５Ｖであるとすれば、オペアンプ５Ａは−０．４−１．５＝−１．９（Ｖ）まで動作することができる。尚、ダイオード３９，４０は、オペアンプ５Ａの入力電圧が０Ｖを下回った場合に、ＧＮＤ側から入力端子に電流が回り込むことを防止するために挿入されている。
【００２１】
そして、図４の過電流検出回路１２Ａに図５のオペアンプ５Ａを組み合わせると、以下のような問題が発生する。例えば、ＰＧＮＤ側の電位が＋１．５Ｖである場合に、オペアンプ５Ａに供給すべき電源ＶＢの電圧を検討する。この場合、最低限必要な電圧ＶＢは、
ＶＢ＝１．５＋Ｒon×ＩＭ＋Ｖf×２＋Ｖbe（Ｔ９）＋Ｖbe（Ｔ８）
＋Ｖbe（Ｔ４１）＋Ｖsat（Ｔ２５）
但し、ＲonはＭＯＳトランジスタ３のＯＮ抵抗，ＩＭはＭＯＳトランジスタ３を介して流れる電流、Ｖbe（Ｔ４１）はオペアンプ５Ａの出力段におけるＮＰＮトランジスタ４１のベース−エミッタ間電圧、Ｖsat（Ｔ４２）は、オペアンプ５Ａにおいて電源側カレントミラー回路を構成しているＰＮＰトランジスタ４２のコレクタ−エミッタ間電圧である。
【００２２】
上式において、Ｒon×ＩＭ＝０．１Ｖ，Ｖf＝Ｖbe＝０．９Ｖ（車両における低温環境（例えば、−４０℃）を想定），Ｖsat＝０．１Ｖとすると、
ＶＢ＝１．５＋０．１＋０．９×２＋０．９×３＋０．１＝６．２（Ｖ）
となる。従って、ＶＢ＝６Ｖ程度で動作する仕様のシステムには適用することができない。尚、ＶＢ＝６Ｖは、車両が低温環境下を走行する場合において保証すべきとされているバッテリ電圧の目安である。
【００２３】
ここで、上記構成と本実施例の過電流検出回路２１とを比較する。過電流検出回路２１において、オペアンプ５を動作させるための電源ＶＢの最低電圧を考察する。アーリー効果キャンセル回路２９において付与する所定電圧ＶＲを１．５Ｖにすると、
ＶＢ＝１．５＋Ｖbe（Ｔ２２）＋Ｖbe（Ｔ９）＋Ｖbe（Ｔ８）＋Ｖbe（Ｔ４１）
＋Ｖsat（Ｔ２５）
となる。そして、同様にＶbe＝０．９Ｖ，Ｖsat＝０．１Ｖとすると、
ＶＢ＝１．５＋０．９×４＋０．１＝５．２（Ｖ）
となって、最低動作電圧を過電流検出回路１２Ａとオペアンプ５Ａとの組み合わせよりも１Ｖ改善することができ、ＶＢ＝６Ｖの場合でも十分に動作することが可能となる。
【００２４】
即ち、上記のように定まる最低電源電圧は、負荷側グランドＰＧＮＤの電位やＭＯＳトランジスタ３のＯＮ抵抗に依存することなく、アーリー効果キャンセル回路２９において付与する所定電圧ＶＲを基準として決定される。従って、所定電圧ＶＲの値を適宜設定することで最低電源電圧を調整することができる。
【００２５】
以上のように本実施例によれば、過電流検出回路２１において、カレントミラー回路６とＭＯＳトランジスタ３並びに電流検出抵抗１０との間に、アーリー効果キャンセル回路２９を配置したので、カレントミラー回路６を構成するトランジスタ７，８にアーリー効果が発生してもその影響を受けなくなり、過電流の検出精度を向上させることができる。
また、アーリー効果キャンセル回路２９を配置したことにより、回路側グランドＧＮＤに対して負荷側グランドＰＧＮＤが上昇した場合に対応する、オペアンプ５を動作させるための最低電源電圧をより低下させることができる。
【００２６】
（第２実施例）
図６は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例は、オペアンプ５の構成を改良したもので、オペアンプ５１は、図５に示すオペアンプ５Ａより逆流防止用のダイオード３９，４０を削除すると共に、入力段のトランジスタ３０，３１のコレクタ（グランド側出力端子）を、負荷側グランドＰＧＮＤに直結したものである。
以上のようにオペアンプ５１を構成することで、次のような作用効果を得ることができる。先ず、第１実施例において指摘したように、負荷側グランドＰＧＮＤの電位が相対的に低下した場合、オペアンプ５の同相入力電圧を下回ってしまうという問題が解消される。それに伴い、逆流防止用のダイオード３９，４０も不要となっている。
【００２７】
即ち、図５に示すオペアンプ５Ａにおいてはダイオード３９，４０を挿入したことにより、入力段のトランジスタ３０，３１のコレクタにはそれらの順方向電圧Ｖfが作用する。例えば、入力電圧が０Ｖである場合、トランジスタ３０，３１のエミッタ電位は夫々のベース−エミッタ間電圧Ｖbeによって決まる。そして、一般にＶbe＝Ｖｆであるため、トランジスタ３０，３１のコレクタ−エミッタ間電圧は０Ｖに近くなり、両者は飽和領域で動作することになる。従って、トランジスタ３０，３１のｈFEが低下し、エミッタ電流の殆どがベース電流として流れるため、その結果、オペアンプ５Ａの入力電流は入力電圧が低い場合に大きくなり、入力端子側のインピーダンスが異なると誤差が発生する要因となってしまう。
【００２８】
これに対して、オペアンプ５１では電流回り込み防止用のダイオード３９，４０が不要となるので、入力段を構成するトランジスタ３０，３１は飽和領域で動作することがない。ここで、トランジスタ３０について、コレクタ−エミッタ間電圧を求める。トランジスタ３０のエミッタ電圧Ｖｅ（Ｔ３０），コレクタ電圧Ｖc（Ｔ３０）は、負荷側グランドＰＧＮＤの電位をＶＰＧとすると、
Ｖｅ（Ｔ３０）＝ＶＰＧ＋Ｒon×ＩＭ＋Ｖbｅ（Ｔ３０）
Ｖc（Ｔ３０）＝ＶＰＧ
であるから、コレクタ−エミッタ間電圧Ｖce（Ｔ３０）は、
Ｖce（Ｔ３０）＝Ｖc（Ｔ３０）−Ｖｅ（Ｔ３０）
＝−Ｒon×ＩＭ−Ｖbｅ（Ｔ３０）
となる。よって、検出電流ＩＭが非常に小さくＲon×ＩＭがほぼ０Ｖであったとしても、コレクタ−エミッタ間電圧Ｖceには、ベース−エミッタ間電圧Ｖbｅによる電位差があるため、トランジスタ３０は飽和領域に至ることはない。従って、トランジスタ３０，３１のｈFEが低下してオペアンプ５１の入力電流が増加することは回避され、入力側のインピーダンスが異なることによる検出誤差が発生しなくなり、過電流検出をより高い精度で行なうことが可能となる。
【００２９】
以上のように第２実施例によれば、オペアンプ５１の入力段を構成するトランジスタ３０，３１のコレクタを負荷側グランドＰＧＮＤに直結したので、レベルシフト用の素子を削除したり或いは素子数を減らしたとしても、負荷側グランドＰＧＮＤの電位が相対的に低下した場合にオペアンプが動作できなくなるという問題は解消される。そして、電流回り込み防止用のダイオード３９，４０が不要となりトランジスタ３０，３１が飽和領域で動作することも防止されるので、過電流検出をより高精度で行なうことができる。
【００３０】
（第３実施例）
図７は本発明の第３実施例であり、オペアンプ５２は、オペアンプ５１に対してレベルシフト用のダイオード３７ｃ，３８ｃを削除すると共に、入力段における差動対の段数を１段増やした構成である。即ち、ダイオード３７ａ，３８ａのアノードと、トランジスタ３２，３３のベースとの間には、ＰＮＰトランジスタ５３，５４が追加されている。これらについては個別の設計に応じて適宜変更すれば良い。
【００３１】
（第４実施例）
図８は本発明の第４実施例であり、過電流検出回路５５を構成するアーリー効果キャンセル回路５６を、ＰＮＰトランジスタ２２，２３に替えて、ＰチャネルＭＯＳトランジスタ５７，５８で構成したものである。斯様に構成した場合も、カレントミラー回路６を構成するトランジスタ８,９のコレクタ電位は、ＭＯＳトランジスタ５７，５８にゲート電圧として与えられる所定電圧ＶＲに対して、しきい値電圧ＶＴだけ高い電圧として設定される。
【００３２】
（第５実施例）
図９は本発明の第５実施例であり、オペアンプ５９は、オペアンプ５１に対してバイポーラトランジスタを全てＭＯＳトランジスタに置き換えた構成である。
【００３３】
（第６実施例）
図１０及び図１１は本発明の第６実施例を示すものである。第６実施例は、例えば第１実施例における過電流検出回路２１を同一の半導体基板上にワンチップで形成する場合、図１０に示すように、各回路素子を、埋め込み酸化膜（ＳｉＯ２）６１を有するＳＯＩ（Silicon On Insulator）基板６２上に形成する。そして、例えばＰＮＰトランジスタなどを、埋め込み酸化膜６１に達するトレンチ６３の内部に酸化膜材料（絶縁膜材料）６４を埋設することでトレンチ分離された領域に形成する。尚、図１０（ａ）は素子形成領域の平面図、図１０（ｂ）は素子形成領域の模式的な断面図である。
【００３４】
即ち、本発明の過電流検出回路は、上述したように動作するために必要な電位を各部に確保することを目的としている。そのため、例えば図１１に示すように、ＰＮ接合分離によって形成すると、素子形成領域の外周部分となるＰ＋領域を回路グランドＧＮＤ（最低電位）に接続することになる。すると、Ｐ＋領域とＮ＋領域との間には寄生ダイオードが構成されるので、ＰＮＰトランジスタを負電位で動作させることができなくなる。
【００３５】
同様に、ＮＰＮトランジスタや回路を構成するダイオードについても回路グランドＧＮＤから寄生ダイオードが接続される。従って、あらゆる回路素子は−Ｖｆ以上の電位でしか動作できず、各実施例に示した構成を用いても負荷側グランドＰＧＮＤが±１．５Ｖ程度変動した場合の回路動作が保証できなくなってしまう。
そこで、図１０に示すようにＳＯＩ基板６２上でトレンチ分離を行う構成とすれば、ＰＮ接合分離を用いた場合のような回路動作の制限は発生せず、本発明の過電流検出回路を有効に動作させることができる。
【００３６】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
出力トランジスタによって負荷をロウサイド駆動するものに限らず、ハイサイド駆動するものに適用しても良い。
カレントミラー回路は、グランド側に配置しても良い。その場合、アーリー効果キャンセル回路を構成する素子は、ＮＰＮトランジスタやＮチャネルＭＯＳトランジスタを使用すれば良い。
第２実施例において、トランジスタ３０，３１のコレクタをＰＧＮＤに直結することに替えて、抵抗値が比較的小さい抵抗素子を介して接続しても良い。
車両上で負荷を通電駆動するものに限ることなく、広く適用することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明を、車両に搭載される負荷を通電駆動する回路に適用した場合の第１実施例であり、過電流検出回路の構成を示す図
【図２】カレントミラー回路の具体構成例を示す図
【図３】一般的なオペアンプの内部回路を示す図
【図４】従来構成における他の問題を解決するため、従来の過電流検出回路について行う対策を示す図
【図５】従来構成における他の問題を解決するため、オペアンプについて行う対策を示す図
【図６】本発明の第２実施例を示すオペアンプの内部回路を示す図
【図７】本発明の第３実施例を示す図６相当図
【図８】本発明の第４実施例を示す図１相当図
【図９】本発明の第５実施例を示す図６相当図
【図１０】本発明の第６実施例であり、（ａ）は半導体基板上に過電流検出回路を形成した場合の素子形成領域を示す平面図、（ｂ）は（ａ）の断面構造を模式的に示す図
【図１１】比較のため、ＰＮ接合分離を用いて形成した場合の図１０相当図
【図１２】従来技術を示す図１相当図
【符号の説明】
【００３８】
図面中、１は負荷、２はＮチャネルＭＯＳトランジスタ（出力トランジスタ）、３はＮチャネルＭＯＳトランジスタ（検出用トランジスタ）、５はオペアンプ、６はカレントミラー回路、７はＮＰＮトランジスタ（副トランジスタ）、８はＮＰＮトランジスタ（主トランジスタ）、１０は電流検出抵抗（電流検出手段）、１１は電圧検出回路（電流検出手段）、２１は過電流検出回路、２２，２３はＰＮＰトランジスタ、２９はアーリー効果キャンセル回路、３０，３１はＰＮＰトランジスタ、５１，５２はオペアンプ、５５は過電流検出回路、５６はアーリー効果キャンセル回路、５７，５８はＰチャネルＭＯＳトランジスタ、５９はオペアンプ、６２はＳＯＩ基板（半導体基板）、６４は酸化膜材料（絶縁膜材料）を示す。
【特許請求の範囲】
【請求項１】
電源とグランドとの間に負荷と共に直列接続される出力トランジスタと同時にＯＮ，ＯＦＦされ、出力端子の一方が、前記出力トランジスタの非負荷側の出力端子と共通に接続される検出用トランジスタと、
非反転入力端子が前記出力トランジスタの負荷側出力端子に接続されると共に、反転入力端子が前記検出用トランジスタの他方の出力端子に接続されるオペアンプと、
このオペアンプの出力端子と、前記検出用トランジスタの他方の出力端子側との間に主トランジスタが接続されるカレントミラー回路と、
このカレントミラー回路の副トランジスタ側に流れる電流を検出する電流検出手段とを備えて構成される過電流検出回路において、
前記カレントミラー回路と前記検出用トランジスタ並びに前記電流検出手段との間に配置され、共通に接続される入力端子に所定電圧が印加されると前記カレントミラー回路側に接続されている出力端子の電位が定まる１対のトランジスタを備えたことを特徴とする過電流検出回路。
【請求項２】
前記負荷と前記出力トランジスタとの直列回路が接続されているグランドが、回路側グランドとは分離されている負荷側グランドである場合に、
前記オペアンプは、入力段を構成する１対のトランジスタのグランド側出力端子が、前記負荷側グランドに直結，若しくは抵抗素子を介して接続されていることを特徴とする請求項１記載の過電流検出回路。
【請求項３】
前記各回路素子を同一の半導体基板上に形成する場合、
前記半導体基板はＳＯＩ（Silicon On Insulator）基板で構成され、
前記各回路素子の形成領域を、絶縁膜材料を用いたトレンチ分離により形成したことを特徴とする請求項１又は２記載の過電流検出回路。
【請求項１】
電源とグランドとの間に負荷と共に直列接続される出力トランジスタと同時にＯＮ，ＯＦＦされ、出力端子の一方が、前記出力トランジスタの非負荷側の出力端子と共通に接続される検出用トランジスタと、
非反転入力端子が前記出力トランジスタの負荷側出力端子に接続されると共に、反転入力端子が前記検出用トランジスタの他方の出力端子に接続されるオペアンプと、
このオペアンプの出力端子と、前記検出用トランジスタの他方の出力端子側との間に主トランジスタが接続されるカレントミラー回路と、
このカレントミラー回路の副トランジスタ側に流れる電流を検出する電流検出手段とを備えて構成される過電流検出回路において、
前記カレントミラー回路と前記検出用トランジスタ並びに前記電流検出手段との間に配置され、共通に接続される入力端子に所定電圧が印加されると前記カレントミラー回路側に接続されている出力端子の電位が定まる１対のトランジスタを備えたことを特徴とする過電流検出回路。
【請求項２】
前記負荷と前記出力トランジスタとの直列回路が接続されているグランドが、回路側グランドとは分離されている負荷側グランドである場合に、
前記オペアンプは、入力段を構成する１対のトランジスタのグランド側出力端子が、前記負荷側グランドに直結，若しくは抵抗素子を介して接続されていることを特徴とする請求項１記載の過電流検出回路。
【請求項３】
前記各回路素子を同一の半導体基板上に形成する場合、
前記半導体基板はＳＯＩ（Silicon On Insulator）基板で構成され、
前記各回路素子の形成領域を、絶縁膜材料を用いたトレンチ分離により形成したことを特徴とする請求項１又は２記載の過電流検出回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００７−１９５００６（Ｐ２００７−１９５００６Ａ）
【公開日】平成１９年８月２日（２００７．８．２）
【国際特許分類】
【出願番号】特願２００６−１２１３８（Ｐ２００６−１２１３８）
【出願日】平成１８年１月２０日（２００６．１．２０）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成１９年８月２日（２００７．８．２）
【国際特許分類】
【出願日】平成１８年１月２０日（２００６．１．２０）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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