配線基板及び半導体装置
【課題】両面に実装された半導体素子同士を狭ピッチ及び短距離で接続することが可能な低コストの配線基板、および半導体装置を提供する。
【解決手段】本配線基板は、無機誘電体を含む絶縁性基材１１と、前記絶縁性基材の一方の面から他方の面に貫通する複数の線状導体１２と、を備えたコア基板１３と、その両面に形成され、それぞれの面で前記線状導体の一部を介して電気的に接続された第１、第２配線層２１，２２と、を有し、それぞれの前記配線層を覆う第１、第２絶縁層１４，１５とを有し、同様の繰り返しにて第３，第４の配線層２３，２４が形成され、かつ前記第１配線層と第２配線層とは、前記線状導体の一部を介して電気的に接続されており、前記線状導体は、信号配線と接続される線状導体と、前記信号配線と接続される線状導体の周囲に位置する線状導体と、を有し、前記周囲に位置する線状導体は、グラウンド配線と接続される。
【解決手段】本配線基板は、無機誘電体を含む絶縁性基材１１と、前記絶縁性基材の一方の面から他方の面に貫通する複数の線状導体１２と、を備えたコア基板１３と、その両面に形成され、それぞれの面で前記線状導体の一部を介して電気的に接続された第１、第２配線層２１，２２と、を有し、それぞれの前記配線層を覆う第１、第２絶縁層１４，１５とを有し、同様の繰り返しにて第３，第４の配線層２３，２４が形成され、かつ前記第１配線層と第２配線層とは、前記線状導体の一部を介して電気的に接続されており、前記線状導体は、信号配線と接続される線状導体と、前記信号配線と接続される線状導体の周囲に位置する線状導体と、を有し、前記周囲に位置する線状導体は、グラウンド配線と接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の線状導体を有する配線基板、及び前記配線基板の両面に半導体素子を搭載した半導体装置に関する。
【背景技術】
【０００２】
従来から、配線基板上に半導体素子を実装した半導体装置が知られている。以下、図１を参照しながら、配線基板上に半導体素子を実装した従来の半導体装置について説明する。図１は、配線基板上に半導体素子を実装した従来の半導体装置を例示する断面図である。図１を参照するに、半導体装置３００は、多層配線基板５００と、半導体素子４００と、はんだバンプ４１０と、アンダーフィル樹脂層４２０とを有する。多層配線基板５００の中心部には、支持体５１０が設けられている。
【０００３】
支持体５１０の第１主面５１０ａには、第１配線層６１０ａが形成されている。又、支持体５１０には、第１主面５１０ａから第２主面５１０ｂに貫通するスルービア６９０が形成されている。第１配線層６１０ａは、スルービア６９０を介して後述する第４配線層６１０ｂと電気的に接続されている。更に、第１配線層６１０ａを覆うように第１絶縁層５２０ａが形成されており、第１絶縁層５２０ａ上には、第２配線層６２０ａが形成されている。第１配線層６１０ａと第２配線層６２０ａとは、第１絶縁層５２０ａを貫通するビアホール５２０ｘを介して電気的に接続されている。
【０００４】
更に、第２配線層６２０ａを覆うように第２絶縁層５３０ａが形成されている。第２絶縁層５３０ａ上には、第３配線層６３０ａが形成されている。第２配線層６２０ａと第３配線層６３０ａとは、第２絶縁層５３０ａを貫通するビアホール５３０ｘを介して電気的に接続されている。
【０００５】
更に、第３配線層６３０ａを覆うように、開口部５５０ｘを有するソルダーレジスト層５５０ａが形成されている。第３配線層６３０ａのソルダーレジスト層５５０ａの開口部５５０ｘから露出する部分は、電極パッドとして機能する（以降、第３配線層６３０ａのソルダーレジスト層５５０ａの開口部５５０ｘから露出する部分を電極パッド６３０ａという場合がある）。以降、電極パッド６３０ａが形成されている面を、多層配線基板５００の第１主面という場合がある。
【０００６】
支持体５１０の第２主面５１０ｂには、第４配線層６１０ｂが形成され、更に、第４配線層６１０ｂを覆うように第３絶縁層５２０ｂが形成されている。第３絶縁層５２０ｂ上には、第５配線層６２０ｂが形成されている。第４配線層６１０ｂと第５配線層６２０ｂとは、第３絶縁層５２０ｂを貫通するビアホール５２０ｙを介して電気的に接続されている。
【０００７】
更に、第５配線層６２０ｂを覆うように第４絶縁層５３０ｂが形成されている。第４絶縁層５３０ｂ上には、第６配線層６３０ｂが形成されている。第５配線層６２０ｂと第６配線層６３０ｂとは、第４絶縁層５３０ｂを貫通するビアホール５３０ｙを介して電気的に接続されている。
【０００８】
更に、第６配線層６３０ｂを覆うように、開口部５５０ｙを有するソルダーレジスト層５５０ｂが形成されている。第６配線層６３０ｂのソルダーレジスト層５５０ｂの開口部５５０ｙから露出する部分は、電極パッドとして機能する（以降、第６配線層６３０ｂのソルダーレジスト層５５０ｂの開口部５５０ｙから露出する部分を電極パッド６３０ｂという場合がある）。以降、電極パッド６３０ｂが形成されている面を、多層配線基板５００の第２主面という場合がある。
【０００９】
電極パッド６３０ｂ上には、はんだバンプ６８０が形成されている。はんだバンプ６８０は、半導体装置３００をマザーボード等の回路基板（図示せず）に実装する際に、回路基板の対応する端子と電気的に接続される外部接続端子として機能する。
【００１０】
多層配線基板５００の第１主面には半導体素子４００が実装されている。半導体素子４００は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）や電極パッド（図示せず）が形成されたものである。半導体素子４００の電極パッド（図示せず）上には、はんだバンプ４１０が形成されている。
【００１１】
半導体素子４００の電極パッド（図示せず）は、はんだバンプ４１０により、多層配線基板５００の対応する電極パッド６３０ａと電気的に接続されている。はんだバンプ４１０の材料としては、例えばＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。半導体素子４００と多層配線基板５００のソルダーレジスト層５５０ａとの間には、アンダーフィル樹脂層４２０が充填されている。
【００１２】
又、従来から、配線基板の両面に半導体素子を搭載した半導体装置が知られている。以下、図２を参照しながら、配線基板の両面に半導体素子を搭載した従来の半導体装置について説明する。図２は、配線基板の両面に半導体素子を搭載した従来の半導体装置を例示する断面図である。図２を参照するに、半導体装置７００は、配線基板８００と、半導体素子９００と、はんだバンプ９１０と、半導体素子９５０と、はんだバンプ９６０とを有する。
【００１３】
配線基板８００において、シリコンからなる基板本体８１０の第１主面８１０ａには、第１配線層８２０ａが形成されている。又、基板本体８１０には、第１主面８１０ａから第２主面８１０ｂに貫通するスルービア８３０が形成されている。第１配線層８２０ａは、スルービア８３０を介して後述する第２配線層８２０ｂと電気的に接続されている。更に、第１配線層８２０ａを覆うようにソルダーレジスト層８４０ａが形成されている。第１配線層８２０ａのソルダーレジスト層８４０ａの開口部８４０ｘから露出する部分は、電極パッドとして機能する（以降、第１配線層８２０ａのソルダーレジスト層８４０ａの開口部８４０ｘから露出する部分を電極パッド８２０ａという場合がある）。以降、電極パッド８２０ａが形成されている面を、配線基板８００の第１主面という場合がある。
【００１４】
基板本体８１０の第２主面８１０ｂには、第２配線層８２０ｂが形成されている。更に、第２配線層８２０ｂを覆うようにソルダーレジスト層８４０ｂが形成されている。第２配線層８２０ｂのソルダーレジスト層８４０ｂの開口部８４０ｙから露出する部分は、電極パッドとして機能する（以降、第２配線層８２０ｂのソルダーレジスト層８４０ｂの開口部８４０ｙから露出する部分を電極パッド８２０ｂという場合がある）。以降、電極パッド８２０ｂが形成されている面を、配線基板８００の第２主面という場合がある。
【００１５】
一部の電極パッド８２０ｂ上には、はんだバンプ８５０が形成されている。はんだバンプ８５０は、半導体装置７００をマザーボード等の回路基板（図示せず）に実装する際に、回路基板の対応する端子と電気的に接続される外部接続端子として機能する。
【００１６】
配線基板８００の第１主面には半導体素子９００が実装されている。半導体素子９００は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）や電極パッド（図示せず）が形成されたものである。半導体素子９００は、例えばメモリーデバイス等である。半導体素子９００の電極パッド（図示せず）上には、はんだバンプ９１０が形成されている。
【００１７】
半導体素子９００の電極パッド（図示せず）は、はんだバンプ９１０により、配線基板８００の対応する電極パッド８２０ａと電気的に接続されている。はんだバンプ９１０の材料としては、例えばＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
【００１８】
配線基板８００の第２主面には半導体素子９５０が実装されている。半導体素子９５０は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）や電極パッド（図示せず）が形成されたものである。半導体素子９５０は、例えばロジックデバイス等である。半導体素子９５０の電極パッド（図示せず）上には、はんだバンプ９６０が形成されている。
【００１９】
半導体素子９５０の電極パッド（図示せず）は、はんだバンプ９６０により、配線基板８００の対応する電極パッド８２０ｂと電気的に接続されている。はんだバンプ９６０の材料としては、例えばＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開平１０−３０８５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
しかしながら、半導体装置３００のように、従来型の多層配線基板５００を用いる場合は、支持体５１０やスルービア６９０の加工の限界から、多層配線基板５００の第１主面と第２主面とを、各配線層を平面方向（Ｘ方向又はＹ方向、又はその両方）に引き回すことなく接続することは困難である。そのため、多層配線基板５００の第１主面と第２主面とを狭ピッチ及び短距離で接続することはできない。
【００２２】
又、半導体装置７００のように、シリコンからなる基板本体８１０に貫通孔を設けて金属等を充填する方法でスルービア８３０（所謂ＴＳＶ：Through Silicon Via）を形成することにより、配線基板８００の第１主面と第２主面とを、各配線層を平面方向（Ｘ方向又はＹ方向、又はその両方）に引き回すことなくスルービア８３０のみで接続することができる。そのため、配線基板８００の第１主面及び第２主面に搭載されている半導体素子９００及び９５０を狭ピッチ及び短距離で接続することができる。しかしながら、シリコンからなる基板本体８１０にスルービア８３０（所謂ＴＳＶ：Through Silicon Via）を形成するための加工コストが高く、搭載する半導体素子のサイズの関係に制約がある等の問題があった。
【００２３】
本発明は、上記の点に鑑みて、両面に実装された半導体素子同士を狭ピッチ及び短距離で接続することが可能な低コストの配線基板、及び前記配線基板の両面に半導体素子を実装した半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００２４】
本配線基板は、無機誘電体を含む絶縁性基材と、前記絶縁性基材の一方の面から他方の面に貫通する複数の線状導体と、を備えたコア基板と、前記一方の面及び前記他方の面に形成され、前記線状導体の一部を介して電気的に接続された配線層と、を有し、前記配線層は、前記一方の面に形成され、前記一方の面から露出する前記複数の線状導体の一部と電気的に接続された第１配線層と、前記他方の面に形成され、前記他方の面から露出する前記複数の線状導体の一部と電気的に接続された第２配線層と、を含み、前記一方の面には、前記第１配線層を覆うように形成された第１絶縁層と、前記第１絶縁層上に形成され、かつ、前記第１絶縁層に設けられた貫通孔を介して前記第１配線層と電気的に接続された第３配線層が形成され、前記他方の面には、前記第２配線層を覆うように形成された第２絶縁層と、前記第２絶縁層上に形成され、かつ、前記第２絶縁層に設けられた貫通孔を介して前記第２配線層と電気的に接続された第４配線層が形成され、前記第１配線層と前記第２配線層とは、前記線状導体の一部を介して電気的に接続されており、前記線状導体は、信号配線と接続される線状導体と、前記信号配線と接続される線状導体の周囲に位置する線状導体と、を有し、前記周囲に位置する線状導体は、グラウンド配線と接続されることを要件とする。
【００２５】
本半導体装置は、本発明に係る配線基板の両面に半導体素子が実装されていることを要件とする。
【発明の効果】
【００２６】
開示の技術によれば、両面に実装された半導体素子同士を狭ピッチ及び短距離で接続することが可能な低コストの配線基板、及び前記配線基板の両面に半導体素子を実装した半導体装置を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】従来の半導体装置を例示する断面図（その１）である。
【図２】従来の半導体装置を例示する断面図（その２）である。
【図３】第１の実施の形態に係る配線基板を例示する断面図である。
【図４】図３のＡ部を拡大して例示する斜視透視図である。
【図５】第１の実施の形態に係る配線基板の製造工程を例示する図（その１）である。
【図６】第１の実施の形態に係る配線基板の製造工程を例示する図（その２）である。
【図７】第１の実施の形態に係る配線基板の製造工程を例示する図（その３）である。
【図８】第１の実施の形態に係る配線基板の製造工程を例示する図（その４）である。
【図９】第１の実施の形態に係る配線基板の製造工程を例示する図（その５）である。
【図１０】第１の実施の形態に係る配線基板の製造工程を例示する図（その６）である。
【図１１】第１の実施の形態に係る配線基板の製造工程を例示する図（その７）である。
【図１２】第１の実施の形態の変形例に係る配線基板の一部を例示する図である。
【図１３】第２の実施の形態に係る半導体装置を例示する断面図である。
【図１４】第２の実施の形態の変形例１に係る半導体装置を例示する断面図である。
【図１５】第２の実施の形態の変形例２に係る半導体装置を例示する断面図である。
【発明を実施するための形態】
【００２８】
以下、図面を参照して、実施の形態の説明を行う。
【００２９】
〈第１の実施の形態〉
［第１の実施の形態に係る配線基板の構造］
始めに、第１の実施の形態に係る配線基板の構造について説明する。図３は、第１の実施の形態に係る配線基板を例示する断面図である。図４は、図３のＡ部を拡大して例示する斜視透視図である。ただし、図４において、一部の構成要素は省略されている。図３及び図４において、Ｘ方向は後述するコア基板１３の一方の面１３ａと平行な方向、Ｙ方向はＸ方向に垂直な方向（紙面奥行き方向）、Ｚ方向はＸ方向及びＹ方向に垂直な方向（コア基板１３の厚さ方向）をそれぞれ示している。
【００３０】
図３及び図４を参照するに、配線基板１０は、コア基板１３と、第１絶縁層１４と、第２絶縁層１５と、第１ソルダーレジスト層１６と、第２ソルダーレジスト層１７と、第１配線層２１と、第２配線層２２と、第３配線層２３と、第４配線層２４とを有する。
【００３１】
配線基板１０において、コア基板１３は、例えば厚さ７０〜１００μｍ程度、大きさ１０×１０ｍｍ程度の基板であり、絶縁性基材１１全体に亘りそのＺ方向（厚さ方向）に形成された多数の貫通孔１１ｘに金属材料を充填して線状導体（ビア）１２が形成された基板である。絶縁性基材１１としては、例えばアルミナ（酸化アルミニウム）、ムライト、窒化アルミニウム、ガラスセラミックス（ガラスとセラミックスの複合材料）、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、チタンジルコン酸鉛等の誘電率の高い材料（無機誘電体）を用いることが好ましい。例えば、アルミナ（酸化アルミニウム）の誘電率は８〜１０、ムライトの誘電率は６．５である。
【００３２】
配線基板１０の両面には半導体素子が実装可能であるが、実装される半導体素子が例えばシリコンである場合、その熱膨張係数（ＣＴＥ）は３ｐｐｍ／℃程度である。又、配線基板１０に形成される第１配線層２１等が例えば銅（Ｃｕ）である場合、その熱膨張係数（ＣＴＥ）は１６〜１７ｐｐｍ／℃程度である。絶縁性基材１１の材料として例えば熱膨張係数（ＣＴＥ）が６〜７ｐｐｍ／℃程度のアルミナや熱膨張係数（ＣＴＥ）が４．５ｐｐｍ／℃程度のムライト等の半導体素子３０の熱膨張係数（ＣＴＥ）と第１配線層２１等の熱膨張係数（ＣＴＥ）との中間的な値の熱膨張係数（ＣＴＥ）を有するセラミックス等を用いることにより、配線基板１０に実装される半導体素子と第１配線層２１等との熱膨張係数（ＣＴＥ）の差に起因する応力を緩和することができる。
【００３３】
線状導体１２は、その一端面がコア基板１３の一方の面１３ａから露出しており、その他端面がコア基板１３の他方の面１３ｂから露出している。線状導体１２は、例えば平面視円形に形成されており、その直径は例えば３０ｎｍ〜２０００ｎｍ程度とすることができる。なお、平面視とは、対象物を図３のＺ方向から見た場合を指す。又、線状導体１２は、隣接する線状導体１２の間隔が線状導体１２の直径よりも小さくなる程度に密に形成されていることが好ましい。ただし、線状導体１２の配置形態については、特に限定されず、例えばヘキサゴナル状に配置されていてもよいし、グリッド状に配置されていてもよい。
【００３４】
各線状導体１２は、コア基板１３の一方の面１３ａに形成された導体と他方の面１３ｂに形成された導体とを接続するビアとしての機能を有する。ただし、線状導体１２の一部は導体には接続されず、電気的に孤立（フローティング）した状態であっても構わない。線状導体（ビア）１２を形成する金属材料としては、例えば銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）等を用いることができる。
【００３５】
ここで、第１の実施の形態に係るコア基板１３と従来の配線基板の有するコア基板とを対比する。従来の配線基板では、コア基板の両側に設けられた配線層同士を電気的に接続するための手段として、コア基板にスルーホール（充填導体）を形成し、更に形成したスルーホールの両面に受けパッドを形成する必要があった。そして、スルーホール（受けパッドを含む）を形成するにあたり、搭載されるチップ部品の機能等に応じて、１枚ずつ特定のコア基板を用意し、用意したコア基板に対して穴明け、メタライジング、穴埋め等の加工を行う必要があった。このため、コア基板を製造するのに長時間を要し、目的とするコア基板を効率良く製造することができず、コア基板のコストが高くなるという問題があった。
【００３６】
又、従来の配線基板では、コア基板に対するスルーホールの加工精度やアライメント精度、配線層の積層精度などに依存して、受けパッドの径を大きくする必要があった。このため、配線設計の自由度が阻害され、配線密度が制約されるという問題があった。特に、電子機器の更なる小型化等の要求に伴い、現状の技術ではスルーホールの直径及び配設ピッチも限界にきているため、配線基板全体の配線密度はより一層制約されることになる。
【００３７】
第１の実施の形態に係る配線基板１０では、コア基板１３の一方の面１３ａから他方の面１３ｂに貫通する多数の線状導体１２により、コア基板１３の一方の面１３ａに形成された導体と他方の面１３ｂに形成された導体とを接続することができるため、上記のような従来の配線基板の問題点を回避することができる。
【００３８】
図３及び図４に戻り、第１配線層２１は、コア基板１３の一方の面１３ａに形成されている。第１配線層２１は、コア基板１３の一方の面１３ａから露出した多数の線状導体１２の端面と電気的に接続されている。第１配線層２１の材料としては、例えば銅（Ｃｕ）等を用いることができる。
【００３９】
第１絶縁層１４は、第１配線層２１を覆うようにコア基板１３の一方の面１３ａに形成されている。第１絶縁層１４の材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。
【００４０】
第２配線層２２は、コア基板１３の他方の面１３ｂに形成されている。第２配線層２２は、コア基板１３の他方の面１３ｂから露出した多数の線状導体１２の端面と電気的に接続されている。
【００４１】
第２絶縁層１５は、第２配線層２２を覆うようにコア基板１３の他方の面１３ｂに形成されている。第２絶縁層１５の材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。
【００４２】
第３配線層２３は、第１絶縁層１４上に形成されている。第３配線層２３は、第１絶縁層１４を貫通する第１ビアホール１４ｘを介して、第１配線層２１と電気的に接続されている。第３配線層２３の材料としては、例えば銅（Ｃｕ）等を用いることができる。
【００４３】
第１ソルダーレジスト層１６は、第３配線層２３を覆うように第１絶縁層１４上に形成されている。第１ソルダーレジスト層１６は開口部１６ｘを有し、開口部１６ｘ内には第３配線層２３の一部が露出している。開口部１６ｘ内に露出する第３配線層２３は半導体素子等と接続される電極パッドとして機能する。開口部１６ｘの形状は、例えば平面視において円形とすることができる。開口部１６ｘの形状が平面視において円形である場合、開口部１６ｘの径は例えば２０〜５０μｍ程度とすることができる。
【００４４】
第４配線層２４は、第２絶縁層１５上に形成されている。第４配線層２４は、第２絶縁層１５を貫通する第２ビアホール１５ｘを介して、第２配線層２２と電気的に接続されている。第４配線層２４の材料としては、例えば銅（Ｃｕ）等を用いることができる。
【００４５】
第２ソルダーレジスト層１７は、第４配線層２４を覆うように第２絶縁層１５上に形成されている。第２ソルダーレジスト層１７は開口部１７ｘ及び１７ｙを有し、開口部１７ｘ及び１７ｙ内には第４配線層２４の一部が露出している。開口部１７ｘ内に露出する第４配線層２４は半導体素子等と接続される電極パッドとして機能する。開口部１７ｙ内に露出する第４配線層２４は他の実装基板等と接続される電極パッドとして機能する。開口部１７ｘ及び１７ｙの形状は、例えば平面視において円形とすることができる。開口部１７ｘ及び１７ｙの形状が平面視において円形である場合、開口部１７ｘの径は例えば２０〜５０μｍ程度とすることができる。又、開口部１７ｙの径は、開口部１７ｘの径よりも大きく、例えば３００〜５００μｍ程度とすることができる。
【００４６】
［第１の実施の形態に係る配線基板の製造方法］
続いて、第１の実施の形態に係る配線基板の製造方法について説明する。図５〜図１１は、第１の実施の形態に係る配線基板の製造工程を例示する図である。図５〜図１１において、図３に示す配線基板１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。
【００４７】
始めに、図５に示す工程では、絶縁性基材１１を準備し、準備した絶縁性基材１１全体に亘りその厚さ方向に、多数の貫通孔１１ｘを形成する。絶縁性基材１１としては、例えば厚さ７０〜１００μｍ程度、大きさ１０×１０ｍｍ程度の酸化アルミニウム等を用いることができる。貫通孔１１ｘは、例えば平面視円形とすることができ、その場合の直径φ１は例えば３０ｎｍ〜２０００ｎｍ程度とすることができる。又、貫通孔１１ｘは、隣接する貫通孔１１ｘの間隔Ｐが貫通孔１１ｘの直径φ１よりも小さくなる程度に密に形成することが好ましい。ただし、貫通孔１１ｘの配置形態については、特に限定されず、例えばヘキサゴナル状に配置してもよいし、グリッド状に配置してもよい。
【００４８】
貫通孔１１ｘの形成方法の一例を以下に示す。貫通孔１１ｘは、例えば陽極酸化法を用いて形成することができる。具体的には、例えばアルミニウム（Ａｌ）の配線基板の一方の面を絶縁被膜したＡｌ配線基板、又はガラス配線基板上にスパッタリング等によりアルミニウム（Ａｌ）の電極層を形成したＡｌ電極層を用意し、用意したＡｌ配線基板又はＡｌ電極層の表面を洗浄後、電解液（好適には硫酸水溶液）中に浸漬し、浸漬したＡｌ配線基板又はＡｌ電極層を陽極とし、これに対向配置される白金（Ｐｄ）電極を陰極として通電（パルス電圧を印加）することで、Ａｌ配線基板又はＡｌ電極層の表面に多孔質金属酸化膜（微小径の孔が規則正しく形成された酸化アルミニウムの膜）を形成することができる。
【００４９】
この後、陽極酸化とは逆電位の電圧を各電極に印加（Ａｌ配線基板又はＡｌ電極層を陰極とし、白金（Ｐｄ）電極を陽極として通電）することで、多孔質金属酸化膜をＡｌ配線基板又はＡｌ電極層から分離する。これによって、所望の微小径（例えば３０ｎｍ〜２０００ｎｍ）の貫通孔１１ｘが高密度に形成された絶縁性基材１１が得られる。なお、絶縁性基材１１の材料としては、アルミナ（酸化アルミニウム）以外に、ムライト、窒化アルミニウム、ガラスセラミックス（ガラスとセラミックスの複合材料）、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、チタンジルコン酸鉛等を用いてもよい。
【００５０】
次いで、図６に示す工程で、絶縁性基材１１に形成された貫通孔１１ｘに金属材料を充填して線状導体（ビア）１２を形成する。以降、線状導体１２を有する絶縁性基材１１をコア基板１３と称する場合がある。線状導体１２は、例えばスクリーン印刷法やインクジェット法等を用いて、例えば銀（Ａｇ）や銅（Ｃｕ）等の導電性ペーストを貫通孔１１ｘに充填することにより形成することができる。
【００５１】
例えば金属材料として銅（Ｃｕ）を用いる場合には、絶縁性基材１１の表面（貫通孔１１ｘの内壁面を含む）に、無電解銅（Ｃｕ）めっき法によりシード層を形成し、形成したシード層を給電層として利用した電解銅（Ｃｕ）めっき法により、貫通孔１１ｘに銅（Ｃｕ）を充填することができる。又、無電解銅（Ｃｕ）めっき法のみにより、銅（Ｃｕ）を貫通孔１１ｘに充填しても構わない。
【００５２】
更に、必要に応じて機械研磨、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）等により両面を研磨して平坦化し、線状導体１２の両端を絶縁性基材１１の両面に露出させることができる。このようにして、絶縁性基材１１に、絶縁性基材１１の厚さ方向に貫通する微小径の線状導体１２が高密度に設けられたコア基板１３を形成することができる。
【００５３】
次いで、図７に示す工程では、図６に示す工程で形成したコア基板１３の一方の面１３ａに第１配線層２１を形成する。又、コア基板１３の他方の面１３ｂに第２配線層２２を形成する。第１配線層２１及び第２配線層２２は、例えばスパッタ法やめっき法により形成することができる。第１配線層２１及び第２配線層２２の材料としては、例えば銅（Ｃｕ）等を用いることができる。この工程により、コア基板１３を介して対向配置された第１配線層２１と第２配線層２２とは、単軸状に導電接続される。ここで、『単軸状に導電接続される』とは、配線層等を平面方向（Ｘ方向又はＹ方向、又はその両方）に引き回すことなく、配線基板１０の厚さ方向（Ｚ方向）に形成された導体（この場合には、多数の線状導体１２）により接続することをいう。
【００５４】
次いで、図８に示す工程では、コア基板１３の一方の面１３ａに、第１配線層２１を覆うように、第１絶縁層１４を形成する。又、コア基板１３の他方の面１３ｂに、第２配線層２２を覆うように、第２絶縁層１５を形成する。第１絶縁層１４及び第２絶縁層１５の材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。第１絶縁層１４及び第２絶縁層１５は、一例として、コア基板１３の一方の面１３ａ及び他方の面１３ｂに、第１配線層２１及び第２配線層２２を覆うように樹脂フィルムをラミネートした後、樹脂フィルムをプレス（押圧）し、その後、１９０℃程度の温度で熱処理して硬化させることにより形成することができる。又、樹脂フィルムのラミネートに代えて、液状又はペースト状の樹脂をスピンコート法等により塗布しても構わない。
【００５５】
次いで、図９に示す工程では、第１絶縁層１４に、レーザ加工法等を用いて、第１配線層２１の表面が露出するように第１絶縁層１４を貫通する第１ビアホール１４ｘを形成する。又、第２絶縁層１５に、レーザ加工法等を用いて、第２配線層２２の表面が露出するように第２絶縁層１５を貫通する第２ビアホール１５ｘを形成する。レーザ加工法には、例えばＣＯ２レーザ等を用いることができる。
【００５６】
なお、第１絶縁層１４及び第２絶縁層１５として感光性樹脂膜を用い、フォトリソグラフィによりパターニングして第１ビアホール１４ｘ等を形成する方法を用いてもよいし、スクリーン印刷により開口部が設けられた樹脂膜をパターニングして第１ビアホール１４ｘ等を形成する方法を用いてもよい。
【００５７】
次いで、図１０に示す工程では、第１絶縁層１４上に、第１ビアホール１４ｘ内に露出した第１配線層２１と電気的に接続される第３配線層２３を形成する。第３配線層２３は、第１ビアホール１４ｘ内に充填されたビア、及び第１絶縁層１４上に形成された配線パターンを含んで構成される。又、第２絶縁層１５上に、第２ビアホール１５ｘ内に露出した第２配線層２２と電気的に接続される第４配線層２４を形成する。第４配線層２４は、第２ビアホール１５ｘ内に充填されたビア、及び第２絶縁層１５上に形成された配線パターンを含んで構成される。第３配線層２３及び第４配線層２４の材料としては、例えば銅（Ｃｕ）等を用いることができる。第３配線層２３及び第４配線層２４は、例えばセミアディティブ法により形成される。
【００５８】
第３配線層２３を、セミアディティブ法により形成する例を、より詳しく説明すると、先ず、無電解めっき法又はスパッタ法により、第１絶縁層１４上（第１ビアホール１４ｘの壁面も含む）及び第１ビアホール１４ｘ内に露出する第１配線層２１上に銅（Ｃｕ）シード層（図示せず）を形成した後に、第３配線層２３に対応する開口部を備えたレジスト層（図示せず）を形成する。次いで、銅（Ｃｕ）シード層をめっき給電層に利用した電解めっき法により、レジスト層の開口部に銅（Ｃｕ）層パターン（図示せず）を形成する。
【００５９】
続いて、レジスト層を除去した後に、銅（Ｃｕ）層パターンをマスクにして銅（Ｃｕ）シード層をエッチングすることにより、第３配線層２３を得ることができる。なお、第３配線層２３の形成方法としては、上述したセミアディティブ法の他にサブトラクティブ法などの各種の配線形成方法を用いることができる。第４配線層２４も同様の方法により形成することができる。
【００６０】
この工程により、コア基板１３等を介して対向配置された第３配線層２３の一部と第４配線層２４の一部とは、第１配線層２１、線状導体１２、及び第２配線層２２を介して単軸状に導電接続される。
【００６１】
次いで、図１１に示す工程では、第３配線層２３を被覆するように第１絶縁層１４上に開口部１６ｘを有する第１ソルダーレジスト層１６を形成する。又、第４配線層２４を被覆するように第２絶縁層１５上に開口部１７ｘを有する第２ソルダーレジスト層１７を形成する。開口部１６ｘを有する第１ソルダーレジスト層１６は、例えば第３配線層２３を被覆するようにソルダーレジスト液を塗布し、塗布したソルダーレジスト液を露光、現像することで形成することができる。開口部１７ｘを有する第２ソルダーレジスト層１７も同様の方法により形成することができる。第１ソルダーレジスト層１６及び第２ソルダーレジスト層１７の材料としては、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。
【００６２】
第３配線層２３の一部は、第１ソルダーレジスト層１６の開口部１６ｘ内に露出する。又、第４配線層２４の一部は、第２ソルダーレジスト層１７の開口部１７ｘ内及び１７ｙ内に露出する。第１ソルダーレジスト層１６の開口部１６ｘ内に露出する第３配線層２３上、及び第２ソルダーレジスト層１７の開口部１７ｘ内及び１７ｙ内に露出する第４配線層２４上に、例えば無電解めっき法等により金属層（図示せず）を形成しても構わない。
【００６３】
金属層（図示せず）の例としては、Ａｕ層、Ｎｉ層／Ａｕ層をこの順番で積層したＮｉ／Ａｕ層や、Ｎｉ層／Ｐｄ層／Ａｕ層をこの順番で積層したＮｉ／Ｐｄ／Ａｕ層等を挙げることができる。又、金属層（図示せず）に代えて、第１ソルダーレジスト層１６の開口部１６ｘ内に露出する第３配線層２３上、及び第２ソルダーレジスト層１７の開口部１７ｘ内及び１７ｙ内に露出する第４配線層２４上にＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ）処理を施しても構わない。以上の工程により、図３に示す配線基板１０が完成する。
【００６４】
このように、第１の実施の形態によれば、無機誘電体を含む絶縁性基材の一方の面から他方の面に貫通する複数の線状導体を備えたコア基板の一方の面及び他方の面に配線層を形成することにより、形成された配線層同士は、線状導体を介して単軸状に接続される。又、一方の面及び他方の面に形成された配線層を覆うように絶縁層を形成し、更に形成した絶縁層上に他の配線層を形成することにより、形成された他の配線層同士は、線状導体及びビアを介して単軸状に接続される。
【００６５】
その結果、コア基板の一方の面及び他方の面に形成された配線層同士及び他の配線層同士を狭ピッチ及び短距離で接続することが可能となる。従って、配線基板の両面に半導体素子が実装された場合に、両面に実装された半導体素子同士を狭ピッチ及び短距離で接続することが可能となる。
【００６６】
又、コア基板は陽極酸化法等を用いて形成した貫通孔に金属材料を充填することより容易に作製することができるため、シリコンからなる基板本体にスルービア（所謂ＴＳＶ：Through Silicon Via）を形成する場合のように加工コストが高くならず、低コストの配線基板を実現することができる。
【００６７】
又、ビアを形成する位置を任意に選定可能であるため、配線基板の設計自由度を向上することができる。
【００６８】
〈第１の実施の形態の変形例〉
図１２は、第１の実施の形態の変形例に係る配線基板の一部を例示する図である。図１２（ａ）は断面図であり、図１２（ｂ）はコア基板１３の一方の面１３ａ（コア基板１３の他方の面１３ｂ）に接する導体を模式的に示す平面図である。図１２において、図３に示す配線基板１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。図１２において、Ｘ方向はコア基板１３の一方の面１３ａと平行な方向、Ｙ方向はＸ方向に垂直な方向（紙面奥行き方向）、Ｚ方向はＸ方向及びＹ方向に垂直な方向（コア基板１３の厚さ方向）をそれぞれ示している。
【００６９】
図１２を参照するに、第１の実施の形態の変形例に係る配線基板１０Ａは、第１配線層２１が第１信号パターン２１ｓ及び第１ＧＮＤパターン２１ｇを有する点、第２配線層２２が第２信号パターン２２ｓ及び第２ＧＮＤパターン２２ｇを有する点、第３配線層２３が第３信号パターン２３ｓ及び第３ＧＮＤパターン２３ｇを有する点、第４配線層２４が第４信号パターン２４ｓを有する点を除いて第１の実施の形態に係る配線基板１０と同一構造である。
【００７０】
配線基板１０Ａにおいて、第３配線パターン２３ｓ、第１ビアホール１４ｘ内に充填されたビア、第１配線パターン２１ｓ、複数の線状導体１２、第２配線パターン２２ｓ、第２ビアホール１５ｘ内に充填されたビア、及び第４配線パターン２４ｓには、所定の信号電流が流れる。又、図１２（ｂ）に示すように、第１ＧＮＤパターン２１ｇ及び第２ＧＮＤパターン２２ｇは、第１配線パターン２１ｓ及び第２配線パターン２２ｓの周囲に、所定の間隔を空けて対向配置されている。又、第１ＧＮＤパターン２１ｇと第２ＧＮＤパターン２２ｇとは、複数の線状導体１２を介して電気的に接続されている。すなわち、信号電流が流れる複数の線状導体１２の周囲には、所定の間隔を空けてＧＮＤ（Ground）に接続された複数の線状導体１２が配置されている。
【００７１】
第１ＧＮＤパターン２１ｇは、第３ビアホール１４ｇを介して第１絶縁層１４上に形成された第３ＧＮＤパターン２３ｇと接続されている。すなわち、第１ＧＮＤパターン２１ｇ、第２ＧＮＤパターン２２ｇ、及び第３ＧＮＤパターン２３ｇは、何れもＧＮＤ（Ground：基準電位）に接続されたパタ−ンである。
【００７２】
第１ＧＮＤパターン２１ｇ及び第１信号パターン２１ｓ、並びに、第２ＧＮＤパターン２２ｇ及び第２信号パターン２２ｓは、例えばスパッタ法やめっき法により、コア基板１３の一方の面１３ａ及び他方の面１３ｂに形成することができる。第３ＧＮＤパターン２３ｇ及び第３信号パターン２３ｓ、並びに、第４信号パターン２４ｓは、例えばセミアディティブ法により、第１絶縁層１４上及び第２絶縁層１５上に形成することができる。これらのＧＮＤパターン及び配線パターンの材料としては、例えば銅（Ｃｕ）等を用いることができる。
【００７３】
このように、コア基板１３において、信号電流が流れる複数の線状導体１２の周囲には、所定の間隔を空けてＧＮＤ（Ground）に接続された複数の線状導体１２が配置されている。この構造は、同軸線路と同等の構造であるため、シールド（遮蔽）効果を奏することができる。又、隣接して配置される信号電流が流れる複数の線状導体間には、ＧＮＤ（Ground）に接続された複数の線状導体が配置されることになるため、隣接して配置される信号電流が流れる複数の線状導体間に生じる電気的結合（容量結合）を低減することが可能となり、信号電流が流れる複数の線状導体自体がノイズ源となることを防止することができる。
【００７４】
なお、第１絶縁層１４の第１ビアホール１４ｘの周囲、及び第２絶縁層１５の第２ビアホール１５ｘの周囲に、円環状の貫通孔を形成して導体を充填し、第１ＧＮＤパターン２１ｇ、第２ＧＮＤパターン２２ｇ、及び第３ＧＮＤパターン２３ｇと接続しても構わない。これにより、第１絶縁層１４及び第２絶縁層１５にも、コア基板１３に形成した同軸線路と同等の構造が形成されるため、同等の効果が得られる。
【００７５】
このように、第１の実施の形態の変形例によれば、第１の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。
【００７６】
すなわち、第１の実施の形態の変形例に係る配線基板では、基板内に同軸線路と同等の構造を形成することにより、シールド（遮蔽）効果を奏することができる。又、隣接して配置される信号電流が流れる複数の線状導体との間に生じる電気的結合（容量結合）を低減することが可能となり、信号電流が流れる複数の線状導体自体がノイズ源となることを防止することができる。
【００７７】
〈第２の実施の形態〉
第２の実施の形態では、配線基板の両面に半導体素子を実装した半導体装置を例示する。
【００７８】
図１３は、第２の実施の形態に係る半導体装置を例示する断面図である。図１３において、図３に示す配線基板１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。図１３において、Ｘ方向はコア基板１３の一方の面１３ａと平行な方向、Ｙ方向はＸ方向に垂直な方向（紙面奥行き方向）、Ｚ方向はＸ方向及びＹ方向に垂直な方向（コア基板１３の厚さ方向）をそれぞれ示している。
【００７９】
図１３を参照するに、第２の実施の形態に係る半導体装置５０は、配線基板１０と、半導体素子５１及び５２と、はんだバンプ５３〜５５と、アンダーフィル樹脂５６及び５７とを有する。
【００８０】
半導体素子５１及び５２は、配線基板１０の一方の側及び他方の側に実装されている。半導体素子５１及び５２は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）や電極端子（図示せず）が形成されたものである。半導体素子５１は例えばメモリーデバイス等であり、半導体素子５２は例えばロジックデバイス等である。半導体素子５１及び５２の厚さは、例えば１０〜５０μｍ程度とすることができる。
【００８１】
半導体素子５１の電極端子（図示せず）の少なくとも一部と、半導体素子５２の電極端子（図示せず）の少なくとも一部とは、単軸状に接続されている。すなわち、半導体素子５１の電極端子（図示せず）の少なくとも一部と、半導体素子５２の電極端子（図示せず）の少なくとも一部とは、配線層等を平面方向（Ｘ方向又はＹ方向、又はその両方）に引き回すことなく、配線基板１０の厚さ方向（Ｚ方向）に形成された導体により接続されている。この場合に、配線基板１０の厚さ方向（Ｚ方向）に形成された導体は、はんだバンプ５３、第３配線層２３、第１配線層２１、線状導体１２、第２配線層２２、第４配線層２４、はんだバンプ５４である。
【００８２】
はんだバンプ５３及び５４は、半導体素子５１及び５２の電極端子（図示せず）と第１ソルダーレジスト層１６の開口部１６ｘ内に露出する第３配線層２３及び第２ソルダーレジスト層１７の開口部１７ｘ内に露出する第４配線層２４とを電気的に接続している。はんだバンプ５５は、半導体装置５０をマザーボード等の実装基板に接続するための外部接続端子である。
【００８３】
はんだバンプ５３〜５５の材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。はんだバンプ５３は、例えば第１ソルダーレジスト層１６の開口部１６ｘ内に露出する第３配線層２３を覆うように、はんだペーストを印刷し、リフローすることにより形成することができる。はんだバンプ５４及び５５も同様の方法により形成することができる。
【００８４】
なお、はんだバンプ５５は設けなくても構わない。この場合には、必要なときに、第２ソルダーレジスト層１７の開口部１７ｙ内に露出する第４配線層２４上に、はんだバンプ５５を形成すればよい。
【００８５】
アンダーフィル樹脂５６及び５７は、半導体チップ５１と配線基板１０の一方の面及び半導体チップ５２と配線基板１０の他方の面との間に充填されている。アンダーフィル樹脂５６及び５７は、半導体チップ５１及び５２と配線基板１０との接続信頼性を向上するために設けられている。アンダーフィル樹脂５６及び５７の材料としては、例えばエポキシ系樹脂等の熱硬化性樹脂を用いることができる。
【００８６】
このように、第２の実施の形態によれば、第１の実施の形態に係る配線基板を有するため、以下の効果を奏する。すなわち、配線基板の両面に実装された半導体素子同士を狭ピッチ及び短距離で接続することが可能となる。
【００８７】
又、第１の実施の形態に係る配線基板において、コア基板は陽極酸化法等を用いて形成した貫通孔に金属材料を充填することより容易に作製することができるため、シリコンからなる基板本体にスルービア（所謂ＴＳＶ：Through Silicon Via）を形成する場合のように加工コストが高くならず、低コストである。従って、第１の実施の形態に係る配線基板を有する半導体装置も低コストで製造することができる。
【００８８】
〈第２の実施の形態の変形例１〉
第２の実施の形態の変形例１では、平面方向（Ｘ方向又はＹ方向、又はその両方）に複数の半導体素子を実装した半導体装置を例示する。
【００８９】
図１４は、第２の実施の形態の変形例１に係る半導体装置を例示する断面図である。図１４において、図１３に示す半導体装置５０と同一構成部分には同一符号を付し、その説明を省略する場合がある。図１４において、Ｘ方向はコア基板１３の一方の面１３ａと平行な方向、Ｙ方向はＸ方向に垂直な方向（紙面奥行き方向）、Ｚ方向はＸ方向及びＹ方向に垂直な方向（コア基板１３の厚さ方向）をそれぞれ示している。
【００９０】
図１４を参照するに、第２の実施の形態の変形例１に係る半導体装置６０は、配線基板１０の一方の面に半導体素子６１及び６２を実装し、配線基板１０の他方の面に半導体素子５２を実装している点が、第２の実施の形態に係る半導体装置５０と異なる。半導体素子６１及び６２は例えばメモリーデバイス等であり、半導体素子５２は例えばロジックデバイス等である。半導体素子６１及び６２と配線基板１０の一方の面との間には、アンダーフィル樹脂５６が充填されている。
【００９１】
このように、第２の実施の形態の変形例１によれば、第２の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。
【００９２】
すなわち、平面方向（Ｘ方向又はＹ方向、又はその両方）に複数の半導体素子を実装することにより、半導体装置の小型化及び高実装密度化を実現することができる。
【００９３】
〈第２の実施の形態の変形例２〉
第２の実施の形態の変形例２では、第１の実施の形態に係る配線基板を有する半導体装置を複数個積層し相互に電気的に接続した半導体装置を例示する。
【００９４】
図１５は、第２の実施の形態の変形例２に係る半導体装置を例示する断面図である。図１５において、図１３に示す半導体装置５０と同一構成部分には同一符号を付し、その説明を省略する場合がある。図１５において、Ｘ方向はコア基板１３の一方の面１３ａと平行な方向、Ｙ方向はＸ方向に垂直な方向（紙面奥行き方向）、Ｚ方向はＸ方向及びＹ方向に垂直な方向（コア基板１３の厚さ方向）をそれぞれ示している。
【００９５】
図１５を参照するに、第２の実施の形態の変形例２に係る半導体装置７０は、半導体装置５０Ａと半導体装置５０Ｂを積層し、はんだバンプ７１を用いて相互に電気的に接続した構造を有する。ここで、半導体装置５０Ａは、図１３に示す半導体装置５０において、半導体素子５２を半導体素子５２Ａに置換した構造を有する。半導体素子５２Ａは例えばロジックデバイス等である。又、半導体装置５０Ｂは、図１３に示す半導体装置５０において、第１ソルダーレジスト層１６に開口部１６ｙを追加した構造を有する。はんだバンプ７１は、半導体装置５０Ａの第２ソルダーレジスト層１７の開口部１７ｙ内に露出する第４配線層２４と、半導体装置５０Ｂの第１ソルダーレジスト層１６の開口部１６ｙ内に露出する第３配線層２３とを電気的及び機械的に接続している。はんだバンプ７１の材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
【００９６】
このように、第２の実施の形態の変形例２によれば、第２の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。
【００９７】
すなわち、第１の実施の形態に係る配線基板を有する半導体装置を複数個積層し相互に電気的に接続することにより、半導体装置の小型化及び高実装密度化を実現することができる。
【００９８】
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【００９９】
例えば、第２の実施の形態の変形例１と第２の実施の形態の変形例２を同時に実施しても構わない。平面方向（Ｘ方向又はＹ方向、又はその両方）及び垂直方向（Ｚ方向）に複数の半導体素子を実装することにより、半導体装置のより一層の小型化及び高実装密度化を実現することができる。
【０１００】
又、第２の実施の形態及びその変形例１、２において、配線基板１０に代えて、配線基板１０Ａを用いても構わない。
【０１０１】
又、平面方向（Ｘ方向又はＹ方向、又はその両方）に実装する半導体素子は３個以上でもよく、垂直方向（Ｚ方向）に積層する半導体装置は３個以上でもよい。
【符号の説明】
【０１０２】
１０、１０Ａ 配線基板
１１ 絶縁性基材
１１ｘ 貫通孔
１２ 線状導体
１３ コア基板
１３ａ コア基板１３の一方の面
１３ｂ コア基板１３の他方の面
１４ 第１絶縁層
１４ｘ 第１ビアホール
１５ 第２絶縁層
１５ｘ 第２ビアホール
１６ 第１ソルダーレジスト層
１６ｘ、１６ｙ、１７ｘ、１７ｙ 開口部
１７ 第２ソルダーレジスト層
２１ 第１配線層
２１ｓ 第１信号パターン
２１ｇ 第１ＧＮＤパターン
２２ 第２配線層
２２ｓ 第２信号パターン
２２ｇ 第２ＧＮＤパターン
２３ 第３配線層
２３ｓ 第３信号パターン
２３ｇ 第３ＧＮＤパターン
２４ 第４配線層
２４ｓ 第４信号パターン
５０、５０Ａ、５０Ｂ、６０、７０ 半導体装置
５１、５２、５２Ａ、６１、６２ 半導体素子
５３、５４、５５、７１ はんだバンプ
５６、５７ アンダーフィル樹脂
Ｐ 間隔
φ１ 直径
【技術分野】
【０００１】
本発明は、複数の線状導体を有する配線基板、及び前記配線基板の両面に半導体素子を搭載した半導体装置に関する。
【背景技術】
【０００２】
従来から、配線基板上に半導体素子を実装した半導体装置が知られている。以下、図１を参照しながら、配線基板上に半導体素子を実装した従来の半導体装置について説明する。図１は、配線基板上に半導体素子を実装した従来の半導体装置を例示する断面図である。図１を参照するに、半導体装置３００は、多層配線基板５００と、半導体素子４００と、はんだバンプ４１０と、アンダーフィル樹脂層４２０とを有する。多層配線基板５００の中心部には、支持体５１０が設けられている。
【０００３】
支持体５１０の第１主面５１０ａには、第１配線層６１０ａが形成されている。又、支持体５１０には、第１主面５１０ａから第２主面５１０ｂに貫通するスルービア６９０が形成されている。第１配線層６１０ａは、スルービア６９０を介して後述する第４配線層６１０ｂと電気的に接続されている。更に、第１配線層６１０ａを覆うように第１絶縁層５２０ａが形成されており、第１絶縁層５２０ａ上には、第２配線層６２０ａが形成されている。第１配線層６１０ａと第２配線層６２０ａとは、第１絶縁層５２０ａを貫通するビアホール５２０ｘを介して電気的に接続されている。
【０００４】
更に、第２配線層６２０ａを覆うように第２絶縁層５３０ａが形成されている。第２絶縁層５３０ａ上には、第３配線層６３０ａが形成されている。第２配線層６２０ａと第３配線層６３０ａとは、第２絶縁層５３０ａを貫通するビアホール５３０ｘを介して電気的に接続されている。
【０００５】
更に、第３配線層６３０ａを覆うように、開口部５５０ｘを有するソルダーレジスト層５５０ａが形成されている。第３配線層６３０ａのソルダーレジスト層５５０ａの開口部５５０ｘから露出する部分は、電極パッドとして機能する（以降、第３配線層６３０ａのソルダーレジスト層５５０ａの開口部５５０ｘから露出する部分を電極パッド６３０ａという場合がある）。以降、電極パッド６３０ａが形成されている面を、多層配線基板５００の第１主面という場合がある。
【０００６】
支持体５１０の第２主面５１０ｂには、第４配線層６１０ｂが形成され、更に、第４配線層６１０ｂを覆うように第３絶縁層５２０ｂが形成されている。第３絶縁層５２０ｂ上には、第５配線層６２０ｂが形成されている。第４配線層６１０ｂと第５配線層６２０ｂとは、第３絶縁層５２０ｂを貫通するビアホール５２０ｙを介して電気的に接続されている。
【０００７】
更に、第５配線層６２０ｂを覆うように第４絶縁層５３０ｂが形成されている。第４絶縁層５３０ｂ上には、第６配線層６３０ｂが形成されている。第５配線層６２０ｂと第６配線層６３０ｂとは、第４絶縁層５３０ｂを貫通するビアホール５３０ｙを介して電気的に接続されている。
【０００８】
更に、第６配線層６３０ｂを覆うように、開口部５５０ｙを有するソルダーレジスト層５５０ｂが形成されている。第６配線層６３０ｂのソルダーレジスト層５５０ｂの開口部５５０ｙから露出する部分は、電極パッドとして機能する（以降、第６配線層６３０ｂのソルダーレジスト層５５０ｂの開口部５５０ｙから露出する部分を電極パッド６３０ｂという場合がある）。以降、電極パッド６３０ｂが形成されている面を、多層配線基板５００の第２主面という場合がある。
【０００９】
電極パッド６３０ｂ上には、はんだバンプ６８０が形成されている。はんだバンプ６８０は、半導体装置３００をマザーボード等の回路基板（図示せず）に実装する際に、回路基板の対応する端子と電気的に接続される外部接続端子として機能する。
【００１０】
多層配線基板５００の第１主面には半導体素子４００が実装されている。半導体素子４００は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）や電極パッド（図示せず）が形成されたものである。半導体素子４００の電極パッド（図示せず）上には、はんだバンプ４１０が形成されている。
【００１１】
半導体素子４００の電極パッド（図示せず）は、はんだバンプ４１０により、多層配線基板５００の対応する電極パッド６３０ａと電気的に接続されている。はんだバンプ４１０の材料としては、例えばＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。半導体素子４００と多層配線基板５００のソルダーレジスト層５５０ａとの間には、アンダーフィル樹脂層４２０が充填されている。
【００１２】
又、従来から、配線基板の両面に半導体素子を搭載した半導体装置が知られている。以下、図２を参照しながら、配線基板の両面に半導体素子を搭載した従来の半導体装置について説明する。図２は、配線基板の両面に半導体素子を搭載した従来の半導体装置を例示する断面図である。図２を参照するに、半導体装置７００は、配線基板８００と、半導体素子９００と、はんだバンプ９１０と、半導体素子９５０と、はんだバンプ９６０とを有する。
【００１３】
配線基板８００において、シリコンからなる基板本体８１０の第１主面８１０ａには、第１配線層８２０ａが形成されている。又、基板本体８１０には、第１主面８１０ａから第２主面８１０ｂに貫通するスルービア８３０が形成されている。第１配線層８２０ａは、スルービア８３０を介して後述する第２配線層８２０ｂと電気的に接続されている。更に、第１配線層８２０ａを覆うようにソルダーレジスト層８４０ａが形成されている。第１配線層８２０ａのソルダーレジスト層８４０ａの開口部８４０ｘから露出する部分は、電極パッドとして機能する（以降、第１配線層８２０ａのソルダーレジスト層８４０ａの開口部８４０ｘから露出する部分を電極パッド８２０ａという場合がある）。以降、電極パッド８２０ａが形成されている面を、配線基板８００の第１主面という場合がある。
【００１４】
基板本体８１０の第２主面８１０ｂには、第２配線層８２０ｂが形成されている。更に、第２配線層８２０ｂを覆うようにソルダーレジスト層８４０ｂが形成されている。第２配線層８２０ｂのソルダーレジスト層８４０ｂの開口部８４０ｙから露出する部分は、電極パッドとして機能する（以降、第２配線層８２０ｂのソルダーレジスト層８４０ｂの開口部８４０ｙから露出する部分を電極パッド８２０ｂという場合がある）。以降、電極パッド８２０ｂが形成されている面を、配線基板８００の第２主面という場合がある。
【００１５】
一部の電極パッド８２０ｂ上には、はんだバンプ８５０が形成されている。はんだバンプ８５０は、半導体装置７００をマザーボード等の回路基板（図示せず）に実装する際に、回路基板の対応する端子と電気的に接続される外部接続端子として機能する。
【００１６】
配線基板８００の第１主面には半導体素子９００が実装されている。半導体素子９００は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）や電極パッド（図示せず）が形成されたものである。半導体素子９００は、例えばメモリーデバイス等である。半導体素子９００の電極パッド（図示せず）上には、はんだバンプ９１０が形成されている。
【００１７】
半導体素子９００の電極パッド（図示せず）は、はんだバンプ９１０により、配線基板８００の対応する電極パッド８２０ａと電気的に接続されている。はんだバンプ９１０の材料としては、例えばＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
【００１８】
配線基板８００の第２主面には半導体素子９５０が実装されている。半導体素子９５０は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）や電極パッド（図示せず）が形成されたものである。半導体素子９５０は、例えばロジックデバイス等である。半導体素子９５０の電極パッド（図示せず）上には、はんだバンプ９６０が形成されている。
【００１９】
半導体素子９５０の電極パッド（図示せず）は、はんだバンプ９６０により、配線基板８００の対応する電極パッド８２０ｂと電気的に接続されている。はんだバンプ９６０の材料としては、例えばＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開平１０−３０８５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
しかしながら、半導体装置３００のように、従来型の多層配線基板５００を用いる場合は、支持体５１０やスルービア６９０の加工の限界から、多層配線基板５００の第１主面と第２主面とを、各配線層を平面方向（Ｘ方向又はＹ方向、又はその両方）に引き回すことなく接続することは困難である。そのため、多層配線基板５００の第１主面と第２主面とを狭ピッチ及び短距離で接続することはできない。
【００２２】
又、半導体装置７００のように、シリコンからなる基板本体８１０に貫通孔を設けて金属等を充填する方法でスルービア８３０（所謂ＴＳＶ：Through Silicon Via）を形成することにより、配線基板８００の第１主面と第２主面とを、各配線層を平面方向（Ｘ方向又はＹ方向、又はその両方）に引き回すことなくスルービア８３０のみで接続することができる。そのため、配線基板８００の第１主面及び第２主面に搭載されている半導体素子９００及び９５０を狭ピッチ及び短距離で接続することができる。しかしながら、シリコンからなる基板本体８１０にスルービア８３０（所謂ＴＳＶ：Through Silicon Via）を形成するための加工コストが高く、搭載する半導体素子のサイズの関係に制約がある等の問題があった。
【００２３】
本発明は、上記の点に鑑みて、両面に実装された半導体素子同士を狭ピッチ及び短距離で接続することが可能な低コストの配線基板、及び前記配線基板の両面に半導体素子を実装した半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００２４】
本配線基板は、無機誘電体を含む絶縁性基材と、前記絶縁性基材の一方の面から他方の面に貫通する複数の線状導体と、を備えたコア基板と、前記一方の面及び前記他方の面に形成され、前記線状導体の一部を介して電気的に接続された配線層と、を有し、前記配線層は、前記一方の面に形成され、前記一方の面から露出する前記複数の線状導体の一部と電気的に接続された第１配線層と、前記他方の面に形成され、前記他方の面から露出する前記複数の線状導体の一部と電気的に接続された第２配線層と、を含み、前記一方の面には、前記第１配線層を覆うように形成された第１絶縁層と、前記第１絶縁層上に形成され、かつ、前記第１絶縁層に設けられた貫通孔を介して前記第１配線層と電気的に接続された第３配線層が形成され、前記他方の面には、前記第２配線層を覆うように形成された第２絶縁層と、前記第２絶縁層上に形成され、かつ、前記第２絶縁層に設けられた貫通孔を介して前記第２配線層と電気的に接続された第４配線層が形成され、前記第１配線層と前記第２配線層とは、前記線状導体の一部を介して電気的に接続されており、前記線状導体は、信号配線と接続される線状導体と、前記信号配線と接続される線状導体の周囲に位置する線状導体と、を有し、前記周囲に位置する線状導体は、グラウンド配線と接続されることを要件とする。
【００２５】
本半導体装置は、本発明に係る配線基板の両面に半導体素子が実装されていることを要件とする。
【発明の効果】
【００２６】
開示の技術によれば、両面に実装された半導体素子同士を狭ピッチ及び短距離で接続することが可能な低コストの配線基板、及び前記配線基板の両面に半導体素子を実装した半導体装置を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】従来の半導体装置を例示する断面図（その１）である。
【図２】従来の半導体装置を例示する断面図（その２）である。
【図３】第１の実施の形態に係る配線基板を例示する断面図である。
【図４】図３のＡ部を拡大して例示する斜視透視図である。
【図５】第１の実施の形態に係る配線基板の製造工程を例示する図（その１）である。
【図６】第１の実施の形態に係る配線基板の製造工程を例示する図（その２）である。
【図７】第１の実施の形態に係る配線基板の製造工程を例示する図（その３）である。
【図８】第１の実施の形態に係る配線基板の製造工程を例示する図（その４）である。
【図９】第１の実施の形態に係る配線基板の製造工程を例示する図（その５）である。
【図１０】第１の実施の形態に係る配線基板の製造工程を例示する図（その６）である。
【図１１】第１の実施の形態に係る配線基板の製造工程を例示する図（その７）である。
【図１２】第１の実施の形態の変形例に係る配線基板の一部を例示する図である。
【図１３】第２の実施の形態に係る半導体装置を例示する断面図である。
【図１４】第２の実施の形態の変形例１に係る半導体装置を例示する断面図である。
【図１５】第２の実施の形態の変形例２に係る半導体装置を例示する断面図である。
【発明を実施するための形態】
【００２８】
以下、図面を参照して、実施の形態の説明を行う。
【００２９】
〈第１の実施の形態〉
［第１の実施の形態に係る配線基板の構造］
始めに、第１の実施の形態に係る配線基板の構造について説明する。図３は、第１の実施の形態に係る配線基板を例示する断面図である。図４は、図３のＡ部を拡大して例示する斜視透視図である。ただし、図４において、一部の構成要素は省略されている。図３及び図４において、Ｘ方向は後述するコア基板１３の一方の面１３ａと平行な方向、Ｙ方向はＸ方向に垂直な方向（紙面奥行き方向）、Ｚ方向はＸ方向及びＹ方向に垂直な方向（コア基板１３の厚さ方向）をそれぞれ示している。
【００３０】
図３及び図４を参照するに、配線基板１０は、コア基板１３と、第１絶縁層１４と、第２絶縁層１５と、第１ソルダーレジスト層１６と、第２ソルダーレジスト層１７と、第１配線層２１と、第２配線層２２と、第３配線層２３と、第４配線層２４とを有する。
【００３１】
配線基板１０において、コア基板１３は、例えば厚さ７０〜１００μｍ程度、大きさ１０×１０ｍｍ程度の基板であり、絶縁性基材１１全体に亘りそのＺ方向（厚さ方向）に形成された多数の貫通孔１１ｘに金属材料を充填して線状導体（ビア）１２が形成された基板である。絶縁性基材１１としては、例えばアルミナ（酸化アルミニウム）、ムライト、窒化アルミニウム、ガラスセラミックス（ガラスとセラミックスの複合材料）、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、チタンジルコン酸鉛等の誘電率の高い材料（無機誘電体）を用いることが好ましい。例えば、アルミナ（酸化アルミニウム）の誘電率は８〜１０、ムライトの誘電率は６．５である。
【００３２】
配線基板１０の両面には半導体素子が実装可能であるが、実装される半導体素子が例えばシリコンである場合、その熱膨張係数（ＣＴＥ）は３ｐｐｍ／℃程度である。又、配線基板１０に形成される第１配線層２１等が例えば銅（Ｃｕ）である場合、その熱膨張係数（ＣＴＥ）は１６〜１７ｐｐｍ／℃程度である。絶縁性基材１１の材料として例えば熱膨張係数（ＣＴＥ）が６〜７ｐｐｍ／℃程度のアルミナや熱膨張係数（ＣＴＥ）が４．５ｐｐｍ／℃程度のムライト等の半導体素子３０の熱膨張係数（ＣＴＥ）と第１配線層２１等の熱膨張係数（ＣＴＥ）との中間的な値の熱膨張係数（ＣＴＥ）を有するセラミックス等を用いることにより、配線基板１０に実装される半導体素子と第１配線層２１等との熱膨張係数（ＣＴＥ）の差に起因する応力を緩和することができる。
【００３３】
線状導体１２は、その一端面がコア基板１３の一方の面１３ａから露出しており、その他端面がコア基板１３の他方の面１３ｂから露出している。線状導体１２は、例えば平面視円形に形成されており、その直径は例えば３０ｎｍ〜２０００ｎｍ程度とすることができる。なお、平面視とは、対象物を図３のＺ方向から見た場合を指す。又、線状導体１２は、隣接する線状導体１２の間隔が線状導体１２の直径よりも小さくなる程度に密に形成されていることが好ましい。ただし、線状導体１２の配置形態については、特に限定されず、例えばヘキサゴナル状に配置されていてもよいし、グリッド状に配置されていてもよい。
【００３４】
各線状導体１２は、コア基板１３の一方の面１３ａに形成された導体と他方の面１３ｂに形成された導体とを接続するビアとしての機能を有する。ただし、線状導体１２の一部は導体には接続されず、電気的に孤立（フローティング）した状態であっても構わない。線状導体（ビア）１２を形成する金属材料としては、例えば銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）等を用いることができる。
【００３５】
ここで、第１の実施の形態に係るコア基板１３と従来の配線基板の有するコア基板とを対比する。従来の配線基板では、コア基板の両側に設けられた配線層同士を電気的に接続するための手段として、コア基板にスルーホール（充填導体）を形成し、更に形成したスルーホールの両面に受けパッドを形成する必要があった。そして、スルーホール（受けパッドを含む）を形成するにあたり、搭載されるチップ部品の機能等に応じて、１枚ずつ特定のコア基板を用意し、用意したコア基板に対して穴明け、メタライジング、穴埋め等の加工を行う必要があった。このため、コア基板を製造するのに長時間を要し、目的とするコア基板を効率良く製造することができず、コア基板のコストが高くなるという問題があった。
【００３６】
又、従来の配線基板では、コア基板に対するスルーホールの加工精度やアライメント精度、配線層の積層精度などに依存して、受けパッドの径を大きくする必要があった。このため、配線設計の自由度が阻害され、配線密度が制約されるという問題があった。特に、電子機器の更なる小型化等の要求に伴い、現状の技術ではスルーホールの直径及び配設ピッチも限界にきているため、配線基板全体の配線密度はより一層制約されることになる。
【００３７】
第１の実施の形態に係る配線基板１０では、コア基板１３の一方の面１３ａから他方の面１３ｂに貫通する多数の線状導体１２により、コア基板１３の一方の面１３ａに形成された導体と他方の面１３ｂに形成された導体とを接続することができるため、上記のような従来の配線基板の問題点を回避することができる。
【００３８】
図３及び図４に戻り、第１配線層２１は、コア基板１３の一方の面１３ａに形成されている。第１配線層２１は、コア基板１３の一方の面１３ａから露出した多数の線状導体１２の端面と電気的に接続されている。第１配線層２１の材料としては、例えば銅（Ｃｕ）等を用いることができる。
【００３９】
第１絶縁層１４は、第１配線層２１を覆うようにコア基板１３の一方の面１３ａに形成されている。第１絶縁層１４の材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。
【００４０】
第２配線層２２は、コア基板１３の他方の面１３ｂに形成されている。第２配線層２２は、コア基板１３の他方の面１３ｂから露出した多数の線状導体１２の端面と電気的に接続されている。
【００４１】
第２絶縁層１５は、第２配線層２２を覆うようにコア基板１３の他方の面１３ｂに形成されている。第２絶縁層１５の材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。
【００４２】
第３配線層２３は、第１絶縁層１４上に形成されている。第３配線層２３は、第１絶縁層１４を貫通する第１ビアホール１４ｘを介して、第１配線層２１と電気的に接続されている。第３配線層２３の材料としては、例えば銅（Ｃｕ）等を用いることができる。
【００４３】
第１ソルダーレジスト層１６は、第３配線層２３を覆うように第１絶縁層１４上に形成されている。第１ソルダーレジスト層１６は開口部１６ｘを有し、開口部１６ｘ内には第３配線層２３の一部が露出している。開口部１６ｘ内に露出する第３配線層２３は半導体素子等と接続される電極パッドとして機能する。開口部１６ｘの形状は、例えば平面視において円形とすることができる。開口部１６ｘの形状が平面視において円形である場合、開口部１６ｘの径は例えば２０〜５０μｍ程度とすることができる。
【００４４】
第４配線層２４は、第２絶縁層１５上に形成されている。第４配線層２４は、第２絶縁層１５を貫通する第２ビアホール１５ｘを介して、第２配線層２２と電気的に接続されている。第４配線層２４の材料としては、例えば銅（Ｃｕ）等を用いることができる。
【００４５】
第２ソルダーレジスト層１７は、第４配線層２４を覆うように第２絶縁層１５上に形成されている。第２ソルダーレジスト層１７は開口部１７ｘ及び１７ｙを有し、開口部１７ｘ及び１７ｙ内には第４配線層２４の一部が露出している。開口部１７ｘ内に露出する第４配線層２４は半導体素子等と接続される電極パッドとして機能する。開口部１７ｙ内に露出する第４配線層２４は他の実装基板等と接続される電極パッドとして機能する。開口部１７ｘ及び１７ｙの形状は、例えば平面視において円形とすることができる。開口部１７ｘ及び１７ｙの形状が平面視において円形である場合、開口部１７ｘの径は例えば２０〜５０μｍ程度とすることができる。又、開口部１７ｙの径は、開口部１７ｘの径よりも大きく、例えば３００〜５００μｍ程度とすることができる。
【００４６】
［第１の実施の形態に係る配線基板の製造方法］
続いて、第１の実施の形態に係る配線基板の製造方法について説明する。図５〜図１１は、第１の実施の形態に係る配線基板の製造工程を例示する図である。図５〜図１１において、図３に示す配線基板１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。
【００４７】
始めに、図５に示す工程では、絶縁性基材１１を準備し、準備した絶縁性基材１１全体に亘りその厚さ方向に、多数の貫通孔１１ｘを形成する。絶縁性基材１１としては、例えば厚さ７０〜１００μｍ程度、大きさ１０×１０ｍｍ程度の酸化アルミニウム等を用いることができる。貫通孔１１ｘは、例えば平面視円形とすることができ、その場合の直径φ１は例えば３０ｎｍ〜２０００ｎｍ程度とすることができる。又、貫通孔１１ｘは、隣接する貫通孔１１ｘの間隔Ｐが貫通孔１１ｘの直径φ１よりも小さくなる程度に密に形成することが好ましい。ただし、貫通孔１１ｘの配置形態については、特に限定されず、例えばヘキサゴナル状に配置してもよいし、グリッド状に配置してもよい。
【００４８】
貫通孔１１ｘの形成方法の一例を以下に示す。貫通孔１１ｘは、例えば陽極酸化法を用いて形成することができる。具体的には、例えばアルミニウム（Ａｌ）の配線基板の一方の面を絶縁被膜したＡｌ配線基板、又はガラス配線基板上にスパッタリング等によりアルミニウム（Ａｌ）の電極層を形成したＡｌ電極層を用意し、用意したＡｌ配線基板又はＡｌ電極層の表面を洗浄後、電解液（好適には硫酸水溶液）中に浸漬し、浸漬したＡｌ配線基板又はＡｌ電極層を陽極とし、これに対向配置される白金（Ｐｄ）電極を陰極として通電（パルス電圧を印加）することで、Ａｌ配線基板又はＡｌ電極層の表面に多孔質金属酸化膜（微小径の孔が規則正しく形成された酸化アルミニウムの膜）を形成することができる。
【００４９】
この後、陽極酸化とは逆電位の電圧を各電極に印加（Ａｌ配線基板又はＡｌ電極層を陰極とし、白金（Ｐｄ）電極を陽極として通電）することで、多孔質金属酸化膜をＡｌ配線基板又はＡｌ電極層から分離する。これによって、所望の微小径（例えば３０ｎｍ〜２０００ｎｍ）の貫通孔１１ｘが高密度に形成された絶縁性基材１１が得られる。なお、絶縁性基材１１の材料としては、アルミナ（酸化アルミニウム）以外に、ムライト、窒化アルミニウム、ガラスセラミックス（ガラスとセラミックスの複合材料）、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、チタンジルコン酸鉛等を用いてもよい。
【００５０】
次いで、図６に示す工程で、絶縁性基材１１に形成された貫通孔１１ｘに金属材料を充填して線状導体（ビア）１２を形成する。以降、線状導体１２を有する絶縁性基材１１をコア基板１３と称する場合がある。線状導体１２は、例えばスクリーン印刷法やインクジェット法等を用いて、例えば銀（Ａｇ）や銅（Ｃｕ）等の導電性ペーストを貫通孔１１ｘに充填することにより形成することができる。
【００５１】
例えば金属材料として銅（Ｃｕ）を用いる場合には、絶縁性基材１１の表面（貫通孔１１ｘの内壁面を含む）に、無電解銅（Ｃｕ）めっき法によりシード層を形成し、形成したシード層を給電層として利用した電解銅（Ｃｕ）めっき法により、貫通孔１１ｘに銅（Ｃｕ）を充填することができる。又、無電解銅（Ｃｕ）めっき法のみにより、銅（Ｃｕ）を貫通孔１１ｘに充填しても構わない。
【００５２】
更に、必要に応じて機械研磨、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）等により両面を研磨して平坦化し、線状導体１２の両端を絶縁性基材１１の両面に露出させることができる。このようにして、絶縁性基材１１に、絶縁性基材１１の厚さ方向に貫通する微小径の線状導体１２が高密度に設けられたコア基板１３を形成することができる。
【００５３】
次いで、図７に示す工程では、図６に示す工程で形成したコア基板１３の一方の面１３ａに第１配線層２１を形成する。又、コア基板１３の他方の面１３ｂに第２配線層２２を形成する。第１配線層２１及び第２配線層２２は、例えばスパッタ法やめっき法により形成することができる。第１配線層２１及び第２配線層２２の材料としては、例えば銅（Ｃｕ）等を用いることができる。この工程により、コア基板１３を介して対向配置された第１配線層２１と第２配線層２２とは、単軸状に導電接続される。ここで、『単軸状に導電接続される』とは、配線層等を平面方向（Ｘ方向又はＹ方向、又はその両方）に引き回すことなく、配線基板１０の厚さ方向（Ｚ方向）に形成された導体（この場合には、多数の線状導体１２）により接続することをいう。
【００５４】
次いで、図８に示す工程では、コア基板１３の一方の面１３ａに、第１配線層２１を覆うように、第１絶縁層１４を形成する。又、コア基板１３の他方の面１３ｂに、第２配線層２２を覆うように、第２絶縁層１５を形成する。第１絶縁層１４及び第２絶縁層１５の材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。第１絶縁層１４及び第２絶縁層１５は、一例として、コア基板１３の一方の面１３ａ及び他方の面１３ｂに、第１配線層２１及び第２配線層２２を覆うように樹脂フィルムをラミネートした後、樹脂フィルムをプレス（押圧）し、その後、１９０℃程度の温度で熱処理して硬化させることにより形成することができる。又、樹脂フィルムのラミネートに代えて、液状又はペースト状の樹脂をスピンコート法等により塗布しても構わない。
【００５５】
次いで、図９に示す工程では、第１絶縁層１４に、レーザ加工法等を用いて、第１配線層２１の表面が露出するように第１絶縁層１４を貫通する第１ビアホール１４ｘを形成する。又、第２絶縁層１５に、レーザ加工法等を用いて、第２配線層２２の表面が露出するように第２絶縁層１５を貫通する第２ビアホール１５ｘを形成する。レーザ加工法には、例えばＣＯ２レーザ等を用いることができる。
【００５６】
なお、第１絶縁層１４及び第２絶縁層１５として感光性樹脂膜を用い、フォトリソグラフィによりパターニングして第１ビアホール１４ｘ等を形成する方法を用いてもよいし、スクリーン印刷により開口部が設けられた樹脂膜をパターニングして第１ビアホール１４ｘ等を形成する方法を用いてもよい。
【００５７】
次いで、図１０に示す工程では、第１絶縁層１４上に、第１ビアホール１４ｘ内に露出した第１配線層２１と電気的に接続される第３配線層２３を形成する。第３配線層２３は、第１ビアホール１４ｘ内に充填されたビア、及び第１絶縁層１４上に形成された配線パターンを含んで構成される。又、第２絶縁層１５上に、第２ビアホール１５ｘ内に露出した第２配線層２２と電気的に接続される第４配線層２４を形成する。第４配線層２４は、第２ビアホール１５ｘ内に充填されたビア、及び第２絶縁層１５上に形成された配線パターンを含んで構成される。第３配線層２３及び第４配線層２４の材料としては、例えば銅（Ｃｕ）等を用いることができる。第３配線層２３及び第４配線層２４は、例えばセミアディティブ法により形成される。
【００５８】
第３配線層２３を、セミアディティブ法により形成する例を、より詳しく説明すると、先ず、無電解めっき法又はスパッタ法により、第１絶縁層１４上（第１ビアホール１４ｘの壁面も含む）及び第１ビアホール１４ｘ内に露出する第１配線層２１上に銅（Ｃｕ）シード層（図示せず）を形成した後に、第３配線層２３に対応する開口部を備えたレジスト層（図示せず）を形成する。次いで、銅（Ｃｕ）シード層をめっき給電層に利用した電解めっき法により、レジスト層の開口部に銅（Ｃｕ）層パターン（図示せず）を形成する。
【００５９】
続いて、レジスト層を除去した後に、銅（Ｃｕ）層パターンをマスクにして銅（Ｃｕ）シード層をエッチングすることにより、第３配線層２３を得ることができる。なお、第３配線層２３の形成方法としては、上述したセミアディティブ法の他にサブトラクティブ法などの各種の配線形成方法を用いることができる。第４配線層２４も同様の方法により形成することができる。
【００６０】
この工程により、コア基板１３等を介して対向配置された第３配線層２３の一部と第４配線層２４の一部とは、第１配線層２１、線状導体１２、及び第２配線層２２を介して単軸状に導電接続される。
【００６１】
次いで、図１１に示す工程では、第３配線層２３を被覆するように第１絶縁層１４上に開口部１６ｘを有する第１ソルダーレジスト層１６を形成する。又、第４配線層２４を被覆するように第２絶縁層１５上に開口部１７ｘを有する第２ソルダーレジスト層１７を形成する。開口部１６ｘを有する第１ソルダーレジスト層１６は、例えば第３配線層２３を被覆するようにソルダーレジスト液を塗布し、塗布したソルダーレジスト液を露光、現像することで形成することができる。開口部１７ｘを有する第２ソルダーレジスト層１７も同様の方法により形成することができる。第１ソルダーレジスト層１６及び第２ソルダーレジスト層１７の材料としては、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。
【００６２】
第３配線層２３の一部は、第１ソルダーレジスト層１６の開口部１６ｘ内に露出する。又、第４配線層２４の一部は、第２ソルダーレジスト層１７の開口部１７ｘ内及び１７ｙ内に露出する。第１ソルダーレジスト層１６の開口部１６ｘ内に露出する第３配線層２３上、及び第２ソルダーレジスト層１７の開口部１７ｘ内及び１７ｙ内に露出する第４配線層２４上に、例えば無電解めっき法等により金属層（図示せず）を形成しても構わない。
【００６３】
金属層（図示せず）の例としては、Ａｕ層、Ｎｉ層／Ａｕ層をこの順番で積層したＮｉ／Ａｕ層や、Ｎｉ層／Ｐｄ層／Ａｕ層をこの順番で積層したＮｉ／Ｐｄ／Ａｕ層等を挙げることができる。又、金属層（図示せず）に代えて、第１ソルダーレジスト層１６の開口部１６ｘ内に露出する第３配線層２３上、及び第２ソルダーレジスト層１７の開口部１７ｘ内及び１７ｙ内に露出する第４配線層２４上にＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ）処理を施しても構わない。以上の工程により、図３に示す配線基板１０が完成する。
【００６４】
このように、第１の実施の形態によれば、無機誘電体を含む絶縁性基材の一方の面から他方の面に貫通する複数の線状導体を備えたコア基板の一方の面及び他方の面に配線層を形成することにより、形成された配線層同士は、線状導体を介して単軸状に接続される。又、一方の面及び他方の面に形成された配線層を覆うように絶縁層を形成し、更に形成した絶縁層上に他の配線層を形成することにより、形成された他の配線層同士は、線状導体及びビアを介して単軸状に接続される。
【００６５】
その結果、コア基板の一方の面及び他方の面に形成された配線層同士及び他の配線層同士を狭ピッチ及び短距離で接続することが可能となる。従って、配線基板の両面に半導体素子が実装された場合に、両面に実装された半導体素子同士を狭ピッチ及び短距離で接続することが可能となる。
【００６６】
又、コア基板は陽極酸化法等を用いて形成した貫通孔に金属材料を充填することより容易に作製することができるため、シリコンからなる基板本体にスルービア（所謂ＴＳＶ：Through Silicon Via）を形成する場合のように加工コストが高くならず、低コストの配線基板を実現することができる。
【００６７】
又、ビアを形成する位置を任意に選定可能であるため、配線基板の設計自由度を向上することができる。
【００６８】
〈第１の実施の形態の変形例〉
図１２は、第１の実施の形態の変形例に係る配線基板の一部を例示する図である。図１２（ａ）は断面図であり、図１２（ｂ）はコア基板１３の一方の面１３ａ（コア基板１３の他方の面１３ｂ）に接する導体を模式的に示す平面図である。図１２において、図３に示す配線基板１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。図１２において、Ｘ方向はコア基板１３の一方の面１３ａと平行な方向、Ｙ方向はＸ方向に垂直な方向（紙面奥行き方向）、Ｚ方向はＸ方向及びＹ方向に垂直な方向（コア基板１３の厚さ方向）をそれぞれ示している。
【００６９】
図１２を参照するに、第１の実施の形態の変形例に係る配線基板１０Ａは、第１配線層２１が第１信号パターン２１ｓ及び第１ＧＮＤパターン２１ｇを有する点、第２配線層２２が第２信号パターン２２ｓ及び第２ＧＮＤパターン２２ｇを有する点、第３配線層２３が第３信号パターン２３ｓ及び第３ＧＮＤパターン２３ｇを有する点、第４配線層２４が第４信号パターン２４ｓを有する点を除いて第１の実施の形態に係る配線基板１０と同一構造である。
【００７０】
配線基板１０Ａにおいて、第３配線パターン２３ｓ、第１ビアホール１４ｘ内に充填されたビア、第１配線パターン２１ｓ、複数の線状導体１２、第２配線パターン２２ｓ、第２ビアホール１５ｘ内に充填されたビア、及び第４配線パターン２４ｓには、所定の信号電流が流れる。又、図１２（ｂ）に示すように、第１ＧＮＤパターン２１ｇ及び第２ＧＮＤパターン２２ｇは、第１配線パターン２１ｓ及び第２配線パターン２２ｓの周囲に、所定の間隔を空けて対向配置されている。又、第１ＧＮＤパターン２１ｇと第２ＧＮＤパターン２２ｇとは、複数の線状導体１２を介して電気的に接続されている。すなわち、信号電流が流れる複数の線状導体１２の周囲には、所定の間隔を空けてＧＮＤ（Ground）に接続された複数の線状導体１２が配置されている。
【００７１】
第１ＧＮＤパターン２１ｇは、第３ビアホール１４ｇを介して第１絶縁層１４上に形成された第３ＧＮＤパターン２３ｇと接続されている。すなわち、第１ＧＮＤパターン２１ｇ、第２ＧＮＤパターン２２ｇ、及び第３ＧＮＤパターン２３ｇは、何れもＧＮＤ（Ground：基準電位）に接続されたパタ−ンである。
【００７２】
第１ＧＮＤパターン２１ｇ及び第１信号パターン２１ｓ、並びに、第２ＧＮＤパターン２２ｇ及び第２信号パターン２２ｓは、例えばスパッタ法やめっき法により、コア基板１３の一方の面１３ａ及び他方の面１３ｂに形成することができる。第３ＧＮＤパターン２３ｇ及び第３信号パターン２３ｓ、並びに、第４信号パターン２４ｓは、例えばセミアディティブ法により、第１絶縁層１４上及び第２絶縁層１５上に形成することができる。これらのＧＮＤパターン及び配線パターンの材料としては、例えば銅（Ｃｕ）等を用いることができる。
【００７３】
このように、コア基板１３において、信号電流が流れる複数の線状導体１２の周囲には、所定の間隔を空けてＧＮＤ（Ground）に接続された複数の線状導体１２が配置されている。この構造は、同軸線路と同等の構造であるため、シールド（遮蔽）効果を奏することができる。又、隣接して配置される信号電流が流れる複数の線状導体間には、ＧＮＤ（Ground）に接続された複数の線状導体が配置されることになるため、隣接して配置される信号電流が流れる複数の線状導体間に生じる電気的結合（容量結合）を低減することが可能となり、信号電流が流れる複数の線状導体自体がノイズ源となることを防止することができる。
【００７４】
なお、第１絶縁層１４の第１ビアホール１４ｘの周囲、及び第２絶縁層１５の第２ビアホール１５ｘの周囲に、円環状の貫通孔を形成して導体を充填し、第１ＧＮＤパターン２１ｇ、第２ＧＮＤパターン２２ｇ、及び第３ＧＮＤパターン２３ｇと接続しても構わない。これにより、第１絶縁層１４及び第２絶縁層１５にも、コア基板１３に形成した同軸線路と同等の構造が形成されるため、同等の効果が得られる。
【００７５】
このように、第１の実施の形態の変形例によれば、第１の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。
【００７６】
すなわち、第１の実施の形態の変形例に係る配線基板では、基板内に同軸線路と同等の構造を形成することにより、シールド（遮蔽）効果を奏することができる。又、隣接して配置される信号電流が流れる複数の線状導体との間に生じる電気的結合（容量結合）を低減することが可能となり、信号電流が流れる複数の線状導体自体がノイズ源となることを防止することができる。
【００７７】
〈第２の実施の形態〉
第２の実施の形態では、配線基板の両面に半導体素子を実装した半導体装置を例示する。
【００７８】
図１３は、第２の実施の形態に係る半導体装置を例示する断面図である。図１３において、図３に示す配線基板１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。図１３において、Ｘ方向はコア基板１３の一方の面１３ａと平行な方向、Ｙ方向はＸ方向に垂直な方向（紙面奥行き方向）、Ｚ方向はＸ方向及びＹ方向に垂直な方向（コア基板１３の厚さ方向）をそれぞれ示している。
【００７９】
図１３を参照するに、第２の実施の形態に係る半導体装置５０は、配線基板１０と、半導体素子５１及び５２と、はんだバンプ５３〜５５と、アンダーフィル樹脂５６及び５７とを有する。
【００８０】
半導体素子５１及び５２は、配線基板１０の一方の側及び他方の側に実装されている。半導体素子５１及び５２は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）や電極端子（図示せず）が形成されたものである。半導体素子５１は例えばメモリーデバイス等であり、半導体素子５２は例えばロジックデバイス等である。半導体素子５１及び５２の厚さは、例えば１０〜５０μｍ程度とすることができる。
【００８１】
半導体素子５１の電極端子（図示せず）の少なくとも一部と、半導体素子５２の電極端子（図示せず）の少なくとも一部とは、単軸状に接続されている。すなわち、半導体素子５１の電極端子（図示せず）の少なくとも一部と、半導体素子５２の電極端子（図示せず）の少なくとも一部とは、配線層等を平面方向（Ｘ方向又はＹ方向、又はその両方）に引き回すことなく、配線基板１０の厚さ方向（Ｚ方向）に形成された導体により接続されている。この場合に、配線基板１０の厚さ方向（Ｚ方向）に形成された導体は、はんだバンプ５３、第３配線層２３、第１配線層２１、線状導体１２、第２配線層２２、第４配線層２４、はんだバンプ５４である。
【００８２】
はんだバンプ５３及び５４は、半導体素子５１及び５２の電極端子（図示せず）と第１ソルダーレジスト層１６の開口部１６ｘ内に露出する第３配線層２３及び第２ソルダーレジスト層１７の開口部１７ｘ内に露出する第４配線層２４とを電気的に接続している。はんだバンプ５５は、半導体装置５０をマザーボード等の実装基板に接続するための外部接続端子である。
【００８３】
はんだバンプ５３〜５５の材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。はんだバンプ５３は、例えば第１ソルダーレジスト層１６の開口部１６ｘ内に露出する第３配線層２３を覆うように、はんだペーストを印刷し、リフローすることにより形成することができる。はんだバンプ５４及び５５も同様の方法により形成することができる。
【００８４】
なお、はんだバンプ５５は設けなくても構わない。この場合には、必要なときに、第２ソルダーレジスト層１７の開口部１７ｙ内に露出する第４配線層２４上に、はんだバンプ５５を形成すればよい。
【００８５】
アンダーフィル樹脂５６及び５７は、半導体チップ５１と配線基板１０の一方の面及び半導体チップ５２と配線基板１０の他方の面との間に充填されている。アンダーフィル樹脂５６及び５７は、半導体チップ５１及び５２と配線基板１０との接続信頼性を向上するために設けられている。アンダーフィル樹脂５６及び５７の材料としては、例えばエポキシ系樹脂等の熱硬化性樹脂を用いることができる。
【００８６】
このように、第２の実施の形態によれば、第１の実施の形態に係る配線基板を有するため、以下の効果を奏する。すなわち、配線基板の両面に実装された半導体素子同士を狭ピッチ及び短距離で接続することが可能となる。
【００８７】
又、第１の実施の形態に係る配線基板において、コア基板は陽極酸化法等を用いて形成した貫通孔に金属材料を充填することより容易に作製することができるため、シリコンからなる基板本体にスルービア（所謂ＴＳＶ：Through Silicon Via）を形成する場合のように加工コストが高くならず、低コストである。従って、第１の実施の形態に係る配線基板を有する半導体装置も低コストで製造することができる。
【００８８】
〈第２の実施の形態の変形例１〉
第２の実施の形態の変形例１では、平面方向（Ｘ方向又はＹ方向、又はその両方）に複数の半導体素子を実装した半導体装置を例示する。
【００８９】
図１４は、第２の実施の形態の変形例１に係る半導体装置を例示する断面図である。図１４において、図１３に示す半導体装置５０と同一構成部分には同一符号を付し、その説明を省略する場合がある。図１４において、Ｘ方向はコア基板１３の一方の面１３ａと平行な方向、Ｙ方向はＸ方向に垂直な方向（紙面奥行き方向）、Ｚ方向はＸ方向及びＹ方向に垂直な方向（コア基板１３の厚さ方向）をそれぞれ示している。
【００９０】
図１４を参照するに、第２の実施の形態の変形例１に係る半導体装置６０は、配線基板１０の一方の面に半導体素子６１及び６２を実装し、配線基板１０の他方の面に半導体素子５２を実装している点が、第２の実施の形態に係る半導体装置５０と異なる。半導体素子６１及び６２は例えばメモリーデバイス等であり、半導体素子５２は例えばロジックデバイス等である。半導体素子６１及び６２と配線基板１０の一方の面との間には、アンダーフィル樹脂５６が充填されている。
【００９１】
このように、第２の実施の形態の変形例１によれば、第２の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。
【００９２】
すなわち、平面方向（Ｘ方向又はＹ方向、又はその両方）に複数の半導体素子を実装することにより、半導体装置の小型化及び高実装密度化を実現することができる。
【００９３】
〈第２の実施の形態の変形例２〉
第２の実施の形態の変形例２では、第１の実施の形態に係る配線基板を有する半導体装置を複数個積層し相互に電気的に接続した半導体装置を例示する。
【００９４】
図１５は、第２の実施の形態の変形例２に係る半導体装置を例示する断面図である。図１５において、図１３に示す半導体装置５０と同一構成部分には同一符号を付し、その説明を省略する場合がある。図１５において、Ｘ方向はコア基板１３の一方の面１３ａと平行な方向、Ｙ方向はＸ方向に垂直な方向（紙面奥行き方向）、Ｚ方向はＸ方向及びＹ方向に垂直な方向（コア基板１３の厚さ方向）をそれぞれ示している。
【００９５】
図１５を参照するに、第２の実施の形態の変形例２に係る半導体装置７０は、半導体装置５０Ａと半導体装置５０Ｂを積層し、はんだバンプ７１を用いて相互に電気的に接続した構造を有する。ここで、半導体装置５０Ａは、図１３に示す半導体装置５０において、半導体素子５２を半導体素子５２Ａに置換した構造を有する。半導体素子５２Ａは例えばロジックデバイス等である。又、半導体装置５０Ｂは、図１３に示す半導体装置５０において、第１ソルダーレジスト層１６に開口部１６ｙを追加した構造を有する。はんだバンプ７１は、半導体装置５０Ａの第２ソルダーレジスト層１７の開口部１７ｙ内に露出する第４配線層２４と、半導体装置５０Ｂの第１ソルダーレジスト層１６の開口部１６ｙ内に露出する第３配線層２３とを電気的及び機械的に接続している。はんだバンプ７１の材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
【００９６】
このように、第２の実施の形態の変形例２によれば、第２の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。
【００９７】
すなわち、第１の実施の形態に係る配線基板を有する半導体装置を複数個積層し相互に電気的に接続することにより、半導体装置の小型化及び高実装密度化を実現することができる。
【００９８】
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【００９９】
例えば、第２の実施の形態の変形例１と第２の実施の形態の変形例２を同時に実施しても構わない。平面方向（Ｘ方向又はＹ方向、又はその両方）及び垂直方向（Ｚ方向）に複数の半導体素子を実装することにより、半導体装置のより一層の小型化及び高実装密度化を実現することができる。
【０１００】
又、第２の実施の形態及びその変形例１、２において、配線基板１０に代えて、配線基板１０Ａを用いても構わない。
【０１０１】
又、平面方向（Ｘ方向又はＹ方向、又はその両方）に実装する半導体素子は３個以上でもよく、垂直方向（Ｚ方向）に積層する半導体装置は３個以上でもよい。
【符号の説明】
【０１０２】
１０、１０Ａ 配線基板
１１ 絶縁性基材
１１ｘ 貫通孔
１２ 線状導体
１３ コア基板
１３ａ コア基板１３の一方の面
１３ｂ コア基板１３の他方の面
１４ 第１絶縁層
１４ｘ 第１ビアホール
１５ 第２絶縁層
１５ｘ 第２ビアホール
１６ 第１ソルダーレジスト層
１６ｘ、１６ｙ、１７ｘ、１７ｙ 開口部
１７ 第２ソルダーレジスト層
２１ 第１配線層
２１ｓ 第１信号パターン
２１ｇ 第１ＧＮＤパターン
２２ 第２配線層
２２ｓ 第２信号パターン
２２ｇ 第２ＧＮＤパターン
２３ 第３配線層
２３ｓ 第３信号パターン
２３ｇ 第３ＧＮＤパターン
２４ 第４配線層
２４ｓ 第４信号パターン
５０、５０Ａ、５０Ｂ、６０、７０ 半導体装置
５１、５２、５２Ａ、６１、６２ 半導体素子
５３、５４、５５、７１ はんだバンプ
５６、５７ アンダーフィル樹脂
Ｐ 間隔
φ１ 直径
【特許請求の範囲】
【請求項１】
無機誘電体を含む絶縁性基材と、前記絶縁性基材の一方の面から他方の面に貫通する複数の線状導体と、を備えたコア基板と、
前記一方の面及び前記他方の面に形成され、前記線状導体の一部を介して電気的に接続された配線層と、を有し、
前記配線層は、前記一方の面に形成され、前記一方の面から露出する前記複数の線状導体の一部と電気的に接続された第１配線層と、
前記他方の面に形成され、前記他方の面から露出する前記複数の線状導体の一部と電気的に接続された第２配線層と、を含み、
前記一方の面には、前記第１配線層を覆うように形成された第１絶縁層と、前記第１絶縁層上に形成され、かつ、前記第１絶縁層に設けられた貫通孔を介して前記第１配線層と電気的に接続された第３配線層が形成され、
前記他方の面には、前記第２配線層を覆うように形成された第２絶縁層と、前記第２絶縁層上に形成され、かつ、前記第２絶縁層に設けられた貫通孔を介して前記第２配線層と電気的に接続された第４配線層が形成され、
前記第１配線層と前記第２配線層とは、前記線状導体の一部を介して電気的に接続されており、
前記線状導体は、信号配線と接続される線状導体と、前記信号配線と接続される線状導体の周囲に位置する線状導体と、を有し、
前記周囲に位置する線状導体は、グラウンド配線と接続される配線基板。
【請求項２】
１つの前記貫通孔を充填する導体に対して、複数の前記線状導体が電気的に接続されている請求項１記載の配線基板。
【請求項３】
前記線状導体は、電気的に接続されていない孤立した線状導体を含む請求項１又は２記載の配線基板。
【請求項４】
前記線状導体の径は、３０ｎｍ〜２０００ｎｍである請求項１乃至３の何れか一項記載の配線基板。
【請求項５】
請求項１乃至４の何れか一項記載の配線基板の両面に半導体素子が実装されている半導体装置。
【請求項６】
前記配線基板の一方の側に実装された前記半導体素子の電極パッドの少なくとも一部と、前記配線基板の他方の側に実装された前記半導体素子の電極パッドの少なくとも一部とは、単軸状に導電接続されている請求項５記載の半導体装置。
【請求項７】
前記配線基板の前記一方の側及び前記他方の側の少なくとも一方には、複数の前記半導体素子が実装されている請求項５又は６記載の半導体装置。
【請求項８】
請求項５乃至７の何れか一項記載の半導体装置を複数個積層し、相互に電気的に接続した半導体装置。
【請求項１】
無機誘電体を含む絶縁性基材と、前記絶縁性基材の一方の面から他方の面に貫通する複数の線状導体と、を備えたコア基板と、
前記一方の面及び前記他方の面に形成され、前記線状導体の一部を介して電気的に接続された配線層と、を有し、
前記配線層は、前記一方の面に形成され、前記一方の面から露出する前記複数の線状導体の一部と電気的に接続された第１配線層と、
前記他方の面に形成され、前記他方の面から露出する前記複数の線状導体の一部と電気的に接続された第２配線層と、を含み、
前記一方の面には、前記第１配線層を覆うように形成された第１絶縁層と、前記第１絶縁層上に形成され、かつ、前記第１絶縁層に設けられた貫通孔を介して前記第１配線層と電気的に接続された第３配線層が形成され、
前記他方の面には、前記第２配線層を覆うように形成された第２絶縁層と、前記第２絶縁層上に形成され、かつ、前記第２絶縁層に設けられた貫通孔を介して前記第２配線層と電気的に接続された第４配線層が形成され、
前記第１配線層と前記第２配線層とは、前記線状導体の一部を介して電気的に接続されており、
前記線状導体は、信号配線と接続される線状導体と、前記信号配線と接続される線状導体の周囲に位置する線状導体と、を有し、
前記周囲に位置する線状導体は、グラウンド配線と接続される配線基板。
【請求項２】
１つの前記貫通孔を充填する導体に対して、複数の前記線状導体が電気的に接続されている請求項１記載の配線基板。
【請求項３】
前記線状導体は、電気的に接続されていない孤立した線状導体を含む請求項１又は２記載の配線基板。
【請求項４】
前記線状導体の径は、３０ｎｍ〜２０００ｎｍである請求項１乃至３の何れか一項記載の配線基板。
【請求項５】
請求項１乃至４の何れか一項記載の配線基板の両面に半導体素子が実装されている半導体装置。
【請求項６】
前記配線基板の一方の側に実装された前記半導体素子の電極パッドの少なくとも一部と、前記配線基板の他方の側に実装された前記半導体素子の電極パッドの少なくとも一部とは、単軸状に導電接続されている請求項５記載の半導体装置。
【請求項７】
前記配線基板の前記一方の側及び前記他方の側の少なくとも一方には、複数の前記半導体素子が実装されている請求項５又は６記載の半導体装置。
【請求項８】
請求項５乃至７の何れか一項記載の半導体装置を複数個積層し、相互に電気的に接続した半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−１５１１８５（Ｐ２０１１−１５１１８５Ａ）
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願番号】特願２０１０−１０９５０（Ｐ２０１０−１０９５０）
【出願日】平成２２年１月２１日（２０１０．１．２１）
【出願人】（０００１９０６８８）新光電気工業株式会社 (1,516)
【Ｆターム（参考）】
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願日】平成２２年１月２１日（２０１０．１．２１）
【出願人】（０００１９０６８８）新光電気工業株式会社 (1,516)
【Ｆターム（参考）】
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