電子デバイス
【課題】グラフェン層を備えた電子デバイスの高性能化を図る。
【解決手段】電子デバイス１００は、結晶性材料からなる下層１０８と、結晶性材料からなる上層１１０と、下層１０８と上層１１０との間に位置するｎ−グラフェン層１０２とを含み、下層１０８及び／又は上層１１０が４以上の比誘電率を有する高比誘電率材料からなる電子デバイスである。ｎ−グラフェン層１０２は、グラフェンの単層構造、又は複数のグラフェン単層の積層構造である。
【解決手段】電子デバイス１００は、結晶性材料からなる下層１０８と、結晶性材料からなる上層１１０と、下層１０８と上層１１０との間に位置するｎ−グラフェン層１０２とを含み、下層１０８及び／又は上層１１０が４以上の比誘電率を有する高比誘電率材料からなる電子デバイスである。ｎ−グラフェン層１０２は、グラフェンの単層構造、又は複数のグラフェン単層の積層構造である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、グラフェン層を備えた電子デバイスに関するものである。
【背景技術】
【０００２】
マイクロ電子デバイスにおいては、小型化、高密度化、及びスイッチングの高速化が絶えず推し進められる中、キャリア移動度の高い、より小型の電荷キャリアの構築が常に探究されている。
グラフェンは、かかるマイクロ電子用途に極めて魅力的な材料であるため、有望とされている。例えば、グラフェンは１０ｍ２／Ｖｓ程度の固有移動度、室温で１０１２／ｃｍ２程度の二次元の電荷キャリア濃度、及び１０６ｍ／ｓのキャリア速度を示し、これによりＴＨｚ速度でのトランジスタ動作が可能となり得る。
【０００３】
グラフェンは、ハニカム格子状に配列された黒鉛状炭素原子の一枚の原子シートである。グラフェンは、巨大な二次元のフラーレン分子、広げられた単一壁カーボンナノチューブ、又は単に層状グラファイト結晶の単層などである。
グラフェンを用いたデバイスは例えば、以下に挙げる特許文献に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２０５２７２号公報
【特許文献２】米国特許出願公開第２００９／００２０７６４号明細書
【特許文献３】米国特許出願公開第２００８／０１９１１９６号明細書
【特許文献４】米国特許第７３８５２６２号明細書
【特許文献５】米国特許第７３４２２７７号明細書
【特許文献６】米国特許第７２６２９９１号明細書
【特許文献７】米国特許第７１７０１２０号明細書
【特許文献８】米国特許第７０１５１４２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、支持体と上層と環境との相互作用が、グラフェンの電荷輸送特性に悪影響を及ぼすことが知られている。
グラフェンの固有移動度はその格子中の縦波音響フォノンによる散乱によって制約を受け、従来製造されているデバイスではさらなる散乱源にもさらされている。
主な外部散乱源は、その表面上又は表面近傍にある荷電不純物などの長距離の散乱中心、及び支持体又は上層から生じる遠隔の界面フォノンである。他に散乱の一因となるものが、格子の点欠陥及び波形などの短距離の散乱中心である。
従って、グラフェンのような材料の実用化を可能とすると同時に、散乱効果によって生じる上述の課題及びグラフェンの使用に固有の他の問題を軽減し得る構造が必要とされている。
【０００６】
本発明は上記事情に鑑みてなされたものであり、グラフェン層を備えた電子デバイスの高性能化を図ることを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明の電子デバイスは、
結晶性材料からなる下層と、
結晶性材料からなる上層と、
前記下層と前記上層との間に位置するｎ−グラフェン層とを含み、
前記下層及び／又は前記上層が４以上の比誘電率を有する高比誘電率材料からなる電子デバイスである。
【０００８】
本発明の電子デバイスにおいては、
さらに、
前記下層と前記ｎ−グラフェン層との間に形成され、非極性の誘電材料を含む第１の二面間層と、
前記ｎ−グラフェン層と前記上層との間に形成され、非極性の誘電材料を含む第２の二面間層とを含むことができる。
【発明の効果】
【０００９】
グラフェン層を挟む下層及び／又は上層に４以上の比誘電率を有する高比誘電率材料を用いることにより、下層及び／又は上層内の残留電荷が遮蔽され、電荷キャリアの散乱が低減される。その結果、電荷キャリアの伝導経路として可能な範囲で最良のグラフェン層性能がもたらされる。
以上の効果により、本発明によれば、グラフェン層を備えた電子デバイスの高性能化を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係る電子デバイスの概略断面図である。
【図２】第２実施形態に係る電子デバイスの概略断面図である。
【図３】電界効果トランジスタの概略断面図である。
【図４】図３の線４−４から見たときの図３の上面図である。
【図５】ローレンツ磁気抵抗センサの概略断面図である。
【図６】図５の線６−６から見たときの横断面図である。
【発明を実施するための形態】
【００１１】
以下の説明は、本発明を実施するために本明細書で企図される最良の実施形態である。この説明は本発明の一般的原理を示すことを目的として行われ、これによって特許請求される本発明の構想を限定することは意図しない。
なお、図の中で、全体を通して同一の参照符号は同一の構成要素を示す。また、添付の図面の尺度は一定ではない。
【００１２】
「第１実施形態」
図１には、電荷キャリアの伝導にｎ−グラフェン層１０２が用いられた電子デバイス１００が示されている。
上述したとおり、グラフェンはハニカム格子状に配列された黒鉛状炭素原子の一枚の原子シートである。グラフェンは、巨大な二次元のフラーレン分子、広げられた単一壁カーボンナノチューブ、又は単に層状グラファイト結晶の単層などである。
グラフェンは優れた電荷輸送特性を示し、１０ｍ２／Ｖｓ程度の固有移動度を有する。ｎ−グラフェン層１０２は、グラフェンの単層構造でも複数のグラフェン単層の積層構造でもよい。好ましくは、ｎ−グラフェン層１０２はｎ層（ここで、ｎ＝１〜１０）のグラフェン単層からなる。
【００１３】
グラフェン単層はわずか炭素原子１個分の厚さしかない。そのため、グラフェンの単層構造又は複数のグラフェン単層の積層構造からなるｎ−グラフェン層１０２は、二次元電子ガス２ＤＥＧ、又はそこを通って流れる電荷キャリアが電子でなく正孔であるならば二次元正孔ガスと見なすことができる。
【００１４】
図１を参照すると、ｎ−グラフェン層１０２の両端には、ｎ−グラフェン層１０２に電荷キャリアを提供するための一対の導電性コンタクト（導電性リード）１０４、１０６を必要に応じて設けることができる。
【００１５】
ｎ−グラフェン層１０２は、下層１０８と上層１１０との間に挟まれている。
層１０２、１０４、１０６、１０８、１１０は、基材１１２上に形成することができる。この基材１１２の材料はデバイス１００の用途に応じて異なり得る。層１０２、１０４、１０６、１０８、１１０は必要に応じて保護膜１１４で被覆することができ、この保護膜１１４もまた、材料は様々であり得る。
【００１６】
グラフェンの固有移動度は、その格子中の縦波音響フォノンによる散乱によって制約を受け、従来提案されているデバイスではさらなる散乱源にさらされている。主な外部散乱源は、その表面上又は表面近傍にある荷電不純物などの長距離の散乱中心、及び支持体又は上層から生じる遠隔の界面フォノンである。さらに散乱の一因となるものが、格子の点欠陥及び波形などの短距離の散乱中心である。
【００１７】
下層１０８及び上層１１０の材料を好適に選択すれば、強い散乱を抑制又は排除し、グラフェン固有の限界に近い移動度を有するデバイスを製造することが可能となる。さらに、下層１０８と上層１１０との間にｎ−グラフェン層１０２を封入することで、ｎ−グラフェン層１０２は環境からの汚染作用が低減されるとともに物理的損傷から保護され、従ってデバイスの信頼性が確保される。
【００１８】
これまで製造されているほとんどのデバイスは、グラフェン層の支持体としてＳｉの熱酸化によって得られるＳｉＯ２が用いられている。この材料は電荷を有し得るため、荷電不純物の散乱源を提供し得るという欠点を含むことが知られている。同様に、一般的に使用されるバンドギャップの高い材料、例えば、化学気相成長法、蒸着法、又はスパッタ法等により形成された酸化物や非晶質材料もまた、同様の制約を被る。荷電不純物のさらなる供給源が、表面汚染又は吸着気体分子である。従って、本発明者は、荷電不純物の存在を最小限に抑えるか、又はその散乱効果を低減するための、下記の手法を提案する。
【００１９】
荷電不純物の存在を最小限に抑えるため、下層１０８及び上層１１０は、結晶秩序の高い誘電材料で作製されることが好ましい。これにより、電荷トラップとして作用する欠陥の存在が減少する。さらに、荷電不純物からの散乱効果を低減するよう、高比誘電率の材料を選択する。これによって不純物からの電界を遮蔽し、ひいてはそのｎ−グラフェン層１０２内の電荷キャリアとの結合が減少し得る。
【００２０】
遠隔の界面フォノン散乱は、支持体の極性の光学フォノンモードがｎ−グラフェン層１０２内の電荷キャリアと結合することによって生じる。下層１０８及び上層１１０の材料を慎重に選ぶことにより、フォノンモードの散乱強度及びそれらのｎ−グラフェン層１０２内の電荷キャリアとの結合を低減することができる。これは、層１０８、１１０に、ｎ−グラフェン層１０２内の電荷キャリアと効率的に結合しない、より高エネルギーのフォノンモードの材料を選択することにより達成することができる。
【００２１】
従って、図１を参照すると、下層１０８及び上層１１０は各々、比誘電率が高く、且つ高秩序の結晶構造を有する材料で作製され、それによりｎ−グラフェン層１０２の電子特性を低下させる外的効果が最小限に抑えられる。
比誘電率が大きい層１０８、１１０の役割は、ｎ−グラフェン層１０２の上又はその近傍にある荷電不純物のクーロン散乱の役割を軽減することである。高比誘電率により、荷電不純物から発生する電界の大部分が不純物及びｎ−グラフェン層を貫通せずに不純物内で終結することが可能となり、それにより荷電不純物とｎ−グラフェン層１０２内の電荷キャリアとの間のクーロン力の相互作用が低下する。
【００２２】
層１０８、１１０には、高比誘電率を有し、且つ結晶の欠陥が少ない様々な高品質の絶縁材料を用いることができる。比誘電率が大きいほど、電荷不純物における散乱効果を低減できる可能性が高くなる。
層１０８、１１０の比誘電率はいずれも４以上が好ましい。
上記目的上、層１０８、１１０に用いられる好適な材料としては、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、Ｙ２Ｏ３、Ｐｒ２Ｏ３、Ｇｄ２Ｏ３、Ｌａ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＡｌＮ、ＢＮ、ＳｉＣ、Ｔａ２Ｏ５、（ＢａｘＳｒ１−ｘ）ＴｉＯ３（ここで、０≦ｘ≦１）、及びＰｂ（ＺｒｙＴｉ１−ｙ）Ｏ３（ここで、０≦ｙ≦１）が挙げられる。層１０８、１１０は、これらの材料を１種又は２種以上含むことができる。
下層１０８と上層１１０とは同一組成でも非同一組成でもよい。
【００２３】
なお、下層１０８及び上層１１０をいずれも比誘電率４以上の高比誘電率材料により構成することが好ましいが、少なくとも一方をかかる材料により構成することで、電荷不純物における散乱効果を低減する効果が得られる。
【００２４】
下層１０８のｎ−グラフェン層１０２側の表面１１６及び上層１１０のｎ−グラフェン層１０２側の表面１１８は、ｎ−グラフェン層１０２の波形（ひいては短距離の散乱源）を低減するよう、可能な限り原子レベルで平坦に近いものでなければならない。
下層１０８のｎ−グラフェン層１０２側の表面１１６及び上層１１０のｎ−グラフェン層１０２側の表面１１８は、二乗平均平方根粗さが０．５ｎｍ未満の、実質的に原子的に平坦な表面であることが好ましい。
【００２５】
図１に示される構造は、ｎ−グラフェン層１０２の性能を最大限に引き出すため、好適な下層１０８と上層１１０との間にいかにｎ−グラフェン層１０２が置かれ得るかについてのやや一般的な例を示している。構造の他の要素の数、配置、及び材料の選択は、ｎ−グラフェン層１０２が用いられる用途に依存する。
例えば、導電性コンタクト（導電性リード）１０４、１０６のサイズ、材料選択、及び数は、どのようなタイプのデバイスを作製するかに依存する。
同様に、基材１１２の材料は作製されるデバイスに依存し、限定はされないが、Ｓｉ、ＳｉＯ２、Ａｌ２Ｏ３、ＧａＡｓ、ＳｉＣ、ガラス、Ｎ５８、例示した以外の他のセラミックス、ポリマーなどの材料、又は電子基板での使用に好適な任意の他の材料を挙げることができる。
【００２６】
「第２実施形態」
図２は、本発明の別の実施形態を示す。
図２は図１と同様の構造を有するデバイス２００を示し、下層１０８と上層１１０との間にｎ−グラフェン層１０２が位置している。デバイス２００はまた、下層１０８とｎ−グラフェン層１０２との間に形成された非極性の誘電材料を含む第１の二面間層２０２、及びｎ−グラフェン層１０２と上層１１０との間に形成された非極性の誘電材料を含む第２の二面間層２０４も備える。
【００２７】
先述の実施形態と同様に、層１０８、１１０は各々、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、Ｙ２Ｏ３、Ｐｒ２Ｏ３、Ｇｄ２Ｏ３、Ｌａ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＡｌＮ、ＢＮ、ＳｉＣ、Ｔａ２Ｏ５、ＳｒＴｉＯ３、（ＢａｘＳｒ１−ｘ）ＴｉＯ３（ここで、０＜ｘ＜１）、及びＰｂ（ＺｒｘＴｉ１−ｘ）Ｏ３（ここで、０≦ｙ≦１）などの、高誘電性で結晶秩序の高い材料で作製され得る。層１０８、１１０はこれらの材料を１種又は２種以上含むことができる。
【００２８】
層１０８、１１０に用いられる上述の材料の多くは高極性でもあり、極性基がグラフェン層と近接していることにより、遠隔の界面散乱として公知の散乱機構がもたらされ得る。遠隔の界面散乱機構を通じた散乱率は、誘電体の表面光学フォノンモードのエネルギーと、誘電体とｎ−グラフェン層１０２との間の離隔距離とに従う関数である。上述の材料のうち、ＡｌＮ、ＳｉＣ、ＢＮ、ＴｉＯ２、ＺｒＯ２、及びＳｒＴｉＯ３は高周波の光学フォノンモードを有し、こうしたモードはｎ−グラフェン層１０２内の電荷キャリアとそれほど効率的に結合しないため、散乱効果を低減することができる。
【００２９】
遠隔の界面散乱効果を軽減し、しかし層１０８、１１０の荷電不純物のクーロン遮蔽は保持するよう、二面間層２０２、２０４は好ましくは以下の特性を有する。
【００３０】
層１０８、２０２、１０２、２０４、１１０を含む積層全体の有効比誘電率が、二面間層２０２及び２０４の追加によって大幅に低下することがないよう、二面間層２０２、２０４は厚さが小さいものでなければならない。具体的には、二面間層２０２、２０４がいずれも１０ｎｍ厚以下であることが好ましい。
【００３１】
また、遠隔の界面散乱効果がさらに導入されることを避けるため、二面間層２０２、２０４の材料は、その比誘電率（誘電関数）の周波数依存性が小さいものであることが好ましい。
二面間層２０２、２０４として好適な膜の例としては、１８−フェノキシオクタデシル−トリクロルシラン、オクタデシルトリクロルシラン、及びポリ（ａ−メチルスチレン）等の自己組織化単分子膜、又は、ポリエチレン、ポリプロピレン、及びポリスチレン等のナノメートル厚の層状ポリマー膜が挙げられる。二面間層２０２、２０４は、これらの材料を１種又は２種以上含むことができる。
【００３２】
さらに、二面間層２０２、２０４を使用することに代えて、又はそれに加えて、下層１０８及び／又は上層１１０をアロイ化するか、又はそのバルク特性に関する改質を行って、遠隔の界面散乱をもたらす表面光学モードのエネルギーを上昇させてもよい。
これは例えば、結晶歪みの操作又はアロイ化により達成することができる。また、二面間層２０２、２０４の追加により、層１０８及び１１０として利用されるＳｉＯ２により発生する遠隔の界面フォノン散乱の有害な作用を低減できることも注記される。
【００３３】
「適用例」
図３及び図４は、本発明の適用例を示す。
図３は、ｎ−グラフェン層１０２を備えた電界効果トランジスタ３００の概略断面図を示す。図４は、図３の線４−４から見たときの上面図である。
【００３４】
ｎ−グラフェン層１０２は下層１０８と上層１１０との間に位置し、下層１０８及び上層１１０は双方とも、上記に示される材料で作製され得る。任意選択の二面間層２０２、２０４が、それぞれ下層１０８及び上層１１０とｎ−グラフェン層１０２との間に位置し得る（図２を参照して上記に説明したとおり）。
【００３５】
ソース電極３０２及びドレイン電極３０４が、ｎ−グラフェン層１０２の両側に各々接続されている。ｎ−グラフェン層１０２、二面間層２０４、及び上層１１０の上側にトップゲート電極３０６が形成されている。必要であれば、他の追加的な誘電体層（図示せず）が、トップゲート電極３０６と層１０２、１０４、１１０との間に介挿され得る。これらの層は全て、実際のＦＥＴデバイスにおいて、基材と保護膜とからなる被覆材３０８により取り囲まれ得る。
【００３６】
上記の説明は、単に本発明の適用例に過ぎない。下層１０８、上層１１０、及び二面間層２０２、２０４を用いることを当業者が着想し得る他のトランジスタ構造、又は他の電子デバイス全てが、同様に本発明の範囲内に含まれる。
【００３７】
「他の適用例」
図５及び図６は、本発明の他の適用例を示す。図５及び図６は、電荷キャリアに対するローレンツ力の効果を利用して磁界の存在を検出する磁気抵抗センサ５００を示す。かかる磁気抵抗センサは、ローレンツ磁気抵抗センサと称し得る。
【００３８】
図５を参照すると、センサ５００は、互いに対向する第１の側面５０４と第２の側面５０６とを有するメサ構造５０２を備えている。
メサ構造５０２の一方の側面５０４には、複数の導電性リードＩ１（５０８）、Ｖ１（５１０）、Ｉ２（５１２）、及びＶ２（５１４）が形成されており（図６を参照）、図５にはそのうち１つのみが示されている。
メサ構造５０２の反対側の側面５０６には、非磁性の導電性材料、例えばＣｕ又はＡｕで作製され得る導電性のシャント５１６が形成されている。
【００３９】
メサ構造５０２はｎ−グラフェン層５１８を備え、これは上記のとおり、グラフェンの単層構造でも、複数のグラフェン単層の積層構造であってもよい。ｎ−グラフェン層５１８は好ましくは、ｎ層（ここで、ｎ＝１〜１０）のグラフェン単層からなる。
【００４０】
図１及び図２を参照して説明したのと同様に、ｎ−グラフェン層５１８は、下層５２０と上層５２２との間、及び任意選択の二面間層５２４、５２６との間に位置する。二面間層５２４、５２６が存在する場合、それらは各々、ｎ−グラフェン層５１８と、下層５２０及び上層５２２の一方との間に位置する。
場合により、下層５２０の下側に何らかの基材層５２８を設けてもよく、これは、非磁性の電気絶縁材料、例えばアルミナあるいはＳｉＯ２等で作製され得る。
また、メサ構造５０２の最上部に、他の層を保護するためのキャップ層５３０を設けてもよく、これもまたアルミナあるいはＳｉＯ２等の様々な材料で作製され得る。
【００４１】
ｎ−グラフェン層５１８は磁気的に活性な層であり、二面間層５２４、５２６が存在する場合にはそれらの二面間層５２４、５２６の間に挟まれる。
上記のとおり、二面間層５２４、５２６は、１８−フェノキシオクタデシル−トリクロルシラン、オクタデシルトリクロルシラン、及びポリ（ａ−メチルスチレン）等の自己組織化単分子膜、又は、ポリエチレン、ポリプロピレン、及びポリスチレンなどのナノメートル厚の層状のポリマー膜等である。
【００４２】
グラフェン層５１８及び任意選択の二面間層５２４、５２６は、下層５２０と上層５２２との間に挟まれ、これらの下層５２０及び上層５２２は、上記のとおり、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、Ｙ２Ｏ３、Ｐｒ２Ｏ３、Ｇｄ２Ｏ３、Ｌａ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＡｌＮ、ＢＮ、ＳｉＣ、Ｔａ２Ｏ５、ＳｒＴｉＯ３、（ＢａｘＳｒ１−ｘ）ＴｉＯ３（ここで、０＜ｘ＜１）、及びＰｂ（ＺｒｘＴｉ１−ｘ）Ｏ３（ここで、０≦ｙ≦１）などの材料で作製され得る。
【００４３】
図６は、図５の線６−６から見たときの横断面図を示し、これを参照してセンサ５００の動作を説明する。
電流リードＩ１ ５０８及び電流リードＩ２ ５１２が、ｎ−グラフェン層５１８に電流を供給する。磁界がないとき、一方の電流リード５０８からの電流はほとんどがシャント５１６に流れ、電流はそこで比較的低い抵抗で流れた後、他方のリード５１２に戻る。この電流路は、点線６０２によって示されている。
しかしながら、層の平面と垂直な方向、すなわち図６の面と垂直な方向の磁界が存在すると、点線６０４によって示されるとおり、電荷キャリアに対して作用するローレンツ力により、より多くの電流が偏向してシャント５１６から外れる。その結果、全体の抵抗が増加し、それが電圧リード５１０、５１４によって検出されることで、磁界の存在が検知される。
【００４４】
図５及び図６は、単にｎ−グラフェン層５１８を使用し得るデバイス例を示すものである。これはあくまでも例に過ぎない。上層５２２と下層５２０との間、及び任意選択の二面間層５２４と５２６との間に挟まれたグラフェン層５１８を使用することによって、同様の効果が得られるであろう他の多くのタイプのローレンツ磁気抵抗デバイスを同様に作製することができる。加えて、磁気抵抗デバイス以外の他の多くのデバイスもまた、層５２０、５２２、及び任意選択の層５２４、５２６に挟まれたｎ−グラフェン層５１８の使用を含み得る。
【００４５】
様々な実施形態を上記に説明したが、それらは単に例として提供されているに過ぎず、限定として提供されるものではないことが理解されなければならない。本発明の範囲内に含まれる他の実施形態もまた、当業者には明らかとなり得る。従って、本発明の幅及び範囲は、上述の例示的実施形態のいずれによっても限定されるものではなく、以下の特許請求の範囲及びその等価物によってのみ定義されるものとする。
【符号の説明】
【００４６】
１００ 電子デバイス
１０２ ｎ−グラフェン層
１０４、１０６ 導電性コンタクト（導電性リード）
１０８ 下層
１１０ 上層
１１２ 基材
１１４ 保護膜
１１６ 下層のグラフェン層側の表面
１１８ 上層のグラフェン層側の表面
２００ 電子デバイス
２０２ 第１の二面間層
２０４ 第２の二面間層
３００ 電界効果トランジスタ
３０２ ソース電極
３０４ ドレイン電極
３０６ トップゲート電極
３０８ 被覆材
５００ 磁気抵抗センサ
５０２ メサ構造
５０４ 第１の側面
５０６ 第２の側面
５０８ 電流リードＩ１
５１０ 電圧リードＶ１
５１２ 電流リードＩ２
５１４ 電圧リードＶ２
５１６ シャント
５１８ ｎ−グラフェン層
５２０ 下層
５２２ 上層
５２４、５２６ 第１の二面間層
５２４、５２６ 第２の二面間層
５２８ 基材層
５３０ キャップ層
６０２、６０４ 電流路
【技術分野】
【０００１】
本発明は、グラフェン層を備えた電子デバイスに関するものである。
【背景技術】
【０００２】
マイクロ電子デバイスにおいては、小型化、高密度化、及びスイッチングの高速化が絶えず推し進められる中、キャリア移動度の高い、より小型の電荷キャリアの構築が常に探究されている。
グラフェンは、かかるマイクロ電子用途に極めて魅力的な材料であるため、有望とされている。例えば、グラフェンは１０ｍ２／Ｖｓ程度の固有移動度、室温で１０１２／ｃｍ２程度の二次元の電荷キャリア濃度、及び１０６ｍ／ｓのキャリア速度を示し、これによりＴＨｚ速度でのトランジスタ動作が可能となり得る。
【０００３】
グラフェンは、ハニカム格子状に配列された黒鉛状炭素原子の一枚の原子シートである。グラフェンは、巨大な二次元のフラーレン分子、広げられた単一壁カーボンナノチューブ、又は単に層状グラファイト結晶の単層などである。
グラフェンを用いたデバイスは例えば、以下に挙げる特許文献に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２０５２７２号公報
【特許文献２】米国特許出願公開第２００９／００２０７６４号明細書
【特許文献３】米国特許出願公開第２００８／０１９１１９６号明細書
【特許文献４】米国特許第７３８５２６２号明細書
【特許文献５】米国特許第７３４２２７７号明細書
【特許文献６】米国特許第７２６２９９１号明細書
【特許文献７】米国特許第７１７０１２０号明細書
【特許文献８】米国特許第７０１５１４２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、支持体と上層と環境との相互作用が、グラフェンの電荷輸送特性に悪影響を及ぼすことが知られている。
グラフェンの固有移動度はその格子中の縦波音響フォノンによる散乱によって制約を受け、従来製造されているデバイスではさらなる散乱源にもさらされている。
主な外部散乱源は、その表面上又は表面近傍にある荷電不純物などの長距離の散乱中心、及び支持体又は上層から生じる遠隔の界面フォノンである。他に散乱の一因となるものが、格子の点欠陥及び波形などの短距離の散乱中心である。
従って、グラフェンのような材料の実用化を可能とすると同時に、散乱効果によって生じる上述の課題及びグラフェンの使用に固有の他の問題を軽減し得る構造が必要とされている。
【０００６】
本発明は上記事情に鑑みてなされたものであり、グラフェン層を備えた電子デバイスの高性能化を図ることを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明の電子デバイスは、
結晶性材料からなる下層と、
結晶性材料からなる上層と、
前記下層と前記上層との間に位置するｎ−グラフェン層とを含み、
前記下層及び／又は前記上層が４以上の比誘電率を有する高比誘電率材料からなる電子デバイスである。
【０００８】
本発明の電子デバイスにおいては、
さらに、
前記下層と前記ｎ−グラフェン層との間に形成され、非極性の誘電材料を含む第１の二面間層と、
前記ｎ−グラフェン層と前記上層との間に形成され、非極性の誘電材料を含む第２の二面間層とを含むことができる。
【発明の効果】
【０００９】
グラフェン層を挟む下層及び／又は上層に４以上の比誘電率を有する高比誘電率材料を用いることにより、下層及び／又は上層内の残留電荷が遮蔽され、電荷キャリアの散乱が低減される。その結果、電荷キャリアの伝導経路として可能な範囲で最良のグラフェン層性能がもたらされる。
以上の効果により、本発明によれば、グラフェン層を備えた電子デバイスの高性能化を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係る電子デバイスの概略断面図である。
【図２】第２実施形態に係る電子デバイスの概略断面図である。
【図３】電界効果トランジスタの概略断面図である。
【図４】図３の線４−４から見たときの図３の上面図である。
【図５】ローレンツ磁気抵抗センサの概略断面図である。
【図６】図５の線６−６から見たときの横断面図である。
【発明を実施するための形態】
【００１１】
以下の説明は、本発明を実施するために本明細書で企図される最良の実施形態である。この説明は本発明の一般的原理を示すことを目的として行われ、これによって特許請求される本発明の構想を限定することは意図しない。
なお、図の中で、全体を通して同一の参照符号は同一の構成要素を示す。また、添付の図面の尺度は一定ではない。
【００１２】
「第１実施形態」
図１には、電荷キャリアの伝導にｎ−グラフェン層１０２が用いられた電子デバイス１００が示されている。
上述したとおり、グラフェンはハニカム格子状に配列された黒鉛状炭素原子の一枚の原子シートである。グラフェンは、巨大な二次元のフラーレン分子、広げられた単一壁カーボンナノチューブ、又は単に層状グラファイト結晶の単層などである。
グラフェンは優れた電荷輸送特性を示し、１０ｍ２／Ｖｓ程度の固有移動度を有する。ｎ−グラフェン層１０２は、グラフェンの単層構造でも複数のグラフェン単層の積層構造でもよい。好ましくは、ｎ−グラフェン層１０２はｎ層（ここで、ｎ＝１〜１０）のグラフェン単層からなる。
【００１３】
グラフェン単層はわずか炭素原子１個分の厚さしかない。そのため、グラフェンの単層構造又は複数のグラフェン単層の積層構造からなるｎ−グラフェン層１０２は、二次元電子ガス２ＤＥＧ、又はそこを通って流れる電荷キャリアが電子でなく正孔であるならば二次元正孔ガスと見なすことができる。
【００１４】
図１を参照すると、ｎ−グラフェン層１０２の両端には、ｎ−グラフェン層１０２に電荷キャリアを提供するための一対の導電性コンタクト（導電性リード）１０４、１０６を必要に応じて設けることができる。
【００１５】
ｎ−グラフェン層１０２は、下層１０８と上層１１０との間に挟まれている。
層１０２、１０４、１０６、１０８、１１０は、基材１１２上に形成することができる。この基材１１２の材料はデバイス１００の用途に応じて異なり得る。層１０２、１０４、１０６、１０８、１１０は必要に応じて保護膜１１４で被覆することができ、この保護膜１１４もまた、材料は様々であり得る。
【００１６】
グラフェンの固有移動度は、その格子中の縦波音響フォノンによる散乱によって制約を受け、従来提案されているデバイスではさらなる散乱源にさらされている。主な外部散乱源は、その表面上又は表面近傍にある荷電不純物などの長距離の散乱中心、及び支持体又は上層から生じる遠隔の界面フォノンである。さらに散乱の一因となるものが、格子の点欠陥及び波形などの短距離の散乱中心である。
【００１７】
下層１０８及び上層１１０の材料を好適に選択すれば、強い散乱を抑制又は排除し、グラフェン固有の限界に近い移動度を有するデバイスを製造することが可能となる。さらに、下層１０８と上層１１０との間にｎ−グラフェン層１０２を封入することで、ｎ−グラフェン層１０２は環境からの汚染作用が低減されるとともに物理的損傷から保護され、従ってデバイスの信頼性が確保される。
【００１８】
これまで製造されているほとんどのデバイスは、グラフェン層の支持体としてＳｉの熱酸化によって得られるＳｉＯ２が用いられている。この材料は電荷を有し得るため、荷電不純物の散乱源を提供し得るという欠点を含むことが知られている。同様に、一般的に使用されるバンドギャップの高い材料、例えば、化学気相成長法、蒸着法、又はスパッタ法等により形成された酸化物や非晶質材料もまた、同様の制約を被る。荷電不純物のさらなる供給源が、表面汚染又は吸着気体分子である。従って、本発明者は、荷電不純物の存在を最小限に抑えるか、又はその散乱効果を低減するための、下記の手法を提案する。
【００１９】
荷電不純物の存在を最小限に抑えるため、下層１０８及び上層１１０は、結晶秩序の高い誘電材料で作製されることが好ましい。これにより、電荷トラップとして作用する欠陥の存在が減少する。さらに、荷電不純物からの散乱効果を低減するよう、高比誘電率の材料を選択する。これによって不純物からの電界を遮蔽し、ひいてはそのｎ−グラフェン層１０２内の電荷キャリアとの結合が減少し得る。
【００２０】
遠隔の界面フォノン散乱は、支持体の極性の光学フォノンモードがｎ−グラフェン層１０２内の電荷キャリアと結合することによって生じる。下層１０８及び上層１１０の材料を慎重に選ぶことにより、フォノンモードの散乱強度及びそれらのｎ−グラフェン層１０２内の電荷キャリアとの結合を低減することができる。これは、層１０８、１１０に、ｎ−グラフェン層１０２内の電荷キャリアと効率的に結合しない、より高エネルギーのフォノンモードの材料を選択することにより達成することができる。
【００２１】
従って、図１を参照すると、下層１０８及び上層１１０は各々、比誘電率が高く、且つ高秩序の結晶構造を有する材料で作製され、それによりｎ−グラフェン層１０２の電子特性を低下させる外的効果が最小限に抑えられる。
比誘電率が大きい層１０８、１１０の役割は、ｎ−グラフェン層１０２の上又はその近傍にある荷電不純物のクーロン散乱の役割を軽減することである。高比誘電率により、荷電不純物から発生する電界の大部分が不純物及びｎ−グラフェン層を貫通せずに不純物内で終結することが可能となり、それにより荷電不純物とｎ−グラフェン層１０２内の電荷キャリアとの間のクーロン力の相互作用が低下する。
【００２２】
層１０８、１１０には、高比誘電率を有し、且つ結晶の欠陥が少ない様々な高品質の絶縁材料を用いることができる。比誘電率が大きいほど、電荷不純物における散乱効果を低減できる可能性が高くなる。
層１０８、１１０の比誘電率はいずれも４以上が好ましい。
上記目的上、層１０８、１１０に用いられる好適な材料としては、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、Ｙ２Ｏ３、Ｐｒ２Ｏ３、Ｇｄ２Ｏ３、Ｌａ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＡｌＮ、ＢＮ、ＳｉＣ、Ｔａ２Ｏ５、（ＢａｘＳｒ１−ｘ）ＴｉＯ３（ここで、０≦ｘ≦１）、及びＰｂ（ＺｒｙＴｉ１−ｙ）Ｏ３（ここで、０≦ｙ≦１）が挙げられる。層１０８、１１０は、これらの材料を１種又は２種以上含むことができる。
下層１０８と上層１１０とは同一組成でも非同一組成でもよい。
【００２３】
なお、下層１０８及び上層１１０をいずれも比誘電率４以上の高比誘電率材料により構成することが好ましいが、少なくとも一方をかかる材料により構成することで、電荷不純物における散乱効果を低減する効果が得られる。
【００２４】
下層１０８のｎ−グラフェン層１０２側の表面１１６及び上層１１０のｎ−グラフェン層１０２側の表面１１８は、ｎ−グラフェン層１０２の波形（ひいては短距離の散乱源）を低減するよう、可能な限り原子レベルで平坦に近いものでなければならない。
下層１０８のｎ−グラフェン層１０２側の表面１１６及び上層１１０のｎ−グラフェン層１０２側の表面１１８は、二乗平均平方根粗さが０．５ｎｍ未満の、実質的に原子的に平坦な表面であることが好ましい。
【００２５】
図１に示される構造は、ｎ−グラフェン層１０２の性能を最大限に引き出すため、好適な下層１０８と上層１１０との間にいかにｎ−グラフェン層１０２が置かれ得るかについてのやや一般的な例を示している。構造の他の要素の数、配置、及び材料の選択は、ｎ−グラフェン層１０２が用いられる用途に依存する。
例えば、導電性コンタクト（導電性リード）１０４、１０６のサイズ、材料選択、及び数は、どのようなタイプのデバイスを作製するかに依存する。
同様に、基材１１２の材料は作製されるデバイスに依存し、限定はされないが、Ｓｉ、ＳｉＯ２、Ａｌ２Ｏ３、ＧａＡｓ、ＳｉＣ、ガラス、Ｎ５８、例示した以外の他のセラミックス、ポリマーなどの材料、又は電子基板での使用に好適な任意の他の材料を挙げることができる。
【００２６】
「第２実施形態」
図２は、本発明の別の実施形態を示す。
図２は図１と同様の構造を有するデバイス２００を示し、下層１０８と上層１１０との間にｎ−グラフェン層１０２が位置している。デバイス２００はまた、下層１０８とｎ−グラフェン層１０２との間に形成された非極性の誘電材料を含む第１の二面間層２０２、及びｎ−グラフェン層１０２と上層１１０との間に形成された非極性の誘電材料を含む第２の二面間層２０４も備える。
【００２７】
先述の実施形態と同様に、層１０８、１１０は各々、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、Ｙ２Ｏ３、Ｐｒ２Ｏ３、Ｇｄ２Ｏ３、Ｌａ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＡｌＮ、ＢＮ、ＳｉＣ、Ｔａ２Ｏ５、ＳｒＴｉＯ３、（ＢａｘＳｒ１−ｘ）ＴｉＯ３（ここで、０＜ｘ＜１）、及びＰｂ（ＺｒｘＴｉ１−ｘ）Ｏ３（ここで、０≦ｙ≦１）などの、高誘電性で結晶秩序の高い材料で作製され得る。層１０８、１１０はこれらの材料を１種又は２種以上含むことができる。
【００２８】
層１０８、１１０に用いられる上述の材料の多くは高極性でもあり、極性基がグラフェン層と近接していることにより、遠隔の界面散乱として公知の散乱機構がもたらされ得る。遠隔の界面散乱機構を通じた散乱率は、誘電体の表面光学フォノンモードのエネルギーと、誘電体とｎ−グラフェン層１０２との間の離隔距離とに従う関数である。上述の材料のうち、ＡｌＮ、ＳｉＣ、ＢＮ、ＴｉＯ２、ＺｒＯ２、及びＳｒＴｉＯ３は高周波の光学フォノンモードを有し、こうしたモードはｎ−グラフェン層１０２内の電荷キャリアとそれほど効率的に結合しないため、散乱効果を低減することができる。
【００２９】
遠隔の界面散乱効果を軽減し、しかし層１０８、１１０の荷電不純物のクーロン遮蔽は保持するよう、二面間層２０２、２０４は好ましくは以下の特性を有する。
【００３０】
層１０８、２０２、１０２、２０４、１１０を含む積層全体の有効比誘電率が、二面間層２０２及び２０４の追加によって大幅に低下することがないよう、二面間層２０２、２０４は厚さが小さいものでなければならない。具体的には、二面間層２０２、２０４がいずれも１０ｎｍ厚以下であることが好ましい。
【００３１】
また、遠隔の界面散乱効果がさらに導入されることを避けるため、二面間層２０２、２０４の材料は、その比誘電率（誘電関数）の周波数依存性が小さいものであることが好ましい。
二面間層２０２、２０４として好適な膜の例としては、１８−フェノキシオクタデシル−トリクロルシラン、オクタデシルトリクロルシラン、及びポリ（ａ−メチルスチレン）等の自己組織化単分子膜、又は、ポリエチレン、ポリプロピレン、及びポリスチレン等のナノメートル厚の層状ポリマー膜が挙げられる。二面間層２０２、２０４は、これらの材料を１種又は２種以上含むことができる。
【００３２】
さらに、二面間層２０２、２０４を使用することに代えて、又はそれに加えて、下層１０８及び／又は上層１１０をアロイ化するか、又はそのバルク特性に関する改質を行って、遠隔の界面散乱をもたらす表面光学モードのエネルギーを上昇させてもよい。
これは例えば、結晶歪みの操作又はアロイ化により達成することができる。また、二面間層２０２、２０４の追加により、層１０８及び１１０として利用されるＳｉＯ２により発生する遠隔の界面フォノン散乱の有害な作用を低減できることも注記される。
【００３３】
「適用例」
図３及び図４は、本発明の適用例を示す。
図３は、ｎ−グラフェン層１０２を備えた電界効果トランジスタ３００の概略断面図を示す。図４は、図３の線４−４から見たときの上面図である。
【００３４】
ｎ−グラフェン層１０２は下層１０８と上層１１０との間に位置し、下層１０８及び上層１１０は双方とも、上記に示される材料で作製され得る。任意選択の二面間層２０２、２０４が、それぞれ下層１０８及び上層１１０とｎ−グラフェン層１０２との間に位置し得る（図２を参照して上記に説明したとおり）。
【００３５】
ソース電極３０２及びドレイン電極３０４が、ｎ−グラフェン層１０２の両側に各々接続されている。ｎ−グラフェン層１０２、二面間層２０４、及び上層１１０の上側にトップゲート電極３０６が形成されている。必要であれば、他の追加的な誘電体層（図示せず）が、トップゲート電極３０６と層１０２、１０４、１１０との間に介挿され得る。これらの層は全て、実際のＦＥＴデバイスにおいて、基材と保護膜とからなる被覆材３０８により取り囲まれ得る。
【００３６】
上記の説明は、単に本発明の適用例に過ぎない。下層１０８、上層１１０、及び二面間層２０２、２０４を用いることを当業者が着想し得る他のトランジスタ構造、又は他の電子デバイス全てが、同様に本発明の範囲内に含まれる。
【００３７】
「他の適用例」
図５及び図６は、本発明の他の適用例を示す。図５及び図６は、電荷キャリアに対するローレンツ力の効果を利用して磁界の存在を検出する磁気抵抗センサ５００を示す。かかる磁気抵抗センサは、ローレンツ磁気抵抗センサと称し得る。
【００３８】
図５を参照すると、センサ５００は、互いに対向する第１の側面５０４と第２の側面５０６とを有するメサ構造５０２を備えている。
メサ構造５０２の一方の側面５０４には、複数の導電性リードＩ１（５０８）、Ｖ１（５１０）、Ｉ２（５１２）、及びＶ２（５１４）が形成されており（図６を参照）、図５にはそのうち１つのみが示されている。
メサ構造５０２の反対側の側面５０６には、非磁性の導電性材料、例えばＣｕ又はＡｕで作製され得る導電性のシャント５１６が形成されている。
【００３９】
メサ構造５０２はｎ−グラフェン層５１８を備え、これは上記のとおり、グラフェンの単層構造でも、複数のグラフェン単層の積層構造であってもよい。ｎ−グラフェン層５１８は好ましくは、ｎ層（ここで、ｎ＝１〜１０）のグラフェン単層からなる。
【００４０】
図１及び図２を参照して説明したのと同様に、ｎ−グラフェン層５１８は、下層５２０と上層５２２との間、及び任意選択の二面間層５２４、５２６との間に位置する。二面間層５２４、５２６が存在する場合、それらは各々、ｎ−グラフェン層５１８と、下層５２０及び上層５２２の一方との間に位置する。
場合により、下層５２０の下側に何らかの基材層５２８を設けてもよく、これは、非磁性の電気絶縁材料、例えばアルミナあるいはＳｉＯ２等で作製され得る。
また、メサ構造５０２の最上部に、他の層を保護するためのキャップ層５３０を設けてもよく、これもまたアルミナあるいはＳｉＯ２等の様々な材料で作製され得る。
【００４１】
ｎ−グラフェン層５１８は磁気的に活性な層であり、二面間層５２４、５２６が存在する場合にはそれらの二面間層５２４、５２６の間に挟まれる。
上記のとおり、二面間層５２４、５２６は、１８−フェノキシオクタデシル−トリクロルシラン、オクタデシルトリクロルシラン、及びポリ（ａ−メチルスチレン）等の自己組織化単分子膜、又は、ポリエチレン、ポリプロピレン、及びポリスチレンなどのナノメートル厚の層状のポリマー膜等である。
【００４２】
グラフェン層５１８及び任意選択の二面間層５２４、５２６は、下層５２０と上層５２２との間に挟まれ、これらの下層５２０及び上層５２２は、上記のとおり、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、Ｙ２Ｏ３、Ｐｒ２Ｏ３、Ｇｄ２Ｏ３、Ｌａ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＡｌＮ、ＢＮ、ＳｉＣ、Ｔａ２Ｏ５、ＳｒＴｉＯ３、（ＢａｘＳｒ１−ｘ）ＴｉＯ３（ここで、０＜ｘ＜１）、及びＰｂ（ＺｒｘＴｉ１−ｘ）Ｏ３（ここで、０≦ｙ≦１）などの材料で作製され得る。
【００４３】
図６は、図５の線６−６から見たときの横断面図を示し、これを参照してセンサ５００の動作を説明する。
電流リードＩ１ ５０８及び電流リードＩ２ ５１２が、ｎ−グラフェン層５１８に電流を供給する。磁界がないとき、一方の電流リード５０８からの電流はほとんどがシャント５１６に流れ、電流はそこで比較的低い抵抗で流れた後、他方のリード５１２に戻る。この電流路は、点線６０２によって示されている。
しかしながら、層の平面と垂直な方向、すなわち図６の面と垂直な方向の磁界が存在すると、点線６０４によって示されるとおり、電荷キャリアに対して作用するローレンツ力により、より多くの電流が偏向してシャント５１６から外れる。その結果、全体の抵抗が増加し、それが電圧リード５１０、５１４によって検出されることで、磁界の存在が検知される。
【００４４】
図５及び図６は、単にｎ−グラフェン層５１８を使用し得るデバイス例を示すものである。これはあくまでも例に過ぎない。上層５２２と下層５２０との間、及び任意選択の二面間層５２４と５２６との間に挟まれたグラフェン層５１８を使用することによって、同様の効果が得られるであろう他の多くのタイプのローレンツ磁気抵抗デバイスを同様に作製することができる。加えて、磁気抵抗デバイス以外の他の多くのデバイスもまた、層５２０、５２２、及び任意選択の層５２４、５２６に挟まれたｎ−グラフェン層５１８の使用を含み得る。
【００４５】
様々な実施形態を上記に説明したが、それらは単に例として提供されているに過ぎず、限定として提供されるものではないことが理解されなければならない。本発明の範囲内に含まれる他の実施形態もまた、当業者には明らかとなり得る。従って、本発明の幅及び範囲は、上述の例示的実施形態のいずれによっても限定されるものではなく、以下の特許請求の範囲及びその等価物によってのみ定義されるものとする。
【符号の説明】
【００４６】
１００ 電子デバイス
１０２ ｎ−グラフェン層
１０４、１０６ 導電性コンタクト（導電性リード）
１０８ 下層
１１０ 上層
１１２ 基材
１１４ 保護膜
１１６ 下層のグラフェン層側の表面
１１８ 上層のグラフェン層側の表面
２００ 電子デバイス
２０２ 第１の二面間層
２０４ 第２の二面間層
３００ 電界効果トランジスタ
３０２ ソース電極
３０４ ドレイン電極
３０６ トップゲート電極
３０８ 被覆材
５００ 磁気抵抗センサ
５０２ メサ構造
５０４ 第１の側面
５０６ 第２の側面
５０８ 電流リードＩ１
５１０ 電圧リードＶ１
５１２ 電流リードＩ２
５１４ 電圧リードＶ２
５１６ シャント
５１８ ｎ−グラフェン層
５２０ 下層
５２２ 上層
５２４、５２６ 第１の二面間層
５２４、５２６ 第２の二面間層
５２８ 基材層
５３０ キャップ層
６０２、６０４ 電流路
【特許請求の範囲】
【請求項１】
結晶性材料からなる下層と、
結晶性材料からなる上層と、
前記下層と前記上層との間に位置するｎ−グラフェン層とを含み、
前記下層及び／又は前記上層が４以上の比誘電率を有する高比誘電率材料からなる電子デバイス。
【請求項２】
前記ｎ−グラフェン層が、グラフェンの単層構造、又は複数のグラフェン単層の積層構造である請求項１に記載の電子デバイス。
【請求項３】
前記ｎ−グラフェン層が、１〜１０層のグラフェン単層からなる請求項２に記載の電子デバイス。
【請求項４】
前記高比誘電率材料からなる前記下層及び／又は前記上層が、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、Ｙ２Ｏ３、Ｐｒ２Ｏ３、Ｇｄ２Ｏ３、Ｌａ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＡｌＮ、ＢＮ、ＳｉＣ、Ｔａ２Ｏ５、（ＢａｘＳｒ１−ｘ）ＴｉＯ３（ここで、０≦ｘ≦１）、及びＰｂ（ＺｒｙＴｉ１−ｙ）Ｏ３（ここで、０≦ｙ≦１）からなる群より選択される少なくとも１種を含む請求項１〜３のいずれかに記載の電子デバイス。
【請求項５】
前記ｎ−グラフェン層が、前記高比誘電率材料からなる前記下層及び／又は前記上層と接触した請求項１〜４のいずれかに記載の電子デバイス。
【請求項６】
前記ｎ−グラフェン層に接した前記下層及び／又は前記上層の前記ｎ−グラフェン層側の表面が、二乗平均平方根粗さが０．５ｎｍ未満の、実質的に原子的に平坦な表面である請求項５に記載の電子デバイス。
【請求項７】
前記グラフェン層に電荷キャリアを供給するための、前記ｎ−グラフェン層に接続された複数の導電性リードをさらに含む請求項１〜６のいずれかに記載の電子デバイス。
【請求項８】
さらに、
前記下層と前記ｎ−グラフェン層との間に形成され、非極性の誘電材料を含む第１の二面間層と、
前記ｎ−グラフェン層と前記上層との間に形成され、非極性の誘電材料を含む第２の二面間層とを含む請求項１〜４のいずれかに記載の電子デバイス。
【請求項９】
前記第１の二面間層と前記第２の二面間層の各々が１０ｎｍ厚以下である請求項８に記載の電子デバイス。
【請求項１０】
前記第１の二面間層及び前記第２の二面間層が各々、自己組織化単分子膜である請求項８又は９に記載の電子デバイス。
【請求項１１】
前記第１の二面間層及び前記第２の二面間層が各々、１８−フェノキシオクタデシル−トリクロルシラン、オクタデシルトリクロルシラン、及びポリ（ａ−メチルスチレン）からなる群より選択される少なくとも１種を含む自己組織化単分子膜である請求項１０に記載の電子デバイス。
【請求項１２】
前記第１の二面間層及び前記第２の二面間層が各々、ナノメートル厚の層状ポリマー膜である請求項８又は９に記載の電子デバイス。
【請求項１３】
前記第１の二面間層及び前記第２の二面間層が各々、ポリエチレン、ポリプロピレン、及びポリスチレンからなる群より選択される少なくとも１種を含む層状ポリマー膜である請求項１２に記載の電子デバイス。
【請求項１】
結晶性材料からなる下層と、
結晶性材料からなる上層と、
前記下層と前記上層との間に位置するｎ−グラフェン層とを含み、
前記下層及び／又は前記上層が４以上の比誘電率を有する高比誘電率材料からなる電子デバイス。
【請求項２】
前記ｎ−グラフェン層が、グラフェンの単層構造、又は複数のグラフェン単層の積層構造である請求項１に記載の電子デバイス。
【請求項３】
前記ｎ−グラフェン層が、１〜１０層のグラフェン単層からなる請求項２に記載の電子デバイス。
【請求項４】
前記高比誘電率材料からなる前記下層及び／又は前記上層が、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、Ｙ２Ｏ３、Ｐｒ２Ｏ３、Ｇｄ２Ｏ３、Ｌａ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＡｌＮ、ＢＮ、ＳｉＣ、Ｔａ２Ｏ５、（ＢａｘＳｒ１−ｘ）ＴｉＯ３（ここで、０≦ｘ≦１）、及びＰｂ（ＺｒｙＴｉ１−ｙ）Ｏ３（ここで、０≦ｙ≦１）からなる群より選択される少なくとも１種を含む請求項１〜３のいずれかに記載の電子デバイス。
【請求項５】
前記ｎ−グラフェン層が、前記高比誘電率材料からなる前記下層及び／又は前記上層と接触した請求項１〜４のいずれかに記載の電子デバイス。
【請求項６】
前記ｎ−グラフェン層に接した前記下層及び／又は前記上層の前記ｎ−グラフェン層側の表面が、二乗平均平方根粗さが０．５ｎｍ未満の、実質的に原子的に平坦な表面である請求項５に記載の電子デバイス。
【請求項７】
前記グラフェン層に電荷キャリアを供給するための、前記ｎ−グラフェン層に接続された複数の導電性リードをさらに含む請求項１〜６のいずれかに記載の電子デバイス。
【請求項８】
さらに、
前記下層と前記ｎ−グラフェン層との間に形成され、非極性の誘電材料を含む第１の二面間層と、
前記ｎ−グラフェン層と前記上層との間に形成され、非極性の誘電材料を含む第２の二面間層とを含む請求項１〜４のいずれかに記載の電子デバイス。
【請求項９】
前記第１の二面間層と前記第２の二面間層の各々が１０ｎｍ厚以下である請求項８に記載の電子デバイス。
【請求項１０】
前記第１の二面間層及び前記第２の二面間層が各々、自己組織化単分子膜である請求項８又は９に記載の電子デバイス。
【請求項１１】
前記第１の二面間層及び前記第２の二面間層が各々、１８−フェノキシオクタデシル−トリクロルシラン、オクタデシルトリクロルシラン、及びポリ（ａ−メチルスチレン）からなる群より選択される少なくとも１種を含む自己組織化単分子膜である請求項１０に記載の電子デバイス。
【請求項１２】
前記第１の二面間層及び前記第２の二面間層が各々、ナノメートル厚の層状ポリマー膜である請求項８又は９に記載の電子デバイス。
【請求項１３】
前記第１の二面間層及び前記第２の二面間層が各々、ポリエチレン、ポリプロピレン、及びポリスチレンからなる群より選択される少なくとも１種を含む層状ポリマー膜である請求項１２に記載の電子デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−６６４２７（Ｐ２０１１−６６４２７Ａ）
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願番号】特願２０１０−２０９７４８（Ｐ２０１０−２０９７４８）
【出願日】平成２２年９月１７日（２０１０．９．１７）
【出願人】（５０３１１６２８０）ヒタチグローバルストレージテクノロジーズネザーランドビーブイ (1,121)
【Ｆターム（参考）】
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願日】平成２２年９月１７日（２０１０．９．１７）
【出願人】（５０３１１６２８０）ヒタチグローバルストレージテクノロジーズネザーランドビーブイ (1,121)
【Ｆターム（参考）】
[ Back to top ]