電界効果トランジスタとその製造方法
【課題】電界効果トランジスタとその製造方法において、電界効果トランジスタの耐圧を高めつつそのオン抵抗を低減すること。
【解決手段】基板１と、基板１の上に形成され、複数の第１の半導体層３と複数の層間絶縁層４とが交互に積層された積層体１０と、積層体１０の側面１０ａに形成されると共に、該側面１０ａにおいて複数の第１の半導体層３の各々に接続された第２の半導体層１２と、第２の半導体層１２の上に形成されたゲート絶縁層１７と、ゲート絶縁層１７の上に形成され、ゲート絶縁層１７を介して側面１０ａに対向するゲート電極１９と、第２の半導体層１２に電気的に接続されたソース電極１４と、複数の第１の半導体層３の各々に電気的に接続されたドレイン電極１５とを有する電界効果トランジスタによる。
【解決手段】基板１と、基板１の上に形成され、複数の第１の半導体層３と複数の層間絶縁層４とが交互に積層された積層体１０と、積層体１０の側面１０ａに形成されると共に、該側面１０ａにおいて複数の第１の半導体層３の各々に接続された第２の半導体層１２と、第２の半導体層１２の上に形成されたゲート絶縁層１７と、ゲート絶縁層１７の上に形成され、ゲート絶縁層１７を介して側面１０ａに対向するゲート電極１９と、第２の半導体層１２に電気的に接続されたソース電極１４と、複数の第１の半導体層３の各々に電気的に接続されたドレイン電極１５とを有する電界効果トランジスタによる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタとその製造方法に関する。
【背景技術】
【０００２】
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)等の電界効果トランジスタは、サーバ等の電子機器、新幹線、電気自動車、及び発電所のように大電力を使用する分野で多用されている。これらの電界効果トランジスタの耐圧を高めるという観点からすると、電界トランジスタのチャネルに加わる電界を緩和し、チャネルにおいてブレークダウンが発生しないようにするのが好ましい。
【０００３】
ブレークダウンを抑制する方法としては、チャネルのキャリア濃度を低くすると共にチャネル長を長くし、ソース−ドレイン電圧によりチャネル内に発生する電位勾配を緩やかにする方法がある。
【０００４】
しかし、この方法では、キャリア濃度の低減や長いチャネル長が原因で電界効果トランジスタのオン抵抗が上昇するという問題が発生してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００９−５１７８８６号公報
【特許文献２】特開平４−０６７６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電界効果トランジスタとその製造方法において、電界効果トランジスタの耐圧を高めつつそのオン抵抗を低減することを目的とする。
【課題を解決するための手段】
【０００７】
以下の開示の一観点によれば、基板と、前記基板の上に形成され、複数の第１の半導体層と複数の層間絶縁層とが交互に積層された積層体と、前記積層体の側面に形成されると共に、該側面において複数の前記第１の半導体層の各々に接続された第２の半導体層と、前記第２の半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成され、前記ゲート絶縁層を介して前記側面に対向するゲート電極と、前記第２の半導体層に電気的に接続されたソース電極と、複数の前記第１の半導体層の各々に電気的に接続されたドレイン電極とを有する電界効果トランジスタが提供される。
【０００８】
また、その開示の他の簡単によれば、基板の上に、複数の第１の半導体層と複数の層間絶縁層とが交互に積層された積層体を形成する工程と、前記積層体の側面に、該側面において複数の前記第１の半導体層の各々に接続された第２の半導体層を形成する工程と、前記第２の半導体層の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上に、該ゲート絶縁層を介して前記側面に対向するゲート電極を形成する工程と、前記第２の半導体層に電気的に接続されたソース電極を形成する工程と、複数の前記第１の半導体層の各々に電気的に接続されたドレイン電極を形成する工程とを有する電界効果トランジスタの製造方法が提供される。
【発明の効果】
【０００９】
以下の開示によれば、第１の半導体層を複数形成するので、ソース電極とドレイン電極の間のオン抵抗を低減できる。
【００１０】
また、各々の第１の半導体層が担う電流量が少なくて済むので、第１の半導体層の各々のキャリア濃度を低減できる。これにより、第１の半導体層の降伏電圧が高められ、電界効果トランジスタの耐圧を高めることができる。
【図面の簡単な説明】
【００１１】
【図１】図１（ａ）、（ｂ）は、第１実施形態に係る電界効果トランジスタの製造途中の断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、第１実施形態に係る電界効果トランジスタの製造途中の断面図（その２）である。
【図３】図３（ａ）、（ｂ）は、第１実施形態に係る電界効果トランジスタの製造途中の断面図（その３）である。
【図４】図４は、第１実施形態に係る電界効果トランジスタにおいて、積層体の第１の側面付近の拡大断面図である。
【図５】図５は、酸化亜鉛のキャリア濃度と降伏電圧との関係を示す図である。
【図６】図６（ａ）、（ｂ）は、第２実施形態に係る電界効果トランジスタの製造途中の断面図（その１）である。
【図７】図７（ａ）、（ｂ）は、第２実施形態に係る電界効果トランジスタの製造途中の断面図（その２）である。
【図８】図８（ａ）、（ｂ）は、第２実施形態に係る電界効果トランジスタの製造途中の断面図（その３）である。
【発明を実施するための形態】
【００１２】
（第１実施形態）
第１実施形態に係る電界効果トランジスタについて、その製造工程を追いながら説明する。
【００１３】
図１〜図３は、本実施形態に係る電界効果トランジスタの製造途中の断面図である。
【００１４】
この電界効果トランジスタは、大電流を制御することができるパワーデバイスであって、次のように製造される。
【００１５】
まず、図１（ａ）に示すように、ガラス基板等の絶縁性基板１の上に、第１の半導体層３として酸化亜鉛（ZnO）層を５nm〜５０nm程度の厚さに形成する。
【００１６】
酸化亜鉛等の酸化物半導体は、他の半導体と比較して、非晶質や多結晶の状態であっても高い移動度を維持できるので、単結晶状態に成膜する必要がなく、成膜方法がエピタキシャル成長法等に限定されないという点で有利である。
【００１７】
更に、酸化物半導体は、バンドギャップが広く降伏電圧が高いため、後述の電界効果トランジスタの耐圧を高めることができるという利点も有する。そのような酸化物半導体としては、酸化亜鉛の他に、IGZO(InGaZnO)やIZO(InZnO)もある。
【００１８】
更に、酸化物半導体に代えて、シリコン（Si）、ゲルマニウム（Ge）、及びダイヤモンド（C）のいずれかを第１の半導体層層３の材料として使用してもよい。
【００１９】
第１の半導体層３の成膜方法は特に限定されない。本実施形態では、酸化亜鉛を材料とするスパッタターゲットを用いると共に、酸素含有のスパッタガスを使用して、DCスパッタ法により酸化亜鉛層を形成する。
【００２０】
このようにして形成された酸化亜鉛層は、成膜の時点で非晶質又は多結晶になると共に、酸化亜鉛中の酸素が不足するためn型の導電型を示す。そして、酸化亜鉛層中のキャリア濃度は、スパッタガス中の酸素濃度により制御することができる。
【００２１】
なお、DCスパッタ法に代えて、RFスパッタ法、ALD(Atomic Layer Deposition)法、PLD(Pulsed Laser Deposition)法、MOCVD(Metalorganic Chemical Vapor Deposition)法、エアロゾルデポジション法、及びゾルゲル法のいずれかを用いてもよい。
【００２２】
更に、絶縁性基板１の材料はガラスに限定されず、アルミナ（Al2O3）、窒化アルミニウム（AlN）、ポリイミド、BCB（Benzo-Cyclo-Butene）、及びサファイアのいずれかでもよい。
【００２３】
次に、第１の半導体層３の上に、層間絶縁層４としてアルミナ膜をスパッタ法で１０nm〜５０nm程度の厚さに形成する。
【００２４】
なお、層間絶縁層４の材料としては、アルミナの他に、酸化シリコン（SiO2）、酸化ハフニウム（HfO）、窒化シリコン（SiN）、酸化タンタル（Ta2O3）、窒化アルミニウム等もある。
【００２５】
この後は、上記した第１の半導体層３と層間絶縁層４とを所定の層数だけ交互に積層することにより積層膜５を形成する。積層数は特に限定されないが、本実施形態では第１の半導体層３と層間絶縁層４の各々をそれぞれ３層形成する。
【００２６】
続いて、図１（ｂ）に示すように、積層膜５の上にフォトレジストを塗布し、それを露光、現像してレジストパターン７を形成する。
【００２７】
そして、そのレジストパターン７をマスクにしながら積層膜５をウエットエッチングすることにより積層体１０を形成する。そのウエットエッチングで使用されるエッチング液としては、例えば、フッ酸がある。
【００２８】
なお、ウエットエッチングに代えて、アルゴンイオンを用いたイオンミリングで積層体１０を形成してもよい。更に、CF4ガス、SF6ガス、及び塩素ガスのいずれかを含むエッチングガスを利用し、ドライエッチングにより積層体１０を形成してもよい。
【００２９】
このようにして形成された積層体１０は、互いに対向する第１の側面１０ａと第２の側面１０ｂを有する。これらの側面１０ａ、１０ｂは、上記のウエットエッチングが基板横方向に進行したことが原因で、絶縁性基板１の主面１ａに対して傾斜する。
【００３０】
この後に、レジストパターン７は除去される。
【００３１】
次に、図２（ａ）に示すように、絶縁性基板１と積層体１０の各々の上に、DCスパッタ法により酸化亜鉛層を１０nm〜５０nm程度の厚さに形成し、その酸化亜鉛層を第２の半導体層１２とする。
【００３２】
このように形成された第２の半導体層１２は、第１の半導体層３と同様に非晶質又は多結晶の状態になると共に、n型の導電型を示す。
【００３３】
なお、第２の半導体層１２の材料は酸化亜鉛に限定されず、第１の半導体層３の材料と同様にIGZO、IZO、シリコン、ゲルマニウム、及びダイヤモンドのいずれかを第２の半導体層１２の材料として使用し得る。
【００３４】
そして、第２の半導体層１２は、積層体１０の第１の側面１０ａと第２の側面１０ｂにおいて複数の第１の半導体層３の各々と接続される。
【００３５】
続いて、図２（ｂ）に示すように、第２の半導体層１２の上にスパッタ法でチタン層と金層とをこの順に形成し、リフトオフ法でこれらの積層膜をパターニングすることで、ソース電極１４とドレイン電極１５を形成する。
【００３６】
これらの電極のうち、ソース電極１４は、第１の側面１０ａの横の第２の半導体層１２の平坦面上に形成される。一方、ドレイン電極１５は、第２の側面１０ｂに形成された部分の第２の半導体層１２上に形成される。
【００３７】
なお、ソース電極１４とドレイン電極１５の形成部位はこれに限定されない。ソース電極１４は、第２の半導体層１２と電気的に接続される限り絶縁性基板１の任意の位置に形成し得る。また、ドレイン電極１５は、複数の第１の半導体層１５の各々と電気的に接続される限り絶縁性基板１の任意の位置に形成し得る。
【００３８】
また、ソース電極１４やドレイン電極１５として形成されるチタン層と金層の厚さも特に限定されず、本実施形態ではチタン層を約１０nmの厚さに形成し、金層を約５０nmの厚さに形成する。
【００３９】
次いで、図３（ａ）に示すように、第２の半導体層１２、ソース電極１４、及びドレイン電極１５の各々の上にスパッタ法によりゲート絶縁層１７としてアルミナ膜を１０nm〜５０nm程度の厚さに形成する。
【００４０】
そのゲート絶縁層１７は、フォトリソグラフィによりパターニングされて、積層体１０の第１の側面１０ａの側方と上面１０ｃの上方に残される。
【００４１】
また、ゲート絶縁層１７の材料としては破壊電界の高い材料を使用するのが好ましい。そのような材料としては、上記のアルミナの他に酸化シリコンもある。
【００４２】
続いて、図３（ｂ）に示すように、ゲート絶縁層１７の上に厚さが約１０nmのチタン層と厚さが約５０nmの金層をこの順に形成した後、これらの積層膜をリフトオフ法でパターニングして、第１の側面１０ａの横にゲート電極１９を形成する。
【００４３】
以上により、本実施形態に係る電界効果トランジスタ２０の基本構造が完成する。
【００４４】
次に、この電界効果トランジスタ２０の動作原理について説明する。
【００４５】
図４は、第１の側面１０ａ付近の拡大断面図である。
【００４６】
この電界効果トランジスタ２０では、第１の側面１０ａの横の第２の半導体層１２がチャネルとして機能する。そして、ゲート電極１９にゲート電圧Vgを印加するとそのチャネルがオン状態となって第２の半導体層２の各々に電流Iが流れると共に、電流Iが複数の第１の半導体層３の各々に分岐する。
【００４７】
ここで、本実施形態では、第１の半導体層３と層間絶縁層４とを積層して積層体１０を形成した。そのため、第１の側面１０ａの横の第２の半導体層１２は、第１の半導体層３に接する第１の部分P1と、層間絶縁層４に接する第２の部分P2とに分けられることになる。
【００４８】
このうち、第２の部分P2では、電流Iは第１の半導体層３に流入せず、電流Iの流れが第２の半導体層１２内に限定される。よって、小さなゲート電圧Vgであっても第２の部分P2における電流Iの流れを効率的に制御することができ、電界効果トランジスタ２０の電流駆動能力を高めることができる。
【００４９】
特に、第２の半導体層１２の材料として第１の半導体層３の材料よりも移動度が高い材料を使用すると、第２の部分P2において電流Iのオン・オフを高速に行うことができ、電界効果トランジスタ２０の高速化を図ることができる。
【００５０】
例えば、第１の半導体層３の材料として移動度が３０cm2/Vs程度のZnOを使用する場合は、第２の半導体層１２の材料として移動度が１００cm2/Vs程度のIZOを使用することで、このような高速化を実現することができる。
【００５１】
また、ゲート絶縁層１７の材料として酸化シリコンよりも誘電率が高い材料を用いることで、ゲート電極１９とそれに対向する第２の半導体層１２との間に形成されるキャパシタの容量を高めることができる。これにより、そのキャパシタを通じて第２の半導体層１２に効率的にゲート電圧を印加でき、電界効果トランジスタ２０の電流駆動能力を更に向上させることができる。
【００５２】
このように酸化シリコンよりも誘電率が高い材料としては、既述のアルミナの他、酸化ハフニウム、窒化シリコン、酸化タンタル、及び窒化アルミニウムもある。
【００５３】
しかも、ゲート電極１９を積層体１０の横に設けたことで、ゲート絶縁層１７を介してゲート電極１９と第２の半導体層１２とが略平行に対向するようになる。その結果、第１の側面１０ａの横の第２の半導体層１２に印加されるゲート電圧の大きさを均等にすることができる。
【００５４】
更に、上記のように複数の第１の半導体層３を積層するため、第１の半導体層３が単層のみの場合と比較して、複数の第１の半導体層３の各々を流れる電流Iの大きさを低減できる。例えば、ソース電極１４とドレイン電極１５を流れる電流の大きさがiであり、第１の半導体層３の層数がNのとき、第１の半導体層３の各々に流れる電流の大きさはi／Nに低減される。
【００５５】
このように電流を低減できるので、第１の半導体層３の各々において電流の担い手となるキャリアの濃度も低くすることができる。
【００５６】
図５は、第１の半導体層３の材料である酸化亜鉛のキャリア濃度と降伏電圧との関係を示す図である。
【００５７】
図５に示すように、キャリア濃度が低くなるにつれ降伏電圧は高くなる。例えば、キャリア濃度を１×１０17cm-3から１×１０16cm-3に低くすると、降伏電圧が約１０倍も高くなる。
【００５８】
よって、上記のように第１の半導体層３のキャリア濃度を低くすることで、第１の半導体層３の降伏電圧を高め、電界効果トランジスタ２０の耐圧を向上させることができる。既述のように、スパッタ法で第１の半導体層３を形成する場合は、スパッタガス中の酸素濃度により制御し得る。
【００５９】
そして、このように第１の半導体層３のキャリア濃度を低くしても、第１の半導体層３を複数積層しているため、ソース電極１４とドレイン電極１５との間のオン抵抗が上昇するのを防止できる。
【００６０】
また、第１の半導体層３を複数形成するのに加え、第１の半導体層３の各々が面内方向に延在するため実効的なゲート幅が増大し、ソース電極１４とドレイン電極１５の間を流れる電流を大きくすることができる。
【００６１】
これらにより、本実施形態では、オン抵抗が上昇するのを抑制しながら電界効果トランジスタ２０の耐圧を高めることができると共に、大電流に対応可能な電界効果トランジスタ２０を提供することができる。
【００６２】
（第２実施形態）
次に、第２実施形態に係る電界効果トランジスタについて、その製造工程を追いながら説明する。
【００６３】
図６〜図８は、本実施形態に係る電界効果トランジスタの製造途中の断面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【００６４】
この電界効果トランジスタを製造するには、まず、第１実施形態の図１（ａ）、（ｂ）の工程を行うことで、図６（ａ）のように絶縁性基板１の上に積層体１０を形成する。
【００６５】
第１実施形態で説明したように、その積層体１０は、絶縁性基板１の主面１ａに対して傾斜する第１の側面１０ａと第２の側面１０ｂとを備える。
【００６６】
次に、図６（ｂ）に示すように、酸化亜鉛を材料とするスパッタターゲットを用いると共に、酸素含有のスパッタガスを使用して、DCスパッタ法により第２の半導体層１２として絶縁性基板１の上側全面に酸化亜鉛層を１０nm〜５０nm程度の厚さに形成する。
【００６７】
そして、リフトオフ法により第２の半導体層１２をパターニングすることにより、積層体１０の第１の側面１０ａ上とその横の絶縁性基板１上に第２の半導体層１２を残しながら、第２の側面１０ｂ上から第２の半導体層１２を除去する。
【００６８】
なお、第２の半導体層１２の材料としては、酸化亜鉛の他に、IGZO、IZO、シリコン、ゲルマニウム、及びダイヤモンドもある。
【００６９】
次いで、図７（ａ）に示すように、第２の半導体層１２と同様の成膜方法により絶縁性基板１の上側全面に第３の半導体層２３として酸化亜鉛層を形成する。
【００７０】
そして、リフトオフ法により第３の半導体層２３をパターニングして、積層体１０の第２の側面１０ｂ上とその横の絶縁性基板１上にのみ第３の半導体層２３を残す。
【００７１】
第３の半導体層２３の膜厚は特に限定されないが、第２の半導体層１２よりも厚い膜厚、例えば１０nm〜５００nm程度の厚さにするのが好ましい。
【００７２】
続いて、図７（ｂ）に示すように、第２の半導体層１２と第３の半導体層２３の各々の上にスパッタ法でチタン層と金層とをこの順に形成し、リフトオフ法でこれらの積層膜をパターニングすることで、ソース電極１４とドレイン電極１５を形成する。
【００７３】
これらの電極のうち、ソース電極１４は、第１の側面１０ａの横の第２の半導体層１２の平坦面上に形成される。そして、ドレイン電極１５は、第２の側面１０ｂの横の第３の半導体層２３の平坦面上に形成される。
【００７４】
次に、図８（ａ）に示すように、ソース電極１４、ドレイン電極１５、第２の半導体層１２、及び第３の半導体層２３の各々の上にスパッタ法によりゲート絶縁層１７としてアルミナ膜を１０nm〜５０nm程度の厚さに形成する。その後に、フォトリソグラフィによりゲート絶縁層１７をパターニングして、ソース電極１４とドレイン電極１５の各々の上面の一部からゲート絶縁層１７を除去する。
【００７５】
そして、図８（ｂ）に示すように、ゲート絶縁層１７の上に厚さが約１０nmのチタン層と厚さが約５０nmの金層をこの順に形成した後、これらの積層膜をリフトオフ法でパターニングして、第１の側面１０ａの横にゲート電極１９を形成する。
【００７６】
以上により、本実施形態に係る電界効果トランジスタ３０の基本構造が完成する。
【００７７】
この電界効果トランジスタ３０によれば、第３の半導体層２３の膜厚を第２の半導体層１２よりも厚くする。
【００７８】
そのため、図５に示したように、降伏電圧を高めるべく第３の半導体層２３のキャリア濃度を低減しても、キャリア濃度の低減に起因して第３の半導体層２３の抵抗が上昇するのを抑制でき、電界効果トランジスタ３０のオン抵抗を低い状態に維持することができる。
【００７９】
また、第２の半導体層１２を第３の半導体層２３よりも薄くするので、第１実施形態で図４を参照して説明したように、第２の半導体層１２の第２の部分P2において電流Iの流れを効率的に制御でき、電界効果トランジスタ３０の電流駆動能力が高められる。
【符号の説明】
【００８０】
１…絶縁性基板、３…第１の半導体層、４…層間絶縁層、５…積層膜、７…レジストパターン、１０…積層体、１０ａ…第１の側面、１０ｂ…第２の側面、１０ｃ…上面、１２…第２の半導体層、１４…ソース電極、１５…ドレイン電極、１７…ゲート絶縁層、１９…ゲート電極、２３…第３の半導体層。
【技術分野】
【０００１】
本発明は、電界効果トランジスタとその製造方法に関する。
【背景技術】
【０００２】
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)等の電界効果トランジスタは、サーバ等の電子機器、新幹線、電気自動車、及び発電所のように大電力を使用する分野で多用されている。これらの電界効果トランジスタの耐圧を高めるという観点からすると、電界トランジスタのチャネルに加わる電界を緩和し、チャネルにおいてブレークダウンが発生しないようにするのが好ましい。
【０００３】
ブレークダウンを抑制する方法としては、チャネルのキャリア濃度を低くすると共にチャネル長を長くし、ソース−ドレイン電圧によりチャネル内に発生する電位勾配を緩やかにする方法がある。
【０００４】
しかし、この方法では、キャリア濃度の低減や長いチャネル長が原因で電界効果トランジスタのオン抵抗が上昇するという問題が発生してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００９−５１７８８６号公報
【特許文献２】特開平４−０６７６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電界効果トランジスタとその製造方法において、電界効果トランジスタの耐圧を高めつつそのオン抵抗を低減することを目的とする。
【課題を解決するための手段】
【０００７】
以下の開示の一観点によれば、基板と、前記基板の上に形成され、複数の第１の半導体層と複数の層間絶縁層とが交互に積層された積層体と、前記積層体の側面に形成されると共に、該側面において複数の前記第１の半導体層の各々に接続された第２の半導体層と、前記第２の半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成され、前記ゲート絶縁層を介して前記側面に対向するゲート電極と、前記第２の半導体層に電気的に接続されたソース電極と、複数の前記第１の半導体層の各々に電気的に接続されたドレイン電極とを有する電界効果トランジスタが提供される。
【０００８】
また、その開示の他の簡単によれば、基板の上に、複数の第１の半導体層と複数の層間絶縁層とが交互に積層された積層体を形成する工程と、前記積層体の側面に、該側面において複数の前記第１の半導体層の各々に接続された第２の半導体層を形成する工程と、前記第２の半導体層の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上に、該ゲート絶縁層を介して前記側面に対向するゲート電極を形成する工程と、前記第２の半導体層に電気的に接続されたソース電極を形成する工程と、複数の前記第１の半導体層の各々に電気的に接続されたドレイン電極を形成する工程とを有する電界効果トランジスタの製造方法が提供される。
【発明の効果】
【０００９】
以下の開示によれば、第１の半導体層を複数形成するので、ソース電極とドレイン電極の間のオン抵抗を低減できる。
【００１０】
また、各々の第１の半導体層が担う電流量が少なくて済むので、第１の半導体層の各々のキャリア濃度を低減できる。これにより、第１の半導体層の降伏電圧が高められ、電界効果トランジスタの耐圧を高めることができる。
【図面の簡単な説明】
【００１１】
【図１】図１（ａ）、（ｂ）は、第１実施形態に係る電界効果トランジスタの製造途中の断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、第１実施形態に係る電界効果トランジスタの製造途中の断面図（その２）である。
【図３】図３（ａ）、（ｂ）は、第１実施形態に係る電界効果トランジスタの製造途中の断面図（その３）である。
【図４】図４は、第１実施形態に係る電界効果トランジスタにおいて、積層体の第１の側面付近の拡大断面図である。
【図５】図５は、酸化亜鉛のキャリア濃度と降伏電圧との関係を示す図である。
【図６】図６（ａ）、（ｂ）は、第２実施形態に係る電界効果トランジスタの製造途中の断面図（その１）である。
【図７】図７（ａ）、（ｂ）は、第２実施形態に係る電界効果トランジスタの製造途中の断面図（その２）である。
【図８】図８（ａ）、（ｂ）は、第２実施形態に係る電界効果トランジスタの製造途中の断面図（その３）である。
【発明を実施するための形態】
【００１２】
（第１実施形態）
第１実施形態に係る電界効果トランジスタについて、その製造工程を追いながら説明する。
【００１３】
図１〜図３は、本実施形態に係る電界効果トランジスタの製造途中の断面図である。
【００１４】
この電界効果トランジスタは、大電流を制御することができるパワーデバイスであって、次のように製造される。
【００１５】
まず、図１（ａ）に示すように、ガラス基板等の絶縁性基板１の上に、第１の半導体層３として酸化亜鉛（ZnO）層を５nm〜５０nm程度の厚さに形成する。
【００１６】
酸化亜鉛等の酸化物半導体は、他の半導体と比較して、非晶質や多結晶の状態であっても高い移動度を維持できるので、単結晶状態に成膜する必要がなく、成膜方法がエピタキシャル成長法等に限定されないという点で有利である。
【００１７】
更に、酸化物半導体は、バンドギャップが広く降伏電圧が高いため、後述の電界効果トランジスタの耐圧を高めることができるという利点も有する。そのような酸化物半導体としては、酸化亜鉛の他に、IGZO(InGaZnO)やIZO(InZnO)もある。
【００１８】
更に、酸化物半導体に代えて、シリコン（Si）、ゲルマニウム（Ge）、及びダイヤモンド（C）のいずれかを第１の半導体層層３の材料として使用してもよい。
【００１９】
第１の半導体層３の成膜方法は特に限定されない。本実施形態では、酸化亜鉛を材料とするスパッタターゲットを用いると共に、酸素含有のスパッタガスを使用して、DCスパッタ法により酸化亜鉛層を形成する。
【００２０】
このようにして形成された酸化亜鉛層は、成膜の時点で非晶質又は多結晶になると共に、酸化亜鉛中の酸素が不足するためn型の導電型を示す。そして、酸化亜鉛層中のキャリア濃度は、スパッタガス中の酸素濃度により制御することができる。
【００２１】
なお、DCスパッタ法に代えて、RFスパッタ法、ALD(Atomic Layer Deposition)法、PLD(Pulsed Laser Deposition)法、MOCVD(Metalorganic Chemical Vapor Deposition)法、エアロゾルデポジション法、及びゾルゲル法のいずれかを用いてもよい。
【００２２】
更に、絶縁性基板１の材料はガラスに限定されず、アルミナ（Al2O3）、窒化アルミニウム（AlN）、ポリイミド、BCB（Benzo-Cyclo-Butene）、及びサファイアのいずれかでもよい。
【００２３】
次に、第１の半導体層３の上に、層間絶縁層４としてアルミナ膜をスパッタ法で１０nm〜５０nm程度の厚さに形成する。
【００２４】
なお、層間絶縁層４の材料としては、アルミナの他に、酸化シリコン（SiO2）、酸化ハフニウム（HfO）、窒化シリコン（SiN）、酸化タンタル（Ta2O3）、窒化アルミニウム等もある。
【００２５】
この後は、上記した第１の半導体層３と層間絶縁層４とを所定の層数だけ交互に積層することにより積層膜５を形成する。積層数は特に限定されないが、本実施形態では第１の半導体層３と層間絶縁層４の各々をそれぞれ３層形成する。
【００２６】
続いて、図１（ｂ）に示すように、積層膜５の上にフォトレジストを塗布し、それを露光、現像してレジストパターン７を形成する。
【００２７】
そして、そのレジストパターン７をマスクにしながら積層膜５をウエットエッチングすることにより積層体１０を形成する。そのウエットエッチングで使用されるエッチング液としては、例えば、フッ酸がある。
【００２８】
なお、ウエットエッチングに代えて、アルゴンイオンを用いたイオンミリングで積層体１０を形成してもよい。更に、CF4ガス、SF6ガス、及び塩素ガスのいずれかを含むエッチングガスを利用し、ドライエッチングにより積層体１０を形成してもよい。
【００２９】
このようにして形成された積層体１０は、互いに対向する第１の側面１０ａと第２の側面１０ｂを有する。これらの側面１０ａ、１０ｂは、上記のウエットエッチングが基板横方向に進行したことが原因で、絶縁性基板１の主面１ａに対して傾斜する。
【００３０】
この後に、レジストパターン７は除去される。
【００３１】
次に、図２（ａ）に示すように、絶縁性基板１と積層体１０の各々の上に、DCスパッタ法により酸化亜鉛層を１０nm〜５０nm程度の厚さに形成し、その酸化亜鉛層を第２の半導体層１２とする。
【００３２】
このように形成された第２の半導体層１２は、第１の半導体層３と同様に非晶質又は多結晶の状態になると共に、n型の導電型を示す。
【００３３】
なお、第２の半導体層１２の材料は酸化亜鉛に限定されず、第１の半導体層３の材料と同様にIGZO、IZO、シリコン、ゲルマニウム、及びダイヤモンドのいずれかを第２の半導体層１２の材料として使用し得る。
【００３４】
そして、第２の半導体層１２は、積層体１０の第１の側面１０ａと第２の側面１０ｂにおいて複数の第１の半導体層３の各々と接続される。
【００３５】
続いて、図２（ｂ）に示すように、第２の半導体層１２の上にスパッタ法でチタン層と金層とをこの順に形成し、リフトオフ法でこれらの積層膜をパターニングすることで、ソース電極１４とドレイン電極１５を形成する。
【００３６】
これらの電極のうち、ソース電極１４は、第１の側面１０ａの横の第２の半導体層１２の平坦面上に形成される。一方、ドレイン電極１５は、第２の側面１０ｂに形成された部分の第２の半導体層１２上に形成される。
【００３７】
なお、ソース電極１４とドレイン電極１５の形成部位はこれに限定されない。ソース電極１４は、第２の半導体層１２と電気的に接続される限り絶縁性基板１の任意の位置に形成し得る。また、ドレイン電極１５は、複数の第１の半導体層１５の各々と電気的に接続される限り絶縁性基板１の任意の位置に形成し得る。
【００３８】
また、ソース電極１４やドレイン電極１５として形成されるチタン層と金層の厚さも特に限定されず、本実施形態ではチタン層を約１０nmの厚さに形成し、金層を約５０nmの厚さに形成する。
【００３９】
次いで、図３（ａ）に示すように、第２の半導体層１２、ソース電極１４、及びドレイン電極１５の各々の上にスパッタ法によりゲート絶縁層１７としてアルミナ膜を１０nm〜５０nm程度の厚さに形成する。
【００４０】
そのゲート絶縁層１７は、フォトリソグラフィによりパターニングされて、積層体１０の第１の側面１０ａの側方と上面１０ｃの上方に残される。
【００４１】
また、ゲート絶縁層１７の材料としては破壊電界の高い材料を使用するのが好ましい。そのような材料としては、上記のアルミナの他に酸化シリコンもある。
【００４２】
続いて、図３（ｂ）に示すように、ゲート絶縁層１７の上に厚さが約１０nmのチタン層と厚さが約５０nmの金層をこの順に形成した後、これらの積層膜をリフトオフ法でパターニングして、第１の側面１０ａの横にゲート電極１９を形成する。
【００４３】
以上により、本実施形態に係る電界効果トランジスタ２０の基本構造が完成する。
【００４４】
次に、この電界効果トランジスタ２０の動作原理について説明する。
【００４５】
図４は、第１の側面１０ａ付近の拡大断面図である。
【００４６】
この電界効果トランジスタ２０では、第１の側面１０ａの横の第２の半導体層１２がチャネルとして機能する。そして、ゲート電極１９にゲート電圧Vgを印加するとそのチャネルがオン状態となって第２の半導体層２の各々に電流Iが流れると共に、電流Iが複数の第１の半導体層３の各々に分岐する。
【００４７】
ここで、本実施形態では、第１の半導体層３と層間絶縁層４とを積層して積層体１０を形成した。そのため、第１の側面１０ａの横の第２の半導体層１２は、第１の半導体層３に接する第１の部分P1と、層間絶縁層４に接する第２の部分P2とに分けられることになる。
【００４８】
このうち、第２の部分P2では、電流Iは第１の半導体層３に流入せず、電流Iの流れが第２の半導体層１２内に限定される。よって、小さなゲート電圧Vgであっても第２の部分P2における電流Iの流れを効率的に制御することができ、電界効果トランジスタ２０の電流駆動能力を高めることができる。
【００４９】
特に、第２の半導体層１２の材料として第１の半導体層３の材料よりも移動度が高い材料を使用すると、第２の部分P2において電流Iのオン・オフを高速に行うことができ、電界効果トランジスタ２０の高速化を図ることができる。
【００５０】
例えば、第１の半導体層３の材料として移動度が３０cm2/Vs程度のZnOを使用する場合は、第２の半導体層１２の材料として移動度が１００cm2/Vs程度のIZOを使用することで、このような高速化を実現することができる。
【００５１】
また、ゲート絶縁層１７の材料として酸化シリコンよりも誘電率が高い材料を用いることで、ゲート電極１９とそれに対向する第２の半導体層１２との間に形成されるキャパシタの容量を高めることができる。これにより、そのキャパシタを通じて第２の半導体層１２に効率的にゲート電圧を印加でき、電界効果トランジスタ２０の電流駆動能力を更に向上させることができる。
【００５２】
このように酸化シリコンよりも誘電率が高い材料としては、既述のアルミナの他、酸化ハフニウム、窒化シリコン、酸化タンタル、及び窒化アルミニウムもある。
【００５３】
しかも、ゲート電極１９を積層体１０の横に設けたことで、ゲート絶縁層１７を介してゲート電極１９と第２の半導体層１２とが略平行に対向するようになる。その結果、第１の側面１０ａの横の第２の半導体層１２に印加されるゲート電圧の大きさを均等にすることができる。
【００５４】
更に、上記のように複数の第１の半導体層３を積層するため、第１の半導体層３が単層のみの場合と比較して、複数の第１の半導体層３の各々を流れる電流Iの大きさを低減できる。例えば、ソース電極１４とドレイン電極１５を流れる電流の大きさがiであり、第１の半導体層３の層数がNのとき、第１の半導体層３の各々に流れる電流の大きさはi／Nに低減される。
【００５５】
このように電流を低減できるので、第１の半導体層３の各々において電流の担い手となるキャリアの濃度も低くすることができる。
【００５６】
図５は、第１の半導体層３の材料である酸化亜鉛のキャリア濃度と降伏電圧との関係を示す図である。
【００５７】
図５に示すように、キャリア濃度が低くなるにつれ降伏電圧は高くなる。例えば、キャリア濃度を１×１０17cm-3から１×１０16cm-3に低くすると、降伏電圧が約１０倍も高くなる。
【００５８】
よって、上記のように第１の半導体層３のキャリア濃度を低くすることで、第１の半導体層３の降伏電圧を高め、電界効果トランジスタ２０の耐圧を向上させることができる。既述のように、スパッタ法で第１の半導体層３を形成する場合は、スパッタガス中の酸素濃度により制御し得る。
【００５９】
そして、このように第１の半導体層３のキャリア濃度を低くしても、第１の半導体層３を複数積層しているため、ソース電極１４とドレイン電極１５との間のオン抵抗が上昇するのを防止できる。
【００６０】
また、第１の半導体層３を複数形成するのに加え、第１の半導体層３の各々が面内方向に延在するため実効的なゲート幅が増大し、ソース電極１４とドレイン電極１５の間を流れる電流を大きくすることができる。
【００６１】
これらにより、本実施形態では、オン抵抗が上昇するのを抑制しながら電界効果トランジスタ２０の耐圧を高めることができると共に、大電流に対応可能な電界効果トランジスタ２０を提供することができる。
【００６２】
（第２実施形態）
次に、第２実施形態に係る電界効果トランジスタについて、その製造工程を追いながら説明する。
【００６３】
図６〜図８は、本実施形態に係る電界効果トランジスタの製造途中の断面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【００６４】
この電界効果トランジスタを製造するには、まず、第１実施形態の図１（ａ）、（ｂ）の工程を行うことで、図６（ａ）のように絶縁性基板１の上に積層体１０を形成する。
【００６５】
第１実施形態で説明したように、その積層体１０は、絶縁性基板１の主面１ａに対して傾斜する第１の側面１０ａと第２の側面１０ｂとを備える。
【００６６】
次に、図６（ｂ）に示すように、酸化亜鉛を材料とするスパッタターゲットを用いると共に、酸素含有のスパッタガスを使用して、DCスパッタ法により第２の半導体層１２として絶縁性基板１の上側全面に酸化亜鉛層を１０nm〜５０nm程度の厚さに形成する。
【００６７】
そして、リフトオフ法により第２の半導体層１２をパターニングすることにより、積層体１０の第１の側面１０ａ上とその横の絶縁性基板１上に第２の半導体層１２を残しながら、第２の側面１０ｂ上から第２の半導体層１２を除去する。
【００６８】
なお、第２の半導体層１２の材料としては、酸化亜鉛の他に、IGZO、IZO、シリコン、ゲルマニウム、及びダイヤモンドもある。
【００６９】
次いで、図７（ａ）に示すように、第２の半導体層１２と同様の成膜方法により絶縁性基板１の上側全面に第３の半導体層２３として酸化亜鉛層を形成する。
【００７０】
そして、リフトオフ法により第３の半導体層２３をパターニングして、積層体１０の第２の側面１０ｂ上とその横の絶縁性基板１上にのみ第３の半導体層２３を残す。
【００７１】
第３の半導体層２３の膜厚は特に限定されないが、第２の半導体層１２よりも厚い膜厚、例えば１０nm〜５００nm程度の厚さにするのが好ましい。
【００７２】
続いて、図７（ｂ）に示すように、第２の半導体層１２と第３の半導体層２３の各々の上にスパッタ法でチタン層と金層とをこの順に形成し、リフトオフ法でこれらの積層膜をパターニングすることで、ソース電極１４とドレイン電極１５を形成する。
【００７３】
これらの電極のうち、ソース電極１４は、第１の側面１０ａの横の第２の半導体層１２の平坦面上に形成される。そして、ドレイン電極１５は、第２の側面１０ｂの横の第３の半導体層２３の平坦面上に形成される。
【００７４】
次に、図８（ａ）に示すように、ソース電極１４、ドレイン電極１５、第２の半導体層１２、及び第３の半導体層２３の各々の上にスパッタ法によりゲート絶縁層１７としてアルミナ膜を１０nm〜５０nm程度の厚さに形成する。その後に、フォトリソグラフィによりゲート絶縁層１７をパターニングして、ソース電極１４とドレイン電極１５の各々の上面の一部からゲート絶縁層１７を除去する。
【００７５】
そして、図８（ｂ）に示すように、ゲート絶縁層１７の上に厚さが約１０nmのチタン層と厚さが約５０nmの金層をこの順に形成した後、これらの積層膜をリフトオフ法でパターニングして、第１の側面１０ａの横にゲート電極１９を形成する。
【００７６】
以上により、本実施形態に係る電界効果トランジスタ３０の基本構造が完成する。
【００７７】
この電界効果トランジスタ３０によれば、第３の半導体層２３の膜厚を第２の半導体層１２よりも厚くする。
【００７８】
そのため、図５に示したように、降伏電圧を高めるべく第３の半導体層２３のキャリア濃度を低減しても、キャリア濃度の低減に起因して第３の半導体層２３の抵抗が上昇するのを抑制でき、電界効果トランジスタ３０のオン抵抗を低い状態に維持することができる。
【００７９】
また、第２の半導体層１２を第３の半導体層２３よりも薄くするので、第１実施形態で図４を参照して説明したように、第２の半導体層１２の第２の部分P2において電流Iの流れを効率的に制御でき、電界効果トランジスタ３０の電流駆動能力が高められる。
【符号の説明】
【００８０】
１…絶縁性基板、３…第１の半導体層、４…層間絶縁層、５…積層膜、７…レジストパターン、１０…積層体、１０ａ…第１の側面、１０ｂ…第２の側面、１０ｃ…上面、１２…第２の半導体層、１４…ソース電極、１５…ドレイン電極、１７…ゲート絶縁層、１９…ゲート電極、２３…第３の半導体層。
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成され、複数の第１の半導体層と複数の層間絶縁層とが交互に積層された積層体と、
前記積層体の側面に形成されると共に、該側面において複数の前記第１の半導体層の各々に接続された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成され、前記ゲート絶縁層を介して前記側面に対向するゲート電極と、
前記第２の半導体層に電気的に接続されたソース電極と、
複数の前記第１の半導体層の各々に電気的に接続されたドレイン電極と、
を有することを特徴とする電界効果トランジスタ。
【請求項２】
前記積層体は、前記側面とは別の側面を有し、
前記第２の半導体層は、前記積層体の上面と前記別の側面にも形成され、
前記ドレイン電極は、前記別の側面に形成された部分の前記第２の半導体層の上に形成されたことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記積層体は、前記側面とは別の側面を有し、
前記別の側面に、前記第２の半導体層よりも厚い第３の半導体層が形成され、
前記ドレイン電極は、前記第３の半導体層の上に形成されたことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項４】
前記第１の半導体層と前記第２の半導体層の少なくとも一方の材料は、非晶質又は多結晶の酸化物半導体であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の電界効果トランジスタ。
【請求項５】
前記第２の半導体層の移動度は、前記第１の半導体層の移動度よりも高いことを特徴とする請求項１乃至請求項４のいずれか１項に記載の電界効果トランジスタ。
【請求項６】
基板の上に、複数の第１の半導体層と複数の層間絶縁層とが交互に積層された積層体を形成する工程と、
前記積層体の側面に、該側面において複数の前記第１の半導体層の各々に接続された第２の半導体層を形成する工程と、
前記第２の半導体層の上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上に、該ゲート絶縁層を介して前記側面に対向するゲート電極を形成する工程と、
前記第２の半導体層に電気的に接続されたソース電極を形成する工程と、
複数の前記第１の半導体層の各々に電気的に接続されたドレイン電極を形成する工程と、
を有することを特徴とする電界効果トランジスタの製造方法。
【請求項１】
基板と、
前記基板の上に形成され、複数の第１の半導体層と複数の層間絶縁層とが交互に積層された積層体と、
前記積層体の側面に形成されると共に、該側面において複数の前記第１の半導体層の各々に接続された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成され、前記ゲート絶縁層を介して前記側面に対向するゲート電極と、
前記第２の半導体層に電気的に接続されたソース電極と、
複数の前記第１の半導体層の各々に電気的に接続されたドレイン電極と、
を有することを特徴とする電界効果トランジスタ。
【請求項２】
前記積層体は、前記側面とは別の側面を有し、
前記第２の半導体層は、前記積層体の上面と前記別の側面にも形成され、
前記ドレイン電極は、前記別の側面に形成された部分の前記第２の半導体層の上に形成されたことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記積層体は、前記側面とは別の側面を有し、
前記別の側面に、前記第２の半導体層よりも厚い第３の半導体層が形成され、
前記ドレイン電極は、前記第３の半導体層の上に形成されたことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項４】
前記第１の半導体層と前記第２の半導体層の少なくとも一方の材料は、非晶質又は多結晶の酸化物半導体であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の電界効果トランジスタ。
【請求項５】
前記第２の半導体層の移動度は、前記第１の半導体層の移動度よりも高いことを特徴とする請求項１乃至請求項４のいずれか１項に記載の電界効果トランジスタ。
【請求項６】
基板の上に、複数の第１の半導体層と複数の層間絶縁層とが交互に積層された積層体を形成する工程と、
前記積層体の側面に、該側面において複数の前記第１の半導体層の各々に接続された第２の半導体層を形成する工程と、
前記第２の半導体層の上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上に、該ゲート絶縁層を介して前記側面に対向するゲート電極を形成する工程と、
前記第２の半導体層に電気的に接続されたソース電極を形成する工程と、
複数の前記第１の半導体層の各々に電気的に接続されたドレイン電極を形成する工程と、
を有することを特徴とする電界効果トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−１９１０２３（Ｐ２０１２−１９１０２３Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１１−５３７３８（Ｐ２０１１−５３７３８）
【出願日】平成２３年３月１１日（２０１１．３．１１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願日】平成２３年３月１１日（２０１１．３．１１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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