高耐圧半導体装置及びそれを用いた電流制御装置

【課題】ＭＯＳ動作とＩＧＢＴ動作との切替りを高精度に検出でき、当該高精度検出により低損失駆動が可能である高耐圧半導体装置及びそれを備えた電流制御装置を提供する。
【解決手段】Ｐ^-型基板１の表面に形成されたＮ型のリサーフ領域５と、Ｐ型ベース領域１０と、Ｎ⁺型エミッタ／ソース領域１４と、ゲート絶縁膜７と、リサーフ領域５内に形成されたＮ⁺型ドレイン領域３２及びＰ型コレクタ領域３１と、ゲート絶縁膜７上に形成されたゲート電極９０と、Ｐ型コレクタ領域３１及びＮ⁺型ドレイン領域３２に電気接続されたコレクタ／ドレイン電極１１０と、Ｐ型ベース領域１０に電気接続されたバックゲート電極６２と、Ｎ⁺型エミッタ／ソース領域１４に電気接続されたエミッタ／ソース電極６１とを備え、Ｐ型コレクタ領域３１及びＮ⁺型ドレイン領域３２は交互に接触するように配置されている。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高耐圧半導体装置及びそれを用いた電流制御装置に関し、特にスイッチング電源装置に使用される主電流を繰り返し開閉する高耐圧半導体装置及びそれを用いた電流制御装置に関するものである。
【背景技術】
【０００２】
近年、スタンバイ時における低消費電力性を実現したスイッチング電源装置が強く要求されている。スイッチング電源装置は、例えば、整流平滑回路、トランス及び本体回路で構成されており、本体回路は半導体スイッチング素子を備える。
【０００３】
上記構成において、電力損失は主として半導体スイッチング素子で発生する。従って、この半導体スイッチング素子には、バイポーラトランジスタよりもスイッチング損失の小さいＭＯＳＦＥＴ（ＭａｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）が用いられる。しかし、ＭＯＳＦＥＴは、導通抵抗が大きいため導通損失が無視できない。従って、ＭＯＳＦＥＴに大電流が流れるとスイッチング電源装置全体としての損失が大きくなってしまう。
【０００４】
そこで、スイッチング損失及び導通損失の両方を総合的に見て、待機モードのような軽負荷時には高周波かつ低電流に有利なＭＯＳＦＥＴとして動作し、重負荷時には低周波かつ大電流に有利な導通抵抗の小さいＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）として動作する高耐圧半導体装置が提案されている（特許文献１）。
【０００５】
図９は、特許文献１に記載された、３つの電極を有する高耐圧半導体装置の一例を示す図である。
【０００６】
この高耐圧半導体装置５００は、エミッタ／ソース電極５２１と、ゲート電極５２２と、コレクタ／ドレイン電極５２０との、３つの電極を有している。
【０００７】
Ｐ^-型基板５０１表面部にＮ型のリサーフ領域５０５が形成され、同じくＰ^-型基板１内に、リサーフ領域５０５と隣り合うようにＰ型ベース領域５０２が形成され、Ｐ型ベース領域５０２内には、リサーフ領域５０５とは離隔してＮ⁺型エミッタ／ソース領域５０４と、及びＰ⁺型ベースコンタクト領域５０３が形成される。さらにＮ⁺型エミッタ／ソース領域５０４とリサーフ領域５０５との間の部分のＰ型ベース領域５０２を覆うようにゲート絶縁膜５０７が形成される。リサーフ領域５０５内には、Ｐ型ベース領域５０２とは離隔してＮ⁺型ドレイン領域５６２が形成され、同じくリサーフ領域５０５内には、Ｐ型ベース領域５０２とは離隔してＰ型コレクタ領域５６１が形成される。Ｐ型コレクタ領域５６１及びＮ⁺型ドレイン領域５６２は、それぞれ分離した複数の部分から構成され、Ｐ型コレクタ領域５６１からＮ⁺型エミッタ／ソース領域５０４へと向かう方向に対して垂直な方向において、Ｐ型コレクタ領域５６１の各部分とＮ⁺型ドレイン領域５６２の各部分とが交互に接触するように配置されている。
【０００８】
さらに、ゲート絶縁膜５０７上にはゲート電極５２２が形成され、そしてＰ^-型基板５０１上には、Ｐ型コレクタ領域５６１及びＮ⁺型ドレイン領域５６２の両方に電気的に接続されて、コレクタ／ドレイン電極５２０が配置されている。また、Ｐ^-型基板５０１上にはエミッタ／ソース電極５２１が、Ｐ⁺型ベースコンタクト領域５０３及びＮ⁺型エミッタ／ソース領域５０４の両方に接続されるように形成されている。このエミッタ／ソース電極５２１は、Ｐ^-型基板５０１裏面に蒸着された金属層５２３と接続されている。また、リサーフ領域５０５上にはフィールド絶縁膜５０９を介して層間膜５１２が形成されている。
【０００９】
図１０は、特許文献１に記載された高耐圧半導体装置の等価回路図である。この高耐圧半導体装置５００は、等価回路的には図１０に示すように、Ｐ１、Ｐ２、Ｐ３の３つの端子からなり、それぞれＰ１がコレクタ／ドレイン電極５２０、Ｐ２がゲート電極５２２、Ｐ３がエミッタ／ソース電極５２１に電気的に接続されている。一般的にバックゲートと呼ばれるＰ^-型基板５０１及びＰ型ベース領域５０２の電位は、図１０のバックゲート配線５２４で示される通り、Ｐ３に接続される。
【００１０】
この高耐圧半導体装置５００は、コレクタ／ドレイン電極５２０とエミッタ／ソース電極５２１間を正バイアスし、ゲート電極５２２に正の電圧を印加すると、Ｎ⁺型ドレイン領域５６２からエミッタ／ソース電極５２１へと電流が流れ始める（ＭＯＳＦＥＴ動作）。その電流がある程度大きくなり、Ｐ型コレクタ領域５６１周囲のリサーフ領域５０５の電位が、Ｐ型コレクタ領域５６１よりも約０．６Ｖ下がると、Ｐ型コレクタ領域５６１からホールが注入されＩＧＢＴ動作へと移行する。
【００１１】
図１１は、高耐圧半導体装置のコレクタ／ドレイン電圧とコレクタ／ドレイン電流との相関を示すグラフである。ここで、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切替るコレクタ／ドレイン電圧をＶｃｈ、またその時のコレクタ／ドレイン電流をＩｃｈとする。図１１では、Ｖｃｈが約２Ｖ程度、Ｉｃｈが約１Ａ程度となる例を示している。このように、高耐圧半導体装置５００では、素子に流れるコレクタ／ドレイン電流が比較的小さい時にはＭＯＳＦＥＴ動作、コレクタ／ドレイン電流が大きくなるとＩＧＢＴ動作をさせることができ、一素子でＭＯＳＦＥＴとＩＧＢＴの二種類を使い分けることが可能となる。
【００１２】
図１２は、特許文献１に記載された高耐圧半導体装置を用いた電流制御装置の一般的な回路構成図である。本図において、Ｐ３端子は電流検出用抵抗であるセンス抵抗５５８を介して共通電極５６０と接続（接地）されている。また、共通電極５６０には基準電圧発生回路５５７が接続されており、センス抵抗５５８に電流５５５が流れたときに、センス抵抗５５８に発生する電圧降下と、基準電圧発生回路５５７にて生成される基準電圧とを比較する比較回路５５６が設けられている。比較回路５５６は基準電圧発生回路５５７とＰ３端子の両方に接続されている。
【００１３】
図１２に記載された回路構成において、高耐圧半導体装置５００に流れる電流を検出し制御する方法としては、Ｐ１端子とＰ３端子を正バイアスし、Ｐ２端子に正の電圧を印加すると、Ｐ１端子からＰ３端子へと電流５５５が流れる。このとき電流５５５が大きくなるに従ってセンス抵抗５５８に発生する電圧降下も大きくなる。それが、基準電圧発生回路５５７にて生成される基準電圧にまで達すると、比較回路５５６からゲート電圧ＯＮ／ＯＦＦ回路５５４へと信号が伝播される。すると正バイアスされていたＰ２端子はターンオフされ、その電圧は共通電極５６０と等しくなって、電流５５５は遮断される。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００７−１１５８７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、特許文献１に記載された３つの電極を有する高耐圧半導体装置及びそれを用いた電流制御装置では、高耐圧半導体装置５００の、ＭＯＳ動作からＩＧＢＴ動作へと切替るコレクタ／ドレイン電圧Ｖｃｈやコレクタ／ドレイン電流Ｉｃｈを精確に検出できないという問題がある。例えば、図１０に記載された高耐圧半導体装置５００では、Ｉｃｈ＝１Ａであるので、センス抵抗５５８として０．１Ωの抵抗を用いれば、Ｐ３端子の電位が０．１ＶになったときをＩｃｈ、すなわちＭＯＳ動作からＩＧＢＴ動作への切替りとして検出できる。しかしながらＩｃｈには温度特性があり、室温では１Ａでも、例えば１００℃では０．６Ａ程度に小さくなることがわかっている。従来の方法では、１００℃でも、コレクタ／ドレイン電流が１ＡでＩｃｈとして検出してしまい、温度変化に応じたＩｃｈを精確に検出できない。また、高耐圧半導体装置５００のＩｃｈにはバラツキがあり、本来１ＡのＩｃｈがバラツキにより、例えば、０．８Ａとなる。しかし上述した従来の方法では、コレクタ／ドレイン電流＝１ＡをＩｃｈとして検出してしまう。そのため、高耐圧半導体装置５００のＭＯＳ動作からＩＧＢＴ動作へと切替るＶｃｈやＩｃｈを精確に検出できないという問題がある。
【００１６】
次に、ＭＯＳ動作からＩＧＢＴ動作への切替りを検出できないことで生じる課題について説明する。図１１からわかる通り、Ｖｃｈが２Ｖより小さいＭＯＳ動作領域においては、Ｐ２端子の電圧すなわちゲート電圧Ｖｇが６Ｖ以上であれば電流駆動能力は変わらない。一方で、Ｖｃｈが２Ｖより大きいＩＧＢＴ動作領域ではＶｇ＝６ＶとＶｇ＝１２Ｖでは、電流駆動能力に大きな差がある。そのためＶｇ＝１２Ｖとすることで、Ｖｇ＝６Ｖに比べてオン抵抗による損失を小さくできる。また、ドライブ損失に関しては、Ｖｇ＝６ＶとすることでＶｇ＝１２Ｖに比べて低損失化が可能である。
【００１７】
従ってＭＯＳ動作からＩＧＢＴ動作に亘って最適に低損失化するためには、ＭＯＳ動作時にはゲート電圧６Ｖとしてドライブ損失を低減し、ＩＧＢＴ動作時にはゲート電圧を１２Ｖとしてオン抵抗による損失を低減することが必要である。このときＭＯＳ動作からＩＧＢＴ動作への切替りを精確に検出してゲート電圧を切り替えないと、損失低減の最適化が図られない。
【００１８】
上記課題に鑑み、本発明は、ＭＯＳ動作とＩＧＢＴ動作との切替えが可能な高耐圧半導体装置において、ＭＯＳ動作とＩＧＢＴ動作との切替りを高精度に検出でき、当該高精度検出により低損失駆動が可能である高耐圧半導体装置及びそれを備えた電流制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明の一態様に係る高耐圧半導体装置は、第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ／ソース領域と、前記半導体基板上であって、前記エミッタ／ソース領域と前記リサーフ領域との間の部分の前記ベース領域を覆うように形成されたゲート絶縁膜と、前記リサーフ領域内に前記ベース領域とは離隔して形成された第２導電型のドレイン領域と、前記リサーフ領域内に前記ベース領域とは離隔して形成された第１導電型のコレクタ領域と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ／ドレイン電極と、前記半導体基板上に形成され且つ前記ベース領域に電気的に接続されたバックゲート電極と、前記半導体基板上に形成され且つ前記エミッタ／ソース領域に電気的に接続されたエミッタ／ソース電極とを備え、前記コレクタ領域及び前記ドレイン領域は、それぞれ分離した複数の部分から構成され、前記コレクタ領域から前記エミッタ／ソース領域へと向かう方向に対して垂直な方向において、前記コレクタ領域の各部分と前記ドレイン領域の各部分とが交互に接触するように配置されていることを特徴とする。
【００２０】
従来のゲート電極、コレクタ／ドレイン電極、エミッタ／ソース電極を有する３端子素子では、オン状態で電子電流と正孔電流を別々に検出できないという問題があった。
【００２１】
上記構成によれば、バックゲート電極を加えた４端子素子とすることで、オン状態で電子電流と正孔電流を別々に検出することが可能となる。よって、ＭＯＳ動作とＩＧＢＴ動作との切替りを高精度に検出でき、当該高精度検出により低損失駆動が可能となる。
【００２２】
また、上記目的を達成するために、本発明の一態様に係る電流制御装置は、請求項１に記載の高耐圧半導体装置と、前記高耐圧半導体装置のコレクタ／ドレイン電流のうち前記エミッタ／ソース電極へ流れ込む第１電流、または、前記コレクタ／ドレイン電流のうち前記バックゲート電極へ流れ込む第２電流のうち少なくとも一方の大きさを検出することにより、前記コレクタ／ドレイン電流を制御する電流制御部とを備えることを特徴とする。
【００２３】
これにより、上記高耐圧半導体装置のエミッタ／ソース電極及びバックゲート電極からそれぞれ発生するオン状態での電子電流と正孔電流のいずれかを検出できるので、ＭＯＳ動作とＩＧＢＴ動作との切替りを高精度に検出でき低損失駆動が可能となる電流制御装置を実現することが可能となる。
【００２４】
また、前記バックゲート電極は、少なくとも前記電流制御部で一定の電位を有する共通電極に接続され、前記電流制御部は、前記エミッタ／ソース電極と前記共通電極との間に挿入され、前記共通電極へ流れ込む前記第１電流を検出するための第１抵抗素子と、前記共通電極に対する電位である第１基準電圧を発生する第１基準電圧発生回路と、第１入力端子が前記エミッタ／ソース電極に接続され、第２入力端子が前記第１基準電圧発生回路に接続され、前記第１抵抗素子の両端子間に発生した第１電圧と前記第１基準電圧とを比較する第１比較回路と、前記第１比較回路で比較された結果により、前記コレクタ／ドレイン電流を制御する電流制御回路とを備えてもよい。
【００２５】
本態様によれば、エミッタ／ソース電極に電流検出用である第１抵抗素子抵抗が接続され、バックゲート電極は共通電極に接続されるため、電流が流れるオン状態ではバックゲート電極に比べエミッタ／ソース電極の電位が大きくなる。この結果、ベース領域の電位がエミッタ／ソース領域の電位に比べて０．６Ｖ程度大きくなることによりベース領域からエミッタ／ソース領域へと電流が流れてしまう、所謂ラッチアップ現象に対する耐性を、従来の構成の場合より大きくできる特長がある。
【００２６】
また、第１抵抗素子に流れる電流はエミッタ／ソース電極に流れる電子電流のみである。一方、図１２に示した従来の電流制御装置では、センス抵抗５５８に流れる電流５５５は電子電流と正孔電流の和である。従って従来の電流制御装置に比べて、同じ量のコレクタ／ドレイン電流を流した時に電流検出用抵抗に流れる電流を小さくできるので、当該抵抗に発生する損失を低減できるという特長がある。
【００２７】
また、前記エミッタ／ソース電極は、少なくとも前記電流制御部で一定の電位を有する共通電極に接続され、前記電流制御部は、前記バックゲート電極と前記共通電極との間に挿入され、前記共通電極へ流れ込む前記第２電流を検出するための第２抵抗素子と、前記共通電極に対する電位である第２基準電圧を発生する第２基準電圧発生回路と、第１入力端子が前記バックゲート電極に接続され、第２入力端子が前記第２基準電圧発生回路に接続され、前記第２抵抗素子の両端子間に発生した第２電圧と前記第２基準電圧とを比較する第２比較回路と、前記第２比較回路で比較された結果により、前記コレクタ／ドレイン電流を制御する電流制御回路とを備えてもよい。
【００２８】
本態様によれば、バックゲート電極に電流検出用である第２抵抗素子が接続され、エミッタ／ソース電極は共通電極に接続されるため、高耐圧半導体装置がＭＯＳ動作からＩＧＢＴ動作に切替った後に流れる正孔電流は、バックゲート電極に接続され第２抵抗素子により検出される。従って、図１２に示した従来の電流制御装置では不可能であったＭＯＳ動作からＩＧＢＴ動作切替りの精確な検出が、本発明により可能となる。
【００２９】
また、第２抵抗素子に流れる電流は、バックゲート電極に流れる正孔電流のみである。一方、図１２に示した従来の電流制御装置では、センス抵抗５５８に流れる電流５５５は電子電流と正孔電流の和である。従って従来の電流制御装置に比べて、同じ量のコレクタ／ドレイン電流を流した時に電流検出用抵抗に流れる電流を小さくできるので、抵抗に発生する損失を低減できるという特長がある。
【００３０】
また、前記電流制御部は、さらに、前記エミッタ／ソース電極と前記共通電極との間に挿入された、ラッチアップを防止するためのラッチアップ防止用抵抗素子を備えてもよい。
【００３１】
本態様によれば、エミッタ／ソース電極にラッチアップ防止用抵抗を接続しているため、ベース領域からエミッタ／ソース領域へと電流が流れてしまう、所謂ラッチアップに対する耐性を大きくすることができる。
【００３２】
また、前記電流制御部は、さらに、前記エミッタ／ソース電極と前記共通電極との間に挿入され、前記共通電極へ流れ込む前記第１電流を検出するための第３抵抗素子と、前記共通電極に対する電位である第３基準電圧を発生する第３基準電圧発生回路と、第１入力端子が前記エミッタ／ソース電極に接続され、第２入力端子が前記第３基準電圧発生回路に接続され、前記第３抵抗素子の両端子間に発生した第３電圧と前記第３基準電圧とを比較する第３比較回路とを備え、前記電流制御回路は、前記第１及び第３比較回路で比較された結果により、前記コレクタ／ドレイン電流を制御してもよい。
【００３３】
本態様によれば、エミッタ／ソース電極とバックゲート電極それぞれに対して電流検出用抵抗と比較回路を設けているため、バックゲート電極のみに第２抵抗素子が接続された電流制御装置と比較して、ＭＯＳ動作時の電子電流も検出可能とできるという特長がある。また、エミッタ／ソース電極に電流検出用である第３抵抗素子が接続されているため、当該抵抗を接続しない場合と比較して、ベース領域からエミッタ／ソース領域へと電流が流れてしまう、所謂ラッチアップに対する耐性を大きくすることができる。
【００３４】
また、前記電流制御回路は、前記第２電圧が前記第２基準電圧以上となった場合、前記第２比較回路からの信号を受け取ることにより前記高耐圧半導体装置のゲート電圧値を上げ、前記第２電圧が前記第２基準電圧以下となった場合、前記第２比較回路からの信号を受け取ることにより前記ゲート電圧値を下げるゲート電圧選択回路を備えてもよい。
【００３５】
本態様によれば、比較回路からの信号を受け取るゲート電圧選択回路を有する為、高耐圧半導体装置のＭＯＳ動作からＩＧＢＴ動作への切替りを検出し、ゲート電圧選択回路によってゲート電圧を、ＭＯＳ動作時は例えば６Ｖ、ＩＧＢＴ動作へと移行するとゲート電圧を例えば１２Ｖ、というように切り替えることが可能である。そのため、ＭＯＳ動作時においてはゲートドライブ損失が、ＩＧＢＴ動作時においてはオン抵抗による損失が、より低減可能となる特長がある。
【発明の効果】
【００３６】
本発明の高耐圧半導体装置及びそれを用いた電流制御装置によれば、ＭＯＳ動作とＩＧＢＴ動作との切替りが高精度に検出されるので、当該高精度検出により低損失駆動が可能となる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態に係る高耐圧半導体装置の構造斜視図である。
【図２】本発明の実施の形態に係る高耐圧半導体装置の等価回路図である。
【図３】本発明の実施の形態１に係る電流制御装置の回路構成図である。
【図４】本発明の実施の形態２に係る電流制御装置の回路構成図である。
【図５】本発明の実施の形態３に係る電流制御装置の回路構成図である。
【図６】本発明の実施の形態４に係る電流制御装置の回路構成図である。
【図７】本発明の実施の形態５に係る電流制御装置の回路構成図である。
【図８】本発明の実施の形態６に係る電流制御装置の回路構成図である。
【図９】特許文献１に記載された、３つの電極を有する高耐圧半導体装置の一例を示す図である。
【図１０】特許文献１に記載された高耐圧半導体装置の等価回路図である。
【図１１】高耐圧半導体装置のコレクタ／ドレイン電圧とコレクタ／ドレイン電流との相関を示すグラフである。
【図１２】特許文献１に記載された高耐圧半導体装置を用いた電流制御装置の一般的な回路構成図である。
【発明を実施するための形態】
【００３８】
（実施の形態１）
本実施の形態における高耐圧半導体装置は、Ｐ型の半導体基板の表面部に形成されたＮ型のリサーフ領域と、当該リサーフ領域と隣り合うように形成されたＰ型のベース領域と、当該ベース領域内にリサーフ領域とは離隔して形成されたＮ型のエミッタ／ソース領域と、当該エミッタ／ソース領域とリサーフ領域との間の部分のベース領域を覆うように形成されたゲート絶縁膜と、リサーフ領域内にベース領域とは離隔して形成されたＮ型のドレイン領域及びコレクタ領域と、ゲート絶縁膜上に形成されたゲート電極と、コレクタ領域及びドレイン領域の両方に電気的に接続されたコレクタ／ドレイン電極と、ベース領域に電気的に接続されたバックゲート電極と、エミッタ／ソース領域に電気的に接続されたエミッタ／ソース電極とを備え、コレクタ領域及びドレイン領域は、それぞれ分離した複数の部分から構成され、コレクタ領域からエミッタ／ソース領域へと向かう方向に対して垂直な方向において、コレクタ領域の各部分とドレイン領域の各部分とが交互に接触するように配置されている。
【００３９】
上記構成のように、高耐圧半導体装置を、バックゲート電極を加えた４端子素子とすることで、オン状態で電子電流と正孔電流を別々に検出することが可能となる。よって、ＭＯＳ動作とＩＧＢＴ動作との切替りを高精度に検出でき、当該高精度検出により低損失駆動が可能となる。
【００４０】
図１は、本発明の実施の形態に係る高耐圧半導体装置の構造斜視図である。同図に記載された高耐圧半導体装置４０は、エミッタ／ソース電極６１と、バックゲート電極６２と、ゲート電極９０と、コレクタ／ドレイン電極１１０との、４つの電極を有している。
【００４１】
Ｐ^-型基板１の表面部にＮ型のリサーフ領域５が形成されている。同じくＰ^-型基板１内に、リサーフ領域５と隣り合うように、Ｐ型ベース領域１０が形成されている。Ｐ型ベース領域１０内には、リサーフ領域５とは離隔してＮ⁺型エミッタ／ソース領域１４と、Ｐ⁺型ベースコンタクト領域１５とが形成されている。
【００４２】
さらに、Ｎ⁺型エミッタ／ソース領域１４とリサーフ領域５との間の部分のＰ型ベース領域１０を覆うように、ゲート絶縁膜７が形成されている。
【００４３】
リサーフ領域５内には、Ｐ型ベース領域１０とは離隔してＮ⁺型ドレイン領域３２が形成され、同じくリサーフ領域５内には、Ｐ型ベース領域１０とは離隔してＰ型コレクタ領域３１が形成されている。Ｐ型コレクタ領域３１及びＮ⁺型ドレイン領域３２は、それぞれ分離した複数の部分から構成され、Ｐ型コレクタ領域３１からＮ⁺型エミッタ／ソース領域１４へと向かう方向に対して垂直な方向において、Ｐ型コレクタ領域３１の各部分とＮ⁺型ドレイン領域３２の各部分とが交互に接触するように配置されている。
【００４４】
さらに、ゲート絶縁膜７上にはゲート電極９０が形成されている。
また、Ｐ^-型基板１上にはＰ型コレクタ領域３１及びＮ⁺型ドレイン領域３２の両方に電気的に接続されて、コレクタ／ドレイン電極１１０が配置されている。
【００４５】
また、Ｐ^-型基板１上にはエミッタ／ソース電極６１が、Ｎ⁺型エミッタ／ソース領域１４に接続されるように形成されている。
【００４６】
また、Ｐ^-型基板１上にはバックゲート電極６２が、Ｐ⁺型ベースコンタクト領域１５に接続されるように形成されている。このバックゲート電極６２は、Ｐ^-型基板１裏面に蒸着された金属層７０と電気的に、または後述するセンス抵抗を介して接続されている。
【００４７】
また、リサーフ領域５上にはフィールド絶縁膜９を介して層間膜１２が形成されている。
【００４８】
図２は、本発明の実施の形態に係る高耐圧半導体装置の等価回路図である。高耐圧半導体装置４０は等価回路的には、Ｐ１、Ｐ２、Ｐ３及びＰ４の４つの端子からなり、それぞれＰ１がコレクタ／ドレイン電極１１０、Ｐ２がゲート電極９０、Ｐ３がエミッタ／ソース電極６１、Ｐ４がバックゲート電極６２に電気的に接続されている。
【００４９】
高耐圧半導体装置４０の動作としては、コレクタ／ドレイン電極１１０とエミッタ／ソース電極６１間を正バイアスし、ゲート電極９０に正の電圧を印加すると、Ｎ⁺型ドレイン領域３２からエミッタ／ソース電極６１へと電流が流れ始める（ＭＯＳＦＥＴ動作）。
【００５０】
この電流がある程度大きくなり（図１１の例では１Ａ）、Ｐ型コレクタ領域３１周囲のリサーフ領域５の電位が、Ｐ型コレクタ領域３１よりも約０．６Ｖ下がると、Ｐ型コレクタ領域３１からホールが注入されＩＧＢＴ動作へと移行する。ＩＧＢＴ動作へ移行すると、バックゲート電極６２へも正孔電流が流れ始める。このときのコレクタ／ドレイン電圧とコレクタ／ドレイン電流の相関については、図１１に示すグラフの通りであり、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切替るコレクタ／ドレイン電圧をＶｃｈ、またその時のコレクタ／ドレイン電流をＩｃｈとすると、例えばＶｃｈは約２Ｖ程度、Ｉｃｈは約１Ａ程度となる。このように高耐圧半導体装置４０では、素子に流れるコレクタ／ドレイン電流が比較的小さい時にはＭＯＳＦＥＴ動作、コレクタ／ドレイン電流が大きくなるとＩＧＢＴ動作をさせることができ、ひとつの素子でＭＯＳＦＥＴとＩＧＢＴの二種類を使いわけることができる。
【００５１】
次に、上述した本発明の実施の形態に係る高耐圧半導体装置４０を用いた電流制御装置について説明する。
【００５２】
図３は、本発明の実施の形態１に係る電流制御装置の回路構成図である。同図に記載された電流制御装置２０は、高耐圧半導体装置４０と、比較回路４７と、基準電圧発生回路４８と、センス抵抗４９と、ゲート電圧ＯＮ／ＯＦＦ回路５４と、共通電極６０とを備える。
【００５３】
Ｐ４端子は少なくとも電流制御装置２０で一定の電位を有する共通電極６０に接続（接地）されており、Ｐ３端子は電流検出用抵抗であるセンス抵抗４９を介して共通電極６０に接続（接地）されている。
【００５４】
基準電圧発生回路４８は、共通電極６０に対する第１基準電圧を発生する第１基準電圧発生回路である。
【００５５】
比較回路４７は、第１入力端子がエミッタ／ソース電極６１に接続されたＰ３端子に接続され、第２入力端子が基準電圧発生回路４８に接続された第１比較回路である。比較回路４７は、第１抵抗素子であるセンス抵抗４９に第１電流である電子電流４６が流れたときに、センス抵抗４９の両端子間に発生する第１電圧と、基準電圧発生回路４８にて生成される第１基準電圧とを比較する。ここで、第１電流とは、高耐圧半導体装置４０のコレクタ／ドレイン電流のうち前記エミッタ／ソース電極６１へ流れ込む電流である。
【００５６】
ゲート電圧ＯＮ／ＯＦＦ回路５４は、比較回路４７で比較された結果により、コレクタ／ドレイン電流を制御する。
【００５７】
図３に記載された回路構成で高耐圧半導体装置４０に流れる電流を制御する方法としては、Ｐ１端子とＰ３端子を正バイアスし、Ｐ２端子に正の電圧を印加すると、Ｐ１端子からＰ３端子へと電子電流４６が流れ始める（ＭＯＳＦＥＴ動作）。その電子電流４６がある程度大きく（図１１の例では１Ａ）なるとＩＧＢＴ動作へと移行するが、このとき第２電流である正孔電流４５がＰ４端子へ流れ始める。電子電流４６はＩＧＢＴ動作移行後も、Ｐ１端子を流れるコレクタ／ドレイン電流が大きくなるに従って増加する。そのときセンス抵抗４９に発生する電圧降下も、電子電流４６が大きくなるに従って大きくなる。やがて電子電流４６によって発生する第１電圧が、基準電圧発生回路４８にて生成される第１基準電圧にまで達すると、比較回路４７からゲート電圧ＯＮ／ＯＦＦ回路５４へと信号が伝播される。すると正バイアスされていたＰ２端子はターンオフされ、その電圧は共通電極６０と等しくなって、電子電流４６と正孔電流４５は共に遮断される。
【００５８】
次に、図３に記載された電流制御装置２０がもたらす効果について説明する。
図３に記載された回路構成では、Ｐ３端子にセンス抵抗４９が接続され、Ｐ４端子は共通電極６０に接続されるため、電流が流れるオン状態ではＰ４端子に比べてＰ３端子の電位が高くなる。つまり、図１に記載された高耐圧半導体装置４０におけるバックゲート電極６２に比べてエミッタ／ソース電極６１の電位が高くなる。
【００５９】
高耐圧半導体装置４０のオン状態では、特に、ＩＧＢＴ動作時には、Ｐ型コレクタ領域３１からの正孔電流がＰ型ベース領域１０、Ｐ⁺型ベースコンタクト領域１５を通ってバックゲート電極６２に流れ込む。このとき、Ｐ型ベース領域１０の抵抗成分により、所謂ラッチアップが発生してしまう。ここで、ラッチアップとは、Ｐ型ベース領域１０の電位がＮ⁺型エミッタ／ソース領域１４に比べて０．６Ｖ程度大きくなると、Ｐ型ベース領域１０からＮ⁺型エミッタ／ソース領域１４へと電流が流れてしまう現象である。
【００６０】
しかし、本発明の実施の形態にかかる電流制御装置２０の回路構成であれば、バックゲート電極６２に比べてエミッタ／ソース電極６１の電位を高くできるので、正孔電流がベース抵抗により生じる電圧が、０．６Ｖまで達しにくい。この結果、Ｐ型ベース領域１０からＮ⁺型エミッタ／ソース領域１４へと電流が流れてしまう、所謂ラッチアップに対する耐性を、図１２に記載された従来の電流制御装置の場合よりも大きくできる特長がある。
【００６１】
また、センス抵抗４９を流れる電流に関して言及すると、高耐圧半導体装置４０がＩＧＢＴ動作であってもセンス抵抗４９に流れる電流はＰ３端子に流れる電子電流４６のみである。一方、図１２に記載された従来の電流制御装置では、センス抵抗５５８に流れる電流５５５は、電子電流と正孔電流の和である。従って従来の電流制御装置に比べて、同じ量のコレクタ／ドレイン電流を流した時にセンス抵抗に流れる電流を小さくできる。その結果、センス抵抗に発生する損失を従来の構成に比べて低減できる特長がある。
【００６２】
なお本実施の形態では、高耐圧半導体装置４０として電流が半導体基板に対して横方向に流れる横型デバイスを用いて説明したが、電流が縦方向に流れる縦型デバイスを用いても構わない。
【００６３】
また、図３に記載された電流制御装置２０において、高耐圧半導体装置４０とその他の、例えばセンス抵抗４９や基準電圧発生回路４８、比較回路４７、ゲート電圧ＯＮ／ＯＦＦ回路５４は、別チップで構成されていても、同一半導体基板内に形成されていてもどちらでも構わない。
【００６４】
（実施の形態２）
図４は、本発明の実施の形態２に係る電流制御装置の回路構成図である。同図に記載された電流制御装置２１は、高耐圧半導体装置４０と、比較回路５２と、基準電圧発生回路５１と、センス抵抗５０と、ゲート電圧ＯＮ／ＯＦＦ回路５４と、共通電極６０とを備える。
【００６５】
Ｐ３端子は、少なくとも電流制御装置２０で一定の電位を有する共通電極６０に接続（接地）されており、Ｐ４端子は電流検出用抵抗であるセンス抵抗５０を介して共通電極６０と接続（接地）されている。
【００６６】
基準電圧発生回路５１は、共通電極６０に対する第２基準電圧を発生する第２基準電圧発生回路である。
【００６７】
比較回路５２は、第１入力端子がバックゲート電極６２に接続されたＰ４端子に接続され、第２入力端子が基準電圧発生回路５１に接続された第２比較回路である。比較回路５２は、第２抵抗素子であるセンス抵抗５０に第２電流である正孔電流４５が流れたときに、センス抵抗５０の両端子間に発生する第２電圧と、基準電圧発生回路５１にて生成される第２基準電圧とを比較する。ここで、第２電流とは、高耐圧半導体装置４０のコレクタ／ドレイン電流のうちバックゲート電極６２へ流れ込む電流である。
【００６８】
ゲート電圧ＯＮ／ＯＦＦ回路５４は、比較回路５２で比較された結果により、コレクタ／ドレイン電流を制御する。
【００６９】
図４に記載された回路構成で高耐圧半導体装置４０に流れる電流を制御する方法としては、Ｐ１端子とＰ３端子を正バイアスし、Ｐ２端子に正の電圧を印加すると、Ｐ１端子からＰ３端子へと電子電流４６が流れ始める（ＭＯＳＦＥＴ動作）。その電子電流４６がある程度大きく（図１１の例では１Ａ）なるとＩＧＢＴ動作へと移行するが、このとき正孔電流４５がＰ４端子へ流れ始める。正孔電流４５はＩＧＢＴ動作移行後も、Ｐ１端子を流れるコレクタ／ドレイン電流が大きくなるに従って増加する。そのときセンス抵抗５０に発生する電圧降下も、正孔電流４５が大きくなるに従って大きくなる。やがて正孔電流４５によって発生する第２電圧が、基準電圧発生回路５１にて生成される第２基準電圧にまで達すると、比較回路５２からゲート電圧ＯＮ／ＯＦＦ回路５４へと信号が伝播される。すると正バイアスされていたＰ２端子はターンオフされ、その電圧は共通電極６０と等しくなって、正孔電流４５と電子電流４６は共に遮断される。
【００７０】
次に図４に記載された電流制御装置２１がもたらす効果について説明する。
図４に記載された回路構成では、Ｐ４端子にセンス抵抗５０が接続され、Ｐ３端子は共通電極６０に接続されるため、高耐圧半導体装置４０がＭＯＳ動作からＩＧＢＴ動作に切替った後に流れる正孔電流４５を、Ｐ４端子に接続したセンス抵抗５０により検出できる。
【００７１】
より具体的には、基準電圧発生回路５１にて生成される第２基準電圧を、例えば、０．０２〜０．３Ｖの範囲で可変とし、センス抵抗５０を、例えば、０．２Ωとする。そしてＭＯＳ動作からＩＧＢＴ動作への切替りを、第２基準電圧が例えば０．０３Ｖの時として検出する。高耐圧半導体装置４０がＩＧＢＴ動作へ移行しＰ４端子に正孔電流４５が流れ始め、センス抵抗５０に発生する電圧降下が０．０３Ｖに達した時、すなわち正孔電流４５として０．１５Ａ流れた時が、ＭＯＳからＩＧＢＴ動作への切替りとして精確に検出される。逆にセンス抵抗５０に発生する電圧降下が０．０３Ｖを下回った時は、ＩＧＢＴ動作からＭＯＳ動作への切替りとして検出可能である。
【００７２】
以上のように、図１２に記載された従来の電流制御装置では不可能であった、ＭＯＳ動作からＩＧＢＴ動作切替りの精確な検出が、本実施の形態では可能となる。
【００７３】
また、センス抵抗５０を流れる電流に関して言及すると、高耐圧半導体装置４０がＩＧＢＴ動作であってもセンス抵抗５０に流れる電流はＰ４端子に流れる正孔電流４５のみである。一方、図１２に記載された従来の電流制御装置では、センス抵抗５５８に流れる電流５５５は電子電流と正孔電流の和である。従って、本実施の形態に係る電流制御装置２１は、従来の電流制御装置に比べて、同じ量のコレクタ／ドレイン電流を流した時にセンス抵抗に流れる電流を小さくできる。その結果、センス抵抗に発生する損失を従来の構成に比べて低減できる特長がある。
【００７４】
（実施の形態３）
図５は、本発明の実施の形態３に係る電流制御装置の回路構成図である。同図に記載された電流制御装置２２は、高耐圧半導体装置４０と、比較回路５２と、基準電圧発生回路５１と、センス抵抗５０と、ゲート電圧ＯＮ／ＯＦＦ回路５４と、共通電極６０と、ゲート電圧選択回路５３とを備える。
【００７５】
本実施の形態に係る電流制御装置２２の構成が、実施の形態２に係る電流制御装置２１の構成と異なる点は、比較回路５２からの信号を受け取るゲート電圧選択回路５３が設けられている点である。実施の形態２に係る電流制御装置２１と同じ点は説明を省略し、以下、異なる点のみ説明する。
【００７６】
ゲート電圧選択回路５３は、比較回路５２からの信号を受け取って、センス抵抗５０に発生する第２電圧が、基準電圧発生回路５１にて生成される第２基準電圧以上のときは、Ｐ２端子へ印加される高耐圧半導体装置４０のゲート電圧値を上げる。一方で、第２基準電圧以下のときは、Ｐ２端子へ印加される高耐圧半導体装置４０のゲート電圧値を下げる機能を有する。
【００７７】
例えば、高耐圧半導体装置４０のＭＯＳ動作からＩＧＢＴ動作への切替りを検出し、ゲート電圧選択回路５３によってＰ２端子へ印加するゲート電圧を、ＭＯＳ動作時は６Ｖ、ＩＧＢＴ動作時は１２Ｖ、というように切り替えることが可能である。
【００７８】
次に、ＭＯＳ動作時とＩＧＢＴ動作時のゲート電圧の切り替えについて、さらに詳細に説明する。
【００７９】
図１１は、高耐圧半導体装置のコレクタ／ドレイン電圧とコレクタ／ドレイン電流との相関を示すグラフである。図１１からわかる通り、Ｖｃｈが２Ｖより小さいＭＯＳ動作領域においては、Ｐ２端子の電圧すなわちゲート電圧Ｖｇが６Ｖ以上であれば電流駆動能力は変わらない。それゆえＭＯＳ動作領域ではＶｇ＝６Ｖとすることで、Ｖｇ＝１２Ｖの場合と比べてドライブ損失を低減できる。一方で、Ｖｃｈが２Ｖより大きいＩＧＢＴ動作領域では、Ｖｇ＝６ＶとＶｇ＝１２Ｖとでは、電流駆動能力に大きな差がある。この領域では、Ｖｇ＝１２Ｖとすることで、Ｖｇ＝６Ｖに比べてオン抵抗による損失を小さくできる。
【００８０】
以上から、損失低減の最適化のためには、ＭＯＳ動作とＩＧＢＴ動作の切替りを精確に検出し、ＭＯＳ動作時にはゲート電圧６Ｖとしてドライブ損失を低減し、ＩＧＢＴ動作時にはゲート電圧を１２Ｖとしてオン抵抗による損失を低減することが必要である。
【００８１】
ここで、ＭＯＳ動作時のドライブ損失に関して以下に具体的に説明する。
【００８２】
高耐圧半導体装置４０のゲートドライブ損失Ｐは式１で表わされ、ゲート電圧Ｖｇの２乗に比例して大きくなる。よって、例えば、高耐圧半導体装置４０のゲート容量Ｃを１０００ｐＦ、駆動周波数ｆｏｓｃを１００ｋＨｚとすると、
Ｐ＝１／２×Ｃ×Ｖｇ²×２×ｆｏｓｃ（式１）
となる。
【００８３】
式１より、Ｖｇ＝１２Ｖのときはゲートドライブ損失Ｐ＝１４ｍＷである。一方で、Ｖｇ＝６ＶとすることでＰ＝４ｍＷとなり、差し引き１０ｍＷの損失低減が可能となる。
【００８４】
以上より、本発明における電流制御装置２２では、ＭＯＳ動作とＩＧＢＴ動作の切替りを精確に検出し、ＭＯＳ動作時にはゲート電圧６Ｖとしてドライブ損失を低減し、ＩＧＢＴ動作時にはゲート電圧を１２Ｖとしてオン抵抗による損失を低減することが可能である。よって、実施の形態２で説明した電流制御装置２１と比較して、更なる損失の低減が可能である。
【００８５】
（実施の形態４）
図６は、本発明の実施の形態４に係る電流制御装置の回路構成図である。同図に記載された電流制御装置２３は、高耐圧半導体装置４０と、比較回路５２と、基準電圧発生回路５１と、センス抵抗４９及び５０と、ゲート電圧ＯＮ／ＯＦＦ回路５４と、共通電極６０と、ゲート電圧選択回路５３とを備える。
【００８６】
本実施の形態に係る電流制御装置２３の構成が、実施の形態３に係る電流制御装置２２の構成と異なる点は、Ｐ３端子がラッチアップ防止用であるセンス抵抗４９を介して共通電極に接続（接地）されている点である。実施の形態３に係る電流制御装置２２と同じ点は説明を省略し、以下、異なる点のみ説明する。
【００８７】
ラッチアップ防止用のセンス抵抗４９により、電流が流れるオン状態ではＰ３端子の電位が共通電極６０に対して上昇する。このため、オン状態でのＰ３端子の電位が、図５に記載された実施の形態３に係る電流制御装置２２のＰ３端子よりも高くなる。つまり本実施の形態では、図１に記載された高耐圧半導体装置４０におけるエミッタ／ソース電極６１の電位が、実施の形態３のそれと比べて高くなる。
【００８８】
この結果、Ｐ型ベース領域１０からＮ⁺型エミッタ／ソース領域１４へと電流が流れてしまう、所謂ラッチアップに対する耐性を、図５に記載された電流制御装置２２よりも大きくすることが可能となる。
【００８９】
（実施の形態５）
図７は、本発明の実施の形態５に係る電流制御装置の回路構成図である。同図に記載された電流制御装置２４は、高耐圧半導体装置４０と、比較回路４７及び５２と、基準電圧発生回路４８及び５１と、センス抵抗４９及び５０と、ゲート電圧ＯＮ／ＯＦＦ回路５４と、共通電極６０とを備える。
【００９０】
Ｐ３端子は電流検出用抵抗であるセンス抵抗４９を介して共通電極６０に接続（接地）されており、Ｐ４端子は同じく電流検出用抵抗であるセンス抵抗５０を介して共通電極６０に接続（接地）されている。
【００９１】
基準電圧発生回路４８は、共通電極６０に対する第３基準電圧を発生する第３基準電圧発生回路である。
【００９２】
基準電圧発生回路５１は、共通電極６０に対する第２基準電圧を発生する第２基準電圧発生回路である。
【００９３】
比較回路４７は、第１入力端子がエミッタ／ソース電極６１に接続されたＰ３端子に接続され、第２入力端子が基準電圧発生回路４８に接続された第３比較回路である。比較回路４７は、第３抵抗素子であるセンス抵抗４９に第１電流である電子電流４６が流れたときに、センス抵抗４９の両端子間に発生する第３電圧と、基準電圧発生回路４８にて生成される第３基準電圧とを比較する。ここで、第１電流とは、高耐圧半導体装置４０のコレクタ／ドレイン電流のうち前記エミッタ／ソース電極６１へ流れ込む電流である。
【００９４】
比較回路５２は、第１入力端子がバックゲート電極６２に接続されたＰ４端子に接続され、第２入力端子が基準電圧発生回路５１に接続された第２比較回路である。比較回路５２は、第２抵抗素子であるセンス抵抗５０に第２電流である正孔電流４５が流れたときに、センス抵抗５０の両端子間に発生する第２電圧と、基準電圧発生回路５１にて生成される第２基準電圧とを比較する。ここで、第２電流とは、高耐圧半導体装置４０のコレクタ／ドレイン電流のうちバックゲート電極６２へ流れ込む電流である。
【００９５】
ゲート電圧ＯＮ／ＯＦＦ回路５４は、比較回路４７で比較された結果により、コレクタ／ドレイン電流を制御する。
【００９６】
図７に記載された回路構成で高耐圧半導体装置４０に流れる電流を制御する方法としては、Ｐ１端子とＰ３端子を正バイアスし、Ｐ２端子に正の電圧を印加すると、Ｐ１端子からＰ３端子へと電子電流４６が流れ始める（ＭＯＳＦＥＴ動作）。その電子電流４６がある程度大きく（図１１の例では１Ａ）なるとＩＧＢＴ動作へと移行するが、このとき正孔電流４５がＰ４端子へ流れ始める。電子電流４６はＩＧＢＴ動作移行後も、Ｐ１端子を流れるコレクタ／ドレイン電流が大きくなるに従って増加する。そのときセンス抵抗４９に発生する電圧降下も、電子電流４６が大きくなるに従って大きくなる。それが、基準電圧発生回路４８にて生成される第３基準電圧にまで達すると、比較回路４７からゲート電圧ＯＮ／ＯＦＦ回路５４へと信号が伝播される。すると正バイアスされていたＰ２端子はターンオフされ、その電圧は共通電極６０と等しくなって、電子電流４６と正孔電流４５は共に遮断される。
【００９７】
さらに、図７に記載された回路構成では、Ｐ４端子にセンス抵抗５０を接続するため、高耐圧半導体装置４０がＭＯＳ動作からＩＧＢＴ動作に切替った後に流れる正孔電流４５を、Ｐ４端子に接続したセンス抵抗５０により検出できる。
【００９８】
より具体的には、基準電圧発生回路５１にて生成される第２基準電圧を、例えば、０．０３Ｖで設定とし、センス抵抗５０を、例えば、０．２Ωとする。高耐圧半導体装置４０がＩＧＢＴ動作へ移行しＰ４端子に正孔電流４５が流れ始め、センス抵抗５０に発生する電圧降下が０．０３Ｖに達した時、すなわち正孔電流４５として０．１５Ａ流れると、比較回路５２から検出信号６４が出力される。この検出信号６４により、ＭＯＳからＩＧＢＴ動作への切替りが精確に検出される。逆に、センス抵抗５０に発生する電圧降下が０．０３Ｖを下回った時は、ＩＧＢＴ動作からＭＯＳ動作への切替りとして検出可能である。
【００９９】
以上より、図７に記載された実施の形態５に係る電流制御装置２４においては、図４に記載された実施の形態２に係る電流制御装置２１に比べて、電子電流４６をセンス抵抗４９で検出できるので、ＭＯＳ動作領域（図１１の１Ａまで）のコレクタ／ドレイン電流の制御が可能となる特長がある。すなわち、実施の形態２では、Ｐ４端子のみにセンス抵抗５０を接続していたため、高耐圧半導体装置４０がＭＯＳ動作時のコレクタ／ドレイン電流を検出できなかったが、本構成を採用することでＭＯＳ動作領域においてもコレクタ／ドレイン電流の制御が可能となる。
【０１００】
また、Ｐ３端子に接続したセンス抵抗４９により、電流が流れるオン状態ではＰ３端子の電位が共通電極６０に対して上昇する。このため、オン状態でのＰ３端子の電位が、実施の形態２に係る電流制御装置２１のＰ３端子よりも高くなる。つまり本実施の形態では、図１に記載された高耐圧半導体装置４０におけるエミッタ／ソース電極６１の電位が、実施の形態２のそれと比べて高くなる。
【０１０１】
この結果、Ｐ型ベース領域１０からＮ⁺型エミッタ／ソース領域１４へと電流が流れてしまう、所謂ラッチアップに対する耐性を、実施の形態２に係る電流制御装置２１よりも大きくすることが可能となる。
【０１０２】
（実施の形態６）
図８は、本発明の実施の形態６に係る電流制御装置の回路構成図である。同図に記載された電流制御装置２５は、高耐圧半導体装置４０と、比較回路４７及び５２と、基準電圧発生回路４８及び５１と、センス抵抗４９及び５０と、ゲート電圧ＯＮ／ＯＦＦ回路５４と、共通電極６０と、ゲート電圧選択回路５３とを備える。
【０１０３】
本実施の形態に係る電流制御装置２５の構成が、実施の形態５に係る電流制御装置２４の構成と異なる点は、比較回路５２からの信号を受け取るゲート電圧選択回路５３が設けられている点である。実施の形態５に係る電流制御装置２４と同じ点は説明を省略し、以下、異なる点のみ説明する。
【０１０４】
このゲート電圧選択回路５３は、比較回路５２からの信号を受け取って、センス抵抗５０の両端子間に発生する第２電圧が、基準電圧発生回路５１にて生成される第２基準電圧以上のときは、Ｐ２端子へ印加される高耐圧半導体装置４０のゲート電圧値を上げる。一方で、第２基準電圧以下のときは、Ｐ２端子へ印加される高耐圧半導体装置４０のゲート電圧値を下げる機能を有する。
【０１０５】
このため、本発明における電流制御装置では、ＭＯＳ動作とＩＧＢＴ動作の切替りを精確に検出し、ＭＯＳ動作時にはゲート電圧６Ｖとしてドライブ損失を低減し、ＩＧＢＴ動作時にはゲート電圧を１２Ｖとしてオン抵抗による損失を低減することが可能である。よって、実施の形態５で説明した電流制御装置２４と比較して、更なる損失の低減が可能である。
【０１０６】
以上、本発明の高耐圧半導体装置及びそれを用いた電流制御装置によれば、ＭＯＳ動作とＩＧＢＴ動作との切替りが高精度に検出されるので、当該高精度検出により低損失駆動が可能となる。
【０１０７】
なお、本発明に係る高耐圧半導体装置及びそれを用いた電流制御装置は、上述した実施の形態に限定されるものではない。実施の形態１〜６における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１〜６に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る高耐圧半導体装置及びそれを用いた電流制御装置を内蔵した各種機器も本発明に含まれる。
【産業上の利用可能性】
【０１０８】
本発明の高耐圧半導体装置及びそれを用いた電流制御装置は、特に、スタンバイ時における低消費電力性を実現したスイッチング電源装置に用いられる部品として有用である。
【符号の説明】
【０１０９】
１、５０１Ｐ^-型基板
５、５０５リサーフ領域
７、５０７ゲート絶縁膜
９、５０９フィールド絶縁膜
１０、５０２Ｐ型ベース領域
１２、５１２層間膜
１４、５０４Ｎ⁺型エミッタ／ソース領域
１５、５０３Ｐ⁺型ベースコンタクト領域
２０、２１、２２、２３、２４、２５電流制御装置
３１、５６１Ｐ型コレクタ領域
３２、５６２Ｎ⁺型ドレイン領域
４０、５００高耐圧半導体装置
４５正孔電流
４６電子電流
４７、５２、５５６比較回路
４８、５１、５５７基準電圧発生回路
４９、５０、５５８センス抵抗
５３ゲート電圧選択回路
５４、５５４ゲート電圧ＯＮ／ＯＦＦ回路
６０、５６０共通電極
６１、５２１エミッタ／ソース電極
６２バックゲート電極
６４検出信号
７０、５２３金属層
９０、５２２ゲート電極
１１０、５２０コレクタ／ドレイン電極
５２４バックゲート配線
５５５電流

【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、
前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、
前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ／ソース領域と、
前記半導体基板上であって、前記エミッタ／ソース領域と前記リサーフ領域との間の部分の前記ベース領域を覆うように形成されたゲート絶縁膜と、
前記リサーフ領域内に前記ベース領域とは離隔して形成された第２導電型のドレイン領域と、
前記リサーフ領域内に前記ベース領域とは離隔して形成された第１導電型のコレクタ領域と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ／ドレイン電極と、
前記半導体基板上に形成され且つ前記ベース領域に電気的に接続されたバックゲート電極と、
前記半導体基板上に形成され且つ前記エミッタ／ソース領域に電気的に接続されたエミッタ／ソース電極とを備え、
前記コレクタ領域及び前記ドレイン領域は、それぞれ分離した複数の部分から構成され、前記コレクタ領域から前記エミッタ／ソース領域へと向かう方向に対して垂直な方向において、前記コレクタ領域の各部分と前記ドレイン領域の各部分とが交互に接触するように配置されている
高耐圧半導体装置。
【請求項２】
請求項１に記載の高耐圧半導体装置と、
前記高耐圧半導体装置のコレクタ／ドレイン電流のうち前記エミッタ／ソース電極へ流れ込む第１電流、または、前記コレクタ／ドレイン電流のうち前記バックゲート電極へ流れ込む第２電流のうち少なくとも一方の大きさを検出することにより、前記コレクタ／ドレイン電流を制御する電流制御部とを備える
電流制御装置。
【請求項３】
前記バックゲート電極は、少なくとも前記電流制御部で一定の電位を有する共通電極に接続され、
前記電流制御部は、
前記エミッタ／ソース電極と前記共通電極との間に挿入され、前記共通電極へ流れ込む前記第１電流を検出するための第１抵抗素子と、
前記共通電極に対する電位である第１基準電圧を発生する第１基準電圧発生回路と、
第１入力端子が前記エミッタ／ソース電極に接続され、第２入力端子が前記第１基準電圧発生回路に接続され、前記第１抵抗素子の両端子間に発生した第１電圧と前記第１基準電圧とを比較する第１比較回路と、
前記第１比較回路で比較された結果により、前記コレクタ／ドレイン電流を制御する電流制御回路とを備える
請求項２に記載の電流制御装置。
【請求項４】
前記エミッタ／ソース電極は、少なくとも前記電流制御部で一定の電位を有する共通電極に接続され、
前記電流制御部は、
前記バックゲート電極と前記共通電極との間に挿入され、前記共通電極へ流れ込む前記第２電流を検出するための第２抵抗素子と、
前記共通電極に対する電位である第２基準電圧を発生する第２基準電圧発生回路と、
第１入力端子が前記バックゲート電極に接続され、第２入力端子が前記第２基準電圧発生回路に接続され、前記第２抵抗素子の両端子間に発生した第２電圧と前記第２基準電圧とを比較する第２比較回路と、
前記第２比較回路で比較された結果により、前記コレクタ／ドレイン電流を制御する電流制御回路とを備える
請求項２に記載の電流制御装置。
【請求項５】
前記電流制御部は、さらに、
前記エミッタ／ソース電極と前記共通電極との間に挿入された、ラッチアップを防止するためのラッチアップ防止用抵抗素子を備える
請求項４に記載の電流制御装置。
【請求項６】
前記電流制御部は、さらに、
前記エミッタ／ソース電極と前記共通電極との間に挿入され、前記共通電極へ流れ込む前記第１電流を検出するための第３抵抗素子と、
前記共通電極に対する電位である第３基準電圧を発生する第３基準電圧発生回路と、
第１入力端子が前記エミッタ／ソース電極に接続され、第２入力端子が前記第３基準電圧発生回路に接続され、前記第３抵抗素子の両端子間に発生した第３電圧と前記第３基準電圧とを比較する第３比較回路とを備え、
前記電流制御回路は、前記第１及び第３比較回路で比較された結果により、前記コレクタ／ドレイン電流を制御する
請求項４に記載の電流制御装置。
【請求項７】
前記電流制御回路は、
前記第２電圧が前記第２基準電圧以上となった場合、前記第２比較回路からの信号を受け取ることにより前記高耐圧半導体装置のゲート電圧値を上げ、前記第２電圧が前記第２基準電圧以下となった場合、前記第２比較回路からの信号を受け取ることにより前記ゲート電圧値を下げるゲート電圧選択回路を備える
請求項４〜６のうちいずれか１項に記載の電流制御装置。

【図１】