高電圧素子の製造方法
【課題】高いブレークダウン電圧と低い漏洩電流特性を得ることができる高電圧素子の製造方法を提供する。
【解決手段】半導体基板上に接合領域を有するトランジスタを形成し、接合領域上にコンタクトプラグを形成する前にプラグイオン注入工程で熱に対する拡散性(diffusivity)が小さな砒素(As)を接合領域に注入し、オーミックコンタクトを形成することにより、浅い接合(Shallowjunction)を形成すると共に高いブレークダウン電圧の特性、低い漏洩電流特性及び優れたオーミックコンタクト特性を得ることができる。
【解決手段】半導体基板上に接合領域を有するトランジスタを形成し、接合領域上にコンタクトプラグを形成する前にプラグイオン注入工程で熱に対する拡散性(diffusivity)が小さな砒素(As)を接合領域に注入し、オーミックコンタクトを形成することにより、浅い接合(Shallowjunction)を形成すると共に高いブレークダウン電圧の特性、低い漏洩電流特性及び優れたオーミックコンタクト特性を得ることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧素子の製造方法に関するものであり、特に、高いブレークダウン電圧と低い漏洩電流特性を得ることができる高電圧素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置を動作させるためには電源が供給されなければならないが、消費電力を下げるために、低い電圧で動作することができるように半導体装置が開発されている。しかし、半導体装置内では供給される電圧より高い電圧が要求される場合がある。例えば、フラッシュメモリ素子の場合、プログラム動作や消去動作時に外部から供給される電源電圧より高い電圧が用いられる。このために、ポンピング動作を通じて外部から供給される電源電圧のレベルを上昇させて高電圧を生成する。一方、半導体装置にはトランジスタが必須で含まれるが、トランジスタは低電圧で動作する低電圧トランジスタと高電圧で動作する高電圧トランジスタに区分され得る。
【０００３】
高電圧トランジスタの接合領域(例えば、ソースまたはドレイン)は、低電圧トランジスタの接合領域と異なる形態及び方法で形成される。また、高電圧トランジスタは低電圧トランジスタとは異なり、高い電圧により動作するため、多くの問題が発生する。例えば、高電圧トランジスタは低電圧トランジスタに比べて高いブレークダウン電圧特性が要求され、集積度が高くなり、チャネル長が短くなることにより発生する漏洩電流を最小化しなければならない。また、接合領域とその上部に形成されるコンタクトプラグ間の接触抵抗が高ければ、電圧降下が発生して高電圧を効率的に伝達することができない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
これに対し、本発明が提示する高電圧素子の製造方法は、半導体基板上に接合領域を有するトランジスタを形成し、接合領域上にコンタクトプラグを形成する前にプラグイオン注入工程により熱に対する拡散性(diffusivity)が小さい砒素(As)を接合領域に注入してオーミックコンタクトを形成することにより、浅い接合(Shallow junction)を形成すると共に高いブレークダウン電圧の特性、低い漏洩電流特性及び優れたオーミックコンタクト特性を得ることができる。
【課題を解決するための手段】
【０００５】
本発明の第１実施例による高電圧素子の製造方法は、接合領域が形成された半導体基板が提供される段階と、半導体基板上に層間絶縁膜を形成する段階と、接合領域が露出されるように層間絶縁膜の一部をエッチングする段階と、露出された接合領域に砒素を注入してプラグイオン注入領域を形成する段階、及び砒素が注入されたプラグイオン注入領域上にプラグを形成する段階を含む。
【０００６】
本発明の第２実施例による高電圧素子の製造方法は、接合領域が形成された半導体基板が提供される段階と、半導体基板上に層間絶縁膜を形成する段階と、接合領域が露出されるように層間絶縁膜の一部をエッチングする段階と、露出された接合領域にアンチモンを注入してプラグイオン注入領域を形成する段階、及び砒素が注入されたプラグイオン注入領域上にプラグを形成する段階を含む。
【０００７】
本発明の第３実施例による高電圧素子の製造方法は、トランジスタが形成された半導体基板が提供される段階と、半導体基板上に層間絶縁膜を形成する段階と、トランジスタの接合領域が露出されるように層間絶縁膜の一部をエッチングする段階と、露出された接合領域に砒素を注入してプラグイオン注入領域を形成する段階、及び砒素が注入されたプラグイオン注入領域上にプラグを形成する段階を含む。
【０００８】
本発明の第４実施例による高電圧素子の製造方法は、トランジスタが形成された半導体基板が提供される段階と、半導体基板上に層間絶縁膜を形成する段階と、トランジスタの接合領域が露出されるように層間絶縁膜の一部をエッチングする段階と、露出された接合領域にアンチモンを注入してプラグイオン注入領域を形成する段階、及びアンチモンが注入されたプラグイオン注入領域上にプラグを形成する段階を含む。
【０００９】
上記において、トランジスタの接合領域がLDD構造を含んでプラグイオン注入領域と共にTDD構造で形成することができる。砒素の注入量は1.0E14atoms/cm2〜5.0E14atoms/cm2であり、5Kev〜15KeVのイオン注入エネルギーで注入され得る。アンチモンの注入量は1.0E14atoms/cm2〜5.0E14atoms/cm2であり、5Kev〜15KeVのイオン注入エネルギーで注入され得る。プラグイオン注入領域を形成した後に熱処理工程を実施する段階をさらに含むことができ、900℃〜950℃の温度で急速熱処理工程で実施することができる。プラグは、タングステンで形成することが望ましい。
【発明の効果】
【００１０】
上述した通り、本発明は、半導体基板上に接合領域を有するトランジスタを形成し、接合領域上にコンタクトプラグを形成する前にプラグイオン注入工程により熱に対する拡散性(diffusivity)が小さい砒素(As)を接合領域に注入してオーミックコンタクトを形成することにより、浅い接合(Shallow junction)を形成すると共に高いブレークダウン電圧の特性、低い漏洩電流特性及び優れたオーミックコンタクト特性を得ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現することができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に、本実施例は本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
【００１２】
一方、ある膜が他の膜または半導体基板の'上'にあると記載される場合、上記ある膜は、上記他の膜または半導体基板に直接接触して存在してもよく、またはその間に第3の膜が介在されていてもよい。また、図面において各層の厚さや大きさは説明の便宜及び明確性のために誇張された。図面において同一符号は同一の要素を指す。
【００１３】
図１ａ〜図１ｄは、本発明の実施例による高電圧素子の製造方法を説明するための断面図である。
【００１４】
図１ａを参照すれば、ウェル(図示せず)と素子分離膜(図示せず)が形成された半導体基板(100)の活性領域にトランジスタを形成する。具体的には、半導体基板(100)上にゲート絶縁膜(102)及びゲート(104)が形成され、ゲート(104)の縁部の半導体基板(100)には第1の接合領域(106)が形成される。第1の接合領域(106)はトランジスタのソース/ドレインとなり、ウェル領域に形成される第1の接合領域(図示せず)はウェルピックアップ領域となる。ゲート(104)の側壁にはスペーサ(108)が形成される。上記において、第1の接合領域(106)はNMOSトランジスタの場合、5価の不純物(例えば、リンや砒素)を注入して形成し、5.0E12atoms/cm2以下の濃度と70KeVのエネルギーで5価の不純物を注入して形成することができる。また、第1の接合領域(106)は、半導体基板(100)を回転させながら3度〜7度の角度で5価の不純物を注入して形成することができる。この場合、第1の接合領域(106)はゲート(104)の縁部の下部まで形成される。
【００１５】
図１ｂを参照すれば、半導体基板(100)上に層間絶縁膜(112)を形成する。次いで、第1の接合領域(106)が露出されるように層間絶縁膜(112)の一部をエッチングしてコンタクトホール(114)を形成する。
【００１６】
図１ｃを参照すれば、コンタクトホール(114)を通じて露出された第1の接合領域(106)にプラグイオン注入工程を実施してプラグイオン注入領域(116)を形成する。プラグイオン注入領域(116)は、後続工程で形成されるプラグとの接着特性を向上させ、オーミックコンタクトをなすことができる不純物を注入して形成する。具体的には、プラグイオン注入領域(116)は、砒素を注入して形成し、例えば、5Kev〜15KeVのイオン注入エネルギーで1.0E14atoms/cm2〜5.0E14atoms/cm2の砒素を注入して形成することができる。砒素は垂直に注入されることが望ましい。一方、砒素の代わりにアンチモン(antimony)を注入してもよい。具体的には、5Kev〜15KeVのイオン注入エネルギーで1.0E14atoms/cm2〜5.0E14atoms/cm2のアンチモンを注入してプラグイオン注入領域(116)を形成することができる。
【００１７】
プラグイオン注入領域(116)を形成した後には、注入された不純物(砒素またはアンチモン)の活性化のために熱処理工程を実施する。熱処理工程は、900℃〜950℃の温度で急速熱処理工程(rapid thermal process)により実施することができる。
【００１８】
図１ｄを参照すれば、プラグイオン注入領域(116)上のコンタクトホール(114)の内部にプラグ(118a)を形成する。プラグ(118a)はポリシリコンやタングステンで形成することができる。具体的には、コンタクトホール(114)が満たされるように全体構造上に導電層(ポリシリコンまたはタングステン)を形成した後、導電層がコンタクトホール(114)の内部に残留するようにエッチング工程を実施する。この時、導電層をコンタクトホール(114)の幅より広く形成し、または層間絶縁膜(116)の上部に所定のパターンで導電層を残留させて金属配線(118b)を同時に形成することができる。
【００１９】
上記の方法により砒素またはアンチモンを注入してプラグイオン注入領域(116)を形成した後、プラグ(118a)を形成することにより、プラグイオン注入領域(116)によりオーミックコンタクトが形成され、接触抵抗を下げることができる。また、リン(P)の代わりに拡散性(diffusivity)が低い砒素(As)やアンチモン(Sb)を注入してプラグイオン注入領域を形成することにより、浅い接合(Shallow junction)を形成すると共にリンを注入した場合に比べて高いブレークダウン電圧の特性、低い漏洩電流特性及び優れたオーミックコンタクト特性を得ることができる。このような特性差は、グラフを参照して後述することにする。
【００２０】
図２ａ〜図２ｄは、本発明の他の実施例による高電圧素子の製造方法を説明するための断面図である。
【００２１】
図２ａを参照すれば、ウェル(図示せず)と素子分離膜(図示せず)が形成された半導体基板(200)の活性領域にトランジスタを形成する。具体的には、半導体基板(200)上にゲート絶縁膜(202)及びゲート(204)が形成され、ゲート(204)縁部の半導体基板(200)には第1の接合領域(206)が形成される。第1の接合領域(206)はLDD(lightly doped drain)構造を形成するための接合領域であり、トランジスタを形成するためのソース/ドレインの一部となる。ゲート(204)の側壁にはスペーサ(208)が形成される。スペーサ(208)の縁部の半導体基板(200)には第2の接合領域(210)が形成される。上記において、第1及び第2の接合領域(206及び210)はトランジスタのソース/ドレインとなり、NMOSトランジスタの場合、5価の不純物(例えば、リンや砒素)を注入して形成する。この時、第1の接合領域(206)より第2の接合領域(210)がさらに深く形成され、第1の接合領域(206)より第2の接合領域(210)に、さらに多量の不純物が注入される。5.0E12atoms/cm2以下の濃度と70KeVのエネルギーで5価の不純物を注入して形成することができる。一方、第1の接合領域(206)は半導体基板(200)を回転させながら3度〜7度の角度で5価の不純物を注入して形成することができ、この場合、第1の接合領域(206)は、ゲート(204)の縁部の下部まで形成される。
【００２２】
図２ｂを参照すれば、半導体基板(200)上に層間絶縁膜(212)を形成する。次いで、第1の接合領域(206)が露出されるように層間絶縁膜(212)の一部をエッチングしてコンタクトホール(214)を形成する。
【００２３】
図２ｃを参照すれば、コンタクトホール(214)を通じて露出された第1の接合領域(206)にプラグイオン注入工程を実施してプラグイオン注入領域(216)を形成する。プラグイオン注入領域(216)は、後続工程で形成されるプラグとの接着特性を向上させ、オーミックコンタクトをなすことができる不純物を注入して形成する。具体的には、プラグイオン注入領域(216)は砒素を注入して形成し、例えば、5Kev〜15KeVのイオン注入エネルギーで1.0E14atoms/cm2〜5.0E14atoms/cm2の砒素を注入して形成することができる。砒素は、垂直に注入されることが望ましい。一方、砒素の代わりにアンチモン(antimony)を注入することができる。具体的には、 5Kev〜15KeVのイオン注入エネルギーで1.0E14atoms/cm2〜5.0E14atoms/cm2のアンチモンを注入してプラグイオン注入領域(216)を形成することもできる。プラグイオン注入領域(216)を形成することにより、ソース/ドレインは第1の接合領域(206)、第2の接合領域(210)及びプラグイオン注入領域(216)からなるTDD(triple doped drain)構造で形成される。
【００２４】
プラグイオン注入領域(216)を形成した後には、注入された不純物(砒素またはアンチモン)の活性化のために熱処理工程を実施する。熱処理工程は900℃〜950℃の温度で急速熱処理工程(rapid thermal process)により実施することができる。
【００２５】
図２ｄを参照すれば、プラグイオン注入領域(216)上のコンタクトホール(214)の内部にプラグ(218a)を形成する。プラグ(218a)はポリシリコンやタングステンで形成することができる。具体的には、コンタクトホール(214)が満たされるように全体構造上に導電層(ポリシリコンまたはタングステン)を形成した後、導電層がコンタクトホール(214)の内部に残留するようにエッチング工程を実施する。この時、導電層をコンタクトホール(214)の幅より広く形成し、または層間絶縁膜(216)の上部に所定のパターンで導電層を残留させて金属配線(218b)を同時に形成することもできる。
【００２６】
図３は、プラグイオン注入工程により注入された砒素とリンの濃度差を示す特性グラフである。
【００２７】
図３を参照すれば、プラグイオン注入工程時にリン(P)を注入した場合の濃度グラフ(A)と砒素(As)を注入した場合の濃度グラフ(B)が示されている。この両グラフ(A及びB)を比較して見れば、リン(P)の場合、砒素(As)に比べて熱に対する拡散性に優れるために、プラグイオン注入工程時に浅い深さでリン(P)を注入しても、後続の熱工程により半導体基板の内部に拡散されながら表面での濃度が減少することが分かる。これに比べて、砒素(As)を注入した場合、熱に対する拡散特性が低いため、半導体基板の表面での濃度がリン(P)を注入した場合より高く、浅い深さまでにのみ拡散されることが分かる。従って、リン(P)を注入する場合より砒素(As)を注入する場合、基板表面で高い濃度を維持し、より優れたオーミックコンタクト特性を得ることができ、より浅い深さでプラグイオン注入領域を形成することができる。同様に、砒素(As)の代わりにアンチモン(Sb)を注入する場合にも、リン(P)を注入する場合より基板表面よりさらに高濃度のプラグイオン注入領域を浅く形成することができる。
【００２８】
図４は、プラグイオン注入工程により砒素とリンが注入された場合のブレークダウン電圧差を示す特性グラフである。
【００２９】
図４を参照すれば、プラグイオン注入工程時にリン(P)を注入した場合のブレークダウン特性グラフ(A)と砒素(As)を注入した場合のブレークダウン特性グラフ(B)が示されている。この両グラフ(A及びB)を比較して見れば、リン(P)の場合より砒素(As)を注入した場合、ブレークダウン電圧が2V〜3V程度高くなり、優れたブレークダウン特性を得ることができることが分かる。同様に、砒素(As)の代わりにアンチモン(Sb)を注入する場合にも、リン(P)を注入する場合よりさらに高いブレークダウン電圧特性を得ることができる。
【００３０】
一方、表1を参照し、リン(P)を注入した場合と砒素(As)を注入した場合の電気的特性間を説明すれば、次の通りである。
【００３１】
【表１】
【００３２】
上記の表1は、チャネル幅/チャネル長が10/0.9の場合、プラグイオン注入工程時にリン(P)と砒素(As)をそれぞれ5E14atoms/cm2の濃度で注入した場合の特性を示している。しきい値電圧やドレイン飽和電流(IDS)は、リン(P)を注入する場合と砒素(P)を注入する場合、それほど差がない。しかし、ブレークダウン電圧(BV)において、リン(P)を注入する場合より砒素(As)を注入する場合、約2.5V程度高くなったブレークダウン電圧特性を得ることができる。また、漏洩電流において、リン(P)を注入する場合より砒素(As)を注入する場合、漏洩電流が半分以下に減ることが分かる。これは、砒素(As)の拡散度がリン(P)の場合より低いため、ゲートの下部への水平拡散が最小化されるためである。
【００３３】
上記において、プラグをタングステンで形成する場合、プラグイオン注入工程時に必ずリン(P)の代わりに砒素(As)を注入してこそ上記のように優れた電気的特性を得ることができる。
【図面の簡単な説明】
【００３４】
【図１ａ】本発明の実施例による高電圧素子の製造方法を説明するための断面図である。
【図１ｂ】本発明の実施例による高電圧素子の製造方法を説明するための断面図である。
【図１ｃ】本発明の実施例による高電圧素子の製造方法を説明するための断面図である。
【図１ｄ】本発明の実施例による高電圧素子の製造方法を説明するための断面図である。
【図２ａ】本発明の他の実施例による高電圧素子の製造方法を説明するための断面図である。
【図２ｂ】本発明の他の実施例による高電圧素子の製造方法を説明するための断面図である。
【図２ｃ】本発明の他の実施例による高電圧素子の製造方法を説明するための断面図である。
【図２ｄ】本発明の他の実施例による高電圧素子の製造方法を説明するための断面図である。
【図３】プラグイオン注入工程により注入された砒素とリンの濃度差を示す特性グラフである。
【図４】プラグイオン注入工程により砒素とリンが注入された場合のブレークダウン電圧差を示す特性グラフである。
【符号の説明】
【００３５】
100, 200 :半導体基板
102, 202 :ゲート絶縁膜
104, 204 :ゲート
106, 206 :第1の接合領域
108, 208 :スペーサ
210 :第2の接合領域
112, 212 :層間絶縁膜
114, 214 :コンタクトホール
116, 216 :プラグイオン注入領域
118a, 218a:コンタクトプラグ
118b, 218b:金属配線
【技術分野】
【０００１】
本発明は、高電圧素子の製造方法に関するものであり、特に、高いブレークダウン電圧と低い漏洩電流特性を得ることができる高電圧素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置を動作させるためには電源が供給されなければならないが、消費電力を下げるために、低い電圧で動作することができるように半導体装置が開発されている。しかし、半導体装置内では供給される電圧より高い電圧が要求される場合がある。例えば、フラッシュメモリ素子の場合、プログラム動作や消去動作時に外部から供給される電源電圧より高い電圧が用いられる。このために、ポンピング動作を通じて外部から供給される電源電圧のレベルを上昇させて高電圧を生成する。一方、半導体装置にはトランジスタが必須で含まれるが、トランジスタは低電圧で動作する低電圧トランジスタと高電圧で動作する高電圧トランジスタに区分され得る。
【０００３】
高電圧トランジスタの接合領域(例えば、ソースまたはドレイン)は、低電圧トランジスタの接合領域と異なる形態及び方法で形成される。また、高電圧トランジスタは低電圧トランジスタとは異なり、高い電圧により動作するため、多くの問題が発生する。例えば、高電圧トランジスタは低電圧トランジスタに比べて高いブレークダウン電圧特性が要求され、集積度が高くなり、チャネル長が短くなることにより発生する漏洩電流を最小化しなければならない。また、接合領域とその上部に形成されるコンタクトプラグ間の接触抵抗が高ければ、電圧降下が発生して高電圧を効率的に伝達することができない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
これに対し、本発明が提示する高電圧素子の製造方法は、半導体基板上に接合領域を有するトランジスタを形成し、接合領域上にコンタクトプラグを形成する前にプラグイオン注入工程により熱に対する拡散性(diffusivity)が小さい砒素(As)を接合領域に注入してオーミックコンタクトを形成することにより、浅い接合(Shallow junction)を形成すると共に高いブレークダウン電圧の特性、低い漏洩電流特性及び優れたオーミックコンタクト特性を得ることができる。
【課題を解決するための手段】
【０００５】
本発明の第１実施例による高電圧素子の製造方法は、接合領域が形成された半導体基板が提供される段階と、半導体基板上に層間絶縁膜を形成する段階と、接合領域が露出されるように層間絶縁膜の一部をエッチングする段階と、露出された接合領域に砒素を注入してプラグイオン注入領域を形成する段階、及び砒素が注入されたプラグイオン注入領域上にプラグを形成する段階を含む。
【０００６】
本発明の第２実施例による高電圧素子の製造方法は、接合領域が形成された半導体基板が提供される段階と、半導体基板上に層間絶縁膜を形成する段階と、接合領域が露出されるように層間絶縁膜の一部をエッチングする段階と、露出された接合領域にアンチモンを注入してプラグイオン注入領域を形成する段階、及び砒素が注入されたプラグイオン注入領域上にプラグを形成する段階を含む。
【０００７】
本発明の第３実施例による高電圧素子の製造方法は、トランジスタが形成された半導体基板が提供される段階と、半導体基板上に層間絶縁膜を形成する段階と、トランジスタの接合領域が露出されるように層間絶縁膜の一部をエッチングする段階と、露出された接合領域に砒素を注入してプラグイオン注入領域を形成する段階、及び砒素が注入されたプラグイオン注入領域上にプラグを形成する段階を含む。
【０００８】
本発明の第４実施例による高電圧素子の製造方法は、トランジスタが形成された半導体基板が提供される段階と、半導体基板上に層間絶縁膜を形成する段階と、トランジスタの接合領域が露出されるように層間絶縁膜の一部をエッチングする段階と、露出された接合領域にアンチモンを注入してプラグイオン注入領域を形成する段階、及びアンチモンが注入されたプラグイオン注入領域上にプラグを形成する段階を含む。
【０００９】
上記において、トランジスタの接合領域がLDD構造を含んでプラグイオン注入領域と共にTDD構造で形成することができる。砒素の注入量は1.0E14atoms/cm2〜5.0E14atoms/cm2であり、5Kev〜15KeVのイオン注入エネルギーで注入され得る。アンチモンの注入量は1.0E14atoms/cm2〜5.0E14atoms/cm2であり、5Kev〜15KeVのイオン注入エネルギーで注入され得る。プラグイオン注入領域を形成した後に熱処理工程を実施する段階をさらに含むことができ、900℃〜950℃の温度で急速熱処理工程で実施することができる。プラグは、タングステンで形成することが望ましい。
【発明の効果】
【００１０】
上述した通り、本発明は、半導体基板上に接合領域を有するトランジスタを形成し、接合領域上にコンタクトプラグを形成する前にプラグイオン注入工程により熱に対する拡散性(diffusivity)が小さい砒素(As)を接合領域に注入してオーミックコンタクトを形成することにより、浅い接合(Shallow junction)を形成すると共に高いブレークダウン電圧の特性、低い漏洩電流特性及び優れたオーミックコンタクト特性を得ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現することができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に、本実施例は本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
【００１２】
一方、ある膜が他の膜または半導体基板の'上'にあると記載される場合、上記ある膜は、上記他の膜または半導体基板に直接接触して存在してもよく、またはその間に第3の膜が介在されていてもよい。また、図面において各層の厚さや大きさは説明の便宜及び明確性のために誇張された。図面において同一符号は同一の要素を指す。
【００１３】
図１ａ〜図１ｄは、本発明の実施例による高電圧素子の製造方法を説明するための断面図である。
【００１４】
図１ａを参照すれば、ウェル(図示せず)と素子分離膜(図示せず)が形成された半導体基板(100)の活性領域にトランジスタを形成する。具体的には、半導体基板(100)上にゲート絶縁膜(102)及びゲート(104)が形成され、ゲート(104)の縁部の半導体基板(100)には第1の接合領域(106)が形成される。第1の接合領域(106)はトランジスタのソース/ドレインとなり、ウェル領域に形成される第1の接合領域(図示せず)はウェルピックアップ領域となる。ゲート(104)の側壁にはスペーサ(108)が形成される。上記において、第1の接合領域(106)はNMOSトランジスタの場合、5価の不純物(例えば、リンや砒素)を注入して形成し、5.0E12atoms/cm2以下の濃度と70KeVのエネルギーで5価の不純物を注入して形成することができる。また、第1の接合領域(106)は、半導体基板(100)を回転させながら3度〜7度の角度で5価の不純物を注入して形成することができる。この場合、第1の接合領域(106)はゲート(104)の縁部の下部まで形成される。
【００１５】
図１ｂを参照すれば、半導体基板(100)上に層間絶縁膜(112)を形成する。次いで、第1の接合領域(106)が露出されるように層間絶縁膜(112)の一部をエッチングしてコンタクトホール(114)を形成する。
【００１６】
図１ｃを参照すれば、コンタクトホール(114)を通じて露出された第1の接合領域(106)にプラグイオン注入工程を実施してプラグイオン注入領域(116)を形成する。プラグイオン注入領域(116)は、後続工程で形成されるプラグとの接着特性を向上させ、オーミックコンタクトをなすことができる不純物を注入して形成する。具体的には、プラグイオン注入領域(116)は、砒素を注入して形成し、例えば、5Kev〜15KeVのイオン注入エネルギーで1.0E14atoms/cm2〜5.0E14atoms/cm2の砒素を注入して形成することができる。砒素は垂直に注入されることが望ましい。一方、砒素の代わりにアンチモン(antimony)を注入してもよい。具体的には、5Kev〜15KeVのイオン注入エネルギーで1.0E14atoms/cm2〜5.0E14atoms/cm2のアンチモンを注入してプラグイオン注入領域(116)を形成することができる。
【００１７】
プラグイオン注入領域(116)を形成した後には、注入された不純物(砒素またはアンチモン)の活性化のために熱処理工程を実施する。熱処理工程は、900℃〜950℃の温度で急速熱処理工程(rapid thermal process)により実施することができる。
【００１８】
図１ｄを参照すれば、プラグイオン注入領域(116)上のコンタクトホール(114)の内部にプラグ(118a)を形成する。プラグ(118a)はポリシリコンやタングステンで形成することができる。具体的には、コンタクトホール(114)が満たされるように全体構造上に導電層(ポリシリコンまたはタングステン)を形成した後、導電層がコンタクトホール(114)の内部に残留するようにエッチング工程を実施する。この時、導電層をコンタクトホール(114)の幅より広く形成し、または層間絶縁膜(116)の上部に所定のパターンで導電層を残留させて金属配線(118b)を同時に形成することができる。
【００１９】
上記の方法により砒素またはアンチモンを注入してプラグイオン注入領域(116)を形成した後、プラグ(118a)を形成することにより、プラグイオン注入領域(116)によりオーミックコンタクトが形成され、接触抵抗を下げることができる。また、リン(P)の代わりに拡散性(diffusivity)が低い砒素(As)やアンチモン(Sb)を注入してプラグイオン注入領域を形成することにより、浅い接合(Shallow junction)を形成すると共にリンを注入した場合に比べて高いブレークダウン電圧の特性、低い漏洩電流特性及び優れたオーミックコンタクト特性を得ることができる。このような特性差は、グラフを参照して後述することにする。
【００２０】
図２ａ〜図２ｄは、本発明の他の実施例による高電圧素子の製造方法を説明するための断面図である。
【００２１】
図２ａを参照すれば、ウェル(図示せず)と素子分離膜(図示せず)が形成された半導体基板(200)の活性領域にトランジスタを形成する。具体的には、半導体基板(200)上にゲート絶縁膜(202)及びゲート(204)が形成され、ゲート(204)縁部の半導体基板(200)には第1の接合領域(206)が形成される。第1の接合領域(206)はLDD(lightly doped drain)構造を形成するための接合領域であり、トランジスタを形成するためのソース/ドレインの一部となる。ゲート(204)の側壁にはスペーサ(208)が形成される。スペーサ(208)の縁部の半導体基板(200)には第2の接合領域(210)が形成される。上記において、第1及び第2の接合領域(206及び210)はトランジスタのソース/ドレインとなり、NMOSトランジスタの場合、5価の不純物(例えば、リンや砒素)を注入して形成する。この時、第1の接合領域(206)より第2の接合領域(210)がさらに深く形成され、第1の接合領域(206)より第2の接合領域(210)に、さらに多量の不純物が注入される。5.0E12atoms/cm2以下の濃度と70KeVのエネルギーで5価の不純物を注入して形成することができる。一方、第1の接合領域(206)は半導体基板(200)を回転させながら3度〜7度の角度で5価の不純物を注入して形成することができ、この場合、第1の接合領域(206)は、ゲート(204)の縁部の下部まで形成される。
【００２２】
図２ｂを参照すれば、半導体基板(200)上に層間絶縁膜(212)を形成する。次いで、第1の接合領域(206)が露出されるように層間絶縁膜(212)の一部をエッチングしてコンタクトホール(214)を形成する。
【００２３】
図２ｃを参照すれば、コンタクトホール(214)を通じて露出された第1の接合領域(206)にプラグイオン注入工程を実施してプラグイオン注入領域(216)を形成する。プラグイオン注入領域(216)は、後続工程で形成されるプラグとの接着特性を向上させ、オーミックコンタクトをなすことができる不純物を注入して形成する。具体的には、プラグイオン注入領域(216)は砒素を注入して形成し、例えば、5Kev〜15KeVのイオン注入エネルギーで1.0E14atoms/cm2〜5.0E14atoms/cm2の砒素を注入して形成することができる。砒素は、垂直に注入されることが望ましい。一方、砒素の代わりにアンチモン(antimony)を注入することができる。具体的には、 5Kev〜15KeVのイオン注入エネルギーで1.0E14atoms/cm2〜5.0E14atoms/cm2のアンチモンを注入してプラグイオン注入領域(216)を形成することもできる。プラグイオン注入領域(216)を形成することにより、ソース/ドレインは第1の接合領域(206)、第2の接合領域(210)及びプラグイオン注入領域(216)からなるTDD(triple doped drain)構造で形成される。
【００２４】
プラグイオン注入領域(216)を形成した後には、注入された不純物(砒素またはアンチモン)の活性化のために熱処理工程を実施する。熱処理工程は900℃〜950℃の温度で急速熱処理工程(rapid thermal process)により実施することができる。
【００２５】
図２ｄを参照すれば、プラグイオン注入領域(216)上のコンタクトホール(214)の内部にプラグ(218a)を形成する。プラグ(218a)はポリシリコンやタングステンで形成することができる。具体的には、コンタクトホール(214)が満たされるように全体構造上に導電層(ポリシリコンまたはタングステン)を形成した後、導電層がコンタクトホール(214)の内部に残留するようにエッチング工程を実施する。この時、導電層をコンタクトホール(214)の幅より広く形成し、または層間絶縁膜(216)の上部に所定のパターンで導電層を残留させて金属配線(218b)を同時に形成することもできる。
【００２６】
図３は、プラグイオン注入工程により注入された砒素とリンの濃度差を示す特性グラフである。
【００２７】
図３を参照すれば、プラグイオン注入工程時にリン(P)を注入した場合の濃度グラフ(A)と砒素(As)を注入した場合の濃度グラフ(B)が示されている。この両グラフ(A及びB)を比較して見れば、リン(P)の場合、砒素(As)に比べて熱に対する拡散性に優れるために、プラグイオン注入工程時に浅い深さでリン(P)を注入しても、後続の熱工程により半導体基板の内部に拡散されながら表面での濃度が減少することが分かる。これに比べて、砒素(As)を注入した場合、熱に対する拡散特性が低いため、半導体基板の表面での濃度がリン(P)を注入した場合より高く、浅い深さまでにのみ拡散されることが分かる。従って、リン(P)を注入する場合より砒素(As)を注入する場合、基板表面で高い濃度を維持し、より優れたオーミックコンタクト特性を得ることができ、より浅い深さでプラグイオン注入領域を形成することができる。同様に、砒素(As)の代わりにアンチモン(Sb)を注入する場合にも、リン(P)を注入する場合より基板表面よりさらに高濃度のプラグイオン注入領域を浅く形成することができる。
【００２８】
図４は、プラグイオン注入工程により砒素とリンが注入された場合のブレークダウン電圧差を示す特性グラフである。
【００２９】
図４を参照すれば、プラグイオン注入工程時にリン(P)を注入した場合のブレークダウン特性グラフ(A)と砒素(As)を注入した場合のブレークダウン特性グラフ(B)が示されている。この両グラフ(A及びB)を比較して見れば、リン(P)の場合より砒素(As)を注入した場合、ブレークダウン電圧が2V〜3V程度高くなり、優れたブレークダウン特性を得ることができることが分かる。同様に、砒素(As)の代わりにアンチモン(Sb)を注入する場合にも、リン(P)を注入する場合よりさらに高いブレークダウン電圧特性を得ることができる。
【００３０】
一方、表1を参照し、リン(P)を注入した場合と砒素(As)を注入した場合の電気的特性間を説明すれば、次の通りである。
【００３１】
【表１】
【００３２】
上記の表1は、チャネル幅/チャネル長が10/0.9の場合、プラグイオン注入工程時にリン(P)と砒素(As)をそれぞれ5E14atoms/cm2の濃度で注入した場合の特性を示している。しきい値電圧やドレイン飽和電流(IDS)は、リン(P)を注入する場合と砒素(P)を注入する場合、それほど差がない。しかし、ブレークダウン電圧(BV)において、リン(P)を注入する場合より砒素(As)を注入する場合、約2.5V程度高くなったブレークダウン電圧特性を得ることができる。また、漏洩電流において、リン(P)を注入する場合より砒素(As)を注入する場合、漏洩電流が半分以下に減ることが分かる。これは、砒素(As)の拡散度がリン(P)の場合より低いため、ゲートの下部への水平拡散が最小化されるためである。
【００３３】
上記において、プラグをタングステンで形成する場合、プラグイオン注入工程時に必ずリン(P)の代わりに砒素(As)を注入してこそ上記のように優れた電気的特性を得ることができる。
【図面の簡単な説明】
【００３４】
【図１ａ】本発明の実施例による高電圧素子の製造方法を説明するための断面図である。
【図１ｂ】本発明の実施例による高電圧素子の製造方法を説明するための断面図である。
【図１ｃ】本発明の実施例による高電圧素子の製造方法を説明するための断面図である。
【図１ｄ】本発明の実施例による高電圧素子の製造方法を説明するための断面図である。
【図２ａ】本発明の他の実施例による高電圧素子の製造方法を説明するための断面図である。
【図２ｂ】本発明の他の実施例による高電圧素子の製造方法を説明するための断面図である。
【図２ｃ】本発明の他の実施例による高電圧素子の製造方法を説明するための断面図である。
【図２ｄ】本発明の他の実施例による高電圧素子の製造方法を説明するための断面図である。
【図３】プラグイオン注入工程により注入された砒素とリンの濃度差を示す特性グラフである。
【図４】プラグイオン注入工程により砒素とリンが注入された場合のブレークダウン電圧差を示す特性グラフである。
【符号の説明】
【００３５】
100, 200 :半導体基板
102, 202 :ゲート絶縁膜
104, 204 :ゲート
106, 206 :第1の接合領域
108, 208 :スペーサ
210 :第2の接合領域
112, 212 :層間絶縁膜
114, 214 :コンタクトホール
116, 216 :プラグイオン注入領域
118a, 218a:コンタクトプラグ
118b, 218b:金属配線
【特許請求の範囲】
【請求項１】
接合領域が形成された半導体基板が提供される段階;
上記半導体基板上に層間絶縁膜を形成する段階;
上記接合領域が露出されるように上記層間絶縁膜の一部をエッチングする段階;
上記露出された接合領域に砒素を注入してプラグイオン注入領域を形成する段階;及び
上記砒素が注入された上記プラグイオン注入領域上にプラグを形成する段階を含む高電圧素子の製造方法。
【請求項２】
接合領域が形成された半導体基板が提供される段階;
上記半導体基板上に層間絶縁膜を形成する段階;
上記接合領域が露出されるように上記層間絶縁膜の一部をエッチングする段階;
上記露出された接合領域にアンチモンを注入してプラグイオン注入領域を形成する段階;及び
上記砒素が注入された上記プラグイオン注入領域上にプラグを形成する段階を含む高電圧素子の製造方法。
【請求項３】
トランジスタが形成された半導体基板が提供される段階;
上記半導体基板上に層間絶縁膜を形成する段階;
上記トランジスタの接合領域が露出されるように上記層間絶縁膜の一部をエッチングする段階;
上記露出された接合領域に砒素を注入してプラグイオン注入領域を形成する段階;及び
上記砒素が注入された上記プラグイオン注入領域上にプラグを形成する段階を含む高電圧素子の製造方法。
【請求項４】
トランジスタが形成された半導体基板が提供される段階;
上記半導体基板上に層間絶縁膜を形成する段階;
上記トランジスタの接合領域が露出されるように上記層間絶縁膜の一部をエッチングする段階;
上記露出された接合領域にアンチモンを注入してプラグイオン注入領域を形成する段階;及び
上記アンチモンが注入された上記プラグイオン注入領域上にプラグを形成する段階を含む高電圧素子の製造方法。
【請求項５】
上記トランジスタの接合領域がLDD構造を含んで上記プラグイオン注入領域と共にTDD構造で形成される請求項3または4に記載の高電圧素子の製造方法。
【請求項６】
上記砒素の注入量が1.0E14atoms/cm2〜5.0E14atoms/cm2である請求項1または3に記載の高電圧素子の製造方法。
【請求項７】
上記砒素が5Kev〜15KeVのイオン注入エネルギーで注入される請求項1または3に記載の高電圧素子の製造方法。
【請求項８】
上記アンチモンの注入量が1.0E14atoms/cm2〜5.0E14atoms/cm2である請求項2または4に記載の高電圧素子の製造方法。
【請求項９】
上記アンチモンが5Kev〜15KeVのイオン注入エネルギーで注入される請求項2または4に記載の高電圧素子の製造方法。
【請求項１０】
上記プラグイオン注入領域を形成した後、熱処理工程を実施する段階をさらに含む請求項1〜4のいずれか1項に記載の高電圧素子の製造方法。
【請求項１１】
上記熱処理工程は、900℃〜950℃の温度で急速熱処理工程により実施する請求項10に記載の高電圧素子の製造方法。
【請求項１２】
上記プラグがタングステンで形成される請求項1〜4のいずれか1項に記載の高電圧素子の製造方法。
【請求項１】
接合領域が形成された半導体基板が提供される段階;
上記半導体基板上に層間絶縁膜を形成する段階;
上記接合領域が露出されるように上記層間絶縁膜の一部をエッチングする段階;
上記露出された接合領域に砒素を注入してプラグイオン注入領域を形成する段階;及び
上記砒素が注入された上記プラグイオン注入領域上にプラグを形成する段階を含む高電圧素子の製造方法。
【請求項２】
接合領域が形成された半導体基板が提供される段階;
上記半導体基板上に層間絶縁膜を形成する段階;
上記接合領域が露出されるように上記層間絶縁膜の一部をエッチングする段階;
上記露出された接合領域にアンチモンを注入してプラグイオン注入領域を形成する段階;及び
上記砒素が注入された上記プラグイオン注入領域上にプラグを形成する段階を含む高電圧素子の製造方法。
【請求項３】
トランジスタが形成された半導体基板が提供される段階;
上記半導体基板上に層間絶縁膜を形成する段階;
上記トランジスタの接合領域が露出されるように上記層間絶縁膜の一部をエッチングする段階;
上記露出された接合領域に砒素を注入してプラグイオン注入領域を形成する段階;及び
上記砒素が注入された上記プラグイオン注入領域上にプラグを形成する段階を含む高電圧素子の製造方法。
【請求項４】
トランジスタが形成された半導体基板が提供される段階;
上記半導体基板上に層間絶縁膜を形成する段階;
上記トランジスタの接合領域が露出されるように上記層間絶縁膜の一部をエッチングする段階;
上記露出された接合領域にアンチモンを注入してプラグイオン注入領域を形成する段階;及び
上記アンチモンが注入された上記プラグイオン注入領域上にプラグを形成する段階を含む高電圧素子の製造方法。
【請求項５】
上記トランジスタの接合領域がLDD構造を含んで上記プラグイオン注入領域と共にTDD構造で形成される請求項3または4に記載の高電圧素子の製造方法。
【請求項６】
上記砒素の注入量が1.0E14atoms/cm2〜5.0E14atoms/cm2である請求項1または3に記載の高電圧素子の製造方法。
【請求項７】
上記砒素が5Kev〜15KeVのイオン注入エネルギーで注入される請求項1または3に記載の高電圧素子の製造方法。
【請求項８】
上記アンチモンの注入量が1.0E14atoms/cm2〜5.0E14atoms/cm2である請求項2または4に記載の高電圧素子の製造方法。
【請求項９】
上記アンチモンが5Kev〜15KeVのイオン注入エネルギーで注入される請求項2または4に記載の高電圧素子の製造方法。
【請求項１０】
上記プラグイオン注入領域を形成した後、熱処理工程を実施する段階をさらに含む請求項1〜4のいずれか1項に記載の高電圧素子の製造方法。
【請求項１１】
上記熱処理工程は、900℃〜950℃の温度で急速熱処理工程により実施する請求項10に記載の高電圧素子の製造方法。
【請求項１２】
上記プラグがタングステンで形成される請求項1〜4のいずれか1項に記載の高電圧素子の製造方法。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図３】
【図４】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図３】
【図４】
【公開番号】特開２００８−１１８０９２（Ｐ２００８−１１８０９２Ａ）
【公開日】平成２０年５月２２日（２００８．５．２２）
【国際特許分類】
【出願番号】特願２００７−１０４４０９（Ｐ２００７−１０４４０９）
【出願日】平成１９年４月１２日（２００７．４．１２）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２０年５月２２日（２００８．５．２２）
【国際特許分類】
【出願日】平成１９年４月１２日（２００７．４．１２）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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