４．５Ｆ２ＤＲＡＭセルのための接地されたゲートを備えたトレンチ分離トランジスタおよびそれの製造方法
接地されたゲートを有する分離トランジスタが、第１のアクセストランジスタ構造と第２のアクセストランジスタ構造との間に形成され、メモリーデバイスのアクセストランジスタ構造間を分離する。一実施形態においては、アクセストランジスタ構造は、凹状アクセストランジスタである。一実施形態においては、メモリーデバイスは、ＤＲＡＭである。さらなる実施形態においては、メモリーデバイスは、４．５Ｆ２ＤＲＡＭセルである。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の分野）
本発明は、一般的には、メモリーデバイスに関し、より詳細には、ＤＲＡＭデバイスのためのアクセストランジスタ構造を分離するシステムおよび方法に関する。
【背景技術】
【０００２】
（関連技術の説明）
電界効果トランジスタ（ＦＥＴ）のようなアクセストランジスタが、メモリー内に含まれる情報を表現する電荷を蓄積するのに使用されるキャパシタにアクセスするのを制御するために、ダイナミックランダムアクセスメモリー（“ＤＲＡＭ”）のようなメモリー構造において使用される。アクセストランジスタは、それらがターンオフするときには高いインピーダンスを提供し、それらがターンオンするときには低いインピーダンスを提供することができなければならない。
【０００３】
ＤＲＡＭおよびその他のメモリーは、アドレス方式を使用し、そのアドレス方式によって、多くのトランジスタゲートに結合されたワード線が選択され、それと同時に、多くのトランジスタのドレインに結合されたビット線またはディジット線が選択される。選択されたワード線と選択されたディジット線との交点に配置されたアクセストランジスタが、ターンオンされ、そのメモリーセルが、アクセスされる。
【０００４】
ＤＲＡＭにおいては、電荷漏れ作用は、メモリー内に記憶された情報を周期的にリフレッシュすることを必要とする。そして、ＤＲＡＭのリフレッシュは、大きな電力消費およびメモリー動作の遅延をもたらす。したがって、ＤＲＡＭにおける電荷漏れ作用を減少させることは望ましいことである。
【０００５】
電荷漏れの１つの原因は、寄生コンダクタンスである。選択されたワード線と選択されたディジット線との交点に配置されたアクセストランジスタがターンオンするのと同時に、多くのその他のアクセストランジスタは、アクセストランジスタのドレインが選択されたディジット線に結合されているために、ドレイン電圧を有する。これらのアクセストランジスタは、そのドレイン電圧の結果として、ある程度の寄生コンダクタンスを有する。
【０００６】
さらに、ＤＲＡＭのようなメモリーに必要とされる面積を最小化することは望ましいことである。より小さな半導体が、益々、必要になり、その結果として、隣接するトランジスタをお互いにより近接して半導体ウェーハ上に配置することをもたらしている。そして、これは、トランジスタの空乏領域をお互いに近接して配置することになるが、依然として、様々な回路構成要素をお互いに電気的に分離することが必要である。トランジスタの周囲により小さい空乏領域を形成するための１つの方法は、基板ドーピング濃度を増加させることである。しかしながら、より高いドーピング濃度は、シリコン内の不純物（または汚染物）濃度を増加させ、そして、それは、トランジスタの漏れ電流を増加させる。
【０００７】
様々な回路構成要素のお互いの電気的な分離を維持するための別の方法においては、電気的な分離構造が、半導体内に加工される。しかしながら、電気的分離構造は、ＤＲＡＭまたはその他の集積回路上に空間（あるいはスペース）を必要とする。電気的分離構造に使用される面積を減少させるための様々な技術が、開発されてきた。図１に示されるように、電気的な分離を提供するとともに比較的に小さな空間しか必要としない１つの技術は、トランジスタ構造１００からなる部分間に分離トレンチ１０２を配置することである。しかしながら、ある種類の集積回路においては、寄生コンダクタンスの一部は、トレンチ分離技術を使用することの産物であるコーナー効果によるものである。
【０００８】
図１は、また、それぞれのトランジスタ構造１００のゲート構造を取り囲む空乏領域１０４を示している。分離トレンチ１０２は、取り囲んでいる空乏領域を有していない。
【発明の開示】
【０００９】
接地されたゲートを備えたトランジスタまたは分離トランジスタが、第１のアクセストランジスタ構造と第２のアクセストランジスタ構造との間に形成され、メモリーデバイスのアクセストランジスタ構造間を分離する。一実施形態においては、メモリーデバイスは、ＤＲＡＭである。さらなる実施形態においては、メモリーデバイスは、４．５Ｆ２ＤＲＡＭセルである。一実施形態においては、アクセストランジスタ構造は、両側取り囲みアクセストランジスタ（ｔｗｏ−ｓｉｄｅｄ ｓｕｒｒｏｕｎｄ ａｃｃｅｓｓ ｔｒａｎｓｉｓｔｏｒ）である。
【００１０】
アクセストランジスタ構造間に存在する分離トランジスタは、分離トランジスタのゲートの下に空乏領域を生成し、それによって、基板内の電子は、ゲートから遠ざかる。これは、ピンチオフを発生させ、分離トランジスタの空乏領域を、隣接するアクセストランジスタ構造の空乏領域と合体させる。電子は、合体した空乏領域内に存在することができないので、漏れ電流は、相当に減少する。より小さい半導体を製造するために、空乏領域は、お互いに近接して配置されてもよい。さらにまた、より低いドーピング濃度のシリコン基板が、使用されてもよい。
【００１１】
本発明の一実施形態は、メモリーデバイスであり、このメモリーデバイスは、半導体基板と、半導体基板に関連した複数の電荷蓄積素子と、半導体基板に関連した複数のディジット線と、電荷蓄積素子とディジット線との間に電気的に挿入された複数のゲートとを備え、ゲート、電荷蓄積素子、および、ディジット線は、メモリーセルを画定し、ゲートは、半導体基板内へ入り込むように形成され、その結果として、第１の空乏領域が、半導体基板内に形成され、また、ゲートが、駆動されたとき、導電経路が、半導体基板内における凹状ゲートの外周の近辺に形成され、それによって、電荷が、電荷蓄積素子とそれに対応するディジット線との間で流れることができ、さらにまた、このメモリーデバイスは、半導体基板内へ入り込むようにかつ半導体基板内に第２の空乏領域を画定するように形成された複数の分離構造を備える。
【００１２】
本発明のさらなる実施形態は、メモリーデバイスであり、このメモリーデバイスは、第１の表面を有する基板と、基板上に所定のパターンで配置された複数のメモリーセルであり、複数のメモリーセルは、電荷蓄積素子と、基板内へ延びるように形成された凹状アクセス素子とを含み、凹状アクセス素子は、基板内に空乏領域を誘起し、さらに、基板内における凹状アクセス素子の凹状外周の近辺に電流経路を画定する、前記複数のメモリーセルと、及び複数のメモリーセルをお互いに分離するように基板内に形成された複数の分離構造であり、複数の分離構造は、基板内へ延びるように形成された凹状アクセス素子から構成され、複数の分離構造は、基板内に第２の空乏領域を誘起する、前記複数の分離構造とを備える。
【００１３】
本発明のさらなる実施形態は、メモリーデバイスであり、このメモリーデバイスは、第１の表面を有する基板と、第１のメモリー構造であって第１のメモリー蓄積素子と、第１のディジット線と、第１の表面から基板内へ延びる第１の凹状ゲート、第１のソース、および、第１のドレインを有する第１のトランジスタ構造とを備え、第１のメモリー蓄積素子は、第１のソースに電気的に結合され、第１のディジット線は、第１のドレインに電気的に結合されてなるものと、さらにまた、このメモリーデバイスは、第２のメモリー構造であって第２のメモリー蓄積素子と、第２のディジット線と、第２の凹状ゲート、第２のソース、および、第２のドレインを有する第１のトランジスタ構造とを備え、第２のメモリー蓄積素子は、第２のソースに電気的に結合され、第２のディジット線は、第２のドレインに電気的に結合され、第１および第２のトランジスタ構造は、凹状アクセス素子であるものと、及び接地された凹状トランジスタゲート構造であって、第１のメモリー構造と第２のメモリー構造との間に挿入されるものとからなる。
【００１４】
本発明のさらなる実施形態は、複数のメモリーセルを分離する方法であって、このメモリーセルは電荷蓄積素子と基板内へ延びるように形成された凹状アクセス素子とからなり、凹状アクセス素子は、第１の空乏領域を基板内に誘起し、さらに、隣接するソースドレイン領域間に基板内における凹状アクセス素子の凹状外周の近辺に電流経路を画定するものであり、この方法は、複数のメモリーセルをお互いに分離するように複数の分離構造を形成するステップであり、複数の分離構造は、凹状アクセス素子を備えたことと、複数の分離構造を形成する凹状アクセス素子に第２の空乏領域を基板内に形成するように促すステップであって、それによって、セル間の漏れを抑制することとを備える。
本発明を要約するために、本発明の特定の形態、効果、および、新しい特徴が、ここで説明されるが、すべてのそのような利点が、本発明のいずれかの特定の実施形態に基づいて達成されるとは限らないことを理解すべきである。したがって、本発明は、ここで教示または示唆されるその他の効果を必ずしもすべて達成するのではなく、ここで教示される１つかまたは複数の効果を達成または最大限に実現するような形で具体化または実施されてもよい。
【００１５】
ここで、図面を参照して、本発明の様々な特徴を実現する一般的なアーキテクチャーを説明する。図面およびそれに関連する説明は、本発明の実施形態を説明するために提供され、本発明の範囲を限定するものではない。図面を通して、参照番号は、参照構成要素間の対応を示すために再利用される。さらに、それぞれの参照番号の最初の数字は、その構成要素が最初に現れる図面の番号を指示する。
【発明を実施するための最良の形態】
【００１６】
本発明をより詳細に理解するために、まず最初に、図２を参照する。図２は、本発明の実施形態によるトランジスタ分離構造とアクセストランジスタ構造とを備えたメモリーデバイス２００の概略部分側面図を示す。
【００１７】
メモリーデバイス２００は、半導体基板２０２を備え、その半導体基板２０２は、適切な多種多様な材料から構成されてもよい。半導体基板２０２は、その上に加工された半導体構造および／またはその他の層を含んでもよく、あるいは、この分野において一般的に使用される何らかのドープトシリコンプラットフォームを含んでもよい。図示される半導体基板２０２は、真性ドープト単結晶シリコンウェーハから構成されるが、当業者は、別の構成における半導体基板２０２が別の形態の半導体層を備えてもよく、その半導体層は半導体素子のその他の活性部分または動作部分を含むことを理解するであろう。
【００１８】
メモリーデバイス２００は、さらに、トランジスタゲート構造２０４〜２１０、２４０、および、２４２を備える。トランジスタゲート構造２０４〜２１０、２４０、および、２４２は、半導体基板２０２内に形成されたように示されている。別の実施形態においては、トランジスタゲート構造２０４〜２１０、２４０、および、２４２は、基板２０２上に形成される。
【００１９】
トランジスタゲート構造２０４〜２１０、２４０、および、２４２は、それぞれのゲート誘電体２１２〜２１８、２５６、および、２５８、シリコン層（図示しない）、導電層（図示しない）、および、絶縁キャップ２０６を備える。一実施形態においては、ゲート誘電体２１２〜２１８、２５６、および、２５８は、例えば二酸化ケイ素のような酸化物からなる。一実施形態においては、シリコン層は、導電的にドーピングされたシリコンからなる。一実施形態においては、導電層は、例えば、銅、金、アルミニウム、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、または、ニッケルシリサイドのような金属または金属シリサイドからなる。一実施形態においては、絶縁キャップ２０６は、例えば二酸化ケイ素または窒化ケイ素のような絶縁体からなる。
【００２０】
トランジスタゲート構造２０４〜２１０、２４０、および、２４２は、例として説明される層であること、および、その他の層が、説明された層に加えて、あるいは、説明された層の代わりに、使用されてもよいことを理解すべきである。例えば、障壁層が、導電層とシリコン層との間に組み込まれてもよい。
【００２１】
メモリーデバイス２００は、さらに、基板２０２内に形成されたドープト拡散領域またはソース／ドレイン領域２２０〜２３０を備える。ソース／ドレイン領域２２０および２２２は、トランジスタゲート構造２０４とともに、第１のトランジスタ構造２３２を画定する。ソース／ドレイン領域２２２および２２４は、トランジスタゲート構造２０６とともに、第２のトランジスタ構造２３４を画定する。
【００２２】
ソース／ドレイン領域２２２は、トランジスタゲート２１２および２１４を介してソース／ドレイン領域２２０および２２４にゲート制御された状態でそれぞれ接続される。ソース／ドレイン領域２２２は、第１のトランジスタ構造２３２と第２のトランジスタ構造２３４とによって共有されるという点において、ソース／ドレイン領域２２２は、共有ソース／ドレイン領域と考えることができる。
【００２３】
同様に、ソース／ドレイン領域２２６および２２８は、トランジスタゲート構造２０８とともに、第３のトランジスタ構造２３６を画定する。ソース／ドレイン領域２２８および２３０は、トランジスタゲート構造２１０とともに、第４のトランジスタ構造２３８を画定する。
【００２４】
ソース／ドレイン領域２２８は、トランジスタゲート２１６および２１８を介してソース／ドレイン領域２２６および２３０にゲート制御された状態でそれぞれ接続される。ソース／ドレイン領域２２８は、同様に、第３のトランジスタ構造２３６と第４のトランジスタ構造２３８とによって共有されるという点において、ソース／ドレイン領域２２８は、共有ソース／ドレイン領域と考えることができる。
【００２５】
一実施形態においては、ゲート誘電体２１２〜２１８、２５６、および、２５８は、それぞれ、ワード線２１２〜２１８、２５６、および、２５８である。一実施形態においては、トランジスタ構造２３２〜２３８は、両側取り囲みアクセストランジスタである。別の実施形態においては、トランジスタ構造２３２〜２３８は、凹状アクセストランジスタ（ｒｅｃｅｓｓ ａｃｃｅｓｓ ｔｒａｎｓｉｓｔｏｒ）である。さらなる実施形態においては、トランジスタ構造２３２〜２３８は、Ｕ字形ゲートトランジスタ（Ｕ−ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）である。さらなる実施形態においては、トランジスタ構造２３２〜２３８は、凹状アクセス素子（ｒｅｃｅｓｓ ａｃｃｅｓｓ ｄｅｖｉｃｅ）である。さらなる実施形態においては、トランジスタ構造２３２〜２３８は、凹状アクセス素子（ＲＡＤ）アクセストランジスタである。
【００２６】
一実施形態においては、トランジスタ構造２３２〜２３８は、ＮＭＯＳトランジスタ素子であり、そのために、ソース／ドレイン領域２２０〜２３０は、ｎ型領域からなる。別の実施形態においては、トランジスタ構造２３２〜２３８は、ＰＭＯＳトランジスタ素子であり、そのために、ソース／ドレイン領域２２０〜２３０は、ｐ型領域からなる。メモリーデバイス２００は、例えば、イオン注入または拡散のような何らかの適切なドーピングプロセスを用いてドーピングされてもよい。
【００２７】
上述したように、トランジスタゲート構造２４０および２４２は、それぞれ、ワード線２５６および２５８を構成する。トランジスタ構造２３２〜２３８を分離するために、トランジスタゲート構造２４０および２４２のワード線２５６および２５８は、それぞれ、グランドに電気的に接続される。接地されたワード線２５６を有するトランジスタ構造２４０および２４２は、それぞれ、分離トランジスタ構造２６０および２６２を備える。
【００２８】
一実施形態においては、基板２０２は、ｐ型ドーピングされる。ｐ型ドープト基板２０２は、過剰な正孔または正に帯電している粒子を含む。接地されたワード線２５６および２５８は、ワード線２５６および２５８を取り囲む領域からいくつかの正孔を追い出す。これは、接地されたゲート２５６および２５８を取り囲む領域における自由な正孔および電子を減少させ、それによって、接地されたワード線２５６および２５８を取り囲む領域における漏れ電流を減少させる。
【００２９】
図２に示される点線は、それぞれのトランジスタ構造２３２〜２３８および分離トランジスタ構造２６０および２６２を取り囲む空乏領域の境界を表現する。トランジスタゲート構造２０４〜２１０は、それぞれ、空乏領域２４４〜２５０を備え、分離トランジスタ構造２４０および２４２は、それぞれ、空乏領域２５２および２５４を備える。
【００３０】
分離トランジスタ構造２６０のソース２２４とドレイン２２６とを分離するために、一実施形態においては、ゲート電圧は、おおむね、しきい電圧よりも低いかまたはしきい電圧に等しい。この実施形態においては、分離トランジスタ構造２６０は、空乏状態にある。
【００３１】
別の実施形態においては、ゲート電圧は、しきい電圧よりもはるかに低く、これも、また、分離トランジスタ構造２６０のソース２２４とドレイン２２６とを分離する。この実施形態においては、分離トランジスタ構造２６０は、蓄積状態にある。
【００３２】
図２に示されるように、接地されたゲート２５６の空乏領域２５２は、トランジスタ構造２３４および２３６の空乏領域２４６および２４８と合体する。これは、トランジスタ構造２３４とトランジスタ構造２３６とを分離する。一実施形態においては、ゲート２５６は、接地される。別の実施形態においては、負の電圧、例えば、約−０．５Ｖが、印加され、空乏領域を拡張する。分離トランジスタ構造の接地されたワード線を取り囲む空乏領域は、メモリーデバイス２００内の隣接する活性トランジスタ構造の空乏領域と合体して分離する。ピンチオフ空乏領域２４４〜２５４に電子は存在することができないので、漏れ電流は、相当に減少する。
【００３３】
上述したように、基板ドーピング濃度を増加させることは、トランジスタゲートを取り囲む空乏領域のサイズを減少させ、それによって、トランジスタ間のより小さい間隔を可能にする１つの方法である。分離トランジスタ構造２６０および２６２を備えないメモリーデバイスの一実施形態においては、約１０１６ａｔｏｍｓ／ｃｍ３〜約１０２０ａｔｏｍｓ／ｃｍ３のドーピング濃度が、使用されるかもしれない。
【００３４】
メモリーデバイス２００内に分離トランジスタ構造２６０および２６２を形成することは、活性トランジスタ構成要素間を分離し、そして、基板２０２における高いドーピング濃度を必要とせずに、アクセストランジスタ２３２〜２３８をより小さな間隔で配置するのを可能にする。メモリーデバイス２００の一実施形態においては、分離トランジスタ構造２６０および２６２によって、約１０１６ａｔｏｍｓ／ｃｍ３〜約１０１５ａｔｏｍｓ／ｃｍ３、好ましくは、約１０１５ａｔｏｍｓ／ｃｍ３のドーピング濃度が、使用されてもよい。
【００３５】
図３は、図２に示されるメモリーデバイス２００の一実施形態の概略側面図であり、メモリー蓄積素子およびメモリーアクセス素子をさらに備える。
図３を参照すると、絶縁材料３１０が、基板２０２上に形成され、導電配線３１２、３１４、および、３１６が、それぞれ、絶縁材料を通ってソース／ドレイン領域２２０、２２２、および、２２４まで延びる。絶縁材料３１０は、例えば、リンホウ素シリケートガラス（ＢＰＳＧ）から構成されてもよく、導電配線３１２、３１４、および、３１６は、例えば、導電的にドーピングされたシリコン、金属シリサイド、または、元素金属の中の１つかまたは複数から構成されてもよい。
【００３６】
導電配線３１４は、ディジット線３１８と電気的に接続され、これは、共有ソース／ドレイン領域２２２とディジット線３１８との間に電気的な接続をもたらす。電気的な接続３１２および３１６は、それぞれ、キャパシタ構造３２０および３２２内に組み込まれる。一実施形態においては、誘電体材料３２４が、電気的接続３１２および３１６上に形成され、その後に、キャパシタプレート３２６が、誘電体材料３２４上に形成される。したがって、導電配線３１２および３１６は、蓄積ノードとして、キャパシタ構造３２０および３２２内に組み込まれる。誘電体材料３２４は、例えば、二酸化ケイ素、窒化ケイ素、または、五酸化タンタルのようないわゆる大きなＫの誘電体材料の中の１つかまたは複数から構成されてもよい。キャパシタプレート３２６は、例えば、導電的にドーピングされたシリコン、金属、または、金属シリサイドの中の１つかまたは複数から構成されてもよい。
【００３７】
トランジスタ構造２３２〜２３８は、メモリーデバイス２００のためのアクセストランジスタを画定する。トランジスタ構造２３２および２３４は、ディジット線３１８とキャパシタ構造３２０および３２２との間におけるアクセスを提供するのに使用され、トランジスタ構造２３６および２３８は、ディジット線３１８とキャパシタ構造３３０および３３２との間におけるアクセスを提供するのに使用される。
【００３８】
図４は、複数のワード線、ディジット線、および、メモリーセル４０２を備えたメモリーアレイ４００の回路図である。一実施形態においては、メモリーアレイ４００は、図２および図３の構造を備える。
【００３９】
メモリーセル４０２は、列Ｃ１〜ＣＮおよび行Ｒ１〜ＲＮとして編成される。列デコーダ４０４および行デコーダ４０６は、アドレス信号４０８を処理し、ターゲットメモリーセル４０２の列ＣＮおよび行ＲＮを識別する。列は、一般的には、ワード線として知られており、行は、典型的には、ディジット線またはビット線として知られている。
【００４０】
例としてのメモリーセル４０２は、トランジスタ２３２、トランジスタ２３２のソースＳ（２２０）に結合されたキャパシタ３２０、トランジスタ２３２のゲートＧに結合されかつ他のメモリーセルの他のゲートに結合されたワード線２１２、トランジスタ２３２のドレインＤ（２２２）に結合されかつ他のメモリーセルの他のドレインに結合されたディジット線３１８を備える。一実施形態においては、トランジスタ２３２のゲートＧは、ワード線２１２からなる。
【００４１】
ワード線２１２およびビット線３１８を選択することによって、トランジスタ２３２は、ターンオンし、メモリーセル４０２に記憶されたデータを決定するために、キャパシタ３２０内に蓄積された電荷が、測定されてもよい。あるいは、トランジスタ２３２を選択しかつターンオンすることによって、メモリーセル４０２にデータを書き込むために、電荷が、キャパシタ３２０内に注入されてもよく、また、トランジスタ２３２は、メモリーセル４０２にデータを記憶するために、ターンオフされてもよい。
【００４２】
図５は、一般的なアドレス信号４０８およびデータ信号５０２を介して電子回路５００とインタフェースで接続するメモリーアレイ４００を示す。アドレス信号４０８は、メモリーアレイ４００内の１つかまたはそれ以上のメモリーセル４０２を選択する。他方において、データ信号５０２は、メモリーアレイ４００内のメモリーセル４０２に記憶されたデータまたはメモリーセル４０２から取り出されたデータを搬送する。
【００４３】
一実施形態においては、メモリーアレイ４００は、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）である。別の実施形態においては、メモリーアレイ４００は、スタティックメモリー、ダイナミックメモリー、ハイパーページモードメモリー（ｅｘｔｅｎｄｅｄ ｄａｔａ ｏｕｔ ｍｅｍｏｒｙ）、ハイパーページモードダイナミックランダムアクセスメモリー（ＥＤＯ ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリー（ＳＤＲＡＭ）、ダブルデータレートシンクロナスダイナミックランダムアクセスメモリー（ＤＤＲ ＳＤＲＡＭ）、シンクロナスリンクダイナミックランダムアクセスメモリー（ＳＬＤＲＡＭ）、ビデオランダムアクセスメモリー（ＶＲＡＭ）、ラムバスダイナミックランダムアクセスメモリー（ＲＤＲＡＭ）、スタティックランダムアクセスメモリー（ＳＲＡＭ）、フラッシュメモリー、または、この分野において知られているその他の何らかの種類のメモリーのような、多種多様なメモリーデバイスから構成されてもよい。
【００４４】
メモリーアレイ４００は、様々な種類の電子回路５００とインタフェースで接続する。例として、電子回路５００には、メモリーにアクセスしあるいはメモリーを頼りにするどのような装置が含まれてもよく、限定はされないが、コンピュータなどが含まれる。
【００４５】
コンピュータは、例として、プロセッサー、プログラムロジック、または、データおよび命令を表現するその他の基板構成を備え、それらは、ここで説明されるように動作する。別の実施形態においては、プロセッサーは、コントローラ回路、プロセッサー回路、プロセッサー、汎用シングルチップマイクロプロセッサー、汎用マルチチップマイクロプロセッサー、ディジタル信号プロセッサー、内蔵マイクロプロセッサー、マイクロコントローラ、などから構成されてもよい。
【００４６】
ある実施形態においては、メモリーアレイ４００と電子回路５００とは、別々に具体化されてもよい。別の実施形態においては、メモリーアレイ４００と電子回路５００とは、１つに集積されてもよい。さらにまた、当業者には、メモリーアレイ４００は、多種多様な装置、製品、および、システム内に組み込まれてもよいことがわかるはずである。
【００４７】
図６Ａは、メモリー記憶デバイスまたはメモリーアレイ６００の実施形態の平面図である。メモリーアレイ６００は、複数のワード線６０２、複数のディジット線６０８、複数の分離トランジスタ構造６０６、および、複数の活性領域６０４を備える。活性領域６０４は、ディジット線（すなわち、ｘ軸）に対して傾斜している。一実施形態においては、活性領域６０４のレイアウトは、４５°である。別の実施形態においては、活性領域６０４は、ｘ軸と所定の角度をなし、その角度は、約０°〜約１８０°の範囲に存在する。一実施形態においては、メモリーアレイ６００内に存在するメモリーセルのピッチは、Ｙ方向において、１つのセルごとに３Ｆであり、また、Ｘ方向においては、２つのセルごとに３Ｆである。
【００４８】
図６Ｂは、図６Ａに示されるメモリーアレイ６００の実施形態の概略側面図である。図６Ｂは、さらに、図６Ａに示される複数のワード線６０２、複数のディジット線６０８、複数の分離トランジスタ構造６０６、および、複数の活性領域６０４を示す。
【００４９】
図７Ａは、メモリーアレイ６００の別の実施形態の平面図である。図７Ａに示される実施形態においては、活性領域６０４のレイアウトは、０°である。活性領域６０４は、ディジット線６０８の下にあり、かつ、ディジット線６０８によって被覆されている。
【００５０】
図７Ｂは、図７Ａに示されるメモリー記憶デバイスの実施形態の概略側面図である。図７Ｂは、複数の活性領域６０４を示し、さらに、図７Ａに示される複数のワード線６０２、複数のディジット線６０８、および、複数の分離トランジスタ構造６０６を示す。
【００５１】
本発明の特定の実施形態が、説明されたが、これらの実施形態は、単なる例として提供されたものであり、本発明の範囲を限定しようとするものではない。実際に、ここで説明された新しい方法およびシステムは、その他の様々な形態として実施されてもよく、さらにまた、様々な省略、置換、および、変更が、本発明の精神を逸脱することなく、ここで説明された方法およびシステムの形態になされてもよい。添付の特許請求の範囲およびそれに等価なものが、そのような形態または変形を本発明の範囲および精神に含めようとするものである。
【図面の簡単な説明】
【００５２】
【図１】トレンチ分離構造およびトランジスタ構造の概略側面図である。
【図２】本発明の実施形態によるトランジスタ分離構造およびアクセストランジスタ構造の概略側面図である。
【図３】メモリー蓄積素子およびメモリーアクセス素子をさらに備えた図２に示されるメモリーデバイス２００の実施形態の概略側面図である。
【図４】複数のワード線およびディジット線を含むメモリーアレイの回路図であり、メモリーアレイは、本発明の実施形態による図２および図３に示される構造を備える。
【図５】電子回路とメモリーデバイスとの間の通信を示す概略ブロック図であり、メモリーデバイスは、本発明の実施形態による図２および図３に示される構造を備える。
【図６Ａ】本発明の実施形態によるメモリー記憶デバイス６００の平面図である。
【図６Ｂ】図６Ａに示されるメモリー記憶デバイスの実施形態の概略側面図である。
【図７Ａ】本発明のさらなる実施形態によるメモリー記憶デバイスの平面図である。
【図７Ｂ】図７Ａに示されるメモリー記憶デバイスの実施形態の概略側面図である。
【技術分野】
【０００１】
（発明の分野）
本発明は、一般的には、メモリーデバイスに関し、より詳細には、ＤＲＡＭデバイスのためのアクセストランジスタ構造を分離するシステムおよび方法に関する。
【背景技術】
【０００２】
（関連技術の説明）
電界効果トランジスタ（ＦＥＴ）のようなアクセストランジスタが、メモリー内に含まれる情報を表現する電荷を蓄積するのに使用されるキャパシタにアクセスするのを制御するために、ダイナミックランダムアクセスメモリー（“ＤＲＡＭ”）のようなメモリー構造において使用される。アクセストランジスタは、それらがターンオフするときには高いインピーダンスを提供し、それらがターンオンするときには低いインピーダンスを提供することができなければならない。
【０００３】
ＤＲＡＭおよびその他のメモリーは、アドレス方式を使用し、そのアドレス方式によって、多くのトランジスタゲートに結合されたワード線が選択され、それと同時に、多くのトランジスタのドレインに結合されたビット線またはディジット線が選択される。選択されたワード線と選択されたディジット線との交点に配置されたアクセストランジスタが、ターンオンされ、そのメモリーセルが、アクセスされる。
【０００４】
ＤＲＡＭにおいては、電荷漏れ作用は、メモリー内に記憶された情報を周期的にリフレッシュすることを必要とする。そして、ＤＲＡＭのリフレッシュは、大きな電力消費およびメモリー動作の遅延をもたらす。したがって、ＤＲＡＭにおける電荷漏れ作用を減少させることは望ましいことである。
【０００５】
電荷漏れの１つの原因は、寄生コンダクタンスである。選択されたワード線と選択されたディジット線との交点に配置されたアクセストランジスタがターンオンするのと同時に、多くのその他のアクセストランジスタは、アクセストランジスタのドレインが選択されたディジット線に結合されているために、ドレイン電圧を有する。これらのアクセストランジスタは、そのドレイン電圧の結果として、ある程度の寄生コンダクタンスを有する。
【０００６】
さらに、ＤＲＡＭのようなメモリーに必要とされる面積を最小化することは望ましいことである。より小さな半導体が、益々、必要になり、その結果として、隣接するトランジスタをお互いにより近接して半導体ウェーハ上に配置することをもたらしている。そして、これは、トランジスタの空乏領域をお互いに近接して配置することになるが、依然として、様々な回路構成要素をお互いに電気的に分離することが必要である。トランジスタの周囲により小さい空乏領域を形成するための１つの方法は、基板ドーピング濃度を増加させることである。しかしながら、より高いドーピング濃度は、シリコン内の不純物（または汚染物）濃度を増加させ、そして、それは、トランジスタの漏れ電流を増加させる。
【０００７】
様々な回路構成要素のお互いの電気的な分離を維持するための別の方法においては、電気的な分離構造が、半導体内に加工される。しかしながら、電気的分離構造は、ＤＲＡＭまたはその他の集積回路上に空間（あるいはスペース）を必要とする。電気的分離構造に使用される面積を減少させるための様々な技術が、開発されてきた。図１に示されるように、電気的な分離を提供するとともに比較的に小さな空間しか必要としない１つの技術は、トランジスタ構造１００からなる部分間に分離トレンチ１０２を配置することである。しかしながら、ある種類の集積回路においては、寄生コンダクタンスの一部は、トレンチ分離技術を使用することの産物であるコーナー効果によるものである。
【０００８】
図１は、また、それぞれのトランジスタ構造１００のゲート構造を取り囲む空乏領域１０４を示している。分離トレンチ１０２は、取り囲んでいる空乏領域を有していない。
【発明の開示】
【０００９】
接地されたゲートを備えたトランジスタまたは分離トランジスタが、第１のアクセストランジスタ構造と第２のアクセストランジスタ構造との間に形成され、メモリーデバイスのアクセストランジスタ構造間を分離する。一実施形態においては、メモリーデバイスは、ＤＲＡＭである。さらなる実施形態においては、メモリーデバイスは、４．５Ｆ２ＤＲＡＭセルである。一実施形態においては、アクセストランジスタ構造は、両側取り囲みアクセストランジスタ（ｔｗｏ−ｓｉｄｅｄ ｓｕｒｒｏｕｎｄ ａｃｃｅｓｓ ｔｒａｎｓｉｓｔｏｒ）である。
【００１０】
アクセストランジスタ構造間に存在する分離トランジスタは、分離トランジスタのゲートの下に空乏領域を生成し、それによって、基板内の電子は、ゲートから遠ざかる。これは、ピンチオフを発生させ、分離トランジスタの空乏領域を、隣接するアクセストランジスタ構造の空乏領域と合体させる。電子は、合体した空乏領域内に存在することができないので、漏れ電流は、相当に減少する。より小さい半導体を製造するために、空乏領域は、お互いに近接して配置されてもよい。さらにまた、より低いドーピング濃度のシリコン基板が、使用されてもよい。
【００１１】
本発明の一実施形態は、メモリーデバイスであり、このメモリーデバイスは、半導体基板と、半導体基板に関連した複数の電荷蓄積素子と、半導体基板に関連した複数のディジット線と、電荷蓄積素子とディジット線との間に電気的に挿入された複数のゲートとを備え、ゲート、電荷蓄積素子、および、ディジット線は、メモリーセルを画定し、ゲートは、半導体基板内へ入り込むように形成され、その結果として、第１の空乏領域が、半導体基板内に形成され、また、ゲートが、駆動されたとき、導電経路が、半導体基板内における凹状ゲートの外周の近辺に形成され、それによって、電荷が、電荷蓄積素子とそれに対応するディジット線との間で流れることができ、さらにまた、このメモリーデバイスは、半導体基板内へ入り込むようにかつ半導体基板内に第２の空乏領域を画定するように形成された複数の分離構造を備える。
【００１２】
本発明のさらなる実施形態は、メモリーデバイスであり、このメモリーデバイスは、第１の表面を有する基板と、基板上に所定のパターンで配置された複数のメモリーセルであり、複数のメモリーセルは、電荷蓄積素子と、基板内へ延びるように形成された凹状アクセス素子とを含み、凹状アクセス素子は、基板内に空乏領域を誘起し、さらに、基板内における凹状アクセス素子の凹状外周の近辺に電流経路を画定する、前記複数のメモリーセルと、及び複数のメモリーセルをお互いに分離するように基板内に形成された複数の分離構造であり、複数の分離構造は、基板内へ延びるように形成された凹状アクセス素子から構成され、複数の分離構造は、基板内に第２の空乏領域を誘起する、前記複数の分離構造とを備える。
【００１３】
本発明のさらなる実施形態は、メモリーデバイスであり、このメモリーデバイスは、第１の表面を有する基板と、第１のメモリー構造であって第１のメモリー蓄積素子と、第１のディジット線と、第１の表面から基板内へ延びる第１の凹状ゲート、第１のソース、および、第１のドレインを有する第１のトランジスタ構造とを備え、第１のメモリー蓄積素子は、第１のソースに電気的に結合され、第１のディジット線は、第１のドレインに電気的に結合されてなるものと、さらにまた、このメモリーデバイスは、第２のメモリー構造であって第２のメモリー蓄積素子と、第２のディジット線と、第２の凹状ゲート、第２のソース、および、第２のドレインを有する第１のトランジスタ構造とを備え、第２のメモリー蓄積素子は、第２のソースに電気的に結合され、第２のディジット線は、第２のドレインに電気的に結合され、第１および第２のトランジスタ構造は、凹状アクセス素子であるものと、及び接地された凹状トランジスタゲート構造であって、第１のメモリー構造と第２のメモリー構造との間に挿入されるものとからなる。
【００１４】
本発明のさらなる実施形態は、複数のメモリーセルを分離する方法であって、このメモリーセルは電荷蓄積素子と基板内へ延びるように形成された凹状アクセス素子とからなり、凹状アクセス素子は、第１の空乏領域を基板内に誘起し、さらに、隣接するソースドレイン領域間に基板内における凹状アクセス素子の凹状外周の近辺に電流経路を画定するものであり、この方法は、複数のメモリーセルをお互いに分離するように複数の分離構造を形成するステップであり、複数の分離構造は、凹状アクセス素子を備えたことと、複数の分離構造を形成する凹状アクセス素子に第２の空乏領域を基板内に形成するように促すステップであって、それによって、セル間の漏れを抑制することとを備える。
本発明を要約するために、本発明の特定の形態、効果、および、新しい特徴が、ここで説明されるが、すべてのそのような利点が、本発明のいずれかの特定の実施形態に基づいて達成されるとは限らないことを理解すべきである。したがって、本発明は、ここで教示または示唆されるその他の効果を必ずしもすべて達成するのではなく、ここで教示される１つかまたは複数の効果を達成または最大限に実現するような形で具体化または実施されてもよい。
【００１５】
ここで、図面を参照して、本発明の様々な特徴を実現する一般的なアーキテクチャーを説明する。図面およびそれに関連する説明は、本発明の実施形態を説明するために提供され、本発明の範囲を限定するものではない。図面を通して、参照番号は、参照構成要素間の対応を示すために再利用される。さらに、それぞれの参照番号の最初の数字は、その構成要素が最初に現れる図面の番号を指示する。
【発明を実施するための最良の形態】
【００１６】
本発明をより詳細に理解するために、まず最初に、図２を参照する。図２は、本発明の実施形態によるトランジスタ分離構造とアクセストランジスタ構造とを備えたメモリーデバイス２００の概略部分側面図を示す。
【００１７】
メモリーデバイス２００は、半導体基板２０２を備え、その半導体基板２０２は、適切な多種多様な材料から構成されてもよい。半導体基板２０２は、その上に加工された半導体構造および／またはその他の層を含んでもよく、あるいは、この分野において一般的に使用される何らかのドープトシリコンプラットフォームを含んでもよい。図示される半導体基板２０２は、真性ドープト単結晶シリコンウェーハから構成されるが、当業者は、別の構成における半導体基板２０２が別の形態の半導体層を備えてもよく、その半導体層は半導体素子のその他の活性部分または動作部分を含むことを理解するであろう。
【００１８】
メモリーデバイス２００は、さらに、トランジスタゲート構造２０４〜２１０、２４０、および、２４２を備える。トランジスタゲート構造２０４〜２１０、２４０、および、２４２は、半導体基板２０２内に形成されたように示されている。別の実施形態においては、トランジスタゲート構造２０４〜２１０、２４０、および、２４２は、基板２０２上に形成される。
【００１９】
トランジスタゲート構造２０４〜２１０、２４０、および、２４２は、それぞれのゲート誘電体２１２〜２１８、２５６、および、２５８、シリコン層（図示しない）、導電層（図示しない）、および、絶縁キャップ２０６を備える。一実施形態においては、ゲート誘電体２１２〜２１８、２５６、および、２５８は、例えば二酸化ケイ素のような酸化物からなる。一実施形態においては、シリコン層は、導電的にドーピングされたシリコンからなる。一実施形態においては、導電層は、例えば、銅、金、アルミニウム、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、または、ニッケルシリサイドのような金属または金属シリサイドからなる。一実施形態においては、絶縁キャップ２０６は、例えば二酸化ケイ素または窒化ケイ素のような絶縁体からなる。
【００２０】
トランジスタゲート構造２０４〜２１０、２４０、および、２４２は、例として説明される層であること、および、その他の層が、説明された層に加えて、あるいは、説明された層の代わりに、使用されてもよいことを理解すべきである。例えば、障壁層が、導電層とシリコン層との間に組み込まれてもよい。
【００２１】
メモリーデバイス２００は、さらに、基板２０２内に形成されたドープト拡散領域またはソース／ドレイン領域２２０〜２３０を備える。ソース／ドレイン領域２２０および２２２は、トランジスタゲート構造２０４とともに、第１のトランジスタ構造２３２を画定する。ソース／ドレイン領域２２２および２２４は、トランジスタゲート構造２０６とともに、第２のトランジスタ構造２３４を画定する。
【００２２】
ソース／ドレイン領域２２２は、トランジスタゲート２１２および２１４を介してソース／ドレイン領域２２０および２２４にゲート制御された状態でそれぞれ接続される。ソース／ドレイン領域２２２は、第１のトランジスタ構造２３２と第２のトランジスタ構造２３４とによって共有されるという点において、ソース／ドレイン領域２２２は、共有ソース／ドレイン領域と考えることができる。
【００２３】
同様に、ソース／ドレイン領域２２６および２２８は、トランジスタゲート構造２０８とともに、第３のトランジスタ構造２３６を画定する。ソース／ドレイン領域２２８および２３０は、トランジスタゲート構造２１０とともに、第４のトランジスタ構造２３８を画定する。
【００２４】
ソース／ドレイン領域２２８は、トランジスタゲート２１６および２１８を介してソース／ドレイン領域２２６および２３０にゲート制御された状態でそれぞれ接続される。ソース／ドレイン領域２２８は、同様に、第３のトランジスタ構造２３６と第４のトランジスタ構造２３８とによって共有されるという点において、ソース／ドレイン領域２２８は、共有ソース／ドレイン領域と考えることができる。
【００２５】
一実施形態においては、ゲート誘電体２１２〜２１８、２５６、および、２５８は、それぞれ、ワード線２１２〜２１８、２５６、および、２５８である。一実施形態においては、トランジスタ構造２３２〜２３８は、両側取り囲みアクセストランジスタである。別の実施形態においては、トランジスタ構造２３２〜２３８は、凹状アクセストランジスタ（ｒｅｃｅｓｓ ａｃｃｅｓｓ ｔｒａｎｓｉｓｔｏｒ）である。さらなる実施形態においては、トランジスタ構造２３２〜２３８は、Ｕ字形ゲートトランジスタ（Ｕ−ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）である。さらなる実施形態においては、トランジスタ構造２３２〜２３８は、凹状アクセス素子（ｒｅｃｅｓｓ ａｃｃｅｓｓ ｄｅｖｉｃｅ）である。さらなる実施形態においては、トランジスタ構造２３２〜２３８は、凹状アクセス素子（ＲＡＤ）アクセストランジスタである。
【００２６】
一実施形態においては、トランジスタ構造２３２〜２３８は、ＮＭＯＳトランジスタ素子であり、そのために、ソース／ドレイン領域２２０〜２３０は、ｎ型領域からなる。別の実施形態においては、トランジスタ構造２３２〜２３８は、ＰＭＯＳトランジスタ素子であり、そのために、ソース／ドレイン領域２２０〜２３０は、ｐ型領域からなる。メモリーデバイス２００は、例えば、イオン注入または拡散のような何らかの適切なドーピングプロセスを用いてドーピングされてもよい。
【００２７】
上述したように、トランジスタゲート構造２４０および２４２は、それぞれ、ワード線２５６および２５８を構成する。トランジスタ構造２３２〜２３８を分離するために、トランジスタゲート構造２４０および２４２のワード線２５６および２５８は、それぞれ、グランドに電気的に接続される。接地されたワード線２５６を有するトランジスタ構造２４０および２４２は、それぞれ、分離トランジスタ構造２６０および２６２を備える。
【００２８】
一実施形態においては、基板２０２は、ｐ型ドーピングされる。ｐ型ドープト基板２０２は、過剰な正孔または正に帯電している粒子を含む。接地されたワード線２５６および２５８は、ワード線２５６および２５８を取り囲む領域からいくつかの正孔を追い出す。これは、接地されたゲート２５６および２５８を取り囲む領域における自由な正孔および電子を減少させ、それによって、接地されたワード線２５６および２５８を取り囲む領域における漏れ電流を減少させる。
【００２９】
図２に示される点線は、それぞれのトランジスタ構造２３２〜２３８および分離トランジスタ構造２６０および２６２を取り囲む空乏領域の境界を表現する。トランジスタゲート構造２０４〜２１０は、それぞれ、空乏領域２４４〜２５０を備え、分離トランジスタ構造２４０および２４２は、それぞれ、空乏領域２５２および２５４を備える。
【００３０】
分離トランジスタ構造２６０のソース２２４とドレイン２２６とを分離するために、一実施形態においては、ゲート電圧は、おおむね、しきい電圧よりも低いかまたはしきい電圧に等しい。この実施形態においては、分離トランジスタ構造２６０は、空乏状態にある。
【００３１】
別の実施形態においては、ゲート電圧は、しきい電圧よりもはるかに低く、これも、また、分離トランジスタ構造２６０のソース２２４とドレイン２２６とを分離する。この実施形態においては、分離トランジスタ構造２６０は、蓄積状態にある。
【００３２】
図２に示されるように、接地されたゲート２５６の空乏領域２５２は、トランジスタ構造２３４および２３６の空乏領域２４６および２４８と合体する。これは、トランジスタ構造２３４とトランジスタ構造２３６とを分離する。一実施形態においては、ゲート２５６は、接地される。別の実施形態においては、負の電圧、例えば、約−０．５Ｖが、印加され、空乏領域を拡張する。分離トランジスタ構造の接地されたワード線を取り囲む空乏領域は、メモリーデバイス２００内の隣接する活性トランジスタ構造の空乏領域と合体して分離する。ピンチオフ空乏領域２４４〜２５４に電子は存在することができないので、漏れ電流は、相当に減少する。
【００３３】
上述したように、基板ドーピング濃度を増加させることは、トランジスタゲートを取り囲む空乏領域のサイズを減少させ、それによって、トランジスタ間のより小さい間隔を可能にする１つの方法である。分離トランジスタ構造２６０および２６２を備えないメモリーデバイスの一実施形態においては、約１０１６ａｔｏｍｓ／ｃｍ３〜約１０２０ａｔｏｍｓ／ｃｍ３のドーピング濃度が、使用されるかもしれない。
【００３４】
メモリーデバイス２００内に分離トランジスタ構造２６０および２６２を形成することは、活性トランジスタ構成要素間を分離し、そして、基板２０２における高いドーピング濃度を必要とせずに、アクセストランジスタ２３２〜２３８をより小さな間隔で配置するのを可能にする。メモリーデバイス２００の一実施形態においては、分離トランジスタ構造２６０および２６２によって、約１０１６ａｔｏｍｓ／ｃｍ３〜約１０１５ａｔｏｍｓ／ｃｍ３、好ましくは、約１０１５ａｔｏｍｓ／ｃｍ３のドーピング濃度が、使用されてもよい。
【００３５】
図３は、図２に示されるメモリーデバイス２００の一実施形態の概略側面図であり、メモリー蓄積素子およびメモリーアクセス素子をさらに備える。
図３を参照すると、絶縁材料３１０が、基板２０２上に形成され、導電配線３１２、３１４、および、３１６が、それぞれ、絶縁材料を通ってソース／ドレイン領域２２０、２２２、および、２２４まで延びる。絶縁材料３１０は、例えば、リンホウ素シリケートガラス（ＢＰＳＧ）から構成されてもよく、導電配線３１２、３１４、および、３１６は、例えば、導電的にドーピングされたシリコン、金属シリサイド、または、元素金属の中の１つかまたは複数から構成されてもよい。
【００３６】
導電配線３１４は、ディジット線３１８と電気的に接続され、これは、共有ソース／ドレイン領域２２２とディジット線３１８との間に電気的な接続をもたらす。電気的な接続３１２および３１６は、それぞれ、キャパシタ構造３２０および３２２内に組み込まれる。一実施形態においては、誘電体材料３２４が、電気的接続３１２および３１６上に形成され、その後に、キャパシタプレート３２６が、誘電体材料３２４上に形成される。したがって、導電配線３１２および３１６は、蓄積ノードとして、キャパシタ構造３２０および３２２内に組み込まれる。誘電体材料３２４は、例えば、二酸化ケイ素、窒化ケイ素、または、五酸化タンタルのようないわゆる大きなＫの誘電体材料の中の１つかまたは複数から構成されてもよい。キャパシタプレート３２６は、例えば、導電的にドーピングされたシリコン、金属、または、金属シリサイドの中の１つかまたは複数から構成されてもよい。
【００３７】
トランジスタ構造２３２〜２３８は、メモリーデバイス２００のためのアクセストランジスタを画定する。トランジスタ構造２３２および２３４は、ディジット線３１８とキャパシタ構造３２０および３２２との間におけるアクセスを提供するのに使用され、トランジスタ構造２３６および２３８は、ディジット線３１８とキャパシタ構造３３０および３３２との間におけるアクセスを提供するのに使用される。
【００３８】
図４は、複数のワード線、ディジット線、および、メモリーセル４０２を備えたメモリーアレイ４００の回路図である。一実施形態においては、メモリーアレイ４００は、図２および図３の構造を備える。
【００３９】
メモリーセル４０２は、列Ｃ１〜ＣＮおよび行Ｒ１〜ＲＮとして編成される。列デコーダ４０４および行デコーダ４０６は、アドレス信号４０８を処理し、ターゲットメモリーセル４０２の列ＣＮおよび行ＲＮを識別する。列は、一般的には、ワード線として知られており、行は、典型的には、ディジット線またはビット線として知られている。
【００４０】
例としてのメモリーセル４０２は、トランジスタ２３２、トランジスタ２３２のソースＳ（２２０）に結合されたキャパシタ３２０、トランジスタ２３２のゲートＧに結合されかつ他のメモリーセルの他のゲートに結合されたワード線２１２、トランジスタ２３２のドレインＤ（２２２）に結合されかつ他のメモリーセルの他のドレインに結合されたディジット線３１８を備える。一実施形態においては、トランジスタ２３２のゲートＧは、ワード線２１２からなる。
【００４１】
ワード線２１２およびビット線３１８を選択することによって、トランジスタ２３２は、ターンオンし、メモリーセル４０２に記憶されたデータを決定するために、キャパシタ３２０内に蓄積された電荷が、測定されてもよい。あるいは、トランジスタ２３２を選択しかつターンオンすることによって、メモリーセル４０２にデータを書き込むために、電荷が、キャパシタ３２０内に注入されてもよく、また、トランジスタ２３２は、メモリーセル４０２にデータを記憶するために、ターンオフされてもよい。
【００４２】
図５は、一般的なアドレス信号４０８およびデータ信号５０２を介して電子回路５００とインタフェースで接続するメモリーアレイ４００を示す。アドレス信号４０８は、メモリーアレイ４００内の１つかまたはそれ以上のメモリーセル４０２を選択する。他方において、データ信号５０２は、メモリーアレイ４００内のメモリーセル４０２に記憶されたデータまたはメモリーセル４０２から取り出されたデータを搬送する。
【００４３】
一実施形態においては、メモリーアレイ４００は、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）である。別の実施形態においては、メモリーアレイ４００は、スタティックメモリー、ダイナミックメモリー、ハイパーページモードメモリー（ｅｘｔｅｎｄｅｄ ｄａｔａ ｏｕｔ ｍｅｍｏｒｙ）、ハイパーページモードダイナミックランダムアクセスメモリー（ＥＤＯ ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリー（ＳＤＲＡＭ）、ダブルデータレートシンクロナスダイナミックランダムアクセスメモリー（ＤＤＲ ＳＤＲＡＭ）、シンクロナスリンクダイナミックランダムアクセスメモリー（ＳＬＤＲＡＭ）、ビデオランダムアクセスメモリー（ＶＲＡＭ）、ラムバスダイナミックランダムアクセスメモリー（ＲＤＲＡＭ）、スタティックランダムアクセスメモリー（ＳＲＡＭ）、フラッシュメモリー、または、この分野において知られているその他の何らかの種類のメモリーのような、多種多様なメモリーデバイスから構成されてもよい。
【００４４】
メモリーアレイ４００は、様々な種類の電子回路５００とインタフェースで接続する。例として、電子回路５００には、メモリーにアクセスしあるいはメモリーを頼りにするどのような装置が含まれてもよく、限定はされないが、コンピュータなどが含まれる。
【００４５】
コンピュータは、例として、プロセッサー、プログラムロジック、または、データおよび命令を表現するその他の基板構成を備え、それらは、ここで説明されるように動作する。別の実施形態においては、プロセッサーは、コントローラ回路、プロセッサー回路、プロセッサー、汎用シングルチップマイクロプロセッサー、汎用マルチチップマイクロプロセッサー、ディジタル信号プロセッサー、内蔵マイクロプロセッサー、マイクロコントローラ、などから構成されてもよい。
【００４６】
ある実施形態においては、メモリーアレイ４００と電子回路５００とは、別々に具体化されてもよい。別の実施形態においては、メモリーアレイ４００と電子回路５００とは、１つに集積されてもよい。さらにまた、当業者には、メモリーアレイ４００は、多種多様な装置、製品、および、システム内に組み込まれてもよいことがわかるはずである。
【００４７】
図６Ａは、メモリー記憶デバイスまたはメモリーアレイ６００の実施形態の平面図である。メモリーアレイ６００は、複数のワード線６０２、複数のディジット線６０８、複数の分離トランジスタ構造６０６、および、複数の活性領域６０４を備える。活性領域６０４は、ディジット線（すなわち、ｘ軸）に対して傾斜している。一実施形態においては、活性領域６０４のレイアウトは、４５°である。別の実施形態においては、活性領域６０４は、ｘ軸と所定の角度をなし、その角度は、約０°〜約１８０°の範囲に存在する。一実施形態においては、メモリーアレイ６００内に存在するメモリーセルのピッチは、Ｙ方向において、１つのセルごとに３Ｆであり、また、Ｘ方向においては、２つのセルごとに３Ｆである。
【００４８】
図６Ｂは、図６Ａに示されるメモリーアレイ６００の実施形態の概略側面図である。図６Ｂは、さらに、図６Ａに示される複数のワード線６０２、複数のディジット線６０８、複数の分離トランジスタ構造６０６、および、複数の活性領域６０４を示す。
【００４９】
図７Ａは、メモリーアレイ６００の別の実施形態の平面図である。図７Ａに示される実施形態においては、活性領域６０４のレイアウトは、０°である。活性領域６０４は、ディジット線６０８の下にあり、かつ、ディジット線６０８によって被覆されている。
【００５０】
図７Ｂは、図７Ａに示されるメモリー記憶デバイスの実施形態の概略側面図である。図７Ｂは、複数の活性領域６０４を示し、さらに、図７Ａに示される複数のワード線６０２、複数のディジット線６０８、および、複数の分離トランジスタ構造６０６を示す。
【００５１】
本発明の特定の実施形態が、説明されたが、これらの実施形態は、単なる例として提供されたものであり、本発明の範囲を限定しようとするものではない。実際に、ここで説明された新しい方法およびシステムは、その他の様々な形態として実施されてもよく、さらにまた、様々な省略、置換、および、変更が、本発明の精神を逸脱することなく、ここで説明された方法およびシステムの形態になされてもよい。添付の特許請求の範囲およびそれに等価なものが、そのような形態または変形を本発明の範囲および精神に含めようとするものである。
【図面の簡単な説明】
【００５２】
【図１】トレンチ分離構造およびトランジスタ構造の概略側面図である。
【図２】本発明の実施形態によるトランジスタ分離構造およびアクセストランジスタ構造の概略側面図である。
【図３】メモリー蓄積素子およびメモリーアクセス素子をさらに備えた図２に示されるメモリーデバイス２００の実施形態の概略側面図である。
【図４】複数のワード線およびディジット線を含むメモリーアレイの回路図であり、メモリーアレイは、本発明の実施形態による図２および図３に示される構造を備える。
【図５】電子回路とメモリーデバイスとの間の通信を示す概略ブロック図であり、メモリーデバイスは、本発明の実施形態による図２および図３に示される構造を備える。
【図６Ａ】本発明の実施形態によるメモリー記憶デバイス６００の平面図である。
【図６Ｂ】図６Ａに示されるメモリー記憶デバイスの実施形態の概略側面図である。
【図７Ａ】本発明のさらなる実施形態によるメモリー記憶デバイスの平面図である。
【図７Ｂ】図７Ａに示されるメモリー記憶デバイスの実施形態の概略側面図である。
【特許請求の範囲】
【請求項１】
メモリーデバイスであって、
第１の表面を有する基板と、
前記基板上に所定のパターンで配置された複数のメモリーセルであり、前記複数のメモリーセルが、電荷蓄積素子と、前記基板内へ延びるように形成された凹状アクセス素子とを含み、前記凹状アクセス素子が、前記基板内に空乏領域を誘起し、さらに、前記基板内における前記凹状アクセス素子の凹状外周の近辺に電流経路を画定する、前記複数のメモリーセルと、
前記複数のメモリーセルをお互いに分離するように前記基板内に形成された複数の分離構造であり、前記複数の分離構造が、前記基板内へ延びるように形成された凹状アクセス素子から構成され、前記複数の分離構造が、前記基板内に第２の空乏領域を誘起する、前記複数の分離構造と、
を備えたメモリーデバイス。
【請求項２】
前記複数のメモリーセルが、前記基板の前記第１の表面上に形成された電荷蓄積素子とディジット線とを含み、前記凹状アクセス素子が、前記基板内へ延びるように形成されたゲートを有する凹状アクセストランジスタからなる請求項１に記載のメモリーデバイス。
【請求項３】
前記凹状アクセストランジスタが、前記基板の前記第１の表面に隣接して形成された一対のソース／ドレイン領域をさらに含み、前記凹状アクセストランジスタが、前記第１の表面から内側に前記基板内へ延びるゲート構造を含み、その結果として、前記ゲートを駆動することが、導電チャンネルを形成することをもたらし、それによって、前記２つのソース／ドレイン領域間に電流が流れる請求項２に記載のメモリーデバイス。
【請求項４】
前記複数の分離構造が、第２の空乏領域を画定するようにバイアスされる請求項１に記載のメモリーデバイス。
【請求項５】
前記複数の分離構造が、前記第１の表面から前記基板内へ延びるように形成された複数のゲート構造を備え、前記複数のゲート構造が、接地された請求項１に記載のメモリーデバイス。
【請求項６】
前記複数の分離構造によって形成された前記第２の空乏領域が、前記セルの前記凹状アクセス素子によって誘起された対応する前記第１の空乏領域と合体し、それによって、メモリーセル間の漏れ電流を増加させることなく前記半導体基板のドーピング濃度を減少させることができる請求項１に記載のメモリーデバイス。
【請求項７】
前記複数のセルのそれぞれが、第１および第２の複数の凹状ゲートと、第１および第２の複数の電荷蓄積素子とを備え、前記複数のセルのそれぞれが、前記第１のゲートと前記第２のゲートとで共有しかつ単一ディジット線に電気的に結合された共通ソース／ドレイン領域を含む請求項６に記載のメモリーデバイス。
【請求項８】
前記電荷蓄積素子に電気的に結合された複数のソース／ドレイン領域をさらに備えた請求項７に記載のメモリーデバイス。
【請求項９】
前記基板が、ｐ型ドープト基板からなり、前記複数の凹状ゲートが、凹状アクセス素子を備えた請求項１に記載のメモリーデバイス。
【請求項１０】
複数のセルの前記ゲートを駆動するのに使用されるワード線と、同様に複数のセルに電気的に接続されたビット線とをさらに備え、それぞれのセルの前記ゲートが、活性領域を画定し、それぞれのセルの前記活性領域が、前記ビット線および前記ワード線に対して４５°の角度で配置された請求項１に記載のメモリーデバイス。
【請求項１１】
複数のセルの前記ゲートを駆動するのに使用されるワード線と、同様に複数のセルに電気的に接続されたビット線とをさらに備え、それぞれのセルの前記ゲートが、活性領域を画定し、それぞれのセルの前記活性領域が、前記ビット線に対して０°の角度で配置された請求項１に記載のメモリーデバイス。
【請求項１２】
電荷蓄積素子と基板内へ延びるように形成された凹状アクセス素子とからなり、前記凹状アクセス素子が、第１の空乏領域を前記基板内に誘起し、さらに、隣接するソースドレイン領域間に前記基板内における前記凹状アクセス素子の凹状外周の近辺に電流経路を画定する複数のメモリーセルを分離する方法であって、
前記複数のメモリーセルをお互いに分離するための複数の分離構造を形成するステップであり、前記複数の分離構造が、凹状アクセス素子を備えた、前記複数の分離構造を形成するステップと、
前記複数の分離構造を形成する前記凹状アクセス素子を誘起し第２の空乏領域を前記基板内に形成させ、それによって、セル間の漏れを抑制するステップと、
を備えた方法。
【請求項１３】
前記分離構造が、前記第２の空乏領域を画定するようにバイアスされる請求項１２に記載の方法。
【請求項１４】
前記分離構造が、前記基板内へ延びるように形成され、前記分離構造が、接地された請求項１２に記載の方法。
【請求項１５】
前記複数の分離構造を形成するステップが、隣接する凹状アクセス素子間に挿入されるように前記分離構造を形成することを備えた請求項１２に記載の方法。
【請求項１６】
前記複数の分離構造によって形成された前記第２の空乏領域が、前記セルの前記凹状アクセス素子によって誘起された対応する前記第１の空乏領域と合体し、それによって、隣接するメモリーセル間の漏れ電流を増加させることなく前記半導体基板のドーピング濃度を減少させることができる請求項１２に記載の方法。
【請求項１】
メモリーデバイスであって、
第１の表面を有する基板と、
前記基板上に所定のパターンで配置された複数のメモリーセルであり、前記複数のメモリーセルが、電荷蓄積素子と、前記基板内へ延びるように形成された凹状アクセス素子とを含み、前記凹状アクセス素子が、前記基板内に空乏領域を誘起し、さらに、前記基板内における前記凹状アクセス素子の凹状外周の近辺に電流経路を画定する、前記複数のメモリーセルと、
前記複数のメモリーセルをお互いに分離するように前記基板内に形成された複数の分離構造であり、前記複数の分離構造が、前記基板内へ延びるように形成された凹状アクセス素子から構成され、前記複数の分離構造が、前記基板内に第２の空乏領域を誘起する、前記複数の分離構造と、
を備えたメモリーデバイス。
【請求項２】
前記複数のメモリーセルが、前記基板の前記第１の表面上に形成された電荷蓄積素子とディジット線とを含み、前記凹状アクセス素子が、前記基板内へ延びるように形成されたゲートを有する凹状アクセストランジスタからなる請求項１に記載のメモリーデバイス。
【請求項３】
前記凹状アクセストランジスタが、前記基板の前記第１の表面に隣接して形成された一対のソース／ドレイン領域をさらに含み、前記凹状アクセストランジスタが、前記第１の表面から内側に前記基板内へ延びるゲート構造を含み、その結果として、前記ゲートを駆動することが、導電チャンネルを形成することをもたらし、それによって、前記２つのソース／ドレイン領域間に電流が流れる請求項２に記載のメモリーデバイス。
【請求項４】
前記複数の分離構造が、第２の空乏領域を画定するようにバイアスされる請求項１に記載のメモリーデバイス。
【請求項５】
前記複数の分離構造が、前記第１の表面から前記基板内へ延びるように形成された複数のゲート構造を備え、前記複数のゲート構造が、接地された請求項１に記載のメモリーデバイス。
【請求項６】
前記複数の分離構造によって形成された前記第２の空乏領域が、前記セルの前記凹状アクセス素子によって誘起された対応する前記第１の空乏領域と合体し、それによって、メモリーセル間の漏れ電流を増加させることなく前記半導体基板のドーピング濃度を減少させることができる請求項１に記載のメモリーデバイス。
【請求項７】
前記複数のセルのそれぞれが、第１および第２の複数の凹状ゲートと、第１および第２の複数の電荷蓄積素子とを備え、前記複数のセルのそれぞれが、前記第１のゲートと前記第２のゲートとで共有しかつ単一ディジット線に電気的に結合された共通ソース／ドレイン領域を含む請求項６に記載のメモリーデバイス。
【請求項８】
前記電荷蓄積素子に電気的に結合された複数のソース／ドレイン領域をさらに備えた請求項７に記載のメモリーデバイス。
【請求項９】
前記基板が、ｐ型ドープト基板からなり、前記複数の凹状ゲートが、凹状アクセス素子を備えた請求項１に記載のメモリーデバイス。
【請求項１０】
複数のセルの前記ゲートを駆動するのに使用されるワード線と、同様に複数のセルに電気的に接続されたビット線とをさらに備え、それぞれのセルの前記ゲートが、活性領域を画定し、それぞれのセルの前記活性領域が、前記ビット線および前記ワード線に対して４５°の角度で配置された請求項１に記載のメモリーデバイス。
【請求項１１】
複数のセルの前記ゲートを駆動するのに使用されるワード線と、同様に複数のセルに電気的に接続されたビット線とをさらに備え、それぞれのセルの前記ゲートが、活性領域を画定し、それぞれのセルの前記活性領域が、前記ビット線に対して０°の角度で配置された請求項１に記載のメモリーデバイス。
【請求項１２】
電荷蓄積素子と基板内へ延びるように形成された凹状アクセス素子とからなり、前記凹状アクセス素子が、第１の空乏領域を前記基板内に誘起し、さらに、隣接するソースドレイン領域間に前記基板内における前記凹状アクセス素子の凹状外周の近辺に電流経路を画定する複数のメモリーセルを分離する方法であって、
前記複数のメモリーセルをお互いに分離するための複数の分離構造を形成するステップであり、前記複数の分離構造が、凹状アクセス素子を備えた、前記複数の分離構造を形成するステップと、
前記複数の分離構造を形成する前記凹状アクセス素子を誘起し第２の空乏領域を前記基板内に形成させ、それによって、セル間の漏れを抑制するステップと、
を備えた方法。
【請求項１３】
前記分離構造が、前記第２の空乏領域を画定するようにバイアスされる請求項１２に記載の方法。
【請求項１４】
前記分離構造が、前記基板内へ延びるように形成され、前記分離構造が、接地された請求項１２に記載の方法。
【請求項１５】
前記複数の分離構造を形成するステップが、隣接する凹状アクセス素子間に挿入されるように前記分離構造を形成することを備えた請求項１２に記載の方法。
【請求項１６】
前記複数の分離構造によって形成された前記第２の空乏領域が、前記セルの前記凹状アクセス素子によって誘起された対応する前記第１の空乏領域と合体し、それによって、隣接するメモリーセル間の漏れ電流を増加させることなく前記半導体基板のドーピング濃度を減少させることができる請求項１２に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【公表番号】特表２００８−５４７２２８（Ｐ２００８−５４７２２８Ａ）
【公表日】平成２０年１２月２５日（２００８．１２．２５）
【国際特許分類】
【出願番号】特願２００８−５１８３２７（Ｐ２００８−５１８３２７）
【出願日】平成１８年６月２１日（２００６．６．２１）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０２４０２５
【国際公開番号】ＷＯ２００７／００２１１７
【国際公開日】平成１９年１月４日（２００７．１．４）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
【公表日】平成２０年１２月２５日（２００８．１２．２５）
【国際特許分類】
【出願日】平成１８年６月２１日（２００６．６．２１）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０２４０２５
【国際公開番号】ＷＯ２００７／００２１１７
【国際公開日】平成１９年１月４日（２００７．１．４）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
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