ａ−ＳｉＴＦＴ及びこのａ−ＳｉＴＦＴを有するシフトレジスター
【課題】櫛型状の電極を採用してジグザグ状のチャネル領域を形成したａ−ＳｉＴＦＴに
おいて、帯状凸部の形成数を抑制してもチャネル幅を長く形成することができ、それによ
り高速駆動が可能で、かつ電極の断線が抑制された信頼性の高いａ−ＳｉＴＦＴを提供す
ること。
【解決手段】ソース電極Ｓを、半導体層ａ−Ｓｉの表面において複数の凹凸部を描きなが
らジグザグに連なる１本の線形状に形成し、ドレイン電極Ｄを、半導体層ａ−Ｓｉと非重
畳の基幹部ＤＮと、基幹部から分岐されて半導体層ａ−Ｓｉの側端部を乗り超えて半導体
層ａ−Ｓｉの表面に配置されると共に、ソース電極Ｓの電極の凹部にその先端部が挿入さ
れるように配置された複数の帯状凸部ＤＴと、からなる櫛型状に形成する。
おいて、帯状凸部の形成数を抑制してもチャネル幅を長く形成することができ、それによ
り高速駆動が可能で、かつ電極の断線が抑制された信頼性の高いａ−ＳｉＴＦＴを提供す
ること。
【解決手段】ソース電極Ｓを、半導体層ａ−Ｓｉの表面において複数の凹凸部を描きなが
らジグザグに連なる１本の線形状に形成し、ドレイン電極Ｄを、半導体層ａ−Ｓｉと非重
畳の基幹部ＤＮと、基幹部から分岐されて半導体層ａ−Ｓｉの側端部を乗り超えて半導体
層ａ−Ｓｉの表面に配置されると共に、ソース電極Ｓの電極の凹部にその先端部が挿入さ
れるように配置された複数の帯状凸部ＤＴと、からなる櫛型状に形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非晶質シリコン（ａ−Ｓｉ）を用いた薄膜トランジスター（ＴＦＴ：Thin F
ilm Transistor）及びこのａ−ＳｉＴＦＴを有するシフトレジスターに関し、より詳細に
は、ジグザグ状のチャネル領域が形成されるようにソース電極及びドレイン電極が形成さ
れたａ−ＳｉＴＦＴ及びこのａ−ＳｉＴＦＴを有するシフトレジスターに関する。
【背景技術】
【０００２】
液晶表示装置に使用される画素電極の駆動用素子としてはＴＦＴが多く採用されており
、このＴＦＴとしては、半導体層にａ−Ｓｉを用いたａ−ＳｉＴＦＴの他、半導体層にポ
リシコン（ｐ−Ｓｉ）を用いたｐ−ＳｉＴＦＴが知られている。このうち、ａ−ＳｉＴＦ
Ｔは、製造プロセスの低温化が可能で、かつｐ−ＳｉＴＦＴに比して安価に製造できるた
めに特に多く採用されている。
【０００３】
図５は、ａ−ＳｉＴＦＴを用いたアクティブマトリクス型の液晶表示装置の表示パネル
を示す平面図である。表示パネル１は中央部に表示領域２が設けられ、この表示領域２に
は、マトリクス状に配置された複数の走査線及び信号線と、平面視でこれら走査線と信号
線とで区画される各サブ画素に対応する位置に形成された画素電極と、それぞれ各画素電
極と接続された複数の画素駆動用ＴＦＴとが形成されている。また、表示パネル１上には
、表示領域２の周囲に位置し、走査線、信号線、コモン配線等の引き回し配線が形成され
る引き回し配線形成領域３と、表示領域２の両側に位置する走査線駆動用回路搭載領域４
と、表示領域２の上方に位置する信号線駆動用回路搭載領域５と、表示領域２の下方に位
置する外部回路接続用端子領域６とが形成されている。
【０００４】
ａ−ＳｉＴＦＴは、もっぱら表示領域２に形成される画素駆動用ＴＦＴとして用いられ
るが、その他にも、走査線駆動用回路搭載領域４に実装されて走査線を順次駆動するシフ
トレジスターを構成するＴＦＴや、信号線駆動用回路搭載領域５に実装されて信号線を駆
動する信号線駆動回路を構成するＴＦＴ等として用いられることもある。
【０００５】
図６は液晶表示装置に用いられる従来のａ−ＳｉＴＦＴの構造を示す。図６Ａはａ−Ｓ
ｉＴＦＴの断面構造を示すものであり、透明基板７の表面に形成されるゲート電極Ｇと、
ゲート電極Ｇの表面を被覆するゲート絶縁膜８と、ゲート絶縁膜８の表面にゲート電極Ｇ
の対応する位置に形成されるａ−Ｓｉからなる半導体層ａ−Ｓｉと、半導体層ａ−Ｓｉに
その一部が重畳され、かつ互いが一定の距離Ｌを隔てて形成されるソース電極Ｓ及びドレ
イン電極Ｄを備えている。
【０００６】
また、図６Ｂは図６Ａに示したａ−ＳｉＴＦＴの平面図であり、符号Ｗはソース電極Ｓ
とドレイン電極Ｄとの間に形成されるチャネルＣｈの幅（ソース電極Ｓとドレイン電極Ｄ
が対向している長さ、以下「チャネル幅Ｗ」という）を示し、符号ＬはチャネルＣｈの長
さ（ソース電極Ｓとドレイン電極Ｄとの間の距離、以下「チャネル長Ｌ」という）をそれ
ぞれ示している。
【０００７】
このようなＴＦＴは、ゲート電極Ｇと、画素電極と接続されるドレイン電極Ｄとの間に
は比較的大きな寄生容量Ｃｇｄが形成され、これに対する充電時間の損失が信号波形をな
まらせてａ−ＳｉＴＦＴの高速駆動特性を劣化させる要因となることが知られている。こ
の問題点を解決するためには、寄生容量Ｃｇｄへの充電を短時間で完了させるために、ａ
−ＳｉＴＦＴの出力電流を大きくすることが考えられる。そのためには、チャネル長Ｌを
短くし、チャネル幅Ｗを長くすればよいが、フォトリソグラフィー法によるドレイン電極
及ソース電極の形成精度の問題からチャネル長Ｌをより短くするには限界があるため、チ
ャネル幅Ｗを長く確保する必要がある。
【０００８】
しかしながら、チャネル幅Ｗを長くするとドレイン電極Ｄの面積が大きくなってこれに
伴い寄生容量Ｃｇｄも増加する。したがって、単にチャネル幅Ｗを長くする方法では、ａ
−ＳｉＴＦＴの出力電流の増加という観点からは効率が悪い。近年、液晶表示装置では、
表示パネルの高詳細化及びこれに伴う画素数増加が著しく、画素駆動用ＴＦＴの高速駆動
化と共に、画素駆動用ＴＦＴに信号を供給するためのドライバーＩＣ中のシフトレジスタ
ーの高速・高出力化が要望されている。すなわち、シフトレジスターは同一の走査線に接
続されている多数の画素駆動用ＴＦＴを同時に駆動する必要があるため、高速・高出力化
が必要になる。特にａ−ＳｉＴＦＴは、ｐ−ＳｉＴＦＴに比してキャリア移動度が低いこ
ともあり、かかる要請に応えることは急務となっている。
【０００９】
一方、下記特許文献１には、長いチャネル幅Ｗを確保しながらも、寄生容量Ｃｇｄの形
成を抑制した「非晶質−シリコン薄膜トランジスターとこれを有するシフトレジスター」
の発明が開示されている。下記特許文献１に開示されている発明は、走査線駆動用回路搭
載領域４（図５参照）に実装されて走査線を順次駆動するシフトレジスターの出力用ＴＦ
Ｔの例を示すものであるが、画素駆動用ＴＦＴにも同様に採用し得るものである。下記特
許文献１に示されているａ−ＳｉＴＦＴは、図７に示すように、ソース電極Ｓ及びドレイ
ン電極Ｄを、それぞれ基幹部ＳＮ、ＤＮ及び基幹部から分岐される複数の帯状凸部ＳＴ，
ＤＴとからなる櫛型状とされている。
【００１０】
そして、ソース電極Ｓ及びドレイン電極Ｄの帯状凸部ＳＴ，ＤＴが他方の電極の凹部に
挿入されるようにそれらソース電極Ｓ及びドレイン電極Ｄを半導体層ａ−Ｓｉ上に対向配
置させ、かつ基幹部ＳＮ及びＤＮについてはゲート電極Ｇ及び半導体層ａ−Ｓｉとの重畳
を避けて配置させている。これにより、平面視でジグザグ状に連なる１本のチャネル領域
Ｇ−ｃｈを形成してゲート電極Ｇ上に占めるドレイン電極Ｄの面積を抑制しながらチャネ
ル幅Ｗを長くすることができ、ＴＦＴの出力電流を増大させながらも寄生容量Ｃｇｄの形
成を抑制することを可能としたものである。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−２７４０５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記特許文献１のような従来のａ−ＳｉＴＦＴの構造によると、ソース電極Ｓ及びドレ
イン電極Ｄが半導体層ａ−Ｓｉの側部と平面視で重畳する箇所には、図８Ａ及び図８Ｂに
示されるように、半導体層ａ−Ｓｉの側端部（エッジ部分）を直接被覆するドレイン電極
Ｄの第１の段部ＤＥ１（図８Ａ参照）及びソース電極Ｓの第１の段部ＳＥ１（図８Ｂ参照
）が形成される。更に、上記特許文献１に開示されているような従来のａ−ＳｉＴＦＴの
構成によると、ソース電極Ｓ及びドレイン電極Ｄが平面視でゲート電極Ｇの側部と重畳す
る箇所には、図８Ａ及び図８Ｂに示されるように、ゲート電極Ｇの側端部（エッジ部）に
起因するドレイン電極Ｄの第２の段部ＤＥ２（図８Ａ参照）及びソース電極Ｓの第２の段
部ＳＥ２が形成されている。
【００１３】
このような第１段部ＤＥ１及びＳＥ１、第２段部ＤＥ２及びＳＥ２では、半導体層ａ−
Ｓｉのエッジによる断線が発生し易いため、帯状凸部が多いほどドレイン電極ＤＮ及びソ
ース電極ＳＮの断線の可能性は高くなる。
【００１４】
この点をより具体的に説明すると、例えば図７に示されているＴＦＴの例では、チャネ
ル幅Ｗ（図６Ｂ参照）を長く確保するためにジグザグ状のチャネル領域Ｇ−ｃｈの直線状
チャネル領域Ｓ−ｃｈが１４箇所（丸囲み数字の１〜１４）設けられているが、この１４
箇所の直線状チャネル領域Ｓ−ｃｈを形成するために、ソース電極Ｓの帯状凸部ＳＴを８
本とドレイン電極Ｄの帯状凸部ＤＴを７本を形成している。その結果、半導体層ａ−Ｓｉ
のエッジ部分に形成される第１及び第２段部ＳＥ及びＤＥの数、すなわち断線が発生しや
すい箇所の数は、合計３２箇所となる。この場合には、チャネル幅Ｗを長くするために、
帯状凸部を１本分増やして直線状チャネル領域Ｓ−Ｃｈを新たに一箇所形成するたびに、
断線発生要因となる段部が２箇所増えることになる。
【００１５】
本発明は上述した従来技術の問題点に着目してなされたものであり、その目的は、帯状
凸部の形成数を抑制してもチャネル幅を長く形成することができ、それにより高速・大電
流駆動が可能で、かつドレイン電極及びソース電極の断線が抑制された信頼性の高いａ−
ＳｉＴＦＴ及びこのａ−ＳｉＴＦＴを有するシフトレジスターを提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明のａ−ＳｉＴＦＴは、ゲート電極と、前記ゲート電極
の表面を被覆する絶縁膜と、前記絶縁膜の表面に形成されたアモルファスシリコンからな
る半導体層と、前記絶縁膜の表面において前記半導体層とその一部が重畳するようにして
形成されたドレイン電極及びソース電極とを有し、チャネル領域がジグザグ状に連なる一
本の線状に形成されたアモルファスシリコン薄膜トランジスターであって、前記ソース電
極及びドレイン電極の一方は前記半導体層の表面において複数の凹凸部を描きながらジグ
ザグ状に連なる１本の線形状に形成され、前記ソース電極及びドレイン電極の他方は、基
幹部と、前記基幹部から分岐された複数の帯状の凸部と、を有する櫛型形状に形成され、
前記帯状凸部は、前記半導体層の表面に配置されると共に、前記ソース電極及びドレイン
電極の一方によって形成された凹部内にその先端部が配置されている、ことを特徴とする
【００１７】
このような構成によれば、半導体層の表面においてソース電極及びドレイン電極の一方
とソース電極及びドレイン電極の他方との間にジグザグ状のチャネル領域が形成されるか
ら、長いチャネル幅を確保することができ、しかも、ソース電極及びドレイン電極の一方
に関しては、平面視でゲート電極のエッジ及び半導体層のエッジ部を跨ぐ段部をそれぞれ
１箇所とすることができる。したがって、本発明のａ−ＳｉＴＦＴによれば、従来のもの
に比べると、ソース電極及びドレイン電極の一方に形成される段部が減少した分だけ断線
の可能性を減らすことができ、しかも、チャネル幅を長く形成することができるので、高
速・大電流駆動が可能で、かつソース電極ないしドレイン電極の断線が抑制された信頼性
の高いａ−ＳｉＴＦＴが実現される。
【００１８】
本発明のＴＦＴにおいては、前記基幹部は前記ゲート電極と平面視で重畳しない位置に
形成され、前記帯状凸部は前記ゲート電極の側端部を被覆する前記絶縁膜の段差部分を乗
り超える段部を有して前記半導体層と平面視で重畳していることが好ましい。
【００１９】
このような構成とすると、上述した従来例のＴＦＴと比すると、帯状凸部が平面視でゲ
ート電極のエッジ及び半導体層のエッジ部を跨ぐ段部を乗り越える箇所を大幅に減らすこ
とができるため、よりソース電極及びドレイン電極の断線の可能性を減らすことができる
ようになる。
【００２０】
本発明のＴＦＴにおいては、前記基幹部は前記ゲート電極と平面視で重畳する位置に形
成され、前記帯状凸部は前記半導体層の側端部の段差部分を乗り超える段部を有して前記
半導体層と平面視で重畳していることが好ましい。
【００２１】
このような構成とすれば、帯状凸部が平面視でゲート電極のエッジ部を跨ぐ段差が形成
されないから、断線しやすい箇所をより少なくして、信頼性をより一層向上させることが
できるようになる。なお、ソース電極及びドレイン電極の基幹部が半導体層と重畳しても
、寄生容量が発生する等の特段の問題は生じない。
【００２２】
また、本発明のＴＦＴにおいては、前記ソース電極及びドレイン電極の他方が、前記ソ
ース電極及びドレイン電極の一方を挟んで互いに噛み合うように対向配置された一対の櫛
型状に形成されていることが好ましい。
【００２３】
このような構成とすれば、前記ソース電極及びドレイン電極の他方によって互いに噛み
合うように対向配置された一対の櫛型状電極間を前記ソース電極及びドレイン電極の一方
によって形成された１本の線状電極がジグザグ状に配置された状態となるので、より長い
チャネル幅を形成することができるようになる。
【００２４】
また、上記目的を達成するための本発明のシフトレジスターは、液晶表示装置の走査線
駆動用ドライバーＩＣを構成するシフトレジスターであって、前記ａ−ＳｉＴＦＴを備え
る。
【００２５】
本発明のシフトレジスターによれば、液晶表示装置の画素駆動用のａ−ＳｉＴＦＴと同
時に低温下で製造することができるので、特にシフトレジスター製造用の特別の工程が不
要となり、しかも、液晶表示装置の走査線を高速駆動可能なシフトレジスターを提供する
ことができるようになる。
【図面の簡単な説明】
【００２６】
【図１】ジグザグ状のチャネル領域を形成した実施形態のａ−ＳｉＴＦＴの構成を示す平面図である。
【図２】図２Ａは図１のIIＡ−IIＡ線に沿った断面図であり、図２Ｂは図１のIIＢ−IIＢ線に沿った断面図である。
【図３】ジグザグ状のチャネル領域を形成した変形例のａ−ＳｉＴＦＴの構成を示す平面図である。
【図４】図４Ａは図３のIVＡ−IVＡ線に沿った断面図であり、図４Ｂは図３のIVＢ−IVＢ線に沿った断面図である。
【図５】従来例及び実施形態に共通する液晶表示装置の表示パネルを示す平面図である。
【図６】従来の液晶表示装置に用いられる画素駆動用ＴＦＴの構造を示す図である。
【図７】櫛型状の電極を採用してジグザグ状のチャネル領域を形成した従来のａ−ＳｉＴＦＴの構成を示す平面図である。
【図８】図８Ａは図７のVIIIＡ−VIIIＡ線に沿った断面図であり、図８Ｂは図７のVIIIＢ−VIIIＢ線に沿った断面図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態を図１ないし図４を用いて説明する。ただし、以下に示す実施
形態は本発明の技術的思想を具体化するためのａ−ＳｉＴＦＴを例示するものであって、
本発明をこの実施形態に特定することを意図するものではなく、特許請求範囲に記載され
た技術的範囲に含まれるものに等しく適用し得るものである。また、この明細書における
説明のために用いられた各図面においては、各層や各部材を図面上で認識可能な程度の大
きさとするため、各層や各部材毎に縮尺を異ならせて表示しており、必ずしも実際の寸法
に比例して表示されているものではない。
【００２８】
本実施形態のａ−ＳｉＴＦＴは、先に図５に示したようにアクティブマトリクス型の液
晶表示装置の表示領域２に形成される画素駆動用ＴＦＴとして用いられるが、そのほかに
も、走査線駆動用回路搭載領域４に実装されて走査線を順次駆動するシフトレジスターの
形成用ＴＦＴや、信号線駆動用回路搭載領域５に実装されて信号線を駆動する信号線駆動
回路の形成用ＴＦＴ等として用いることができるものである。
【００２９】
そして、本実施形態のａ−ＳｉＴＦＴ１０は、図２に示されるように、透明基板７の表
面に形成されるゲート電極Ｇと、ゲート電極Ｇの表面を被覆するゲート絶縁膜８と、ゲー
ト絶縁膜８の表面にゲート電極Ｇの対応する位置に形成されるａ−Ｓｉからなる半導体層
ａ−Ｓｉと、半導体層ａ−Ｓｉにその一部が重畳され、かつ互いが一定の距離（チャネル
長Ｌ）を隔てて形成されるソース電極Ｓ及びドレイン電極Ｄを備えている。
【００３０】
そして、図１に示されるように、ソース電極Ｓは、半導体層ａ−Ｓｉの表面において、
複数の凹凸部を描きながらジグザグ状に連なる１本の線形状に形成されている。一方、ド
レイン電極Ｄは、ゲート電極Ｇ及び半導体層ａ−Ｓｉと非重畳の基幹部ＤＮと、基幹部Ｄ
Ｎから分岐されて、半導体層ａ−Ｓｉの側端部を乗り超える第１段部ＤＥ１及びゲート電
極の側端部を被覆する前記絶縁膜の段差部分を乗り超える第２段部ＤＥ２を有して半導体
層ａ−Ｓｉの表面に配置されると共に、ジグザグ状に連なるソース電極Ｓの凹部内にその
先端部が配置された複数の帯状凸部ＤＴと、からなる櫛型状に形成されている。更に、ソ
ース電極Ｓは、１対の櫛を対向配置させて互いの歯が互いの歯間に挿入されるように形成
されている。このような構成により、ソース電極Ｓとドレイン電極Ｄとの間には、図５に
示した従来のものと同様に、チャネル幅がＬのジグザグ状のチャネル領域Ｇ−ｃｈが形成
されている。
【００３１】
図２Ａは図１のIIＡ−IIＡ線に沿った断面図であり、図２Ｂは図１のIIＢ−IIＢ線に沿
った断面図である。図２Ａに示されているように、櫛型状に形成されたドレイン電極Ｄに
ついては、帯状凸部ＤＴが、半導体層ａ−Ｓｉの側端部（エッジ部分）を乗り上げる箇所
に第１段部ＤＥ１が形成され、また、帯状凸部ＤＴがゲート電極の側端部を乗り超える箇
所に第２段部ＤＥ２が形成され、これら第１段部ＤＥ１と第２段部ＤＥ２はそれぞれ７箇
所形成されている。
【００３２】
これに対し、ジグザグ状に連なる１本の線形状に形成されたソース電極Ｓに関しては、
図２Ｂ及び図１の記載から明らかなように、ゲート電極Ｇの側端部を乗り越える箇所は存
在するものの、図１に示す１箇所Ｐを除いては半導体層ａ−Ｓｉに乗り上げる段部が形成
されていない。
【００３３】
すなわち、半導体層ａ−Ｓｉのエッジ部分に形成される第１段部ＤＥ１及びＰの数、す
なわち、半導体層ａ−Ｓｉのエッジに起因して断線が発生しやすい箇所は合計８箇所しか
なく、図５に示した従来のものよりも大幅に断線の可能性が低くなっている。それでいて
、図１に示されるように、本実施形態のＴＦＴにおいては、図５に示した従来例と同様に
、ジグザグ状チャネル領域Ｇ−ｃｈの直線状チャネル領域Ｓ−ｃｈを１４箇所（丸付数字
の１〜１４）形成されているため、チャネル幅Ｗが長くなっている。
【００３４】
しかも、ドレイン電極Ｄとゲート電極Ｇとの間に形成される寄生容量Ｃｇｄは、ドレイ
ン電極Ｄの基幹部ＤＮがゲート電極Ｇと平面視で重畳していないため、図５に示した従来
例のドレイン電極Ｄとゲート電極Ｇとの間に形成される寄生容量Ｃｇｄよりも小さくなる
。そのため、実施形態のａ−ＳｉＴＦＴ１０によれば、高速度で作動すると共に長いチャ
ネル幅Ｗが確保されているため、出力電流の増大を図ることができるようになる。
【００３５】
なお、従来例では、図５で示したように、チャネル幅Ｗを長くするために、帯状凸部を
１つ増やして直線状チャネル領域Ｓ−Ｃｈを新たに一箇所形成する度に、半導体層ａ−ｓ
ｉのエッジに起因する断線発生要因（第１段部）が一箇所増えることになる。しかしなが
ら、本実施形態を適用したａ−ＳｉＴＦＴによれば、ドレイン電極Ｄの帯状凸部ＤＴを１
つ増やして第１段部ＤＥが１箇所増えても、それにより直線状チャネル領域Ｓ−Ｃｈを２
箇所増加することができ、この点においても本実施形態のａ−ＳｉＴＦＴは、従来のａ−
ＳｉＴＦＴよりも優れた作用・効果を得ることができる。
【００３６】
このように、本実施形態によれば、櫛型状の電極を採用してジグザグ状のチャネル領域
を形成したａ−ＳｉＴＦＴにおいて、帯状凸部の形成数を抑制してもチャネル幅を長く形
成することができ、それにより高速駆動が可能で、かつソース電極ないしドレイン電極の
断線が抑制された信頼性の高いａ−ＳｉＴＦＴを実現することを可能としている。
【００３７】
なお、本実施形態では、ドレイン電極Ｄを線形状とし、ソース電極Ｓを櫛型状としたが
、ドレイン電極を櫛型状として、ソース電極を線形上としても同様の作用効果が得られる
。また、上記実施形態では液晶表示装置の画素駆動用ＴＦＴの例を示したが、走査線を順
次駆動するシフトレジスターの形成用ＴＦＴや、信号線を駆動する信号線駆動回路の形成
用ＴＦＴ等として用いることができる。
【００３８】
また、本発明のＴＦＴは、変形例として、図３、図４に示すように、基幹部ＤＮが、前
記ゲート電極Ｇと平面視で重畳するように形成されたＴＦＴ１０Ａにも適用することがで
きる。この変形例のＴＦＴ１０Ａは、半導体層ａ−Ｓｉの面積がゲート電極Ｇの面積より
小さく構成されている。この変形例のＴＦＴ１０Ａにおいては、半導体層ａ−Ｓｉのエッ
ジに起因する第３段部ＤＥ３（上述の第２段部ＤＥ２及びＳＥ２に相当）のみが形成され
、先述した第１段部ＤＥ１及びＳＥ１が形成されていないから、断線しやすい箇所をより
少なくして信頼性をより一層向上することができる。なお、ソース電極Ｓ及びドレイン電
極Ｄの基幹部が半導体層ａ−Ｓｉと重畳しても、寄生容量が発生する等の特段の問題は生
じない。
【００３９】
また、上記実施形態のＴＦＴをこれらのシフトレジスターの形成用ＴＦＴないし信号線
駆動回路の形成用ＴＦＴとして採用すれば、画素駆動用のａ−ＳｉＴＦＴと同時に低温下
で製造することができるので、特別の工程が不要となる。しかも、上記実施形態のＴＦＴ
をこれらのシフトレジスターの形成用ＴＦＴとして採用した場合には、液晶表示装置の走
査線を高速駆動可能なシフトレジスターを提供することができるようになる。なお、この
ようなシフトレジスターないし信号線駆動回路の形成用ＴＦＴの構成は、既に周知のもの
であるので、その詳細な説明は省略する。
【符号の説明】
【００４０】
１…表示パネル ２…表示領域 ３…引き回し配線形成領域 ４…走査線駆動用回路搭
載領域 ５…信号線駆動用回路搭載領域 ６…外部回路接続用端子領域 ７…透明基板
８…ゲート絶縁膜 １０、１０Ａ…ａ−ＳｉＴＦＴ Ｇ…ゲート電極 Ｓ…ソース電極
Ｄ…ドレイン電極 Ｓ−ｃｈ、Ｇ−ｃｈ…チャネル領域 Ｌ…チャネル長 Ｗ…チャネル
幅 ＤＮ…基幹部 ＤＴ…帯状凸部 ＤＥ１…第１段部 ＤＥ２、…第２段部 ＤＥ３…
第３段部 ａ−Ｓｉ…アモルファスシリコン層 Ｇ−ｃｈ…ジグザグ状チャネル領域 Ｓ
−ｃｈ…直線状チャネル領域
【技術分野】
【０００１】
本発明は、非晶質シリコン（ａ−Ｓｉ）を用いた薄膜トランジスター（ＴＦＴ：Thin F
ilm Transistor）及びこのａ−ＳｉＴＦＴを有するシフトレジスターに関し、より詳細に
は、ジグザグ状のチャネル領域が形成されるようにソース電極及びドレイン電極が形成さ
れたａ−ＳｉＴＦＴ及びこのａ−ＳｉＴＦＴを有するシフトレジスターに関する。
【背景技術】
【０００２】
液晶表示装置に使用される画素電極の駆動用素子としてはＴＦＴが多く採用されており
、このＴＦＴとしては、半導体層にａ−Ｓｉを用いたａ−ＳｉＴＦＴの他、半導体層にポ
リシコン（ｐ−Ｓｉ）を用いたｐ−ＳｉＴＦＴが知られている。このうち、ａ−ＳｉＴＦ
Ｔは、製造プロセスの低温化が可能で、かつｐ−ＳｉＴＦＴに比して安価に製造できるた
めに特に多く採用されている。
【０００３】
図５は、ａ−ＳｉＴＦＴを用いたアクティブマトリクス型の液晶表示装置の表示パネル
を示す平面図である。表示パネル１は中央部に表示領域２が設けられ、この表示領域２に
は、マトリクス状に配置された複数の走査線及び信号線と、平面視でこれら走査線と信号
線とで区画される各サブ画素に対応する位置に形成された画素電極と、それぞれ各画素電
極と接続された複数の画素駆動用ＴＦＴとが形成されている。また、表示パネル１上には
、表示領域２の周囲に位置し、走査線、信号線、コモン配線等の引き回し配線が形成され
る引き回し配線形成領域３と、表示領域２の両側に位置する走査線駆動用回路搭載領域４
と、表示領域２の上方に位置する信号線駆動用回路搭載領域５と、表示領域２の下方に位
置する外部回路接続用端子領域６とが形成されている。
【０００４】
ａ−ＳｉＴＦＴは、もっぱら表示領域２に形成される画素駆動用ＴＦＴとして用いられ
るが、その他にも、走査線駆動用回路搭載領域４に実装されて走査線を順次駆動するシフ
トレジスターを構成するＴＦＴや、信号線駆動用回路搭載領域５に実装されて信号線を駆
動する信号線駆動回路を構成するＴＦＴ等として用いられることもある。
【０００５】
図６は液晶表示装置に用いられる従来のａ−ＳｉＴＦＴの構造を示す。図６Ａはａ−Ｓ
ｉＴＦＴの断面構造を示すものであり、透明基板７の表面に形成されるゲート電極Ｇと、
ゲート電極Ｇの表面を被覆するゲート絶縁膜８と、ゲート絶縁膜８の表面にゲート電極Ｇ
の対応する位置に形成されるａ−Ｓｉからなる半導体層ａ−Ｓｉと、半導体層ａ−Ｓｉに
その一部が重畳され、かつ互いが一定の距離Ｌを隔てて形成されるソース電極Ｓ及びドレ
イン電極Ｄを備えている。
【０００６】
また、図６Ｂは図６Ａに示したａ−ＳｉＴＦＴの平面図であり、符号Ｗはソース電極Ｓ
とドレイン電極Ｄとの間に形成されるチャネルＣｈの幅（ソース電極Ｓとドレイン電極Ｄ
が対向している長さ、以下「チャネル幅Ｗ」という）を示し、符号ＬはチャネルＣｈの長
さ（ソース電極Ｓとドレイン電極Ｄとの間の距離、以下「チャネル長Ｌ」という）をそれ
ぞれ示している。
【０００７】
このようなＴＦＴは、ゲート電極Ｇと、画素電極と接続されるドレイン電極Ｄとの間に
は比較的大きな寄生容量Ｃｇｄが形成され、これに対する充電時間の損失が信号波形をな
まらせてａ−ＳｉＴＦＴの高速駆動特性を劣化させる要因となることが知られている。こ
の問題点を解決するためには、寄生容量Ｃｇｄへの充電を短時間で完了させるために、ａ
−ＳｉＴＦＴの出力電流を大きくすることが考えられる。そのためには、チャネル長Ｌを
短くし、チャネル幅Ｗを長くすればよいが、フォトリソグラフィー法によるドレイン電極
及ソース電極の形成精度の問題からチャネル長Ｌをより短くするには限界があるため、チ
ャネル幅Ｗを長く確保する必要がある。
【０００８】
しかしながら、チャネル幅Ｗを長くするとドレイン電極Ｄの面積が大きくなってこれに
伴い寄生容量Ｃｇｄも増加する。したがって、単にチャネル幅Ｗを長くする方法では、ａ
−ＳｉＴＦＴの出力電流の増加という観点からは効率が悪い。近年、液晶表示装置では、
表示パネルの高詳細化及びこれに伴う画素数増加が著しく、画素駆動用ＴＦＴの高速駆動
化と共に、画素駆動用ＴＦＴに信号を供給するためのドライバーＩＣ中のシフトレジスタ
ーの高速・高出力化が要望されている。すなわち、シフトレジスターは同一の走査線に接
続されている多数の画素駆動用ＴＦＴを同時に駆動する必要があるため、高速・高出力化
が必要になる。特にａ−ＳｉＴＦＴは、ｐ−ＳｉＴＦＴに比してキャリア移動度が低いこ
ともあり、かかる要請に応えることは急務となっている。
【０００９】
一方、下記特許文献１には、長いチャネル幅Ｗを確保しながらも、寄生容量Ｃｇｄの形
成を抑制した「非晶質−シリコン薄膜トランジスターとこれを有するシフトレジスター」
の発明が開示されている。下記特許文献１に開示されている発明は、走査線駆動用回路搭
載領域４（図５参照）に実装されて走査線を順次駆動するシフトレジスターの出力用ＴＦ
Ｔの例を示すものであるが、画素駆動用ＴＦＴにも同様に採用し得るものである。下記特
許文献１に示されているａ−ＳｉＴＦＴは、図７に示すように、ソース電極Ｓ及びドレイ
ン電極Ｄを、それぞれ基幹部ＳＮ、ＤＮ及び基幹部から分岐される複数の帯状凸部ＳＴ，
ＤＴとからなる櫛型状とされている。
【００１０】
そして、ソース電極Ｓ及びドレイン電極Ｄの帯状凸部ＳＴ，ＤＴが他方の電極の凹部に
挿入されるようにそれらソース電極Ｓ及びドレイン電極Ｄを半導体層ａ−Ｓｉ上に対向配
置させ、かつ基幹部ＳＮ及びＤＮについてはゲート電極Ｇ及び半導体層ａ−Ｓｉとの重畳
を避けて配置させている。これにより、平面視でジグザグ状に連なる１本のチャネル領域
Ｇ−ｃｈを形成してゲート電極Ｇ上に占めるドレイン電極Ｄの面積を抑制しながらチャネ
ル幅Ｗを長くすることができ、ＴＦＴの出力電流を増大させながらも寄生容量Ｃｇｄの形
成を抑制することを可能としたものである。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−２７４０５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記特許文献１のような従来のａ−ＳｉＴＦＴの構造によると、ソース電極Ｓ及びドレ
イン電極Ｄが半導体層ａ−Ｓｉの側部と平面視で重畳する箇所には、図８Ａ及び図８Ｂに
示されるように、半導体層ａ−Ｓｉの側端部（エッジ部分）を直接被覆するドレイン電極
Ｄの第１の段部ＤＥ１（図８Ａ参照）及びソース電極Ｓの第１の段部ＳＥ１（図８Ｂ参照
）が形成される。更に、上記特許文献１に開示されているような従来のａ−ＳｉＴＦＴの
構成によると、ソース電極Ｓ及びドレイン電極Ｄが平面視でゲート電極Ｇの側部と重畳す
る箇所には、図８Ａ及び図８Ｂに示されるように、ゲート電極Ｇの側端部（エッジ部）に
起因するドレイン電極Ｄの第２の段部ＤＥ２（図８Ａ参照）及びソース電極Ｓの第２の段
部ＳＥ２が形成されている。
【００１３】
このような第１段部ＤＥ１及びＳＥ１、第２段部ＤＥ２及びＳＥ２では、半導体層ａ−
Ｓｉのエッジによる断線が発生し易いため、帯状凸部が多いほどドレイン電極ＤＮ及びソ
ース電極ＳＮの断線の可能性は高くなる。
【００１４】
この点をより具体的に説明すると、例えば図７に示されているＴＦＴの例では、チャネ
ル幅Ｗ（図６Ｂ参照）を長く確保するためにジグザグ状のチャネル領域Ｇ−ｃｈの直線状
チャネル領域Ｓ−ｃｈが１４箇所（丸囲み数字の１〜１４）設けられているが、この１４
箇所の直線状チャネル領域Ｓ−ｃｈを形成するために、ソース電極Ｓの帯状凸部ＳＴを８
本とドレイン電極Ｄの帯状凸部ＤＴを７本を形成している。その結果、半導体層ａ−Ｓｉ
のエッジ部分に形成される第１及び第２段部ＳＥ及びＤＥの数、すなわち断線が発生しや
すい箇所の数は、合計３２箇所となる。この場合には、チャネル幅Ｗを長くするために、
帯状凸部を１本分増やして直線状チャネル領域Ｓ−Ｃｈを新たに一箇所形成するたびに、
断線発生要因となる段部が２箇所増えることになる。
【００１５】
本発明は上述した従来技術の問題点に着目してなされたものであり、その目的は、帯状
凸部の形成数を抑制してもチャネル幅を長く形成することができ、それにより高速・大電
流駆動が可能で、かつドレイン電極及びソース電極の断線が抑制された信頼性の高いａ−
ＳｉＴＦＴ及びこのａ−ＳｉＴＦＴを有するシフトレジスターを提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明のａ−ＳｉＴＦＴは、ゲート電極と、前記ゲート電極
の表面を被覆する絶縁膜と、前記絶縁膜の表面に形成されたアモルファスシリコンからな
る半導体層と、前記絶縁膜の表面において前記半導体層とその一部が重畳するようにして
形成されたドレイン電極及びソース電極とを有し、チャネル領域がジグザグ状に連なる一
本の線状に形成されたアモルファスシリコン薄膜トランジスターであって、前記ソース電
極及びドレイン電極の一方は前記半導体層の表面において複数の凹凸部を描きながらジグ
ザグ状に連なる１本の線形状に形成され、前記ソース電極及びドレイン電極の他方は、基
幹部と、前記基幹部から分岐された複数の帯状の凸部と、を有する櫛型形状に形成され、
前記帯状凸部は、前記半導体層の表面に配置されると共に、前記ソース電極及びドレイン
電極の一方によって形成された凹部内にその先端部が配置されている、ことを特徴とする
【００１７】
このような構成によれば、半導体層の表面においてソース電極及びドレイン電極の一方
とソース電極及びドレイン電極の他方との間にジグザグ状のチャネル領域が形成されるか
ら、長いチャネル幅を確保することができ、しかも、ソース電極及びドレイン電極の一方
に関しては、平面視でゲート電極のエッジ及び半導体層のエッジ部を跨ぐ段部をそれぞれ
１箇所とすることができる。したがって、本発明のａ−ＳｉＴＦＴによれば、従来のもの
に比べると、ソース電極及びドレイン電極の一方に形成される段部が減少した分だけ断線
の可能性を減らすことができ、しかも、チャネル幅を長く形成することができるので、高
速・大電流駆動が可能で、かつソース電極ないしドレイン電極の断線が抑制された信頼性
の高いａ−ＳｉＴＦＴが実現される。
【００１８】
本発明のＴＦＴにおいては、前記基幹部は前記ゲート電極と平面視で重畳しない位置に
形成され、前記帯状凸部は前記ゲート電極の側端部を被覆する前記絶縁膜の段差部分を乗
り超える段部を有して前記半導体層と平面視で重畳していることが好ましい。
【００１９】
このような構成とすると、上述した従来例のＴＦＴと比すると、帯状凸部が平面視でゲ
ート電極のエッジ及び半導体層のエッジ部を跨ぐ段部を乗り越える箇所を大幅に減らすこ
とができるため、よりソース電極及びドレイン電極の断線の可能性を減らすことができる
ようになる。
【００２０】
本発明のＴＦＴにおいては、前記基幹部は前記ゲート電極と平面視で重畳する位置に形
成され、前記帯状凸部は前記半導体層の側端部の段差部分を乗り超える段部を有して前記
半導体層と平面視で重畳していることが好ましい。
【００２１】
このような構成とすれば、帯状凸部が平面視でゲート電極のエッジ部を跨ぐ段差が形成
されないから、断線しやすい箇所をより少なくして、信頼性をより一層向上させることが
できるようになる。なお、ソース電極及びドレイン電極の基幹部が半導体層と重畳しても
、寄生容量が発生する等の特段の問題は生じない。
【００２２】
また、本発明のＴＦＴにおいては、前記ソース電極及びドレイン電極の他方が、前記ソ
ース電極及びドレイン電極の一方を挟んで互いに噛み合うように対向配置された一対の櫛
型状に形成されていることが好ましい。
【００２３】
このような構成とすれば、前記ソース電極及びドレイン電極の他方によって互いに噛み
合うように対向配置された一対の櫛型状電極間を前記ソース電極及びドレイン電極の一方
によって形成された１本の線状電極がジグザグ状に配置された状態となるので、より長い
チャネル幅を形成することができるようになる。
【００２４】
また、上記目的を達成するための本発明のシフトレジスターは、液晶表示装置の走査線
駆動用ドライバーＩＣを構成するシフトレジスターであって、前記ａ−ＳｉＴＦＴを備え
る。
【００２５】
本発明のシフトレジスターによれば、液晶表示装置の画素駆動用のａ−ＳｉＴＦＴと同
時に低温下で製造することができるので、特にシフトレジスター製造用の特別の工程が不
要となり、しかも、液晶表示装置の走査線を高速駆動可能なシフトレジスターを提供する
ことができるようになる。
【図面の簡単な説明】
【００２６】
【図１】ジグザグ状のチャネル領域を形成した実施形態のａ−ＳｉＴＦＴの構成を示す平面図である。
【図２】図２Ａは図１のIIＡ−IIＡ線に沿った断面図であり、図２Ｂは図１のIIＢ−IIＢ線に沿った断面図である。
【図３】ジグザグ状のチャネル領域を形成した変形例のａ−ＳｉＴＦＴの構成を示す平面図である。
【図４】図４Ａは図３のIVＡ−IVＡ線に沿った断面図であり、図４Ｂは図３のIVＢ−IVＢ線に沿った断面図である。
【図５】従来例及び実施形態に共通する液晶表示装置の表示パネルを示す平面図である。
【図６】従来の液晶表示装置に用いられる画素駆動用ＴＦＴの構造を示す図である。
【図７】櫛型状の電極を採用してジグザグ状のチャネル領域を形成した従来のａ−ＳｉＴＦＴの構成を示す平面図である。
【図８】図８Ａは図７のVIIIＡ−VIIIＡ線に沿った断面図であり、図８Ｂは図７のVIIIＢ−VIIIＢ線に沿った断面図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態を図１ないし図４を用いて説明する。ただし、以下に示す実施
形態は本発明の技術的思想を具体化するためのａ−ＳｉＴＦＴを例示するものであって、
本発明をこの実施形態に特定することを意図するものではなく、特許請求範囲に記載され
た技術的範囲に含まれるものに等しく適用し得るものである。また、この明細書における
説明のために用いられた各図面においては、各層や各部材を図面上で認識可能な程度の大
きさとするため、各層や各部材毎に縮尺を異ならせて表示しており、必ずしも実際の寸法
に比例して表示されているものではない。
【００２８】
本実施形態のａ−ＳｉＴＦＴは、先に図５に示したようにアクティブマトリクス型の液
晶表示装置の表示領域２に形成される画素駆動用ＴＦＴとして用いられるが、そのほかに
も、走査線駆動用回路搭載領域４に実装されて走査線を順次駆動するシフトレジスターの
形成用ＴＦＴや、信号線駆動用回路搭載領域５に実装されて信号線を駆動する信号線駆動
回路の形成用ＴＦＴ等として用いることができるものである。
【００２９】
そして、本実施形態のａ−ＳｉＴＦＴ１０は、図２に示されるように、透明基板７の表
面に形成されるゲート電極Ｇと、ゲート電極Ｇの表面を被覆するゲート絶縁膜８と、ゲー
ト絶縁膜８の表面にゲート電極Ｇの対応する位置に形成されるａ−Ｓｉからなる半導体層
ａ−Ｓｉと、半導体層ａ−Ｓｉにその一部が重畳され、かつ互いが一定の距離（チャネル
長Ｌ）を隔てて形成されるソース電極Ｓ及びドレイン電極Ｄを備えている。
【００３０】
そして、図１に示されるように、ソース電極Ｓは、半導体層ａ−Ｓｉの表面において、
複数の凹凸部を描きながらジグザグ状に連なる１本の線形状に形成されている。一方、ド
レイン電極Ｄは、ゲート電極Ｇ及び半導体層ａ−Ｓｉと非重畳の基幹部ＤＮと、基幹部Ｄ
Ｎから分岐されて、半導体層ａ−Ｓｉの側端部を乗り超える第１段部ＤＥ１及びゲート電
極の側端部を被覆する前記絶縁膜の段差部分を乗り超える第２段部ＤＥ２を有して半導体
層ａ−Ｓｉの表面に配置されると共に、ジグザグ状に連なるソース電極Ｓの凹部内にその
先端部が配置された複数の帯状凸部ＤＴと、からなる櫛型状に形成されている。更に、ソ
ース電極Ｓは、１対の櫛を対向配置させて互いの歯が互いの歯間に挿入されるように形成
されている。このような構成により、ソース電極Ｓとドレイン電極Ｄとの間には、図５に
示した従来のものと同様に、チャネル幅がＬのジグザグ状のチャネル領域Ｇ−ｃｈが形成
されている。
【００３１】
図２Ａは図１のIIＡ−IIＡ線に沿った断面図であり、図２Ｂは図１のIIＢ−IIＢ線に沿
った断面図である。図２Ａに示されているように、櫛型状に形成されたドレイン電極Ｄに
ついては、帯状凸部ＤＴが、半導体層ａ−Ｓｉの側端部（エッジ部分）を乗り上げる箇所
に第１段部ＤＥ１が形成され、また、帯状凸部ＤＴがゲート電極の側端部を乗り超える箇
所に第２段部ＤＥ２が形成され、これら第１段部ＤＥ１と第２段部ＤＥ２はそれぞれ７箇
所形成されている。
【００３２】
これに対し、ジグザグ状に連なる１本の線形状に形成されたソース電極Ｓに関しては、
図２Ｂ及び図１の記載から明らかなように、ゲート電極Ｇの側端部を乗り越える箇所は存
在するものの、図１に示す１箇所Ｐを除いては半導体層ａ−Ｓｉに乗り上げる段部が形成
されていない。
【００３３】
すなわち、半導体層ａ−Ｓｉのエッジ部分に形成される第１段部ＤＥ１及びＰの数、す
なわち、半導体層ａ−Ｓｉのエッジに起因して断線が発生しやすい箇所は合計８箇所しか
なく、図５に示した従来のものよりも大幅に断線の可能性が低くなっている。それでいて
、図１に示されるように、本実施形態のＴＦＴにおいては、図５に示した従来例と同様に
、ジグザグ状チャネル領域Ｇ−ｃｈの直線状チャネル領域Ｓ−ｃｈを１４箇所（丸付数字
の１〜１４）形成されているため、チャネル幅Ｗが長くなっている。
【００３４】
しかも、ドレイン電極Ｄとゲート電極Ｇとの間に形成される寄生容量Ｃｇｄは、ドレイ
ン電極Ｄの基幹部ＤＮがゲート電極Ｇと平面視で重畳していないため、図５に示した従来
例のドレイン電極Ｄとゲート電極Ｇとの間に形成される寄生容量Ｃｇｄよりも小さくなる
。そのため、実施形態のａ−ＳｉＴＦＴ１０によれば、高速度で作動すると共に長いチャ
ネル幅Ｗが確保されているため、出力電流の増大を図ることができるようになる。
【００３５】
なお、従来例では、図５で示したように、チャネル幅Ｗを長くするために、帯状凸部を
１つ増やして直線状チャネル領域Ｓ−Ｃｈを新たに一箇所形成する度に、半導体層ａ−ｓ
ｉのエッジに起因する断線発生要因（第１段部）が一箇所増えることになる。しかしなが
ら、本実施形態を適用したａ−ＳｉＴＦＴによれば、ドレイン電極Ｄの帯状凸部ＤＴを１
つ増やして第１段部ＤＥが１箇所増えても、それにより直線状チャネル領域Ｓ−Ｃｈを２
箇所増加することができ、この点においても本実施形態のａ−ＳｉＴＦＴは、従来のａ−
ＳｉＴＦＴよりも優れた作用・効果を得ることができる。
【００３６】
このように、本実施形態によれば、櫛型状の電極を採用してジグザグ状のチャネル領域
を形成したａ−ＳｉＴＦＴにおいて、帯状凸部の形成数を抑制してもチャネル幅を長く形
成することができ、それにより高速駆動が可能で、かつソース電極ないしドレイン電極の
断線が抑制された信頼性の高いａ−ＳｉＴＦＴを実現することを可能としている。
【００３７】
なお、本実施形態では、ドレイン電極Ｄを線形状とし、ソース電極Ｓを櫛型状としたが
、ドレイン電極を櫛型状として、ソース電極を線形上としても同様の作用効果が得られる
。また、上記実施形態では液晶表示装置の画素駆動用ＴＦＴの例を示したが、走査線を順
次駆動するシフトレジスターの形成用ＴＦＴや、信号線を駆動する信号線駆動回路の形成
用ＴＦＴ等として用いることができる。
【００３８】
また、本発明のＴＦＴは、変形例として、図３、図４に示すように、基幹部ＤＮが、前
記ゲート電極Ｇと平面視で重畳するように形成されたＴＦＴ１０Ａにも適用することがで
きる。この変形例のＴＦＴ１０Ａは、半導体層ａ−Ｓｉの面積がゲート電極Ｇの面積より
小さく構成されている。この変形例のＴＦＴ１０Ａにおいては、半導体層ａ−Ｓｉのエッ
ジに起因する第３段部ＤＥ３（上述の第２段部ＤＥ２及びＳＥ２に相当）のみが形成され
、先述した第１段部ＤＥ１及びＳＥ１が形成されていないから、断線しやすい箇所をより
少なくして信頼性をより一層向上することができる。なお、ソース電極Ｓ及びドレイン電
極Ｄの基幹部が半導体層ａ−Ｓｉと重畳しても、寄生容量が発生する等の特段の問題は生
じない。
【００３９】
また、上記実施形態のＴＦＴをこれらのシフトレジスターの形成用ＴＦＴないし信号線
駆動回路の形成用ＴＦＴとして採用すれば、画素駆動用のａ−ＳｉＴＦＴと同時に低温下
で製造することができるので、特別の工程が不要となる。しかも、上記実施形態のＴＦＴ
をこれらのシフトレジスターの形成用ＴＦＴとして採用した場合には、液晶表示装置の走
査線を高速駆動可能なシフトレジスターを提供することができるようになる。なお、この
ようなシフトレジスターないし信号線駆動回路の形成用ＴＦＴの構成は、既に周知のもの
であるので、その詳細な説明は省略する。
【符号の説明】
【００４０】
１…表示パネル ２…表示領域 ３…引き回し配線形成領域 ４…走査線駆動用回路搭
載領域 ５…信号線駆動用回路搭載領域 ６…外部回路接続用端子領域 ７…透明基板
８…ゲート絶縁膜 １０、１０Ａ…ａ−ＳｉＴＦＴ Ｇ…ゲート電極 Ｓ…ソース電極
Ｄ…ドレイン電極 Ｓ−ｃｈ、Ｇ−ｃｈ…チャネル領域 Ｌ…チャネル長 Ｗ…チャネル
幅 ＤＮ…基幹部 ＤＴ…帯状凸部 ＤＥ１…第１段部 ＤＥ２、…第２段部 ＤＥ３…
第３段部 ａ−Ｓｉ…アモルファスシリコン層 Ｇ−ｃｈ…ジグザグ状チャネル領域 Ｓ
−ｃｈ…直線状チャネル領域
【特許請求の範囲】
【請求項１】
ゲート電極と、前記ゲート電極の表面を被覆する絶縁膜と、前記絶縁膜の表面に形成さ
れたアモルファスシリコンからなる半導体層と、前記絶縁膜の表面において前記半導体層
とその一部が重畳するようにして形成されたドレイン電極及びソース電極とを有し、チャ
ネル領域がジグザグ状に連なる一本の線状に形成されたアモルファスシリコン薄膜トラン
ジスターであって、
前記ソース電極及びドレイン電極の一方は前記半導体層の表面において複数の凹凸部を
描きながらジグザグ状に連なる１本の線形状に形成され、
前記ソース電極及びドレイン電極の他方は、基幹部と、前記基幹部から分岐された複数
の帯状の凸部と、を有する櫛型形状に形成され、
前記帯状凸部は、前記半導体層の表面に配置されると共に、前記ソース電極及びドレイ
ン電極の一方によって形成された凹部内にその先端部が配置されている、
ことを特徴とするアモルファスシリコン薄膜トランジスター。
【請求項２】
前記基幹部は前記ゲート電極と平面視で重畳しない位置に形成され、前記帯状凸部は前
記ゲート電極の側端部を被覆する前記絶縁膜の段差部分を乗り超える段部を有して前記半
導体層と平面視で重畳していることを特徴とする請求項１のアモルファスシリコン薄膜ト
ランジスター。
【請求項３】
前記基幹部は前記ゲート電極と平面視で重畳する位置に形成され、前記帯状凸部は前記
半導体層の側端部の段差部分を乗り超える段部を有して前記半導体層と平面視で重畳して
いることを特徴とする請求項１のアモルファスシリコン薄膜トランジスター。
【請求項４】
前記ソース電極及びドレイン電極の他方が、前記ソース電極及びドレイン電極の一方を
挟んで互いに噛み合うように対向配置された一対の櫛型状に形成されていることを特徴と
する請求項１に記載のアモルファスシリコン薄膜トランジスター。
【請求項５】
液晶表示装置の走査線駆動用ドライバーＩＣを構成するシフトレジスターであって、請
求項１〜４のいずれかに記載のアモルファスシリコン薄膜トランジスターを備えているこ
とを特徴とするシフトレジスター。
【請求項１】
ゲート電極と、前記ゲート電極の表面を被覆する絶縁膜と、前記絶縁膜の表面に形成さ
れたアモルファスシリコンからなる半導体層と、前記絶縁膜の表面において前記半導体層
とその一部が重畳するようにして形成されたドレイン電極及びソース電極とを有し、チャ
ネル領域がジグザグ状に連なる一本の線状に形成されたアモルファスシリコン薄膜トラン
ジスターであって、
前記ソース電極及びドレイン電極の一方は前記半導体層の表面において複数の凹凸部を
描きながらジグザグ状に連なる１本の線形状に形成され、
前記ソース電極及びドレイン電極の他方は、基幹部と、前記基幹部から分岐された複数
の帯状の凸部と、を有する櫛型形状に形成され、
前記帯状凸部は、前記半導体層の表面に配置されると共に、前記ソース電極及びドレイ
ン電極の一方によって形成された凹部内にその先端部が配置されている、
ことを特徴とするアモルファスシリコン薄膜トランジスター。
【請求項２】
前記基幹部は前記ゲート電極と平面視で重畳しない位置に形成され、前記帯状凸部は前
記ゲート電極の側端部を被覆する前記絶縁膜の段差部分を乗り超える段部を有して前記半
導体層と平面視で重畳していることを特徴とする請求項１のアモルファスシリコン薄膜ト
ランジスター。
【請求項３】
前記基幹部は前記ゲート電極と平面視で重畳する位置に形成され、前記帯状凸部は前記
半導体層の側端部の段差部分を乗り超える段部を有して前記半導体層と平面視で重畳して
いることを特徴とする請求項１のアモルファスシリコン薄膜トランジスター。
【請求項４】
前記ソース電極及びドレイン電極の他方が、前記ソース電極及びドレイン電極の一方を
挟んで互いに噛み合うように対向配置された一対の櫛型状に形成されていることを特徴と
する請求項１に記載のアモルファスシリコン薄膜トランジスター。
【請求項５】
液晶表示装置の走査線駆動用ドライバーＩＣを構成するシフトレジスターであって、請
求項１〜４のいずれかに記載のアモルファスシリコン薄膜トランジスターを備えているこ
とを特徴とするシフトレジスター。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２７２６６４（Ｐ２０１０−２７２６６４Ａ）
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２００９−１２２８０５（Ｐ２００９−１２２８０５）
【出願日】平成２１年５月２１日（２００９．５．２１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２１年５月２１日（２００９．５．２１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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