保護装置、相補型保護装置、信号出力装置、ラッチアップ阻止方法、及びプログラム
【課題】保護対象のスイッチング素子のラッチアップを阻止することができる保護装置、相補型保護装置、信号出力装置及びプログラムを提供する。
【解決手段】ＰＭＯＳトランジスタ１０６に対して過電流が流れていない状態でＰＭＯＳトランジスタ１０６を非導通状態にする場合、ＰＭＯＳトランジスタ２０Ａ及びＰＭＯＳトランジスタ２２の各々を導通状態とするように制御し、ＰＭＯＳトランジスタ１０６に対して過電流が流れている状態でＰＭＯＳトランジスタ１０６を非道通状態にする場合、ＰＭＯＳトランジスタ２０Ａを導通状態にすると共にＰＭＯＳトランジスタ２２を非導通状態にするように制御する。
【解決手段】ＰＭＯＳトランジスタ１０６に対して過電流が流れていない状態でＰＭＯＳトランジスタ１０６を非導通状態にする場合、ＰＭＯＳトランジスタ２０Ａ及びＰＭＯＳトランジスタ２２の各々を導通状態とするように制御し、ＰＭＯＳトランジスタ１０６に対して過電流が流れている状態でＰＭＯＳトランジスタ１０６を非道通状態にする場合、ＰＭＯＳトランジスタ２０Ａを導通状態にすると共にＰＭＯＳトランジスタ２２を非導通状態にするように制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護装置、相補型保護装置、信号出力装置、ラッチアップ阻止方法、及びプログラムに係り、特に、保護対象のスイッチング素子のラッチアップを阻止する保護装置、相補型保護装置、信号出力装置、ラッチアップ阻止方法、及びプログラムに関する。
【背景技術】
【０００２】
従来、例えばスピーカに接続されて用いられるアンプの出力段から過電流が出力された場合、過電流検知回路により過電流を検知して検知信号を制御回路に出力し、アンプをパワーダウンさせて、出力段を構成しているスイッチング素子（被保護対象スイッチング素子）が過電流によって破壊されることを防止していた（例えば、特許文献１及び２を参照）。なお、ここで、「パワーダウン」とは、アンプからの出力を停止すること意味し、具体的には被保護対象スイッチング素子の駆動を停止することを意味する。また、以下では、過電流が発生していないときのことを「通常時」という。
【０００３】
図９には、パワーダウンさせることが可能な従来のアンプ１００の一例が示されている。同図に示されるように、アンプ１００は、差動段１０２、オフセット段１０４、及び出力段１０５を含んで構成されている。出力段１０５は、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、「ＰＭＯＳトランジスタ」という。）１０６，１０８、Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、「ＮＭＯＳトランジスタ」という。）１１０，１１２、及び出力端子１１４を含んで構成されている。また、出力端子１１４には、コイル１１６の一端が接続されている。コイル１１６の他端は接地されている。なお、ここでは、出力端子１１４に５００ｎＨのインダクタ成分を有するコイル１１６を接続した場合を例に挙げている。
【０００４】
差動段１０２は、正入力信号が入力される正入力端子１０２Ａ、負入力信号が入力される負入力端子１０２Ｂ、アンプ１００に対して駆動用の正極電圧を付与する電源配線ＶＤＤに接続された電源端子１０２Ｃ、及びアンプ１００に対して接地電圧を付与する接地配線ＧＮＤに接続された接地端子１０２Ｄを備え、正入力端子１０２Ａに入力された正入力信号と負入力端子１０２Ｂに入力された負入力信号との差電圧を示す差電圧信号を増幅して後段のオフセット段１０４に出力する回路である。
【０００５】
オフセット段１０４は、差電圧信号が入力されるように差動段１０２に接続されており、入力された差電圧信号から差動段１０２で生じるオフセット電圧成分を除去した差動信号を生成して出力する。また、オフセット段１０４は、通常時が負出力状態の出力端子であって、入力された差動電圧信号からオフセット電圧成分を除去して得た正極の差動信号を出力する出力端子１０４Ａと、通常時が正出力状態の出力端子であって、入力された差動電圧信号のオフセット電圧成分を除去して得た負極の差動信号を出力する出力端子１０４Ｂと、電源配線ＶＤＤに接続された電源端子１０４Ｃと、接地配線ＧＮＤに接続された接地端子１０４Ｄと、を備えている。
【０００６】
ＰＭＯＳトランジスタ１０６は、ラッチアップから保護する対象（被保護対象スイッチング素子）であって、出力端子１０４Ａに接続されたゲート端子と、電源配線ＶＤＤに接続されたソース端子と、出力端子１１４に接続されたドレイン端子とを備え、通常時導通状態のソース端子及びドレイン端子間が、ゲート端子にオフ電圧（ソース端子及びドレイン端子間を非導通状態にする電圧）が印加されたときに非導通状態になるように構成されている。
【０００７】
ＰＭＯＳトランジスタ１０８は、アンプ１００において過電流検知回路（図示省略）により過電流が検知されたときにＰＭＯＳトランジスタ１０６のソース端子及びドレイン端子間を非導通状態にするスイッチング素子であって、電源配線ＶＤＤに接続されたソース端子と、ＰＭＯＳトランジスタ１０６のゲート端子に接続されたドレイン端子と、過電流検知回路に接続された制御回路（図示省略）に接続されてその制御回路よって通常時にオフ電圧が印加されるゲート端子と、を備えている。
【０００８】
ＮＭＯＳトランジスタ１１０は、第２被保護対象スイッチング素子であって、出力端子１０４Ｂに接続されたゲート端子と、接地配線ＧＮＤに接続されたソース端子と、出力端子１１４に接続されたドレイン端子とを備え、通常時導通状態のソース端子及びドレイン端子間が、ゲート端子にオフ電圧が印加されたときに非導通状態になるように構成されている。
【０００９】
ＮＭＯＳトランジスタ１１２は、アンプ１００において過電流検知回路により過電流が検知されたときにＮＭＯＳトランジスタ１１０のソース端子及びドレイン端子間を非導通状態にするものであって、電源配線ＶＤＤに接続されたソース端子と、ＮＭＯＳトランジスタ１１０のゲート端子に接続されたドレイン端子と、制御回路に接続されてその制御回路よって通常時にオフ電圧が印加されるゲート端子とを備えている。
【００１０】
このように構成されたアンプ１００では、過電流検知回路によって過電流が検知されたときに制御回路がＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の各々のソース端子及びドレイン端子間を非導通状態にするようにＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２を制御する。すなわち、ＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２の各々のソース端子及びドレイン端子間を導通状態とするようにＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２の各ゲート端子に印加する電圧の大きさを制御する。これによって、ＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１０の各々のゲート端子に対してオフ電圧が印加されるため、過電流が遮断される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５−２５２４９４号公報
【特許文献２】特開平３−１５９４０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の各々のゲート端子に対して急激にオフ電圧が印加されるため（ＰＭＯＳトランジスタ１０６のゲート端子への印加電圧の大きさの経時変化の一例は図１０（ｂ）を参照）、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の各々のソース端子及びドレイン端子間は導通状態から非導通状態に急激に変化し、出力端子１１４では、一例として図１０（ｃ）に示すように過電流が流れている状態から電流が流れない状態への急激な変化が生じる。そのため、出力端子１１４にサージ電流が発生し、発生したサージ電流によって一例として図１０（ａ）に示すようにアンプ１００の出力電圧の大きさは一時的に接地電圧の大きさを下回り、その結果、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０にラッチアップが生じてＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０が破壊される、という問題点があった。
【００１３】
本発明は上記問題点を解決するために成されたものであり、保護対象のスイッチング素子のラッチアップを阻止することができる保護装置、相補型保護装置、信号出力装置、ラッチアップ阻止方法、及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、請求項１に記載の保護装置は、通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成された直列素子部であって、第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧とは異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子の該制御端子に一端が接続され、前記第１電圧線に他端が接続された直列素子部と、前記被保護対象スイッチング素子に備えられた所定の容量値の容量と、前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にするように制御する制御手段と、を備えている。
【００１５】
請求項１に記載の保護装置では、直列素子部が、通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成され、第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧とは異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子の該制御端子に一端が接続され、前記第１電圧線に他端が接続される。
【００１６】
また、請求項１に記載の保護装置では、所定の容量値の容量が前記被保護対象スイッチング素子に備えられる。
【００１７】
そして、請求項１に記載の保護装置では、制御手段により、前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にするように制御される。
【００１８】
このように、請求項１に記載の保護装置では、直列素子部が通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成され、第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧とは異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子の該制御端子に一端が接続され、前記第１電圧線に他端が接続され、所定の容量値の容量が前記被保護対象スイッチング素子に備えられ、前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にするように制御されるので、保護対象のスイッチング素子のラッチアップを阻止することができる。
【００１９】
また、請求項２に記載の保護装置は、請求項１に記載の発明において、前記直列素子部の一端を第２抵抗素子を介して前記制御端子に接続したものである。これにより、被保護対象スイッチング素子の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、被保護対象スイッチング素子のラッチアップをより一層確実に阻止することができる。
【００２０】
また、請求項３に記載の保護装置は、請求項２記載の発明において、前記第２抵抗素子の両端間を短絡させる短絡状態と該両端間を短絡させない非短絡状態とに切替可能な短絡・非短絡切替手段を更に含み、前記制御手段が、前記被保護対象スイッチング素子に対して第１電流値以上かつ第２電流値未満の電流値で電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にするように制御すると共に前記第２抵抗素子の両端間を短絡状態にするように前記短絡・非短絡切替手段を制御し、前記被保護対象スイッチング素子に対して前記第２電流値以上の電流値で電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にするように制御すると共に前記第２抵抗素子の両端間を非短絡状態にするように前記短絡・非短絡切替手段を制御するものである。これにより、被保護対象スイッチング素子のラッチアップを過電流の大きさに応じて多段階的に阻止することができる。
【００２１】
また、請求項４に記載の保護装置は、請求項１〜請求項３の何れか１項に記載の発明において、前記容量を容量性負荷とした場合、該容量性負荷を充電可能状態と充電不可能状態とに切替可能な充電許否切替手段を更に含み、前記制御手段が、更に、前記被保護対象スイッチング素子に対して前記第１電流値以上かつ第２電流値未満の電流値で電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記容量性負荷を充電不可能状態にするように前記充電許否切替手段を制御し、前記被保護対象スイッチング素子に対して前記第２電流値以上の電流値で電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記容量性負荷を充電可能状態にするように前記充電許否切替手段を制御するものである。これにより、被保護対象スイッチング素子のラッチアップを過電流の大きさに応じてきめ細かく多段階的に阻止することができる。
【００２２】
また、請求項５に記載の保護装置は、請求項１〜請求項４の何れか１項に記載の発明において、前記容量に少なくとも１つ並列に接続された第２容量性負荷を更に含むものである。これにより、被保護対象スイッチング素子の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、被保護対象スイッチング素子のラッチアップをより一層確実に阻止することができる。
【００２３】
また、請求項６に記載の保護装置は、請求項５に記載の発明において、前記第２容量性負荷の少なくとも１つに設けられ、該第２容量性負荷を充電可能状態と充電不可能状態とに切替可能な第２充電許否切替手段を更に含み、前記制御手段が、更に、前記被保護対象スイッチング素子に対して電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、該電流の大きさの増加に対応して充電可能状態の前記第２容量性負荷を増やすように前記第２充電許否切替手段を制御するものである。これにより、被保護対象スイッチング素子のラッチアップを過電流の大きさに応じてよりきめ細かく多段階的に阻止することができる。
【００２４】
また、請求項７に記載の保護装置は、請求項１〜請求項６の何れか１項に記載の発明において、前記第１スイッチング素子を、ゲート容量Ｃが１００ｐＦ＜Ｃ＜３００ｐＦを前提とする出力用トランジスタとし、該出力用トランジスタの駆動能力をＸｕｍとした場合、前記第１スイッチング素子を導通状態にするように制御するためのパワーダウン信号の信号経路にＸｕｍ＜ＲＣ＜（６００００／Ｘ）ｕｍを満足する抵抗を挿入したものとしてもよい。これにより、保護対象のスイッチング素子のラッチアップをより高精度に阻止することができる。
【００２５】
一方、上記目的を達成するために、請求項８に記載の保護装置は、通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成された直列素子部であって、第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧とは異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子の該制御端子に前記第１スイッチング素子側の一端が接続され、前記抵抗素子側の他端が前記第１電圧線に接続された直列素子部と、一端が前記第１スイッチング素子及び前記抵抗素子の接続部に接続され、他端が前記第１電圧線に接続され、通常時非導通状態の第２スイッチング素子と、前記被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子及び前記第２スイッチング素子の各々を導通状態にするように制御し、前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御する制御手段と、を備えている。
【００２６】
請求項８に記載の保護装置では、直列素子部が、通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成され、第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧とは異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子の該制御端子に直列素子部の前記第１スイッチング素子側の一端が接続され、直列素子部の前記抵抗素子側の他端が前記第１電圧線に接続される。
【００２７】
また、請求項８に記載の保護装置では、通常時非導通状態の第２スイッチング素子の一端が前記第１スイッチング素子及び前記抵抗素子の接続部に接続され、他端が前記第１電圧線に接続される。
【００２８】
そして、請求項８に記載の保護装置では、制御手段により、前記被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子及び前記第２スイッチング素子の各々が導通状態にされるように制御され、前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子が導通状態にされると共に前記第２スイッチング素子が非導通状態にされるように制御される。
【００２９】
このように、請求項８に記載の保護装置では、前記被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子及び前記第２スイッチング素子の各々が導通状態にされるように制御され、前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子が導通状態にされると共に前記第２スイッチング素子が非導通状態にされるように制御されるので、被保護対象スイッチング素子のラッチアップを阻止することができ、かつポップノイズの発生を抑制することができる。
【００３０】
また、請求項９に記載の保護装置は、請求項８に記載の発明において、前記直列素子部の一端を第２抵抗素子を介して前記制御端子に接続したものである。これにより、被保護対象スイッチング素子の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、被保護対象スイッチング素子のラッチアップをより一層確実に阻止することができる。
【００３１】
また、請求項１０に記載の保護装置は、請求項９に記載の発明において、前記第２抵抗素子の両端間を短絡させる短絡状態と該両端間を短絡させない非短絡状態とに切替可能な短絡・非短絡切替手段を更に含み、前記制御手段が、更に、前記被保護対象スイッチング素子に対して第１電流値以上かつ第２電流値未満の電流値で過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御し、かつ前記第２抵抗素子の両端間を短絡状態にするように前記短絡・非短絡切替手段を制御し、前記被保護対象スイッチング素子に対して前記第２電流値以上の電流値で過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御し、かつ前記第２抵抗素子の両端間を非短絡状態にするように前記短絡・非短絡切替手段を制御するものである。これにより、被保護対象スイッチング素子のラッチアップを過電流の大きさに応じて多段階的に阻止することができる。
【００３２】
また、請求項１１に記載の保護装置は、請求項８〜請求項１０の何れか１項に記載の発明において、前記被保護対象スイッチング素子に備えられた所定の容量値の容量を更に含むものである。これにより、被保護対象スイッチング素子の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、被保護対象スイッチング素子のラッチアップをより一層確実に阻止することができる。
【００３３】
また、請求項１２に記載の保護装置は、請求項１１に記載の発明において、前記容量を容量性負荷とした場合、該容量性負荷を前記容量性負荷を充電可能状態と充電不可能状態とに切替可能な充電許否切替手段を更に含み、前記制御手段が、更に、前記被保護対象スイッチング素子に対して前記第１電流値以上かつ第２電流値未満の電流値で過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記容量性負荷を充電不可能状態にするように前記充電許否切替手段を制御し、前記被保護対象スイッチング素子に対して前記第２電流値以上の電流値で過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記容量性負荷を充電可能状態にするように前記充電許否切替手段を制御するものである。これにより、被保護対象スイッチング素子のラッチアップを過電流の大きさに応じてよりきめ細かく多段階的に阻止することができる。
【００３４】
また、請求項１３に記載の保護装置は、請求項１１または請求項１２に記載の発明において、前記容量に少なくとも１つ並列に接続された第２容量性負荷を更に含むものである。これにより、被保護対象スイッチング素子の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、被保護対象スイッチング素子のラッチアップをより一層確実に阻止することができる。
【００３５】
また、請求項１４に記載の保護装置は、請求項１３に記載の発明において、前記第２容量性負荷の少なくとも１つに設けられ、該第２容量性負荷を充電可能状態と充電不可能状態とに切替可能な第２充電許否切替手段を更に含み、前記制御手段が、更に、前記被保護対象スイッチング素子に対して過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、該過電流の大きさの増加に対応して充電可能状態の前記第２容量性負荷を増やすように前記第２充電許否切替手段を制御するものである。これにより、被保護対象スイッチング素子のラッチアップを過電流の大きさに応じてよりきめ細かく多段階的に阻止することができる。
【００３６】
一方、上記目的を達成するために、請求項１５に記載の相補型保護装置は、請求項１〜請求項７の何れか１項に記載の保護装置と、通常時非導通状態の第３スイッチング素子及び該第３スイッチング素子に直列に接続された第３抵抗素子を含んで構成された第２直列素子部であって、前記第１端子に対応しており、前記第２電圧線に接続された対応第１端子、前記第２端子に対応しており、該第２端子に接続された対応第２端子、及び前記制御端子に対応している対応制御端子を備え、通常時導通状態の前記対応第１端子及び前記対応第２端子間を、該対応制御端子にオフ電圧が印加されたときに非導通状態にする第２被保護対象スイッチング素子の該対応制御端子に一端が接続され、前記第２電圧線に他端が接続された第２直列素子部と、前記第２被保護対象スイッチング素子に備えられた所定の容量値の第２容量と、を含み、前記制御手段が、更に、前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にするように制御するものである。
【００３７】
請求項１５に記載の相補型保護装置では、請求項１〜請求項７の何れか１項に記載の保護装置を含んで構成され、第２直列素子部が通常時非導通状態の第３スイッチング素子及び該第３スイッチング素子に直列に接続された第３抵抗素子を含んで構成されると共に、前記第１端子に対応しており、前記第２電圧線に接続された対応第１端子、前記第２端子に対応しており、該第２端子に接続された対応第２端子、及び前記制御端子に対応している対応制御端子を備え、通常時導通状態の前記対応第１端子及び前記対応第２端子間を、該対応制御端子にオフ電圧が印加されたときに非導通状態にする第２被保護対象スイッチング素子の該対応制御端子に一端が接続され、前記第２電圧線に他端が接続される。
【００３８】
また、請求項１５に記載の相補型保護装置では、所定の容量値の第２容量が前記第２被保護対象スイッチング素子に備えられる。
【００３９】
そして、請求項１５に記載の相補型保護装置では、前記制御手段により、更に、前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にするように制御される。
【００４０】
このように、請求項１５に記載の相補型保護装置では、請求項１〜請求項７の何れか１項に記載の保護装置と、通常時非導通状態の第３スイッチング素子及び該第３スイッチング素子に直列に接続された第３抵抗素子を含んで構成された第２直列素子部であって、前記第１端子に対応しており、前記第２電圧線に接続された対応第１端子、前記第２端子に対応しており、該第２端子に接続された対応第２端子、及び前記制御端子に対応している対応制御端子を備え、通常時導通状態の前記対応第１端子及び前記対応第２端子間を、該対応制御端子にオフ電圧が印加されたときに非導通状態にする第２被保護対象スイッチング素子の該対応制御端子に一端が接続され、前記第２電圧線に他端が接続された第２直列素子部と、前記第２被保護対象スイッチング素子に備えられた所定の容量値の第２容量と、を含み、更に、前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にするように制御されるので、保護対象のスイッチング素子のラッチアップを阻止することができる。
【００４１】
また、請求項１６に記載の相補型保護装置は、請求項１５に記載の発明において、前記第２直列素子部の一端を前記第４抵抗素子を介して前記対応制御端子に接続したものである。これにより、第２被保護対象スイッチング素子の各々の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、第２被保護対象スイッチング素子の各々のラッチアップをより一層確実に阻止することができる。
【００４２】
また、請求項１７に記載の相補型保護装置は、請求項１６に記載の発明において、前記第４抵抗素子の両端間を短絡させる短絡状態と該両端間を短絡させない非短絡状態とに切替可能な第２短絡・非短絡切替手段を更に含み、前記制御手段が、前記第２被保護対象スイッチング素子に対して前記第１電流値以上かつ前記第２電流値未満の電流値で電流が流れている状態で前記第２被保護対象スイッチング素子の前記対応第１端子及び前記対応第２端子間を非導通状態にする場合、前記第３スイッチング素子を導通状態にするように制御すると共に前記第４抵抗素子を短絡状態にするように前記第２短絡・非短絡切替手段を制御し、前記第２被保護対象スイッチング素子に対して前記第２電流値以上の電流値で電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にするように制御すると共に前記第４抵抗素子を非短絡状態にするように前記第２短絡・非短絡切替手段を制御するものである。これにより、第２被保護対象スイッチング素子のラッチアップを過電流の大きさに応じて多段階的に阻止することができる。
【００４３】
また、請求項１８に記載の相補型保護装置は、請求項１５〜請求項１７の何れか１項に記載の発明において、前記第２容量を第３容量性負荷とした場合、該第３容量性負荷を充電可能状態と充電不可能状態とに切替可能な第３充電許否切替手段を更に含み、前記制御手段が、更に、前記第２被保護対象スイッチング素子に対して前記第１電流値以上かつ前記第２電流値未満の電流値で電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３容量性負荷を充電不可能状態にするように前記第３充電許否切替手段を制御し、前記第２被保護対象スイッチング素子に対して前記第２電流値以上の電流値で電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３容量性負荷を充電可能状態にするように前記第３充電許否切替手段を制御するものである。これにより、第２被保護対象スイッチング素子のラッチアップを過電流の大きさに応じてよりきめ細かく多段階的に阻止することができる。
【００４４】
また、請求項１９に記載の相補型保護装置は、請求項１５〜請求項１８の何れか１項に記載の発明において、前記第２容量に少なくとも１つ並列に接続された第４容量性負荷を更に含むものである。これにより、第２被保護対象スイッチング素子の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、第２被保護対象スイッチング素子のラッチアップをより一層確実に阻止することができる。
【００４５】
また、請求項２０に記載の相補型保護装置は、請求項１９に記載の発明において、前記第４容量性負荷の少なくとも１つに設けられ、該第４容量性負荷を充電可能状態と充電不可能状態とに切替可能な第４充電許否切替手段を更に含み、前記制御手段が、更に、前記第２被保護対象スイッチング素子に対して電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、該電流の大きさの増加に対応して充電可能状態の前記第４容量性負荷を増やすように前記第４充電許否切替手段を制御するものである。これにより、第２被保護対象スイッチング素子のラッチアップを過電流の大きさに応じてよりきめ細かく多段階的に阻止することができる。
【００４６】
また、請求項２１に記載の相補型保護装置は、請求項１５〜請求項２０の何れか１項に記載の発明において、前記第３スイッチング素子を、ゲート容量Ｃが１００ｐＦ＜Ｃ＜３００ｐＦを前提とする出力用トランジスタとし、該出力用トランジスタの駆動能力をＸｕｍとした場合、前記第３スイッチング素子を導通状態にするように制御するためのパワーダウン信号の信号経路にＸｕｍ＜ＲＣ＜（６００００／Ｘ）ｕｍを満足する抵抗を挿入したものである。これにより、第２被保護対象スイッチング素子のラッチアップをより高精度に阻止することができる。
【００４７】
一方、上記目的を達成するために、請求項２２に記載の相補型保護装置は、請求項８〜請求項１４の何れか１項に記載の保護装置と、通常時非導通状態の第３スイッチング素子及び該第３スイッチング素子に直列に接続された第３抵抗素子を含んで構成された第２直列素子部であって、前記第１端子に対応しており、前記第２電圧線に接続された対応第１端子、前記第２端子に対応しており、該第２端子に接続された対応第２端子、及び前記制御端子に対応している対応制御端子を備え、通常時導通状態の前記対応第１端子及び前記対応第２端子間を、該対応制御端子にオフ電圧が印加されたときに非導通状態にする第２被保護対象スイッチング素子の該対応制御端子に前記第３スイッチング素子側の一端が接続され、前記第３抵抗素子側の他端が前記第２電圧線に接続された第２直列素子部と、一端が前記第３スイッチング素子及び前記第３抵抗素子の接続部に接続され、他端が前記第２電圧線に接続され、通常時非導通状態の第４スイッチング素子と、を含み、前記制御手段が、更に、前記第２被保護対象スイッチング素子に対して過電流が流れていない状態で該第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子及び前記第４スイッチング素子の各々を導通状態にするように制御し、前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にするように制御するものである。
【００４８】
請求項２２に記載の相補型保護装置では、請求項８〜請求項１４の何れか１項に記載の保護装置を含んで構成され、第２直列素子部が通常時非導通状態の第３スイッチング素子及び該第３スイッチング素子に直列に接続された第３抵抗素子を含んで構成されると共に、前記第１端子に対応しており、前記第２電圧線に接続された対応第１端子、前記第２端子に対応しており、該第２端子に接続された対応第２端子、及び前記制御端子に対応している対応制御端子を備え、通常時導通状態の前記対応第１端子及び前記対応第２端子間を、該対応制御端子にオフ電圧が印加されたときに非導通状態にする第２被保護対象スイッチング素子の該対応制御端子に第２直列素子部の前記第３スイッチング素子側の一端が接続され、第２直列素子部の前記第３抵抗素子側の他端が前記第２電圧線に接続される。
【００４９】
また、請求項２２に記載の相補型保護装置では、第４スイッチング素子の一端が前記第３スイッチング素子及び前記第３抵抗素子の接続部に接続され、第４スイッチング素子の他端が前記第２電圧線に接続される。
【００５０】
そして、請求項２２に記載の相補型保護装置では、前記制御手段により、更に、前記第２被保護対象スイッチング素子に対して過電流が流れていない状態で該第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子及び前記第４スイッチング素子の各々が導通状態にされるように制御され、前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子が導通状態にされると共に前記第４スイッチング素子が非導通状態にされるように制御される。
【００５１】
このように、請求項２２に記載の相補型保護装置では、制御手段により、更に、前記第２被保護対象スイッチング素子に対して過電流が流れていない状態で該第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子及び前記第４スイッチング素子の各々が導通状態にされるように制御され、前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子が導通状態にされると共に前記第４スイッチング素子が非導通状態にされるように制御されるので、相補型のスイッチング素子を構成する被保護対象スイッチング素子及び第２被保護対象スイッチング素子のラッチアップを阻止することができ、かつポップノイズの発生を抑制することができる。
【００５２】
また、請求項２３に記載の相補型保護装置は、請求項２２に記載の発明において、前記第２直列素子部の一端を前記第４抵抗素子を介して前記対応制御端子に接続したものである。これにより、第２被保護対象スイッチング素子の各々の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、第２被保護対象スイッチング素子の各々のラッチアップをより一層確実に阻止することができる。
【００５３】
また、請求項２４に記載の相補型保護装置は、請求項２３に記載の発明において、前記第４抵抗素子の両端間を短絡させる短絡状態と該両端間を短絡させない非短絡状態とに切替可能な第２短絡・非短絡切替手段を更に含み、前記制御手段が、更に、前記第２被保護対象スイッチング素子に対して前記第１電流値以上かつ前記第２電流値未満の電流値で過電流が流れている状態で前記第２被保護対象スイッチング素子の前記対応第１端子及び前記対応第２端子間を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にするように制御し、かつ前記第４抵抗素子を短絡状態にするように前記第２短絡・非短絡切替手段を制御し、前記第２被保護対象スイッチング素子に対して前記第２電流値以上の電流値で過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にするように制御し、かつ前記第４抵抗素子を非短絡状態にするように前記第２短絡・非短絡切替手段を制御するものである。これにより、第２被保護対象スイッチング素子のラッチアップを過電流の大きさに応じて多段階的に阻止することができる。
【００５４】
また、請求項２５に記載の相補型保護装置は、請求項２２〜請求項２４の何れか１項に記載の発明において、前記第２被保護対象スイッチング素子に備えられた所定の容量値の第２容量を更に含むものである。これにより、第２被保護対象スイッチング素子の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、第２被保護対象スイッチング素子のラッチアップをより一層確実に阻止することができる。
【００５５】
また、請求項２６に記載の相補型保護装置は、請求項２５に記載の発明において、前記第２容量を第３容量性負荷とした場合、該第３容量性負荷を充電可能状態と充電不可能状態とに切替可能な第３充電許否切替手段を更に含み、前記制御手段が、更に、前記第２被保護対象スイッチング素子に対して前記第１電流値以上かつ前記第２電流値未満の電流値で過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３容量性負荷を充電不可能状態にするように前記第３充電許否切替手段を制御し、前記第２被保護対象スイッチング素子に対して前記第２電流値以上の電流値で過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３容量性負荷を充電可能状態にするように前記第３充電許否切替手段を制御するものである。これにより、第２被保護対象スイッチング素子のラッチアップを過電流の大きさに応じてよりきめ細かく多段階的に阻止することができる。
【００５６】
また、請求項２７に記載の相補型保護装置は、請求項２５または請求項２６に記載の発明において、前記第２容量に少なくとも１つ並列に接続された第４容量性負荷を更に含むものである。これにより、第２被保護対象スイッチング素子の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、第２被保護対象スイッチング素子のラッチアップをより一層確実に阻止することができる。
【００５７】
また、請求項２８に記載の相補型保護装置は、請求項２７に記載の発明において、前記第４容量性負荷の少なくとも１つに設けられ、該第４容量性負荷を充電可能状態と充電不可能状態とに切替可能な第４充電許否切替手段を更に含み、前記制御手段が、更に、前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、該過電流の大きさの増加に対応して充電可能状態の前記第４容量性負荷を増やすように前記第４充電許否切替手段を制御するものである。これにより、第２被保護対象スイッチング素子のラッチアップを過電流の大きさに応じてよりきめ細かく多段階的に阻止することができる。
【００５８】
また、請求項２９に記載の相補型保護装置は、請求項２２〜請求項２８の何れか１項に記載の発明において、前記被保護対象スイッチング素子、前記第１スイッチング素子及び前記第２スイッチング素子で構成されたスイッチング素子群と、前記第２被保護対象スイッチング素子、前記第３スイッチング素子及び前記第４スイッチング素子で構成されたスイッチング素子群との一方のスイッチング素子群を構成している各スイッチング素子をＮ型電界効果トランジスタとし、他方のスイッチング素子群を構成している各スイッチング素子をＰ型電界効果トランジスタとしたものである。これにより、相補型のスイッチング素子を構成する被保護対象スイッチング素子及び第２被保護対象スイッチング素子のラッチアップを阻止することができ、かつポップノイズの発生を抑制することができる。
【００５９】
一方、上記目的を達成するために、請求項３０に記載の信号出力装置は、請求項１５〜請求項２９の何れか１項に記載の相補型保護装置と、前記制御端子に前記被保護対象スイッチング素子を駆動させるための電圧を印加すると共に、前記対応制御端子に前記第２被保護対象スイッチング素子を駆動させるための電圧を印加する電圧印加手段と、前記電圧印加手段によって印加された電圧に応じた信号を前記インダクタ部を介して出力する信号出力手段と、を備えている。
【００６０】
また、請求項３０に記載の信号出力装置は、請求項１５〜請求項２９の何れか１項に記載の相補型保護装置と、前記制御端子に前記被保護対象スイッチング素子を駆動させるための電圧を印加すると共に、前記対応制御端子に前記第２被保護対象スイッチング素子を駆動させるための電圧を印加する電圧印加手段と、前記電圧印加手段によって印加された電圧に応じた信号を前記インダクタ部を介して出力する信号出力手段と、を備えている。
【００６１】
請求項３０に記載の信号出力装置では、請求項１５〜請求項２９の何れか１項に記載の相補型保護装置を含んで構成され、電圧印加手段により、前記制御端子に前記被保護対象スイッチング素子を駆動させるための電圧が印加されると共に、前記対応制御端子に前記第２被保護対象スイッチング素子を駆動させるための電圧が印加され、信号出力手段により、前記電圧印加手段によって印加された電圧に応じた信号が前記インダクタ部を介して出力される。
【００６２】
従って、請求項３０に記載の信号出力装置は、請求項１５〜請求項２９の何れか１項に記載の相補型保護装置と同様に作用するので、請求項１５〜請求項２９の何れか１項に記載の相補型保護装置と同様の効果を得ることができる。
【００６３】
一方、上記目的を達成するために、請求項３１に記載のラッチアップ阻止方法は、請求項８〜請求項１４の何れか１項に記載の保護装置のラッチアップ阻止方法であって、前記被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子及び前記第２スイッチング素子の各々を導通状態にし、前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にすることを特徴としている。
【００６４】
従って、請求項３１に記載のラッチアップ阻止方法は、請求項８〜請求項１４の何れか１項に記載の保護装置と同様に作用するので、請求項１に記載の保護装置と同様の効果を得ることができる。
【００６５】
一方、上記目的を達成するために、請求項３２に記載のラッチアップ阻止方法は、請求項２２〜請求項３０の何れか１項に記載の相補型保護装置のラッチアップ阻止方法であって、前記第２被保護対象スイッチング素子に対して過電流が流れていない状態で該第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子及び前記第４スイッチング素子の各々を導通状態にし、前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にすることを特徴としている。
【００６６】
従って、請求項３２に記載のラッチアップ阻止方法は、請求項２２〜請求項３０の何れか１項に記載の相補型保護装置と同様に作用するので、請求項２２〜請求項３０の何れか１項に記載の相補型保護装置と同様の効果を得ることができる。
【００６７】
一方、上記目的を達成するために、請求項３３に記載のプログラムは、コンピュータを、第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧と異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成された直列素子部であって、該の該制御端子に前記第１スイッチング素子側の一端が接続され、前記抵抗素子側の他端が前記第１電圧線に接続された直列素子部の該第１スイッチング素子、並びに一端が前記第１スイッチング素子及び前記抵抗素子の接続部に接続され、他端が前記第１電圧線に接続され、通常時非導通状態の第２スイッチング素子の各々を導通状態にするように制御する手段、及び、前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御する手段として機能させるためのものである。
【００６８】
従って、請求項３３に記載のプログラムは、請求項８に記載の保護装置と同様に作用するので、請求項８に記載の保護装置と同様の効果を得ることができる。
【００６９】
一方、上記目的を達成するために、請求項３４に記載のプログラムは、コンピュータを、第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧と異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成された直列素子部であって、該の該制御端子に前記第１スイッチング素子側の一端が接続され、前記抵抗素子側の他端が前記第１電圧線に接続された直列素子部の該第１スイッチング素子、並びに一端が前記第１スイッチング素子及び前記抵抗素子の接続部に接続され、他端が前記第１電圧線に接続され、通常時非導通状態の第２スイッチング素子の各々を導通状態にするように制御する手段、前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御する手段、前記第１端子に対応しており、前記第２電圧線に接続された対応第１端子、前記第２端子に対応しており、該第２端子に接続された対応第２端子、及び前記制御端子に対応している対応制御端子を備え、通常時導通状態の前記対応第１端子及び前記対応第２端子間を、該対応制御端子にオフ電圧が印加されたときに非導通状態にする第２被保護対象スイッチング素子に対して過電流が流れていない状態で該第２被保護対象スイッチング素子を非導通状態にする場合、通常時非導通状態の第３スイッチング素子及び該第３スイッチング素子に直列に接続された第３抵抗素子を含んで構成された第２直列素子部であって、該第２被保護対象スイッチング素子の該対応制御端子に前記第３スイッチング素子側の一端が接続され、前記第３抵抗素子側の他端が前記第２電圧線に接続された第２直列素子部の該第３スイッチング素子、並びに一端が該第３スイッチング素子及び該第３抵抗素子の接続部に接続され、他端が前記第２電圧線に接続され、通常時非導通状態の第４スイッチング素子の各々を導通状態にするように制御する手段、及び前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にするように制御する手段として機能させるためのものである。
【００７０】
従って、請求項３４に記載のプログラムは、請求項２２に記載の保護装置と同様に作用するので、請求項２２に記載の相補型保護装置と同様の効果を得ることができる。
【発明の効果】
【００７１】
本発明によれば、保護対象のスイッチング素子のラッチアップを阻止することができる、という効果が得られる。
【図面の簡単な説明】
【００７２】
【図１】第１の実施形態に係るアンプの構成の一例を示す構成図である。
【図２】図１に示すアンプのパワーダウン時の電圧値又は電流値の経時変化の一例を示すグラフであり、（ａ）はアンプの出力端子の電圧値の経時変化を示し、（ｂ）は保護対象のＰＭＯＳトランジスタのゲート端子に印加される電圧値の経時変化を示し、（ｃ）はアンプに流れる過電流の電流値の経時変化を示す。
【図３】第２の実施形態に係るアンプの構成の一例を示す構成図である。
【図４】第２の実施形態に係るパワーダウン処理プログラムの処理の流れを示すフローチャートである。
【図５】第３の実施形態に係るアンプの構成の一例を示す構成図である。
【図６】第３〜第５の実施形態に係るパワーダウン処理プログラムの処理の流れを示すフローチャートである。
【図７】第４の実施形態に係るアンプの構成の一例を示す構成図である。
【図８】第５の実施形態に係るアンプの構成の一例を示す構成図である。
【図９】従来のアンプの構成の一例を示す構成図である。
【図１０】図９に示すアンプのパワーダウン時の電圧値又は電流値の経時変化の一例を示すグラフであり、（ａ）はアンプの出力端子の電圧値の経時変化を示し、（ｂ）は保護対象のＰＭＯＳトランジスタのゲート端子に印加される電圧値の経時変化を示し、（ｃ）はアンプに流れる過電流の電流値の経時変化を示す。
【図１１】実施形態に係るアンプを制御するための構成の変形例を示す図である。
【図１２】実施形態に係るアンプを制御するための構成の変形例を示す図である。
【発明を実施するための形態】
【００７３】
以下、図面を参照して、本発明を実施するための形態の一例について詳細に説明する。なお、以下では、本発明をスピーカに接続して使用されるアンプに適用した場合について説明する。また、本実施形態に係るアンプにおいて、図９示すアンプ１００の構成と同一の構成については同一の符号を付して説明を省略する。また、以下では、相補型のスイッチング素子（所謂ＣＭＯＳ）を構成しているＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの双方をラッチアップからの保護対象とした場合を例に挙げて説明するが、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの何れかを保護対象とした場合には少なくとも保護対象のＭＯＳトランジスタに対して本発明を適用すればよいことは言うまでもない。
【００７４】
さて、図９に示すアンプ１００では、出力端子１１４からの出力がグラウンドショート時に過電流を止めた際にはマイナスサージ電流によってラッチアップが生じ、出力端子１１４からの出力が電源ショート時に過電流を止めた際にはプラスサージ電流によって生じる。また、ラッチアップが生じると考えられるコイル１１６のインダクタンス値は、過電流が３Ａのときに３５０ｎＨ程度であることが知られている。従って、３５０ｎＨ程度のインダクタ成分を有するコイル１１６又はコイル１１６に相当するインダクタ部が出力端子１１４に接続されている場合にはラッチアップを阻止するための対策が必要となる。
【００７５】
［第１の実施形態］
【００７６】
図１には、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のラッチアップの発生を阻止するようにパワーダウンさせることが可能な本第１の実施形態に係るアンプ１５０の一例が示されている。
【００７７】
同図に示されるように、アンプ１５０は、図９に示すアンプ１００に比べ、出力段１０５に代えて出力段１５２を適用した点、図９において図示を省略した制御回路１５８、及び図９において図示を省略した過電流検知回路１６０を設けた点のみが異なっている。出力段１５２は、図９に示す出力段１０５に比べ、直列素子部１６２，１６４及びゲート容量１６６，１６８を設けた点のみが異なっている。なお、本第１の実施形態に係るアンプ１５０は、ＩＣ(Integrated Circuit)によって構成されており、このＩＣにアンプ１５０全体を制御する制御回路１５８が形成されている。
【００７８】
直列素子部１６２は、ＰＭＯＳトランジスタ１０８及び抵抗素子１５４を含んで構成されており、抵抗素子１５４は、電源配線ＶＤＤとＰＭＯＳトランジスタ１０６のゲート端子との間をＰＭＯＳトランジスタ１０８と共に接続するようにＰＭＯＳトランジスタ１０８に直列に接続されている。換言すると、ＰＭＯＳトランジスタ１０８のドレイン端子が抵抗素子１５４を介してＰＭＯＳトランジスタ１０６のゲート端子に接続されている。
【００７９】
直列素子部１６４は、ＮＭＯＳトランジスタ１１２及び抵抗素子１５６を含んで構成されており、抵抗素子１５６は、接地配線ＧＮＤとＮＭＯＳトランジスタ１０６のゲート端子との間をＮＭＯＳトランジスタ１１２と共に接続するようにＮＭＯＳトランジスタ１１２に直列に接続されている。換言すると、ＮＭＯＳトランジスタ１１２のドレイン端子が抵抗素子１５６を介してＮＭＯＳトランジスタ１１０のゲート端子に接続されている。
【００８０】
ゲート容量１６６は、ＰＭＯＳトランジスタ１０６のゲート容量である。図面では、理解を容易にするため、ＰＭＯＳトランジスタ１０６のゲート端子とＰＭＯＳトランジスタ１０６のソース端子との間に挿入されている形態で図示されている。
【００８１】
ゲート容量１６８は、ＮＭＯＳトランジスタ１１０のゲート容量である。図面では、理解を容易にするため、ＮＭＯＳトランジスタ１１０のゲート端子とＮＭＯＳトランジスタ１１０のソース端子との間に挿入されている形態で図示されている。なお、本第１の実施形態では、容量性負荷としてゲート容量１６６，１６８を例に挙げているが、これに限らず、例えば、ゲート容量に代えてコンデンサを適用してもよい。この場合、例えば、ゲート容量１６２に代えて適用するコンデンサの一方の電極がＰＭＯＳトランジスタ１０６のゲート端子に、他方の電極がＰＭＯＳトランジスタ１０６のソース端子に各々接続され、ゲート容量１６８に代えて適用するコンデンサの一方の電極がＮＭＯＳトランジスタ１１０のゲート端子に、他方の電極がＮＭＯＳトランジスタ１１０のソース端子に各々接続される。また、コンデンサに限らず、可変容量ダイオードなどの容量性負荷を適用しても良い。このように、ＭＯＳトランジスタのソース端子とゲート端子との間に所定の容量値で容量が形成されていればよい。なお、本第１の実施形態では、「所定の容量値」として、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のラッチアップを阻止することを可能にする容量値であって、シミュレーションや実験などによって予め定められた容量値を採用している。
【００８２】
過電流検知回路１６０は、コイル１１６と接地線との間に挿入されており、過電流を検知したときに過電流検知信号を出力する。また、過電流検知回路１６０は、制御回路１５８に接続されている。従って、制御回路１５８は、過電流検知回路１６０から出力された過電流検知信号を受信することができる。
【００８３】
一方、ＰＭＯＳトランジスタ１０８のゲート端子は、制御回路１５８に接続されている。また、ＮＭＯＳトランジスタ１１２のゲート端子も制御回路１５８に接続されている。従って、制御回路１５８は、ＰＭＯＳトランジスタ１０８のゲート端子及びＮＭＯＳトランジスタ１１２のゲート端子の各々に対してＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２の各々のスイッチング素子としての機能のオン状態及びオフ状態を切り替えるための電圧を印加することができる。
【００８４】
次に、本第１の実施形態に係るアンプ１５０の作用を説明する。
【００８５】
上記のように構成されたアンプ１５０では、過電流検知回路１６０によって過電流が検知されたときに制御回路１５８がＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の各々のソース端子及びドレイン端子間を非導通状態にするようにＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２を制御する。すなわち、ＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２の各々のソース端子及びドレイン端子間を導通状態とするようにＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２の各ゲート端子に印加する電圧の大きさを制御する。これによって、ＰＭＯＳトランジスタ１０６のゲート端子は、ゲート容量１６６が充電されながらプルアップされると共に、ＮＭＯＳトランジスタ１１０のゲート端子は、ゲート容量１６８が充電されながらプルダウンされる。この場合、図９に示すアンプ１００に比べ、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の各々のゲート端子への印加電圧の大きさが緩やかに大きくなるため（ＰＭＯＳトランジスタ１０６のゲート端子への印加電圧の大きさの経時変化の一例は図２（ｂ）を参照）、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の各々のソース端子及びドレイン端子間は導通状態から非導通状態に緩やかに変化し、出力端子１１４では、一例として図２（ｃ）に示すように過電流が流れている状態から電流が流れない状態への変化が図１０（ｃ）に比べて緩やかになっている。そのため、出力端子１１４にサージ電流が発生することなく、一例として図２（ａ）に示すようにアンプ１００の出力電圧の大きさは図１０（ａ）に比べ接地電圧の大きさへと緩やかに降下していく。その結果、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０でラッチアップを発生させることなくアンプ１５０をパワーダウンさせることができる。
【００８６】
また、本第１の実施形態では、上記各ＭＯＳトランジスタのゲート容量として概ね１００〜３００ｐＦの容量を持たせることが可能であることを前提として、３５０ｎＨ程度のインダクタ成分が存在する場合の形態例を挙げて説明したが、上記各ＭＯＳトランジスタのゲート容量として概ね１００〜３００ｐＦの容量を持たせることが可能であることを前提として、５００ｎＨのインダクタ成分が存在すると仮定した場合、導通状態の出力トランジスタ（例えば、本第１の実施形態では、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０）を非導通状態にするのに要する時間は３μｓ以上（過電流による破壊を考慮すると上限は２０ｍｓ）となる。但し、この値は前提条件として出力用ＭＯＳトランジスタ（例えば、本第１の実施形態では、ＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２）の最大駆動能力に依存しており、本第１の実施形態では１〜５Ａを想定している。例えば、５Ａを採用した場合には、導通状態から非導通状態への移行所要時間は５μｓ以上となる。更に、導通状態から非導通状態へ移行させるまでの遅延時間の計算モデルとして、他の遅延要素も含めると、“遅延時間ｔ＝ＲＣ〜２ＲＣ”で簡易に計算することが可能である。この場合、ワーストモデルを考えて、抵抗素子１５４，１５６としてｔ＝ＲＣで５００ｎＨのインダクタ成分を形成する抵抗素子を挿入することが好ましい。
【００８７】
また、本第１の実施形態では、過電流が検知されたときにＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２の各々のソース端子及びドレイン端子間を導通状態とするようにＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２の各ゲート端子に電圧を印加する場合の形態例を挙げて説明したが、これに限らず、通常時にＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２の各々のソース端子及びドレイン端子間を導通状態とするようにＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２の各ゲート端子に電圧を印加してもよいことは言うまでもない。
【００８８】
また、本第１の実施形態では、抵抗素子１５４がＰＭＯＳトランジスタ１０６のゲート端子に接続され、ＰＭＯＳトランジスタ１０８のソース端子が電源配線ＶＤＤに接続された場合の形態例を挙げて説明したが、本発明はこれに限定されるものではなく、ＰＭＯＳトランジスタ１０８のソース端子がＰＭＯＳトランジスタ１０６のゲート端子に接続され、抵抗素子１５４が電源配線ＶＤＤに接続されるようにしてもよい。このように、電源配線ＶＤＤとＰＭＯＳトランジスタ１０６のゲート端子との間に直列接続されたＰＭＯＳトランジスタ１０８及び抵抗素子１５４が挿入されていればよい。
【００８９】
また、本第１の実施形態では、抵抗素子１５６がＮＭＯＳトランジスタ１１０のゲート端子に接続され、ＮＭＯＳトランジスタ１１２のソース端子が接地配線ＧＮＤに接続された場合の形態例を挙げて説明したが、本発明はこれに限定されるものではなく、ＮＭＯＳトランジスタ１１２のソース端子がＮＭＯＳトランジスタ１１０のゲート端子に接続され、抵抗素子１５６が接地配線ＧＮＤに接続されるようにしてもよい。このように、接地配線ＧＮＤとＮＭＯＳトランジスタ１１０のゲート端子との間に直列接続されたＮＭＯＳトランジスタ１１２及び抵抗素子１５６が挿入されていればよい。
【００９０】
なお、本第１の実施形態では、制御回路１５８によってアンプ１５０を制御する場合の形態例を挙げて説明したが、本発明はこれに限定されるものではなく、制御回路１５８に代えて後述の第２〜５の実施形態で説明する制御部１６を適用してもよいことは言うまでもない。
【００９１】
［第２の実施形態］
【００９２】
ところで、上記第１の実施形態で説明した図１に示すアンプ１５０は、過電流の発生の有無に拘わらず図９に示すアンプ１００に比べ、パワーダウン状態への移行指示を受けてからパワーダウン状態に移行するまでに要する時間が長く、通常時にパワーダウン状態に移行する際に微小なポップノイズが発生してしまう、という問題点があった。
【００９３】
そこで、本第２の実施形態では、上記問題点を解決するためのアンプ１０について説明する。図３は、本第２の実施形態に係るアンプ１０の構成の一例を示す構成図である。同図に示すように、アンプ１０は、図９に示すアンプ１００に比べ、出力段１０５に代えて出力段１２を適用した点、並びに電流計１４、制御部１６及び入出力ポート（以下、「Ｉ／Ｏ」という。）１８を更に設けた点のみが異なっている。
【００９４】
出力段１２は、図９に示す出力段１０５に比べ、ＰＭＯＳトランジスタ１０８に代えて直列素子部２０及びＰＭＯＳトランジスタ２２を適用した点、及びＮＭＯＳトランジスタ１１２に代えて直列素子部３０及びＮＭＯＳトランジスタ３２を適用した点のみが異なっている。直列素子部２０は、第１スイッチング素子としてのＰＭＯＳトランジスタ２０Ａ及び抵抗素子２０Ｂを含んで構成されている。ＰＭＯＳトランジスタ２０Ａ及び抵抗素子２０Ｂは直列に接続されており、直列素子部２０の一端２０ＣはＰＭＯＳトランジスタ１０６のゲート端子に、他端２０Ｄは第１電圧線としての電源配線ＶＤＤに各々接続されている。ＰＭＯＳトランジスタ２０Ａのドレイン端子は直列素子部２０の一端２０Ｃを構成している。抵抗素子２０Ｂの一端はＰＭＯＳトランジスタ２０Ａのソース端子に接続されており、抵抗素子２０Ｂの他端は直列素子部２０の他端２０Ｄを構成している。
【００９５】
第２スイッチング素子としてのＰＭＯＳトランジスタ２２のドレイン端子は、直列素子部２０におけるＰＭＯＳトランジスタ２０Ａと抵抗素子２０Ｂとの接続部２０Ｅに、ＰＭＯＳトランジスタ２２のソース端子は電源配線ＶＤＤに各々接続されている。
【００９６】
直列素子部３０は、第３スイッチング素子としてのＮＭＯＳトランジスタ３０Ａ及び第３抵抗素子としての抵抗素子３０Ｂを含んで構成されている。ＮＭＯＳトランジスタ３０Ａ及び抵抗素子３０Ｂは直列に接続されており、直列素子部３０の一端３０ＣはＮＭＯＳトランジスタ１１０のゲート端子に、他端３０Ｄは第２電圧線としての接地配線ＧＮＤに各々接続されている。ＮＭＯＳトランジスタ３０Ａのドレイン端子は直列素子部３０の一端３０Ｃを構成している。抵抗素子３０Ｂの一端はＮＭＯＳトランジスタ３０Ａのソース端子に接続されており、抵抗素子３０Ｂの他端は直列素子部３０の他端３０Ｄを構成している。
【００９７】
第４スイッチング素子としてのＮＭＯＳトランジスタ３２のドレイン端子は、直列素子部３０におけるＮＭＯＳトランジスタ３０Ａと抵抗素子３０Ｂとの接続部３０Ｅに、ＮＭＯＳトランジスタ３２のソース端子は接地配線ＧＮＤに各々接続されている。
【００９８】
電流計１４は、コイル１１６と接地点との間に挿入されており、コイル１１６から接地点へ流出する電流の大きさを計測するものである。
【００９９】
制御部１６は、所定のプログラムの処理を実行することによりアンプ１０全体を制御するＣＰＵ（中央処理装置）、アンプ１０の作動を制御する制御プログラムや後述するパワーダウン処理プログラム、各種パラメータ等が予め記憶された記憶媒体であるＲＯＭ（Read Only Memory）、及び各種プログラムの実行時のワークエリア等として用いられる記憶媒体であるＲＡＭ(Random Access Memory)などを含んで構成されたコンピュータである。Ｉ／Ｏ１８は、制御部１６に接続された入出力ポートであり、電流計１４の出力端子、差動段１０２の正入力端子１０２Ａ、差動段１０２の負入力端子１０２Ｂ、ＰＭＯＳトランジスタ２０Ａ，２２の各ゲート端子、及びＮＭＯＳトランジスタ３０Ａ，３２の各ゲート端子が接続されている。従って、制御部１６は、Ｉ／Ｏ１８を介した電流計１４による計測結果の把握と、Ｉ／Ｏ１８を介した差動段１０２への正入力信号及び負入力信号の出力と、Ｉ／Ｏ１８を介したＰＭＯＳトランジスタ２０Ａ，２２の各ゲート端子、及びＮＭＯＳトランジスタ３０Ａ，３２の各ゲート端子への信号の出力と、を各々行うことができる。なお、本第２の実施形態では、アンプ１０をソフトウエア構成によって制御する場合の形態例を挙げて説明しているが、本発明はこれに限定されるものではなく、ハードウエア構成によって制御する形態であってもよいし、ソフトウエア構成及びハードウエア構成を組み合わせた制御方式であってもよい。
【０１００】
次に、本第２の実施形態に係るアンプ１０の作用について説明する。先ず、アンプ１０を介してスピーカから音声を出力する場合について説明する。なお、以下では、錯綜を回避するために、アンプ１０が初期状態に設定されている場合であって、スピーカから出力させる対象となる音声を示すアナログの音声信号が外部装置（図示省略）からアンプ１０に入力された場合について説明する。また、本実施形態において「初期状態」とは、ＰＭＯＳトランジスタ２０Ａ，２２のドレイン端子及びソース端子間を非導通状態（ＰＭＯＳトランジスタ２０Ａ，２２の各々のスイッチング素子としての機能がオフ状態）、ＮＭＯＳトランジスタ３０Ａ，３２のドレイン端子及びソース端子間を非導通状態（ＮＭＯＳトランジスタ３０Ａ，３２の各々のスイッチング素子としての機能がオフ状態）、ＰＭＯＳトランジスタ１０６のドレイン端子及びソース端子間を導通状態（ＰＭＯＳトランジスタ１０６のスイッチング素子としての機能がオン状態）、及びＮＭＯＳトランジスタ１１０のドレイン端子及びソース端子間を導通状態（ＮＭＯＳトランジスタ１１０のスイッチング素子としての機能がオン状態）であることを示す。
【０１０１】
制御部１６は、スピーカ（図示省略）から出力させる音声を示す音声信号を極性を変えてＩ／Ｏ１８を介して差動段１０２Ａに出力する。差動段１０２Ａでは、制御部１６から入力された音声信号としての正入力信号及び負入力信号の差電圧信号を生成し、生成した差電圧信号を増幅してオフセット段１０４を介して正極の差動信号をＰＭＯＳトランジスタ１０６のゲート端子に出力すると共に負極の差動信号をＮＭＯＳトランジスタ１１０に出力する。
【０１０２】
ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０は、オフセット段１０４から入力された差動信号に基づく電圧に応じて導通状態または非導通状態となり、これに応じて電流が出力端子１１４から出力される。出力端子１１４にスピーカが接続されている場合、出力端子１１４から出力された電流により元のアナログ信号に復元された音声信号がスピーカから再生される。
【０１０３】
ところで、本第２の実施形態に係るアンプ１０では、過電流が発生した場合に備えて予め用意されたパワーダウン処理が実行される。
【０１０４】
次に、図４を参照しながらパワーダウン処理を実行しているアンプ１０の作用について説明する。なお、図４は、アンプ１０の電源（図示省略）が投入された際に制御部１６によって実行されるパワーダウン処理プログラムの処理の流れを示すフローチャートである。なお、ここでは、錯綜を回避するために、制御部１６が電流計１４によって計測された電流値に基づいて出力端子１１４に過電流が流れたことを検知するものとして説明する。
【０１０５】
同図のステップ２００では、過電流を検知したかを判定し、否定判定となった場合にはステップ２０２に移行する。ステップ２０２では、アンプ１０をパワーダウン状態に移行させる条件（例えば、制御部１６がアンプ１００の電源の切断指示を受け付けたとの条件、アンプ１００の電源を投入してから所定時間経過したとの条件）を満足しているか否かを判定し、否定判定となった場合にはステップ２００に戻る一方、肯定判定となった場合にはステップ２０４に移行し、過電流が生じていないときのパワーダウン制御である通常パワーダウン制御を行った後、本パワーダウン処理プログラムを終了する。本ステップ２０４では、具体的には、各々非導通状態のＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ａ，３２を導通状態にするようにＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ａ，３２の各ゲート端子に対して、対応するオン電圧を印加する。なお、本明細書中において「オン電圧」とはＭＯＳトランジスタのソース端子及びドレイン端子間を導通状態（ＭＯＳトランジスタのスイッチング素子としての機能をオン状態）にするためのゲート電圧を示す。
【０１０６】
ステップ２０４の処理に応じて、ＰＭＯＳトランジスタ２０Ａが導通状態となる。また、ＰＭＯＳトランジスタ２２も導通状態となるため、直列素子部２０の他端２０Ｄと接続部２０Ｅとが短絡状態となり、電源配線ＶＤＤからＰＭＯＳトランジスタ２２及びＰＭＯＳトランジスタ２０Ａを介してＰＭＯＳトランジスタ１０６のゲート端子に電源電圧が印加される。これによって、ＰＭＯＳトランジスタ１０６は非導通状態となる（ＰＭＯＳトランジスタ１０６のゲート端子がプルアップされる）。
【０１０７】
また、ステップ２０４の処理に応じて、ＮＭＯＳトランジスタ３０Ａが導通状態となる。また、ＮＭＯＳトランジスタ３２も導通状態となるため、直列素子部３０の他端３０Ｄと接続部３０Ｅとが短絡状態となり、接地配線ＧＮＤからＮＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ３０Ａを介してＮＭＯＳトランジスタ１１０のゲート端子に接地電圧が印加される。これによって、ＮＭＯＳトランジスタ１１０は非導通状態となる（ＮＭＯＳトランジスタ１１０のゲート端子がプルダウンされる）。
【０１０８】
一方、ステップ２００において肯定判定となった場合にはステップ２０６に移行し、過電流が生じているときのパワーダウン制御である非常パワーダウン制御を行った後、本パワーダウン処理プログラムを終了する。本ステップ２０６では、具体的には、各々非導通状態のＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ａ，３２のうちのＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａの各ゲート端子に対して、対応するオン電圧を印加する。
【０１０９】
上記ステップ２０６の処理に応じて、ＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａが導通状態となる。このとき、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２は共に非導通状態のため、パワーダウン状態に移行する際の出力端子１１４に流れる電流は図１に示すアンプ１５０と同様に振る舞う。すなわち、マイナスサージ電流の発生が抑制される。これによって、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のラッチアップが阻止することができる。
【０１１０】
なお、本第２の実施形態では、抵抗素子２０Ｂの抵抗値よりもＰＭＯＳトランジスタ２２のオン抵抗の抵抗値を小さく設定することによりＰＭＯＳトランジスタ２２が支配的になり、抵抗素子３０Ｂの抵抗値よりもＮＭＯＳトランジスタ３２のオン抵抗の抵抗値を小さく設定することによりＮＭＯＳトランジスタ３２が支配的になるようにしたが、ＰＭＯＳトランジスタ２０Ａ，２２の双方を導通状態にする場合、ＰＭＯＳトランジスタ２０Ａ，２２のディメンジョンを変更することで、図９に示すアンプ１００のＰＭＯＳトランジスタ１０８でのプルアップと同等のパワーダウン時間にすることが可能となり、ＮＭＯＳトランジスタ３０Ａ，３２の双方を導通状態にする場合、ＮＭＯＳトランジスタ３０Ａ，３２のディメンジョンを変更することで、図９に示すアンプ１００のＮＭＯＳトランジスタ１１２でのプルダウンと同等のパワーダウン時間にすることが可能となる。
【０１１１】
［第３の実施形態］
【０１１２】
図５は、本第３の実施形態に係るアンプ５０の構成の一例を示す構成図である。なお、本第２の実施形態に係るアンプ５０は、図３に示すアンプ１０に比べ、出力段１２に代えて出力段５２を適用した点のみが異なっているので、本第３の実施形態では、上記第２の実施形態と異なる点のみを説明する。また、本第３の実施形態では、上記第２の実施形態で説明した構成と同一の構成は同一の符号を付し、その説明を省略する。
【０１１３】
出力段５２は、図３に示す出力段１２に比べ、充電許否切替手段としてのスイッチ５３と、容量性負荷としてのコンデンサ５４と、第３充電許否切替手段としてのスイッチ５５と、第３容量性負荷としてのコンデンサ５６とを更に設けた点のみが異なっている。
【０１１４】
コンデンサ５４の一方の電極はスイッチ５３を介してＰＭＯＳトランジスタ１０６のゲート端子に、他方の電極はＰＭＯＳトランジスタ１０６のソース端子に各々接続されている。
【０１１５】
コンデンサ５６の一方の電極はスイッチ５５を介してＮＭＯＳトランジスタ１１０のゲート端子に、他方の電極はＮＭＯＳトランジスタ１１０のソース端子に各々接続されている。
【０１１６】
スイッチ５３は、第１端子、第２端子及び制御端子を備え、導通状態（第１端子及び第２端子間が導通状態）と非導通状態（第１端子及び第２端子間が非導通状態）とを切り替えることによりコンデンサ５４を充電可能状態と充電不可能状態とに切り替えるものである。スイッチ５３の第１端子はコンデンサ５４の一方の電極に、スイッチ５３の第２端子はＰＭＯＳトランジスタ１０６のゲート端子に各々接続されている。スイッチ５３の制御端子はＩ／Ｏ１８を介して制御部１６に接続されている。従って、制御部１６は、Ｉ／Ｏ１８を介してスイッチ５３の導通状態と非導通状態とを切り替えることができる。
【０１１７】
スイッチ５５は、第１端子、第２端子及び制御端子を備え、導通状態（第１端子及び第２端子間が導通状態）と非導通状態（第１端子及び第２端子間が非導通状態）とを切り替えることによりコンデンサ５６を充電可能状態と充電不可能状態とに切り替えるものである。スイッチ５５の第１端子はコンデンサ５６の一方の電極に、スイッチ５５の第２端子はＮＭＯＳトランジスタ１１０のゲート端子に各々接続されている。スイッチ５５の制御端子はＩ／Ｏ１８を介して制御部１６に接続されている。従って、制御部１６は、Ｉ／Ｏ１８を介してスイッチ５５の導通状態と非導通状態とを切り替えることができる。
【０１１８】
次に、図６を参照しながらパワーダウン処理を実行しているアンプ５０の作用について説明する。なお、図６は、アンプ５０の電源（図示省略）が投入された際に制御部１６によって実行されるパワーダウン処理プログラムの処理の流れを示すフローチャートである。なお、図４に示すパワーダウン処理プログラムのステップと同一のステップについては同一のステップ番号を付して説明を省略する。また、ここでは、錯綜を回避するために、上記ステップ２００の処理では出力端子１１４を流れる電流値が第１電流値以上のときに過電流を検知し、図３に示すアンプ１０の回路構成ではラッチアップの対策が不十分であるとして予め定められた過電流の電流値（少なくとも第１電流値よりも大きな電流値）を第２電流値とした場合について説明する。
【０１１９】
同図のステップ２００において肯定判定となった場合にはステップ３００に移行し、電流計１４によって計測された電流値が第２電流値以上であるか否かを判定し、否定判定となった場合には現在流れている過電流の電流値が第１電流値以上かつ第２電流値未満であると判定し、ステップ３０２に移行する。ステップ３０２では、第１電流値以上かつ第２電流値未満の過電流が流れているときのパワーダウン制御である第１非常パワーダウン制御を行った後、本パワーダウン処理プログラムを終了する。本ステップ３０２では、具体的には、各々非導通状態のＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ａ，３２のうちのＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａの各ゲート端子に対して、対応するオン電圧を印加すると共に、スイッチ５３，５５を非導通状態にするようにスイッチ５３，５５を制御する。
【０１２０】
上記ステップ３０２の処理に応じて、ＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａが導通状態となる。また、スイッチ５３，５５は非導通状態となる。これにより、ＰＭＯＳトランジスタ１０６のゲート端子は、抵抗素子２０Ｂ及びＰＭＯＳトランジスタ２０Ａを介してプルアップされ、ＮＭＯＳトランジスタ１１０のゲート端子は、抵抗素子３０Ｂ及びＮＭＯＳトランジスタ３０Ａを介してプルダウンされる。
【０１２１】
一方、ステップ３００において肯定判定となった場合にはステップ３０４に移行する。ステップ３０４では、第２電流値以上の過電流が流れているときのパワーダウン制御である第２非常パワーダウン制御を行った後、本パワーダウン処理プログラムを終了する。本ステップ３０４では、具体的には、各々非導通状態のＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ａ，３２のうちのＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａの各ゲート端子に対して、対応するオン電圧を印加すると共に、スイッチ５３，５５を導通状態にするようにスイッチ５３，５５を制御する。
【０１２２】
上記ステップ３０４の処理に応じて、ＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａが導通状態となる。また、スイッチ５３，５５も導通状態となる。これにより、ＰＭＯＳトランジスタ１０６のゲート端子は、コンデンサ５４が充電されながら、抵抗素子２０Ｂ及びＰＭＯＳトランジスタ２０Ａを介してプルアップされると共に、ＮＭＯＳトランジスタ１１０のゲート端子は、コンデンサ５６が充電されながら、抵抗素子３０Ｂ及びＮＭＯＳトランジスタ３０Ａを介してプルダウンされる。
【０１２３】
従って、上記ステップ３０４の処理によって、ＰＭＯＳトランジスタ１０６のゲート端子は、上記ステップ３０２の処理によってＰＭＯＳトランジスタ１０６のゲート端子がプルアップされるよりもゆっくりとプルアップされる。また、上記ステップ３０４の処理によって、ＮＭＯＳトランジスタ１１０のゲート端子は、上記ステップ３０２の処理によってＮＭＯＳトランジスタ１１０のゲート端子がプルダウンされるよりもゆっくりとプルダウンされる。つまり、アンプ５０では、過電流が第２電流値以上のときのパワーダウンの際に、コンデンサ５４，５６が充電されることになるので、抵抗素子２０Ｂ及びコンデンサ５４の時定数、並びに抵抗素子３０Ｂ及びコンデンサ５６の時定数により、過電流が第１電流値以上かつ第２電流値未満のときよりもＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０が導通状態から非導通状態に緩やかに（ゆっくりと）移行するため、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のラッチアップをより確実に阻止することができる。
【０１２４】
また、本第３の実施形態では、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２を適用した場合の形態例を挙げて説明したが、本発明はＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２を採用しなくても成立する。この場合、本第３の実施形態に係るパワーダウン処理プログラムの上記ステップ２０４の処理において、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２の各ゲート端子に対してオン電圧を印加する必要がなくなるため、制御部１６にかかる処理負荷を軽減することもできる。なお、この場合、スイッチ５３，５５がなくても本発明は成立するが、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のスイッチングの応答速度を電流の大きさに応じて多段階的に変化させる場合には、スイッチ５３，５５を採用することが好ましい。例えば、通常時にパワーダウンを行う場合にはスイッチ５３を非導通状態とし、過電流が発生した際にスイッチ５３を導通状態にする、という形態例が挙げられる。なお、スイッチ５３，５５を採用しなくても本発明は成立する。この場合、コンデンサ５４，５６に代えてＭＯＳトランジスタのゲート容量（本実施形態では、ＰＭＯＳトランジスタ１０６のゲート容量及びＮＭＯＳトランジスタ１１０のゲート容量）を適用することが好ましい。
【０１２５】
［第４の実施形態］
【０１２６】
図７は、本第４の実施形態に係るアンプ６０の構成の一例を示す構成図である。なお、本第４の実施形態に係るアンプ６０は、図５に示すアンプ５０に比べ、出力段５２に代えて出力段６２を適用した点のみが異なっているので、本第３の実施形態では、上記第２の実施形態と異なる点のみを説明する。また、本第３の実施形態では、上記第２の実施形態で説明した構成と同一の構成は同一の符号を付し、その説明を省略する。
【０１２７】
出力段６２は、図５に示す出力段５２に比べ、直列素子部２０の一端２０ＣがＰＭＯＳトランジスタ１０６のゲート端子に直接接続されていない点、直列素子部３０の一端３０ＣがＮＭＯＳトランジスタ１１０のゲート端子に直接接続されていない点、第２容量性負荷としてのコンデンサ６４を更に設けた点、短絡・非短絡切替手段としてのスイッチ６８を更に設けた点、第４容量性負荷としてのコンデンサ７０を更に設けた点、第２抵抗素子としての抵抗素子６６を更に設けた点、及び第４抵抗素子としての抵抗素子７２を更に設けた点、及び第２短絡・非短絡切替手段としてのスイッチ７４を更に設けた点のみが異なっている。
【０１２８】
コンデンサ６４は、コンデンサ５４に対して並列接続されるように、一方の電極がＰＭＯＳトランジスタ１０６のゲート端子に、他方の電極がＰＭＯＳトランジスタ１０６のソース端子に各々接続されている。
【０１２９】
抵抗素子６６は直列素子部２０に直列に接続されている。具体的には、抵抗素子６６の一端がＰＭＯＳトランジスタ１０６のゲート端子に、他端が直列素子部２０の一端２０Ｃに各々接続されている。
【０１３０】
スイッチ６８は、第１端子、第２端子及び制御端子を備え、導通状態（第１端子及び第２端子間が導通状態）と非導通状態（第１端子及び第２端子間が非導通状態）とを切り替えることにより抵抗素子６６の両端間を短絡状態と非短絡状態とに切り替えるものである。スイッチ６８の第１端子は直列素子部２０の一端２０Ｃに、スイッチ６８の第２端子はＰＭＯＳトランジスタ１０６のゲート端子に、スイッチ６８の制御端子はＩ／Ｏ１８を介して制御部１６に接続されている。従って、制御部１６は、Ｉ／Ｏ１８を介してスイッチ６８の導通状態と非導通状態とを切り替えることができる。
【０１３１】
コンデンサ７０は、コンデンサ５６に対して並列接続されるように、一方の電極がＮＭＯＳトランジスタ１１０のゲート端子に、他方の電極がＮＭＯＳトランジスタ１１０のソース端子に各々接続されている。
【０１３２】
抵抗素子７２は直列素子部３０に直列に接続されている。具体的には、抵抗素子７２の一端がＮＭＯＳトランジスタ１１０のゲート端子に、他端が直列素子部３０の一端３０Ｃに各々接続されている。
【０１３３】
スイッチ７４は、第１端子、第２端子及び制御端子を備え、導通状態（第１端子及び第２端子間が導通状態）と非導通状態（第１端子及び第２端子間が非導通状態）とを切り替えることにより抵抗素子７２の両端間を短絡状態と非短絡状態とに切り替えるものである。スイッチ７４の第１端子は直列素子部３０の一端３０Ｃに、スイッチ７４の第２端子はＮＭＯＳトランジスタ１１０のゲート端子に、スイッチ７４の制御端子はＩ／Ｏ１８を介して制御部１６に接続されている。従って、制御部１６は、Ｉ／Ｏ１８を介してスイッチ７４の導通状態と非導通状態とを切り替えることができる。
【０１３４】
次に、図６を参照しながらパワーダウン処理を実行しているアンプ６０の作用について説明する。なお、図６は、アンプ６０の電源（図示省略）が投入された際に制御部１６によって実行されるパワーダウン処理プログラムの処理の流れを示すフローチャートである。図４に示すパワーダウン処理プログラムのステップと同一のステップについては同一のステップ番号を付して説明を省略する。また、ここでは、錯綜を回避するために、上記ステップ２００の処理では出力端子１１４を流れる電流値が第１電流値以上のときに過電流を検知し、図５に示すアンプ５０の回路構成ではラッチアップの対策が不十分であるとして予め定められた過電流の電流値（少なくとも第１電流値よりも大きな電流値）を第２電流値とした場合について説明する。
【０１３５】
同図のステップ３００において否定判定となった場合にはステップ３０２Ｂに移行する。ステップ３０２Ｂでは、本第４の実施形態に係る第１非常パワーダウン制御を行った後、本パワーダウン処理プログラムを終了する。本ステップ３０２Ｂでは、具体的には、各々非導通状態のＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ａ，３２のうちのＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａの各ゲート端子に対して、対応するオン電圧を印加すると共に、スイッチ６８，７４を導通状態にするようにスイッチ６８，７４を制御し、更に、スイッチ５３，５５を非導通状態とするようにスイッチ８４を制御する。
【０１３６】
上記ステップ３０２の処理に応じて、ＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａが導通状態となる。また、スイッチ６８，７４も導通状態となり、抵抗素子６６の両端間及び抵抗素子７２の両端間の各々が短絡状態となる。これにより、ＰＭＯＳトランジスタ１０６のゲート端子は、コンデンサ６４が充電されながら、抵抗素子２０Ｂ、ＰＭＯＳトランジスタ２０Ａ及びスイッチ６８を介してプルアップされ、ＮＭＯＳトランジスタ１１０のゲート端子は、コンデンサ７０が充電されながら、抵抗素子３０Ｂ、ＮＭＯＳトランジスタ３０Ａ及びスイッチ７４を介してプルダウンされる。
【０１３７】
従って、上記ステップ３０２Ｂの処理によって、ＰＭＯＳトランジスタ１０６のゲート端子は、上記第３の実施形態で説明した図５に示すアンプ５０のＰＭＯＳトランジスタ１０６のゲート端子が上記ステップ３０２の処理に応じてプルアップされるよりもゆっくりとプルアップされ、ＮＭＯＳトランジスタ１１０のゲート端子は、上記第３の実施形態で説明した図５に示すアンプ５０のＮＭＯＳトランジスタ１１０のゲート端子が上記ステップ３０２の処理に応じてプルダウンされるよりもゆっくりとプルダウンされる。つまり、アンプ６０では、過電流が第１電流値以上かつ第２電流値未満のときのパワーダウンの際に、コンデンサ６４，７０が充電されることになるので、抵抗素子２０Ｂ及びコンデンサ６４の時定数、並びに抵抗素子３０Ｂ及びコンデンサ７０の時定数により、上記第３の実施形態で説明したアンプ５０に流れる過電流が第１電流値以上かつ第２電流値未満のときよりもＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０を導通状態から非導通状態に緩やかに（ゆっくりと）移行させることができる。
【０１３８】
一方、ステップ３００において肯定判定となった場合にはステップ３０４Ｂに移行する。ステップ３０４Ｂでは、本第４の実施形態に係る第２非常パワーダウン制御を行った後、本パワーダウン処理プログラムを終了する。本ステップ３０４Ｂでは、具体的には、各々非導通状態のＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ｂ，３２のうちのＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａの各ゲート端子に対して、対応するオン電圧を印加すると共に、スイッチ６８，７４を非導通状態にするようにスイッチ６８，７４を制御し、更に、スイッチ５３，５５を導通状態とするようにスイッチ５３，５５を制御する。
【０１３９】
上記ステップ３０４Ｂの処理に応じて、ＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａが導通状態となる。また、スイッチ５３，５５も導通状態となる。更に、スイッチ６８，７４は非導通状態となり、抵抗素子６６の両端間及び抵抗素子７２の両端間の各々が非短絡状態となる。これにより、ＰＭＯＳトランジスタ１０６のゲート端子は、コンデンサ５４，６４が充電されながら、抵抗素子２０Ｂ、ＰＭＯＳトランジスタ２０Ａ及び抵抗素子６６を介してプルアップされると共に、ＮＭＯＳトランジスタ１１０のゲート端子は、コンデンサ５６，７０が充電されながら、抵抗素子３０Ｂ、ＮＭＯＳトランジスタ３０Ａ及び抵抗素子７２を介してプルダウンされる。
【０１４０】
従って、上記ステップ３０４Ｂの処理によって、ＰＭＯＳトランジスタ１０６のゲート端子は、上記ステップ３０２Ｂの処理によってＰＭＯＳトランジスタ１０６のゲート端子がプルアップされるよりもゆっくりとプルアップされる。また、上記ステップ３０４Ｂの処理によって、ＮＭＯＳトランジスタ１１０のゲート端子は、上記ステップ３０２Ｂの処理によってＮＭＯＳトランジスタ１１０のゲート端子がプルダウンされるよりもゆっくりとプルダウンされる。つまり、アンプ６０では、過電流が第２電流値以上のときのパワーダウンの際に、コンデンサ５４，５６，６４，７０が充電されることになるので、抵抗素子２０Ｂ及びコンデンサ５４，６４の時定数、並びに抵抗素子３０Ｂ及びコンデンサ５６，７０の時定数により、上記ステップ３０２Ｂの処理による場合よりもＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０を導通状態から非導通状態に緩やかに（ゆっくりと）移行させることができる。
【０１４１】
また、本第４の実施形態では、上記ステップ３０２Ｂの処理によってスイッチ５３，５５を非導通状態にしたが、これに限らず、導通状態としてもよい。この場合、コンデンサ５４，５６が充電されることになるため、スイッチ５３，５５を非導通状態にする場合に比べ、ＰＭＯＳトランジスタ１０６のプルアップに要する時間及びＮＭＯＳトランジスタ１１０のプルダウンに要する時間を遅延させることができる。従って、アンプ６０の使用環境やＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のオン抵抗の大きさなどに応じてスイッチ５３，５５を導通状態にするか非導通状態にするかを使い分けることが可能となる。
【０１４２】
また、本第４の実施形態では、上記ステップ３０２Ｂの処理によってスイッチ６８、７４を導通状態とし、上記ステップ３０４Ｂの処理によってスイッチ６８，７４を非導通状態としたが、これに限らず、スイッチ６８，７４を常時導通状態或いは非導通状態としてもよい。
【０１４３】
また、本第４の実施形態では、過電流が第１電流値以上かつ第２電流値未満の場合と第２電流値以上の場合とでＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の導通状態から非導通状態への移行時間を異ならせるようにしたが、これに限らず、例えば、過電流が第１電流値以上かつ第２電流値未満の場合と第２電流値以上かつ第３電流値未満の場合と第３電流値以上の場合とでＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の導通状態から非導通状態への移行時間を異ならせるようにしてもよい。この場合、例えば、過電流が第１電流値以上かつ第２電流値未満の場合には、スイッチ５３，５５を非導通状態とし、スイッチ６８，７４を導通状態とし、過電流が第２電流値以上かつ第３電流値未満の場合には、スイッチ５３，５５を導通状態とし、スイッチ６８，７４を導通状態とし、過電流が第３電流値以上の場合には、スイッチ５３，５５を導通状態とし、スイッチ６８，７４を非導通状態とするように制御部１６により制御すればよい。
【０１４４】
また、本第４の実施形態では、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２を適用した場合の形態例を挙げて説明したが、本発明はＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２を採用しなくても成立する。この場合、本第４の実施形態に係るパワーダウン処理プログラムの上記ステップ２０４の処理において、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２の各ゲート端子に対してオン電圧を印加する必要がなくなるため、制御部１６にかかる処理負荷を軽減することもできる。なお、この場合、スイッチ５３，５５がなくても本発明は成立するが、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のスイッチングの応答速度を電流の大きさに応じて多段階的に変化させる場合には、スイッチ５３，５５を採用することが好ましい。例えば、通常時にパワーダウンを行う場合にはスイッチ５３を非導通状態とし、過電流が発生した際にスイッチ５３を導通状態にする、という形態例が挙げられる。
【０１４５】
［第５の実施形態］
【０１４６】
図８は、本第５の実施形態に係るアンプ８０の構成の一例を示す構成図である。なお、本第４の実施形態に係るアンプ８０は、図７に示すアンプ６０に比べ、出力段６２に代えて出力段８２を適用した点のみが異なっているので、本第５の実施形態では、上記第４の実施形態と異なる点のみを説明する。また、本第５の実施形態では、上記第４の実施形態で説明した構成と同一の構成は同一の符号を付し、その説明を省略する。
【０１４７】
出力段８２は、図７に示す出力段６２に比べ、コンデンサ６４の一方の電極がＰＭＯＳトランジスタのゲート端子に直接接続されていない点、及びコンデンサ７０の一方の電極がＮＭＯＳトランジスタ１１０のゲート端子に直接接続されていない点、及び第２充電許否切替手段としてのスイッチ８４を更に設けた点、及び第４充電許否切替手段としてのスイッチ８６を更に設けた点のみが異なっている。
【０１４８】
スイッチ８４は、第１端子、第２端子及び制御端子を備え、導通状態（第１端子及び第２端子間が導通状態）と非導通状態（第１端子及び第２端子間が非導通状態）とを切り替えることによりコンデンサ６４を充電可能状態と充電不可能状態とに切り替えるものである。スイッチ８４の第１端子はコンデンサ６４の一方の電極に、スイッチ８４の第２端子はＰＭＯＳトランジスタ１０６のゲート端子に各々接続されている。スイッチ８４の制御端子はＩ／Ｏ１８を介して制御部１６に接続されている。従って、制御部１６は、Ｉ／Ｏ１８を介してスイッチ８４の導通状態と非導通状態とを切り替えることができる。
【０１４９】
スイッチ８６は、第１端子、第２端子及び制御端子を備え、導通状態（第１端子及び第２端子間が導通状態）と非導通状態（第１端子及び第２端子間が非導通状態）とを切り替えることによりコンデンサ７０を充電可能状態と充電不可能状態とに切り替えるものである。スイッチ８６の第１端子はコンデンサ７０の一方の電極に、スイッチ８６の第２端子はＮＭＯＳトランジスタ１１０のゲート端子に各々接続されている。スイッチ８６の制御端子はＩ／Ｏ１８を介して制御部１６に接続されている。従って、制御部１６は、Ｉ／Ｏ１８を介してスイッチ８６の導通状態と非導通状態とを切り替えることができる。
【０１５０】
次に、図６を参照しながらパワーダウン処理を実行しているアンプ８０の作用について説明する。なお、図６は、アンプ８０の電源（図示省略）が投入された際に制御部１６によって実行されるパワーダウン処理プログラムの処理の流れを示すフローチャートである。なお、本第５の実施形態に係るパワーダウン処理プログラムにおいて、上記第３の実施形態と同一のステップについては同一のステップ番号を付して説明を省略する。
【０１５１】
同図のステップ３００において否定判定となった場合にはステップ３０２Ｃに移行する。ステップ３０２Ｃでは、本第５の実施形態に係る第１非常パワーダウン制御を行った後、本パワーダウン処理プログラムを終了する。本ステップ３０２Ｃでは、具体的には、各々非導通状態のＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ｂ，３２のうちのＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａの各ゲート端子に対して、対応するオン電圧を印加すると共に、スイッチ６８，７４を導通状態にするようにスイッチ６８，７４を制御し、更に、スイッチ５３，５５，８４，８６を非導通状態とするようにスイッチ５３，５５，８４，８６を制御する。
【０１５２】
上記ステップ３０２Ｃの処理に応じて、ＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａが導通状態となる。また、スイッチ６８，７４も導通状態となり、抵抗素子６６の両端間及び抵抗素子７２の両端間の各々が短絡状態となる。更に、スイッチ５３，５５，８４，８６が非導通状態となる。これにより、ＰＭＯＳトランジスタ１０６のゲート端子は、抵抗素子２０Ｂ、ＰＭＯＳトランジスタ２０Ａ及びスイッチ６８を介してプルアップされ、ＮＭＯＳトランジスタ１１０のゲート端子は、抵抗素子３０Ｂ、ＮＭＯＳトランジスタ３０Ａ及びスイッチ７４を介してプルダウンされる。
【０１５３】
一方、ステップ３００において肯定判定となった場合にはステップ３０４Ｃに移行する。ステップ３０４Ｃでは、本第４の実施形態に係る第２非常パワーダウン制御を行った後、本パワーダウン処理プログラムを終了する。本ステップ３０４Ｃでは、具体的には、各々非導通状態のＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ａ，３２のうちのＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａの各ゲート端子に対して、対応するオン電圧を印加すると共に、スイッチ６８，７４を非導通状態にするようにスイッチ６８，７４を制御し、更に、スイッチ５３，５５，８４，８６を導通状態とするようにスイッチ５３，５５，８４，８６を制御する。
【０１５４】
上記ステップ３０４Ｃの処理に応じて、ＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａが導通状態となる。また、スイッチ５３，５５，８４，８６も導通状態となる。更に、スイッチ６８，７４は非導通状態となり、抵抗素子６６の両端間及び抵抗素子７２の両端間の各々が非短絡状態となる。これにより、ＰＭＯＳトランジスタ１０６のゲート端子は、コンデンサ５４，６４が充電されながら、抵抗素子２０Ｂ、ＰＭＯＳトランジスタ２０Ａ及び抵抗素子６６を介してプルアップされると共に、ＮＭＯＳトランジスタ１１０のゲート端子は、コンデンサ５６，７０が充電されながら、抵抗素子３０Ｂ、ＮＭＯＳトランジスタ３０Ａ及び抵抗素子７２を介してプルダウンされる。
【０１５５】
従って、上記ステップ３０４Ｃの処理によって、ＰＭＯＳトランジスタ１０６のゲート端子は、上記ステップ３０２Ｃの処理によってＰＭＯＳトランジスタ１０６のゲート端子がプルアップされるよりもゆっくりとプルアップされる。また、上記ステップ３０４Ｃの処理によって、ＮＭＯＳトランジスタ１１０のゲート端子は、上記ステップ３０２Ｃの処理によってＮＭＯＳトランジスタ１１０のゲート端子がプルダウンされるよりもゆっくりとプルダウンされる。
【０１５６】
また、アンプ８０では、第１非常パワーダウン制御によって、コンデンサ５４，５６，６４，７０が充電不可能状態となるため、スイッチ８４，８６を有しない上記第４の実施形態で説明したアンプ６０に比べ、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のプルアップ及びプルダウンに要する時間を短くすることができる。その一方で、第２非常パワーダウン制御によって、コンデンサ６４，７０が充電可能状態となるため、スイッチ８４，８６を有しない上記第４の実施形態で説明したアンプ６０で要するＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のプルアップ及びプルダウンの時間に相当する時間でＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のプルアップ及びプルダウンを行うことができる。
【０１５７】
なお、本第５の実施形態では、第１非常パワーダウン制御によって、コンデンサ６４，７０が充電不可能状態としたが、上記第４の実施形態と同様の回路構成でＰＭＯＳトランジスタ１０６のプルアップ及びＮＭＯＳトランジスタ１１０のプルダウンを行う場合にはスイッチ８４，８６を常時非導通状態にしておけば良い。
【０１５８】
また、本第５の実施形態では、過電流が第１電流値以上かつ第２電流値未満の場合と第２電流値以上の場合とでＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の導通状態から非導通状態への移行時間を異ならせるようにしたが、これに限らず、例えば、過電流が第１電流値以上かつ第２電流値未満の場合と第２電流値以上かつ第３電流値未満の場合と第３電流値以上かつ第４電流値未満の場合と第４電流値以上の場合とでＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の導通状態から非導通状態への移行時間を異ならせるようにしてもよい。具体的には、過電流が第１電流値以上かつ第２電流値未満の場合には、スイッチ５３，５５，８４，８６を非導通状態とし、スイッチ６８，７４を導通状態とし、過電流が第２電流値以上かつ第３電流値未満の場合には、スイッチ５３，５５を導通状態とし、スイッチ８４，８６を非導通状態とし、スイッチ６８，７４を導通状態とし、過電流が第３電流値以上かつ第４電流値未満の場合には、スイッチ５３，５５，８４，８６を導通状態とし、スイッチ６８，７４を導通状態とし、過電流が第４電流値以上の場合には、スイッチ５３，５５，６８，７４，８４，８６を導通状態とするように制御部１６により制御すればよい。この場合、一種類の半導体集積回路でその使用環境に適する充電時間又は過電流の大きさに適する充電時間を選択することが可能となる。このように、過電流の大きさの増加に対応して充電可能状態のコンデンサを増やすように各スイッチを制御することによりＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のプルアップ及びプルダウンに要する時間を多段階的に遅延させることが可能となる。
【０１５９】
また、本第５の実施形態では、ＰＭＯＳトランジスタ１０６のゲート端子及びソース端子間を並列接続されたコンデンサ５４，６４で接続すると共に、ＮＭＯＳトランジスタ１１０のゲート端子及びソース端子間を並列接続されたコンデンサ５６，７０で接続する場合の形態例を挙げたが、３つ以上の並列接続されたコンデンサでＰＭＯＳトランジスタ１０６のゲート端子及びソース端子間を接続すると共に、３つ以上の並列接続されたコンデンサでＮＭＯＳトランジスタ１１０のゲート端子及びソース端子間を接続してもよい。この場合、コンデンサ６４に対してスイッチ８４を、コンデンサ７０に対してスイッチ８６を各々設けたように、各々のコンデンサに対して充電可能状態と充電不可能状態とを切り替えるためのスイッチであって、制御部１６によって導通状態と非導通状態との切り替えが可能なスイッチを設けることによりＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のプルアップ及びプルダウンに要する時間を多段階的に遅延させることを可能にすることが好ましい。
【０１６０】
また、本第５の実施形態では、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２を適用した場合の形態例を挙げて説明したが、本発明はＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２を採用しなくても成立する。この場合、本第５の実施形態に係るパワーダウン処理プログラムの上記ステップ２０４の処理において、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２の各ゲート端子に対してオン電圧を印加する必要がなくなるため、制御部１６にかかる処理負荷を軽減することもできる。なお、この場合、スイッチ５３，５５，８４，８６がなくても本発明は成立するが、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のスイッチングの応答速度を電流の大きさに応じて多段階的に変化させる場合には、スイッチ５３，５５，８４，８６を採用することが好ましい。例えば、通常時にパワーダウンを行う場合にはスイッチ５３，５５，８４，８６を非導通状態とし、過電流が発生した際にスイッチ５３，５５，８４，８６を導通状態にする、という形態例が挙げられる。
【０１６１】
なお、上記各実施形態では、制御部１６が電流計１４の計測結果を監視し、この計測結果に基づいて過電流が流れたと判断したときに各ＭＯＳトランジスタ（ＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ａ，３２）及び各スイッチ（スイッチ６８，６４，７４，８６）の導通状態と非導通状態とを切り替えるように制御しているが、これに限らず、ユーザが電流計１４の計測結果をモニタリングし、過電流が発生したと認識したときに制御部１６を介して或いは他のスイッチング回路を介して各ＭＯＳトランジスタ及び各スイッチの導通状態と非導通状態とを切り替えるようにしてもよい。
【０１６２】
また、上記第２〜第５の実施形態では、錯綜を回避するために、アンプ１０，５０、６０，８０をＩＣ以外で制御する場合について説明したが、本発明はこれに限定されるものではなく、例えば、図１１に示すアンプ１０Ａを適用してもよい。この場合、アンプ１０Ａは、図３に示すアンプ１０に比べ、制御部１６及びＩ／Ｏ１８が異なるＩＣに搭載されている点、並びにＩ／Ｏ１８との間にＩ／Ｏ１８’を設けた点のみが異なっている。すなわち、アンプ１０Ａは、Ｉ／Ｏ１８’を介して別のＩＣに搭載された制御部１６及びＩ／Ｏ１８と接続されている。
【０１６３】
また、他の例としては図１２に示すアンプ１０Ｂが挙げられる。この場合、アンプ１０Ｂは、制御部１６と同一のＩＣによって構成されており、図３に示すアンプ１０に比べ、Ｉ／Ｏ１８を除いた点のみが異なっている。
【０１６４】
また、上記各実施形態では、出力端子１１４に５００ｎＨのインダクタ成分を有するコイル１１６を接続した場合について説明したが、これに限らず、例えばコイル１１６と同等の寄生インダクタ成分を有する半導体装置やスピーカに接続されたケーブルであってもよく、アンプに流れる過電流を瞬間的に切断することによって生じる電磁誘導現象により引き起こされるサージ電流によってＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のラッチアップを引き起こし得るインダクタ成分を有するインダクタ部であれば如何なるものであってもよい。
【０１６５】
また、上記各実施形態では、被保護対象スイッチング素子としてのＰＭＯＳトランジスタ１０６のプルアップ及びＮＭＯＳトランジスタ１１０のプルダウンを抵抗素子を利用して行っているが、抵抗素子に代えてＭＯＳトランジスタのオン抵抗を利用してもよい。
【０１６６】
また、上記各実施形態では、本発明をスピーカに接続されたアンプに適用した場合を例に挙げて説明したが、これに限らず、レギュレータ回路に本発明を適用してもよく、本発明は、マイナスサージ電流の発生に起因して発生するラッチアップを阻止する保護対象となるスイッチング素子を有する回路であれば如何なる回路に対しても適用可能である。
【０１６７】
また、上記各実施形態では、ＭＯＳトランジスタを用いた場合の形態例を挙げて説明したが、これに限らず、バイポーラ型トランジスタを用いてもよい。この場合、バイポーラ型トランジスタのコレクタ端子がＭＯＳトランジスタのドレインに、バイポーラ型トランジスタのエミッタ端子がＭＯＳトランジスタのソース端子に、バイポーラ型トランジスタのベース端子がＭＯＳトランジスタのゲート端子に各々対応するようにＭＯＳトランジスタに代えてバイポーラ型トランジスタを適用すればよい。
【０１６８】
また、上記各実施形態では、パワーダウン処理プログラムがＲＯＭに予め記憶されているが、これに限らず、パワーダウン処理プログラムをＣＤ−ＲＯＭやＤＶＤ−ＲＯＭ、ＵＳＢ（Universal Serial Bus）メモリなどのコンピュータによって読み取られる記憶媒体に格納した状態で提供する形態を適用しても良いし、有線又は無線による通信手段を介して配信する形態を適用してもよい。
【符号の説明】
【０１６９】
１０，５０，６０，８０，１５０ アンプ
１６ 制御部
２０，３０，１６２，１６４ 直列素子部
２０Ａ，２２，１０６ ＰＭＯＳトランジスタ
２０Ｂ，３０Ｂ，６６，７７ 抵抗素子
３０Ａ，３２，１１０ ＮＭＯＳトランジスタ
５３，５５，６８，７４，８４，８６ スイッチ
５４，５６，６４，７０ コンデンサ
１１６ コイル
１５８ 制御回路
１６６，１６８ ゲート容量
【技術分野】
【０００１】
本発明は、保護装置、相補型保護装置、信号出力装置、ラッチアップ阻止方法、及びプログラムに係り、特に、保護対象のスイッチング素子のラッチアップを阻止する保護装置、相補型保護装置、信号出力装置、ラッチアップ阻止方法、及びプログラムに関する。
【背景技術】
【０００２】
従来、例えばスピーカに接続されて用いられるアンプの出力段から過電流が出力された場合、過電流検知回路により過電流を検知して検知信号を制御回路に出力し、アンプをパワーダウンさせて、出力段を構成しているスイッチング素子（被保護対象スイッチング素子）が過電流によって破壊されることを防止していた（例えば、特許文献１及び２を参照）。なお、ここで、「パワーダウン」とは、アンプからの出力を停止すること意味し、具体的には被保護対象スイッチング素子の駆動を停止することを意味する。また、以下では、過電流が発生していないときのことを「通常時」という。
【０００３】
図９には、パワーダウンさせることが可能な従来のアンプ１００の一例が示されている。同図に示されるように、アンプ１００は、差動段１０２、オフセット段１０４、及び出力段１０５を含んで構成されている。出力段１０５は、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、「ＰＭＯＳトランジスタ」という。）１０６，１０８、Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、「ＮＭＯＳトランジスタ」という。）１１０，１１２、及び出力端子１１４を含んで構成されている。また、出力端子１１４には、コイル１１６の一端が接続されている。コイル１１６の他端は接地されている。なお、ここでは、出力端子１１４に５００ｎＨのインダクタ成分を有するコイル１１６を接続した場合を例に挙げている。
【０００４】
差動段１０２は、正入力信号が入力される正入力端子１０２Ａ、負入力信号が入力される負入力端子１０２Ｂ、アンプ１００に対して駆動用の正極電圧を付与する電源配線ＶＤＤに接続された電源端子１０２Ｃ、及びアンプ１００に対して接地電圧を付与する接地配線ＧＮＤに接続された接地端子１０２Ｄを備え、正入力端子１０２Ａに入力された正入力信号と負入力端子１０２Ｂに入力された負入力信号との差電圧を示す差電圧信号を増幅して後段のオフセット段１０４に出力する回路である。
【０００５】
オフセット段１０４は、差電圧信号が入力されるように差動段１０２に接続されており、入力された差電圧信号から差動段１０２で生じるオフセット電圧成分を除去した差動信号を生成して出力する。また、オフセット段１０４は、通常時が負出力状態の出力端子であって、入力された差動電圧信号からオフセット電圧成分を除去して得た正極の差動信号を出力する出力端子１０４Ａと、通常時が正出力状態の出力端子であって、入力された差動電圧信号のオフセット電圧成分を除去して得た負極の差動信号を出力する出力端子１０４Ｂと、電源配線ＶＤＤに接続された電源端子１０４Ｃと、接地配線ＧＮＤに接続された接地端子１０４Ｄと、を備えている。
【０００６】
ＰＭＯＳトランジスタ１０６は、ラッチアップから保護する対象（被保護対象スイッチング素子）であって、出力端子１０４Ａに接続されたゲート端子と、電源配線ＶＤＤに接続されたソース端子と、出力端子１１４に接続されたドレイン端子とを備え、通常時導通状態のソース端子及びドレイン端子間が、ゲート端子にオフ電圧（ソース端子及びドレイン端子間を非導通状態にする電圧）が印加されたときに非導通状態になるように構成されている。
【０００７】
ＰＭＯＳトランジスタ１０８は、アンプ１００において過電流検知回路（図示省略）により過電流が検知されたときにＰＭＯＳトランジスタ１０６のソース端子及びドレイン端子間を非導通状態にするスイッチング素子であって、電源配線ＶＤＤに接続されたソース端子と、ＰＭＯＳトランジスタ１０６のゲート端子に接続されたドレイン端子と、過電流検知回路に接続された制御回路（図示省略）に接続されてその制御回路よって通常時にオフ電圧が印加されるゲート端子と、を備えている。
【０００８】
ＮＭＯＳトランジスタ１１０は、第２被保護対象スイッチング素子であって、出力端子１０４Ｂに接続されたゲート端子と、接地配線ＧＮＤに接続されたソース端子と、出力端子１１４に接続されたドレイン端子とを備え、通常時導通状態のソース端子及びドレイン端子間が、ゲート端子にオフ電圧が印加されたときに非導通状態になるように構成されている。
【０００９】
ＮＭＯＳトランジスタ１１２は、アンプ１００において過電流検知回路により過電流が検知されたときにＮＭＯＳトランジスタ１１０のソース端子及びドレイン端子間を非導通状態にするものであって、電源配線ＶＤＤに接続されたソース端子と、ＮＭＯＳトランジスタ１１０のゲート端子に接続されたドレイン端子と、制御回路に接続されてその制御回路よって通常時にオフ電圧が印加されるゲート端子とを備えている。
【００１０】
このように構成されたアンプ１００では、過電流検知回路によって過電流が検知されたときに制御回路がＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の各々のソース端子及びドレイン端子間を非導通状態にするようにＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２を制御する。すなわち、ＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２の各々のソース端子及びドレイン端子間を導通状態とするようにＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２の各ゲート端子に印加する電圧の大きさを制御する。これによって、ＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１０の各々のゲート端子に対してオフ電圧が印加されるため、過電流が遮断される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５−２５２４９４号公報
【特許文献２】特開平３−１５９４０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の各々のゲート端子に対して急激にオフ電圧が印加されるため（ＰＭＯＳトランジスタ１０６のゲート端子への印加電圧の大きさの経時変化の一例は図１０（ｂ）を参照）、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の各々のソース端子及びドレイン端子間は導通状態から非導通状態に急激に変化し、出力端子１１４では、一例として図１０（ｃ）に示すように過電流が流れている状態から電流が流れない状態への急激な変化が生じる。そのため、出力端子１１４にサージ電流が発生し、発生したサージ電流によって一例として図１０（ａ）に示すようにアンプ１００の出力電圧の大きさは一時的に接地電圧の大きさを下回り、その結果、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０にラッチアップが生じてＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０が破壊される、という問題点があった。
【００１３】
本発明は上記問題点を解決するために成されたものであり、保護対象のスイッチング素子のラッチアップを阻止することができる保護装置、相補型保護装置、信号出力装置、ラッチアップ阻止方法、及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、請求項１に記載の保護装置は、通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成された直列素子部であって、第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧とは異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子の該制御端子に一端が接続され、前記第１電圧線に他端が接続された直列素子部と、前記被保護対象スイッチング素子に備えられた所定の容量値の容量と、前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にするように制御する制御手段と、を備えている。
【００１５】
請求項１に記載の保護装置では、直列素子部が、通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成され、第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧とは異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子の該制御端子に一端が接続され、前記第１電圧線に他端が接続される。
【００１６】
また、請求項１に記載の保護装置では、所定の容量値の容量が前記被保護対象スイッチング素子に備えられる。
【００１７】
そして、請求項１に記載の保護装置では、制御手段により、前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にするように制御される。
【００１８】
このように、請求項１に記載の保護装置では、直列素子部が通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成され、第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧とは異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子の該制御端子に一端が接続され、前記第１電圧線に他端が接続され、所定の容量値の容量が前記被保護対象スイッチング素子に備えられ、前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にするように制御されるので、保護対象のスイッチング素子のラッチアップを阻止することができる。
【００１９】
また、請求項２に記載の保護装置は、請求項１に記載の発明において、前記直列素子部の一端を第２抵抗素子を介して前記制御端子に接続したものである。これにより、被保護対象スイッチング素子の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、被保護対象スイッチング素子のラッチアップをより一層確実に阻止することができる。
【００２０】
また、請求項３に記載の保護装置は、請求項２記載の発明において、前記第２抵抗素子の両端間を短絡させる短絡状態と該両端間を短絡させない非短絡状態とに切替可能な短絡・非短絡切替手段を更に含み、前記制御手段が、前記被保護対象スイッチング素子に対して第１電流値以上かつ第２電流値未満の電流値で電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にするように制御すると共に前記第２抵抗素子の両端間を短絡状態にするように前記短絡・非短絡切替手段を制御し、前記被保護対象スイッチング素子に対して前記第２電流値以上の電流値で電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にするように制御すると共に前記第２抵抗素子の両端間を非短絡状態にするように前記短絡・非短絡切替手段を制御するものである。これにより、被保護対象スイッチング素子のラッチアップを過電流の大きさに応じて多段階的に阻止することができる。
【００２１】
また、請求項４に記載の保護装置は、請求項１〜請求項３の何れか１項に記載の発明において、前記容量を容量性負荷とした場合、該容量性負荷を充電可能状態と充電不可能状態とに切替可能な充電許否切替手段を更に含み、前記制御手段が、更に、前記被保護対象スイッチング素子に対して前記第１電流値以上かつ第２電流値未満の電流値で電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記容量性負荷を充電不可能状態にするように前記充電許否切替手段を制御し、前記被保護対象スイッチング素子に対して前記第２電流値以上の電流値で電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記容量性負荷を充電可能状態にするように前記充電許否切替手段を制御するものである。これにより、被保護対象スイッチング素子のラッチアップを過電流の大きさに応じてきめ細かく多段階的に阻止することができる。
【００２２】
また、請求項５に記載の保護装置は、請求項１〜請求項４の何れか１項に記載の発明において、前記容量に少なくとも１つ並列に接続された第２容量性負荷を更に含むものである。これにより、被保護対象スイッチング素子の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、被保護対象スイッチング素子のラッチアップをより一層確実に阻止することができる。
【００２３】
また、請求項６に記載の保護装置は、請求項５に記載の発明において、前記第２容量性負荷の少なくとも１つに設けられ、該第２容量性負荷を充電可能状態と充電不可能状態とに切替可能な第２充電許否切替手段を更に含み、前記制御手段が、更に、前記被保護対象スイッチング素子に対して電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、該電流の大きさの増加に対応して充電可能状態の前記第２容量性負荷を増やすように前記第２充電許否切替手段を制御するものである。これにより、被保護対象スイッチング素子のラッチアップを過電流の大きさに応じてよりきめ細かく多段階的に阻止することができる。
【００２４】
また、請求項７に記載の保護装置は、請求項１〜請求項６の何れか１項に記載の発明において、前記第１スイッチング素子を、ゲート容量Ｃが１００ｐＦ＜Ｃ＜３００ｐＦを前提とする出力用トランジスタとし、該出力用トランジスタの駆動能力をＸｕｍとした場合、前記第１スイッチング素子を導通状態にするように制御するためのパワーダウン信号の信号経路にＸｕｍ＜ＲＣ＜（６００００／Ｘ）ｕｍを満足する抵抗を挿入したものとしてもよい。これにより、保護対象のスイッチング素子のラッチアップをより高精度に阻止することができる。
【００２５】
一方、上記目的を達成するために、請求項８に記載の保護装置は、通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成された直列素子部であって、第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧とは異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子の該制御端子に前記第１スイッチング素子側の一端が接続され、前記抵抗素子側の他端が前記第１電圧線に接続された直列素子部と、一端が前記第１スイッチング素子及び前記抵抗素子の接続部に接続され、他端が前記第１電圧線に接続され、通常時非導通状態の第２スイッチング素子と、前記被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子及び前記第２スイッチング素子の各々を導通状態にするように制御し、前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御する制御手段と、を備えている。
【００２６】
請求項８に記載の保護装置では、直列素子部が、通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成され、第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧とは異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子の該制御端子に直列素子部の前記第１スイッチング素子側の一端が接続され、直列素子部の前記抵抗素子側の他端が前記第１電圧線に接続される。
【００２７】
また、請求項８に記載の保護装置では、通常時非導通状態の第２スイッチング素子の一端が前記第１スイッチング素子及び前記抵抗素子の接続部に接続され、他端が前記第１電圧線に接続される。
【００２８】
そして、請求項８に記載の保護装置では、制御手段により、前記被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子及び前記第２スイッチング素子の各々が導通状態にされるように制御され、前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子が導通状態にされると共に前記第２スイッチング素子が非導通状態にされるように制御される。
【００２９】
このように、請求項８に記載の保護装置では、前記被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子及び前記第２スイッチング素子の各々が導通状態にされるように制御され、前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子が導通状態にされると共に前記第２スイッチング素子が非導通状態にされるように制御されるので、被保護対象スイッチング素子のラッチアップを阻止することができ、かつポップノイズの発生を抑制することができる。
【００３０】
また、請求項９に記載の保護装置は、請求項８に記載の発明において、前記直列素子部の一端を第２抵抗素子を介して前記制御端子に接続したものである。これにより、被保護対象スイッチング素子の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、被保護対象スイッチング素子のラッチアップをより一層確実に阻止することができる。
【００３１】
また、請求項１０に記載の保護装置は、請求項９に記載の発明において、前記第２抵抗素子の両端間を短絡させる短絡状態と該両端間を短絡させない非短絡状態とに切替可能な短絡・非短絡切替手段を更に含み、前記制御手段が、更に、前記被保護対象スイッチング素子に対して第１電流値以上かつ第２電流値未満の電流値で過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御し、かつ前記第２抵抗素子の両端間を短絡状態にするように前記短絡・非短絡切替手段を制御し、前記被保護対象スイッチング素子に対して前記第２電流値以上の電流値で過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御し、かつ前記第２抵抗素子の両端間を非短絡状態にするように前記短絡・非短絡切替手段を制御するものである。これにより、被保護対象スイッチング素子のラッチアップを過電流の大きさに応じて多段階的に阻止することができる。
【００３２】
また、請求項１１に記載の保護装置は、請求項８〜請求項１０の何れか１項に記載の発明において、前記被保護対象スイッチング素子に備えられた所定の容量値の容量を更に含むものである。これにより、被保護対象スイッチング素子の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、被保護対象スイッチング素子のラッチアップをより一層確実に阻止することができる。
【００３３】
また、請求項１２に記載の保護装置は、請求項１１に記載の発明において、前記容量を容量性負荷とした場合、該容量性負荷を前記容量性負荷を充電可能状態と充電不可能状態とに切替可能な充電許否切替手段を更に含み、前記制御手段が、更に、前記被保護対象スイッチング素子に対して前記第１電流値以上かつ第２電流値未満の電流値で過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記容量性負荷を充電不可能状態にするように前記充電許否切替手段を制御し、前記被保護対象スイッチング素子に対して前記第２電流値以上の電流値で過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記容量性負荷を充電可能状態にするように前記充電許否切替手段を制御するものである。これにより、被保護対象スイッチング素子のラッチアップを過電流の大きさに応じてよりきめ細かく多段階的に阻止することができる。
【００３４】
また、請求項１３に記載の保護装置は、請求項１１または請求項１２に記載の発明において、前記容量に少なくとも１つ並列に接続された第２容量性負荷を更に含むものである。これにより、被保護対象スイッチング素子の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、被保護対象スイッチング素子のラッチアップをより一層確実に阻止することができる。
【００３５】
また、請求項１４に記載の保護装置は、請求項１３に記載の発明において、前記第２容量性負荷の少なくとも１つに設けられ、該第２容量性負荷を充電可能状態と充電不可能状態とに切替可能な第２充電許否切替手段を更に含み、前記制御手段が、更に、前記被保護対象スイッチング素子に対して過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、該過電流の大きさの増加に対応して充電可能状態の前記第２容量性負荷を増やすように前記第２充電許否切替手段を制御するものである。これにより、被保護対象スイッチング素子のラッチアップを過電流の大きさに応じてよりきめ細かく多段階的に阻止することができる。
【００３６】
一方、上記目的を達成するために、請求項１５に記載の相補型保護装置は、請求項１〜請求項７の何れか１項に記載の保護装置と、通常時非導通状態の第３スイッチング素子及び該第３スイッチング素子に直列に接続された第３抵抗素子を含んで構成された第２直列素子部であって、前記第１端子に対応しており、前記第２電圧線に接続された対応第１端子、前記第２端子に対応しており、該第２端子に接続された対応第２端子、及び前記制御端子に対応している対応制御端子を備え、通常時導通状態の前記対応第１端子及び前記対応第２端子間を、該対応制御端子にオフ電圧が印加されたときに非導通状態にする第２被保護対象スイッチング素子の該対応制御端子に一端が接続され、前記第２電圧線に他端が接続された第２直列素子部と、前記第２被保護対象スイッチング素子に備えられた所定の容量値の第２容量と、を含み、前記制御手段が、更に、前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にするように制御するものである。
【００３７】
請求項１５に記載の相補型保護装置では、請求項１〜請求項７の何れか１項に記載の保護装置を含んで構成され、第２直列素子部が通常時非導通状態の第３スイッチング素子及び該第３スイッチング素子に直列に接続された第３抵抗素子を含んで構成されると共に、前記第１端子に対応しており、前記第２電圧線に接続された対応第１端子、前記第２端子に対応しており、該第２端子に接続された対応第２端子、及び前記制御端子に対応している対応制御端子を備え、通常時導通状態の前記対応第１端子及び前記対応第２端子間を、該対応制御端子にオフ電圧が印加されたときに非導通状態にする第２被保護対象スイッチング素子の該対応制御端子に一端が接続され、前記第２電圧線に他端が接続される。
【００３８】
また、請求項１５に記載の相補型保護装置では、所定の容量値の第２容量が前記第２被保護対象スイッチング素子に備えられる。
【００３９】
そして、請求項１５に記載の相補型保護装置では、前記制御手段により、更に、前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にするように制御される。
【００４０】
このように、請求項１５に記載の相補型保護装置では、請求項１〜請求項７の何れか１項に記載の保護装置と、通常時非導通状態の第３スイッチング素子及び該第３スイッチング素子に直列に接続された第３抵抗素子を含んで構成された第２直列素子部であって、前記第１端子に対応しており、前記第２電圧線に接続された対応第１端子、前記第２端子に対応しており、該第２端子に接続された対応第２端子、及び前記制御端子に対応している対応制御端子を備え、通常時導通状態の前記対応第１端子及び前記対応第２端子間を、該対応制御端子にオフ電圧が印加されたときに非導通状態にする第２被保護対象スイッチング素子の該対応制御端子に一端が接続され、前記第２電圧線に他端が接続された第２直列素子部と、前記第２被保護対象スイッチング素子に備えられた所定の容量値の第２容量と、を含み、更に、前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にするように制御されるので、保護対象のスイッチング素子のラッチアップを阻止することができる。
【００４１】
また、請求項１６に記載の相補型保護装置は、請求項１５に記載の発明において、前記第２直列素子部の一端を前記第４抵抗素子を介して前記対応制御端子に接続したものである。これにより、第２被保護対象スイッチング素子の各々の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、第２被保護対象スイッチング素子の各々のラッチアップをより一層確実に阻止することができる。
【００４２】
また、請求項１７に記載の相補型保護装置は、請求項１６に記載の発明において、前記第４抵抗素子の両端間を短絡させる短絡状態と該両端間を短絡させない非短絡状態とに切替可能な第２短絡・非短絡切替手段を更に含み、前記制御手段が、前記第２被保護対象スイッチング素子に対して前記第１電流値以上かつ前記第２電流値未満の電流値で電流が流れている状態で前記第２被保護対象スイッチング素子の前記対応第１端子及び前記対応第２端子間を非導通状態にする場合、前記第３スイッチング素子を導通状態にするように制御すると共に前記第４抵抗素子を短絡状態にするように前記第２短絡・非短絡切替手段を制御し、前記第２被保護対象スイッチング素子に対して前記第２電流値以上の電流値で電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にするように制御すると共に前記第４抵抗素子を非短絡状態にするように前記第２短絡・非短絡切替手段を制御するものである。これにより、第２被保護対象スイッチング素子のラッチアップを過電流の大きさに応じて多段階的に阻止することができる。
【００４３】
また、請求項１８に記載の相補型保護装置は、請求項１５〜請求項１７の何れか１項に記載の発明において、前記第２容量を第３容量性負荷とした場合、該第３容量性負荷を充電可能状態と充電不可能状態とに切替可能な第３充電許否切替手段を更に含み、前記制御手段が、更に、前記第２被保護対象スイッチング素子に対して前記第１電流値以上かつ前記第２電流値未満の電流値で電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３容量性負荷を充電不可能状態にするように前記第３充電許否切替手段を制御し、前記第２被保護対象スイッチング素子に対して前記第２電流値以上の電流値で電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３容量性負荷を充電可能状態にするように前記第３充電許否切替手段を制御するものである。これにより、第２被保護対象スイッチング素子のラッチアップを過電流の大きさに応じてよりきめ細かく多段階的に阻止することができる。
【００４４】
また、請求項１９に記載の相補型保護装置は、請求項１５〜請求項１８の何れか１項に記載の発明において、前記第２容量に少なくとも１つ並列に接続された第４容量性負荷を更に含むものである。これにより、第２被保護対象スイッチング素子の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、第２被保護対象スイッチング素子のラッチアップをより一層確実に阻止することができる。
【００４５】
また、請求項２０に記載の相補型保護装置は、請求項１９に記載の発明において、前記第４容量性負荷の少なくとも１つに設けられ、該第４容量性負荷を充電可能状態と充電不可能状態とに切替可能な第４充電許否切替手段を更に含み、前記制御手段が、更に、前記第２被保護対象スイッチング素子に対して電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、該電流の大きさの増加に対応して充電可能状態の前記第４容量性負荷を増やすように前記第４充電許否切替手段を制御するものである。これにより、第２被保護対象スイッチング素子のラッチアップを過電流の大きさに応じてよりきめ細かく多段階的に阻止することができる。
【００４６】
また、請求項２１に記載の相補型保護装置は、請求項１５〜請求項２０の何れか１項に記載の発明において、前記第３スイッチング素子を、ゲート容量Ｃが１００ｐＦ＜Ｃ＜３００ｐＦを前提とする出力用トランジスタとし、該出力用トランジスタの駆動能力をＸｕｍとした場合、前記第３スイッチング素子を導通状態にするように制御するためのパワーダウン信号の信号経路にＸｕｍ＜ＲＣ＜（６００００／Ｘ）ｕｍを満足する抵抗を挿入したものである。これにより、第２被保護対象スイッチング素子のラッチアップをより高精度に阻止することができる。
【００４７】
一方、上記目的を達成するために、請求項２２に記載の相補型保護装置は、請求項８〜請求項１４の何れか１項に記載の保護装置と、通常時非導通状態の第３スイッチング素子及び該第３スイッチング素子に直列に接続された第３抵抗素子を含んで構成された第２直列素子部であって、前記第１端子に対応しており、前記第２電圧線に接続された対応第１端子、前記第２端子に対応しており、該第２端子に接続された対応第２端子、及び前記制御端子に対応している対応制御端子を備え、通常時導通状態の前記対応第１端子及び前記対応第２端子間を、該対応制御端子にオフ電圧が印加されたときに非導通状態にする第２被保護対象スイッチング素子の該対応制御端子に前記第３スイッチング素子側の一端が接続され、前記第３抵抗素子側の他端が前記第２電圧線に接続された第２直列素子部と、一端が前記第３スイッチング素子及び前記第３抵抗素子の接続部に接続され、他端が前記第２電圧線に接続され、通常時非導通状態の第４スイッチング素子と、を含み、前記制御手段が、更に、前記第２被保護対象スイッチング素子に対して過電流が流れていない状態で該第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子及び前記第４スイッチング素子の各々を導通状態にするように制御し、前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にするように制御するものである。
【００４８】
請求項２２に記載の相補型保護装置では、請求項８〜請求項１４の何れか１項に記載の保護装置を含んで構成され、第２直列素子部が通常時非導通状態の第３スイッチング素子及び該第３スイッチング素子に直列に接続された第３抵抗素子を含んで構成されると共に、前記第１端子に対応しており、前記第２電圧線に接続された対応第１端子、前記第２端子に対応しており、該第２端子に接続された対応第２端子、及び前記制御端子に対応している対応制御端子を備え、通常時導通状態の前記対応第１端子及び前記対応第２端子間を、該対応制御端子にオフ電圧が印加されたときに非導通状態にする第２被保護対象スイッチング素子の該対応制御端子に第２直列素子部の前記第３スイッチング素子側の一端が接続され、第２直列素子部の前記第３抵抗素子側の他端が前記第２電圧線に接続される。
【００４９】
また、請求項２２に記載の相補型保護装置では、第４スイッチング素子の一端が前記第３スイッチング素子及び前記第３抵抗素子の接続部に接続され、第４スイッチング素子の他端が前記第２電圧線に接続される。
【００５０】
そして、請求項２２に記載の相補型保護装置では、前記制御手段により、更に、前記第２被保護対象スイッチング素子に対して過電流が流れていない状態で該第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子及び前記第４スイッチング素子の各々が導通状態にされるように制御され、前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子が導通状態にされると共に前記第４スイッチング素子が非導通状態にされるように制御される。
【００５１】
このように、請求項２２に記載の相補型保護装置では、制御手段により、更に、前記第２被保護対象スイッチング素子に対して過電流が流れていない状態で該第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子及び前記第４スイッチング素子の各々が導通状態にされるように制御され、前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子が導通状態にされると共に前記第４スイッチング素子が非導通状態にされるように制御されるので、相補型のスイッチング素子を構成する被保護対象スイッチング素子及び第２被保護対象スイッチング素子のラッチアップを阻止することができ、かつポップノイズの発生を抑制することができる。
【００５２】
また、請求項２３に記載の相補型保護装置は、請求項２２に記載の発明において、前記第２直列素子部の一端を前記第４抵抗素子を介して前記対応制御端子に接続したものである。これにより、第２被保護対象スイッチング素子の各々の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、第２被保護対象スイッチング素子の各々のラッチアップをより一層確実に阻止することができる。
【００５３】
また、請求項２４に記載の相補型保護装置は、請求項２３に記載の発明において、前記第４抵抗素子の両端間を短絡させる短絡状態と該両端間を短絡させない非短絡状態とに切替可能な第２短絡・非短絡切替手段を更に含み、前記制御手段が、更に、前記第２被保護対象スイッチング素子に対して前記第１電流値以上かつ前記第２電流値未満の電流値で過電流が流れている状態で前記第２被保護対象スイッチング素子の前記対応第１端子及び前記対応第２端子間を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にするように制御し、かつ前記第４抵抗素子を短絡状態にするように前記第２短絡・非短絡切替手段を制御し、前記第２被保護対象スイッチング素子に対して前記第２電流値以上の電流値で過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にするように制御し、かつ前記第４抵抗素子を非短絡状態にするように前記第２短絡・非短絡切替手段を制御するものである。これにより、第２被保護対象スイッチング素子のラッチアップを過電流の大きさに応じて多段階的に阻止することができる。
【００５４】
また、請求項２５に記載の相補型保護装置は、請求項２２〜請求項２４の何れか１項に記載の発明において、前記第２被保護対象スイッチング素子に備えられた所定の容量値の第２容量を更に含むものである。これにより、第２被保護対象スイッチング素子の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、第２被保護対象スイッチング素子のラッチアップをより一層確実に阻止することができる。
【００５５】
また、請求項２６に記載の相補型保護装置は、請求項２５に記載の発明において、前記第２容量を第３容量性負荷とした場合、該第３容量性負荷を充電可能状態と充電不可能状態とに切替可能な第３充電許否切替手段を更に含み、前記制御手段が、更に、前記第２被保護対象スイッチング素子に対して前記第１電流値以上かつ前記第２電流値未満の電流値で過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３容量性負荷を充電不可能状態にするように前記第３充電許否切替手段を制御し、前記第２被保護対象スイッチング素子に対して前記第２電流値以上の電流値で過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３容量性負荷を充電可能状態にするように前記第３充電許否切替手段を制御するものである。これにより、第２被保護対象スイッチング素子のラッチアップを過電流の大きさに応じてよりきめ細かく多段階的に阻止することができる。
【００５６】
また、請求項２７に記載の相補型保護装置は、請求項２５または請求項２６に記載の発明において、前記第２容量に少なくとも１つ並列に接続された第４容量性負荷を更に含むものである。これにより、第２被保護対象スイッチング素子の導通状態から非導通状態への移行速度をより一層緩やかにすることができるので、第２被保護対象スイッチング素子のラッチアップをより一層確実に阻止することができる。
【００５７】
また、請求項２８に記載の相補型保護装置は、請求項２７に記載の発明において、前記第４容量性負荷の少なくとも１つに設けられ、該第４容量性負荷を充電可能状態と充電不可能状態とに切替可能な第４充電許否切替手段を更に含み、前記制御手段が、更に、前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、該過電流の大きさの増加に対応して充電可能状態の前記第４容量性負荷を増やすように前記第４充電許否切替手段を制御するものである。これにより、第２被保護対象スイッチング素子のラッチアップを過電流の大きさに応じてよりきめ細かく多段階的に阻止することができる。
【００５８】
また、請求項２９に記載の相補型保護装置は、請求項２２〜請求項２８の何れか１項に記載の発明において、前記被保護対象スイッチング素子、前記第１スイッチング素子及び前記第２スイッチング素子で構成されたスイッチング素子群と、前記第２被保護対象スイッチング素子、前記第３スイッチング素子及び前記第４スイッチング素子で構成されたスイッチング素子群との一方のスイッチング素子群を構成している各スイッチング素子をＮ型電界効果トランジスタとし、他方のスイッチング素子群を構成している各スイッチング素子をＰ型電界効果トランジスタとしたものである。これにより、相補型のスイッチング素子を構成する被保護対象スイッチング素子及び第２被保護対象スイッチング素子のラッチアップを阻止することができ、かつポップノイズの発生を抑制することができる。
【００５９】
一方、上記目的を達成するために、請求項３０に記載の信号出力装置は、請求項１５〜請求項２９の何れか１項に記載の相補型保護装置と、前記制御端子に前記被保護対象スイッチング素子を駆動させるための電圧を印加すると共に、前記対応制御端子に前記第２被保護対象スイッチング素子を駆動させるための電圧を印加する電圧印加手段と、前記電圧印加手段によって印加された電圧に応じた信号を前記インダクタ部を介して出力する信号出力手段と、を備えている。
【００６０】
また、請求項３０に記載の信号出力装置は、請求項１５〜請求項２９の何れか１項に記載の相補型保護装置と、前記制御端子に前記被保護対象スイッチング素子を駆動させるための電圧を印加すると共に、前記対応制御端子に前記第２被保護対象スイッチング素子を駆動させるための電圧を印加する電圧印加手段と、前記電圧印加手段によって印加された電圧に応じた信号を前記インダクタ部を介して出力する信号出力手段と、を備えている。
【００６１】
請求項３０に記載の信号出力装置では、請求項１５〜請求項２９の何れか１項に記載の相補型保護装置を含んで構成され、電圧印加手段により、前記制御端子に前記被保護対象スイッチング素子を駆動させるための電圧が印加されると共に、前記対応制御端子に前記第２被保護対象スイッチング素子を駆動させるための電圧が印加され、信号出力手段により、前記電圧印加手段によって印加された電圧に応じた信号が前記インダクタ部を介して出力される。
【００６２】
従って、請求項３０に記載の信号出力装置は、請求項１５〜請求項２９の何れか１項に記載の相補型保護装置と同様に作用するので、請求項１５〜請求項２９の何れか１項に記載の相補型保護装置と同様の効果を得ることができる。
【００６３】
一方、上記目的を達成するために、請求項３１に記載のラッチアップ阻止方法は、請求項８〜請求項１４の何れか１項に記載の保護装置のラッチアップ阻止方法であって、前記被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子及び前記第２スイッチング素子の各々を導通状態にし、前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にすることを特徴としている。
【００６４】
従って、請求項３１に記載のラッチアップ阻止方法は、請求項８〜請求項１４の何れか１項に記載の保護装置と同様に作用するので、請求項１に記載の保護装置と同様の効果を得ることができる。
【００６５】
一方、上記目的を達成するために、請求項３２に記載のラッチアップ阻止方法は、請求項２２〜請求項３０の何れか１項に記載の相補型保護装置のラッチアップ阻止方法であって、前記第２被保護対象スイッチング素子に対して過電流が流れていない状態で該第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子及び前記第４スイッチング素子の各々を導通状態にし、前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にすることを特徴としている。
【００６６】
従って、請求項３２に記載のラッチアップ阻止方法は、請求項２２〜請求項３０の何れか１項に記載の相補型保護装置と同様に作用するので、請求項２２〜請求項３０の何れか１項に記載の相補型保護装置と同様の効果を得ることができる。
【００６７】
一方、上記目的を達成するために、請求項３３に記載のプログラムは、コンピュータを、第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧と異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成された直列素子部であって、該の該制御端子に前記第１スイッチング素子側の一端が接続され、前記抵抗素子側の他端が前記第１電圧線に接続された直列素子部の該第１スイッチング素子、並びに一端が前記第１スイッチング素子及び前記抵抗素子の接続部に接続され、他端が前記第１電圧線に接続され、通常時非導通状態の第２スイッチング素子の各々を導通状態にするように制御する手段、及び、前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御する手段として機能させるためのものである。
【００６８】
従って、請求項３３に記載のプログラムは、請求項８に記載の保護装置と同様に作用するので、請求項８に記載の保護装置と同様の効果を得ることができる。
【００６９】
一方、上記目的を達成するために、請求項３４に記載のプログラムは、コンピュータを、第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧と異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成された直列素子部であって、該の該制御端子に前記第１スイッチング素子側の一端が接続され、前記抵抗素子側の他端が前記第１電圧線に接続された直列素子部の該第１スイッチング素子、並びに一端が前記第１スイッチング素子及び前記抵抗素子の接続部に接続され、他端が前記第１電圧線に接続され、通常時非導通状態の第２スイッチング素子の各々を導通状態にするように制御する手段、前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御する手段、前記第１端子に対応しており、前記第２電圧線に接続された対応第１端子、前記第２端子に対応しており、該第２端子に接続された対応第２端子、及び前記制御端子に対応している対応制御端子を備え、通常時導通状態の前記対応第１端子及び前記対応第２端子間を、該対応制御端子にオフ電圧が印加されたときに非導通状態にする第２被保護対象スイッチング素子に対して過電流が流れていない状態で該第２被保護対象スイッチング素子を非導通状態にする場合、通常時非導通状態の第３スイッチング素子及び該第３スイッチング素子に直列に接続された第３抵抗素子を含んで構成された第２直列素子部であって、該第２被保護対象スイッチング素子の該対応制御端子に前記第３スイッチング素子側の一端が接続され、前記第３抵抗素子側の他端が前記第２電圧線に接続された第２直列素子部の該第３スイッチング素子、並びに一端が該第３スイッチング素子及び該第３抵抗素子の接続部に接続され、他端が前記第２電圧線に接続され、通常時非導通状態の第４スイッチング素子の各々を導通状態にするように制御する手段、及び前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にするように制御する手段として機能させるためのものである。
【００７０】
従って、請求項３４に記載のプログラムは、請求項２２に記載の保護装置と同様に作用するので、請求項２２に記載の相補型保護装置と同様の効果を得ることができる。
【発明の効果】
【００７１】
本発明によれば、保護対象のスイッチング素子のラッチアップを阻止することができる、という効果が得られる。
【図面の簡単な説明】
【００７２】
【図１】第１の実施形態に係るアンプの構成の一例を示す構成図である。
【図２】図１に示すアンプのパワーダウン時の電圧値又は電流値の経時変化の一例を示すグラフであり、（ａ）はアンプの出力端子の電圧値の経時変化を示し、（ｂ）は保護対象のＰＭＯＳトランジスタのゲート端子に印加される電圧値の経時変化を示し、（ｃ）はアンプに流れる過電流の電流値の経時変化を示す。
【図３】第２の実施形態に係るアンプの構成の一例を示す構成図である。
【図４】第２の実施形態に係るパワーダウン処理プログラムの処理の流れを示すフローチャートである。
【図５】第３の実施形態に係るアンプの構成の一例を示す構成図である。
【図６】第３〜第５の実施形態に係るパワーダウン処理プログラムの処理の流れを示すフローチャートである。
【図７】第４の実施形態に係るアンプの構成の一例を示す構成図である。
【図８】第５の実施形態に係るアンプの構成の一例を示す構成図である。
【図９】従来のアンプの構成の一例を示す構成図である。
【図１０】図９に示すアンプのパワーダウン時の電圧値又は電流値の経時変化の一例を示すグラフであり、（ａ）はアンプの出力端子の電圧値の経時変化を示し、（ｂ）は保護対象のＰＭＯＳトランジスタのゲート端子に印加される電圧値の経時変化を示し、（ｃ）はアンプに流れる過電流の電流値の経時変化を示す。
【図１１】実施形態に係るアンプを制御するための構成の変形例を示す図である。
【図１２】実施形態に係るアンプを制御するための構成の変形例を示す図である。
【発明を実施するための形態】
【００７３】
以下、図面を参照して、本発明を実施するための形態の一例について詳細に説明する。なお、以下では、本発明をスピーカに接続して使用されるアンプに適用した場合について説明する。また、本実施形態に係るアンプにおいて、図９示すアンプ１００の構成と同一の構成については同一の符号を付して説明を省略する。また、以下では、相補型のスイッチング素子（所謂ＣＭＯＳ）を構成しているＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの双方をラッチアップからの保護対象とした場合を例に挙げて説明するが、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの何れかを保護対象とした場合には少なくとも保護対象のＭＯＳトランジスタに対して本発明を適用すればよいことは言うまでもない。
【００７４】
さて、図９に示すアンプ１００では、出力端子１１４からの出力がグラウンドショート時に過電流を止めた際にはマイナスサージ電流によってラッチアップが生じ、出力端子１１４からの出力が電源ショート時に過電流を止めた際にはプラスサージ電流によって生じる。また、ラッチアップが生じると考えられるコイル１１６のインダクタンス値は、過電流が３Ａのときに３５０ｎＨ程度であることが知られている。従って、３５０ｎＨ程度のインダクタ成分を有するコイル１１６又はコイル１１６に相当するインダクタ部が出力端子１１４に接続されている場合にはラッチアップを阻止するための対策が必要となる。
【００７５】
［第１の実施形態］
【００７６】
図１には、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のラッチアップの発生を阻止するようにパワーダウンさせることが可能な本第１の実施形態に係るアンプ１５０の一例が示されている。
【００７７】
同図に示されるように、アンプ１５０は、図９に示すアンプ１００に比べ、出力段１０５に代えて出力段１５２を適用した点、図９において図示を省略した制御回路１５８、及び図９において図示を省略した過電流検知回路１６０を設けた点のみが異なっている。出力段１５２は、図９に示す出力段１０５に比べ、直列素子部１６２，１６４及びゲート容量１６６，１６８を設けた点のみが異なっている。なお、本第１の実施形態に係るアンプ１５０は、ＩＣ(Integrated Circuit)によって構成されており、このＩＣにアンプ１５０全体を制御する制御回路１５８が形成されている。
【００７８】
直列素子部１６２は、ＰＭＯＳトランジスタ１０８及び抵抗素子１５４を含んで構成されており、抵抗素子１５４は、電源配線ＶＤＤとＰＭＯＳトランジスタ１０６のゲート端子との間をＰＭＯＳトランジスタ１０８と共に接続するようにＰＭＯＳトランジスタ１０８に直列に接続されている。換言すると、ＰＭＯＳトランジスタ１０８のドレイン端子が抵抗素子１５４を介してＰＭＯＳトランジスタ１０６のゲート端子に接続されている。
【００７９】
直列素子部１６４は、ＮＭＯＳトランジスタ１１２及び抵抗素子１５６を含んで構成されており、抵抗素子１５６は、接地配線ＧＮＤとＮＭＯＳトランジスタ１０６のゲート端子との間をＮＭＯＳトランジスタ１１２と共に接続するようにＮＭＯＳトランジスタ１１２に直列に接続されている。換言すると、ＮＭＯＳトランジスタ１１２のドレイン端子が抵抗素子１５６を介してＮＭＯＳトランジスタ１１０のゲート端子に接続されている。
【００８０】
ゲート容量１６６は、ＰＭＯＳトランジスタ１０６のゲート容量である。図面では、理解を容易にするため、ＰＭＯＳトランジスタ１０６のゲート端子とＰＭＯＳトランジスタ１０６のソース端子との間に挿入されている形態で図示されている。
【００８１】
ゲート容量１６８は、ＮＭＯＳトランジスタ１１０のゲート容量である。図面では、理解を容易にするため、ＮＭＯＳトランジスタ１１０のゲート端子とＮＭＯＳトランジスタ１１０のソース端子との間に挿入されている形態で図示されている。なお、本第１の実施形態では、容量性負荷としてゲート容量１６６，１６８を例に挙げているが、これに限らず、例えば、ゲート容量に代えてコンデンサを適用してもよい。この場合、例えば、ゲート容量１６２に代えて適用するコンデンサの一方の電極がＰＭＯＳトランジスタ１０６のゲート端子に、他方の電極がＰＭＯＳトランジスタ１０６のソース端子に各々接続され、ゲート容量１６８に代えて適用するコンデンサの一方の電極がＮＭＯＳトランジスタ１１０のゲート端子に、他方の電極がＮＭＯＳトランジスタ１１０のソース端子に各々接続される。また、コンデンサに限らず、可変容量ダイオードなどの容量性負荷を適用しても良い。このように、ＭＯＳトランジスタのソース端子とゲート端子との間に所定の容量値で容量が形成されていればよい。なお、本第１の実施形態では、「所定の容量値」として、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のラッチアップを阻止することを可能にする容量値であって、シミュレーションや実験などによって予め定められた容量値を採用している。
【００８２】
過電流検知回路１６０は、コイル１１６と接地線との間に挿入されており、過電流を検知したときに過電流検知信号を出力する。また、過電流検知回路１６０は、制御回路１５８に接続されている。従って、制御回路１５８は、過電流検知回路１６０から出力された過電流検知信号を受信することができる。
【００８３】
一方、ＰＭＯＳトランジスタ１０８のゲート端子は、制御回路１５８に接続されている。また、ＮＭＯＳトランジスタ１１２のゲート端子も制御回路１５８に接続されている。従って、制御回路１５８は、ＰＭＯＳトランジスタ１０８のゲート端子及びＮＭＯＳトランジスタ１１２のゲート端子の各々に対してＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２の各々のスイッチング素子としての機能のオン状態及びオフ状態を切り替えるための電圧を印加することができる。
【００８４】
次に、本第１の実施形態に係るアンプ１５０の作用を説明する。
【００８５】
上記のように構成されたアンプ１５０では、過電流検知回路１６０によって過電流が検知されたときに制御回路１５８がＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の各々のソース端子及びドレイン端子間を非導通状態にするようにＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２を制御する。すなわち、ＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２の各々のソース端子及びドレイン端子間を導通状態とするようにＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２の各ゲート端子に印加する電圧の大きさを制御する。これによって、ＰＭＯＳトランジスタ１０６のゲート端子は、ゲート容量１６６が充電されながらプルアップされると共に、ＮＭＯＳトランジスタ１１０のゲート端子は、ゲート容量１６８が充電されながらプルダウンされる。この場合、図９に示すアンプ１００に比べ、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の各々のゲート端子への印加電圧の大きさが緩やかに大きくなるため（ＰＭＯＳトランジスタ１０６のゲート端子への印加電圧の大きさの経時変化の一例は図２（ｂ）を参照）、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の各々のソース端子及びドレイン端子間は導通状態から非導通状態に緩やかに変化し、出力端子１１４では、一例として図２（ｃ）に示すように過電流が流れている状態から電流が流れない状態への変化が図１０（ｃ）に比べて緩やかになっている。そのため、出力端子１１４にサージ電流が発生することなく、一例として図２（ａ）に示すようにアンプ１００の出力電圧の大きさは図１０（ａ）に比べ接地電圧の大きさへと緩やかに降下していく。その結果、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０でラッチアップを発生させることなくアンプ１５０をパワーダウンさせることができる。
【００８６】
また、本第１の実施形態では、上記各ＭＯＳトランジスタのゲート容量として概ね１００〜３００ｐＦの容量を持たせることが可能であることを前提として、３５０ｎＨ程度のインダクタ成分が存在する場合の形態例を挙げて説明したが、上記各ＭＯＳトランジスタのゲート容量として概ね１００〜３００ｐＦの容量を持たせることが可能であることを前提として、５００ｎＨのインダクタ成分が存在すると仮定した場合、導通状態の出力トランジスタ（例えば、本第１の実施形態では、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０）を非導通状態にするのに要する時間は３μｓ以上（過電流による破壊を考慮すると上限は２０ｍｓ）となる。但し、この値は前提条件として出力用ＭＯＳトランジスタ（例えば、本第１の実施形態では、ＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２）の最大駆動能力に依存しており、本第１の実施形態では１〜５Ａを想定している。例えば、５Ａを採用した場合には、導通状態から非導通状態への移行所要時間は５μｓ以上となる。更に、導通状態から非導通状態へ移行させるまでの遅延時間の計算モデルとして、他の遅延要素も含めると、“遅延時間ｔ＝ＲＣ〜２ＲＣ”で簡易に計算することが可能である。この場合、ワーストモデルを考えて、抵抗素子１５４，１５６としてｔ＝ＲＣで５００ｎＨのインダクタ成分を形成する抵抗素子を挿入することが好ましい。
【００８７】
また、本第１の実施形態では、過電流が検知されたときにＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２の各々のソース端子及びドレイン端子間を導通状態とするようにＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２の各ゲート端子に電圧を印加する場合の形態例を挙げて説明したが、これに限らず、通常時にＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２の各々のソース端子及びドレイン端子間を導通状態とするようにＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１２の各ゲート端子に電圧を印加してもよいことは言うまでもない。
【００８８】
また、本第１の実施形態では、抵抗素子１５４がＰＭＯＳトランジスタ１０６のゲート端子に接続され、ＰＭＯＳトランジスタ１０８のソース端子が電源配線ＶＤＤに接続された場合の形態例を挙げて説明したが、本発明はこれに限定されるものではなく、ＰＭＯＳトランジスタ１０８のソース端子がＰＭＯＳトランジスタ１０６のゲート端子に接続され、抵抗素子１５４が電源配線ＶＤＤに接続されるようにしてもよい。このように、電源配線ＶＤＤとＰＭＯＳトランジスタ１０６のゲート端子との間に直列接続されたＰＭＯＳトランジスタ１０８及び抵抗素子１５４が挿入されていればよい。
【００８９】
また、本第１の実施形態では、抵抗素子１５６がＮＭＯＳトランジスタ１１０のゲート端子に接続され、ＮＭＯＳトランジスタ１１２のソース端子が接地配線ＧＮＤに接続された場合の形態例を挙げて説明したが、本発明はこれに限定されるものではなく、ＮＭＯＳトランジスタ１１２のソース端子がＮＭＯＳトランジスタ１１０のゲート端子に接続され、抵抗素子１５６が接地配線ＧＮＤに接続されるようにしてもよい。このように、接地配線ＧＮＤとＮＭＯＳトランジスタ１１０のゲート端子との間に直列接続されたＮＭＯＳトランジスタ１１２及び抵抗素子１５６が挿入されていればよい。
【００９０】
なお、本第１の実施形態では、制御回路１５８によってアンプ１５０を制御する場合の形態例を挙げて説明したが、本発明はこれに限定されるものではなく、制御回路１５８に代えて後述の第２〜５の実施形態で説明する制御部１６を適用してもよいことは言うまでもない。
【００９１】
［第２の実施形態］
【００９２】
ところで、上記第１の実施形態で説明した図１に示すアンプ１５０は、過電流の発生の有無に拘わらず図９に示すアンプ１００に比べ、パワーダウン状態への移行指示を受けてからパワーダウン状態に移行するまでに要する時間が長く、通常時にパワーダウン状態に移行する際に微小なポップノイズが発生してしまう、という問題点があった。
【００９３】
そこで、本第２の実施形態では、上記問題点を解決するためのアンプ１０について説明する。図３は、本第２の実施形態に係るアンプ１０の構成の一例を示す構成図である。同図に示すように、アンプ１０は、図９に示すアンプ１００に比べ、出力段１０５に代えて出力段１２を適用した点、並びに電流計１４、制御部１６及び入出力ポート（以下、「Ｉ／Ｏ」という。）１８を更に設けた点のみが異なっている。
【００９４】
出力段１２は、図９に示す出力段１０５に比べ、ＰＭＯＳトランジスタ１０８に代えて直列素子部２０及びＰＭＯＳトランジスタ２２を適用した点、及びＮＭＯＳトランジスタ１１２に代えて直列素子部３０及びＮＭＯＳトランジスタ３２を適用した点のみが異なっている。直列素子部２０は、第１スイッチング素子としてのＰＭＯＳトランジスタ２０Ａ及び抵抗素子２０Ｂを含んで構成されている。ＰＭＯＳトランジスタ２０Ａ及び抵抗素子２０Ｂは直列に接続されており、直列素子部２０の一端２０ＣはＰＭＯＳトランジスタ１０６のゲート端子に、他端２０Ｄは第１電圧線としての電源配線ＶＤＤに各々接続されている。ＰＭＯＳトランジスタ２０Ａのドレイン端子は直列素子部２０の一端２０Ｃを構成している。抵抗素子２０Ｂの一端はＰＭＯＳトランジスタ２０Ａのソース端子に接続されており、抵抗素子２０Ｂの他端は直列素子部２０の他端２０Ｄを構成している。
【００９５】
第２スイッチング素子としてのＰＭＯＳトランジスタ２２のドレイン端子は、直列素子部２０におけるＰＭＯＳトランジスタ２０Ａと抵抗素子２０Ｂとの接続部２０Ｅに、ＰＭＯＳトランジスタ２２のソース端子は電源配線ＶＤＤに各々接続されている。
【００９６】
直列素子部３０は、第３スイッチング素子としてのＮＭＯＳトランジスタ３０Ａ及び第３抵抗素子としての抵抗素子３０Ｂを含んで構成されている。ＮＭＯＳトランジスタ３０Ａ及び抵抗素子３０Ｂは直列に接続されており、直列素子部３０の一端３０ＣはＮＭＯＳトランジスタ１１０のゲート端子に、他端３０Ｄは第２電圧線としての接地配線ＧＮＤに各々接続されている。ＮＭＯＳトランジスタ３０Ａのドレイン端子は直列素子部３０の一端３０Ｃを構成している。抵抗素子３０Ｂの一端はＮＭＯＳトランジスタ３０Ａのソース端子に接続されており、抵抗素子３０Ｂの他端は直列素子部３０の他端３０Ｄを構成している。
【００９７】
第４スイッチング素子としてのＮＭＯＳトランジスタ３２のドレイン端子は、直列素子部３０におけるＮＭＯＳトランジスタ３０Ａと抵抗素子３０Ｂとの接続部３０Ｅに、ＮＭＯＳトランジスタ３２のソース端子は接地配線ＧＮＤに各々接続されている。
【００９８】
電流計１４は、コイル１１６と接地点との間に挿入されており、コイル１１６から接地点へ流出する電流の大きさを計測するものである。
【００９９】
制御部１６は、所定のプログラムの処理を実行することによりアンプ１０全体を制御するＣＰＵ（中央処理装置）、アンプ１０の作動を制御する制御プログラムや後述するパワーダウン処理プログラム、各種パラメータ等が予め記憶された記憶媒体であるＲＯＭ（Read Only Memory）、及び各種プログラムの実行時のワークエリア等として用いられる記憶媒体であるＲＡＭ(Random Access Memory)などを含んで構成されたコンピュータである。Ｉ／Ｏ１８は、制御部１６に接続された入出力ポートであり、電流計１４の出力端子、差動段１０２の正入力端子１０２Ａ、差動段１０２の負入力端子１０２Ｂ、ＰＭＯＳトランジスタ２０Ａ，２２の各ゲート端子、及びＮＭＯＳトランジスタ３０Ａ，３２の各ゲート端子が接続されている。従って、制御部１６は、Ｉ／Ｏ１８を介した電流計１４による計測結果の把握と、Ｉ／Ｏ１８を介した差動段１０２への正入力信号及び負入力信号の出力と、Ｉ／Ｏ１８を介したＰＭＯＳトランジスタ２０Ａ，２２の各ゲート端子、及びＮＭＯＳトランジスタ３０Ａ，３２の各ゲート端子への信号の出力と、を各々行うことができる。なお、本第２の実施形態では、アンプ１０をソフトウエア構成によって制御する場合の形態例を挙げて説明しているが、本発明はこれに限定されるものではなく、ハードウエア構成によって制御する形態であってもよいし、ソフトウエア構成及びハードウエア構成を組み合わせた制御方式であってもよい。
【０１００】
次に、本第２の実施形態に係るアンプ１０の作用について説明する。先ず、アンプ１０を介してスピーカから音声を出力する場合について説明する。なお、以下では、錯綜を回避するために、アンプ１０が初期状態に設定されている場合であって、スピーカから出力させる対象となる音声を示すアナログの音声信号が外部装置（図示省略）からアンプ１０に入力された場合について説明する。また、本実施形態において「初期状態」とは、ＰＭＯＳトランジスタ２０Ａ，２２のドレイン端子及びソース端子間を非導通状態（ＰＭＯＳトランジスタ２０Ａ，２２の各々のスイッチング素子としての機能がオフ状態）、ＮＭＯＳトランジスタ３０Ａ，３２のドレイン端子及びソース端子間を非導通状態（ＮＭＯＳトランジスタ３０Ａ，３２の各々のスイッチング素子としての機能がオフ状態）、ＰＭＯＳトランジスタ１０６のドレイン端子及びソース端子間を導通状態（ＰＭＯＳトランジスタ１０６のスイッチング素子としての機能がオン状態）、及びＮＭＯＳトランジスタ１１０のドレイン端子及びソース端子間を導通状態（ＮＭＯＳトランジスタ１１０のスイッチング素子としての機能がオン状態）であることを示す。
【０１０１】
制御部１６は、スピーカ（図示省略）から出力させる音声を示す音声信号を極性を変えてＩ／Ｏ１８を介して差動段１０２Ａに出力する。差動段１０２Ａでは、制御部１６から入力された音声信号としての正入力信号及び負入力信号の差電圧信号を生成し、生成した差電圧信号を増幅してオフセット段１０４を介して正極の差動信号をＰＭＯＳトランジスタ１０６のゲート端子に出力すると共に負極の差動信号をＮＭＯＳトランジスタ１１０に出力する。
【０１０２】
ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０は、オフセット段１０４から入力された差動信号に基づく電圧に応じて導通状態または非導通状態となり、これに応じて電流が出力端子１１４から出力される。出力端子１１４にスピーカが接続されている場合、出力端子１１４から出力された電流により元のアナログ信号に復元された音声信号がスピーカから再生される。
【０１０３】
ところで、本第２の実施形態に係るアンプ１０では、過電流が発生した場合に備えて予め用意されたパワーダウン処理が実行される。
【０１０４】
次に、図４を参照しながらパワーダウン処理を実行しているアンプ１０の作用について説明する。なお、図４は、アンプ１０の電源（図示省略）が投入された際に制御部１６によって実行されるパワーダウン処理プログラムの処理の流れを示すフローチャートである。なお、ここでは、錯綜を回避するために、制御部１６が電流計１４によって計測された電流値に基づいて出力端子１１４に過電流が流れたことを検知するものとして説明する。
【０１０５】
同図のステップ２００では、過電流を検知したかを判定し、否定判定となった場合にはステップ２０２に移行する。ステップ２０２では、アンプ１０をパワーダウン状態に移行させる条件（例えば、制御部１６がアンプ１００の電源の切断指示を受け付けたとの条件、アンプ１００の電源を投入してから所定時間経過したとの条件）を満足しているか否かを判定し、否定判定となった場合にはステップ２００に戻る一方、肯定判定となった場合にはステップ２０４に移行し、過電流が生じていないときのパワーダウン制御である通常パワーダウン制御を行った後、本パワーダウン処理プログラムを終了する。本ステップ２０４では、具体的には、各々非導通状態のＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ａ，３２を導通状態にするようにＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ａ，３２の各ゲート端子に対して、対応するオン電圧を印加する。なお、本明細書中において「オン電圧」とはＭＯＳトランジスタのソース端子及びドレイン端子間を導通状態（ＭＯＳトランジスタのスイッチング素子としての機能をオン状態）にするためのゲート電圧を示す。
【０１０６】
ステップ２０４の処理に応じて、ＰＭＯＳトランジスタ２０Ａが導通状態となる。また、ＰＭＯＳトランジスタ２２も導通状態となるため、直列素子部２０の他端２０Ｄと接続部２０Ｅとが短絡状態となり、電源配線ＶＤＤからＰＭＯＳトランジスタ２２及びＰＭＯＳトランジスタ２０Ａを介してＰＭＯＳトランジスタ１０６のゲート端子に電源電圧が印加される。これによって、ＰＭＯＳトランジスタ１０６は非導通状態となる（ＰＭＯＳトランジスタ１０６のゲート端子がプルアップされる）。
【０１０７】
また、ステップ２０４の処理に応じて、ＮＭＯＳトランジスタ３０Ａが導通状態となる。また、ＮＭＯＳトランジスタ３２も導通状態となるため、直列素子部３０の他端３０Ｄと接続部３０Ｅとが短絡状態となり、接地配線ＧＮＤからＮＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ３０Ａを介してＮＭＯＳトランジスタ１１０のゲート端子に接地電圧が印加される。これによって、ＮＭＯＳトランジスタ１１０は非導通状態となる（ＮＭＯＳトランジスタ１１０のゲート端子がプルダウンされる）。
【０１０８】
一方、ステップ２００において肯定判定となった場合にはステップ２０６に移行し、過電流が生じているときのパワーダウン制御である非常パワーダウン制御を行った後、本パワーダウン処理プログラムを終了する。本ステップ２０６では、具体的には、各々非導通状態のＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ａ，３２のうちのＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａの各ゲート端子に対して、対応するオン電圧を印加する。
【０１０９】
上記ステップ２０６の処理に応じて、ＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａが導通状態となる。このとき、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２は共に非導通状態のため、パワーダウン状態に移行する際の出力端子１１４に流れる電流は図１に示すアンプ１５０と同様に振る舞う。すなわち、マイナスサージ電流の発生が抑制される。これによって、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のラッチアップが阻止することができる。
【０１１０】
なお、本第２の実施形態では、抵抗素子２０Ｂの抵抗値よりもＰＭＯＳトランジスタ２２のオン抵抗の抵抗値を小さく設定することによりＰＭＯＳトランジスタ２２が支配的になり、抵抗素子３０Ｂの抵抗値よりもＮＭＯＳトランジスタ３２のオン抵抗の抵抗値を小さく設定することによりＮＭＯＳトランジスタ３２が支配的になるようにしたが、ＰＭＯＳトランジスタ２０Ａ，２２の双方を導通状態にする場合、ＰＭＯＳトランジスタ２０Ａ，２２のディメンジョンを変更することで、図９に示すアンプ１００のＰＭＯＳトランジスタ１０８でのプルアップと同等のパワーダウン時間にすることが可能となり、ＮＭＯＳトランジスタ３０Ａ，３２の双方を導通状態にする場合、ＮＭＯＳトランジスタ３０Ａ，３２のディメンジョンを変更することで、図９に示すアンプ１００のＮＭＯＳトランジスタ１１２でのプルダウンと同等のパワーダウン時間にすることが可能となる。
【０１１１】
［第３の実施形態］
【０１１２】
図５は、本第３の実施形態に係るアンプ５０の構成の一例を示す構成図である。なお、本第２の実施形態に係るアンプ５０は、図３に示すアンプ１０に比べ、出力段１２に代えて出力段５２を適用した点のみが異なっているので、本第３の実施形態では、上記第２の実施形態と異なる点のみを説明する。また、本第３の実施形態では、上記第２の実施形態で説明した構成と同一の構成は同一の符号を付し、その説明を省略する。
【０１１３】
出力段５２は、図３に示す出力段１２に比べ、充電許否切替手段としてのスイッチ５３と、容量性負荷としてのコンデンサ５４と、第３充電許否切替手段としてのスイッチ５５と、第３容量性負荷としてのコンデンサ５６とを更に設けた点のみが異なっている。
【０１１４】
コンデンサ５４の一方の電極はスイッチ５３を介してＰＭＯＳトランジスタ１０６のゲート端子に、他方の電極はＰＭＯＳトランジスタ１０６のソース端子に各々接続されている。
【０１１５】
コンデンサ５６の一方の電極はスイッチ５５を介してＮＭＯＳトランジスタ１１０のゲート端子に、他方の電極はＮＭＯＳトランジスタ１１０のソース端子に各々接続されている。
【０１１６】
スイッチ５３は、第１端子、第２端子及び制御端子を備え、導通状態（第１端子及び第２端子間が導通状態）と非導通状態（第１端子及び第２端子間が非導通状態）とを切り替えることによりコンデンサ５４を充電可能状態と充電不可能状態とに切り替えるものである。スイッチ５３の第１端子はコンデンサ５４の一方の電極に、スイッチ５３の第２端子はＰＭＯＳトランジスタ１０６のゲート端子に各々接続されている。スイッチ５３の制御端子はＩ／Ｏ１８を介して制御部１６に接続されている。従って、制御部１６は、Ｉ／Ｏ１８を介してスイッチ５３の導通状態と非導通状態とを切り替えることができる。
【０１１７】
スイッチ５５は、第１端子、第２端子及び制御端子を備え、導通状態（第１端子及び第２端子間が導通状態）と非導通状態（第１端子及び第２端子間が非導通状態）とを切り替えることによりコンデンサ５６を充電可能状態と充電不可能状態とに切り替えるものである。スイッチ５５の第１端子はコンデンサ５６の一方の電極に、スイッチ５５の第２端子はＮＭＯＳトランジスタ１１０のゲート端子に各々接続されている。スイッチ５５の制御端子はＩ／Ｏ１８を介して制御部１６に接続されている。従って、制御部１６は、Ｉ／Ｏ１８を介してスイッチ５５の導通状態と非導通状態とを切り替えることができる。
【０１１８】
次に、図６を参照しながらパワーダウン処理を実行しているアンプ５０の作用について説明する。なお、図６は、アンプ５０の電源（図示省略）が投入された際に制御部１６によって実行されるパワーダウン処理プログラムの処理の流れを示すフローチャートである。なお、図４に示すパワーダウン処理プログラムのステップと同一のステップについては同一のステップ番号を付して説明を省略する。また、ここでは、錯綜を回避するために、上記ステップ２００の処理では出力端子１１４を流れる電流値が第１電流値以上のときに過電流を検知し、図３に示すアンプ１０の回路構成ではラッチアップの対策が不十分であるとして予め定められた過電流の電流値（少なくとも第１電流値よりも大きな電流値）を第２電流値とした場合について説明する。
【０１１９】
同図のステップ２００において肯定判定となった場合にはステップ３００に移行し、電流計１４によって計測された電流値が第２電流値以上であるか否かを判定し、否定判定となった場合には現在流れている過電流の電流値が第１電流値以上かつ第２電流値未満であると判定し、ステップ３０２に移行する。ステップ３０２では、第１電流値以上かつ第２電流値未満の過電流が流れているときのパワーダウン制御である第１非常パワーダウン制御を行った後、本パワーダウン処理プログラムを終了する。本ステップ３０２では、具体的には、各々非導通状態のＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ａ，３２のうちのＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａの各ゲート端子に対して、対応するオン電圧を印加すると共に、スイッチ５３，５５を非導通状態にするようにスイッチ５３，５５を制御する。
【０１２０】
上記ステップ３０２の処理に応じて、ＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａが導通状態となる。また、スイッチ５３，５５は非導通状態となる。これにより、ＰＭＯＳトランジスタ１０６のゲート端子は、抵抗素子２０Ｂ及びＰＭＯＳトランジスタ２０Ａを介してプルアップされ、ＮＭＯＳトランジスタ１１０のゲート端子は、抵抗素子３０Ｂ及びＮＭＯＳトランジスタ３０Ａを介してプルダウンされる。
【０１２１】
一方、ステップ３００において肯定判定となった場合にはステップ３０４に移行する。ステップ３０４では、第２電流値以上の過電流が流れているときのパワーダウン制御である第２非常パワーダウン制御を行った後、本パワーダウン処理プログラムを終了する。本ステップ３０４では、具体的には、各々非導通状態のＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ａ，３２のうちのＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａの各ゲート端子に対して、対応するオン電圧を印加すると共に、スイッチ５３，５５を導通状態にするようにスイッチ５３，５５を制御する。
【０１２２】
上記ステップ３０４の処理に応じて、ＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａが導通状態となる。また、スイッチ５３，５５も導通状態となる。これにより、ＰＭＯＳトランジスタ１０６のゲート端子は、コンデンサ５４が充電されながら、抵抗素子２０Ｂ及びＰＭＯＳトランジスタ２０Ａを介してプルアップされると共に、ＮＭＯＳトランジスタ１１０のゲート端子は、コンデンサ５６が充電されながら、抵抗素子３０Ｂ及びＮＭＯＳトランジスタ３０Ａを介してプルダウンされる。
【０１２３】
従って、上記ステップ３０４の処理によって、ＰＭＯＳトランジスタ１０６のゲート端子は、上記ステップ３０２の処理によってＰＭＯＳトランジスタ１０６のゲート端子がプルアップされるよりもゆっくりとプルアップされる。また、上記ステップ３０４の処理によって、ＮＭＯＳトランジスタ１１０のゲート端子は、上記ステップ３０２の処理によってＮＭＯＳトランジスタ１１０のゲート端子がプルダウンされるよりもゆっくりとプルダウンされる。つまり、アンプ５０では、過電流が第２電流値以上のときのパワーダウンの際に、コンデンサ５４，５６が充電されることになるので、抵抗素子２０Ｂ及びコンデンサ５４の時定数、並びに抵抗素子３０Ｂ及びコンデンサ５６の時定数により、過電流が第１電流値以上かつ第２電流値未満のときよりもＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０が導通状態から非導通状態に緩やかに（ゆっくりと）移行するため、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のラッチアップをより確実に阻止することができる。
【０１２４】
また、本第３の実施形態では、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２を適用した場合の形態例を挙げて説明したが、本発明はＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２を採用しなくても成立する。この場合、本第３の実施形態に係るパワーダウン処理プログラムの上記ステップ２０４の処理において、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２の各ゲート端子に対してオン電圧を印加する必要がなくなるため、制御部１６にかかる処理負荷を軽減することもできる。なお、この場合、スイッチ５３，５５がなくても本発明は成立するが、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のスイッチングの応答速度を電流の大きさに応じて多段階的に変化させる場合には、スイッチ５３，５５を採用することが好ましい。例えば、通常時にパワーダウンを行う場合にはスイッチ５３を非導通状態とし、過電流が発生した際にスイッチ５３を導通状態にする、という形態例が挙げられる。なお、スイッチ５３，５５を採用しなくても本発明は成立する。この場合、コンデンサ５４，５６に代えてＭＯＳトランジスタのゲート容量（本実施形態では、ＰＭＯＳトランジスタ１０６のゲート容量及びＮＭＯＳトランジスタ１１０のゲート容量）を適用することが好ましい。
【０１２５】
［第４の実施形態］
【０１２６】
図７は、本第４の実施形態に係るアンプ６０の構成の一例を示す構成図である。なお、本第４の実施形態に係るアンプ６０は、図５に示すアンプ５０に比べ、出力段５２に代えて出力段６２を適用した点のみが異なっているので、本第３の実施形態では、上記第２の実施形態と異なる点のみを説明する。また、本第３の実施形態では、上記第２の実施形態で説明した構成と同一の構成は同一の符号を付し、その説明を省略する。
【０１２７】
出力段６２は、図５に示す出力段５２に比べ、直列素子部２０の一端２０ＣがＰＭＯＳトランジスタ１０６のゲート端子に直接接続されていない点、直列素子部３０の一端３０ＣがＮＭＯＳトランジスタ１１０のゲート端子に直接接続されていない点、第２容量性負荷としてのコンデンサ６４を更に設けた点、短絡・非短絡切替手段としてのスイッチ６８を更に設けた点、第４容量性負荷としてのコンデンサ７０を更に設けた点、第２抵抗素子としての抵抗素子６６を更に設けた点、及び第４抵抗素子としての抵抗素子７２を更に設けた点、及び第２短絡・非短絡切替手段としてのスイッチ７４を更に設けた点のみが異なっている。
【０１２８】
コンデンサ６４は、コンデンサ５４に対して並列接続されるように、一方の電極がＰＭＯＳトランジスタ１０６のゲート端子に、他方の電極がＰＭＯＳトランジスタ１０６のソース端子に各々接続されている。
【０１２９】
抵抗素子６６は直列素子部２０に直列に接続されている。具体的には、抵抗素子６６の一端がＰＭＯＳトランジスタ１０６のゲート端子に、他端が直列素子部２０の一端２０Ｃに各々接続されている。
【０１３０】
スイッチ６８は、第１端子、第２端子及び制御端子を備え、導通状態（第１端子及び第２端子間が導通状態）と非導通状態（第１端子及び第２端子間が非導通状態）とを切り替えることにより抵抗素子６６の両端間を短絡状態と非短絡状態とに切り替えるものである。スイッチ６８の第１端子は直列素子部２０の一端２０Ｃに、スイッチ６８の第２端子はＰＭＯＳトランジスタ１０６のゲート端子に、スイッチ６８の制御端子はＩ／Ｏ１８を介して制御部１６に接続されている。従って、制御部１６は、Ｉ／Ｏ１８を介してスイッチ６８の導通状態と非導通状態とを切り替えることができる。
【０１３１】
コンデンサ７０は、コンデンサ５６に対して並列接続されるように、一方の電極がＮＭＯＳトランジスタ１１０のゲート端子に、他方の電極がＮＭＯＳトランジスタ１１０のソース端子に各々接続されている。
【０１３２】
抵抗素子７２は直列素子部３０に直列に接続されている。具体的には、抵抗素子７２の一端がＮＭＯＳトランジスタ１１０のゲート端子に、他端が直列素子部３０の一端３０Ｃに各々接続されている。
【０１３３】
スイッチ７４は、第１端子、第２端子及び制御端子を備え、導通状態（第１端子及び第２端子間が導通状態）と非導通状態（第１端子及び第２端子間が非導通状態）とを切り替えることにより抵抗素子７２の両端間を短絡状態と非短絡状態とに切り替えるものである。スイッチ７４の第１端子は直列素子部３０の一端３０Ｃに、スイッチ７４の第２端子はＮＭＯＳトランジスタ１１０のゲート端子に、スイッチ７４の制御端子はＩ／Ｏ１８を介して制御部１６に接続されている。従って、制御部１６は、Ｉ／Ｏ１８を介してスイッチ７４の導通状態と非導通状態とを切り替えることができる。
【０１３４】
次に、図６を参照しながらパワーダウン処理を実行しているアンプ６０の作用について説明する。なお、図６は、アンプ６０の電源（図示省略）が投入された際に制御部１６によって実行されるパワーダウン処理プログラムの処理の流れを示すフローチャートである。図４に示すパワーダウン処理プログラムのステップと同一のステップについては同一のステップ番号を付して説明を省略する。また、ここでは、錯綜を回避するために、上記ステップ２００の処理では出力端子１１４を流れる電流値が第１電流値以上のときに過電流を検知し、図５に示すアンプ５０の回路構成ではラッチアップの対策が不十分であるとして予め定められた過電流の電流値（少なくとも第１電流値よりも大きな電流値）を第２電流値とした場合について説明する。
【０１３５】
同図のステップ３００において否定判定となった場合にはステップ３０２Ｂに移行する。ステップ３０２Ｂでは、本第４の実施形態に係る第１非常パワーダウン制御を行った後、本パワーダウン処理プログラムを終了する。本ステップ３０２Ｂでは、具体的には、各々非導通状態のＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ａ，３２のうちのＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａの各ゲート端子に対して、対応するオン電圧を印加すると共に、スイッチ６８，７４を導通状態にするようにスイッチ６８，７４を制御し、更に、スイッチ５３，５５を非導通状態とするようにスイッチ８４を制御する。
【０１３６】
上記ステップ３０２の処理に応じて、ＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａが導通状態となる。また、スイッチ６８，７４も導通状態となり、抵抗素子６６の両端間及び抵抗素子７２の両端間の各々が短絡状態となる。これにより、ＰＭＯＳトランジスタ１０６のゲート端子は、コンデンサ６４が充電されながら、抵抗素子２０Ｂ、ＰＭＯＳトランジスタ２０Ａ及びスイッチ６８を介してプルアップされ、ＮＭＯＳトランジスタ１１０のゲート端子は、コンデンサ７０が充電されながら、抵抗素子３０Ｂ、ＮＭＯＳトランジスタ３０Ａ及びスイッチ７４を介してプルダウンされる。
【０１３７】
従って、上記ステップ３０２Ｂの処理によって、ＰＭＯＳトランジスタ１０６のゲート端子は、上記第３の実施形態で説明した図５に示すアンプ５０のＰＭＯＳトランジスタ１０６のゲート端子が上記ステップ３０２の処理に応じてプルアップされるよりもゆっくりとプルアップされ、ＮＭＯＳトランジスタ１１０のゲート端子は、上記第３の実施形態で説明した図５に示すアンプ５０のＮＭＯＳトランジスタ１１０のゲート端子が上記ステップ３０２の処理に応じてプルダウンされるよりもゆっくりとプルダウンされる。つまり、アンプ６０では、過電流が第１電流値以上かつ第２電流値未満のときのパワーダウンの際に、コンデンサ６４，７０が充電されることになるので、抵抗素子２０Ｂ及びコンデンサ６４の時定数、並びに抵抗素子３０Ｂ及びコンデンサ７０の時定数により、上記第３の実施形態で説明したアンプ５０に流れる過電流が第１電流値以上かつ第２電流値未満のときよりもＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０を導通状態から非導通状態に緩やかに（ゆっくりと）移行させることができる。
【０１３８】
一方、ステップ３００において肯定判定となった場合にはステップ３０４Ｂに移行する。ステップ３０４Ｂでは、本第４の実施形態に係る第２非常パワーダウン制御を行った後、本パワーダウン処理プログラムを終了する。本ステップ３０４Ｂでは、具体的には、各々非導通状態のＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ｂ，３２のうちのＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａの各ゲート端子に対して、対応するオン電圧を印加すると共に、スイッチ６８，７４を非導通状態にするようにスイッチ６８，７４を制御し、更に、スイッチ５３，５５を導通状態とするようにスイッチ５３，５５を制御する。
【０１３９】
上記ステップ３０４Ｂの処理に応じて、ＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａが導通状態となる。また、スイッチ５３，５５も導通状態となる。更に、スイッチ６８，７４は非導通状態となり、抵抗素子６６の両端間及び抵抗素子７２の両端間の各々が非短絡状態となる。これにより、ＰＭＯＳトランジスタ１０６のゲート端子は、コンデンサ５４，６４が充電されながら、抵抗素子２０Ｂ、ＰＭＯＳトランジスタ２０Ａ及び抵抗素子６６を介してプルアップされると共に、ＮＭＯＳトランジスタ１１０のゲート端子は、コンデンサ５６，７０が充電されながら、抵抗素子３０Ｂ、ＮＭＯＳトランジスタ３０Ａ及び抵抗素子７２を介してプルダウンされる。
【０１４０】
従って、上記ステップ３０４Ｂの処理によって、ＰＭＯＳトランジスタ１０６のゲート端子は、上記ステップ３０２Ｂの処理によってＰＭＯＳトランジスタ１０６のゲート端子がプルアップされるよりもゆっくりとプルアップされる。また、上記ステップ３０４Ｂの処理によって、ＮＭＯＳトランジスタ１１０のゲート端子は、上記ステップ３０２Ｂの処理によってＮＭＯＳトランジスタ１１０のゲート端子がプルダウンされるよりもゆっくりとプルダウンされる。つまり、アンプ６０では、過電流が第２電流値以上のときのパワーダウンの際に、コンデンサ５４，５６，６４，７０が充電されることになるので、抵抗素子２０Ｂ及びコンデンサ５４，６４の時定数、並びに抵抗素子３０Ｂ及びコンデンサ５６，７０の時定数により、上記ステップ３０２Ｂの処理による場合よりもＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０を導通状態から非導通状態に緩やかに（ゆっくりと）移行させることができる。
【０１４１】
また、本第４の実施形態では、上記ステップ３０２Ｂの処理によってスイッチ５３，５５を非導通状態にしたが、これに限らず、導通状態としてもよい。この場合、コンデンサ５４，５６が充電されることになるため、スイッチ５３，５５を非導通状態にする場合に比べ、ＰＭＯＳトランジスタ１０６のプルアップに要する時間及びＮＭＯＳトランジスタ１１０のプルダウンに要する時間を遅延させることができる。従って、アンプ６０の使用環境やＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のオン抵抗の大きさなどに応じてスイッチ５３，５５を導通状態にするか非導通状態にするかを使い分けることが可能となる。
【０１４２】
また、本第４の実施形態では、上記ステップ３０２Ｂの処理によってスイッチ６８、７４を導通状態とし、上記ステップ３０４Ｂの処理によってスイッチ６８，７４を非導通状態としたが、これに限らず、スイッチ６８，７４を常時導通状態或いは非導通状態としてもよい。
【０１４３】
また、本第４の実施形態では、過電流が第１電流値以上かつ第２電流値未満の場合と第２電流値以上の場合とでＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の導通状態から非導通状態への移行時間を異ならせるようにしたが、これに限らず、例えば、過電流が第１電流値以上かつ第２電流値未満の場合と第２電流値以上かつ第３電流値未満の場合と第３電流値以上の場合とでＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の導通状態から非導通状態への移行時間を異ならせるようにしてもよい。この場合、例えば、過電流が第１電流値以上かつ第２電流値未満の場合には、スイッチ５３，５５を非導通状態とし、スイッチ６８，７４を導通状態とし、過電流が第２電流値以上かつ第３電流値未満の場合には、スイッチ５３，５５を導通状態とし、スイッチ６８，７４を導通状態とし、過電流が第３電流値以上の場合には、スイッチ５３，５５を導通状態とし、スイッチ６８，７４を非導通状態とするように制御部１６により制御すればよい。
【０１４４】
また、本第４の実施形態では、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２を適用した場合の形態例を挙げて説明したが、本発明はＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２を採用しなくても成立する。この場合、本第４の実施形態に係るパワーダウン処理プログラムの上記ステップ２０４の処理において、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２の各ゲート端子に対してオン電圧を印加する必要がなくなるため、制御部１６にかかる処理負荷を軽減することもできる。なお、この場合、スイッチ５３，５５がなくても本発明は成立するが、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のスイッチングの応答速度を電流の大きさに応じて多段階的に変化させる場合には、スイッチ５３，５５を採用することが好ましい。例えば、通常時にパワーダウンを行う場合にはスイッチ５３を非導通状態とし、過電流が発生した際にスイッチ５３を導通状態にする、という形態例が挙げられる。
【０１４５】
［第５の実施形態］
【０１４６】
図８は、本第５の実施形態に係るアンプ８０の構成の一例を示す構成図である。なお、本第４の実施形態に係るアンプ８０は、図７に示すアンプ６０に比べ、出力段６２に代えて出力段８２を適用した点のみが異なっているので、本第５の実施形態では、上記第４の実施形態と異なる点のみを説明する。また、本第５の実施形態では、上記第４の実施形態で説明した構成と同一の構成は同一の符号を付し、その説明を省略する。
【０１４７】
出力段８２は、図７に示す出力段６２に比べ、コンデンサ６４の一方の電極がＰＭＯＳトランジスタのゲート端子に直接接続されていない点、及びコンデンサ７０の一方の電極がＮＭＯＳトランジスタ１１０のゲート端子に直接接続されていない点、及び第２充電許否切替手段としてのスイッチ８４を更に設けた点、及び第４充電許否切替手段としてのスイッチ８６を更に設けた点のみが異なっている。
【０１４８】
スイッチ８４は、第１端子、第２端子及び制御端子を備え、導通状態（第１端子及び第２端子間が導通状態）と非導通状態（第１端子及び第２端子間が非導通状態）とを切り替えることによりコンデンサ６４を充電可能状態と充電不可能状態とに切り替えるものである。スイッチ８４の第１端子はコンデンサ６４の一方の電極に、スイッチ８４の第２端子はＰＭＯＳトランジスタ１０６のゲート端子に各々接続されている。スイッチ８４の制御端子はＩ／Ｏ１８を介して制御部１６に接続されている。従って、制御部１６は、Ｉ／Ｏ１８を介してスイッチ８４の導通状態と非導通状態とを切り替えることができる。
【０１４９】
スイッチ８６は、第１端子、第２端子及び制御端子を備え、導通状態（第１端子及び第２端子間が導通状態）と非導通状態（第１端子及び第２端子間が非導通状態）とを切り替えることによりコンデンサ７０を充電可能状態と充電不可能状態とに切り替えるものである。スイッチ８６の第１端子はコンデンサ７０の一方の電極に、スイッチ８６の第２端子はＮＭＯＳトランジスタ１１０のゲート端子に各々接続されている。スイッチ８６の制御端子はＩ／Ｏ１８を介して制御部１６に接続されている。従って、制御部１６は、Ｉ／Ｏ１８を介してスイッチ８６の導通状態と非導通状態とを切り替えることができる。
【０１５０】
次に、図６を参照しながらパワーダウン処理を実行しているアンプ８０の作用について説明する。なお、図６は、アンプ８０の電源（図示省略）が投入された際に制御部１６によって実行されるパワーダウン処理プログラムの処理の流れを示すフローチャートである。なお、本第５の実施形態に係るパワーダウン処理プログラムにおいて、上記第３の実施形態と同一のステップについては同一のステップ番号を付して説明を省略する。
【０１５１】
同図のステップ３００において否定判定となった場合にはステップ３０２Ｃに移行する。ステップ３０２Ｃでは、本第５の実施形態に係る第１非常パワーダウン制御を行った後、本パワーダウン処理プログラムを終了する。本ステップ３０２Ｃでは、具体的には、各々非導通状態のＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ｂ，３２のうちのＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａの各ゲート端子に対して、対応するオン電圧を印加すると共に、スイッチ６８，７４を導通状態にするようにスイッチ６８，７４を制御し、更に、スイッチ５３，５５，８４，８６を非導通状態とするようにスイッチ５３，５５，８４，８６を制御する。
【０１５２】
上記ステップ３０２Ｃの処理に応じて、ＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａが導通状態となる。また、スイッチ６８，７４も導通状態となり、抵抗素子６６の両端間及び抵抗素子７２の両端間の各々が短絡状態となる。更に、スイッチ５３，５５，８４，８６が非導通状態となる。これにより、ＰＭＯＳトランジスタ１０６のゲート端子は、抵抗素子２０Ｂ、ＰＭＯＳトランジスタ２０Ａ及びスイッチ６８を介してプルアップされ、ＮＭＯＳトランジスタ１１０のゲート端子は、抵抗素子３０Ｂ、ＮＭＯＳトランジスタ３０Ａ及びスイッチ７４を介してプルダウンされる。
【０１５３】
一方、ステップ３００において肯定判定となった場合にはステップ３０４Ｃに移行する。ステップ３０４Ｃでは、本第４の実施形態に係る第２非常パワーダウン制御を行った後、本パワーダウン処理プログラムを終了する。本ステップ３０４Ｃでは、具体的には、各々非導通状態のＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ａ，３２のうちのＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａの各ゲート端子に対して、対応するオン電圧を印加すると共に、スイッチ６８，７４を非導通状態にするようにスイッチ６８，７４を制御し、更に、スイッチ５３，５５，８４，８６を導通状態とするようにスイッチ５３，５５，８４，８６を制御する。
【０１５４】
上記ステップ３０４Ｃの処理に応じて、ＰＭＯＳトランジスタ２０Ａ及びＮＭＯＳトランジスタ３０Ａが導通状態となる。また、スイッチ５３，５５，８４，８６も導通状態となる。更に、スイッチ６８，７４は非導通状態となり、抵抗素子６６の両端間及び抵抗素子７２の両端間の各々が非短絡状態となる。これにより、ＰＭＯＳトランジスタ１０６のゲート端子は、コンデンサ５４，６４が充電されながら、抵抗素子２０Ｂ、ＰＭＯＳトランジスタ２０Ａ及び抵抗素子６６を介してプルアップされると共に、ＮＭＯＳトランジスタ１１０のゲート端子は、コンデンサ５６，７０が充電されながら、抵抗素子３０Ｂ、ＮＭＯＳトランジスタ３０Ａ及び抵抗素子７２を介してプルダウンされる。
【０１５５】
従って、上記ステップ３０４Ｃの処理によって、ＰＭＯＳトランジスタ１０６のゲート端子は、上記ステップ３０２Ｃの処理によってＰＭＯＳトランジスタ１０６のゲート端子がプルアップされるよりもゆっくりとプルアップされる。また、上記ステップ３０４Ｃの処理によって、ＮＭＯＳトランジスタ１１０のゲート端子は、上記ステップ３０２Ｃの処理によってＮＭＯＳトランジスタ１１０のゲート端子がプルダウンされるよりもゆっくりとプルダウンされる。
【０１５６】
また、アンプ８０では、第１非常パワーダウン制御によって、コンデンサ５４，５６，６４，７０が充電不可能状態となるため、スイッチ８４，８６を有しない上記第４の実施形態で説明したアンプ６０に比べ、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のプルアップ及びプルダウンに要する時間を短くすることができる。その一方で、第２非常パワーダウン制御によって、コンデンサ６４，７０が充電可能状態となるため、スイッチ８４，８６を有しない上記第４の実施形態で説明したアンプ６０で要するＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のプルアップ及びプルダウンの時間に相当する時間でＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のプルアップ及びプルダウンを行うことができる。
【０１５７】
なお、本第５の実施形態では、第１非常パワーダウン制御によって、コンデンサ６４，７０が充電不可能状態としたが、上記第４の実施形態と同様の回路構成でＰＭＯＳトランジスタ１０６のプルアップ及びＮＭＯＳトランジスタ１１０のプルダウンを行う場合にはスイッチ８４，８６を常時非導通状態にしておけば良い。
【０１５８】
また、本第５の実施形態では、過電流が第１電流値以上かつ第２電流値未満の場合と第２電流値以上の場合とでＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の導通状態から非導通状態への移行時間を異ならせるようにしたが、これに限らず、例えば、過電流が第１電流値以上かつ第２電流値未満の場合と第２電流値以上かつ第３電流値未満の場合と第３電流値以上かつ第４電流値未満の場合と第４電流値以上の場合とでＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０の導通状態から非導通状態への移行時間を異ならせるようにしてもよい。具体的には、過電流が第１電流値以上かつ第２電流値未満の場合には、スイッチ５３，５５，８４，８６を非導通状態とし、スイッチ６８，７４を導通状態とし、過電流が第２電流値以上かつ第３電流値未満の場合には、スイッチ５３，５５を導通状態とし、スイッチ８４，８６を非導通状態とし、スイッチ６８，７４を導通状態とし、過電流が第３電流値以上かつ第４電流値未満の場合には、スイッチ５３，５５，８４，８６を導通状態とし、スイッチ６８，７４を導通状態とし、過電流が第４電流値以上の場合には、スイッチ５３，５５，６８，７４，８４，８６を導通状態とするように制御部１６により制御すればよい。この場合、一種類の半導体集積回路でその使用環境に適する充電時間又は過電流の大きさに適する充電時間を選択することが可能となる。このように、過電流の大きさの増加に対応して充電可能状態のコンデンサを増やすように各スイッチを制御することによりＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のプルアップ及びプルダウンに要する時間を多段階的に遅延させることが可能となる。
【０１５９】
また、本第５の実施形態では、ＰＭＯＳトランジスタ１０６のゲート端子及びソース端子間を並列接続されたコンデンサ５４，６４で接続すると共に、ＮＭＯＳトランジスタ１１０のゲート端子及びソース端子間を並列接続されたコンデンサ５６，７０で接続する場合の形態例を挙げたが、３つ以上の並列接続されたコンデンサでＰＭＯＳトランジスタ１０６のゲート端子及びソース端子間を接続すると共に、３つ以上の並列接続されたコンデンサでＮＭＯＳトランジスタ１１０のゲート端子及びソース端子間を接続してもよい。この場合、コンデンサ６４に対してスイッチ８４を、コンデンサ７０に対してスイッチ８６を各々設けたように、各々のコンデンサに対して充電可能状態と充電不可能状態とを切り替えるためのスイッチであって、制御部１６によって導通状態と非導通状態との切り替えが可能なスイッチを設けることによりＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のプルアップ及びプルダウンに要する時間を多段階的に遅延させることを可能にすることが好ましい。
【０１６０】
また、本第５の実施形態では、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２を適用した場合の形態例を挙げて説明したが、本発明はＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２を採用しなくても成立する。この場合、本第５の実施形態に係るパワーダウン処理プログラムの上記ステップ２０４の処理において、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ３２の各ゲート端子に対してオン電圧を印加する必要がなくなるため、制御部１６にかかる処理負荷を軽減することもできる。なお、この場合、スイッチ５３，５５，８４，８６がなくても本発明は成立するが、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のスイッチングの応答速度を電流の大きさに応じて多段階的に変化させる場合には、スイッチ５３，５５，８４，８６を採用することが好ましい。例えば、通常時にパワーダウンを行う場合にはスイッチ５３，５５，８４，８６を非導通状態とし、過電流が発生した際にスイッチ５３，５５，８４，８６を導通状態にする、という形態例が挙げられる。
【０１６１】
なお、上記各実施形態では、制御部１６が電流計１４の計測結果を監視し、この計測結果に基づいて過電流が流れたと判断したときに各ＭＯＳトランジスタ（ＰＭＯＳトランジスタ２０Ａ，２２及びＮＭＯＳトランジスタ３０Ａ，３２）及び各スイッチ（スイッチ６８，６４，７４，８６）の導通状態と非導通状態とを切り替えるように制御しているが、これに限らず、ユーザが電流計１４の計測結果をモニタリングし、過電流が発生したと認識したときに制御部１６を介して或いは他のスイッチング回路を介して各ＭＯＳトランジスタ及び各スイッチの導通状態と非導通状態とを切り替えるようにしてもよい。
【０１６２】
また、上記第２〜第５の実施形態では、錯綜を回避するために、アンプ１０，５０、６０，８０をＩＣ以外で制御する場合について説明したが、本発明はこれに限定されるものではなく、例えば、図１１に示すアンプ１０Ａを適用してもよい。この場合、アンプ１０Ａは、図３に示すアンプ１０に比べ、制御部１６及びＩ／Ｏ１８が異なるＩＣに搭載されている点、並びにＩ／Ｏ１８との間にＩ／Ｏ１８’を設けた点のみが異なっている。すなわち、アンプ１０Ａは、Ｉ／Ｏ１８’を介して別のＩＣに搭載された制御部１６及びＩ／Ｏ１８と接続されている。
【０１６３】
また、他の例としては図１２に示すアンプ１０Ｂが挙げられる。この場合、アンプ１０Ｂは、制御部１６と同一のＩＣによって構成されており、図３に示すアンプ１０に比べ、Ｉ／Ｏ１８を除いた点のみが異なっている。
【０１６４】
また、上記各実施形態では、出力端子１１４に５００ｎＨのインダクタ成分を有するコイル１１６を接続した場合について説明したが、これに限らず、例えばコイル１１６と同等の寄生インダクタ成分を有する半導体装置やスピーカに接続されたケーブルであってもよく、アンプに流れる過電流を瞬間的に切断することによって生じる電磁誘導現象により引き起こされるサージ電流によってＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１１０のラッチアップを引き起こし得るインダクタ成分を有するインダクタ部であれば如何なるものであってもよい。
【０１６５】
また、上記各実施形態では、被保護対象スイッチング素子としてのＰＭＯＳトランジスタ１０６のプルアップ及びＮＭＯＳトランジスタ１１０のプルダウンを抵抗素子を利用して行っているが、抵抗素子に代えてＭＯＳトランジスタのオン抵抗を利用してもよい。
【０１６６】
また、上記各実施形態では、本発明をスピーカに接続されたアンプに適用した場合を例に挙げて説明したが、これに限らず、レギュレータ回路に本発明を適用してもよく、本発明は、マイナスサージ電流の発生に起因して発生するラッチアップを阻止する保護対象となるスイッチング素子を有する回路であれば如何なる回路に対しても適用可能である。
【０１６７】
また、上記各実施形態では、ＭＯＳトランジスタを用いた場合の形態例を挙げて説明したが、これに限らず、バイポーラ型トランジスタを用いてもよい。この場合、バイポーラ型トランジスタのコレクタ端子がＭＯＳトランジスタのドレインに、バイポーラ型トランジスタのエミッタ端子がＭＯＳトランジスタのソース端子に、バイポーラ型トランジスタのベース端子がＭＯＳトランジスタのゲート端子に各々対応するようにＭＯＳトランジスタに代えてバイポーラ型トランジスタを適用すればよい。
【０１６８】
また、上記各実施形態では、パワーダウン処理プログラムがＲＯＭに予め記憶されているが、これに限らず、パワーダウン処理プログラムをＣＤ−ＲＯＭやＤＶＤ−ＲＯＭ、ＵＳＢ（Universal Serial Bus）メモリなどのコンピュータによって読み取られる記憶媒体に格納した状態で提供する形態を適用しても良いし、有線又は無線による通信手段を介して配信する形態を適用してもよい。
【符号の説明】
【０１６９】
１０，５０，６０，８０，１５０ アンプ
１６ 制御部
２０，３０，１６２，１６４ 直列素子部
２０Ａ，２２，１０６ ＰＭＯＳトランジスタ
２０Ｂ，３０Ｂ，６６，７７ 抵抗素子
３０Ａ，３２，１１０ ＮＭＯＳトランジスタ
５３，５５，６８，７４，８４，８６ スイッチ
５４，５６，６４，７０ コンデンサ
１１６ コイル
１５８ 制御回路
１６６，１６８ ゲート容量
【特許請求の範囲】
【請求項１】
通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成された直列素子部であって、第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧とは異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子の該制御端子に一端が接続され、前記第１電圧線に他端が接続された直列素子部と、
前記被保護対象スイッチング素子に備えられた所定の容量値の容量と、
前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にするように制御する制御手段と、
を含む保護装置。
【請求項２】
前記直列素子部の一端を第２抵抗素子を介して前記制御端子に接続した請求項１記載の保護装置。
【請求項３】
前記第２抵抗素子の両端間を短絡させる短絡状態と該両端間を短絡させない非短絡状態とに切替可能な短絡・非短絡切替手段を更に含み、
前記制御手段は、前記被保護対象スイッチング素子に対して第１電流値以上かつ第２電流値未満の電流値で電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にするように制御すると共に前記第２抵抗素子の両端間を短絡状態にするように前記短絡・非短絡切替手段を制御し、前記被保護対象スイッチング素子に対して前記第２電流値以上の電流値で電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にするように制御すると共に前記第２抵抗素子の両端間を非短絡状態にするように前記短絡・非短絡切替手段を制御する請求項２記載の保護装置。
【請求項４】
前記容量を容量性負荷とした場合、該容量性負荷を充電可能状態と充電不可能状態とに切替可能な充電許否切替手段を更に含み、
前記制御手段は、更に、前記被保護対象スイッチング素子に対して前記第１電流値以上かつ第２電流値未満の電流値で電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記容量性負荷を充電不可能状態にするように前記充電許否切替手段を制御し、前記被保護対象スイッチング素子に対して前記第２電流値以上の電流値で電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記容量性負荷を充電可能状態にするように前記充電許否切替手段を制御する請求項１〜請求項３の何れか１項に載の保護装置。
【請求項５】
前記容量に少なくとも１つ並列に接続された第２容量性負荷を更に含む請求項１〜請求項４の何れか１項に記載の保護装置。
【請求項６】
前記第２容量性負荷の少なくとも１つに設けられ、該第２容量性負荷を充電可能状態と充電不可能状態とに切替可能な第２充電許否切替手段を更に含み、
前記制御手段は、更に、前記被保護対象スイッチング素子に対して電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、該電流の大きさの増加に対応して充電可能状態の前記第２容量性負荷を増やすように前記第２充電許否切替手段を制御する請求項５記載の保護装置。
【請求項７】
前記第１スイッチング素子を、ゲート容量Ｃが１００ｐＦ＜Ｃ＜３００ｐＦを前提とする出力用トランジスタとし、
該出力用トランジスタの駆動能力をＸｕｍとした場合、前記第１スイッチング素子を導通状態にするように制御するためのパワーダウン信号の信号経路にＸｕｍ＜ＲＣ＜（６００００／Ｘ）ｕｍを満足する抵抗を挿入した請求項１〜請求項６の何れか１項に記載の保護装置。
【請求項８】
通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成された直列素子部であって、第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧とは異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子の該制御端子に前記第１スイッチング素子側の一端が接続され、前記抵抗素子側の他端が前記第１電圧線に接続された直列素子部と、
一端が前記第１スイッチング素子及び前記抵抗素子の接続部に接続され、他端が前記第１電圧線に接続され、通常時非導通状態の第２スイッチング素子と、
前記被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子及び前記第２スイッチング素子の各々を導通状態にするように制御し、前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御する制御手段と、
を含む保護装置。
【請求項９】
前記直列素子部の一端を第２抵抗素子を介して前記制御端子に接続した請求項８記載の保護装置。
【請求項１０】
前記第２抵抗素子の両端間を短絡させる短絡状態と該両端間を短絡させない非短絡状態とに切替可能な短絡・非短絡切替手段を更に含み、
前記制御手段は、更に、前記被保護対象スイッチング素子に対して第１電流値以上かつ第２電流値未満の電流値で過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御し、かつ前記第２抵抗素子の両端間を短絡状態にするように前記短絡・非短絡切替手段を制御し、前記被保護対象スイッチング素子に対して前記第２電流値以上の電流値で過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御し、かつ前記第２抵抗素子の両端間を非短絡状態にするように前記短絡・非短絡切替手段を制御する請求項９記載の保護装置。
【請求項１１】
前記被保護対象スイッチング素子に備えられた所定の容量値の容量を更に含む請求項８〜請求項１０の何れか１項に記載の保護装置。
【請求項１２】
前記容量を容量性負荷とした場合、該容量性負荷を充電可能状態と充電不可能状態とに切替可能な充電許否切替手段を更に含み、
前記制御手段は、更に、前記被保護対象スイッチング素子に対して前記第１電流値以上かつ第２電流値未満の電流値で過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記容量性負荷を充電不可能状態にするように前記充電許否切替手段を制御し、前記被保護対象スイッチング素子に対して前記第２電流値以上の電流値で過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記容量性負荷を充電可能状態にするように前記充電許否切替手段を制御する請求項１１載の保護装置。
【請求項１３】
前記容量に少なくとも１つ並列に接続された第２容量性負荷を更に含む請求項１１または請求項１２記載の保護装置。
【請求項１４】
前記第２容量性負荷の少なくとも１つに設けられ、該第２容量性負荷を充電可能状態と充電不可能状態とに切替可能な第２充電許否切替手段を更に含み、
前記制御手段は、更に、前記被保護対象スイッチング素子に対して過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、該過電流の大きさの増加に対応して充電可能状態の前記第２容量性負荷を増やすように前記第２充電許否切替手段を制御する請求項１３記載の保護装置。
【請求項１５】
請求項１〜請求項７の何れか１項に記載の保護装置と、
通常時非導通状態の第３スイッチング素子及び該第３スイッチング素子に直列に接続された第３抵抗素子を含んで構成された第２直列素子部であって、前記第１端子に対応しており、前記第２電圧線に接続された対応第１端子、前記第２端子に対応しており、該第２端子に接続された対応第２端子、及び前記制御端子に対応している対応制御端子を備え、通常時導通状態の前記対応第１端子及び前記対応第２端子間を、該対応制御端子にオフ電圧が印加されたときに非導通状態にする第２被保護対象スイッチング素子の該対応制御端子に一端が接続され、前記第２電圧線に他端が接続された第２直列素子部と、
前記第２被保護対象スイッチング素子に備えられた所定の容量値の第２容量と、を含み、
前記制御手段は、更に、前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にするように制御する
相補型保護装置。
【請求項１６】
前記第２直列素子部の一端を前記第４抵抗素子を介して前記対応制御端子に接続した請求項１５記載の相補型保護装置。
【請求項１７】
前記第４抵抗素子の両端間を短絡させる短絡状態と該両端間を短絡させない非短絡状態とに切替可能な第２短絡・非短絡切替手段を更に含み、
前記制御手段は、前記第２被保護対象スイッチング素子に対して前記第１電流値以上かつ前記第２電流値未満の電流値で電流が流れている状態で前記第２被保護対象スイッチング素子の前記対応第１端子及び前記対応第２端子間を非導通状態にする場合、前記第３スイッチング素子を導通状態にするように制御すると共に前記第４抵抗素子を短絡状態にするように前記第２短絡・非短絡切替手段を制御し、前記第２被保護対象スイッチング素子に対して前記第２電流値以上の電流値で電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にするように制御すると共に前記第４抵抗素子を非短絡状態にするように前記第２短絡・非短絡切替手段を制御する請求項１６記載の相補型保護装置。
【請求項１８】
前記第２容量を第３容量性負荷とした場合、該第３容量性負荷を充電可能状態と充電不可能状態とに切替可能な第３充電許否切替手段を更に含み、
前記制御手段は、更に、前記第２被保護対象スイッチング素子に対して前記第１電流値以上かつ前記第２電流値未満の電流値で電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３容量性負荷を充電不可能状態にするように前記第３充電許否切替手段を制御し、前記第２被保護対象スイッチング素子に対して前記第２電流値以上の電流値で電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３容量性負荷を充電可能状態にするように前記第３充電許否切替手段を制御する請求項１５〜請求項１７の何れか１項に記載の相補型保護装置。
【請求項１９】
前記第２容量に少なくとも１つ並列に接続された第４容量性負荷を更に含む請求項１５〜請求項１８の何れか１項に記載の相補型保護装置。
【請求項２０】
前記第４容量性負荷の少なくとも１つに設けられ、該第４容量性負荷を充電可能状態と充電不可能状態とに切替可能な第４充電許否切替手段を更に含み、
前記制御手段は、更に、前記第２被保護対象スイッチング素子に対して電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、該電流の大きさの増加に対応して充電可能状態の前記第４容量性負荷を増やすように前記第４充電許否切替手段を制御する請求項１９記載の相補型保護装置。
【請求項２１】
前記第３スイッチング素子を、ゲート容量Ｃが１００ｐＦ＜Ｃ＜３００ｐＦを前提とする出力用トランジスタとし、
該出力用トランジスタの駆動能力をＸｕｍとした場合、前記第３スイッチング素子を導通状態にするように制御するためのパワーダウン信号の信号経路にＸｕｍ＜ＲＣ＜（６００００／Ｘ）ｕｍを満足する抵抗を挿入した請求項１５〜請求項２０の何れか１項に記載の相補型保護装置。
【請求項２２】
請求項８〜請求項１４の何れか１項に記載の保護装置と、
通常時非導通状態の第３スイッチング素子及び該第３スイッチング素子に直列に接続された第３抵抗素子を含んで構成された第２直列素子部であって、前記第１端子に対応しており、前記第２電圧線に接続された対応第１端子、前記第２端子に対応しており、該第２端子に接続された対応第２端子、及び前記制御端子に対応している対応制御端子を備え、通常時導通状態の前記対応第１端子及び前記対応第２端子間を、該対応制御端子にオフ電圧が印加されたときに非導通状態にする第２被保護対象スイッチング素子の該対応制御端子に前記第３スイッチング素子側の一端が接続され、前記第３抵抗素子側の他端が前記第２電圧線に接続された第２直列素子部と、
一端が前記第３スイッチング素子及び前記第３抵抗素子の接続部に接続され、他端が前記第２電圧線に接続され、通常時非導通状態の第４スイッチング素子と、を含み、
前記制御手段は、更に、前記第２被保護対象スイッチング素子に対して過電流が流れていない状態で該第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子及び前記第４スイッチング素子の各々を導通状態にするように制御し、前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にするように制御する
相補型保護装置。
【請求項２３】
前記第２直列素子部の一端を前記第４抵抗素子を介して前記対応制御端子に接続した請求項２２記載の相補型保護装置。
【請求項２４】
前記第４抵抗素子の両端間を短絡させる短絡状態と該両端間を短絡させない非短絡状態とに切替可能な第２短絡・非短絡切替手段を更に含み、
前記制御手段は、更に、前記第２被保護対象スイッチング素子に対して前記第１電流値以上かつ前記第２電流値未満の電流値で過電流が流れている状態で前記第２被保護対象スイッチング素子の前記対応第１端子及び前記対応第２端子間を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にするように制御し、かつ前記第４抵抗素子を短絡状態にするように前記第２短絡・非短絡切替手段を制御し、前記第２被保護対象スイッチング素子に対して前記第２電流値以上の電流値で過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にするように制御し、かつ前記第４抵抗素子を非短絡状態にするように前記第２短絡・非短絡切替手段を制御する請求項２３記載の相補型保護装置。
【請求項２５】
前記第２被保護対象スイッチング素子に備えられた所定の容量値の第２容量を更に含む請求項２２〜請求項２４の何れか１項に記載の相補型保護装置。
【請求項２６】
前記第２容量を第３容量性負荷とした場合、該第３容量性負荷を充電可能状態と充電不可能状態とに切替可能な第３充電許否切替手段を更に含み、
前記制御手段は、更に、前記第２被保護対象スイッチング素子に対して前記第１電流値以上かつ前記第２電流値未満の電流値で過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３容量性負荷を充電不可能状態にするように前記第３充電許否切替手段を制御し、前記第２被保護対象スイッチング素子に対して前記第２電流値以上の電流値で過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３容量性負荷を充電可能状態にするように前記第３充電許否切替手段を制御する請求項２５記載の相補型保護装置。
【請求項２７】
前記第２容量に少なくとも１つ並列に接続された第４容量性負荷を更に含む請求項２５または請求項２６記載の相補型保護装置。
【請求項２８】
前記第４容量性負荷の少なくとも１つに設けられ、該第４容量性負荷を充電可能状態と充電不可能状態とに切替可能な第４充電許否切替手段を更に含み、
前記制御手段は、更に、前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、該過電流の大きさの増加に対応して充電可能状態の前記第４容量性負荷を増やすように前記第４充電許否切替手段を制御する請求項２７記載の相補型保護装置。
【請求項２９】
前記被保護対象スイッチング素子、前記第１スイッチング素子及び前記第２スイッチング素子で構成されたスイッチング素子群と、前記第２被保護対象スイッチング素子、前記第３スイッチング素子及び前記第４スイッチング素子で構成されたスイッチング素子群との一方のスイッチング素子群を構成している各スイッチング素子をＮ型電界効果トランジスタとし、他方のスイッチング素子群を構成している各スイッチング素子をＰ型電界効果トランジスタとした請求項２２〜請求項２８の何れか１項に記載の相補型保護装置。
【請求項３０】
請求項１５〜請求項２９の何れか１項に記載の相補型保護装置と、
前記制御端子に前記被保護対象スイッチング素子を駆動させるための電圧を印加すると共に、前記対応制御端子に前記第２被保護対象スイッチング素子を駆動させるための電圧を印加する電圧印加手段と、
前記電圧印加手段によって印加された電圧に応じた信号を前記インダクタ部を介して出力する信号出力手段と、
を含む信号出力装置。
【請求項３１】
請求項８〜請求項１４の何れか１項に記載の保護装置のラッチアップ阻止方法であって、
前記被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子及び前記第２スイッチング素子の各々を導通状態にし、
前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にする
ラッチアップ阻止方法。
【請求項３２】
請求項２２〜請求項３０の何れか１項に記載の相補型保護装置のラッチアップ阻止方法であって、
前記第２被保護対象スイッチング素子に対して過電流が流れていない状態で該第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子及び前記第４スイッチング素子の各々を導通状態にし、
前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にする
ラッチアップ阻止方法。
【請求項３３】
コンピュータを、
第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧とは異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成された直列素子部であって、該の該制御端子に前記第１スイッチング素子側の一端が接続され、前記抵抗素子側の他端が前記第１電圧線に接続された直列素子部の該第１スイッチング素子、並びに一端が前記第１スイッチング素子及び前記抵抗素子の接続部に接続され、他端が前記第１電圧線に接続され、通常時非導通状態の第２スイッチング素子の各々を導通状態にするように制御する手段、及び、
前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御する手段として機能させるためのプログラム。
【請求項３４】
コンピュータを、
第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧とは異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成された直列素子部であって、該の該制御端子に前記第１スイッチング素子側の一端が接続され、前記抵抗素子側の他端が前記第１電圧線に接続された直列素子部の該第１スイッチング素子、並びに一端が前記第１スイッチング素子及び前記抵抗素子の接続部に接続され、他端が前記第１電圧線に接続され、通常時非導通状態の第２スイッチング素子の各々を導通状態にするように制御する手段、
前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御する手段、
前記第１端子に対応しており、前記第２電圧線に接続された対応第１端子、前記第２端子に対応しており、該第２端子に接続された対応第２端子、及び前記制御端子に対応している対応制御端子を備え、通常時導通状態の前記対応第１端子及び前記対応第２端子間を、該対応制御端子にオフ電圧が印加されたときに非導通状態にする第２被保護対象スイッチング素子に対して過電流が流れていない状態で該第２被保護対象スイッチング素子を非導通状態にする場合、通常時非導通状態の第３スイッチング素子及び該第３スイッチング素子に直列に接続された第３抵抗素子を含んで構成された第２直列素子部であって、該第２被保護対象スイッチング素子の該対応制御端子に前記第３スイッチング素子側の一端が接続され、前記第３抵抗素子側の他端が前記第２電圧線に接続された第２直列素子部の該第３スイッチング素子、並びに一端が該第３スイッチング素子及び該第３抵抗素子の接続部に接続され、他端が前記第２電圧線に接続され、通常時非導通状態の第４スイッチング素子の各々を導通状態にするように制御する手段、及び
前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にするように制御する手段として機能させるためのプログラム。
【請求項１】
通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成された直列素子部であって、第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧とは異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子の該制御端子に一端が接続され、前記第１電圧線に他端が接続された直列素子部と、
前記被保護対象スイッチング素子に備えられた所定の容量値の容量と、
前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にするように制御する制御手段と、
を含む保護装置。
【請求項２】
前記直列素子部の一端を第２抵抗素子を介して前記制御端子に接続した請求項１記載の保護装置。
【請求項３】
前記第２抵抗素子の両端間を短絡させる短絡状態と該両端間を短絡させない非短絡状態とに切替可能な短絡・非短絡切替手段を更に含み、
前記制御手段は、前記被保護対象スイッチング素子に対して第１電流値以上かつ第２電流値未満の電流値で電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にするように制御すると共に前記第２抵抗素子の両端間を短絡状態にするように前記短絡・非短絡切替手段を制御し、前記被保護対象スイッチング素子に対して前記第２電流値以上の電流値で電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にするように制御すると共に前記第２抵抗素子の両端間を非短絡状態にするように前記短絡・非短絡切替手段を制御する請求項２記載の保護装置。
【請求項４】
前記容量を容量性負荷とした場合、該容量性負荷を充電可能状態と充電不可能状態とに切替可能な充電許否切替手段を更に含み、
前記制御手段は、更に、前記被保護対象スイッチング素子に対して前記第１電流値以上かつ第２電流値未満の電流値で電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記容量性負荷を充電不可能状態にするように前記充電許否切替手段を制御し、前記被保護対象スイッチング素子に対して前記第２電流値以上の電流値で電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記容量性負荷を充電可能状態にするように前記充電許否切替手段を制御する請求項１〜請求項３の何れか１項に載の保護装置。
【請求項５】
前記容量に少なくとも１つ並列に接続された第２容量性負荷を更に含む請求項１〜請求項４の何れか１項に記載の保護装置。
【請求項６】
前記第２容量性負荷の少なくとも１つに設けられ、該第２容量性負荷を充電可能状態と充電不可能状態とに切替可能な第２充電許否切替手段を更に含み、
前記制御手段は、更に、前記被保護対象スイッチング素子に対して電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、該電流の大きさの増加に対応して充電可能状態の前記第２容量性負荷を増やすように前記第２充電許否切替手段を制御する請求項５記載の保護装置。
【請求項７】
前記第１スイッチング素子を、ゲート容量Ｃが１００ｐＦ＜Ｃ＜３００ｐＦを前提とする出力用トランジスタとし、
該出力用トランジスタの駆動能力をＸｕｍとした場合、前記第１スイッチング素子を導通状態にするように制御するためのパワーダウン信号の信号経路にＸｕｍ＜ＲＣ＜（６００００／Ｘ）ｕｍを満足する抵抗を挿入した請求項１〜請求項６の何れか１項に記載の保護装置。
【請求項８】
通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成された直列素子部であって、第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧とは異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子の該制御端子に前記第１スイッチング素子側の一端が接続され、前記抵抗素子側の他端が前記第１電圧線に接続された直列素子部と、
一端が前記第１スイッチング素子及び前記抵抗素子の接続部に接続され、他端が前記第１電圧線に接続され、通常時非導通状態の第２スイッチング素子と、
前記被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子及び前記第２スイッチング素子の各々を導通状態にするように制御し、前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御する制御手段と、
を含む保護装置。
【請求項９】
前記直列素子部の一端を第２抵抗素子を介して前記制御端子に接続した請求項８記載の保護装置。
【請求項１０】
前記第２抵抗素子の両端間を短絡させる短絡状態と該両端間を短絡させない非短絡状態とに切替可能な短絡・非短絡切替手段を更に含み、
前記制御手段は、更に、前記被保護対象スイッチング素子に対して第１電流値以上かつ第２電流値未満の電流値で過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御し、かつ前記第２抵抗素子の両端間を短絡状態にするように前記短絡・非短絡切替手段を制御し、前記被保護対象スイッチング素子に対して前記第２電流値以上の電流値で過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御し、かつ前記第２抵抗素子の両端間を非短絡状態にするように前記短絡・非短絡切替手段を制御する請求項９記載の保護装置。
【請求項１１】
前記被保護対象スイッチング素子に備えられた所定の容量値の容量を更に含む請求項８〜請求項１０の何れか１項に記載の保護装置。
【請求項１２】
前記容量を容量性負荷とした場合、該容量性負荷を充電可能状態と充電不可能状態とに切替可能な充電許否切替手段を更に含み、
前記制御手段は、更に、前記被保護対象スイッチング素子に対して前記第１電流値以上かつ第２電流値未満の電流値で過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記容量性負荷を充電不可能状態にするように前記充電許否切替手段を制御し、前記被保護対象スイッチング素子に対して前記第２電流値以上の電流値で過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、前記容量性負荷を充電可能状態にするように前記充電許否切替手段を制御する請求項１１載の保護装置。
【請求項１３】
前記容量に少なくとも１つ並列に接続された第２容量性負荷を更に含む請求項１１または請求項１２記載の保護装置。
【請求項１４】
前記第２容量性負荷の少なくとも１つに設けられ、該第２容量性負荷を充電可能状態と充電不可能状態とに切替可能な第２充電許否切替手段を更に含み、
前記制御手段は、更に、前記被保護対象スイッチング素子に対して過電流が流れている状態で前記被保護対象スイッチング素子を非導通状態にする場合、該過電流の大きさの増加に対応して充電可能状態の前記第２容量性負荷を増やすように前記第２充電許否切替手段を制御する請求項１３記載の保護装置。
【請求項１５】
請求項１〜請求項７の何れか１項に記載の保護装置と、
通常時非導通状態の第３スイッチング素子及び該第３スイッチング素子に直列に接続された第３抵抗素子を含んで構成された第２直列素子部であって、前記第１端子に対応しており、前記第２電圧線に接続された対応第１端子、前記第２端子に対応しており、該第２端子に接続された対応第２端子、及び前記制御端子に対応している対応制御端子を備え、通常時導通状態の前記対応第１端子及び前記対応第２端子間を、該対応制御端子にオフ電圧が印加されたときに非導通状態にする第２被保護対象スイッチング素子の該対応制御端子に一端が接続され、前記第２電圧線に他端が接続された第２直列素子部と、
前記第２被保護対象スイッチング素子に備えられた所定の容量値の第２容量と、を含み、
前記制御手段は、更に、前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にするように制御する
相補型保護装置。
【請求項１６】
前記第２直列素子部の一端を前記第４抵抗素子を介して前記対応制御端子に接続した請求項１５記載の相補型保護装置。
【請求項１７】
前記第４抵抗素子の両端間を短絡させる短絡状態と該両端間を短絡させない非短絡状態とに切替可能な第２短絡・非短絡切替手段を更に含み、
前記制御手段は、前記第２被保護対象スイッチング素子に対して前記第１電流値以上かつ前記第２電流値未満の電流値で電流が流れている状態で前記第２被保護対象スイッチング素子の前記対応第１端子及び前記対応第２端子間を非導通状態にする場合、前記第３スイッチング素子を導通状態にするように制御すると共に前記第４抵抗素子を短絡状態にするように前記第２短絡・非短絡切替手段を制御し、前記第２被保護対象スイッチング素子に対して前記第２電流値以上の電流値で電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にするように制御すると共に前記第４抵抗素子を非短絡状態にするように前記第２短絡・非短絡切替手段を制御する請求項１６記載の相補型保護装置。
【請求項１８】
前記第２容量を第３容量性負荷とした場合、該第３容量性負荷を充電可能状態と充電不可能状態とに切替可能な第３充電許否切替手段を更に含み、
前記制御手段は、更に、前記第２被保護対象スイッチング素子に対して前記第１電流値以上かつ前記第２電流値未満の電流値で電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３容量性負荷を充電不可能状態にするように前記第３充電許否切替手段を制御し、前記第２被保護対象スイッチング素子に対して前記第２電流値以上の電流値で電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３容量性負荷を充電可能状態にするように前記第３充電許否切替手段を制御する請求項１５〜請求項１７の何れか１項に記載の相補型保護装置。
【請求項１９】
前記第２容量に少なくとも１つ並列に接続された第４容量性負荷を更に含む請求項１５〜請求項１８の何れか１項に記載の相補型保護装置。
【請求項２０】
前記第４容量性負荷の少なくとも１つに設けられ、該第４容量性負荷を充電可能状態と充電不可能状態とに切替可能な第４充電許否切替手段を更に含み、
前記制御手段は、更に、前記第２被保護対象スイッチング素子に対して電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、該電流の大きさの増加に対応して充電可能状態の前記第４容量性負荷を増やすように前記第４充電許否切替手段を制御する請求項１９記載の相補型保護装置。
【請求項２１】
前記第３スイッチング素子を、ゲート容量Ｃが１００ｐＦ＜Ｃ＜３００ｐＦを前提とする出力用トランジスタとし、
該出力用トランジスタの駆動能力をＸｕｍとした場合、前記第３スイッチング素子を導通状態にするように制御するためのパワーダウン信号の信号経路にＸｕｍ＜ＲＣ＜（６００００／Ｘ）ｕｍを満足する抵抗を挿入した請求項１５〜請求項２０の何れか１項に記載の相補型保護装置。
【請求項２２】
請求項８〜請求項１４の何れか１項に記載の保護装置と、
通常時非導通状態の第３スイッチング素子及び該第３スイッチング素子に直列に接続された第３抵抗素子を含んで構成された第２直列素子部であって、前記第１端子に対応しており、前記第２電圧線に接続された対応第１端子、前記第２端子に対応しており、該第２端子に接続された対応第２端子、及び前記制御端子に対応している対応制御端子を備え、通常時導通状態の前記対応第１端子及び前記対応第２端子間を、該対応制御端子にオフ電圧が印加されたときに非導通状態にする第２被保護対象スイッチング素子の該対応制御端子に前記第３スイッチング素子側の一端が接続され、前記第３抵抗素子側の他端が前記第２電圧線に接続された第２直列素子部と、
一端が前記第３スイッチング素子及び前記第３抵抗素子の接続部に接続され、他端が前記第２電圧線に接続され、通常時非導通状態の第４スイッチング素子と、を含み、
前記制御手段は、更に、前記第２被保護対象スイッチング素子に対して過電流が流れていない状態で該第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子及び前記第４スイッチング素子の各々を導通状態にするように制御し、前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にするように制御する
相補型保護装置。
【請求項２３】
前記第２直列素子部の一端を前記第４抵抗素子を介して前記対応制御端子に接続した請求項２２記載の相補型保護装置。
【請求項２４】
前記第４抵抗素子の両端間を短絡させる短絡状態と該両端間を短絡させない非短絡状態とに切替可能な第２短絡・非短絡切替手段を更に含み、
前記制御手段は、更に、前記第２被保護対象スイッチング素子に対して前記第１電流値以上かつ前記第２電流値未満の電流値で過電流が流れている状態で前記第２被保護対象スイッチング素子の前記対応第１端子及び前記対応第２端子間を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にするように制御し、かつ前記第４抵抗素子を短絡状態にするように前記第２短絡・非短絡切替手段を制御し、前記第２被保護対象スイッチング素子に対して前記第２電流値以上の電流値で過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にするように制御し、かつ前記第４抵抗素子を非短絡状態にするように前記第２短絡・非短絡切替手段を制御する請求項２３記載の相補型保護装置。
【請求項２５】
前記第２被保護対象スイッチング素子に備えられた所定の容量値の第２容量を更に含む請求項２２〜請求項２４の何れか１項に記載の相補型保護装置。
【請求項２６】
前記第２容量を第３容量性負荷とした場合、該第３容量性負荷を充電可能状態と充電不可能状態とに切替可能な第３充電許否切替手段を更に含み、
前記制御手段は、更に、前記第２被保護対象スイッチング素子に対して前記第１電流値以上かつ前記第２電流値未満の電流値で過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３容量性負荷を充電不可能状態にするように前記第３充電許否切替手段を制御し、前記第２被保護対象スイッチング素子に対して前記第２電流値以上の電流値で過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３容量性負荷を充電可能状態にするように前記第３充電許否切替手段を制御する請求項２５記載の相補型保護装置。
【請求項２７】
前記第２容量に少なくとも１つ並列に接続された第４容量性負荷を更に含む請求項２５または請求項２６記載の相補型保護装置。
【請求項２８】
前記第４容量性負荷の少なくとも１つに設けられ、該第４容量性負荷を充電可能状態と充電不可能状態とに切替可能な第４充電許否切替手段を更に含み、
前記制御手段は、更に、前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、該過電流の大きさの増加に対応して充電可能状態の前記第４容量性負荷を増やすように前記第４充電許否切替手段を制御する請求項２７記載の相補型保護装置。
【請求項２９】
前記被保護対象スイッチング素子、前記第１スイッチング素子及び前記第２スイッチング素子で構成されたスイッチング素子群と、前記第２被保護対象スイッチング素子、前記第３スイッチング素子及び前記第４スイッチング素子で構成されたスイッチング素子群との一方のスイッチング素子群を構成している各スイッチング素子をＮ型電界効果トランジスタとし、他方のスイッチング素子群を構成している各スイッチング素子をＰ型電界効果トランジスタとした請求項２２〜請求項２８の何れか１項に記載の相補型保護装置。
【請求項３０】
請求項１５〜請求項２９の何れか１項に記載の相補型保護装置と、
前記制御端子に前記被保護対象スイッチング素子を駆動させるための電圧を印加すると共に、前記対応制御端子に前記第２被保護対象スイッチング素子を駆動させるための電圧を印加する電圧印加手段と、
前記電圧印加手段によって印加された電圧に応じた信号を前記インダクタ部を介して出力する信号出力手段と、
を含む信号出力装置。
【請求項３１】
請求項８〜請求項１４の何れか１項に記載の保護装置のラッチアップ阻止方法であって、
前記被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子及び前記第２スイッチング素子の各々を導通状態にし、
前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にする
ラッチアップ阻止方法。
【請求項３２】
請求項２２〜請求項３０の何れか１項に記載の相補型保護装置のラッチアップ阻止方法であって、
前記第２被保護対象スイッチング素子に対して過電流が流れていない状態で該第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子及び前記第４スイッチング素子の各々を導通状態にし、
前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にする
ラッチアップ阻止方法。
【請求項３３】
コンピュータを、
第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧とは異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成された直列素子部であって、該の該制御端子に前記第１スイッチング素子側の一端が接続され、前記抵抗素子側の他端が前記第１電圧線に接続された直列素子部の該第１スイッチング素子、並びに一端が前記第１スイッチング素子及び前記抵抗素子の接続部に接続され、他端が前記第１電圧線に接続され、通常時非導通状態の第２スイッチング素子の各々を導通状態にするように制御する手段、及び、
前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御する手段として機能させるためのプログラム。
【請求項３４】
コンピュータを、
第１電圧が印加される第１電圧線に接続された第１端子、該第１電圧とは異なる第２電圧が印加される第２電圧線及びインダクタ成分を有するインダクタ部に接続された第２端子、並びに制御端子を備え、通常時導通状態の前記第１端子及び前記第２端子間を、該制御端子にオフ電圧が印加されたときに非導通状態にする被保護対象スイッチング素子に対して過電流が流れていない状態で該被保護対象スイッチング素子を非導通状態にする場合、通常時非導通状態の第１スイッチング素子及び該第１スイッチング素子に直列に接続された抵抗素子を含んで構成された直列素子部であって、該の該制御端子に前記第１スイッチング素子側の一端が接続され、前記抵抗素子側の他端が前記第１電圧線に接続された直列素子部の該第１スイッチング素子、並びに一端が前記第１スイッチング素子及び前記抵抗素子の接続部に接続され、他端が前記第１電圧線に接続され、通常時非導通状態の第２スイッチング素子の各々を導通状態にするように制御する手段、
前記被保護対象スイッチング素子に対して過電流が流れている状態で該被保護対象スイッチング素子を非導通状態にする場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御する手段、
前記第１端子に対応しており、前記第２電圧線に接続された対応第１端子、前記第２端子に対応しており、該第２端子に接続された対応第２端子、及び前記制御端子に対応している対応制御端子を備え、通常時導通状態の前記対応第１端子及び前記対応第２端子間を、該対応制御端子にオフ電圧が印加されたときに非導通状態にする第２被保護対象スイッチング素子に対して過電流が流れていない状態で該第２被保護対象スイッチング素子を非導通状態にする場合、通常時非導通状態の第３スイッチング素子及び該第３スイッチング素子に直列に接続された第３抵抗素子を含んで構成された第２直列素子部であって、該第２被保護対象スイッチング素子の該対応制御端子に前記第３スイッチング素子側の一端が接続され、前記第３抵抗素子側の他端が前記第２電圧線に接続された第２直列素子部の該第３スイッチング素子、並びに一端が該第３スイッチング素子及び該第３抵抗素子の接続部に接続され、他端が前記第２電圧線に接続され、通常時非導通状態の第４スイッチング素子の各々を導通状態にするように制御する手段、及び
前記第２被保護対象スイッチング素子に対して過電流が流れている状態で前記第２被保護対象スイッチング素子を非導通状態にする場合、前記第３スイッチング素子を導通状態にすると共に前記第４スイッチング素子を非導通状態にするように制御する手段として機能させるためのプログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−７００９３（Ｐ２０１２−７００９３Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１１３２１（Ｐ２０１０−２１１３２１）
【出願日】平成２２年９月２１日（２０１０．９．２１）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２１日（２０１０．９．２１）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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