信号処理装置
【課題】 抵抗及び小さな静電容量を用いた回路により、検出素子の出力信号を直流成分を除いて増幅する小型な信号処理装置を得る。
【解決手段】 入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、第1のオペアンプの反転入力端子と出力端子とに接続された第2のインピーダンスと、基準電圧が非反転入力端子に入力され、出力端子が第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、第2のオペアンプの反転入力端子と出力端子とに接続された第1の静電容量と第1のスイッチと、第2のスイッチを介して第1のオペアンプの出力端子と前記第2のオペアンプの反転端子とに接続された第3の抵抗と、第3のスイッチを介して第1のオペアンプの出力端子と第2のオペアンプの反転端子とに接続された第4の抵抗とを備えた。
【解決手段】 入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、第1のオペアンプの反転入力端子と出力端子とに接続された第2のインピーダンスと、基準電圧が非反転入力端子に入力され、出力端子が第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、第2のオペアンプの反転入力端子と出力端子とに接続された第1の静電容量と第1のスイッチと、第2のスイッチを介して第1のオペアンプの出力端子と前記第2のオペアンプの反転端子とに接続された第3の抵抗と、第3のスイッチを介して第1のオペアンプの出力端子と第2のオペアンプの反転端子とに接続された第4の抵抗とを備えた。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、検出素子の個体バラツキや電源電圧変動、温度変動による検出素子の出力変動を補正し、正確な検出出力信号を出力する信号処理装置に関するものである。
【背景技術】
【0002】
例えば、磁気センサ装置は、磁界を印加した時に抵抗値が変化するという性質を有した磁気抵抗効果素子を使用したセンサ装置である。
紙幣等の微小磁性パターンを磁気抵抗素子のブリッジ接続を用いて検出する磁気センサ装置において、紙幣等に使用されている磁性パターンの磁化量は微小であるため、磁気抵抗効果素子の抵抗値の変化は微小であり、ブリッジ接続された磁気抵抗効果素子の中点から取り出される出力信号も微小である。そこで、この出力信号を1000倍など高利得で増幅する必要があるが、磁気抵抗素子の個体バラツキや電源電圧変動、温度変動により中点電圧が変動するため高利得で増幅すると増幅器の飽和を招き、正しい検出波形を得られなくなる。
【0003】
このような問題を対策する方法として、検出信号に含まれる直流成分を除いて変化分のみを増幅する方法があり、実開平05−085060号公報(特許文献1参照)では静電容量及び抵抗で構成されるハイパスフィルタを用いて検出信号の直流成分を除去している。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】実開平05−085060号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献1では静電容量、抵抗で構成されるハイパスフィルタが用いられているため、検出信号に低周波成分まで含まれるとき、μFオーダの大きな静電容量が必要であり、ハイパスフィルタの実装に大きな面積を要し、信号処理回路が大型化する課題がある。
【0006】
この発明は上記のような問題点を解決するためになされたものであり、抵抗及び小さな静電容量を用いた回路により、検出素子の出力信号を直流成分を除いて低周波信号まで増幅する小型な信号処理装置を得るものである。
【課題を解決するための手段】
【0007】
この発明に係る信号処理装置は、入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続された第1のスイッチと、
直列に接続された第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続された第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗とを備えたものである。
【0008】
また、この発明に係る信号処理装置は、被検出体が通過する通過部と、
1つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプ・サーボアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプ・サーボアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記参照信号が増幅された前記DCクランプ・サーボアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記DCクランプ・サーボアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプ・サーボアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続され、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続され、前記アンプ制御信号に基づきオン/オフする第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗とを具備したものである。
【0009】
また、この発明に係る信号処理装置は、入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続された第1のスイッチと、
直列に接続された第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗とを備えたものである。
【0010】
また、この発明に係る信号処理装置は、被検出体が通過する通過部と、
1つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記参照信号が増幅された前記DCクランプアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記DCクランプアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続され、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗とを具備したものである。
【発明の効果】
【0011】
この発明によれば、定常時は、出力電圧が基準電圧で保持され、信号入力時は、保持されていた基準電圧を基準に入力信号を増幅することにより、入力信号の直流成分を除いた信号が増幅され、所定の周波数範囲の信号が増幅された安定した出力信号が得られ、大容量の静電容量を必要としない小型な信号処理装置が得られる。
【図面の簡単な説明】
【0012】
【図1】この発明の実施の形態1における信号処理装置の構成図である。
【図2】この発明の実施の形態1におけるチャネル増幅器及び出力増幅器の構成図である。
【図3】この発明の実施の形態1における信号処理装置の動作フロー図である。
【図4】この発明の実施の形態1における信号処理装置の動作モード表である。
【図5】中点電圧補正工程におけるSigOut端子の電圧波形を示す図である。
【図6】中点電圧補正工程におけるチャネル増幅器及び出力増幅器の周波数特性を示す図である。
【図7】読取制御回路における各入出力信号のタイミングチャートを示す図である。
【図8】信号読出時におけるチャネル増幅器及び信号読出時における出力増幅器の周波数特性を示す図である。
【図9】不要波抑圧工程における差動増幅器でSIGとRSが差動合成されて同相の不要波が抑圧されることを示す図である。
【図10】この発明の他の実施例を示す図である。
【図11】高速信号読出時におけるチャネル増幅器の周波数特性を示す図である。
【図12】高速信号読出時における中点電圧補正工程におけるSigOut端子の電圧波形を示す図である。
【図13】この発明の実施の形態3における差動増幅器出力の中点電圧バラツキを示す表である。
【図14】この発明の実施の形態4におけるCMOSプロセスによる相補型スイッチの回路図である。
【図15】この発明の実施の形態5におけるチャネル増幅器の構成図である。
【図16】この発明の実施の形態5における信号処理装置の動作モード表である。
【図17】この発明の実施の形態6における信号処理装置の構成図である。
【図18】この発明の実施の形態7におけるチャネル増幅器、出力増幅器の構成図である。
【図19】図18で示される回路をチャネル増幅器41、41a及び出力増幅器61、61aに用いた信号処理装置の構成図である。
【図20】この発明の実施の形態10におけるチャネル増幅器の構成図である。
【図21】この発明の実施の形態10における信号処理装置の動作モード表である。
【図22】この発明の実施の形態11におけるチャネル増幅器、出力増幅器の構成図である。
【図23】この発明の実施の形態12における信号処理装置の構成図である。
【図24】この発明の実施の形態13における信号処理装置の構成図である。
【図25】この発明の実施の形態14における信号処理装置の構成図である。
【図26】この発明の実施の形態15における読取制御回路における各入出力信号のタイミングチャートを示す図である。
【図27】この発明の実施の形態16における読取制御回路における各入出力信号のタイミングチャートを示す図である。
【図28】この発明の実施の形態17における信号処理装置の動作モード表である。
【図29】この発明の実施の形態17における信号処理装置の動作モード表である。
【図30】この発明の実施の形態17における信号処理装置の動作モード表である。
【発明を実施するための形態】
【0013】
実施の形態1.
図1は、この発明の実施の形態1における信号処理装置の構成図である。図1においては、検出信号を出力する検出装置として、紙幣に含まれる磁気成分を検出する磁気センサ装置を用いている場合を示している。
【0014】
図1において、センサ部100は、磁気センサ装置の磁気抵抗効果(MR)素子2と磁気抵抗効果(MR)素子3とをブリッジ接続し、その両端をMR用電源端子1とGNDに接続し、MR素子2とMR素子3との接続点である中点電圧を取り出す構成となったものが複数形成されているMRチップ10をライン状に並べたものである。
【0015】
読出・増幅IC20は、センサ部100の各MR素子2、3の中点と繋がるチャネル増幅器4と、チャネルスイッチ5と、20チャネル程度ずつを纏めて出力する出力増幅器6と、出力バッファ7と、出力スイッチ8と、チャネルスイッチ5と出力スイッチ8の制御回路9と、センサ部100の一番端の紙幣などの被検知物が通過しない箇所に配置されたリファレンス信号用MR素子2aとリファレンス信号用MR素子3aとのブリッジ接続の中点が繋がるチャネル増幅器4aと、常にオン状態、又は、全てのチャネルスイッチ5のオン状態と同期して、オン/オフ状態を繰り返すチャネルスイッチ5aと、出力増幅器6aと、出力バッファ7aと、常にオン状態、又は、全ての出力スイッチ8のオン状態と同期して、オン/オフ状態を繰り返す出力スイッチ8aとを集積化し、出力スイッチ8の出力を併合した信号出力(SIG)と出力スイッチ8aの出力をリファレンス信号出力(RS)するものである。
【0016】
読出・増幅IC20の信号出力(SIG)とリファレンス信号出力(RS)とは差動増幅器15に入力され、差動増幅器15の出力は、アナログディジタル変換器(ADC)11でディジタル変換され、ディジタル信号処理回路12で信号処理される。
【0017】
さらには、紙幣検知器13と、紙幣検知器13からの信号に基づきチャネル増幅器4、4a、チャネルスイッチ5、5a、出力増幅器6、6a及び出力スイッチ8、8aを制御する読出制御回路14から構成される。
【0018】
図2は、この発明の実施の形態1におけるチャネル増幅器及び出力増幅器の構成図である。チャネル増幅器4、4a及び出力増幅器6、6aは図2に示す構成となっており、センサ部100の各MRの中点電圧は、オペアンプOp1で構成されるボルテージフォロアアンプ202に繋がるSigIn端子201に入力され、その出力は、Op3(第2のオペアンプ)、C1(第1の静電容量)、R3(第3の抵抗)、R4(第4の抵抗)、R5、R6、SW1(第1のスイッチ)、SW2(第2のスイッチ)及びSW3(第3のスイッチ)で構成されるDCフィードバック回路204によりOp2(第1のオペアンプ)の非反転入力端子の電位が決定される、R1(第1のインピーダンス)、R2(第2のインピーダンス部)及びC2(第2のインピーダンス部)から構成される反転増幅器203に入力され、SigOut端子205に出力される。なお、反転増幅器203とDCフィードバック回路204でDCクランプ・サーボアンプを形成している。
【0019】
R5とR6との直列抵抗はMR用電源1とGNDとの間に500Ωの抵抗を90本直列接続した45kΩの抵抗であり、スイッチ(図示しない)により、ケース1としてR5=28.5kΩ/R6=16.5kΩ、ケース2としてR5=22.5kΩ/R6=22.5kΩに切り替えられ、MR用電源1を4.5Vとすることで、R5とR6との接続点である中点電圧はケース1として1.65V、ケース2として2.25Vに設定される。
【0020】
SW1〜SW3は、それぞれ読出制御回路14で生成される制御信号であるNOM、SER及びCLAでオン/オフ制御される。Op2、3の電源端子は図示しないが、Op1と同様に読出・増幅IC用電源206に接続されている。
【0021】
この発明の実施の形態1に係る信号処理装置の動作について、図3及び図4を用いて説明する。図3は、この発明の実施の形態1における信号処理装置の動作フロー図であり、図4は、この発明の実施の形態1における信号処理装置の動作モード表である。
【0022】
初期調整工程(S1)において、図4の動作モード(S1)に示すように、チャネル増幅器4、4a、出力増幅器6、6aともに、図2のSW1をオン、SW2とSW3をオフとするとDCフィードバック回路204はボルテージフォロアアンプと同じ構成となり、R5とR6との中点電圧が反転増幅器203の非反転入力端子へ印加され、R5とR6との中点電圧でオフセットされ、SigIn端子201に入力された信号のDC電位をR2/R1倍した出力がSigOut端子205に得られる。
【0023】
紙幣検知工程(S2)において、紙幣が搬送路を通過すると紙幣検知器13がHレベルを出力する。
【0024】
中点電圧補正工程(S3)において、図4の動作モード(S3)に示すように、紙幣検知前及び紙幣と紙幣との間の紙幣未検知期間において、SW3をオン、SW1とSW2をオフで動作させると、各チャネル増幅器4、4a及び各出力増幅器6、6aはSigIn端子201への入力に対するSigOut端子205の電圧が、R5とR6との中点電圧の1.65Vとなるようにフィードバックが掛かり、SigOut端子205の電圧は、1.65Vのバイアス電圧で安定する。例えば、C1=60pFとし、R4=500Ωの低抵抗とすると、SigOut端子205の電圧が、1.65Vのバイアス電圧に安定するまでの時間は、図5に示すように約20μ秒と短い時間で安定し、また、図6に示すようにSigOut端子205に出力されるカットオフ周波数の下限が1MHz程度以上と高いため、当該磁気センサ装置で検出する信号は通過されない。この時、SigOut端子205が1.65Vに安定したときの図2のOp3のC1の両端子間に印加されている電圧が、バイアス電位としてC1とOp3に記憶される。その後、SW3をオフにしてこのバイアス電位の状態を保持する。なお、図5は、中点電圧補正工程におけるSigOut端子の電圧波形を示す図であり、図6は、中点電圧補正工程のSW3がオンの状態におけるチャネル増幅器及び出力増幅器の周波数特性を示す図である。
【0025】
読出開始信号(SI)オン工程(S4)において、中点電圧補正工程(S3)において、読出制御回路14から出力されるCLA信号がLレベル(SW3オフ)になった後、読出制御回路14から出力される読出開始信号(SI)がHレベルになる。紙幣検知工程(S2)→中点電圧補正工程(S3)→読出開始信号(SI)オン工程(S4)になる時の各信号の変化のタイミングを図7に示す。なお、SIは規定するライン数を読み出すまでライン周期ごとにHレベルとなり、図3の読出開始信号(SI)オン工程(S4)から後述する規定ライン数読出終了判定工程(S9)が繰り返される。
【0026】
SW3がオフになり、図4の(S4)〜(S9)のモードに示すようにSW1〜SW3がオフされると、各チャネル増幅器4、4a及び各出力増幅器6、6aは中点電圧補正工程(S3)で保持したバイアス電圧で動作する。すなわち、各チャネル増幅器4、4aは、バイアス電圧を基準にセンサ部100の各MR素子2、3の中点及びMR素子2a、3aの中点からの入力信号を増幅し、各出力増幅器6、6aは、バイアス電圧を基準に各チャネルスイッチ5、5aからの入力信号を増幅するので、各チャネル増幅器4、4a及び各出力増幅器6、6aへの入力信号に含まれる直流成分が除かれて、増幅される。
【0027】
図2のC1の電荷が回路等へリークしC1のバイアス電位が低下するとともにバイアス電圧は変化するが、紙幣サイズのものを読み取る場合、搬送速度0.5m/秒〜2m/秒では100m秒程度でC1のバイアス電位を保持できれば良く、MOSFETを用いたオペアンプであれば数十pFの低静電容量で必要期間保持可能である。また、この時の図2の回路の周波数特性は図8に示すとおりで通過帯域は数Hz〜1MHz程度となり、低周波領域の検出信号まで増幅されるので、当該磁気センサで検出する信号が増幅される。なお、図8は、信号読出時におけるチャネル増幅器及び信号読出時における出力増幅器の周波数特性を示す図である。
【0028】
信号1ライン読出工程(S5)において、読出・増幅IC20のCH1〜CH39に繋がった各MRブリッジの中点電圧の直流成分を除いた信号が増幅され、制御回路9により順にチャネルスイッチ5及び出力スイッチ8がオン/オフされ、増幅された信号がCH1からCH39まで順にSIG端子へシリアルデータ形式に変換されて出力される。
【0029】
RSに出力される読出・増幅IC20のCH40に繋がるMR素子2aとMR素子3aとから成るMRブリッジ部は紙幣などの検知物が通過しないため、出力信号は直流成分+不要成分となる。また、MR素子2a及びMR素子3aは、複数のMR素子2及び複数のMR素子3と同じセンサ部100に構成されているため、CH40から出力される不要成分は、CH1乃至CH39から出力される不要成分とほぼ同相の信号となる。
【0030】
不要成分抑圧工程(S6)において、図9に示すようにSIGとRSを差動増幅器15で差動合成することにより電源電圧変動、クロックの干渉などのSIGとRSに同相で重畳されている不要成分が抑制される。すなわち、図9のA部のCH1読出区間で示すように、SIG及びRSに同相・同振幅の不要成分が重畳しているときは、不要成分が打ち消されて増幅された信号が差動増幅器15から出力される。図9のB部のCH2読出し区間で示すように、SIG及びRSに同相・異振幅の不要成分が重畳しているときは、不要成分が抑圧されて増幅されることにより、S/N比が向上された信号が差動増幅器15から出力される。なお、図9は、不要波抑圧工程における差動増幅器でSIGとRSが差動合成されて同相の不要波が抑圧されることを示す図である。
【0031】
アナログディジタル変換工程(S7)において、差動増幅器15から出力されるアナログ信号をADC11においてディジタル化する。
【0032】
データ一時保存工程(S8)において、ディジタル信号処理回路12にて、アナログディジタル変換工程(S7)のデータを一時保存する。
【0033】
規定ライン数読出終了判定工程(S9)において、設定したライン数(紙幣通過期間)の読出が終了するまで読出開始信号(SI)オン工程(S4)〜規定ライン数読出終了判定工程(S9)を繰り返す。終了後は次の信号処理工程(S10)のフローへ進むのと並行して中点電圧補正工程(S2)へ戻る。
【0034】
信号処理工程(S10)において、ディジタル信号処理回路12にて、一時保存したデータを信号処理し、磁気センサ検出データとして出力する。
【0035】
このように、この発明の実施の形態1によれば、紙幣検知前及び紙幣と紙幣との間の紙幣未検知期間においては、チャネル増幅器4の出力電圧はバイアス電圧で保持され、紙幣を検知するとバイアス電圧の保持が開放され、保持されていたバイアス電圧を基準に検出信号を増幅するため、各MRブリッジの中点電圧の直流成分を除いた信号が増幅され、低周波信号まで増幅された安定した出力信号が得られる。
【0036】
すなわち、磁気センサ装置の各MRブリッジの中点電圧の直流成分が除かれるため、この中点電圧のCH間のばらつきが補正されるので、各CHのMRブリッジをライン状に配置する場合において有効である。
【0037】
また、この発明の実施の形態1によれば、チャネル増幅器4、4a及び出力増幅器6、6aの静電容量は数十pFの小さな容量値で構成されるため、実装面積の小さい、小型な信号処理装置が得られる。また、静電容量は数十pFの小さな容量値で構成されるためICの構成要素として取り込むことが可能であり、オペアンプ及び抵抗と共にICチップ化されることにより、さらに小型化される。
【0038】
この発明の実施の形態1では、検出素子として磁気抵抗効果素子を用いた磁気センサ装置としたが、イメージセンサ装置のように、複数の受光素子を有する検出素子について、適用しても良い。
【0039】
図1において、出力バッファ7、7aは、それぞれ出力増幅器6、6aの出力側に設けられていたが、図10に示すようにSIG端子と差動増幅器15との間に出力バッファ7を、RS端子と差動増幅器15との間に出力バッファ7aを設けても良い。この場合、出力バッファ7の数が1個に減少するので、信号処理装置の小型化、省電力化の効果が得られる。また、出力スイッチ8、8aのオン抵抗を、差動増幅器15に対して見えなくする効果も得られる。
【0040】
実施の形態2.
この発明の実施の形態2について、図11及び図12を用いて説明する。図11は、高速信号読出時におけるチャネル増幅器の周波数特性を示す図であり、図12は、高速信号読出時における中点電圧補正工程におけるSigOut端子の電圧波形を示す図である。
【0041】
検出信号の周波数特性が数十kHz以上の高域側に集中している場合は、DCフィードバック回路204をC1、R3の時定数で追従するサーボ動作を行うことにより、チャネル増幅器4の出力をバイアス電圧に安定させても良い。
【0042】
図2の回路において、図4の※高速信号読出時に示すように、SW2を常にオンとすることにより、DCフィードバック回路204はC1、R3の時定数で追従するサーボ動作を行い、チャネル増幅器4、4aの出力は、バイアス電圧で継続的に安定される。このときの信号読出モード時の図2の回路の周波数特性は、例えば、C1=60pF、R3=5MΩの高抵抗とすると、図11に示すように通過帯域の下限は数十kHz以上であり、検出信号の増幅においては十分な周波数帯域である。
【0043】
サーボ動作においては、図12に示すようにバイアス電圧の安定までの時間が数百μ秒と長いため、数十μ秒の短時間でバイアス電圧を安定化させるためには、SW3をオンする図4のS2’のモードとする。
【0044】
すなわち、紙幣未検知期間においては、SW1をオフ状態とし、SW2をオン状態とすることにより、DCフィードバック回路204をサーボ動作させ、さらにSW3をオン状態とすることにより、短時間でチャネル増幅器4、4aの出力はバイアス電圧に保持され、図2の回路の周波数特性は、図6の周波数特性と同様の特性となるため、当該磁気センサ装置で検出する信号はチャネル増幅器4、4aを通過されない。
【0045】
紙幣検知期間において、SW3をオフ状態に切り替えることにより、DCフィードバック回路204をサーボ動作させつつ、図2の回路の周波数特性は図11に示すように通過帯域は数十kHz〜1MHz程度となるので、チャネル増幅器4、4aの出力がバイアス電圧を基準にセンサ部100の各MR素子2、3の中点及びMR素子2a、3aの中点からの入力信号が増幅された信号が出力され、各MR素子2、3から成るMRブリッジ及びMR素子2a、3aから成るMRブリッジの中点電圧の直流成分を除いた安定した出力信号が得られる。
【0046】
読出・増幅IC20の出力増幅器6、6aは、S2’、S3’においては、それぞれS2、S3と同様に動作させ、S4’〜S9’の信号読出においては、チャネル増幅器4、4a及びチャネルスイッチ5、5aのバラツキにより各チャネルを順に読み出す際の不安定動作を回避するため、DCフィードバック回路204はDCフィードバックを行わない固定バイアスモードで動作させる。
【0047】
この発明の実施の形態2によれば、チャネル増幅器4の出力は、DCフィードバック回路204のサーボ動作により、紙幣未検知期間及び紙幣検知期間の共に継続的にバイアス電圧で安定された状態で、バイアス電圧を基準に検出信号が増幅された信号が出力され、各MRブリッジの中点電圧の直流成分を除いた安定した出力信号が得られる。
【0048】
実施の形態3.
この発明の実施の形態3について、図13を用いて説明する。図13は、この発明の実施の形態3における差動増幅器出力の中点バラツキを示す表であり、図1の信号処理装置において、初段のチャネル増幅器4、4a、2段目の出力増幅器6、6a及び三段目の差動増幅器15のそれぞれの利得配分に対する信号読出時における差動増幅器15出力の中点電圧のバラツキを示している。
【0049】
図13に示すように、初段のチャネル増幅器4、4aの利得を出力増幅器6、6aや差動増幅器15より大きくすることにより、図2に示す回路において、図4のS3及びS3’の中点電圧補正時に、Op3の演算増幅器の動作により、Op3の反転入力端子に入力されるSigOut端子205の電圧が、Op3の非反転入力端子に入力されるR5−R6の中点電圧と同じとなるとなるようにOp3の出力電圧が決まるため、Op1、及び、Op2のDCオフセットは見えなくなるが、Op3自体のDCオフセットは補正されず、SigOut端子205の電圧はOp3のDCオフセット分、R5−R6の中点電圧から変動し、後段の増幅器の利得でその変動は利得倍され、図4のS4〜S9及びS4’〜S9’の信号読出の動作モード時に補正されずに残るため、あるトータル利得を実現する場合に初段のチャネル増幅器において増幅を担うOp2の利得配分を大きくして、後段の利得を下げることで、変動の増幅を抑制でき、図1の差動増幅器15出力における変動量(中点電圧バラツキ)を抑える効果がある。同様の仕組みが出力増幅器6、6aのOp3のDCオフセットによる変動と差動増幅器15の利得にも当てはまり、差動増幅器15の利得を低くすると、チャネル増幅器4、4a、及び、出力増幅器6、6aのそれぞれのOp3のDCオフセットにより変動の増幅を抑えることが可能である。
【0050】
実施の形態4.
この発明の実施の形態4について、図14を用いて説明する。図14は、図2におけるSW3の回路であり、SW−CONT端子にCLA信号が入力することにより、VIN−VOUT間がオン/オフする。
【0051】
SW3を図14に示すCMOSプロセスによる半導体で形成されたN形MOSFET(Field−Effect Transistor)とP形MOSFETを組み合わせた相補型などのスイッチとすることにより、S3の中点電圧補正の動作モード時のSW3のオン→オフのスイッチングによるコンデンサC1に蓄えられた電荷の変動を抑えられ、SigOut端子205の電圧変動が抑制され、図1における差動増幅器15出力における変動量(中点電圧バラツキ)を抑える効果がある。
【0052】
実施の形態5.
この発明の実施の形態5について、図15、図16を用いて説明する。図15は、この発明の実施の形態5におけるチャネル増幅器の構成図であり、図16は、この発明の実施の形態5における信号処理装置の動作モード表である。図15は、図2の回路に、ボルテージフォロアアンプ202の出力とSigOut端子205との間をオン/オフするSW5と、DCフィードバック回路204の出力とSigOut端子205との間をオン/オフするSW4とが追加されたチャネル増幅器である。図15において、図2と同一の構成要素には同一符号を付し、その説明を省略する。
【0053】
図16は、図1の信号処理装置において、チャネル増幅器4、4aに図15の回路を用いた信号処理装置の動作モード表である。
【0054】
図13に示すように、初段のチャネル増幅器4、4aの利得を出力増幅器6、6aや差動増幅器15より大きくしたとき、初期調整時には信号処理装置の利得は数十倍で対応可能なため、チャネル増幅器を図15に示す回路とし、図16のように制御し、S1の初期調整時、図15のOp2をバイパスさせることでチャネル増幅器の利得を下げ、回路の飽和を防げる。また、チャネル増幅器のOp2、Op3はこの時不要となるため、Op2及びOp3のバイアスをオフすることにより消費電流が低減される効果もある。
【0055】
実施の形態6.
この発明の実施の形態6について、図17を用いて説明する。図17は、この発明の実施の形態6における信号処理装置の構成図であり、図1のチャネルスイッチ5aを変更し、チャネル増幅器4aの出力を出力増幅器6aの入力及び出力増幅器6の入力の両方に接続できるようにチャネルスイッチ5bとチャネルスイッチ5へ接続に変更したものである。図17において、図1と同一の構成要素には同一符号を付し、その説明を省略する。
【0056】
図17の読出・増幅IC21の回路とすることにより、RS出力に繋がるCH40はSIGにも繋がっており、また、RS出力用のチャネルスイッチ5bがRSONL信号でオン/オフが切り替えられるようになっているため、リファレンス信号用MR素子3aと繋がる場合のみ、チャネルスイッチ5bをオンとし、読出・増幅IC21の1品種のICとMRチップ10を多数並べることで多チャンネルのセンサが構成される。また、RSONL信号は“L”レベルの時にオン、“H”レベルの時にオフとし、図17に示すようにIC内部で本端子をプルアップしておくことで、リファレンス信号用MR素子3aと繋がる場合のみ本端子を接地すれば良く、実装も容易である効果もある。
【0057】
実施の形態7.
この発明の実施の形態7について、図18を用いて説明する。図18は、この発明の実施の形態7におけるチャネル増幅器、出力増幅器の構成図である。図18は、図1において高速信号読出が要求されない信号処理装置において使用されるチャネル増幅器の構成図である。図18において、図2と同一の構成要素には同一符号を付し、その説明を省略する。
【0058】
検出信号の周波数特性が数十kHz以上の高域側に集中することがない場合は、サーボ動作を行うことがないため、図18のようにサーボ用の時定数とするための抵抗(図2のR3=5MΩ)とスイッチ(図2のSW2)を省略することにより、回路の小型化を図ることが可能となる。図2のSW2を省略したことにより、図18において、SW2は図2のSW3に相当する。なお、検出信号の周波数特性が数十kHz以上の高域側に集中する場合でも、出力増幅器はサーボ動作させないため出力増幅器は図18の構成とすることが可能である。また、図15の回路においても同様にして小型化を図ることが可能である。
【0059】
実施の形態8.
図19は、図18で示される回路をチャネル増幅器41、41a及び出力増幅器61、61aに用いた信号処理装置の構成図である。図10と同一の構成要素には同一符号を付し、その説明を省略する。図19の信号処理装置において、チャネル増幅器41、41a及び出力増幅器61、61a並びに差動増幅器15の利得配分を、この発明の実施の形態3の図13と同様に、チャネル増幅器41、41aの利得が出力増幅器61、61aや差動増幅器15より高くすることにより、この発明の実施の形態3と同様に作用効果により、差動増幅器15出力における変動量(中点電圧バラツキ)を抑える効果がある。
【0060】
実施の形態9.
図18で示されるチャネル増幅器41、41a及び出力増幅器61、61aのSW2に、図14で示されるCMOSプロセスによる半導体で形成されたN形MOSFET(Field−Effect Transistor)とP形MOSFETを組み合わせた相補型スイッチを用いることにより、この発明の実施の形態4と同様に、S3の紙幣検知の動作モード時のSW2のオン→オフのスイッチングによるコンデンサC1に蓄えられた電荷の変動を抑えられ、SigOut端子205の電圧変動が抑制され、図19における差動増幅器15出力における変動量(中点電圧バラツキ)を抑える効果がある。
【0061】
実施の形態10.
この発明の実施の形態10について、図20、図21を用いて説明する。図20は、この発明の実施の形態10におけるチャネル増幅器の構成図であり、図21は、この発明の実施の形態5における信号処理装置の動作モード表である。図20は、図18の回路に、ボルテージフォロアアンプ202の出力とSigOut端子205との間をオン/オフするSW4と、DCフィードバック回路204の出力とSigOut端子205との間をオン/オフするSW3とが追加されたチャネル増幅器である。図20において、図18と同一の構成要素には同一符号を付し、その説明を省略する。
【0062】
図21は、図19の信号処理装置において、チャネル増幅器41、41aに図20の回路を用いた信号処理装置の動作モード表である。
【0063】
この発明の実施の形態5と同様に、図13に示すように、初段のチャネル増幅器41、41aの利得を出力増幅器61、61aや差動増幅器15より大きくしたとき、初期調整時には信号処理装置の利得は数十倍で対応可能なため、チャネル増幅器を図20に示す回路とし、図21のように制御し、S1の初期調整時、図20のOp2をバイパスさせることでチャネル増幅器の利得を下げ、回路の飽和を防げる。また、チャネル増幅器のOp2、Op3はこの時不要となるため、Op2及びOp3のバイアスをオフすることにより消費電流が低減される効果もある。
【0064】
実施の形態11.
この発明の実施の形態11について、図22を用いて説明する。図22は、この発明の実施の形態11におけるチャネル増幅器及び出力増幅器の構成図であり、図18から抵抗R2に並列に接続されているコンデンサC2を削除したものである。所定の位相余裕での動作で、性能を満足する場合には、コンデンサC2を省略することができ、回路の小型化の効果が得られる。なお、コンデンサC2の省略は、図2、図15及び図20の回路についても同様の作用効果が得られる。
【0065】
実施の形態12.
この発明の実施の形態12について、図23を用いて説明する。図23は、この発明の実施の形態12における信号処理装置の構成図である。図23において、図10と同一の構成要素には同一符号を付し、その説明を省略する。
【0066】
図10(この発明の実施の形態1)においては、CH40の出力信号は、RS信号として差動増幅器15に入力し、同相の不要波成分の除去信号として使用されていたが、電源電圧変動、クロックの干渉などの同相の不要波成分が小さい場合や、信号処理装置の出力信号に、この発明の実施の形態1で実現されるS/N比が要求されない場合においては、図23に示すように、CH40の出力信号も出力増幅器6に入力され、この発明の実施の形態1と同様の動作により、SIG端子にCH1からCH40までのシリアルデータが出力される。
【0067】
この発明の実施の形態1においては、MRチップ10のCH1〜CH40の内、1つのCHはRS信号用に使用していたが、この発明の実施の形態12においては、MRチップ10の全てのCHがSIG信号として使用されるので、紙幣等の被検知物の解像度の向上や読取範囲の拡大が可能となる。また、RS信号用の回路を削除することで小型化が可能となる。
【0068】
実施の形態13.
この発明の実施の形態13について、図24を用いて説明する。図24は、この発明の実施の形態13における信号処理装置の構成図である。図24において、図19と同一の構成要素には同一符号を付し、その説明を省略する。
【0069】
図19(この発明の実施の形態8)においては、CH40の出力信号は、RS信号として差動増幅器15に入力し、同相の不要波成分の除去信号として使用されていたが、電源電圧変動、クロックの干渉などの同相の不要波成分が小さい場合や、信号処理装置の出力信号に、この発明の実施の形態1で実現されるS/N比が要求されない場合においては、図24に示すように、CH40の出力信号も出力増幅器6に入力され、この発明の実施の形態8と同様の動作により、SIG端子にCH1からCH40までのシリアルデータが出力される。
【0070】
この発明の実施の形態8においては、MRチップ10のCH1〜CH40の内、1つのCHはRS信号用に使用していたが、この発明の実施の形態13においては、MRチップ10の全てのCHがSIG信号として使用されるので、紙幣等の被検知物の解像度の向上や読取範囲の拡大が可能となる。また、RS信号用の回路を削除することで小型化が可能となる。
【0071】
実施の形態14.
この発明の実施の形態14について、図25を用いて説明する。図25は、この発明の実施の形態14における信号処理装置の構成図であり、図17(この発明の実施の形態6)において、図18(この発明の実施の形態7)で示される回路をチャネル増幅器41、41a及び出力増幅器61、61aに用いた信号処理装置の構成図である。図25において、図17と同一の構成要素には同一符号を付し、その説明を省略する。
【0072】
この発明の実施の形態14の動作は、この発明の実施の形態6、7と同様であり、この発明の実施の形態6、7と同様の作用効果が得られる。
【0073】
実施の形態15.
この発明の実施の形態15について、図26を用いて説明する。図26は、この発明の実施の形態15における読取制御回路における各入出力信号のタイミングチャートを示す図であり、図7(この発明の実施の形態1)において、チャネル増幅器と出力増幅器を制御するクランプ信号を独立させ、出力増幅器用のクランプ信号が、チャネル増幅器用のクランプ信号よりも後にオフするようにしている。
【0074】
図26のタイミングチャートすることにより、チャネル増幅器のクランプ動作がオフした後に、出力増幅器のクランプ動作がオフするので、信号処理装置が安定に動作する効果がある。
【0075】
実施の形態16.
この発明の実施の形態16について、図27を用いて説明する。図27は、この発明の実施の形態16における読取制御回路における各入出力信号のタイミングチャートを示す図であり、図7(この発明の実施の形態1)において、チャネル増幅器と出力増幅器を制御するクランプ信号を独立させ、出力増幅器用のクランプ信号が、チャネル増幅器用のクランプ信号よりも前にオフするようにしている。
【0076】
図27のタイミングチャートすることにより、出力増幅器のクランプ動作がオフした後に、チャネル増幅器のクランプ動作がオフするので、信号処理装置が安定に動作する効果がある。
【0077】
実施の形態17.
この発明の実施の形態17について、図28〜図30を用いて説明する。図28は、図4(この発明の実施の形態1)において出力増幅器のクランプ信号(CLA)をオフに固定した信号処理装置の動作モード表であり、図29は、図16(この発明の実施の形態5)において出力増幅器のクランプ信号(CLA)をオフに固定した信号処理装置の動作モード表であり、図30は、図21(この発明の実施の形態10)において出力増幅器のクランプ信号(CLA)をオフに固定した信号処理装置の動作モード表である。
【0078】
チャネル間ばらつきに比較的余裕がある場合においては、この発明の実施の形態17の動作モード表で信号処理装置を動作させる場合、出力増幅器のC1とSW1と、SW2〜SW3(図2)、SW2(図18、図22)とそれに直列に接続されている抵抗が不要となるので、回路の小型化が可能となる。
【符号の説明】
【0079】
1・・電源端子
2、2a、3、3a・・磁気抵抗効果(MR)素子
4、4a、41、41a・・チャネル増幅器
5、5a、5b・・チャネルスイッチ
6、6a、61、61a・・出力増幅器
7、7a・・出力バッファ
8、8a・・出力スイッチ
9・・制御回路
10・・MRチップ
11・・アナログディジタル変換器
12・・ディジタル信号処理回路
13・・紙幣検知器
14・・読出制御回路
15・・差動増幅器
20、21・・読出・増幅IC
100・・センサ部
201・・SigIn端子
202・・ボルテージフォロアアンプ
203・・反転増幅器
204・・DCフィードバック回路
205・・SigOut端子
206・・電源端子
【技術分野】
【0001】
この発明は、検出素子の個体バラツキや電源電圧変動、温度変動による検出素子の出力変動を補正し、正確な検出出力信号を出力する信号処理装置に関するものである。
【背景技術】
【0002】
例えば、磁気センサ装置は、磁界を印加した時に抵抗値が変化するという性質を有した磁気抵抗効果素子を使用したセンサ装置である。
紙幣等の微小磁性パターンを磁気抵抗素子のブリッジ接続を用いて検出する磁気センサ装置において、紙幣等に使用されている磁性パターンの磁化量は微小であるため、磁気抵抗効果素子の抵抗値の変化は微小であり、ブリッジ接続された磁気抵抗効果素子の中点から取り出される出力信号も微小である。そこで、この出力信号を1000倍など高利得で増幅する必要があるが、磁気抵抗素子の個体バラツキや電源電圧変動、温度変動により中点電圧が変動するため高利得で増幅すると増幅器の飽和を招き、正しい検出波形を得られなくなる。
【0003】
このような問題を対策する方法として、検出信号に含まれる直流成分を除いて変化分のみを増幅する方法があり、実開平05−085060号公報(特許文献1参照)では静電容量及び抵抗で構成されるハイパスフィルタを用いて検出信号の直流成分を除去している。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】実開平05−085060号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献1では静電容量、抵抗で構成されるハイパスフィルタが用いられているため、検出信号に低周波成分まで含まれるとき、μFオーダの大きな静電容量が必要であり、ハイパスフィルタの実装に大きな面積を要し、信号処理回路が大型化する課題がある。
【0006】
この発明は上記のような問題点を解決するためになされたものであり、抵抗及び小さな静電容量を用いた回路により、検出素子の出力信号を直流成分を除いて低周波信号まで増幅する小型な信号処理装置を得るものである。
【課題を解決するための手段】
【0007】
この発明に係る信号処理装置は、入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続された第1のスイッチと、
直列に接続された第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続された第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗とを備えたものである。
【0008】
また、この発明に係る信号処理装置は、被検出体が通過する通過部と、
1つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプ・サーボアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプ・サーボアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記参照信号が増幅された前記DCクランプ・サーボアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記DCクランプ・サーボアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプ・サーボアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続され、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続され、前記アンプ制御信号に基づきオン/オフする第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗とを具備したものである。
【0009】
また、この発明に係る信号処理装置は、入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続された第1のスイッチと、
直列に接続された第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗とを備えたものである。
【0010】
また、この発明に係る信号処理装置は、被検出体が通過する通過部と、
1つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記参照信号が増幅された前記DCクランプアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記DCクランプアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続され、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗とを具備したものである。
【発明の効果】
【0011】
この発明によれば、定常時は、出力電圧が基準電圧で保持され、信号入力時は、保持されていた基準電圧を基準に入力信号を増幅することにより、入力信号の直流成分を除いた信号が増幅され、所定の周波数範囲の信号が増幅された安定した出力信号が得られ、大容量の静電容量を必要としない小型な信号処理装置が得られる。
【図面の簡単な説明】
【0012】
【図1】この発明の実施の形態1における信号処理装置の構成図である。
【図2】この発明の実施の形態1におけるチャネル増幅器及び出力増幅器の構成図である。
【図3】この発明の実施の形態1における信号処理装置の動作フロー図である。
【図4】この発明の実施の形態1における信号処理装置の動作モード表である。
【図5】中点電圧補正工程におけるSigOut端子の電圧波形を示す図である。
【図6】中点電圧補正工程におけるチャネル増幅器及び出力増幅器の周波数特性を示す図である。
【図7】読取制御回路における各入出力信号のタイミングチャートを示す図である。
【図8】信号読出時におけるチャネル増幅器及び信号読出時における出力増幅器の周波数特性を示す図である。
【図9】不要波抑圧工程における差動増幅器でSIGとRSが差動合成されて同相の不要波が抑圧されることを示す図である。
【図10】この発明の他の実施例を示す図である。
【図11】高速信号読出時におけるチャネル増幅器の周波数特性を示す図である。
【図12】高速信号読出時における中点電圧補正工程におけるSigOut端子の電圧波形を示す図である。
【図13】この発明の実施の形態3における差動増幅器出力の中点電圧バラツキを示す表である。
【図14】この発明の実施の形態4におけるCMOSプロセスによる相補型スイッチの回路図である。
【図15】この発明の実施の形態5におけるチャネル増幅器の構成図である。
【図16】この発明の実施の形態5における信号処理装置の動作モード表である。
【図17】この発明の実施の形態6における信号処理装置の構成図である。
【図18】この発明の実施の形態7におけるチャネル増幅器、出力増幅器の構成図である。
【図19】図18で示される回路をチャネル増幅器41、41a及び出力増幅器61、61aに用いた信号処理装置の構成図である。
【図20】この発明の実施の形態10におけるチャネル増幅器の構成図である。
【図21】この発明の実施の形態10における信号処理装置の動作モード表である。
【図22】この発明の実施の形態11におけるチャネル増幅器、出力増幅器の構成図である。
【図23】この発明の実施の形態12における信号処理装置の構成図である。
【図24】この発明の実施の形態13における信号処理装置の構成図である。
【図25】この発明の実施の形態14における信号処理装置の構成図である。
【図26】この発明の実施の形態15における読取制御回路における各入出力信号のタイミングチャートを示す図である。
【図27】この発明の実施の形態16における読取制御回路における各入出力信号のタイミングチャートを示す図である。
【図28】この発明の実施の形態17における信号処理装置の動作モード表である。
【図29】この発明の実施の形態17における信号処理装置の動作モード表である。
【図30】この発明の実施の形態17における信号処理装置の動作モード表である。
【発明を実施するための形態】
【0013】
実施の形態1.
図1は、この発明の実施の形態1における信号処理装置の構成図である。図1においては、検出信号を出力する検出装置として、紙幣に含まれる磁気成分を検出する磁気センサ装置を用いている場合を示している。
【0014】
図1において、センサ部100は、磁気センサ装置の磁気抵抗効果(MR)素子2と磁気抵抗効果(MR)素子3とをブリッジ接続し、その両端をMR用電源端子1とGNDに接続し、MR素子2とMR素子3との接続点である中点電圧を取り出す構成となったものが複数形成されているMRチップ10をライン状に並べたものである。
【0015】
読出・増幅IC20は、センサ部100の各MR素子2、3の中点と繋がるチャネル増幅器4と、チャネルスイッチ5と、20チャネル程度ずつを纏めて出力する出力増幅器6と、出力バッファ7と、出力スイッチ8と、チャネルスイッチ5と出力スイッチ8の制御回路9と、センサ部100の一番端の紙幣などの被検知物が通過しない箇所に配置されたリファレンス信号用MR素子2aとリファレンス信号用MR素子3aとのブリッジ接続の中点が繋がるチャネル増幅器4aと、常にオン状態、又は、全てのチャネルスイッチ5のオン状態と同期して、オン/オフ状態を繰り返すチャネルスイッチ5aと、出力増幅器6aと、出力バッファ7aと、常にオン状態、又は、全ての出力スイッチ8のオン状態と同期して、オン/オフ状態を繰り返す出力スイッチ8aとを集積化し、出力スイッチ8の出力を併合した信号出力(SIG)と出力スイッチ8aの出力をリファレンス信号出力(RS)するものである。
【0016】
読出・増幅IC20の信号出力(SIG)とリファレンス信号出力(RS)とは差動増幅器15に入力され、差動増幅器15の出力は、アナログディジタル変換器(ADC)11でディジタル変換され、ディジタル信号処理回路12で信号処理される。
【0017】
さらには、紙幣検知器13と、紙幣検知器13からの信号に基づきチャネル増幅器4、4a、チャネルスイッチ5、5a、出力増幅器6、6a及び出力スイッチ8、8aを制御する読出制御回路14から構成される。
【0018】
図2は、この発明の実施の形態1におけるチャネル増幅器及び出力増幅器の構成図である。チャネル増幅器4、4a及び出力増幅器6、6aは図2に示す構成となっており、センサ部100の各MRの中点電圧は、オペアンプOp1で構成されるボルテージフォロアアンプ202に繋がるSigIn端子201に入力され、その出力は、Op3(第2のオペアンプ)、C1(第1の静電容量)、R3(第3の抵抗)、R4(第4の抵抗)、R5、R6、SW1(第1のスイッチ)、SW2(第2のスイッチ)及びSW3(第3のスイッチ)で構成されるDCフィードバック回路204によりOp2(第1のオペアンプ)の非反転入力端子の電位が決定される、R1(第1のインピーダンス)、R2(第2のインピーダンス部)及びC2(第2のインピーダンス部)から構成される反転増幅器203に入力され、SigOut端子205に出力される。なお、反転増幅器203とDCフィードバック回路204でDCクランプ・サーボアンプを形成している。
【0019】
R5とR6との直列抵抗はMR用電源1とGNDとの間に500Ωの抵抗を90本直列接続した45kΩの抵抗であり、スイッチ(図示しない)により、ケース1としてR5=28.5kΩ/R6=16.5kΩ、ケース2としてR5=22.5kΩ/R6=22.5kΩに切り替えられ、MR用電源1を4.5Vとすることで、R5とR6との接続点である中点電圧はケース1として1.65V、ケース2として2.25Vに設定される。
【0020】
SW1〜SW3は、それぞれ読出制御回路14で生成される制御信号であるNOM、SER及びCLAでオン/オフ制御される。Op2、3の電源端子は図示しないが、Op1と同様に読出・増幅IC用電源206に接続されている。
【0021】
この発明の実施の形態1に係る信号処理装置の動作について、図3及び図4を用いて説明する。図3は、この発明の実施の形態1における信号処理装置の動作フロー図であり、図4は、この発明の実施の形態1における信号処理装置の動作モード表である。
【0022】
初期調整工程(S1)において、図4の動作モード(S1)に示すように、チャネル増幅器4、4a、出力増幅器6、6aともに、図2のSW1をオン、SW2とSW3をオフとするとDCフィードバック回路204はボルテージフォロアアンプと同じ構成となり、R5とR6との中点電圧が反転増幅器203の非反転入力端子へ印加され、R5とR6との中点電圧でオフセットされ、SigIn端子201に入力された信号のDC電位をR2/R1倍した出力がSigOut端子205に得られる。
【0023】
紙幣検知工程(S2)において、紙幣が搬送路を通過すると紙幣検知器13がHレベルを出力する。
【0024】
中点電圧補正工程(S3)において、図4の動作モード(S3)に示すように、紙幣検知前及び紙幣と紙幣との間の紙幣未検知期間において、SW3をオン、SW1とSW2をオフで動作させると、各チャネル増幅器4、4a及び各出力増幅器6、6aはSigIn端子201への入力に対するSigOut端子205の電圧が、R5とR6との中点電圧の1.65Vとなるようにフィードバックが掛かり、SigOut端子205の電圧は、1.65Vのバイアス電圧で安定する。例えば、C1=60pFとし、R4=500Ωの低抵抗とすると、SigOut端子205の電圧が、1.65Vのバイアス電圧に安定するまでの時間は、図5に示すように約20μ秒と短い時間で安定し、また、図6に示すようにSigOut端子205に出力されるカットオフ周波数の下限が1MHz程度以上と高いため、当該磁気センサ装置で検出する信号は通過されない。この時、SigOut端子205が1.65Vに安定したときの図2のOp3のC1の両端子間に印加されている電圧が、バイアス電位としてC1とOp3に記憶される。その後、SW3をオフにしてこのバイアス電位の状態を保持する。なお、図5は、中点電圧補正工程におけるSigOut端子の電圧波形を示す図であり、図6は、中点電圧補正工程のSW3がオンの状態におけるチャネル増幅器及び出力増幅器の周波数特性を示す図である。
【0025】
読出開始信号(SI)オン工程(S4)において、中点電圧補正工程(S3)において、読出制御回路14から出力されるCLA信号がLレベル(SW3オフ)になった後、読出制御回路14から出力される読出開始信号(SI)がHレベルになる。紙幣検知工程(S2)→中点電圧補正工程(S3)→読出開始信号(SI)オン工程(S4)になる時の各信号の変化のタイミングを図7に示す。なお、SIは規定するライン数を読み出すまでライン周期ごとにHレベルとなり、図3の読出開始信号(SI)オン工程(S4)から後述する規定ライン数読出終了判定工程(S9)が繰り返される。
【0026】
SW3がオフになり、図4の(S4)〜(S9)のモードに示すようにSW1〜SW3がオフされると、各チャネル増幅器4、4a及び各出力増幅器6、6aは中点電圧補正工程(S3)で保持したバイアス電圧で動作する。すなわち、各チャネル増幅器4、4aは、バイアス電圧を基準にセンサ部100の各MR素子2、3の中点及びMR素子2a、3aの中点からの入力信号を増幅し、各出力増幅器6、6aは、バイアス電圧を基準に各チャネルスイッチ5、5aからの入力信号を増幅するので、各チャネル増幅器4、4a及び各出力増幅器6、6aへの入力信号に含まれる直流成分が除かれて、増幅される。
【0027】
図2のC1の電荷が回路等へリークしC1のバイアス電位が低下するとともにバイアス電圧は変化するが、紙幣サイズのものを読み取る場合、搬送速度0.5m/秒〜2m/秒では100m秒程度でC1のバイアス電位を保持できれば良く、MOSFETを用いたオペアンプであれば数十pFの低静電容量で必要期間保持可能である。また、この時の図2の回路の周波数特性は図8に示すとおりで通過帯域は数Hz〜1MHz程度となり、低周波領域の検出信号まで増幅されるので、当該磁気センサで検出する信号が増幅される。なお、図8は、信号読出時におけるチャネル増幅器及び信号読出時における出力増幅器の周波数特性を示す図である。
【0028】
信号1ライン読出工程(S5)において、読出・増幅IC20のCH1〜CH39に繋がった各MRブリッジの中点電圧の直流成分を除いた信号が増幅され、制御回路9により順にチャネルスイッチ5及び出力スイッチ8がオン/オフされ、増幅された信号がCH1からCH39まで順にSIG端子へシリアルデータ形式に変換されて出力される。
【0029】
RSに出力される読出・増幅IC20のCH40に繋がるMR素子2aとMR素子3aとから成るMRブリッジ部は紙幣などの検知物が通過しないため、出力信号は直流成分+不要成分となる。また、MR素子2a及びMR素子3aは、複数のMR素子2及び複数のMR素子3と同じセンサ部100に構成されているため、CH40から出力される不要成分は、CH1乃至CH39から出力される不要成分とほぼ同相の信号となる。
【0030】
不要成分抑圧工程(S6)において、図9に示すようにSIGとRSを差動増幅器15で差動合成することにより電源電圧変動、クロックの干渉などのSIGとRSに同相で重畳されている不要成分が抑制される。すなわち、図9のA部のCH1読出区間で示すように、SIG及びRSに同相・同振幅の不要成分が重畳しているときは、不要成分が打ち消されて増幅された信号が差動増幅器15から出力される。図9のB部のCH2読出し区間で示すように、SIG及びRSに同相・異振幅の不要成分が重畳しているときは、不要成分が抑圧されて増幅されることにより、S/N比が向上された信号が差動増幅器15から出力される。なお、図9は、不要波抑圧工程における差動増幅器でSIGとRSが差動合成されて同相の不要波が抑圧されることを示す図である。
【0031】
アナログディジタル変換工程(S7)において、差動増幅器15から出力されるアナログ信号をADC11においてディジタル化する。
【0032】
データ一時保存工程(S8)において、ディジタル信号処理回路12にて、アナログディジタル変換工程(S7)のデータを一時保存する。
【0033】
規定ライン数読出終了判定工程(S9)において、設定したライン数(紙幣通過期間)の読出が終了するまで読出開始信号(SI)オン工程(S4)〜規定ライン数読出終了判定工程(S9)を繰り返す。終了後は次の信号処理工程(S10)のフローへ進むのと並行して中点電圧補正工程(S2)へ戻る。
【0034】
信号処理工程(S10)において、ディジタル信号処理回路12にて、一時保存したデータを信号処理し、磁気センサ検出データとして出力する。
【0035】
このように、この発明の実施の形態1によれば、紙幣検知前及び紙幣と紙幣との間の紙幣未検知期間においては、チャネル増幅器4の出力電圧はバイアス電圧で保持され、紙幣を検知するとバイアス電圧の保持が開放され、保持されていたバイアス電圧を基準に検出信号を増幅するため、各MRブリッジの中点電圧の直流成分を除いた信号が増幅され、低周波信号まで増幅された安定した出力信号が得られる。
【0036】
すなわち、磁気センサ装置の各MRブリッジの中点電圧の直流成分が除かれるため、この中点電圧のCH間のばらつきが補正されるので、各CHのMRブリッジをライン状に配置する場合において有効である。
【0037】
また、この発明の実施の形態1によれば、チャネル増幅器4、4a及び出力増幅器6、6aの静電容量は数十pFの小さな容量値で構成されるため、実装面積の小さい、小型な信号処理装置が得られる。また、静電容量は数十pFの小さな容量値で構成されるためICの構成要素として取り込むことが可能であり、オペアンプ及び抵抗と共にICチップ化されることにより、さらに小型化される。
【0038】
この発明の実施の形態1では、検出素子として磁気抵抗効果素子を用いた磁気センサ装置としたが、イメージセンサ装置のように、複数の受光素子を有する検出素子について、適用しても良い。
【0039】
図1において、出力バッファ7、7aは、それぞれ出力増幅器6、6aの出力側に設けられていたが、図10に示すようにSIG端子と差動増幅器15との間に出力バッファ7を、RS端子と差動増幅器15との間に出力バッファ7aを設けても良い。この場合、出力バッファ7の数が1個に減少するので、信号処理装置の小型化、省電力化の効果が得られる。また、出力スイッチ8、8aのオン抵抗を、差動増幅器15に対して見えなくする効果も得られる。
【0040】
実施の形態2.
この発明の実施の形態2について、図11及び図12を用いて説明する。図11は、高速信号読出時におけるチャネル増幅器の周波数特性を示す図であり、図12は、高速信号読出時における中点電圧補正工程におけるSigOut端子の電圧波形を示す図である。
【0041】
検出信号の周波数特性が数十kHz以上の高域側に集中している場合は、DCフィードバック回路204をC1、R3の時定数で追従するサーボ動作を行うことにより、チャネル増幅器4の出力をバイアス電圧に安定させても良い。
【0042】
図2の回路において、図4の※高速信号読出時に示すように、SW2を常にオンとすることにより、DCフィードバック回路204はC1、R3の時定数で追従するサーボ動作を行い、チャネル増幅器4、4aの出力は、バイアス電圧で継続的に安定される。このときの信号読出モード時の図2の回路の周波数特性は、例えば、C1=60pF、R3=5MΩの高抵抗とすると、図11に示すように通過帯域の下限は数十kHz以上であり、検出信号の増幅においては十分な周波数帯域である。
【0043】
サーボ動作においては、図12に示すようにバイアス電圧の安定までの時間が数百μ秒と長いため、数十μ秒の短時間でバイアス電圧を安定化させるためには、SW3をオンする図4のS2’のモードとする。
【0044】
すなわち、紙幣未検知期間においては、SW1をオフ状態とし、SW2をオン状態とすることにより、DCフィードバック回路204をサーボ動作させ、さらにSW3をオン状態とすることにより、短時間でチャネル増幅器4、4aの出力はバイアス電圧に保持され、図2の回路の周波数特性は、図6の周波数特性と同様の特性となるため、当該磁気センサ装置で検出する信号はチャネル増幅器4、4aを通過されない。
【0045】
紙幣検知期間において、SW3をオフ状態に切り替えることにより、DCフィードバック回路204をサーボ動作させつつ、図2の回路の周波数特性は図11に示すように通過帯域は数十kHz〜1MHz程度となるので、チャネル増幅器4、4aの出力がバイアス電圧を基準にセンサ部100の各MR素子2、3の中点及びMR素子2a、3aの中点からの入力信号が増幅された信号が出力され、各MR素子2、3から成るMRブリッジ及びMR素子2a、3aから成るMRブリッジの中点電圧の直流成分を除いた安定した出力信号が得られる。
【0046】
読出・増幅IC20の出力増幅器6、6aは、S2’、S3’においては、それぞれS2、S3と同様に動作させ、S4’〜S9’の信号読出においては、チャネル増幅器4、4a及びチャネルスイッチ5、5aのバラツキにより各チャネルを順に読み出す際の不安定動作を回避するため、DCフィードバック回路204はDCフィードバックを行わない固定バイアスモードで動作させる。
【0047】
この発明の実施の形態2によれば、チャネル増幅器4の出力は、DCフィードバック回路204のサーボ動作により、紙幣未検知期間及び紙幣検知期間の共に継続的にバイアス電圧で安定された状態で、バイアス電圧を基準に検出信号が増幅された信号が出力され、各MRブリッジの中点電圧の直流成分を除いた安定した出力信号が得られる。
【0048】
実施の形態3.
この発明の実施の形態3について、図13を用いて説明する。図13は、この発明の実施の形態3における差動増幅器出力の中点バラツキを示す表であり、図1の信号処理装置において、初段のチャネル増幅器4、4a、2段目の出力増幅器6、6a及び三段目の差動増幅器15のそれぞれの利得配分に対する信号読出時における差動増幅器15出力の中点電圧のバラツキを示している。
【0049】
図13に示すように、初段のチャネル増幅器4、4aの利得を出力増幅器6、6aや差動増幅器15より大きくすることにより、図2に示す回路において、図4のS3及びS3’の中点電圧補正時に、Op3の演算増幅器の動作により、Op3の反転入力端子に入力されるSigOut端子205の電圧が、Op3の非反転入力端子に入力されるR5−R6の中点電圧と同じとなるとなるようにOp3の出力電圧が決まるため、Op1、及び、Op2のDCオフセットは見えなくなるが、Op3自体のDCオフセットは補正されず、SigOut端子205の電圧はOp3のDCオフセット分、R5−R6の中点電圧から変動し、後段の増幅器の利得でその変動は利得倍され、図4のS4〜S9及びS4’〜S9’の信号読出の動作モード時に補正されずに残るため、あるトータル利得を実現する場合に初段のチャネル増幅器において増幅を担うOp2の利得配分を大きくして、後段の利得を下げることで、変動の増幅を抑制でき、図1の差動増幅器15出力における変動量(中点電圧バラツキ)を抑える効果がある。同様の仕組みが出力増幅器6、6aのOp3のDCオフセットによる変動と差動増幅器15の利得にも当てはまり、差動増幅器15の利得を低くすると、チャネル増幅器4、4a、及び、出力増幅器6、6aのそれぞれのOp3のDCオフセットにより変動の増幅を抑えることが可能である。
【0050】
実施の形態4.
この発明の実施の形態4について、図14を用いて説明する。図14は、図2におけるSW3の回路であり、SW−CONT端子にCLA信号が入力することにより、VIN−VOUT間がオン/オフする。
【0051】
SW3を図14に示すCMOSプロセスによる半導体で形成されたN形MOSFET(Field−Effect Transistor)とP形MOSFETを組み合わせた相補型などのスイッチとすることにより、S3の中点電圧補正の動作モード時のSW3のオン→オフのスイッチングによるコンデンサC1に蓄えられた電荷の変動を抑えられ、SigOut端子205の電圧変動が抑制され、図1における差動増幅器15出力における変動量(中点電圧バラツキ)を抑える効果がある。
【0052】
実施の形態5.
この発明の実施の形態5について、図15、図16を用いて説明する。図15は、この発明の実施の形態5におけるチャネル増幅器の構成図であり、図16は、この発明の実施の形態5における信号処理装置の動作モード表である。図15は、図2の回路に、ボルテージフォロアアンプ202の出力とSigOut端子205との間をオン/オフするSW5と、DCフィードバック回路204の出力とSigOut端子205との間をオン/オフするSW4とが追加されたチャネル増幅器である。図15において、図2と同一の構成要素には同一符号を付し、その説明を省略する。
【0053】
図16は、図1の信号処理装置において、チャネル増幅器4、4aに図15の回路を用いた信号処理装置の動作モード表である。
【0054】
図13に示すように、初段のチャネル増幅器4、4aの利得を出力増幅器6、6aや差動増幅器15より大きくしたとき、初期調整時には信号処理装置の利得は数十倍で対応可能なため、チャネル増幅器を図15に示す回路とし、図16のように制御し、S1の初期調整時、図15のOp2をバイパスさせることでチャネル増幅器の利得を下げ、回路の飽和を防げる。また、チャネル増幅器のOp2、Op3はこの時不要となるため、Op2及びOp3のバイアスをオフすることにより消費電流が低減される効果もある。
【0055】
実施の形態6.
この発明の実施の形態6について、図17を用いて説明する。図17は、この発明の実施の形態6における信号処理装置の構成図であり、図1のチャネルスイッチ5aを変更し、チャネル増幅器4aの出力を出力増幅器6aの入力及び出力増幅器6の入力の両方に接続できるようにチャネルスイッチ5bとチャネルスイッチ5へ接続に変更したものである。図17において、図1と同一の構成要素には同一符号を付し、その説明を省略する。
【0056】
図17の読出・増幅IC21の回路とすることにより、RS出力に繋がるCH40はSIGにも繋がっており、また、RS出力用のチャネルスイッチ5bがRSONL信号でオン/オフが切り替えられるようになっているため、リファレンス信号用MR素子3aと繋がる場合のみ、チャネルスイッチ5bをオンとし、読出・増幅IC21の1品種のICとMRチップ10を多数並べることで多チャンネルのセンサが構成される。また、RSONL信号は“L”レベルの時にオン、“H”レベルの時にオフとし、図17に示すようにIC内部で本端子をプルアップしておくことで、リファレンス信号用MR素子3aと繋がる場合のみ本端子を接地すれば良く、実装も容易である効果もある。
【0057】
実施の形態7.
この発明の実施の形態7について、図18を用いて説明する。図18は、この発明の実施の形態7におけるチャネル増幅器、出力増幅器の構成図である。図18は、図1において高速信号読出が要求されない信号処理装置において使用されるチャネル増幅器の構成図である。図18において、図2と同一の構成要素には同一符号を付し、その説明を省略する。
【0058】
検出信号の周波数特性が数十kHz以上の高域側に集中することがない場合は、サーボ動作を行うことがないため、図18のようにサーボ用の時定数とするための抵抗(図2のR3=5MΩ)とスイッチ(図2のSW2)を省略することにより、回路の小型化を図ることが可能となる。図2のSW2を省略したことにより、図18において、SW2は図2のSW3に相当する。なお、検出信号の周波数特性が数十kHz以上の高域側に集中する場合でも、出力増幅器はサーボ動作させないため出力増幅器は図18の構成とすることが可能である。また、図15の回路においても同様にして小型化を図ることが可能である。
【0059】
実施の形態8.
図19は、図18で示される回路をチャネル増幅器41、41a及び出力増幅器61、61aに用いた信号処理装置の構成図である。図10と同一の構成要素には同一符号を付し、その説明を省略する。図19の信号処理装置において、チャネル増幅器41、41a及び出力増幅器61、61a並びに差動増幅器15の利得配分を、この発明の実施の形態3の図13と同様に、チャネル増幅器41、41aの利得が出力増幅器61、61aや差動増幅器15より高くすることにより、この発明の実施の形態3と同様に作用効果により、差動増幅器15出力における変動量(中点電圧バラツキ)を抑える効果がある。
【0060】
実施の形態9.
図18で示されるチャネル増幅器41、41a及び出力増幅器61、61aのSW2に、図14で示されるCMOSプロセスによる半導体で形成されたN形MOSFET(Field−Effect Transistor)とP形MOSFETを組み合わせた相補型スイッチを用いることにより、この発明の実施の形態4と同様に、S3の紙幣検知の動作モード時のSW2のオン→オフのスイッチングによるコンデンサC1に蓄えられた電荷の変動を抑えられ、SigOut端子205の電圧変動が抑制され、図19における差動増幅器15出力における変動量(中点電圧バラツキ)を抑える効果がある。
【0061】
実施の形態10.
この発明の実施の形態10について、図20、図21を用いて説明する。図20は、この発明の実施の形態10におけるチャネル増幅器の構成図であり、図21は、この発明の実施の形態5における信号処理装置の動作モード表である。図20は、図18の回路に、ボルテージフォロアアンプ202の出力とSigOut端子205との間をオン/オフするSW4と、DCフィードバック回路204の出力とSigOut端子205との間をオン/オフするSW3とが追加されたチャネル増幅器である。図20において、図18と同一の構成要素には同一符号を付し、その説明を省略する。
【0062】
図21は、図19の信号処理装置において、チャネル増幅器41、41aに図20の回路を用いた信号処理装置の動作モード表である。
【0063】
この発明の実施の形態5と同様に、図13に示すように、初段のチャネル増幅器41、41aの利得を出力増幅器61、61aや差動増幅器15より大きくしたとき、初期調整時には信号処理装置の利得は数十倍で対応可能なため、チャネル増幅器を図20に示す回路とし、図21のように制御し、S1の初期調整時、図20のOp2をバイパスさせることでチャネル増幅器の利得を下げ、回路の飽和を防げる。また、チャネル増幅器のOp2、Op3はこの時不要となるため、Op2及びOp3のバイアスをオフすることにより消費電流が低減される効果もある。
【0064】
実施の形態11.
この発明の実施の形態11について、図22を用いて説明する。図22は、この発明の実施の形態11におけるチャネル増幅器及び出力増幅器の構成図であり、図18から抵抗R2に並列に接続されているコンデンサC2を削除したものである。所定の位相余裕での動作で、性能を満足する場合には、コンデンサC2を省略することができ、回路の小型化の効果が得られる。なお、コンデンサC2の省略は、図2、図15及び図20の回路についても同様の作用効果が得られる。
【0065】
実施の形態12.
この発明の実施の形態12について、図23を用いて説明する。図23は、この発明の実施の形態12における信号処理装置の構成図である。図23において、図10と同一の構成要素には同一符号を付し、その説明を省略する。
【0066】
図10(この発明の実施の形態1)においては、CH40の出力信号は、RS信号として差動増幅器15に入力し、同相の不要波成分の除去信号として使用されていたが、電源電圧変動、クロックの干渉などの同相の不要波成分が小さい場合や、信号処理装置の出力信号に、この発明の実施の形態1で実現されるS/N比が要求されない場合においては、図23に示すように、CH40の出力信号も出力増幅器6に入力され、この発明の実施の形態1と同様の動作により、SIG端子にCH1からCH40までのシリアルデータが出力される。
【0067】
この発明の実施の形態1においては、MRチップ10のCH1〜CH40の内、1つのCHはRS信号用に使用していたが、この発明の実施の形態12においては、MRチップ10の全てのCHがSIG信号として使用されるので、紙幣等の被検知物の解像度の向上や読取範囲の拡大が可能となる。また、RS信号用の回路を削除することで小型化が可能となる。
【0068】
実施の形態13.
この発明の実施の形態13について、図24を用いて説明する。図24は、この発明の実施の形態13における信号処理装置の構成図である。図24において、図19と同一の構成要素には同一符号を付し、その説明を省略する。
【0069】
図19(この発明の実施の形態8)においては、CH40の出力信号は、RS信号として差動増幅器15に入力し、同相の不要波成分の除去信号として使用されていたが、電源電圧変動、クロックの干渉などの同相の不要波成分が小さい場合や、信号処理装置の出力信号に、この発明の実施の形態1で実現されるS/N比が要求されない場合においては、図24に示すように、CH40の出力信号も出力増幅器6に入力され、この発明の実施の形態8と同様の動作により、SIG端子にCH1からCH40までのシリアルデータが出力される。
【0070】
この発明の実施の形態8においては、MRチップ10のCH1〜CH40の内、1つのCHはRS信号用に使用していたが、この発明の実施の形態13においては、MRチップ10の全てのCHがSIG信号として使用されるので、紙幣等の被検知物の解像度の向上や読取範囲の拡大が可能となる。また、RS信号用の回路を削除することで小型化が可能となる。
【0071】
実施の形態14.
この発明の実施の形態14について、図25を用いて説明する。図25は、この発明の実施の形態14における信号処理装置の構成図であり、図17(この発明の実施の形態6)において、図18(この発明の実施の形態7)で示される回路をチャネル増幅器41、41a及び出力増幅器61、61aに用いた信号処理装置の構成図である。図25において、図17と同一の構成要素には同一符号を付し、その説明を省略する。
【0072】
この発明の実施の形態14の動作は、この発明の実施の形態6、7と同様であり、この発明の実施の形態6、7と同様の作用効果が得られる。
【0073】
実施の形態15.
この発明の実施の形態15について、図26を用いて説明する。図26は、この発明の実施の形態15における読取制御回路における各入出力信号のタイミングチャートを示す図であり、図7(この発明の実施の形態1)において、チャネル増幅器と出力増幅器を制御するクランプ信号を独立させ、出力増幅器用のクランプ信号が、チャネル増幅器用のクランプ信号よりも後にオフするようにしている。
【0074】
図26のタイミングチャートすることにより、チャネル増幅器のクランプ動作がオフした後に、出力増幅器のクランプ動作がオフするので、信号処理装置が安定に動作する効果がある。
【0075】
実施の形態16.
この発明の実施の形態16について、図27を用いて説明する。図27は、この発明の実施の形態16における読取制御回路における各入出力信号のタイミングチャートを示す図であり、図7(この発明の実施の形態1)において、チャネル増幅器と出力増幅器を制御するクランプ信号を独立させ、出力増幅器用のクランプ信号が、チャネル増幅器用のクランプ信号よりも前にオフするようにしている。
【0076】
図27のタイミングチャートすることにより、出力増幅器のクランプ動作がオフした後に、チャネル増幅器のクランプ動作がオフするので、信号処理装置が安定に動作する効果がある。
【0077】
実施の形態17.
この発明の実施の形態17について、図28〜図30を用いて説明する。図28は、図4(この発明の実施の形態1)において出力増幅器のクランプ信号(CLA)をオフに固定した信号処理装置の動作モード表であり、図29は、図16(この発明の実施の形態5)において出力増幅器のクランプ信号(CLA)をオフに固定した信号処理装置の動作モード表であり、図30は、図21(この発明の実施の形態10)において出力増幅器のクランプ信号(CLA)をオフに固定した信号処理装置の動作モード表である。
【0078】
チャネル間ばらつきに比較的余裕がある場合においては、この発明の実施の形態17の動作モード表で信号処理装置を動作させる場合、出力増幅器のC1とSW1と、SW2〜SW3(図2)、SW2(図18、図22)とそれに直列に接続されている抵抗が不要となるので、回路の小型化が可能となる。
【符号の説明】
【0079】
1・・電源端子
2、2a、3、3a・・磁気抵抗効果(MR)素子
4、4a、41、41a・・チャネル増幅器
5、5a、5b・・チャネルスイッチ
6、6a、61、61a・・出力増幅器
7、7a・・出力バッファ
8、8a・・出力スイッチ
9・・制御回路
10・・MRチップ
11・・アナログディジタル変換器
12・・ディジタル信号処理回路
13・・紙幣検知器
14・・読出制御回路
15・・差動増幅器
20、21・・読出・増幅IC
100・・センサ部
201・・SigIn端子
202・・ボルテージフォロアアンプ
203・・反転増幅器
204・・DCフィードバック回路
205・・SigOut端子
206・・電源端子
【特許請求の範囲】
【請求項1】
入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続された第1のスイッチと、
直列に接続された第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続された第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗とを備えた信号処理装置。
【請求項2】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第2のスイッチがオフ状態であり前記第3のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項1に記載の信号処理装置。
【請求項3】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチがオフ状態であり前記第2のスイッチ及び前記第3のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項1に記載の信号処理装置。
【請求項4】
前記第3のスイッチは、N形MOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)とP形MOSFETを用いた相補型スイッチであり、
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第2のスイッチがオフ状態であり前記第3のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項1に記載の信号処理装置。
【請求項5】
前記第3のスイッチは、N形MOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)とP形MOSFETを用いた相補型スイッチであり、
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチがオフ状態であり前記第2のスイッチ及び前記第3のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項1に記載の信号処理装置。
【請求項6】
入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続された第1のスイッチと、
直列に接続された第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続された第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗と、
前記第1のオペアンプの出力端子に直列に接続された第4のスイッチと、
前記第1のインピーダンスの入力側と前記第4のスイッチの出力側との間に接続された第5のスイッチとを備えた信号処理装置。
【請求項7】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第2のスイッチ及び前記第5のスイッチがオフ状態であり前記第3のスイッチ及び前記第4のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力され、
前記第5のスイッチがオン状態であり前記第4のスイッチがオフ状態にある場合において、前記入力信号が出力される請求項6に記載の信号処理装置。
【請求項8】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第5のスイッチがオフ状態であり前記第2のスイッチ及び前記第3のスイッチ及び前記第4のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力され、
前記第5のスイッチがオン状態であり前記第4のスイッチがオフ状態にある場合において、前記入力信号が出力される請求項6に記載の信号処理装置。
【請求項9】
入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続された第1のスイッチと、
直列に接続された第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗とを備えた信号処理装置。
【請求項10】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチがオフ状態であり前記第2のスイッチがオン状態から、前記第2のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項9に記載の信号処理装置。
【請求項11】
前記第2のスイッチは、N形MOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)とP形MOSFETを用いた相補型スイッチであり、
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチがオフ状態であり前記第2のスイッチがオン状態から、前記第2のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項9に記載の信号処理装置。
【請求項12】
入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続された第1のスイッチと、
直列に接続された第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
前記第1のオペアンプの出力端子に直列に接続された第3のスイッチと、
前記第1のインピーダンスの入力側と前記第3のスイッチ出力側との間に接続された第4のスイッチとを備えた信号処理装置。
【請求項13】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第4のスイッチがオフ状態であり前記第2のスイッチ及び前記第3のスイッチがオン状態から、前記第2のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力され、
前記第4のスイッチがオン状態であり前記第3のスイッチがオフ状態にある場合において、前記入力信号が出力される請求項12に記載の信号処理装置。
【請求項14】
被検出体が通過する通過部と、
1つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプ・サーボアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプ・サーボアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記参照信号が増幅された前記DCクランプ・サーボアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記DCクランプ・サーボアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプ・サーボアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗とを具備した信号処理装置。
【請求項15】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第2のスイッチがオフ状態であり前記第3のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項14に記載の信号処理装置。
【請求項16】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチがオフ状態であり前記第2のスイッチ及び前記第3のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項14に記載の信号処理装置。
【請求項17】
前記第3のスイッチは、N形MOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)とP形MOSFETを用いた相補型スイッチであり、
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第2のスイッチがオフ状態であり前記第3のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項14に記載の信号処理装置。
【請求項18】
前記第3のスイッチは、N形MOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)とP形MOSFETを用いた相補型スイッチであり、
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチがオフ状態であり前記第2のスイッチ及び前記第3のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項14に記載の信号処理装置。
【請求項19】
被検出体が通過する通過部と、
1つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプ・サーボアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプ・サーボアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記参照信号が増幅された前記DCクランプ・サーボアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記DCクランプ・サーボアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプ・サーボアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗と、
前記第1のオペアンプの出力端子に直列に接続され、前記アンプ制御信号に基づきオン/オフする第4のスイッチと、
前記第1のインピーダンスの入力側と前記第4のスイッチの出力側との間に接続され前記アンプ制御信号に基づきオン/オフする第5のスイッチとを具備した信号処理装置。
【請求項20】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第2のスイッチ及び前記第5のスイッチがオフ状態であり前記第3のスイッチ及び前記第4のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力され、
前記第5のスイッチがオン状態であり前記第4のスイッチがオフ状態にある場合において、前記入力信号が出力される請求項19に記載の信号処理装置。
【請求項21】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第5のスイッチがオフ状態であり前記第2のスイッチ及び前記第3のスイッチ及び前記第4のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力され、
前記第5のスイッチがオン状態であり前記第4のスイッチがオフ状態にある場合において、前記入力信号が出力される請求項19に記載の信号処理装置。
【請求項22】
前記DCクランプ・サーボアンプは、利得が前記パラレル・シリアル変換部及び前記差動増幅器より大きい請求項14〜請求項21のいずれかに記載の信号処理装置。
【請求項23】
被検出体が通過する通過部と、
1つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記参照信号が増幅された前記DCクランプアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記DCクランプアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗とを具備した信号処理装置。
【請求項24】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチがオフ状態であり前記第2のスイッチがオン状態から、前記第2のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項23に記載の信号処理装置。
【請求項25】
前記第2のスイッチがN形MOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)とP形MOSFETを用いた相補型スイッチであり、
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチがオフ状態であり前記第2のスイッチがオン状態から、前記第2のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項23に記載の信号処理装置。
【請求項26】
被検出体が通過する通過部と、
1つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記参照信号が増幅された前記DCクランプアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記DCクランプアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
前記第1のオペアンプの出力端子に直列に接続され、前記アンプ制御信号に基づきオン/オフする第3のスイッチと、
前記第1のインピーダンスの入力側と前記第3のスイッチ出力側との間に接続され前記アンプ制御信号に基づきオン/オフする第4のスイッチとを具備した信号処理装置。
【請求項27】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第4のスイッチがオフ状態であり前記第2のスイッチ及び前記第3のスイッチがオン状態から、前記第2のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力され、
前記第4のスイッチがオン状態であり前記第3のスイッチがオフ状態にある場合において、前記入力信号が出力される請求項26に記載の信号処理装置。
【請求項28】
前記DCクランプアンプは、利得が前記パラレル・シリアル変換部及び前記差動増幅器より大きい請求項23〜請求項27のいずれかに記載の信号処理装置。
【請求項29】
前記第2のインピーダンスは、抵抗と静電容量との並列回路で構成されている請求項1〜請求項28のいずれかに記載の信号処理装置。
【請求項30】
前記第2のインピーダンスは、抵抗で構成されている請求項1〜請求項28のいずれかに記載の信号処理装置。
【請求項31】
被検出体が通過する通過部と、
1つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプ・サーボアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプ・サーボアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記参照信号が増幅された前記DCクランプ・サーボアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記DCクランプ・サーボアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記参照信号が入力されるDCクランプ・サーボアンプの出力が、
参照信号出力制御信号に基づきオン/オフする、前記参照信号が入力されるDCクランプ・サーボアンプの出力に直列に接続されたスイッチと、
前記パラレル・シリアル変換部とへ出力される信号処理装置。
【請求項32】
前記DCクランプ・サーボアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗とを具備した請求項31に記載の信号処理装置。
【請求項33】
前記DCクランプ・サーボアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗と、
前記第1のオペアンプの出力端子に直列に接続され、前記アンプ制御信号に基づきオン/オフする第4のスイッチと、
前記第1のインピーダンスの入力側と前記第4のスイッチの出力側との間に接続され前記アンプ制御信号に基づきオン/オフする第5のスイッチとを具備した請求項31に記載の信号処理装置。
【請求項34】
前記DCクランプ・サーボアンプは、利得が前記パラレル・シリアル変換部及び前記差動増幅器より大きい請求項31に記載の信号処理装置。
【請求項35】
前記第2のインピーダンスは、抵抗と静電容量との並列回路で構成されている請求項32〜請求項34のいずれかに記載の信号処理装置。
【請求項36】
前記第2のインピーダンスは、抵抗で構成されている請求項32〜請求項34のいずれかに記載の信号処理装置。
【請求項37】
被検出体が通過する通過部と、
前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプ・サーボアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプ・サーボアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記シリアルデータが入力され、所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプ・サーボアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗とを具備した信号処理装置。
【請求項38】
被検出体が通過する通過部と、
前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプ・サーボアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプ・サーボアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記シリアルデータが入力され、所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプ・サーボアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗と、
前記第1のオペアンプの出力端子に直列に接続され、前記アンプ制御信号に基づきオン/オフする第4のスイッチと、
前記第1のインピーダンスの入力側と前記第4のスイッチの出力側との間に接続され前記アンプ制御信号に基づきオン/オフする第5のスイッチとを具備した信号処理装置。
【請求項39】
被検出体が通過する通過部と、
前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記シリアルデータが入力され、所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗とを具備した信号処理装置。
【請求項40】
被検出体が通過する通過部と、
前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記シリアルデータが入力され、所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
前記第1のオペアンプの出力端子に直列に接続され、前記アンプ制御信号に基づきオン/オフする第3のスイッチと、
前記第1のインピーダンスの入力側と前記第3のスイッチ出力側との間に接続され前記アンプ制御信号に基づきオン/オフする第4のスイッチとを具備した信号処理装置。
【請求項41】
前記第2のインピーダンスは、抵抗と静電容量との並列回路で構成されている請求項37〜請求項40のいずれかに記載の信号処理装置。
【請求項42】
前記第2のインピーダンスは、抵抗で構成されている請求項37〜請求項40のいずれかに記載の信号処理装置。
【請求項43】
被検出体が通過する通過部と、
1つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記参照信号が増幅された前記DCクランプアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記DCクランプアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記参照信号が入力されるDCクランプアンプの出力が、
参照信号出力制御信号に基づきオン/オフする、前記参照信号が入力されるDCクランプアンプの出力に直列に接続されたスイッチと、
前記パラレル・シリアル変換部とへ出力される信号処理装置。
【請求項44】
前記DCクランプアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗とを具備した請求項43に記載の信号処理装置。
【請求項45】
前記DCクランプアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
前記第1のオペアンプの出力端子に直列に接続され、前記アンプ制御信号に基づきオン/オフする第3のスイッチと、
前記第1のインピーダンスの入力側と前記第3のスイッチ出力側との間に接続され前記アンプ制御信号に基づきオン/オフする第4のスイッチとを具備した請求項43に記載の信号処理装置。
【請求項46】
前記DCクランプアンプは、利得が前記パラレル・シリアル変換部及び前記差動増幅器より大きい請求項43に記載の信号処理装置。
【請求項47】
前記第2のインピーダンスは、抵抗と静電容量との並列回路で構成されている請求項44〜請求項46のいずれかに記載の信号処理装置。
【請求項48】
前記第2のインピーダンスは、抵抗で構成されている請求項44〜請求項46のいずれかに記載の信号処理装置。
【請求項1】
入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続された第1のスイッチと、
直列に接続された第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続された第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗とを備えた信号処理装置。
【請求項2】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第2のスイッチがオフ状態であり前記第3のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項1に記載の信号処理装置。
【請求項3】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチがオフ状態であり前記第2のスイッチ及び前記第3のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項1に記載の信号処理装置。
【請求項4】
前記第3のスイッチは、N形MOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)とP形MOSFETを用いた相補型スイッチであり、
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第2のスイッチがオフ状態であり前記第3のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項1に記載の信号処理装置。
【請求項5】
前記第3のスイッチは、N形MOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)とP形MOSFETを用いた相補型スイッチであり、
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチがオフ状態であり前記第2のスイッチ及び前記第3のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項1に記載の信号処理装置。
【請求項6】
入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続された第1のスイッチと、
直列に接続された第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続された第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗と、
前記第1のオペアンプの出力端子に直列に接続された第4のスイッチと、
前記第1のインピーダンスの入力側と前記第4のスイッチの出力側との間に接続された第5のスイッチとを備えた信号処理装置。
【請求項7】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第2のスイッチ及び前記第5のスイッチがオフ状態であり前記第3のスイッチ及び前記第4のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力され、
前記第5のスイッチがオン状態であり前記第4のスイッチがオフ状態にある場合において、前記入力信号が出力される請求項6に記載の信号処理装置。
【請求項8】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第5のスイッチがオフ状態であり前記第2のスイッチ及び前記第3のスイッチ及び前記第4のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力され、
前記第5のスイッチがオン状態であり前記第4のスイッチがオフ状態にある場合において、前記入力信号が出力される請求項6に記載の信号処理装置。
【請求項9】
入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続された第1のスイッチと、
直列に接続された第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗とを備えた信号処理装置。
【請求項10】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチがオフ状態であり前記第2のスイッチがオン状態から、前記第2のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項9に記載の信号処理装置。
【請求項11】
前記第2のスイッチは、N形MOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)とP形MOSFETを用いた相補型スイッチであり、
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチがオフ状態であり前記第2のスイッチがオン状態から、前記第2のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項9に記載の信号処理装置。
【請求項12】
入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続された第1のスイッチと、
直列に接続された第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
前記第1のオペアンプの出力端子に直列に接続された第3のスイッチと、
前記第1のインピーダンスの入力側と前記第3のスイッチ出力側との間に接続された第4のスイッチとを備えた信号処理装置。
【請求項13】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第4のスイッチがオフ状態であり前記第2のスイッチ及び前記第3のスイッチがオン状態から、前記第2のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力され、
前記第4のスイッチがオン状態であり前記第3のスイッチがオフ状態にある場合において、前記入力信号が出力される請求項12に記載の信号処理装置。
【請求項14】
被検出体が通過する通過部と、
1つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプ・サーボアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプ・サーボアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記参照信号が増幅された前記DCクランプ・サーボアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記DCクランプ・サーボアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプ・サーボアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗とを具備した信号処理装置。
【請求項15】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第2のスイッチがオフ状態であり前記第3のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項14に記載の信号処理装置。
【請求項16】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチがオフ状態であり前記第2のスイッチ及び前記第3のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項14に記載の信号処理装置。
【請求項17】
前記第3のスイッチは、N形MOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)とP形MOSFETを用いた相補型スイッチであり、
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第2のスイッチがオフ状態であり前記第3のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項14に記載の信号処理装置。
【請求項18】
前記第3のスイッチは、N形MOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)とP形MOSFETを用いた相補型スイッチであり、
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチがオフ状態であり前記第2のスイッチ及び前記第3のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項14に記載の信号処理装置。
【請求項19】
被検出体が通過する通過部と、
1つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプ・サーボアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプ・サーボアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記参照信号が増幅された前記DCクランプ・サーボアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記DCクランプ・サーボアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプ・サーボアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗と、
前記第1のオペアンプの出力端子に直列に接続され、前記アンプ制御信号に基づきオン/オフする第4のスイッチと、
前記第1のインピーダンスの入力側と前記第4のスイッチの出力側との間に接続され前記アンプ制御信号に基づきオン/オフする第5のスイッチとを具備した信号処理装置。
【請求項20】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第2のスイッチ及び前記第5のスイッチがオフ状態であり前記第3のスイッチ及び前記第4のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力され、
前記第5のスイッチがオン状態であり前記第4のスイッチがオフ状態にある場合において、前記入力信号が出力される請求項19に記載の信号処理装置。
【請求項21】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第5のスイッチがオフ状態であり前記第2のスイッチ及び前記第3のスイッチ及び前記第4のスイッチがオン状態から、前記第3のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力され、
前記第5のスイッチがオン状態であり前記第4のスイッチがオフ状態にある場合において、前記入力信号が出力される請求項19に記載の信号処理装置。
【請求項22】
前記DCクランプ・サーボアンプは、利得が前記パラレル・シリアル変換部及び前記差動増幅器より大きい請求項14〜請求項21のいずれかに記載の信号処理装置。
【請求項23】
被検出体が通過する通過部と、
1つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記参照信号が増幅された前記DCクランプアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記DCクランプアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗とを具備した信号処理装置。
【請求項24】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチがオフ状態であり前記第2のスイッチがオン状態から、前記第2のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項23に記載の信号処理装置。
【請求項25】
前記第2のスイッチがN形MOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)とP形MOSFETを用いた相補型スイッチであり、
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチがオフ状態であり前記第2のスイッチがオン状態から、前記第2のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項23に記載の信号処理装置。
【請求項26】
被検出体が通過する通過部と、
1つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記参照信号が増幅された前記DCクランプアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記DCクランプアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
前記第1のオペアンプの出力端子に直列に接続され、前記アンプ制御信号に基づきオン/オフする第3のスイッチと、
前記第1のインピーダンスの入力側と前記第3のスイッチ出力側との間に接続され前記アンプ制御信号に基づきオン/オフする第4のスイッチとを具備した信号処理装置。
【請求項27】
前記第1のオペアンプの出力端子が前記基準電圧に保持される前記第1のスイッチ及び前記第4のスイッチがオフ状態であり前記第2のスイッチ及び前記第3のスイッチがオン状態から、前記第2のスイッチがオフ状態に切り替わることにより、前記第1のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力され、
前記第4のスイッチがオン状態であり前記第3のスイッチがオフ状態にある場合において、前記入力信号が出力される請求項26に記載の信号処理装置。
【請求項28】
前記DCクランプアンプは、利得が前記パラレル・シリアル変換部及び前記差動増幅器より大きい請求項23〜請求項27のいずれかに記載の信号処理装置。
【請求項29】
前記第2のインピーダンスは、抵抗と静電容量との並列回路で構成されている請求項1〜請求項28のいずれかに記載の信号処理装置。
【請求項30】
前記第2のインピーダンスは、抵抗で構成されている請求項1〜請求項28のいずれかに記載の信号処理装置。
【請求項31】
被検出体が通過する通過部と、
1つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプ・サーボアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプ・サーボアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記参照信号が増幅された前記DCクランプ・サーボアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記DCクランプ・サーボアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記参照信号が入力されるDCクランプ・サーボアンプの出力が、
参照信号出力制御信号に基づきオン/オフする、前記参照信号が入力されるDCクランプ・サーボアンプの出力に直列に接続されたスイッチと、
前記パラレル・シリアル変換部とへ出力される信号処理装置。
【請求項32】
前記DCクランプ・サーボアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗とを具備した請求項31に記載の信号処理装置。
【請求項33】
前記DCクランプ・サーボアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗と、
前記第1のオペアンプの出力端子に直列に接続され、前記アンプ制御信号に基づきオン/オフする第4のスイッチと、
前記第1のインピーダンスの入力側と前記第4のスイッチの出力側との間に接続され前記アンプ制御信号に基づきオン/オフする第5のスイッチとを具備した請求項31に記載の信号処理装置。
【請求項34】
前記DCクランプ・サーボアンプは、利得が前記パラレル・シリアル変換部及び前記差動増幅器より大きい請求項31に記載の信号処理装置。
【請求項35】
前記第2のインピーダンスは、抵抗と静電容量との並列回路で構成されている請求項32〜請求項34のいずれかに記載の信号処理装置。
【請求項36】
前記第2のインピーダンスは、抵抗で構成されている請求項32〜請求項34のいずれかに記載の信号処理装置。
【請求項37】
被検出体が通過する通過部と、
前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプ・サーボアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプ・サーボアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記シリアルデータが入力され、所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプ・サーボアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗とを具備した信号処理装置。
【請求項38】
被検出体が通過する通過部と、
前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプ・サーボアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプ・サーボアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記シリアルデータが入力され、所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプ・サーボアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第3のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第4の抵抗と、
前記第1のオペアンプの出力端子に直列に接続され、前記アンプ制御信号に基づきオン/オフする第4のスイッチと、
前記第1のインピーダンスの入力側と前記第4のスイッチの出力側との間に接続され前記アンプ制御信号に基づきオン/オフする第5のスイッチとを具備した信号処理装置。
【請求項39】
被検出体が通過する通過部と、
前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記シリアルデータが入力され、所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗とを具備した信号処理装置。
【請求項40】
被検出体が通過する通過部と、
前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記シリアルデータが入力され、所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記DCクランプアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
前記第1のオペアンプの出力端子に直列に接続され、前記アンプ制御信号に基づきオン/オフする第3のスイッチと、
前記第1のインピーダンスの入力側と前記第3のスイッチ出力側との間に接続され前記アンプ制御信号に基づきオン/オフする第4のスイッチとを具備した信号処理装置。
【請求項41】
前記第2のインピーダンスは、抵抗と静電容量との並列回路で構成されている請求項37〜請求項40のいずれかに記載の信号処理装置。
【請求項42】
前記第2のインピーダンスは、抵抗で構成されている請求項37〜請求項40のいずれかに記載の信号処理装置。
【請求項43】
被検出体が通過する通過部と、
1つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のDCクランプアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記DCクランプアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記参照信号が増幅された前記DCクランプアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記DCクランプアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記参照信号が入力されるDCクランプアンプの出力が、
参照信号出力制御信号に基づきオン/オフする、前記参照信号が入力されるDCクランプアンプの出力に直列に接続されたスイッチと、
前記パラレル・シリアル変換部とへ出力される信号処理装置。
【請求項44】
前記DCクランプアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗とを具備した請求項43に記載の信号処理装置。
【請求項45】
前記DCクランプアンプは、
前記入力信号が第1のインピーダンスを介して反転入力端子に入力される第1のオペアンプと、
この第1のオペアンプの反転入力端子に一方が接続され、前記第1のオペアンプの出力端子に他方が接続された第2のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第1のオペアンプの非反転入力端子に接続された第2のオペアンプと、
この第2のオペアンプの反転入力端子に一方が接続され、前記第2のオペアンプの出力端子に他方が接続された第1の静電容量と、
この第1の静電容量に並列に接続され、前記アンプ制御信号に基づきオン/オフする第1のスイッチと、
直列に接続された、前記アンプ制御信号に基づきオン/オフする第2のスイッチを介して、前記第1のオペアンプの出力端子に一方が接続され、前記第2のオペアンプの反転端子に他方が接続された第3の抵抗と、
前記第1のオペアンプの出力端子に直列に接続され、前記アンプ制御信号に基づきオン/オフする第3のスイッチと、
前記第1のインピーダンスの入力側と前記第3のスイッチ出力側との間に接続され前記アンプ制御信号に基づきオン/オフする第4のスイッチとを具備した請求項43に記載の信号処理装置。
【請求項46】
前記DCクランプアンプは、利得が前記パラレル・シリアル変換部及び前記差動増幅器より大きい請求項43に記載の信号処理装置。
【請求項47】
前記第2のインピーダンスは、抵抗と静電容量との並列回路で構成されている請求項44〜請求項46のいずれかに記載の信号処理装置。
【請求項48】
前記第2のインピーダンスは、抵抗で構成されている請求項44〜請求項46のいずれかに記載の信号処理装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【公開番号】特開2013−38764(P2013−38764A)
【公開日】平成25年2月21日(2013.2.21)
【国際特許分類】
【出願番号】特願2012−85700(P2012−85700)
【出願日】平成24年4月4日(2012.4.4)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成25年2月21日(2013.2.21)
【国際特許分類】
【出願日】平成24年4月4日(2012.4.4)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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