半導体発光素子、及びその製造方法
【課題】転位密度の低減を図ることができる半導体発光素子、及びその製造方法を提供することである。
【解決手段】実施形態に係る半導体発光素子は、基板と、前記基板の第１の主面の側に設けられた第１の半導体層と、前記第１の半導体層の上に設けられた発光層と、前記発光層の上に設けられた第２の半導体層と、を備えている。そして、前記基板の第１の主面には、頂部に凹部を有する突起部が複数設けられている。
【解決手段】実施形態に係る半導体発光素子は、基板と、前記基板の第１の主面の側に設けられた第１の半導体層と、前記第１の半導体層の上に設けられた発光層と、前記発光層の上に設けられた第２の半導体層と、を備えている。そして、前記基板の第１の主面には、頂部に凹部を有する突起部が複数設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
後述する実施形態は、概ね、半導体発光素子、及びその製造方法に関する。
【背景技術】
【０００２】
基板上にｎ形半導体層、発光層、ｐ形半導体層を積層するようにして設けた半導体発光素子が知られている。
この様な半導体発光素子を製造する際には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などを用いて、基板の上にｎ形半導体層をエピタキシャル成長させるようにしている。
ここで、平坦な基板の上にｎ形半導体層をエピタキシャル成長させると、転位が多く発生して発光効率が低下するおそれがある。
そのため、基板の表面にストライプ状の突起部を設けることで転位密度の低減を図る技術が提案されている。
しかしながら、基板の表面にストライプ状の突起部を設けるようにしても、転位密度の低減には限界がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２１０５９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、転位密度の低減を図ることができる半導体発光素子、及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体発光素子は、基板と、前記基板の第１の主面の側に設けられた第１の半導体層と、前記第１の半導体層の上に設けられた発光層と、前記発光層の上に設けられた第２の半導体層と、を備えている。そして、前記基板の第１の主面には、頂部に凹部を有する突起部が複数設けられている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体発光素子を例示するための模式断面図である。
【図２】比較例に係る半導体発光素子の基板を例示するための模式図である。（ａ）は半導体層３が設けられる側の面に設けられた突起部を例示するための模式図、（ｂ）は半導体層３がエピタキシャル成長する様子を例示するための模式図である。
【図３】半導体層３がエピタキシャル成長する様子を例示するための模式図である。
【図４】（ａ）、（ｂ）は、他の実施形態に係る頂部に凹部を有する突起部を例示するための模式図である。
【図５】第２の実施形態に係る半導体発光素子の製造方法を例示するためのフローチャートである。
【図６】（ａ）〜（ｈ）は、基板１２に凹部１２ｂを有する突起部１２ａを形成する工程を例示するための模式工程断面図である。
【図７】（ａ）〜（ｄ）は、基板１２に凹部１２ｂを有する突起部１２ａを形成する工程を例示するための模式工程断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
[第１の実施形態]
図１は、第１の実施形態に係る半導体発光素子を例示するための模式断面図である。
図１に示すように、半導体発光素子１には、基板２、半導体層３（第１の半導体層の一例に相当する）、発光層４、半導体層５（第２の半導体層の一例に相当する）、透光性電極７、電極８、電極９、絶縁層１０が設けられている。
【０００８】
基板２は、板状を呈している。基板２の半導体層３が設けられる側の面（第１の主面の一例に相当する）には、頂部に凹部２ｂを有する突起部２ａが複数設けられている。突起部２ａはストライプ状（筋状）を呈したものであってもよいし、柱状（例えば、円柱状、角柱状、円錐台状、角錐台状など）を呈したものであってもよい。なお、突起部２ａ、凹部２ｂに関する詳細については後述する。
【０００９】
基板２の突起部２ａが設けられる側の面には、エピタキシャル成長させることで半導体層３が設けられている。半導体層３をエピタキシャル成長させる場合には、半導体層３と同じ材料からなる基板を用いるか、半導体層３と格子定数および熱膨張係数の近い材料からなる基板を用いるようにすることが好ましい。例えば、半導体層３が窒化物半導体からなる場合には、基板２が窒化物半導体からなるものとすることが好ましい。ただし、一般的には、窒化物半導体からなる適切な大きさの基板を形成することは困難である。そのため、窒化物半導体からなる基板の代用としてサファイア、ＳｉＣ、Ｓｉ、ＧａＡｓ、スピネルなどからなる基板を用いるようにすることができる。
【００１０】
半導体層３は、ｎ形となるようにドープされた半導体（ｎ形半導体）からなるものとすることができる。この場合、ｎ形の窒化物半導体からなるものとすることができる。窒化物半導体としては、例えば、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＡｌＧａＮ（窒化アルミニウムガリウム）、ＩｎＧａＮ（窒化インジウムガリウム）などを例示することができる。
【００１１】
発光層４は、半導体層３の上に設けられている。
発光層４は、正孔および電子が再結合して光を発生する井戸層と、井戸層よりも大きなバンドギャップを有する障壁層（クラッド層）と、によって構成された量子井戸構造を有するものとすることができる。
この場合、単一量子井戸（ＳＱＷ；Single Quantum Well）構造を有するものとしてもよいし、多重量子井戸（ＭＱＷ；Multiple Quantum Well）構造を有するものとしてもよい。また、単一量子井戸構造のものを複数積層するようにしてもよい。
【００１２】
例えば、単一量子井戸構造のものとしては、ＧａＮからなる障壁層、ＩｎＧａＮからなる井戸層、ＧａＮからなる障壁層がこの順で積層されたものを例示することができる。
多重量子井戸構造のものとしては、ＧａＮからなる障壁層、ＩｎＧａＮからなる井戸層、ＧａＮからなる障壁層、ＩｎＧａＮからなる井戸層、ＧａＮからなる障壁層がこの順で積層されたものを例示することができる。
この場合、前述した半導体層３を障壁層とすることもできる。
なお、発光層４は量子井戸構造を有するものに限定されるわけではなく、発光可能な構造を有したものとすることができる。
【００１３】
半導体層５は、発光層４の上に設けられている。
半導体層５は、ｐ形となるようにドープされた半導体（ｐ形半導体）からなるものとすることができる。この場合、ｐ形の窒化物半導体からなるものとすることができる。窒化物半導体としては、例えば、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮなどを例示することができる。
【００１４】
透光性電極７は、半導体層５の上に設けられている。
ここで、半導体層５がｐ形ＧａＮからなる場合は、電子の移動度が低く、電極８のみだけでは電極８からの電流が半導体層５の全面に広がらないおそれがある。そのため、透光性電極７は、電極８からの電流を半導体層５の全面に広げるために設けられている。
また、透光性電極７は入射した光を透過させる必要もある。例えば、発光層４から発せられ透光性電極７に入射した光や、基板２などにより反射され透光性電極７に入射した光を透過させる必要もある。そのため、透光性電極７は光を透過させることのできる材料から形成されている。
この場合、透光性電極７は、例えば、ＩＴＯ（Indium Tin Oxide；酸化インジウムスズ）などからなるものとすることができる。
【００１５】
電極８は、透光性電極７の上に設けられている。
電極８は、例えば、Ｎｉ（ニッケル）／Ａｕ（金）の二重層などの金属材料からなるものとすることができる。
電極９は、半導体層３の上に設けられている。
電極９は、例えば、Ａｌ（アルミニウム）／Ｔｉ（チタン）の二重層などの金属材料からなるものとすることができる。
絶縁層１０は、半導体層３、発光層４、半導体層５の露出部分を覆うようにして形成されている。絶縁層１０は、例えば、ＳｉＯ２（二酸化シリコン）などの絶縁性材料からなるものとすることができる。
【００１６】
次に、基板２の半導体層３が設けられる側の面に設けられた頂部に凹部２ｂを有する突起部２ａについてさらに例示をする。
図２は、比較例に係る半導体発光素子の基板を例示するための模式図である。
なお、図２（ａ）は半導体層３が設けられる側の面に設けられた突起部を例示するための模式図、図２（ｂ）は半導体層３がエピタキシャル成長する様子を例示するための模式図である。また、図中のＸ方向とＺ方向は互いに直交する方向を表し、Ｚ方向は半導体層３が設けられる側の面に垂直な方向である。
【００１７】
図２（ａ）に示すように、基板１０２の半導体層３が設けられる側の面には、突起部１０２ａが複数設けられている。また、突起部１０２ａの頂部は平坦面となっている。
この様な突起部１０２ａが設けられた基板１０２上に半導体層３をエピタキシャル成長させると、半導体層３は図２（ｂ）に示すように成長する。
すなわち、基板１０２の半導体層３が設けられる側の面はｃ面（例えば、サファイアからなる基板のｃ面）となっており、半導体層３は基板１０２のｃ面を起点として成長する。 この場合、突起部１０２ａの周囲に設けられた面からは半導体層３ａが成長し、突起部１０２ａの頂部からは半導体層３ｂが成長する。そして、半導体層３ａと半導体層３ｂとが合体することで半導体層３が形成されることになる。
【００１８】
また、半導体層３ｂはＺ方向のみならず、Ｘ方向にも成長する。半導体層３ａはＸ方向に成長しようとするが、突起部１０２ａに成長が阻まれるため主にＺ方向に成長する。
ここで、半導体層３ｂの成長速度が速ければ、半導体層３ａの先端が半導体層３ｂに到達する前に隣接する半導体層３ｂ同士が合体し、ファセット面が形成される成長（ファセット成長）が起こる。このように成長した半導体層３ｂ内の転位はファセット成長中に曲げられるので、転位は半導体層３ｂの表面に伝搬し難くなる。そのため、転位密度の低い半導体層３を形成することができる可能性がある。
【００１９】
しかしながら、ＭＯＣＶＤ法、ＭＢＥ（Molecular Beam Epitaxy）法などを用いて半導体層３をエピタキシャル成長させる場合には、突起部１０２ａの頂部よりも突起部１０２ａの周囲に原料ガスが流れ込み易くなるので、突起部１０２ａの周囲における原料濃度が高くなる。そのため、突起部１０２ａの頂部における半導体層３ｂの成長よりも突起部１０２ａの周囲における半導体層３ａの成長の方が成長速度が速くなる。
そのため、図２（ｂ）に示すように、隣接する半導体層３ｂ同士が合体する前に、隣接する半導体層３ｂ同士の間に半導体層３ａが入り込むようにして、半導体層３ａと半導体層３ｂとが合体することになる。
【００２０】
そして、図２（ｂ）に示すように、半導体層３ａ、３ｂ内の転位１０３ａ、１０３ｂは、成長中に曲げられることが少なくなるので、転位１０３ａ、１０３ｂが半導体層３ａ、３ｂの表面に伝搬することになる。そのため、基板１０２の半導体層３が設けられる側の面に単に突起部１０２ａを設けるようにしても、転位密度の低減が図れないおそれがある。 この場合、突起部１０２ａの高さを高くすれば、半導体層３ａの先端が半導体層３ｂに到達する前に隣接する半導体層３ｂ同士を合体させることができる。
しかしながら、サファイアなどからなる基板１０２に高さの高い突起部１０２ａを形成すること、すなわち、サファイアなどからなる基板１０２に高いアスペクト比を有する凹部の加工を施すことは困難である。
【００２１】
そこで、本実施の形態においては、突起部２ａの頂部に凹部２ｂを設けて、半導体層３ｂの成長速度が速くなるようにしている。
図３は、半導体層３がエピタキシャル成長する様子を例示するための模式図である。
なお、図中のＸ方向とＺ方向は互いに直交する方向を表し、Ｚ方向は半導体層３が設けられる側の面に垂直な方向である。
図３に示すように、基板２の半導体層３が設けられる側の面には、頂部に凹部２ｂを有する突起部２ａが複数設けられている。
【００２２】
この様な突起部２ａを有する基板２上に半導体層３をエピタキシャル成長させると、半導体層３は図３に示すように成長する。
すなわち、基板２の半導体層３が設けられる側の面はｃ面（例えば、サファイアからなる基板のｃ面）となっており、半導体層３は基板１０２のｃ面を起点として成長する。
【００２３】
この場合、突起部２ａの頂部に設けられた凹部２ｂに原料ガスが流れ込み易くなるので、凹部２ｂにおける原料濃度が高くなる。そのため、突起部２ａの頂部における半導体層３ｂの成長速度が速くなる。
半導体層３ｂの成長速度が速くなると、半導体層３ａの先端が半導体層３ｂに到達する前に隣接する半導体層３ｂ同士を合体させることが容易となる。そして、隣接する半導体層３ｂ同士を合体させることができれば、半導体層３ｂ内の転位１０３ｂの一部を曲げることができるので、半導体層３ｂの表面に伝搬する転位１０３ｂを減らすことができる。 また、半導体層３ａ内の転位１０３ａは、半導体層３ａの表面に伝搬するが、半導体層３ｂの表面には伝播しない。
そのため、転位密度の低い半導体層３を形成することができる。
【００２４】
この場合、半導体層３ａと半導体層３ｂとの間に空隙１００が形成されるようにすることができる。半導体層３ａと半導体層３ｂとの間に空隙１００が形成されるようにすれば、半導体層３ａ内の転位１０３ａが半導体層３ａの表面に伝搬することを防止することができる。
また、半導体層３ａと半導体層３ｂとが密着するようにすることもできる。半導体層３ａと半導体層３ｂとが密着するようにすれば、光の取り出し効率を向上させることができる。
空隙１００の有無や大きさは、半導体層３ａ、半導体層３ｂの成長速度により制御することができる。半導体層３ａ、半導体層３ｂの成長速度は、ＭＯＣＶＤ法、ＭＢＥ法などにおけるプロセス条件に応じて凹部２ｂの大きさ、深さ、形状などを変更することで制御することができる。
【００２５】
図４は、他の実施形態に係る頂部に凹部を有する突起部を例示するための模式図である。
例えば、図４（ａ）に示すように、基板１２の半導体層３が設けられる側の面に設けられた突起部１２ａの側面１２ａ１を斜面とすることができる。また、凹部１２ｂの側面１２ｂ１を斜面とすることができる。
凹部１２ｂの側面１２ｂ１を斜面とすれば、突起部１２ａの頂部に形成される面（ｃ面）の面積を小さくすることができるので、転位１０３ｂを少なくすることができる。
【００２６】
また、突起部１２ａの側面１２ａ１を斜面とすれば、突起部１２ａの周囲に形成される面（ｃ面）の面積を小さくすることができるので、転位１０３ａを少なくすることができる。そのため、仮に、転位１０３ａの一部が半導体層３ａの表面に伝搬した場合であっても、伝搬する転位１０３ａを少なくすることができる。
また、突起部１２ａの周囲に形成される面の形状によりｃ面の面積を小さくすることができる。
例えば、突起部１２ａの周囲に形成される面１２ｃは、曲面および斜面の少なくともいずれかを有するものとすることができる。突起部１２ａの周囲に形成される面をこの様にすれば、ｃ面の面積を小さくすることができるので、転位１０３ａを少なくすることができる。
【００２７】
また、図４（ｂ）に示すように、基板２２の半導体層３が設けられる側の面に設けられた突起部２２ａの側面２２ａ１が、基板２２の半導体層３が設けられる側の面に垂直となるようにすることができる。また、凹部２２ｂの側面２２ｂ１を斜面とすることができる。
凹部２２ｂの側面２２ｂ１を斜面とすれば、突起部２２ａの頂部に形成される面（ｃ面）の面積を小さくすることができるので、転位１０３ｂを少なくすることができる。
【００２８】
また、突起部２２ａの側面２２ａ１が、基板２２の半導体層３が設けられる側の面に垂直となるようにすれば、突起部２２ａの周囲に形成される面の面積を大きくすることができる。この場合、突起部２２ａの周囲に形成される面の面積が大きくなれば、単位面積あたりの原料濃度が低くなる。そのため、突起部２２ａの周囲における半導体層３ａの成長速度を遅くすることができる。
【００２９】
ここで、突起部２２ａの周囲に形成される面の面積が大きくなれば、転位１０３ｂが多くなる。しかしながら、半導体層３ａの成長速度を遅くすることができれば、半導体層３ａの先端が半導体層３ｂに到達する前に隣接する半導体層３ｂ同士を合体させることが容易となる。そのため、転位１０３ａが、半導体層３ｂの表面に伝搬することを抑制することができる。
【００３０】
すなわち、突起部や凹部の大きさ、深さ、形状などを変更することで、半導体層の成長速度や転位密度を制御することができる。この場合、突起部や凹部の大きさ、深さ、形状などは、ＭＯＣＶＤ法、ＭＢＥ法などにおけるプロセス条件に応じて適宜決定するようにすることができる。
【００３１】
[第２の実施形態]
図５は、第２の実施形態に係る半導体発光素子の製造方法を例示するためのフローチャートである。
図６は、基板１２に凹部１２ｂを有する突起部１２ａを形成する工程を例示するための模式工程断面図である。
なお、ここでは、一例として、図４（ａ）に例示をした凹部１２ｂを有する突起部１２ａを形成する場合を例示することにする。
【００３２】
まず、サファイア、ＳｉＣ、Ｓｉ、ＧａＮ、ＧａＡｓ、スピネルなどからなる基板１２の主面に、凹部１２ｂを有する突起部１２ａを複数形成する（ステップＳ１）。
例えば、図６に例示をする工程を実行することで、基板１２の主面に凹部１２ｂを有する突起部１２ａを形成することができる。
まず、図６（ａ）に示すように、基板１２の主面にレジスト３０を形成する。例えば、スピンコート法などを用いて、基板１２の主面にレジスト３０を形成するようにすることができる。
【００３３】
次に、図６（ｂ）に示すように、露光、現像などの工程を行うことで所定の形状を有するレジストマスク３０ａを形成する。この際、突起部１２ａの本体部分１２ａ２が形成される領域が覆われるようにする。
【００３４】
次に、図６（ｃ）に示すように、レジストマスク３０ａから露出した部分を除去することで、突起部１２ａの本体部分１２ａ２を形成する。
レジストマスク３０ａから露出した部分の除去は、例えば、ＲＩＥ（Reactive Ion Etching）法などを用いて行うようにすることができる。この場合、エッチングガスとしては、例えば、ＢＣｌ３ガスなどを用いることができる。
【００３５】
次に、図６（ｄ）に示すように、ドライアッシング法やウェットアッシング法などを用いて、レジストマスク３０ａを除去する。
次に、図６（ｅ）に示すように、基板１２の本体部分１２ａ２が形成された側にレジスト３０を形成する。
次に、図６（ｆ）に示すように、露光、現像などの工程を行うことで所定の形状を有するレジストマスク３０ｂを形成する。この際、突起部１２ａの本体部分１２ａ２の頂部が露出するようにする。
【００３６】
次に、図６（ｇ）に示すように、レジストマスク３０ｂから露出した部分を除去することで、凹部１２ｂを形成する。
レジストマスク３０ｂから露出した部分の除去は、例えば、ＲＩＥ法などを用いて行うようにすることができる。この場合、エッチングガスとしては、例えば、ＢＣｌ３ガスなどを用いることができる。本体部分１２ａ２の頂部に凹部１２ｂが形成されることで、突起部１２ａが形成される。
次に、図６（ｈ）に示すように、ドライアッシング法やウェットアッシング法などを用いて、レジストマスク３０ｂを除去する。
以上のようにして、基板１２に凹部１２ｂを有する突起部１２ａを形成することができる。
【００３７】
図７も、基板１２に凹部１２ｂを有する突起部１２ａを形成する工程を例示するための模式工程断面図である。
まず、図７（ａ）に示すように、基板１２の主面にハードマスク３１ａとなる膜３１を形成する。膜３１は、例えば、スパッタリング法などを用いて、アルミニウムなどの金属を成膜することで形成するようにすることができる。
次に、図７（ｂ）に示すように、フォトリソグラフィ法、ＲＩＥ法などを用いて、所定の形状を有するハードマスク３１ａを形成する。この際、突起部１２ａの本体部分１２ａ２が形成される領域が覆われるようにする。
【００３８】
次に、図７（ｃ）に示すように、ハードマスク３１ａから露出した部分を除去することで、突起部１２ａの本体部分１２ａ２を形成する。
ハードマスク３１ａから露出した部分の除去は、例えば、ＲＩＥ法などを用いて行うようにすることができる。この場合、エッチングガスとしては、例えば、ＢＣｌ３ガスなどを用いることができる。
その後、ハードマスク３１ａを除去する。
次に、図７（ｄ）に示すように、ＲＩＥ法などを用いて、突起部１２ａの本体部分１２ａ２の頂部を選択的に除去することで、凹部１２ｂを形成する。本体部分１２ａ２の頂部に凹部１２ｂが形成されることで、突起部１２ａが形成される。
【００３９】
以上においては、突起部１２ａの本体部分１２ａ２を先に形成し、その後、凹部１２ｂを形成するようにしたが、これに限定されるわけではない。凹部１２ｂを先に形成し、その後、突起部１２ａの本体部分１２ａ２を形成するようにしてもよい。また、突起部１２ａの本体部分１２ａ２と、凹部１２ｂとを同一工程において形成するようにしてもよい。
【００４０】
次に、基板１２の突起部１２ａが形成された側に半導体層３を形成する（ステップＳ２）。
また、半導体層３の上に発光層４を形成する（ステップＳ３）。
そして、発光層４の上に半導体層５を形成する（ステップＳ４）。
その後、透光性電極７、電極８、電極９、絶縁層１０を順次形成する（ステップＳ５）。
例えば、半導体層３、発光層４、半導体層５の形成には、ＭＯＣＶＤ法、ＭＢＥ法などを用いることができる。
【００４１】
この場合、基板１２と半導体層３との間に、図示しないバッファ層を形成するようにすることができる。バッファ層は、例えば、低温成長により形成されたＡｌＮ、ＧａＮなどからなる層とすることができる。
また、図示しないバッファ層と半導体層３との間に、図示しないｉ−ＧａＮ層を形成するようにすることができる。
また、半導体層３と発光層４との間に、図示しない超格子層を形成するようにすることができる。超格子層は、例えば、ＩｎＧａＮにおけるインジウムの組成が徐々に変化するグラデーション構造のものや、ＧａＮとＩｎＧａＮとが繰り返し積層された構造のものなどとすることができる。
【００４２】
なお、バッファ層、ｉ−ＧａＮ層、超格子層の形成には、ＭＯＣＶＤ法、ＭＢＥ法などを用いることができる。
また、ＧａＮにｎ形の導電性を持たせるためには、例えば、シリコンを不純物としてドーピングすればよい。ＧａＮにｐ形の導電性を持たせるためには、例えば、マグネシウムを不純物としてドーピングし、窒素雰囲気中で活性化アニールを行うようにすればよい。
【００４３】
また、透光性電極７、電極８、電極９、絶縁層１０の形成には、ＣＶＤ（Chemical Vapor Deposition）法、スパッタリング法などを用いることができる。
また、半導体層３、発光層４、半導体層５、透光性電極７、電極８、電極９、絶縁層１０などの形状の加工には、フォトリソグラフィ法、ＲＩＥ法などを用いることができる。 なお、これらの成膜法や形状の加工法には既知の技術を適用することができるので、詳細な説明は省略する。
【００４４】
以上に例示をした実施形態によれば、転位密度の低減を図ることができる半導体発光素子、及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４５】
１ 半導体発光素子、２ 基板、２ａ 突起部、２ｂ 凹部、３ 半導体層、３ａ 半導体層、３ｂ 半導体層、４ 発光層、５ 半導体層、７ 透光性電極、８ 電極、９ 電極、１０ 絶縁層、１２ 基板、１２ａ 突起部、１２ａ１ 側面、１２ｂ 凹部、１２ｂ１ 側面、１２ｃ 面、２２ 基板、２２ａ 突起部、２２ａ１ 側面、２２ｂ 凹部、２２ｂ１ 側面、１００ 空隙、１０３ａ 転位、１０３ｂ 転位
【技術分野】
【０００１】
後述する実施形態は、概ね、半導体発光素子、及びその製造方法に関する。
【背景技術】
【０００２】
基板上にｎ形半導体層、発光層、ｐ形半導体層を積層するようにして設けた半導体発光素子が知られている。
この様な半導体発光素子を製造する際には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などを用いて、基板の上にｎ形半導体層をエピタキシャル成長させるようにしている。
ここで、平坦な基板の上にｎ形半導体層をエピタキシャル成長させると、転位が多く発生して発光効率が低下するおそれがある。
そのため、基板の表面にストライプ状の突起部を設けることで転位密度の低減を図る技術が提案されている。
しかしながら、基板の表面にストライプ状の突起部を設けるようにしても、転位密度の低減には限界がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２１０５９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、転位密度の低減を図ることができる半導体発光素子、及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体発光素子は、基板と、前記基板の第１の主面の側に設けられた第１の半導体層と、前記第１の半導体層の上に設けられた発光層と、前記発光層の上に設けられた第２の半導体層と、を備えている。そして、前記基板の第１の主面には、頂部に凹部を有する突起部が複数設けられている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体発光素子を例示するための模式断面図である。
【図２】比較例に係る半導体発光素子の基板を例示するための模式図である。（ａ）は半導体層３が設けられる側の面に設けられた突起部を例示するための模式図、（ｂ）は半導体層３がエピタキシャル成長する様子を例示するための模式図である。
【図３】半導体層３がエピタキシャル成長する様子を例示するための模式図である。
【図４】（ａ）、（ｂ）は、他の実施形態に係る頂部に凹部を有する突起部を例示するための模式図である。
【図５】第２の実施形態に係る半導体発光素子の製造方法を例示するためのフローチャートである。
【図６】（ａ）〜（ｈ）は、基板１２に凹部１２ｂを有する突起部１２ａを形成する工程を例示するための模式工程断面図である。
【図７】（ａ）〜（ｄ）は、基板１２に凹部１２ｂを有する突起部１２ａを形成する工程を例示するための模式工程断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
[第１の実施形態]
図１は、第１の実施形態に係る半導体発光素子を例示するための模式断面図である。
図１に示すように、半導体発光素子１には、基板２、半導体層３（第１の半導体層の一例に相当する）、発光層４、半導体層５（第２の半導体層の一例に相当する）、透光性電極７、電極８、電極９、絶縁層１０が設けられている。
【０００８】
基板２は、板状を呈している。基板２の半導体層３が設けられる側の面（第１の主面の一例に相当する）には、頂部に凹部２ｂを有する突起部２ａが複数設けられている。突起部２ａはストライプ状（筋状）を呈したものであってもよいし、柱状（例えば、円柱状、角柱状、円錐台状、角錐台状など）を呈したものであってもよい。なお、突起部２ａ、凹部２ｂに関する詳細については後述する。
【０００９】
基板２の突起部２ａが設けられる側の面には、エピタキシャル成長させることで半導体層３が設けられている。半導体層３をエピタキシャル成長させる場合には、半導体層３と同じ材料からなる基板を用いるか、半導体層３と格子定数および熱膨張係数の近い材料からなる基板を用いるようにすることが好ましい。例えば、半導体層３が窒化物半導体からなる場合には、基板２が窒化物半導体からなるものとすることが好ましい。ただし、一般的には、窒化物半導体からなる適切な大きさの基板を形成することは困難である。そのため、窒化物半導体からなる基板の代用としてサファイア、ＳｉＣ、Ｓｉ、ＧａＡｓ、スピネルなどからなる基板を用いるようにすることができる。
【００１０】
半導体層３は、ｎ形となるようにドープされた半導体（ｎ形半導体）からなるものとすることができる。この場合、ｎ形の窒化物半導体からなるものとすることができる。窒化物半導体としては、例えば、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＡｌＧａＮ（窒化アルミニウムガリウム）、ＩｎＧａＮ（窒化インジウムガリウム）などを例示することができる。
【００１１】
発光層４は、半導体層３の上に設けられている。
発光層４は、正孔および電子が再結合して光を発生する井戸層と、井戸層よりも大きなバンドギャップを有する障壁層（クラッド層）と、によって構成された量子井戸構造を有するものとすることができる。
この場合、単一量子井戸（ＳＱＷ；Single Quantum Well）構造を有するものとしてもよいし、多重量子井戸（ＭＱＷ；Multiple Quantum Well）構造を有するものとしてもよい。また、単一量子井戸構造のものを複数積層するようにしてもよい。
【００１２】
例えば、単一量子井戸構造のものとしては、ＧａＮからなる障壁層、ＩｎＧａＮからなる井戸層、ＧａＮからなる障壁層がこの順で積層されたものを例示することができる。
多重量子井戸構造のものとしては、ＧａＮからなる障壁層、ＩｎＧａＮからなる井戸層、ＧａＮからなる障壁層、ＩｎＧａＮからなる井戸層、ＧａＮからなる障壁層がこの順で積層されたものを例示することができる。
この場合、前述した半導体層３を障壁層とすることもできる。
なお、発光層４は量子井戸構造を有するものに限定されるわけではなく、発光可能な構造を有したものとすることができる。
【００１３】
半導体層５は、発光層４の上に設けられている。
半導体層５は、ｐ形となるようにドープされた半導体（ｐ形半導体）からなるものとすることができる。この場合、ｐ形の窒化物半導体からなるものとすることができる。窒化物半導体としては、例えば、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮなどを例示することができる。
【００１４】
透光性電極７は、半導体層５の上に設けられている。
ここで、半導体層５がｐ形ＧａＮからなる場合は、電子の移動度が低く、電極８のみだけでは電極８からの電流が半導体層５の全面に広がらないおそれがある。そのため、透光性電極７は、電極８からの電流を半導体層５の全面に広げるために設けられている。
また、透光性電極７は入射した光を透過させる必要もある。例えば、発光層４から発せられ透光性電極７に入射した光や、基板２などにより反射され透光性電極７に入射した光を透過させる必要もある。そのため、透光性電極７は光を透過させることのできる材料から形成されている。
この場合、透光性電極７は、例えば、ＩＴＯ（Indium Tin Oxide；酸化インジウムスズ）などからなるものとすることができる。
【００１５】
電極８は、透光性電極７の上に設けられている。
電極８は、例えば、Ｎｉ（ニッケル）／Ａｕ（金）の二重層などの金属材料からなるものとすることができる。
電極９は、半導体層３の上に設けられている。
電極９は、例えば、Ａｌ（アルミニウム）／Ｔｉ（チタン）の二重層などの金属材料からなるものとすることができる。
絶縁層１０は、半導体層３、発光層４、半導体層５の露出部分を覆うようにして形成されている。絶縁層１０は、例えば、ＳｉＯ２（二酸化シリコン）などの絶縁性材料からなるものとすることができる。
【００１６】
次に、基板２の半導体層３が設けられる側の面に設けられた頂部に凹部２ｂを有する突起部２ａについてさらに例示をする。
図２は、比較例に係る半導体発光素子の基板を例示するための模式図である。
なお、図２（ａ）は半導体層３が設けられる側の面に設けられた突起部を例示するための模式図、図２（ｂ）は半導体層３がエピタキシャル成長する様子を例示するための模式図である。また、図中のＸ方向とＺ方向は互いに直交する方向を表し、Ｚ方向は半導体層３が設けられる側の面に垂直な方向である。
【００１７】
図２（ａ）に示すように、基板１０２の半導体層３が設けられる側の面には、突起部１０２ａが複数設けられている。また、突起部１０２ａの頂部は平坦面となっている。
この様な突起部１０２ａが設けられた基板１０２上に半導体層３をエピタキシャル成長させると、半導体層３は図２（ｂ）に示すように成長する。
すなわち、基板１０２の半導体層３が設けられる側の面はｃ面（例えば、サファイアからなる基板のｃ面）となっており、半導体層３は基板１０２のｃ面を起点として成長する。 この場合、突起部１０２ａの周囲に設けられた面からは半導体層３ａが成長し、突起部１０２ａの頂部からは半導体層３ｂが成長する。そして、半導体層３ａと半導体層３ｂとが合体することで半導体層３が形成されることになる。
【００１８】
また、半導体層３ｂはＺ方向のみならず、Ｘ方向にも成長する。半導体層３ａはＸ方向に成長しようとするが、突起部１０２ａに成長が阻まれるため主にＺ方向に成長する。
ここで、半導体層３ｂの成長速度が速ければ、半導体層３ａの先端が半導体層３ｂに到達する前に隣接する半導体層３ｂ同士が合体し、ファセット面が形成される成長（ファセット成長）が起こる。このように成長した半導体層３ｂ内の転位はファセット成長中に曲げられるので、転位は半導体層３ｂの表面に伝搬し難くなる。そのため、転位密度の低い半導体層３を形成することができる可能性がある。
【００１９】
しかしながら、ＭＯＣＶＤ法、ＭＢＥ（Molecular Beam Epitaxy）法などを用いて半導体層３をエピタキシャル成長させる場合には、突起部１０２ａの頂部よりも突起部１０２ａの周囲に原料ガスが流れ込み易くなるので、突起部１０２ａの周囲における原料濃度が高くなる。そのため、突起部１０２ａの頂部における半導体層３ｂの成長よりも突起部１０２ａの周囲における半導体層３ａの成長の方が成長速度が速くなる。
そのため、図２（ｂ）に示すように、隣接する半導体層３ｂ同士が合体する前に、隣接する半導体層３ｂ同士の間に半導体層３ａが入り込むようにして、半導体層３ａと半導体層３ｂとが合体することになる。
【００２０】
そして、図２（ｂ）に示すように、半導体層３ａ、３ｂ内の転位１０３ａ、１０３ｂは、成長中に曲げられることが少なくなるので、転位１０３ａ、１０３ｂが半導体層３ａ、３ｂの表面に伝搬することになる。そのため、基板１０２の半導体層３が設けられる側の面に単に突起部１０２ａを設けるようにしても、転位密度の低減が図れないおそれがある。 この場合、突起部１０２ａの高さを高くすれば、半導体層３ａの先端が半導体層３ｂに到達する前に隣接する半導体層３ｂ同士を合体させることができる。
しかしながら、サファイアなどからなる基板１０２に高さの高い突起部１０２ａを形成すること、すなわち、サファイアなどからなる基板１０２に高いアスペクト比を有する凹部の加工を施すことは困難である。
【００２１】
そこで、本実施の形態においては、突起部２ａの頂部に凹部２ｂを設けて、半導体層３ｂの成長速度が速くなるようにしている。
図３は、半導体層３がエピタキシャル成長する様子を例示するための模式図である。
なお、図中のＸ方向とＺ方向は互いに直交する方向を表し、Ｚ方向は半導体層３が設けられる側の面に垂直な方向である。
図３に示すように、基板２の半導体層３が設けられる側の面には、頂部に凹部２ｂを有する突起部２ａが複数設けられている。
【００２２】
この様な突起部２ａを有する基板２上に半導体層３をエピタキシャル成長させると、半導体層３は図３に示すように成長する。
すなわち、基板２の半導体層３が設けられる側の面はｃ面（例えば、サファイアからなる基板のｃ面）となっており、半導体層３は基板１０２のｃ面を起点として成長する。
【００２３】
この場合、突起部２ａの頂部に設けられた凹部２ｂに原料ガスが流れ込み易くなるので、凹部２ｂにおける原料濃度が高くなる。そのため、突起部２ａの頂部における半導体層３ｂの成長速度が速くなる。
半導体層３ｂの成長速度が速くなると、半導体層３ａの先端が半導体層３ｂに到達する前に隣接する半導体層３ｂ同士を合体させることが容易となる。そして、隣接する半導体層３ｂ同士を合体させることができれば、半導体層３ｂ内の転位１０３ｂの一部を曲げることができるので、半導体層３ｂの表面に伝搬する転位１０３ｂを減らすことができる。 また、半導体層３ａ内の転位１０３ａは、半導体層３ａの表面に伝搬するが、半導体層３ｂの表面には伝播しない。
そのため、転位密度の低い半導体層３を形成することができる。
【００２４】
この場合、半導体層３ａと半導体層３ｂとの間に空隙１００が形成されるようにすることができる。半導体層３ａと半導体層３ｂとの間に空隙１００が形成されるようにすれば、半導体層３ａ内の転位１０３ａが半導体層３ａの表面に伝搬することを防止することができる。
また、半導体層３ａと半導体層３ｂとが密着するようにすることもできる。半導体層３ａと半導体層３ｂとが密着するようにすれば、光の取り出し効率を向上させることができる。
空隙１００の有無や大きさは、半導体層３ａ、半導体層３ｂの成長速度により制御することができる。半導体層３ａ、半導体層３ｂの成長速度は、ＭＯＣＶＤ法、ＭＢＥ法などにおけるプロセス条件に応じて凹部２ｂの大きさ、深さ、形状などを変更することで制御することができる。
【００２５】
図４は、他の実施形態に係る頂部に凹部を有する突起部を例示するための模式図である。
例えば、図４（ａ）に示すように、基板１２の半導体層３が設けられる側の面に設けられた突起部１２ａの側面１２ａ１を斜面とすることができる。また、凹部１２ｂの側面１２ｂ１を斜面とすることができる。
凹部１２ｂの側面１２ｂ１を斜面とすれば、突起部１２ａの頂部に形成される面（ｃ面）の面積を小さくすることができるので、転位１０３ｂを少なくすることができる。
【００２６】
また、突起部１２ａの側面１２ａ１を斜面とすれば、突起部１２ａの周囲に形成される面（ｃ面）の面積を小さくすることができるので、転位１０３ａを少なくすることができる。そのため、仮に、転位１０３ａの一部が半導体層３ａの表面に伝搬した場合であっても、伝搬する転位１０３ａを少なくすることができる。
また、突起部１２ａの周囲に形成される面の形状によりｃ面の面積を小さくすることができる。
例えば、突起部１２ａの周囲に形成される面１２ｃは、曲面および斜面の少なくともいずれかを有するものとすることができる。突起部１２ａの周囲に形成される面をこの様にすれば、ｃ面の面積を小さくすることができるので、転位１０３ａを少なくすることができる。
【００２７】
また、図４（ｂ）に示すように、基板２２の半導体層３が設けられる側の面に設けられた突起部２２ａの側面２２ａ１が、基板２２の半導体層３が設けられる側の面に垂直となるようにすることができる。また、凹部２２ｂの側面２２ｂ１を斜面とすることができる。
凹部２２ｂの側面２２ｂ１を斜面とすれば、突起部２２ａの頂部に形成される面（ｃ面）の面積を小さくすることができるので、転位１０３ｂを少なくすることができる。
【００２８】
また、突起部２２ａの側面２２ａ１が、基板２２の半導体層３が設けられる側の面に垂直となるようにすれば、突起部２２ａの周囲に形成される面の面積を大きくすることができる。この場合、突起部２２ａの周囲に形成される面の面積が大きくなれば、単位面積あたりの原料濃度が低くなる。そのため、突起部２２ａの周囲における半導体層３ａの成長速度を遅くすることができる。
【００２９】
ここで、突起部２２ａの周囲に形成される面の面積が大きくなれば、転位１０３ｂが多くなる。しかしながら、半導体層３ａの成長速度を遅くすることができれば、半導体層３ａの先端が半導体層３ｂに到達する前に隣接する半導体層３ｂ同士を合体させることが容易となる。そのため、転位１０３ａが、半導体層３ｂの表面に伝搬することを抑制することができる。
【００３０】
すなわち、突起部や凹部の大きさ、深さ、形状などを変更することで、半導体層の成長速度や転位密度を制御することができる。この場合、突起部や凹部の大きさ、深さ、形状などは、ＭＯＣＶＤ法、ＭＢＥ法などにおけるプロセス条件に応じて適宜決定するようにすることができる。
【００３１】
[第２の実施形態]
図５は、第２の実施形態に係る半導体発光素子の製造方法を例示するためのフローチャートである。
図６は、基板１２に凹部１２ｂを有する突起部１２ａを形成する工程を例示するための模式工程断面図である。
なお、ここでは、一例として、図４（ａ）に例示をした凹部１２ｂを有する突起部１２ａを形成する場合を例示することにする。
【００３２】
まず、サファイア、ＳｉＣ、Ｓｉ、ＧａＮ、ＧａＡｓ、スピネルなどからなる基板１２の主面に、凹部１２ｂを有する突起部１２ａを複数形成する（ステップＳ１）。
例えば、図６に例示をする工程を実行することで、基板１２の主面に凹部１２ｂを有する突起部１２ａを形成することができる。
まず、図６（ａ）に示すように、基板１２の主面にレジスト３０を形成する。例えば、スピンコート法などを用いて、基板１２の主面にレジスト３０を形成するようにすることができる。
【００３３】
次に、図６（ｂ）に示すように、露光、現像などの工程を行うことで所定の形状を有するレジストマスク３０ａを形成する。この際、突起部１２ａの本体部分１２ａ２が形成される領域が覆われるようにする。
【００３４】
次に、図６（ｃ）に示すように、レジストマスク３０ａから露出した部分を除去することで、突起部１２ａの本体部分１２ａ２を形成する。
レジストマスク３０ａから露出した部分の除去は、例えば、ＲＩＥ（Reactive Ion Etching）法などを用いて行うようにすることができる。この場合、エッチングガスとしては、例えば、ＢＣｌ３ガスなどを用いることができる。
【００３５】
次に、図６（ｄ）に示すように、ドライアッシング法やウェットアッシング法などを用いて、レジストマスク３０ａを除去する。
次に、図６（ｅ）に示すように、基板１２の本体部分１２ａ２が形成された側にレジスト３０を形成する。
次に、図６（ｆ）に示すように、露光、現像などの工程を行うことで所定の形状を有するレジストマスク３０ｂを形成する。この際、突起部１２ａの本体部分１２ａ２の頂部が露出するようにする。
【００３６】
次に、図６（ｇ）に示すように、レジストマスク３０ｂから露出した部分を除去することで、凹部１２ｂを形成する。
レジストマスク３０ｂから露出した部分の除去は、例えば、ＲＩＥ法などを用いて行うようにすることができる。この場合、エッチングガスとしては、例えば、ＢＣｌ３ガスなどを用いることができる。本体部分１２ａ２の頂部に凹部１２ｂが形成されることで、突起部１２ａが形成される。
次に、図６（ｈ）に示すように、ドライアッシング法やウェットアッシング法などを用いて、レジストマスク３０ｂを除去する。
以上のようにして、基板１２に凹部１２ｂを有する突起部１２ａを形成することができる。
【００３７】
図７も、基板１２に凹部１２ｂを有する突起部１２ａを形成する工程を例示するための模式工程断面図である。
まず、図７（ａ）に示すように、基板１２の主面にハードマスク３１ａとなる膜３１を形成する。膜３１は、例えば、スパッタリング法などを用いて、アルミニウムなどの金属を成膜することで形成するようにすることができる。
次に、図７（ｂ）に示すように、フォトリソグラフィ法、ＲＩＥ法などを用いて、所定の形状を有するハードマスク３１ａを形成する。この際、突起部１２ａの本体部分１２ａ２が形成される領域が覆われるようにする。
【００３８】
次に、図７（ｃ）に示すように、ハードマスク３１ａから露出した部分を除去することで、突起部１２ａの本体部分１２ａ２を形成する。
ハードマスク３１ａから露出した部分の除去は、例えば、ＲＩＥ法などを用いて行うようにすることができる。この場合、エッチングガスとしては、例えば、ＢＣｌ３ガスなどを用いることができる。
その後、ハードマスク３１ａを除去する。
次に、図７（ｄ）に示すように、ＲＩＥ法などを用いて、突起部１２ａの本体部分１２ａ２の頂部を選択的に除去することで、凹部１２ｂを形成する。本体部分１２ａ２の頂部に凹部１２ｂが形成されることで、突起部１２ａが形成される。
【００３９】
以上においては、突起部１２ａの本体部分１２ａ２を先に形成し、その後、凹部１２ｂを形成するようにしたが、これに限定されるわけではない。凹部１２ｂを先に形成し、その後、突起部１２ａの本体部分１２ａ２を形成するようにしてもよい。また、突起部１２ａの本体部分１２ａ２と、凹部１２ｂとを同一工程において形成するようにしてもよい。
【００４０】
次に、基板１２の突起部１２ａが形成された側に半導体層３を形成する（ステップＳ２）。
また、半導体層３の上に発光層４を形成する（ステップＳ３）。
そして、発光層４の上に半導体層５を形成する（ステップＳ４）。
その後、透光性電極７、電極８、電極９、絶縁層１０を順次形成する（ステップＳ５）。
例えば、半導体層３、発光層４、半導体層５の形成には、ＭＯＣＶＤ法、ＭＢＥ法などを用いることができる。
【００４１】
この場合、基板１２と半導体層３との間に、図示しないバッファ層を形成するようにすることができる。バッファ層は、例えば、低温成長により形成されたＡｌＮ、ＧａＮなどからなる層とすることができる。
また、図示しないバッファ層と半導体層３との間に、図示しないｉ−ＧａＮ層を形成するようにすることができる。
また、半導体層３と発光層４との間に、図示しない超格子層を形成するようにすることができる。超格子層は、例えば、ＩｎＧａＮにおけるインジウムの組成が徐々に変化するグラデーション構造のものや、ＧａＮとＩｎＧａＮとが繰り返し積層された構造のものなどとすることができる。
【００４２】
なお、バッファ層、ｉ−ＧａＮ層、超格子層の形成には、ＭＯＣＶＤ法、ＭＢＥ法などを用いることができる。
また、ＧａＮにｎ形の導電性を持たせるためには、例えば、シリコンを不純物としてドーピングすればよい。ＧａＮにｐ形の導電性を持たせるためには、例えば、マグネシウムを不純物としてドーピングし、窒素雰囲気中で活性化アニールを行うようにすればよい。
【００４３】
また、透光性電極７、電極８、電極９、絶縁層１０の形成には、ＣＶＤ（Chemical Vapor Deposition）法、スパッタリング法などを用いることができる。
また、半導体層３、発光層４、半導体層５、透光性電極７、電極８、電極９、絶縁層１０などの形状の加工には、フォトリソグラフィ法、ＲＩＥ法などを用いることができる。 なお、これらの成膜法や形状の加工法には既知の技術を適用することができるので、詳細な説明は省略する。
【００４４】
以上に例示をした実施形態によれば、転位密度の低減を図ることができる半導体発光素子、及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４５】
１ 半導体発光素子、２ 基板、２ａ 突起部、２ｂ 凹部、３ 半導体層、３ａ 半導体層、３ｂ 半導体層、４ 発光層、５ 半導体層、７ 透光性電極、８ 電極、９ 電極、１０ 絶縁層、１２ 基板、１２ａ 突起部、１２ａ１ 側面、１２ｂ 凹部、１２ｂ１ 側面、１２ｃ 面、２２ 基板、２２ａ 突起部、２２ａ１ 側面、２２ｂ 凹部、２２ｂ１ 側面、１００ 空隙、１０３ａ 転位、１０３ｂ 転位
【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１の主面の側に設けられた第１の半導体層と、
前記第１の半導体層の上に設けられた発光層と、
前記発光層の上に設けられた第２の半導体層と、
を備え、
前記基板の第１の主面には、頂部に凹部を有する突起部が複数設けられたことを特徴とする半導体発光素子。
【請求項２】
前記凹部の側面は、斜面となっていることを特徴とする請求項１記載の半導体発光素子。
【請求項３】
前記突起部の側面は、斜面となっていることを特徴とする請求項１または２に記載の半導体発光素子。
【請求項４】
前記突起部の周囲に形成される面は、曲面および斜面の少なくともいずれかを有することを特徴とする請求項１〜３のいずれか１つに記載の半導体発光素子。
【請求項５】
基板の主面に、頂部に凹部を有する突起部を複数形成する工程と、
前記基板の前記突起部が形成された側に第１の半導体層を形成する工程と、
前記第１の半導体層の上に発光層を形成する工程と、
前記発光層の上に第２の半導体層を形成する工程と、
を備えたこと、を特徴とする半導体発光素子の製造方法。
【請求項１】
基板と、
前記基板の第１の主面の側に設けられた第１の半導体層と、
前記第１の半導体層の上に設けられた発光層と、
前記発光層の上に設けられた第２の半導体層と、
を備え、
前記基板の第１の主面には、頂部に凹部を有する突起部が複数設けられたことを特徴とする半導体発光素子。
【請求項２】
前記凹部の側面は、斜面となっていることを特徴とする請求項１記載の半導体発光素子。
【請求項３】
前記突起部の側面は、斜面となっていることを特徴とする請求項１または２に記載の半導体発光素子。
【請求項４】
前記突起部の周囲に形成される面は、曲面および斜面の少なくともいずれかを有することを特徴とする請求項１〜３のいずれか１つに記載の半導体発光素子。
【請求項５】
基板の主面に、頂部に凹部を有する突起部を複数形成する工程と、
前記基板の前記突起部が形成された側に第１の半導体層を形成する工程と、
前記第１の半導体層の上に発光層を形成する工程と、
前記発光層の上に第２の半導体層を形成する工程と、
を備えたこと、を特徴とする半導体発光素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−５５１４７（Ｐ２０１３−５５１４７Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９０９９６（Ｐ２０１１−１９０９９６）
【出願日】平成２３年９月１日（２０１１．９．１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月１日（２０１１．９．１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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