半導体装置およびその製造方法
【課題】高耐圧トランジスタの特性を確保しながら低耐圧トランジスタの微細化ができる半導体装置および製造方法を提供する。
【解決手段】第1トランジスタ形成領域が、選択的に残されて第1素子分離絶縁膜2で分離され、第2トランジスタ形成領域が、選択的に酸化されて形成された第2素子分離絶縁膜3で分離され、第1素子分離絶縁膜2で分離された領域に、第1チャネル形成領域、第1ソースドレイン領域(12,13,14)、第1の膜厚の第1ゲート絶縁膜16および第1ゲート電極17を有する第1トランジスタTr1が構成され、第2素子分離絶縁膜3で分離された領域に、第2チャネル形成領域、第2ソースドレイン領域(32,41)、第1の膜厚より薄い第2の膜厚の第2ゲート絶縁膜(33,42)、第2ゲート電極(34,43)を有する第2トランジスタ(Tr3,Tr4)が構成されている。
【解決手段】第1トランジスタ形成領域が、選択的に残されて第1素子分離絶縁膜2で分離され、第2トランジスタ形成領域が、選択的に酸化されて形成された第2素子分離絶縁膜3で分離され、第1素子分離絶縁膜2で分離された領域に、第1チャネル形成領域、第1ソースドレイン領域(12,13,14)、第1の膜厚の第1ゲート絶縁膜16および第1ゲート電極17を有する第1トランジスタTr1が構成され、第2素子分離絶縁膜3で分離された領域に、第2チャネル形成領域、第2ソースドレイン領域(32,41)、第1の膜厚より薄い第2の膜厚の第2ゲート絶縁膜(33,42)、第2ゲート電極(34,43)を有する第2トランジスタ(Tr3,Tr4)が構成されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置およびその製造方法に関し、特に、ゲート絶縁膜の膜厚が異なる少なくとも2種類のトランジスタを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
MOS(金属−酸化膜−半導体積層)電界効果トランジスタは、半導体装置に用いられる基本的な素子として広く用いられている。
高耐圧IC(集積回路)内においては、例えば10〜20Vあるいはそれ以上の電圧で駆動できる高耐圧MOSトランジスタ(以降、高耐圧トランジスタとも称する)が用いられる。
【0003】
図7は従来例に係る高耐圧トランジスタと低耐圧トランジスタを有する半導体装置の断面図である。
例えば、P型の半導体基板101に、高耐圧PMOSトランジスタTr1、高耐圧NMOSトランジスタTr2、低耐圧PMOSトランジスタTr3およびNMOSトランジスタTr4が形成されている。
半導体基板101は、素子分離絶縁膜102によって、高耐圧PMOSトランジスタTr1、高耐圧NMOSトランジスタTr2、低耐圧PMOSトランジスタTr3およびNMOSトランジスタTr4の各領域に分離されている。
【0004】
高耐圧PMOSトランジスタ形成領域において、半導体基板101中にN型ウェル111、P型ドレイン領域112およびP+型ドレイン領域113が形成されている。
P型ドレイン領域112の端部から所定の距離を離間して、N型ウェル111の表面にP+型ソース領域114が形成されており、P型ドレイン領域112とP+型ソース領域114の間がチャネル形成領域となる。
また、P+型ソース領域114のチャネル形成領域とは反対側に隣接して、N+型バックゲート115が形成されている。
チャネル形成領域を被覆してゲート絶縁膜116が形成されており、この上層にゲート電極117が形成されている。
上記のようにして、高耐圧PMOSトランジスタTr1が構成されている。
【0005】
また、高耐圧NMOSトランジスタ形成領域において、半導体基板101中にN型ドレイン領域121およびN+型ドレイン領域122が形成されている。
N型ドレイン領域121の端部から所定の距離を離間して、半導体基板101の表面にN+型ソース領域123が形成されており、N型ドレイン領域121とN+型ソース領域123の間がチャネル形成領域となる。
また、N+型ソース領域123のチャネル形成領域とは反対側に隣接して、P+型バックゲート124が形成されている。
チャネル形成領域を被覆してゲート絶縁膜125が形成されており、この上層にゲート電極126が形成されている。
上記のようにして、高耐圧NMOSトランジスタTr2が構成されている。
【0006】
また、低耐圧PMOSトランジスタ形成領域において、半導体基板101中にN型ウェル131が形成されており、その表面に所定の距離離間した一対のP+型ソースドレイン領域132が形成されて、この間の領域がチャネル形成領域となり、これを被覆してゲート絶縁膜133が形成されており、この上層にゲート電極134が形成されている。
上記のようにして、低耐圧PMOSトランジスタTr3が構成されている。
【0007】
また、低耐圧NMOSトランジスタ形成領域において、半導体基板101の表面に所定の距離離間した一対のN+型ソースドレイン領域141が形成されて、この間の領域がチャネル形成領域となり、これを被覆してゲート絶縁膜142が形成されており、この上層にゲート電極143が形成されている。
上記のようにして、低耐圧NMOSトランジスタTr4が構成されている。
【0008】
上記の半導体装置の製造方法について図面を参照して説明する。
図面上、半導体基板1上の各領域を、高耐圧PMOSトランジスタ(Tr1)形成領域R1、高耐圧NMOSトランジスタ(Tr2)形成領域R2、低耐圧PMOSトランジスタ(Tr3)形成領域R3、低耐圧NMOSトランジスタ(Tr4)形成領域R4に区分して説明する。
【0009】
まず、図8(A)に示すように、半導体基板101に、イオン注入などにより、N型ウェル111、P型ドレイン領域112、N型ドレイン領域121、N型ウェル131を形成しておき、さらに全面に、例えば酸化シリコンなどの絶縁膜102aを形成する。
【0010】
次に、図8(B)に示すように、絶縁膜102aをパターン加工して、素子分離絶縁膜102とする。
【0011】
次に、図9(A)に示すように、全面に熱酸化処理を行うことで、高耐圧PMOSトランジスタ形成領域R1においてゲート絶縁膜116を形成する。このとき、高耐圧NMOSトランジスタ形成領域R2、低耐圧PMOSおよびNMOSトランジスタ形成領域(R3,R4)においても半導体基板101の表面に絶縁膜116aが形成される。
【0012】
次に、図9(B)に示すように、レジスト膜をパターン形成して、高耐圧NMOSトランジスタ形成領域R2、低耐圧PMOSおよびNMOSトランジスタ形成領域(R3,R4)の絶縁膜116aを開口し、エッチング処理をして、これらの絶縁膜116aを除去する。
【0013】
次に、図10(A)に示すように、全面に熱酸化処理を行うことで、高耐圧NMOSトランジスタ(Tr2)形成領域R2、低耐圧PMOSトランジスタ(Tr3)形成領域R3および低耐圧NMOSトランジスタ(Tr4)形成領域R4において、ゲート絶縁膜(125,133,142)を形成する。
【0014】
次に、図10(B)に示すように、高耐圧PMOSトランジスタ(Tr1)形成領域R1、高耐圧NMOSトランジスタ(Tr2)形成領域R2、低耐圧PMOSトランジスタ(Tr3)形成領域R3、低耐圧NMOSトランジスタ(Tr4)形成領域R4のそれぞれにおいて、ゲート絶縁膜(116,125,133,142)の上層に、ゲート電極(117,126,134,143)を形成する。
【0015】
次に、高耐圧PMOSトランジスタ(Tr1)形成領域R1、高耐圧NMOSトランジスタ(Tr2)形成領域R2、低耐圧PMOSトランジスタ(Tr3)形成領域R3、低耐圧NMOSトランジスタ(Tr4)形成領域R4のそれぞれにおいて、ゲート電極やレジスト膜などをマスクとしてイオン注入を行い、各トランジスタ形成領域のチャネル形成領域に接続するソースドレイン領域を形成する。
以上で、図1に示す構造の半導体装置が得られる。
【0016】
また、上記の製造方法以外にも、特許文献1に記載の製造方法が知られている。
【特許文献1】特開2004−207498号公報
【発明の開示】
【発明が解決しようとする課題】
【0017】
解決しようとする問題点は、高耐圧トランジスタの特性を確保するために上記の素子分離絶縁膜の膜厚を確保すると、素子分離絶縁膜の段差が大きくなってしまい、このような素子分離絶縁膜をそのまま低耐圧トランジスタ領域においても用いると、特に素子密度の高いロジックMOSトランジスタなどに対するトランジスタの微細化や高集積化が困難となっているという点である。
【課題を解決するための手段】
【0018】
本発明の半導体装置は、半導体基板と、第1トランジスタ形成領域を素子分離するように、前記半導体基板上に選択的に残されて形成された第1素子分離絶縁膜と、第2トランジスタ形成領域を素子分離するように、前記半導体基板の表層部が選択的に酸化されて形成された第2素子分離絶縁膜と、前記第1素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第1チャネル形成領域および第1ソースドレイン領域と、前記第1チャネル形成領域上に形成された第1の膜厚の第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第1ゲート電極とを有する第1トランジスタと、前記第2素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第2チャネル形成領域および第2ソースドレイン領域と、前記第2チャネル形成領域上に形成された前記題1の膜厚より薄い第2の膜厚の第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第2ゲート電極とを有する第2トランジスタとを有する。
【0019】
上記の本発明の半導体装置は、第1トランジスタ形成領域を素子分離するように、半導体基板上に選択的に残されて第1素子分離絶縁膜が形成され、一方、第2トランジスタ形成領域を素子分離するように、半導体基板の表層部が選択的に酸化されて第2素子分離絶縁膜が形成されている。第1素子分離絶縁膜で分離された領域において、半導体基板に形成された第1チャネル形成領域および第1ソースドレイン領域と、第1チャネル形成領域上に形成された第1の膜厚の第1ゲート絶縁膜と、第1ゲート絶縁膜上に形成された第1ゲート電極とを有して第1トランジスタが構成されており、一方、第2素子分離絶縁膜で分離された領域において、半導体基板に形成された第2チャネル形成領域および第2ソースドレイン領域と、第2チャネル形成領域上に形成された題1の膜厚より薄い第2の膜厚の第2ゲート絶縁膜と、第2ゲート絶縁膜上に形成された第2ゲート電極とを有して、第2トランジスタが構成されている。
【0020】
上記の本発明の半導体装置は、好適には、前記第1ゲート絶縁膜と前記第2素子分離絶縁膜が実質的に同じ膜厚である。
また、好適には、前記第1トランジスタが高耐圧トランジスタであり、前記第2トランジスタが低耐圧トランジスタである。
また、好適には、前記第1ソースドレイン領域に隣接してバックゲート領域が形成されている。
また、好適には、前記第2トランジスタとして、第1導電型トランジスタと第2導電型トランジスタが形成されている。
【0021】
上記の本発明の半導体装置は、好適には、前記第1素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第3チャネル形成領域および第3ソースドレイン領域と、前記第3チャネル形成領域上に形成された前記題1の膜厚より薄い第3の膜厚の第3ゲート絶縁膜と、前記第3ゲート絶縁膜上に形成された第3ゲート電極とを有する第3トランジスタをさらに有する。
また、好適には、前記半導体基板が、基板上に絶縁膜を介して半導体層を有するSOI(semiconductor on insulator)構造の基板である。またさらに好適には、前記SOI構造の基板において、前記第1のトランジスタが形成されている前記半導体層の領域が、前記半導体層の表面から前記絶縁膜に達するように形成された絶縁層によって個別に絶縁分離されている。
【0022】
また、本発明の半導体装置の製造方法は、第1チャネル形成領域を有する半導体基板の第1トランジスタ形成領域を素子分離するように選択的に残して第1素子分離絶縁膜を形成する工程と、第2チャネル形成領域を有する前記半導体基板の第2トランジスタ形成領域を素子分離するように前記半導体基板の表層部を選択的に酸化して第2素子分離絶縁膜を形成する工程と、前記第1トランジスタ形成領域において前記半導体基板の表面に第1の膜厚の第1ゲート絶縁膜を形成する工程と、前記第2トランジスタ形成領域において前記半導体基板の表面に前記第1の膜厚よりも薄い第2の膜厚の第2ゲート絶縁膜を形成する工程と、前記第1ゲート絶縁膜上に第1ゲート電極を形成し、前記第2ゲート絶縁膜上に第2ゲート電極を形成する工程と、前記第1チャネル形成領域に接続する第1ソースドレイン領域を形成し、第2チャネル形成領域に接続する第2ソースドレイン領域を形成する工程とを有する。
【0023】
上記の本発明の半導体装置の製造方法は、まず、第1チャネル形成領域を有する半導体基板の第1トランジスタ形成領域を素子分離するように選択的に残して第1素子分離絶縁膜を形成する。
次に、第2チャネル形成領域を有する半導体基板の第2トランジスタ形成領域を素子分離するように半導体基板の表層部を選択的に酸化して第2素子分離絶縁膜を形成する。
次に、第1トランジスタ形成領域において半導体基板の表面に第1の膜厚の第1ゲート絶縁膜を形成する。また、第2トランジスタ形成領域において半導体基板の表面に第1の膜厚よりも薄い第2の膜厚の第2ゲート絶縁膜を形成する。
次に、第1ゲート絶縁膜上に第1ゲート電極を形成し、第2ゲート絶縁膜上に第2ゲート電極を形成し、さらに、第1チャネル形成領域に接続する第1ソースドレイン領域を形成し、第2チャネル形成領域に接続する第2ソースドレイン領域を形成する。
【0024】
上記の本発明の半導体装置の製造方法は、好適には、前記第2素子分離絶縁膜を形成する工程と前記第1ゲート絶縁膜を形成する工程とを同時に行う。
【0025】
上記の本発明の半導体装置の製造方法は、好適には、前記第1素子分離絶縁膜を形成する工程が、前記半導体基板上に全面に絶縁膜を形成する工程と、前記絶縁膜上に前記第1素子分離絶縁膜の形成領域を保護する第1マスク層を形成する工程と、前記第1マスク層を用いて前記第1素子分離絶縁膜の形成領域に選択的に残すように前記絶縁膜をパターン加工して前記第1素子分離絶縁膜とする工程とを含む。
【0026】
上記の本発明の半導体装置の製造方法は、好適には、前記第2素子分離絶縁膜を形成する工程が、前記半導体基板に前記第2素子分離絶縁膜の形成領域を除く領域を保護する第2マスク層を形成する工程と、前記第2マスク層から露出した前記第2素子分離絶縁膜の形成領域における前記半導体基板の表層部を選択的に酸化して、前記第2素子分離絶縁膜を形成する工程とを含む。
また、好適には、前記第1ゲート絶縁膜を形成する工程が、前記半導体基板に前記第1トランジスタ形成領域を除く領域を保護する第2マスク層を形成する工程と、前記第2マスク層から露出した前記第1トランジスタ形成領域における前記半導体基板の表層部を選択的に酸化して、前記第1ゲート絶縁膜を形成する工程とを含む。
【発明の効果】
【0027】
本発明の半導体装置は、第1トランジスタが第1トランジスタ形成領域を素子分離するように選択的に残して形成された第1素子分離絶縁膜で分離されているので、高耐圧トランジスタなどの良好な特性を確保することができ、一方、第2トランジスタが半導体基板を選択的に酸化して形成された第2素子分離絶縁膜で分離されているので、素子の微細化や高集積化を容易に実現できる。
【0028】
本発明の半導体装置の製造方法は、第1トランジスタ形成領域において半導体基板に選択的に残して第1素子分離絶縁膜を形成しているので、高耐圧トランジスタなどの良好な特性を確保することができ、一方、第2トランジスタ形成領域において半導体基板を選択的に酸化して第2素子分離絶縁膜を形成しているので、素子の微細化や高集積化を容易に実現できる。
【発明を実施するための最良の形態】
【0029】
以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【0030】
第1実施形態
図1は本実施形態に係る半導体装置の断面図である。
例えば、P型の半導体基板1に、高耐圧PMOSトランジスタTr1、高耐圧NMOSトランジスタTr2、低耐圧PMOSトランジスタTr3およびNMOSトランジスタTr4が形成されている。
【0031】
半導体基板1の第1素子分離絶縁膜2で素子分離された高耐圧PMOSトランジスタ形成領域において、半導体基板1中にN型ウェル11が形成されており、N型ウェル11に内包されるようにしてN型ウェル11の表面にP型ドレイン領域12が形成され、さらにP型ドレイン領域12に内包されるようにしてP型ドレイン領域12の表面にP+型ドレイン領域13が形成されている。
一方、P型ドレイン領域12の端部から所定の距離を離間して、N型ウェル11に内包されるようにしてN型ウェル11の表面にP+型ソース領域14(これらのP型ドレイン領域12、P+型ドレイン領域13およびP+型ソース領域14が、第1ソースドレイン領域に相当)が形成されており、P型ドレイン領域12とP+型ソース領域14の間がチャネル形成領域となる。
また、P+型ソース領域14のチャネル形成領域とは反対側に隣接して、N+型バックゲート15が形成されている。
少なくとも上記のP型ドレイン領域12とP+型ソース領域14の間のチャネル形成領域を被覆して、例えば酸化シリコンからなる膜厚400nmのゲート絶縁膜(第1ゲート絶縁膜)16が形成されており、この上層に例えばポリシリコンからなるゲート電極(第1ゲート電極)17が形成されている。
上記のようにして、高耐圧PMOSトランジスタ(第1トランジスタ)Tr1が構成されている。
【0032】
また、半導体基板1の第1素子分離絶縁膜2で素子分離された高耐圧NMOSトランジスタ形成領域において、半導体基板1中にN型ドレイン領域21が形成され、さらにN型ドレイン領域21に内包されるようにしてN型ドレイン領域21の表面にN+型ドレイン領域22が形成されている。
一方、N型ドレイン領域21の端部から所定の距離を離間して、半導体基板1の表面にN+型ソース領域23が形成されており、N型ドレイン領域21とN+型ソース領域23の間がチャネル形成領域となる。
また、N+型ソース領域23のチャネル形成領域とは反対側に隣接して、P+型バックゲート24が形成されている。
少なくとも上記のN型ドレイン領域21とN+型ソース領域23の間のチャネル形成領域を被覆して、例えば酸化シリコンからなる膜厚14nmのゲート絶縁膜25が形成されており、この上層に例えばポリシリコンからなるゲート電極26が形成されている。
上記のようにして、高耐圧NMOSトランジスタTr2が構成されている。
【0033】
また、半導体基板1の第2素子分離絶縁膜3で素子分離された低耐圧PMOSトランジスタ形成領域において、半導体基板1中にN型ウェル31が形成されており、N型ウェル31に内包されるようにしてN型ウェル31の表面に所定の距離離間した一対のP+型ソースドレイン領域(第2ソースドレイン領域)32が形成されている。一対のP+型ソースドレイン領域32の間がチャネル形成領域となる。
少なくとも一対のP+型ソースドレイン領域32の間のチャネル形成領域を被覆して、例えば酸化シリコンからなる膜厚14nmのゲート絶縁膜(第2ゲート絶縁膜)33が形成されており、この上層に例えばポリシリコンからなるゲート電極(第2ゲート電極)34が形成されている。
上記のようにして、低耐圧PMOSトランジスタ(第2トランジスタ)Tr3が構成されている。
【0034】
また、半導体基板1の第2素子分離絶縁膜3で素子分離された低耐圧NMOSトランジスタ形成領域において、半導体基板1の表面に所定の距離離間した一対のN+型ソースドレイン領域41が形成されている。一対のN+型ソースドレイン領域(第2ソースドレイン領域)41の間がチャネル形成領域となる。
少なくとも一対のN+型ソースドレイン領域41の間のチャネル形成領域を被覆して、例えば酸化シリコンからなる膜厚14nmのゲート絶縁膜(第2ゲート絶縁膜)42が形成されており、この上層に例えばポリシリコンからなるゲート電極(第2ゲート電極)43が形成されている。
上記のようにして、低耐圧NMOSトランジスタ(第2トランジスタ)Tr4が構成されている。
【0035】
上記の半導体装置において、第1素子分離絶縁膜2は、高耐圧PMOSトランジスタおよび高耐圧NMOSトランジスタの形成領域を素子分離するように、半導体基板1上に選択的に残されて形成された素子分離絶縁膜である。例えば600nm程度の膜厚であり、LOCOS素子分離絶縁膜のように製造プロセスにおいてドレイン領域を侵食することがないため、ON抵抗の低い高性能な高耐圧トランジスタを実現できる。この第1素子分離絶縁膜2は、半導体基板1上に堆積された絶縁層を所定のパターンにエッチングして形成される。
【0036】
一方、第2素子分離絶縁膜3は、低耐圧PMOSトランジスタおよび低耐圧NMOSトランジスタの形成領域を素子分離するように、半導体基板1の表層部が選択的に酸化されて形成された素子分離絶縁膜であり、いわゆるLOCOS素子分離絶縁膜である。例えば400nm程度の膜厚であり、ロジックMOSトランジスタなどの低耐圧トランジスタを素子分離する絶縁膜として用いると、素子の微細化や高集積化を進めることができる。
【0037】
上記の本実施形態に係る半導体装置は、高耐圧PMOSトランジスタ(第1トランジスタ)が高耐圧PMOSトランジスタの形成領域を素子分離するように選択的に残して形成された第1素子分離絶縁膜で分離されているので、高耐圧トランジスタの良好な特性を確保することができ、一方、低耐圧PMOSおよびNMOSトランジスタ(第2トランジスタ)が半導体基板を選択的に酸化して形成された第2素子分離絶縁膜(LOSOC素子分離絶縁膜)で分離されているので、素子の微細化や高集積化を容易に実現できる。
【0038】
上記の本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
図面上、半導体基板1上の各領域を、高耐圧PMOSトランジスタ(Tr1)形成領域R1、高耐圧NMOSトランジスタ(Tr2)形成領域R2、低耐圧PMOSトランジスタ(Tr3)形成領域R3、低耐圧NMOSトランジスタ(Tr4)形成領域R4に区分して説明する。
【0039】
半導体基板1には、イオン注入などにより、予め、高耐圧PMOSトランジスタ(Tr1)形成領域R1にN型ウェル11およびP型ドレイン領域12が形成され、高耐圧NMOSトランジスタ(Tr2)形成領域R2にN型ドレイン領域21が形成され、低耐圧PMOSトランジスタ(Tr3)形成領域R3にN型ウェル31が形成されている。各トランジスタ形成領域は、それぞれのチャネル形成領域を有している。
まず、図2(A)に示すように、上記の半導体基板1上に、全面に、例えば酸化シリコンなどの絶縁膜2aを600nmの膜厚で形成する。
【0040】
次に、図2(B)に示すように、絶縁膜2a上に、第1素子分離絶縁膜の形成領域を保護する不図示の第1マスク層を形成し、得られた第1マスク層を用いて第1素子分離絶縁膜の形成領域に選択的に残すように絶縁膜2aをパターン加工して、第1素子分離絶縁膜2とする。
第1素子分離絶縁膜2は、高耐圧PMOSトランジスタ(Tr1)形成領域R1と高耐圧NMOSトランジスタ(Tr2)形成領域R2における素子分離絶縁膜として用いられる。
【0041】
次に、図3(A)に示すように、例えば窒化シリコンを成膜してパターン加工することにより、半導体基板1の低耐圧PMOSトランジスタ形成領域R3および低耐圧NMOSトランジスタの形成領域R4において、素子分離絶縁膜の形成領域を開口する第2マスク層4を形成する。
第2マスク層4は、高耐圧PMOSトランジスタ形成領域R1においては、チャネル形成領域が開口するパターンで形成する。
【0042】
次に、図3(B)に示すように、第2マスク層4をマスクとして熱酸化処理を行うことで、半導体基板1の低耐圧PMOSトランジスタ形成領域R3および低耐圧NMOSトランジスタの形成領域R4において、第2マスク層4の開口部分における半導体基板1の表面が選択的に酸化して、第2素子分離絶縁膜4を形成する。例えば900℃で300分程度の熱酸化処理を行うことで、400nm程度の膜厚の素子分離絶縁膜が得られる。
一方で、高耐圧PMOSトランジスタ形成領域R1においては、チャネル形成領域における半導体基板1の表面が選択的に酸化されて、第2素子分離絶縁膜の形成と同時に、第2素子分離絶縁膜の膜厚と実質的に同じである400nm程度の膜厚のゲート絶縁膜16が形成される。
【0043】
次に、図4(A)に示すように、エッチング処理により第2マスク層4を選択的に除去する。
【0044】
次に、図4(B)に示すように、全面に熱酸化処理を行うことで、高耐圧NMOSトランジスタ(Tr2)形成領域R2、低耐圧PMOSトランジスタ(Tr3)形成領域R3および低耐圧NMOSトランジスタ(Tr4)形成領域R4のそれぞれのチャネル形成領域における半導体基板1の表面に、ゲート絶縁膜(25,33,42)を同時に形成する。例えば、850℃で7分程度の熱酸化処理を行うことで、14nm程度の膜厚のゲート絶縁膜(25,33,42)が形成される。
このように、高耐圧NMOSトランジスタ(Tr2)、低耐圧PMOSトランジスタ(Tr3)および低耐圧NMOSトランジスタ(Tr4)の用のゲート絶縁膜(25,33,42)は、高耐圧PMOSトランジスタ(Tr1)のゲート絶縁膜より薄く形成する。
一方で、高耐圧PMOSトランジスタ(Tr1)形成領域R1においても、チャネル形成領域ではなく、ドレイン領域における半導体基板の表面が上記と同様の絶縁膜で被覆される。
【0045】
次に、図5(A)に示すように、例えばCVD(化学気相成長)法などにより全面にポリシリコンを堆積させ、レジスト膜をパターン形成してエッチング加工することで、高耐圧PMOSトランジスタ(Tr1)形成領域R1、高耐圧NMOSトランジスタ(Tr2)形成領域R2、低耐圧PMOSトランジスタ(Tr3)形成領域R3、低耐圧NMOSトランジスタ(Tr4)形成領域R4のそれぞれにおいて、ゲート絶縁膜(16,25,33,42)の上層に、ゲート電極(17,26,34,43)を形成する。
【0046】
次に、高耐圧PMOSトランジスタ(Tr1)形成領域R1、高耐圧NMOSトランジスタ(Tr2)形成領域R2、低耐圧PMOSトランジスタ(Tr3)形成領域R3、低耐圧NMOSトランジスタ(Tr4)形成領域R4のそれぞれにおいて、ゲート電極やレジスト膜などをマスクとしてイオン注入を行い、各トランジスタ形成領域のチャネル形成領域に接続するソースドレイン領域を形成する。
【0047】
例えば、図5(B)に示すように、P型不純物注入領域を開口するパターンのレジスト膜PRをパターン形成し、P型不純物をイオン注入して、P+型ドレイン領域13,P+型ソース領域14,P+型バックゲート24,P+型ソースドレイン領域32を形成する。
次に、N型不純物注入領域を開口するパターンのレジスト膜をパターン形成し、N型不純物をイオン注入して、N+型バックゲート15,N+型ドレイン領域22,N+型ソース領域23,N+型ソースドレイン領域41を形成する。
以上で、図1に示す構造の半導体装置が得られる。
【0048】
上記の本実施形態の半導体装置の製造方法によれば、高耐圧PMOSトランジスタ(第1トランジスタ)の形成領域において半導体基板に選択的に残して第1素子分離絶縁膜を形成しているので、高耐圧トランジスタなどの良好な特性を確保することができ、一方、低耐圧PMOSおよびNMOSトランジスタ(第2トランジスタ)の形成領域において半導体基板を選択的に酸化して第2素子分離絶縁膜(LOCOS素子分離絶縁膜)を形成しているので、素子の微細化や高集積化を容易に実現できる。
【0049】
また、上記のように高耐圧PMOSトランジスタのゲート絶縁膜16と第2素子分離絶縁膜3の形成を同時に行うことにより、熱工程の短縮、さらには製造工程の短縮を実現することができる。
さらに、熱工程を短縮することにより、過度に熱工程を行うことが好ましくない素子の特性を高く維持することができる。
【0050】
例えば、従来方法では、低耐圧PMOSおよびNMOSトランジスタは2μm程度のゲート長が限界であったが、本実施形態を適用すると、製造工程をほとんど変えることなく、0.6μm程度のゲート長まで微細化でき、例えばロジックCMOSトランジスタの高集積化に大きな効果をもたらす。
【0051】
第2実施形態
図6は本実施形態に係る半導体装置の断面図である。
第1実施形態と同様の構成であるが、半導体基板1として、基板1a上に酸化シリコンなどの絶縁膜1bを介してP型シリコン半導体層1cが積層したSOI(semiconductor on insulator)構造の基板となっており、P型シリコン半導体層1cに、第1実施形態と同様に、高耐圧PMOSトランジスタTr1、高耐圧NMOSトランジスタTr2、低耐圧PMOSトランジスタTr3およびNMOSトランジスタTr4が形成されている。
上記以外の構成は実質的に第1実施形態と同様である。
【0052】
本実施形態の半導体装置においても、第1実施形態と同様に、高耐圧PMOSトランジスタ(第1トランジスタ)が、高耐圧PMOSトランジスタの形成領域を素子分離するように選択的に残して形成された第1素子分離絶縁膜で分離されているので、高耐圧トランジスタの良好な特性を確保することができ、一方、低耐圧PMOSおよびNMOSトランジスタ(第2トランジスタ)が半導体基板を選択的に酸化して形成された第2素子分離絶縁膜(LOSOC素子分離絶縁膜)で分離されているので、素子の微細化や高集積化を容易に実現できる。
本実施形態においては、高耐圧PMOSトランジスタTr1と高耐圧NMOSトランジスタTr2についてそれぞれ区分けをしておらず、同一の半導体層1c内に形成しているが、半導体層1cの表面から絶縁膜1bに達する絶縁層を形成して各高耐圧トランジスタを囲い込み、高耐圧PMOSトランジスタTr1と高耐圧NMOSトランジスタTr2をそれぞれ個別に分離した構成としてもよい。この場合、各高耐圧トランジスタは、絶縁層で区分けされた各半導体層に個別に形成される。
【0053】
本実施形態のようなSOI基板においては、低耐圧PMOSおよびNMOSトランジスタに過度の熱処理を印加するとコンタミネーションが蓄積して特性が低下してしまうという問題が生じる場合があるが、本実施形態においては、熱工程を短縮することができるので過度の熱処理を回避でき、上記の問題を抑制することができる。これは、特に、高耐圧トランジスタが個別に分離して形成される場合に有効である。
【0054】
本発明は上記の説明に限定されない。
例えば、上記の実施形態においては、高耐圧トランジスタと低耐圧トランジスタという耐圧の異なる2種類のトランジスタを有する半導体装置について説明しているが、これに限らず、ゲート絶縁膜の膜厚が異なる2種類のトランジスタを有する半導体装置について、本発明を適用することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【0055】
本発明の半導体装置は、ゲート絶縁膜の膜厚が異なる2種類のトランジスタを有する半導体装置に適用できる。
また、本発明の半導体装置の製造方法は、ゲート絶縁膜の膜厚が異なる2種類のトランジスタを有する半導体装置を製造する方法に適用できる。
【図面の簡単な説明】
【0056】
【図1】図1は本発明の第1実施形態に係る半導体装置の断面図である。
【図2】図2(A)および図2(B)は本発明の第1実施形態に係る半導体装置の製造工程を示す断面図である。
【図3】図3(A)および図3(B)は本発明の第1実施形態に係る半導体装置の製造工程を示す断面図である。
【図4】図4(A)および図4(B)は本発明の第1実施形態に係る半導体装置の製造工程を示す断面図である。
【図5】図5(A)および図5(B)は本発明の第1実施形態に係る半導体装置の製造工程を示す断面図である。
【図6】図6は本発明の第2実施形態に係る半導体装置の断面図である。
【図7】図7は従来例に係る半導体装置の断面図である。
【図8】図8(A)および図8(B)は従来例に係る半導体装置の製造工程を示す断面図である。
【図9】図9(A)および図9(B)は従来例に係る半導体装置の製造工程を示す断面図である。
【図10】図10(A)および図10(B)は従来例に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【0057】
1…半導体基板、1a…基板、1b…絶縁膜、1c…半導体層、2…第1素子分離絶縁膜、2a…絶縁膜、3…第2素子分離絶縁膜、4…第2マスク層、11…N型ウェル、12…P型ドレイン領域、13…P+型ドレイン領域、14…P+型ソース領域、15…N+型バックゲート、16…ゲート絶縁膜、17…ゲート電極、21…N型ドレイン領域、22…N+型ドレイン領域、23…N+型ソース領域、24…P+型バックゲート、25…ゲート絶縁膜、26…ゲート電極、31…N型ウェル、32…P+型ソースドレイン領域、33…ゲート絶縁膜、34…ゲート電極、41…N+型ソースドレイン領域、42…ゲート絶縁膜、43…ゲート電極、R1…高耐圧PMOSトランジスタ形成領域、R2…高耐圧NMOSトランジスタ形成領域、R3…低耐圧PMOSトランジスタ形成領域、R4…低耐圧NMOSトランジスタ形成領域、Tr1…高耐圧PMOSトランジスタ、Tr2…高耐圧NMOSトランジスタ、Tr3…低耐圧PMOSトランジスタ、Tr4…低耐圧NMOSトランジスタ
【技術分野】
【0001】
本発明は半導体装置およびその製造方法に関し、特に、ゲート絶縁膜の膜厚が異なる少なくとも2種類のトランジスタを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
MOS(金属−酸化膜−半導体積層)電界効果トランジスタは、半導体装置に用いられる基本的な素子として広く用いられている。
高耐圧IC(集積回路)内においては、例えば10〜20Vあるいはそれ以上の電圧で駆動できる高耐圧MOSトランジスタ(以降、高耐圧トランジスタとも称する)が用いられる。
【0003】
図7は従来例に係る高耐圧トランジスタと低耐圧トランジスタを有する半導体装置の断面図である。
例えば、P型の半導体基板101に、高耐圧PMOSトランジスタTr1、高耐圧NMOSトランジスタTr2、低耐圧PMOSトランジスタTr3およびNMOSトランジスタTr4が形成されている。
半導体基板101は、素子分離絶縁膜102によって、高耐圧PMOSトランジスタTr1、高耐圧NMOSトランジスタTr2、低耐圧PMOSトランジスタTr3およびNMOSトランジスタTr4の各領域に分離されている。
【0004】
高耐圧PMOSトランジスタ形成領域において、半導体基板101中にN型ウェル111、P型ドレイン領域112およびP+型ドレイン領域113が形成されている。
P型ドレイン領域112の端部から所定の距離を離間して、N型ウェル111の表面にP+型ソース領域114が形成されており、P型ドレイン領域112とP+型ソース領域114の間がチャネル形成領域となる。
また、P+型ソース領域114のチャネル形成領域とは反対側に隣接して、N+型バックゲート115が形成されている。
チャネル形成領域を被覆してゲート絶縁膜116が形成されており、この上層にゲート電極117が形成されている。
上記のようにして、高耐圧PMOSトランジスタTr1が構成されている。
【0005】
また、高耐圧NMOSトランジスタ形成領域において、半導体基板101中にN型ドレイン領域121およびN+型ドレイン領域122が形成されている。
N型ドレイン領域121の端部から所定の距離を離間して、半導体基板101の表面にN+型ソース領域123が形成されており、N型ドレイン領域121とN+型ソース領域123の間がチャネル形成領域となる。
また、N+型ソース領域123のチャネル形成領域とは反対側に隣接して、P+型バックゲート124が形成されている。
チャネル形成領域を被覆してゲート絶縁膜125が形成されており、この上層にゲート電極126が形成されている。
上記のようにして、高耐圧NMOSトランジスタTr2が構成されている。
【0006】
また、低耐圧PMOSトランジスタ形成領域において、半導体基板101中にN型ウェル131が形成されており、その表面に所定の距離離間した一対のP+型ソースドレイン領域132が形成されて、この間の領域がチャネル形成領域となり、これを被覆してゲート絶縁膜133が形成されており、この上層にゲート電極134が形成されている。
上記のようにして、低耐圧PMOSトランジスタTr3が構成されている。
【0007】
また、低耐圧NMOSトランジスタ形成領域において、半導体基板101の表面に所定の距離離間した一対のN+型ソースドレイン領域141が形成されて、この間の領域がチャネル形成領域となり、これを被覆してゲート絶縁膜142が形成されており、この上層にゲート電極143が形成されている。
上記のようにして、低耐圧NMOSトランジスタTr4が構成されている。
【0008】
上記の半導体装置の製造方法について図面を参照して説明する。
図面上、半導体基板1上の各領域を、高耐圧PMOSトランジスタ(Tr1)形成領域R1、高耐圧NMOSトランジスタ(Tr2)形成領域R2、低耐圧PMOSトランジスタ(Tr3)形成領域R3、低耐圧NMOSトランジスタ(Tr4)形成領域R4に区分して説明する。
【0009】
まず、図8(A)に示すように、半導体基板101に、イオン注入などにより、N型ウェル111、P型ドレイン領域112、N型ドレイン領域121、N型ウェル131を形成しておき、さらに全面に、例えば酸化シリコンなどの絶縁膜102aを形成する。
【0010】
次に、図8(B)に示すように、絶縁膜102aをパターン加工して、素子分離絶縁膜102とする。
【0011】
次に、図9(A)に示すように、全面に熱酸化処理を行うことで、高耐圧PMOSトランジスタ形成領域R1においてゲート絶縁膜116を形成する。このとき、高耐圧NMOSトランジスタ形成領域R2、低耐圧PMOSおよびNMOSトランジスタ形成領域(R3,R4)においても半導体基板101の表面に絶縁膜116aが形成される。
【0012】
次に、図9(B)に示すように、レジスト膜をパターン形成して、高耐圧NMOSトランジスタ形成領域R2、低耐圧PMOSおよびNMOSトランジスタ形成領域(R3,R4)の絶縁膜116aを開口し、エッチング処理をして、これらの絶縁膜116aを除去する。
【0013】
次に、図10(A)に示すように、全面に熱酸化処理を行うことで、高耐圧NMOSトランジスタ(Tr2)形成領域R2、低耐圧PMOSトランジスタ(Tr3)形成領域R3および低耐圧NMOSトランジスタ(Tr4)形成領域R4において、ゲート絶縁膜(125,133,142)を形成する。
【0014】
次に、図10(B)に示すように、高耐圧PMOSトランジスタ(Tr1)形成領域R1、高耐圧NMOSトランジスタ(Tr2)形成領域R2、低耐圧PMOSトランジスタ(Tr3)形成領域R3、低耐圧NMOSトランジスタ(Tr4)形成領域R4のそれぞれにおいて、ゲート絶縁膜(116,125,133,142)の上層に、ゲート電極(117,126,134,143)を形成する。
【0015】
次に、高耐圧PMOSトランジスタ(Tr1)形成領域R1、高耐圧NMOSトランジスタ(Tr2)形成領域R2、低耐圧PMOSトランジスタ(Tr3)形成領域R3、低耐圧NMOSトランジスタ(Tr4)形成領域R4のそれぞれにおいて、ゲート電極やレジスト膜などをマスクとしてイオン注入を行い、各トランジスタ形成領域のチャネル形成領域に接続するソースドレイン領域を形成する。
以上で、図1に示す構造の半導体装置が得られる。
【0016】
また、上記の製造方法以外にも、特許文献1に記載の製造方法が知られている。
【特許文献1】特開2004−207498号公報
【発明の開示】
【発明が解決しようとする課題】
【0017】
解決しようとする問題点は、高耐圧トランジスタの特性を確保するために上記の素子分離絶縁膜の膜厚を確保すると、素子分離絶縁膜の段差が大きくなってしまい、このような素子分離絶縁膜をそのまま低耐圧トランジスタ領域においても用いると、特に素子密度の高いロジックMOSトランジスタなどに対するトランジスタの微細化や高集積化が困難となっているという点である。
【課題を解決するための手段】
【0018】
本発明の半導体装置は、半導体基板と、第1トランジスタ形成領域を素子分離するように、前記半導体基板上に選択的に残されて形成された第1素子分離絶縁膜と、第2トランジスタ形成領域を素子分離するように、前記半導体基板の表層部が選択的に酸化されて形成された第2素子分離絶縁膜と、前記第1素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第1チャネル形成領域および第1ソースドレイン領域と、前記第1チャネル形成領域上に形成された第1の膜厚の第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第1ゲート電極とを有する第1トランジスタと、前記第2素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第2チャネル形成領域および第2ソースドレイン領域と、前記第2チャネル形成領域上に形成された前記題1の膜厚より薄い第2の膜厚の第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第2ゲート電極とを有する第2トランジスタとを有する。
【0019】
上記の本発明の半導体装置は、第1トランジスタ形成領域を素子分離するように、半導体基板上に選択的に残されて第1素子分離絶縁膜が形成され、一方、第2トランジスタ形成領域を素子分離するように、半導体基板の表層部が選択的に酸化されて第2素子分離絶縁膜が形成されている。第1素子分離絶縁膜で分離された領域において、半導体基板に形成された第1チャネル形成領域および第1ソースドレイン領域と、第1チャネル形成領域上に形成された第1の膜厚の第1ゲート絶縁膜と、第1ゲート絶縁膜上に形成された第1ゲート電極とを有して第1トランジスタが構成されており、一方、第2素子分離絶縁膜で分離された領域において、半導体基板に形成された第2チャネル形成領域および第2ソースドレイン領域と、第2チャネル形成領域上に形成された題1の膜厚より薄い第2の膜厚の第2ゲート絶縁膜と、第2ゲート絶縁膜上に形成された第2ゲート電極とを有して、第2トランジスタが構成されている。
【0020】
上記の本発明の半導体装置は、好適には、前記第1ゲート絶縁膜と前記第2素子分離絶縁膜が実質的に同じ膜厚である。
また、好適には、前記第1トランジスタが高耐圧トランジスタであり、前記第2トランジスタが低耐圧トランジスタである。
また、好適には、前記第1ソースドレイン領域に隣接してバックゲート領域が形成されている。
また、好適には、前記第2トランジスタとして、第1導電型トランジスタと第2導電型トランジスタが形成されている。
【0021】
上記の本発明の半導体装置は、好適には、前記第1素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第3チャネル形成領域および第3ソースドレイン領域と、前記第3チャネル形成領域上に形成された前記題1の膜厚より薄い第3の膜厚の第3ゲート絶縁膜と、前記第3ゲート絶縁膜上に形成された第3ゲート電極とを有する第3トランジスタをさらに有する。
また、好適には、前記半導体基板が、基板上に絶縁膜を介して半導体層を有するSOI(semiconductor on insulator)構造の基板である。またさらに好適には、前記SOI構造の基板において、前記第1のトランジスタが形成されている前記半導体層の領域が、前記半導体層の表面から前記絶縁膜に達するように形成された絶縁層によって個別に絶縁分離されている。
【0022】
また、本発明の半導体装置の製造方法は、第1チャネル形成領域を有する半導体基板の第1トランジスタ形成領域を素子分離するように選択的に残して第1素子分離絶縁膜を形成する工程と、第2チャネル形成領域を有する前記半導体基板の第2トランジスタ形成領域を素子分離するように前記半導体基板の表層部を選択的に酸化して第2素子分離絶縁膜を形成する工程と、前記第1トランジスタ形成領域において前記半導体基板の表面に第1の膜厚の第1ゲート絶縁膜を形成する工程と、前記第2トランジスタ形成領域において前記半導体基板の表面に前記第1の膜厚よりも薄い第2の膜厚の第2ゲート絶縁膜を形成する工程と、前記第1ゲート絶縁膜上に第1ゲート電極を形成し、前記第2ゲート絶縁膜上に第2ゲート電極を形成する工程と、前記第1チャネル形成領域に接続する第1ソースドレイン領域を形成し、第2チャネル形成領域に接続する第2ソースドレイン領域を形成する工程とを有する。
【0023】
上記の本発明の半導体装置の製造方法は、まず、第1チャネル形成領域を有する半導体基板の第1トランジスタ形成領域を素子分離するように選択的に残して第1素子分離絶縁膜を形成する。
次に、第2チャネル形成領域を有する半導体基板の第2トランジスタ形成領域を素子分離するように半導体基板の表層部を選択的に酸化して第2素子分離絶縁膜を形成する。
次に、第1トランジスタ形成領域において半導体基板の表面に第1の膜厚の第1ゲート絶縁膜を形成する。また、第2トランジスタ形成領域において半導体基板の表面に第1の膜厚よりも薄い第2の膜厚の第2ゲート絶縁膜を形成する。
次に、第1ゲート絶縁膜上に第1ゲート電極を形成し、第2ゲート絶縁膜上に第2ゲート電極を形成し、さらに、第1チャネル形成領域に接続する第1ソースドレイン領域を形成し、第2チャネル形成領域に接続する第2ソースドレイン領域を形成する。
【0024】
上記の本発明の半導体装置の製造方法は、好適には、前記第2素子分離絶縁膜を形成する工程と前記第1ゲート絶縁膜を形成する工程とを同時に行う。
【0025】
上記の本発明の半導体装置の製造方法は、好適には、前記第1素子分離絶縁膜を形成する工程が、前記半導体基板上に全面に絶縁膜を形成する工程と、前記絶縁膜上に前記第1素子分離絶縁膜の形成領域を保護する第1マスク層を形成する工程と、前記第1マスク層を用いて前記第1素子分離絶縁膜の形成領域に選択的に残すように前記絶縁膜をパターン加工して前記第1素子分離絶縁膜とする工程とを含む。
【0026】
上記の本発明の半導体装置の製造方法は、好適には、前記第2素子分離絶縁膜を形成する工程が、前記半導体基板に前記第2素子分離絶縁膜の形成領域を除く領域を保護する第2マスク層を形成する工程と、前記第2マスク層から露出した前記第2素子分離絶縁膜の形成領域における前記半導体基板の表層部を選択的に酸化して、前記第2素子分離絶縁膜を形成する工程とを含む。
また、好適には、前記第1ゲート絶縁膜を形成する工程が、前記半導体基板に前記第1トランジスタ形成領域を除く領域を保護する第2マスク層を形成する工程と、前記第2マスク層から露出した前記第1トランジスタ形成領域における前記半導体基板の表層部を選択的に酸化して、前記第1ゲート絶縁膜を形成する工程とを含む。
【発明の効果】
【0027】
本発明の半導体装置は、第1トランジスタが第1トランジスタ形成領域を素子分離するように選択的に残して形成された第1素子分離絶縁膜で分離されているので、高耐圧トランジスタなどの良好な特性を確保することができ、一方、第2トランジスタが半導体基板を選択的に酸化して形成された第2素子分離絶縁膜で分離されているので、素子の微細化や高集積化を容易に実現できる。
【0028】
本発明の半導体装置の製造方法は、第1トランジスタ形成領域において半導体基板に選択的に残して第1素子分離絶縁膜を形成しているので、高耐圧トランジスタなどの良好な特性を確保することができ、一方、第2トランジスタ形成領域において半導体基板を選択的に酸化して第2素子分離絶縁膜を形成しているので、素子の微細化や高集積化を容易に実現できる。
【発明を実施するための最良の形態】
【0029】
以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【0030】
第1実施形態
図1は本実施形態に係る半導体装置の断面図である。
例えば、P型の半導体基板1に、高耐圧PMOSトランジスタTr1、高耐圧NMOSトランジスタTr2、低耐圧PMOSトランジスタTr3およびNMOSトランジスタTr4が形成されている。
【0031】
半導体基板1の第1素子分離絶縁膜2で素子分離された高耐圧PMOSトランジスタ形成領域において、半導体基板1中にN型ウェル11が形成されており、N型ウェル11に内包されるようにしてN型ウェル11の表面にP型ドレイン領域12が形成され、さらにP型ドレイン領域12に内包されるようにしてP型ドレイン領域12の表面にP+型ドレイン領域13が形成されている。
一方、P型ドレイン領域12の端部から所定の距離を離間して、N型ウェル11に内包されるようにしてN型ウェル11の表面にP+型ソース領域14(これらのP型ドレイン領域12、P+型ドレイン領域13およびP+型ソース領域14が、第1ソースドレイン領域に相当)が形成されており、P型ドレイン領域12とP+型ソース領域14の間がチャネル形成領域となる。
また、P+型ソース領域14のチャネル形成領域とは反対側に隣接して、N+型バックゲート15が形成されている。
少なくとも上記のP型ドレイン領域12とP+型ソース領域14の間のチャネル形成領域を被覆して、例えば酸化シリコンからなる膜厚400nmのゲート絶縁膜(第1ゲート絶縁膜)16が形成されており、この上層に例えばポリシリコンからなるゲート電極(第1ゲート電極)17が形成されている。
上記のようにして、高耐圧PMOSトランジスタ(第1トランジスタ)Tr1が構成されている。
【0032】
また、半導体基板1の第1素子分離絶縁膜2で素子分離された高耐圧NMOSトランジスタ形成領域において、半導体基板1中にN型ドレイン領域21が形成され、さらにN型ドレイン領域21に内包されるようにしてN型ドレイン領域21の表面にN+型ドレイン領域22が形成されている。
一方、N型ドレイン領域21の端部から所定の距離を離間して、半導体基板1の表面にN+型ソース領域23が形成されており、N型ドレイン領域21とN+型ソース領域23の間がチャネル形成領域となる。
また、N+型ソース領域23のチャネル形成領域とは反対側に隣接して、P+型バックゲート24が形成されている。
少なくとも上記のN型ドレイン領域21とN+型ソース領域23の間のチャネル形成領域を被覆して、例えば酸化シリコンからなる膜厚14nmのゲート絶縁膜25が形成されており、この上層に例えばポリシリコンからなるゲート電極26が形成されている。
上記のようにして、高耐圧NMOSトランジスタTr2が構成されている。
【0033】
また、半導体基板1の第2素子分離絶縁膜3で素子分離された低耐圧PMOSトランジスタ形成領域において、半導体基板1中にN型ウェル31が形成されており、N型ウェル31に内包されるようにしてN型ウェル31の表面に所定の距離離間した一対のP+型ソースドレイン領域(第2ソースドレイン領域)32が形成されている。一対のP+型ソースドレイン領域32の間がチャネル形成領域となる。
少なくとも一対のP+型ソースドレイン領域32の間のチャネル形成領域を被覆して、例えば酸化シリコンからなる膜厚14nmのゲート絶縁膜(第2ゲート絶縁膜)33が形成されており、この上層に例えばポリシリコンからなるゲート電極(第2ゲート電極)34が形成されている。
上記のようにして、低耐圧PMOSトランジスタ(第2トランジスタ)Tr3が構成されている。
【0034】
また、半導体基板1の第2素子分離絶縁膜3で素子分離された低耐圧NMOSトランジスタ形成領域において、半導体基板1の表面に所定の距離離間した一対のN+型ソースドレイン領域41が形成されている。一対のN+型ソースドレイン領域(第2ソースドレイン領域)41の間がチャネル形成領域となる。
少なくとも一対のN+型ソースドレイン領域41の間のチャネル形成領域を被覆して、例えば酸化シリコンからなる膜厚14nmのゲート絶縁膜(第2ゲート絶縁膜)42が形成されており、この上層に例えばポリシリコンからなるゲート電極(第2ゲート電極)43が形成されている。
上記のようにして、低耐圧NMOSトランジスタ(第2トランジスタ)Tr4が構成されている。
【0035】
上記の半導体装置において、第1素子分離絶縁膜2は、高耐圧PMOSトランジスタおよび高耐圧NMOSトランジスタの形成領域を素子分離するように、半導体基板1上に選択的に残されて形成された素子分離絶縁膜である。例えば600nm程度の膜厚であり、LOCOS素子分離絶縁膜のように製造プロセスにおいてドレイン領域を侵食することがないため、ON抵抗の低い高性能な高耐圧トランジスタを実現できる。この第1素子分離絶縁膜2は、半導体基板1上に堆積された絶縁層を所定のパターンにエッチングして形成される。
【0036】
一方、第2素子分離絶縁膜3は、低耐圧PMOSトランジスタおよび低耐圧NMOSトランジスタの形成領域を素子分離するように、半導体基板1の表層部が選択的に酸化されて形成された素子分離絶縁膜であり、いわゆるLOCOS素子分離絶縁膜である。例えば400nm程度の膜厚であり、ロジックMOSトランジスタなどの低耐圧トランジスタを素子分離する絶縁膜として用いると、素子の微細化や高集積化を進めることができる。
【0037】
上記の本実施形態に係る半導体装置は、高耐圧PMOSトランジスタ(第1トランジスタ)が高耐圧PMOSトランジスタの形成領域を素子分離するように選択的に残して形成された第1素子分離絶縁膜で分離されているので、高耐圧トランジスタの良好な特性を確保することができ、一方、低耐圧PMOSおよびNMOSトランジスタ(第2トランジスタ)が半導体基板を選択的に酸化して形成された第2素子分離絶縁膜(LOSOC素子分離絶縁膜)で分離されているので、素子の微細化や高集積化を容易に実現できる。
【0038】
上記の本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
図面上、半導体基板1上の各領域を、高耐圧PMOSトランジスタ(Tr1)形成領域R1、高耐圧NMOSトランジスタ(Tr2)形成領域R2、低耐圧PMOSトランジスタ(Tr3)形成領域R3、低耐圧NMOSトランジスタ(Tr4)形成領域R4に区分して説明する。
【0039】
半導体基板1には、イオン注入などにより、予め、高耐圧PMOSトランジスタ(Tr1)形成領域R1にN型ウェル11およびP型ドレイン領域12が形成され、高耐圧NMOSトランジスタ(Tr2)形成領域R2にN型ドレイン領域21が形成され、低耐圧PMOSトランジスタ(Tr3)形成領域R3にN型ウェル31が形成されている。各トランジスタ形成領域は、それぞれのチャネル形成領域を有している。
まず、図2(A)に示すように、上記の半導体基板1上に、全面に、例えば酸化シリコンなどの絶縁膜2aを600nmの膜厚で形成する。
【0040】
次に、図2(B)に示すように、絶縁膜2a上に、第1素子分離絶縁膜の形成領域を保護する不図示の第1マスク層を形成し、得られた第1マスク層を用いて第1素子分離絶縁膜の形成領域に選択的に残すように絶縁膜2aをパターン加工して、第1素子分離絶縁膜2とする。
第1素子分離絶縁膜2は、高耐圧PMOSトランジスタ(Tr1)形成領域R1と高耐圧NMOSトランジスタ(Tr2)形成領域R2における素子分離絶縁膜として用いられる。
【0041】
次に、図3(A)に示すように、例えば窒化シリコンを成膜してパターン加工することにより、半導体基板1の低耐圧PMOSトランジスタ形成領域R3および低耐圧NMOSトランジスタの形成領域R4において、素子分離絶縁膜の形成領域を開口する第2マスク層4を形成する。
第2マスク層4は、高耐圧PMOSトランジスタ形成領域R1においては、チャネル形成領域が開口するパターンで形成する。
【0042】
次に、図3(B)に示すように、第2マスク層4をマスクとして熱酸化処理を行うことで、半導体基板1の低耐圧PMOSトランジスタ形成領域R3および低耐圧NMOSトランジスタの形成領域R4において、第2マスク層4の開口部分における半導体基板1の表面が選択的に酸化して、第2素子分離絶縁膜4を形成する。例えば900℃で300分程度の熱酸化処理を行うことで、400nm程度の膜厚の素子分離絶縁膜が得られる。
一方で、高耐圧PMOSトランジスタ形成領域R1においては、チャネル形成領域における半導体基板1の表面が選択的に酸化されて、第2素子分離絶縁膜の形成と同時に、第2素子分離絶縁膜の膜厚と実質的に同じである400nm程度の膜厚のゲート絶縁膜16が形成される。
【0043】
次に、図4(A)に示すように、エッチング処理により第2マスク層4を選択的に除去する。
【0044】
次に、図4(B)に示すように、全面に熱酸化処理を行うことで、高耐圧NMOSトランジスタ(Tr2)形成領域R2、低耐圧PMOSトランジスタ(Tr3)形成領域R3および低耐圧NMOSトランジスタ(Tr4)形成領域R4のそれぞれのチャネル形成領域における半導体基板1の表面に、ゲート絶縁膜(25,33,42)を同時に形成する。例えば、850℃で7分程度の熱酸化処理を行うことで、14nm程度の膜厚のゲート絶縁膜(25,33,42)が形成される。
このように、高耐圧NMOSトランジスタ(Tr2)、低耐圧PMOSトランジスタ(Tr3)および低耐圧NMOSトランジスタ(Tr4)の用のゲート絶縁膜(25,33,42)は、高耐圧PMOSトランジスタ(Tr1)のゲート絶縁膜より薄く形成する。
一方で、高耐圧PMOSトランジスタ(Tr1)形成領域R1においても、チャネル形成領域ではなく、ドレイン領域における半導体基板の表面が上記と同様の絶縁膜で被覆される。
【0045】
次に、図5(A)に示すように、例えばCVD(化学気相成長)法などにより全面にポリシリコンを堆積させ、レジスト膜をパターン形成してエッチング加工することで、高耐圧PMOSトランジスタ(Tr1)形成領域R1、高耐圧NMOSトランジスタ(Tr2)形成領域R2、低耐圧PMOSトランジスタ(Tr3)形成領域R3、低耐圧NMOSトランジスタ(Tr4)形成領域R4のそれぞれにおいて、ゲート絶縁膜(16,25,33,42)の上層に、ゲート電極(17,26,34,43)を形成する。
【0046】
次に、高耐圧PMOSトランジスタ(Tr1)形成領域R1、高耐圧NMOSトランジスタ(Tr2)形成領域R2、低耐圧PMOSトランジスタ(Tr3)形成領域R3、低耐圧NMOSトランジスタ(Tr4)形成領域R4のそれぞれにおいて、ゲート電極やレジスト膜などをマスクとしてイオン注入を行い、各トランジスタ形成領域のチャネル形成領域に接続するソースドレイン領域を形成する。
【0047】
例えば、図5(B)に示すように、P型不純物注入領域を開口するパターンのレジスト膜PRをパターン形成し、P型不純物をイオン注入して、P+型ドレイン領域13,P+型ソース領域14,P+型バックゲート24,P+型ソースドレイン領域32を形成する。
次に、N型不純物注入領域を開口するパターンのレジスト膜をパターン形成し、N型不純物をイオン注入して、N+型バックゲート15,N+型ドレイン領域22,N+型ソース領域23,N+型ソースドレイン領域41を形成する。
以上で、図1に示す構造の半導体装置が得られる。
【0048】
上記の本実施形態の半導体装置の製造方法によれば、高耐圧PMOSトランジスタ(第1トランジスタ)の形成領域において半導体基板に選択的に残して第1素子分離絶縁膜を形成しているので、高耐圧トランジスタなどの良好な特性を確保することができ、一方、低耐圧PMOSおよびNMOSトランジスタ(第2トランジスタ)の形成領域において半導体基板を選択的に酸化して第2素子分離絶縁膜(LOCOS素子分離絶縁膜)を形成しているので、素子の微細化や高集積化を容易に実現できる。
【0049】
また、上記のように高耐圧PMOSトランジスタのゲート絶縁膜16と第2素子分離絶縁膜3の形成を同時に行うことにより、熱工程の短縮、さらには製造工程の短縮を実現することができる。
さらに、熱工程を短縮することにより、過度に熱工程を行うことが好ましくない素子の特性を高く維持することができる。
【0050】
例えば、従来方法では、低耐圧PMOSおよびNMOSトランジスタは2μm程度のゲート長が限界であったが、本実施形態を適用すると、製造工程をほとんど変えることなく、0.6μm程度のゲート長まで微細化でき、例えばロジックCMOSトランジスタの高集積化に大きな効果をもたらす。
【0051】
第2実施形態
図6は本実施形態に係る半導体装置の断面図である。
第1実施形態と同様の構成であるが、半導体基板1として、基板1a上に酸化シリコンなどの絶縁膜1bを介してP型シリコン半導体層1cが積層したSOI(semiconductor on insulator)構造の基板となっており、P型シリコン半導体層1cに、第1実施形態と同様に、高耐圧PMOSトランジスタTr1、高耐圧NMOSトランジスタTr2、低耐圧PMOSトランジスタTr3およびNMOSトランジスタTr4が形成されている。
上記以外の構成は実質的に第1実施形態と同様である。
【0052】
本実施形態の半導体装置においても、第1実施形態と同様に、高耐圧PMOSトランジスタ(第1トランジスタ)が、高耐圧PMOSトランジスタの形成領域を素子分離するように選択的に残して形成された第1素子分離絶縁膜で分離されているので、高耐圧トランジスタの良好な特性を確保することができ、一方、低耐圧PMOSおよびNMOSトランジスタ(第2トランジスタ)が半導体基板を選択的に酸化して形成された第2素子分離絶縁膜(LOSOC素子分離絶縁膜)で分離されているので、素子の微細化や高集積化を容易に実現できる。
本実施形態においては、高耐圧PMOSトランジスタTr1と高耐圧NMOSトランジスタTr2についてそれぞれ区分けをしておらず、同一の半導体層1c内に形成しているが、半導体層1cの表面から絶縁膜1bに達する絶縁層を形成して各高耐圧トランジスタを囲い込み、高耐圧PMOSトランジスタTr1と高耐圧NMOSトランジスタTr2をそれぞれ個別に分離した構成としてもよい。この場合、各高耐圧トランジスタは、絶縁層で区分けされた各半導体層に個別に形成される。
【0053】
本実施形態のようなSOI基板においては、低耐圧PMOSおよびNMOSトランジスタに過度の熱処理を印加するとコンタミネーションが蓄積して特性が低下してしまうという問題が生じる場合があるが、本実施形態においては、熱工程を短縮することができるので過度の熱処理を回避でき、上記の問題を抑制することができる。これは、特に、高耐圧トランジスタが個別に分離して形成される場合に有効である。
【0054】
本発明は上記の説明に限定されない。
例えば、上記の実施形態においては、高耐圧トランジスタと低耐圧トランジスタという耐圧の異なる2種類のトランジスタを有する半導体装置について説明しているが、これに限らず、ゲート絶縁膜の膜厚が異なる2種類のトランジスタを有する半導体装置について、本発明を適用することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【0055】
本発明の半導体装置は、ゲート絶縁膜の膜厚が異なる2種類のトランジスタを有する半導体装置に適用できる。
また、本発明の半導体装置の製造方法は、ゲート絶縁膜の膜厚が異なる2種類のトランジスタを有する半導体装置を製造する方法に適用できる。
【図面の簡単な説明】
【0056】
【図1】図1は本発明の第1実施形態に係る半導体装置の断面図である。
【図2】図2(A)および図2(B)は本発明の第1実施形態に係る半導体装置の製造工程を示す断面図である。
【図3】図3(A)および図3(B)は本発明の第1実施形態に係る半導体装置の製造工程を示す断面図である。
【図4】図4(A)および図4(B)は本発明の第1実施形態に係る半導体装置の製造工程を示す断面図である。
【図5】図5(A)および図5(B)は本発明の第1実施形態に係る半導体装置の製造工程を示す断面図である。
【図6】図6は本発明の第2実施形態に係る半導体装置の断面図である。
【図7】図7は従来例に係る半導体装置の断面図である。
【図8】図8(A)および図8(B)は従来例に係る半導体装置の製造工程を示す断面図である。
【図9】図9(A)および図9(B)は従来例に係る半導体装置の製造工程を示す断面図である。
【図10】図10(A)および図10(B)は従来例に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【0057】
1…半導体基板、1a…基板、1b…絶縁膜、1c…半導体層、2…第1素子分離絶縁膜、2a…絶縁膜、3…第2素子分離絶縁膜、4…第2マスク層、11…N型ウェル、12…P型ドレイン領域、13…P+型ドレイン領域、14…P+型ソース領域、15…N+型バックゲート、16…ゲート絶縁膜、17…ゲート電極、21…N型ドレイン領域、22…N+型ドレイン領域、23…N+型ソース領域、24…P+型バックゲート、25…ゲート絶縁膜、26…ゲート電極、31…N型ウェル、32…P+型ソースドレイン領域、33…ゲート絶縁膜、34…ゲート電極、41…N+型ソースドレイン領域、42…ゲート絶縁膜、43…ゲート電極、R1…高耐圧PMOSトランジスタ形成領域、R2…高耐圧NMOSトランジスタ形成領域、R3…低耐圧PMOSトランジスタ形成領域、R4…低耐圧NMOSトランジスタ形成領域、Tr1…高耐圧PMOSトランジスタ、Tr2…高耐圧NMOSトランジスタ、Tr3…低耐圧PMOSトランジスタ、Tr4…低耐圧NMOSトランジスタ
【特許請求の範囲】
【請求項1】
半導体基板と、
第1トランジスタ形成領域を素子分離するように、前記半導体基板上に選択的に残されて形成された第1素子分離絶縁膜と、
第2トランジスタ形成領域を素子分離するように、前記半導体基板の表層部が選択的に酸化されて形成された第2素子分離絶縁膜と、
前記第1素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第1チャネル形成領域および第1ソースドレイン領域と、前記第1チャネル形成領域上に形成された第1の膜厚の第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第1ゲート電極とを有する第1トランジスタと、
前記第2素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第2チャネル形成領域および第2ソースドレイン領域と、前記第2チャネル形成領域上に形成された前記題1の膜厚より薄い第2の膜厚の第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第2ゲート電極とを有する第2トランジスタと
を有する半導体装置。
【請求項2】
前記第1ゲート絶縁膜と前記第2素子分離絶縁膜が実質的に同じ膜厚である
請求項1に記載の半導体装置。
【請求項3】
前記第1トランジスタが高耐圧トランジスタであり、前記第2トランジスタが低耐圧トランジスタである
請求項1に記載の半導体装置。
【請求項4】
前記第1ソースドレイン領域に隣接してバックゲート領域が形成されている
請求項1に記載の半導体装置。
【請求項5】
前記第2トランジスタとして、第1導電型トランジスタと第2導電型トランジスタが形成されている
請求項1に記載の半導体装置。
【請求項6】
前記第1素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第3チャネル形成領域および第3ソースドレイン領域と、前記第3チャネル形成領域上に形成された前記題1の膜厚より薄い第3の膜厚の第3ゲート絶縁膜と、前記第3ゲート絶縁膜上に形成された第3ゲート電極とを有する第3トランジスタをさらに有する
請求項1に記載の半導体装置。
【請求項7】
前記半導体基板が、基板上に絶縁膜を介して半導体層を有するSOI(semiconductor on insulator)構造の基板である
請求項1に記載の半導体装置。
【請求項8】
前記SOI構造の基板において、前記第1のトランジスタが形成されている前記半導体層の領域が、前記半導体層の表面から前記絶縁膜に達するように形成された絶縁層によって個別に絶縁分離されている
請求項7に記載の半導体装置。
【請求項9】
第1チャネル形成領域を有する半導体基板の第1トランジスタ形成領域を素子分離するように選択的に残して第1素子分離絶縁膜を形成する工程と、
第2チャネル形成領域を有する前記半導体基板の第2トランジスタ形成領域を素子分離するように前記半導体基板の表層部を選択的に酸化して第2素子分離絶縁膜を形成する工程と、
前記第1トランジスタ形成領域において前記半導体基板の表面に第1の膜厚の第1ゲート絶縁膜を形成する工程と、
前記第2トランジスタ形成領域において前記半導体基板の表面に前記第1の膜厚よりも薄い第2の膜厚の第2ゲート絶縁膜を形成する工程と、
前記第1ゲート絶縁膜上に第1ゲート電極を形成し、前記第2ゲート絶縁膜上に第2ゲート電極を形成する工程と、
前記第1チャネル形成領域に接続する第1ソースドレイン領域を形成し、第2チャネル形成領域に接続する第2ソースドレイン領域を形成する工程と
を有する半導体装置の製造方法。
【請求項10】
前記第2素子分離絶縁膜を形成する工程と前記第1ゲート絶縁膜を形成する工程とを同時に行う
請求項9に記載の半導体装置の製造方法。
【請求項11】
前記第1素子分離絶縁膜を形成する工程が、
前記半導体基板上に全面に絶縁膜を形成する工程と、
前記絶縁膜上に前記第1素子分離絶縁膜の形成領域を保護する第1マスク層を形成する工程と、
前記第1マスク層を用いて前記第1素子分離絶縁膜の形成領域に選択的に残すように前記絶縁膜をパターン加工して前記第1素子分離絶縁膜とする工程と
を含む請求項9に記載の半導体装置の製造方法。
【請求項12】
前記第2素子分離絶縁膜を形成する工程が、
前記半導体基板に前記第2素子分離絶縁膜の形成領域を除く領域を保護する第2マスク層を形成する工程と、
前記第2マスク層から露出した前記第2素子分離絶縁膜の形成領域における前記半導体基板の表層部を選択的に酸化して、前記第2素子分離絶縁膜を形成する工程と
を含む請求項9に記載の半導体装置の製造方法。
【請求項13】
前記第1ゲート絶縁膜を形成する工程が、
前記半導体基板に前記第1トランジスタ形成領域を除く領域を保護する第2マスク層を形成する工程と、
前記第2マスク層から露出した前記第1トランジスタ形成領域における前記半導体基板の表層部を選択的に酸化して、前記第1ゲート絶縁膜を形成する工程と
を含む請求項9に記載の半導体装置の製造方法。
【請求項1】
半導体基板と、
第1トランジスタ形成領域を素子分離するように、前記半導体基板上に選択的に残されて形成された第1素子分離絶縁膜と、
第2トランジスタ形成領域を素子分離するように、前記半導体基板の表層部が選択的に酸化されて形成された第2素子分離絶縁膜と、
前記第1素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第1チャネル形成領域および第1ソースドレイン領域と、前記第1チャネル形成領域上に形成された第1の膜厚の第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第1ゲート電極とを有する第1トランジスタと、
前記第2素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第2チャネル形成領域および第2ソースドレイン領域と、前記第2チャネル形成領域上に形成された前記題1の膜厚より薄い第2の膜厚の第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第2ゲート電極とを有する第2トランジスタと
を有する半導体装置。
【請求項2】
前記第1ゲート絶縁膜と前記第2素子分離絶縁膜が実質的に同じ膜厚である
請求項1に記載の半導体装置。
【請求項3】
前記第1トランジスタが高耐圧トランジスタであり、前記第2トランジスタが低耐圧トランジスタである
請求項1に記載の半導体装置。
【請求項4】
前記第1ソースドレイン領域に隣接してバックゲート領域が形成されている
請求項1に記載の半導体装置。
【請求項5】
前記第2トランジスタとして、第1導電型トランジスタと第2導電型トランジスタが形成されている
請求項1に記載の半導体装置。
【請求項6】
前記第1素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第3チャネル形成領域および第3ソースドレイン領域と、前記第3チャネル形成領域上に形成された前記題1の膜厚より薄い第3の膜厚の第3ゲート絶縁膜と、前記第3ゲート絶縁膜上に形成された第3ゲート電極とを有する第3トランジスタをさらに有する
請求項1に記載の半導体装置。
【請求項7】
前記半導体基板が、基板上に絶縁膜を介して半導体層を有するSOI(semiconductor on insulator)構造の基板である
請求項1に記載の半導体装置。
【請求項8】
前記SOI構造の基板において、前記第1のトランジスタが形成されている前記半導体層の領域が、前記半導体層の表面から前記絶縁膜に達するように形成された絶縁層によって個別に絶縁分離されている
請求項7に記載の半導体装置。
【請求項9】
第1チャネル形成領域を有する半導体基板の第1トランジスタ形成領域を素子分離するように選択的に残して第1素子分離絶縁膜を形成する工程と、
第2チャネル形成領域を有する前記半導体基板の第2トランジスタ形成領域を素子分離するように前記半導体基板の表層部を選択的に酸化して第2素子分離絶縁膜を形成する工程と、
前記第1トランジスタ形成領域において前記半導体基板の表面に第1の膜厚の第1ゲート絶縁膜を形成する工程と、
前記第2トランジスタ形成領域において前記半導体基板の表面に前記第1の膜厚よりも薄い第2の膜厚の第2ゲート絶縁膜を形成する工程と、
前記第1ゲート絶縁膜上に第1ゲート電極を形成し、前記第2ゲート絶縁膜上に第2ゲート電極を形成する工程と、
前記第1チャネル形成領域に接続する第1ソースドレイン領域を形成し、第2チャネル形成領域に接続する第2ソースドレイン領域を形成する工程と
を有する半導体装置の製造方法。
【請求項10】
前記第2素子分離絶縁膜を形成する工程と前記第1ゲート絶縁膜を形成する工程とを同時に行う
請求項9に記載の半導体装置の製造方法。
【請求項11】
前記第1素子分離絶縁膜を形成する工程が、
前記半導体基板上に全面に絶縁膜を形成する工程と、
前記絶縁膜上に前記第1素子分離絶縁膜の形成領域を保護する第1マスク層を形成する工程と、
前記第1マスク層を用いて前記第1素子分離絶縁膜の形成領域に選択的に残すように前記絶縁膜をパターン加工して前記第1素子分離絶縁膜とする工程と
を含む請求項9に記載の半導体装置の製造方法。
【請求項12】
前記第2素子分離絶縁膜を形成する工程が、
前記半導体基板に前記第2素子分離絶縁膜の形成領域を除く領域を保護する第2マスク層を形成する工程と、
前記第2マスク層から露出した前記第2素子分離絶縁膜の形成領域における前記半導体基板の表層部を選択的に酸化して、前記第2素子分離絶縁膜を形成する工程と
を含む請求項9に記載の半導体装置の製造方法。
【請求項13】
前記第1ゲート絶縁膜を形成する工程が、
前記半導体基板に前記第1トランジスタ形成領域を除く領域を保護する第2マスク層を形成する工程と、
前記第2マスク層から露出した前記第1トランジスタ形成領域における前記半導体基板の表層部を選択的に酸化して、前記第1ゲート絶縁膜を形成する工程と
を含む請求項9に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2006−135102(P2006−135102A)
【公開日】平成18年5月25日(2006.5.25)
【国際特許分類】
【出願番号】特願2004−322774(P2004−322774)
【出願日】平成16年11月5日(2004.11.5)
【出願人】(390020248)日本テキサス・インスツルメンツ株式会社 (219)
【Fターム(参考)】
【公開日】平成18年5月25日(2006.5.25)
【国際特許分類】
【出願日】平成16年11月5日(2004.11.5)
【出願人】(390020248)日本テキサス・インスツルメンツ株式会社 (219)
【Fターム(参考)】
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