半導体装置およびその製造方法
【課題】CMP研磨により上面を平坦化する際にスクラッチが生じにくい半導体装置およびその製造方法を提供する。
【解決手段】半導体基板SUBの主表面に形成された下地パターン層を覆うように第1の層間絶縁膜IL1が形成されている。第2の層間絶縁膜IL2は第1の層間絶縁膜IL1上に選択的に形成されている。第3の層間絶縁膜IL3は第1および第2の層間絶縁膜IL1、IL2上を覆うように形成され、かつ上面が平坦化されている。第2の層間絶縁膜IL2の半導体基板SUBの主表面からの最上部の位置が、第1の層間絶縁膜IL1の上記主表面からの最上部の位置よりも高い。
【解決手段】半導体基板SUBの主表面に形成された下地パターン層を覆うように第1の層間絶縁膜IL1が形成されている。第2の層間絶縁膜IL2は第1の層間絶縁膜IL1上に選択的に形成されている。第3の層間絶縁膜IL3は第1および第2の層間絶縁膜IL1、IL2上を覆うように形成され、かつ上面が平坦化されている。第2の層間絶縁膜IL2の半導体基板SUBの主表面からの最上部の位置が、第1の層間絶縁膜IL1の上記主表面からの最上部の位置よりも高い。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、平坦化された絶縁膜を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
近年、ロジックデバイスのトランジスタのゲートと第1配線との間の層間絶縁膜にはUSG(Undoped Silicate Glass)膜を用いることが主流になっている。その成膜方法としては幾つかの方法があるが、その優れた埋め込み特性からオゾン(O3)と正珪酸四エチル(Si(OC2H5)4:以下、TEOSと称する)とを原料とした熱による常圧CVD(Chemical Vapor Deposition)あるいは準常圧CVD法が多く採用されてきた。上記のO3/TEOS系熱CVD法は埋め込み性に優れるが、この方法により得られたUSG膜はプラズマCVD法により得られたUSG膜よりも低硬度である。低硬度のUSG膜はその次の工程であるCMP(Chemical Mechanical Polishing)平坦化を行う際にスクラッチが発生し易く問題となる。
【0003】
一般的に成膜後の高温熱処理を行うことで、USG膜の密度が増大し硬度が上がることが知られている。しかし、ニッケルシリサイドに代表される新材料の導入に伴う製造プロセス温度の低温化により、十分な熱処理を掛けることは困難になりつつある。そのため、プラズマCVD法によって成膜した硬度の高いUSG膜を上部に積み足して、CMPの被研磨膜として用いる方法が一般的に用いられている。
【0004】
たとえば特開2006−41107号公報(特許文献1)には、熱CVD法によりUSG膜を成膜した後、プラズマCVD法によりUSG膜を成膜して2層構造のUSG膜とし、この後CMPによりUSG膜を平坦化処理して層間絶縁膜とする技術が開示されている。
【特許文献1】特開2006−41107号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
半導体素子の微細化が進むと層間絶縁膜下層のエッチングストッパ層が薄くなる。このため、層間絶縁膜自体も薄くする必要があるのに加えて、CMP後の層間絶縁膜の膜厚ばらつきを小さくする必要がある。従来技術ではCMP研磨膜となるプラズマCVD法によって成膜したUSG膜があるため、プラズマCVD法の膜厚の面内分布ばらつきとCMP法の面内ばらつきとを加味しなければならなず、膜厚分布の均一化が困難であった。
【0006】
このため、プラズマUSG膜の膜厚が厚いところと薄いところとが生じる。よって、コンタクトホールが開口可能な厚みになるまで層間絶縁膜をCMPで研磨すると、厚みの薄いプラズマUSG膜の部分がすべて除去されて、O3/TEOS系USG膜が露出する場合がある。この場合、上述したように、O3/TEOS系USG膜は硬度が低いため、CMP平坦化時にスクラッチが生じるという課題があった。
【0007】
本発明は、上記の課題を鑑みてなされたものであり、その目的は、CMP研磨により上面を平坦化する際にスクラッチが生じにくい半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【0008】
本実施の形態の半導体装置は、半導体基板と、下地パターン層と、第1の絶縁膜と、第2の絶縁膜と、第3の絶縁膜とを備えている。半導体基板は主表面を有している。下地パターン層は主表面上に形成されている。第1の絶縁膜は下地パターン層を覆うように主表面上に形成されている。第2の絶縁膜は第1の絶縁膜上に選択的に形成されている。第3の絶縁膜は第1および第2の絶縁膜上を覆うように形成され、かつ上面が平坦化されている。第2の絶縁膜の上記主表面からの最上部の位置が、第1の絶縁膜の上記主表面からの最上部の位置よりも高い。
【発明の効果】
【0009】
本実施の形態の半導体装置によれば、第2の絶縁膜の半導体基板の主表面からの最上部の位置が、第1の絶縁膜の上記主表面からの最上部の位置よりも高い。このため、第3の絶縁膜の最上部の位置から第1の絶縁膜の最上部の位置までの距離は、第3の絶縁膜の膜厚と、第2の絶縁膜の最上部の位置から第1の絶縁膜の最上部の位置までの距離との和となる。これにより、CMP研磨時の第3の絶縁膜の上面から第1の絶縁膜に達するまでの物理的な距離を大きく確保することができる。よって、このCMP研磨時に第1の絶縁膜が露出することを防止することができ、それにより第1の絶縁膜にスクラッチが生じることを抑制することができる。
【発明を実施するための最良の形態】
【0010】
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置の構成を概略的に示す断面図である。図1を参照して、半導体基板SUBの主表面には、たとえばSTI(Shallow Trench Isolation)よりなる素子分離構造TIが形成されている。この素子分離構造TIは、半導体基板SUBの主表面に形成された溝TRCと、その溝TRC内を埋め込む埋め込み絶縁膜EIとを有している。
【0011】
素子分離構造TIにより電気的に分離された半導体基板SUBの主表面に、たとえば半導体素子としてMOS(Metal Oxide Semiconductor)トランジスタTRが形成されている。このMOSトランジスタTRは、1対のソース/ドレイン領域SDと、ゲート絶縁膜GIと、ゲート電極層GEとを有している。
【0012】
1対のソース/ドレイン領域SDは、半導体基板SUBの主表面に互いに距離をおいて形成されている。1対のソース/ドレイン領域SDの各々は、低濃度領域LDと高濃度領域HDとからなるLDD(Lightly Doped Drain)構造を有している。ゲート絶縁膜GIは、1対のソース/ドレイン領域SDに挟まれる半導体基板SUBの主表面上に形成されており、たとえばシリコン酸化膜、シリコン窒化膜などからなっている。ゲート電極層GEは、半導体基板SUBと絶縁するようにゲート絶縁膜GI上に形成されており、たとえば不純物がドープされた多結晶シリコン膜からなっている。
【0013】
このゲート電極層GEの側壁を覆うように、たとえばシリコン酸化膜よりなるサイドウォールスペーサ形状の側壁絶縁膜SWIが形成されている。なお1対のソース/ドレイン領域SDおよびゲート電極層GEの表面には、低抵抗化のためシリサイド層SCが形成されていることが好ましい。このシリサイド層SCは、たとえばニッケルシリサイド層である。
【0014】
上記のように半導体基板SUBの主表面上には、たとえばゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWIよりなる下地パターン層が形成されている。この下地パターン層を覆うように半導体基板SUBの主表面上に、層間絶縁膜のエッチング時にエッチングストッパとして機能する絶縁性のエッチングストッパ層ESが形成されている。このエッチングストッパ層ESは、たとえばシリコン窒化膜よりなっている。
【0015】
この下地パターン層を覆うようにエッチングストッパ層ES上に、第1の層間絶縁膜IL1が形成されている。この第1の層間絶縁膜IL1は、たとえばO3とTEOSとを原料とした熱による常圧CVDあるいは準常圧CVD法により形成されたUSG膜(以下、O3/TEOS系USG膜と称する)よりなっている。
【0016】
この第1の層間絶縁膜IL1上に第2の層間絶縁膜IL2が選択的に形成されている。この第2の層間絶縁膜IL2は、たとえばプラズマCVD法により形成されたUSG膜(以下、プラズマUSG膜と称する)よりなっている。この第2の層間絶縁膜IL2は、下地パターン層の凹部、つまり下地パターン(ゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWI)が形成されていない領域上に位置している。
【0017】
第1および第2の層間絶縁膜IL1、IL2を覆うように第3の層間絶縁膜IL3が形成されている。この第3の層間絶縁膜IL3は、たとえばプラズマUSG膜よりなっており、たとえばCMP法により平坦化された上面を有している。
【0018】
第3の層間絶縁膜IL3の上面から上記の絶縁膜ES、IL1〜IL3を貫通してソース/ドレイン領域SDに達するように貫通孔THが形成されている。この貫通孔TH内には、埋め込み導電層CLがソース/ドレイン領域SDと電気的に接続するように形成されている。ダマシン配線が採用されている場合には、貫通孔THは配線用溝とその配線用溝からソース/ドレイン領域SDに達するコンタクトホールとを有している。その場合、埋め込み導電層CLは配線用溝内の配線部分とコンタクトホール内のプラグ部分とを有している。また通常の配線が採用されている場合には、貫通孔THはコンタクトホールであり、配線層は埋め込み導電層CLとは別途に第3の層間絶縁膜IL3の上面上に形成される。
【0019】
第2の層間絶縁膜IL2の最上部の半導体基板SUBの主表面からの高さ位置H1が、第1の層間絶縁膜IL1の最上部の半導体基板SUBの主表面からの高さ位置H2よりも高くなっている。また第1の層間絶縁膜IL1の下地パターン層の形成領域上に形成された部分の厚みH3が、第1の層間絶縁膜IL1の下地パターン層の形成領域以外の領域上に形成された部分の厚み(たとえばH4)よりも薄くなっている。
【0020】
なお第1の層間絶縁膜IL1の最上部および第2の層間絶縁膜IL2の最上部の各々は、下地パターン(ゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWI)が形成されていない領域上に位置している。
【0021】
また第1の層間絶縁膜IL1はたとえばO3/TEOS系USG膜よりなっており、5.5GPa程度の硬度を有している。第2および第3の層間絶縁膜IL2、IL3はたとえばプラズマUSG膜よりなっており、10GPa程度の硬度を有している。このように第1の層間絶縁膜IL1は7GPa以下の硬度を有し、かつ第2および第3の層間絶縁膜IL2、IL3は7GPaより高い硬度を有しているため、第1の層間絶縁膜IL1の硬度は第2および第3の層間絶縁膜IL2、IL3の硬度よりも低くなっている。なお、この硬度は、たとえばインデンテーション法(尖った圧子を膜表面に押し込みながら必要な荷重(力)を測定する方法)により測定することができる。
【0022】
次に、本実施の形態の半導体装置の製造方法について説明する。
図2〜図11は、本発明の実施の形態1における半導体装置の製造方法を工程順に示す概略断面図である。図2を参照して、たとえばシリコンよりなる半導体基板SUBの主表面に溝TRCが形成された後に、その溝TRC内に絶縁膜EIが埋め込まれることにより、STIよりなる素子分離構造TIが形成される。この後、半導体基板SUBの主表面が酸素と水分を含む雰囲気化で熱処理される。これにより、半導体基板SUBの主表面のシリコンが酸化されて、たとえばシリコン酸化膜よりなるゲート絶縁膜GIが形成される。ここでは、ゲート絶縁膜GIとしてたとえば約950℃の温度で酸化処理が行なわれて約8nmの厚みのシリコン酸化膜が形成される。
【0023】
図3を参照して、ゲート絶縁膜GI上に不純物がドープされた多結晶シリコンからなるゲート用導電層GEが形成される。このゲート用導電層GEが、一般的な写真製版技術およびプラズマエッチング技術でパターニングされる。これにより、ゲート用導電層GEからゲート電極層GEが形成される。ここでは、たとえば高さ180nmのゲート電極層GEが形成される。
【0024】
この後、ゲート電極層GEなどをマスクとして、たとえばイオン注入などにより半導体基板SUBの主表面に不純物が注入される。これにより、半導体基板SUBの主表面にソース/ドレイン領域をなす低濃度領域LDが形成される。
【0025】
図4を参照して、ゲート電極層GEを覆うように半導体基板SUBの主表面全面にたとえば熱CVD法により20nmの膜厚のシリコン窒化膜よりなる絶縁膜SWIが形成される。この絶縁膜SWIに、ゲート電極層GEの上面および半導体基板SUBの主表面が露出するまでたとえばプラズマを用いたエッチバックが施される。これにより、ゲート電極層GEの側面を覆うように、たとえばシリコン窒化膜からなるサイドウォールスペーサ状の側壁絶縁膜SWIが形成される。
【0026】
この後、ゲート電極層GE、側壁絶縁膜SWIなどをマスクとして、たとえばイオン注入などにより半導体基板SUBの主表面に不純物が注入される。これにより、半導体基板SUBの主表面にソース/ドレイン領域をなす高濃度領域HDが形成される。この高濃度領域HDと低濃度領域LDとによりLDD構造のソース/ドレイン領域SDが形成される。
【0027】
図5を参照して、半導体基板SUBの主表面全面に、たとえばスパッタにより10nmの膜厚のニッケル層が形成され、その後500℃での熱処理が施される。これにより、半導体基板SUBの露出した主表面およびゲート電極層GEの上面に、たとえばニッケルシリサイドよりなるシリサイド層SCが形成される。上記により、半導体基板SUBの主表面上には、たとえばゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWIよりなる下地パターン層が形成される。
【0028】
図6を参照して、下地パターン層(ゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWI)を覆うように半導体基板SUBの主表面に、たとえばプラズマCVD法により450℃の温度にて40nmの膜厚でシリコン窒化膜からなるエッチングストッパ層ESが形成される。このエッチングストッパ層ES上に、たとえばオゾンと正珪酸四エチル(有機材料)を原料とした熱CVD法により450℃の温度にて150nmの膜厚でO3/TEOS系USG膜よりなる第1の層間絶縁膜IL1が形成される。
【0029】
図7を参照して、第1の層間絶縁膜IL1上に、たとえばプラズマCVD法により150nmの膜厚でプラズマUSG膜よりなる第2の層間絶縁膜IL2が形成される。なお、この段階ではまだ上部に配線構造を形成する訳ではないので、完全な平坦化は必要ない。従って、成膜量が少なくても問題ない。
【0030】
図8を参照して、たとえばCMP法により第2の層間絶縁膜IL2が研磨され、これにより第2の層間絶縁膜IL2の下にある第1の層間絶縁膜IL1の一部表面が露出する。この際、下地パターン層の凸部(つまりゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWIが形成された領域)の上方において第2の層間絶縁膜IL2から第1の層間絶縁膜IL1の一部表面が露出する。上記の第2の層間絶縁膜IL2の成膜工程において第2の層間絶縁膜IL2の成膜量を減らすことで、このCMP法による研磨量を連動して減らすことができる。
【0031】
図9を参照して、第2の層間絶縁膜IL2から第1の層間絶縁膜IL1が露出した状態でフッ酸系のウエットエッチング(等方性エッチング)が行われる。このフッ酸系のウエットエッチングでは、O3/TEOS系USG膜の方がプラズマUSG膜よりエッチング速度が大きくなる。このため、上記のフッ酸系のウエットエッチングを行うことで、第1の層間絶縁膜IL1を第2の層間絶縁膜IL2よりも優先的にエッチングすることができる。これにより、下地パターンの凸部(つまりゲート電極層GEおよび側壁絶縁膜SWIが形成された領域)上方に位置する第1の層間絶縁膜IL1が選択的にエッチング除去され、減厚される。
【0032】
仮に第1の層間絶縁膜IL1と第2の層間絶縁膜IL2とのウエットエッチングにおける速度差が大きすぎる場合には、図6で示した第1の層間絶縁膜IL1の成膜後に適当な熱処理を行って第1の層間絶縁膜IL1を改質することで、上記のウエットエッチングにおける第1の層間絶縁膜IL1のエッチングレートを下げることもできる。
【0033】
図10を参照して、第1および第2の層間絶縁膜IL1、IL2の上に、たとえばプラズマCVD法により200nmの膜厚でプラズマUSG膜よりなる第3の層間絶縁膜IL3が形成される。
【0034】
図11を参照して、第3の層間絶縁膜IL3の上面がCMP法により平坦化される。
この後、層間絶縁膜IL1〜IL3とエッチングストッパ層ESとを貫通してソース/ドレイン領域SDに達する貫通孔THが形成され、この貫通孔TH内に導電層CLが埋め込まれることにより、図1に示す本実施の形態の半導体装置が製造される。
【0035】
本実施の形態によれば、図9に示すように下地パターンの凸部(つまりゲート電極層GEおよび側壁絶縁膜SWIが形成された領域)上方の第1の層間絶縁膜IL1が優先的にエッチング除去されるため、図11に示すCMP研磨により上面を平坦化する際にスクラッチの発生を抑制することができる。以下、そのことを説明する。
【0036】
図12は、たとえばO3/TEOS系USG膜IL11とプラズマUSG膜IL12とを1層ずつ順に積層した後の半導体装置の構成を概略的に示す断面図である。この図12を参照して、層間絶縁膜の膜厚バラツキを考えてみる。O3/TEOS系USG膜IL11の平均膜厚が150nm、プラズマUSG膜IL12の平均膜厚が300nmである場合、合計の平均膜厚は450nmとなる。
【0037】
これら各工程の成膜量、若しくは除膜量のバラツキが平均値に対して±10%でカバーできているとすると、成膜の2工程合計で450nm±10%、すなわち405nm〜495nmの範囲で層間絶縁膜の膜厚がばらついていることになる。貫通孔THの開口可能な層間絶縁膜膜厚の上限が300nmの場合、CMP法により、最低495−300=195nmの厚み研磨する必要がある。この値がCMPの研磨量の最小値、すなわち平均研磨量の−10%とするならば、必要な平均研磨量は216nm、さらに研磨量の最大値は238nmとなる。
【0038】
一方で最も層間絶縁膜が薄い部分をCMP法で最も研磨した場合を想定すると、405−238=167nmとなる。この部分のO3/TEOS系USG膜IL11の膜厚は150nm−15nm(つまり150nmの10%)=135nmであり、その上部のプラズマUSG膜IL12の厚みは167−135=32nmであり、30nm程度しか残らない。
【0039】
以上の考察は層間絶縁膜の下に下地パターンによる凹凸がない場合であるが、実際には配線構造の凹凸がある。前述の例において配線段差が30nm以上あると配線上のプラズマUSG膜は全て研磨され、O3/TEOS系USG膜IL11が露出することになる。図13にこの様子を示す。図13に示すように、O3/TEOS系USG膜IL11が露出している部分ではCMP法によるスクラッチが発生する可能性がある。
【0040】
一方、本実施の形態においては、図8に示すように第1の層間絶縁膜IL1の凹部を埋め込むように第2の層間絶縁膜IL2が形成された後に、図9に示すように第2の層間絶縁膜IL2がマスクのように用いられて第1の層間絶縁膜IL1の凸部が優先的に除去される。これにより、半導体基板SUBの主表面からの第1の層間絶縁膜IL1の最も高い位置は、半導体基板SUBの主表面からの第2の層間絶縁膜IL2の最も高い位置よりも低くなる。
【0041】
この状態で、第1および第2の層間絶縁膜IL1、IL2上に第3の層間絶縁膜IL3が成膜されると、図14に示すように、半導体基板SUBの主表面からの第3の層間絶縁膜IL3の最も高い位置(たとえばポイントP3)は、半導体基板SUBの主表面からの第2の層間絶縁膜IL2の最も高い位置(たとえばポイントP2)の真上に位置することになる。
【0042】
ここで、半導体基板SUBの主表面からの第1の層間絶縁膜IL1の最も高い位置(P1)は、上記の第2の層間絶縁膜IL2の最も高い位置(P2)よりも低い位置にある。このため、第3の層間絶縁膜IL3の最も高い位置(P3)から第1の層間絶縁膜IL1の最も高い位置(P1)までの距離T3は、第3の層間絶縁膜IL3の膜厚T1と、第2の層間絶縁膜IL2の最も高い位置(P2)から第1の層間絶縁膜IL1の最も高い位置(P1)までの距離T2との和となる。この距離T3は、図12に示す構成の層間絶縁膜IL12の最も高い位置(P12)から層間絶縁膜IL11の最も高い位置(P11)までの距離T1よりも、距離T2だけ長くなっている。
【0043】
このように本実施の形態においては、下地パターンの凸部(つまりゲート電極層GEおよび側壁絶縁膜SWIが形成された領域)上方の第1の層間絶縁膜IL1を優先的にエッチング除去することで、CMP研磨時の第3の層間絶縁膜IL3の上面から第1の層間絶縁膜IL1に達するまでの物理的な距離を大きく確保することができる。このため、このCMP研磨時に第1の層間絶縁膜IL1が露出することを防止することができ、それにより第1の層間絶縁膜IL1にスクラッチが生じることを抑制することができる。
【0044】
また図8におけるCMP法により第1の層間絶縁膜IL1にスクラッチが生じる場合もある。しかし、図9におけるフッ酸系のウエットエッチングにより第1の層間絶縁膜IL1を選択的に除去することにより、第1の層間絶縁膜IL1のスクラッチが生じた部分も除去される。よって、従来例のようなスクラッチによる問題は本実施の形態においては生じない。
【0045】
(実施の形態2)
上記の実施の形態1においては、図9でウエットエッチング(等方性エッチング)により第1の層間絶縁膜IL1の凸部を優先的にエッチングする場合について説明したが、第1の層間絶縁膜IL1の凸部はドライエッチング(異方性エッチング)によって優先的にエッチングされてもよい。以下、その内容について説明する。
【0046】
図15は、本発明の実施の形態2における半導体装置の構成を概略的に示す断面図である。図15を参照して、本実施の形態の構成は、実施の形態1の構成と比較して、層間絶縁膜の構成において異なっている。
【0047】
本実施の形態の構成においては、エッチングストッパ層ES上に、層間絶縁膜IL1、IL21、IL22が形成されている。第1の層間絶縁膜IL1は、エッチングストッパ層ES上を覆うように形成されている。この第1の層間絶縁膜IL1は、たとえばO3/TEOS系USG膜よりなっている。
【0048】
この第1の層間絶縁膜IL1上に第2の層間絶縁膜IL21が選択的に形成されている。この第2の層間絶縁膜IL21は、たとえばプラズマUSG膜よりなっている。この第2の層間絶縁膜IL21は、下地パターン層の凹部、つまりゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWIが形成されていない領域上に位置している。
【0049】
第1および第2の層間絶縁膜IL1、IL21を覆うように第3の層間絶縁膜IL22が形成されている。この第3の層間絶縁膜IL22は、たとえばプラズマUSG膜よりなっており、たとえばCMP法により平坦化された上面を有している。
【0050】
第3の層間絶縁膜IL22の上面から上記の絶縁膜ES、IL1、IL21、IL22を貫通してソース/ドレイン領域SDに達するように貫通孔THが形成されている。この貫通孔TH内には、埋め込み導電層CLがソース/ドレイン領域SDと電気的に接続するように形成されている。
【0051】
第1の層間絶縁膜IL1の第2の層間絶縁膜IL21が形成されていない部分の表面には凹部が設けられている。この凹部は、ドライエッチングを経て形成されるものであるため、図1に示す構成の凹部よりも側壁と底壁との交差部のエッジが急峻になっている。
【0052】
第2の層間絶縁膜IL21の最上部の半導体基板SUBの主表面からの高さ位置H11が、第1の層間絶縁膜IL1の最上部の半導体基板SUBの主表面からの高さ位置H12よりも高くなっている。また第1の層間絶縁膜IL1の下地パターン層の形成領域上に形成された部分の厚みH13が、第1の層間絶縁膜IL1の下地パターン層の形成領域以外の領域上に形成された部分の厚み(たとえばH14)よりも薄くなっている。
【0053】
また第1の層間絶縁膜IL1はたとえばO3/TEOS系USG膜よりなっており、5.5GPa程度の硬度を有している。第2および第3の層間絶縁膜IL21、IL22はたとえばプラズマUSG膜よりなっており、10GPa程度の硬度を有している。このように第1の層間絶縁膜IL1は7GPa以下の硬度を有し、かつ第2および第3の層間絶縁膜IL21、IL22は7GPaより高い硬度を有しているため、第1の層間絶縁膜IL1の硬度は第2および第3の層間絶縁膜IL21、IL22の硬度よりも低くなっている。
【0054】
なお、これ以外の構成については、上述した実施の形態1の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【0055】
次に、本実施の形態の半導体装置の製造方法について説明する。
図16〜図19は、本発明の実施の形態2における半導体装置の製造方法を工程順に示す概略断面図である。本実施の形態の製造方法は、まず図1〜図6に示す実施の形態1の工程と同様の工程を経る。この後、図16を参照して、第1の層間絶縁膜IL1上に、たとえばプラズマCVD法により100nmの膜厚でプラズマUSG膜よりなる第2の層間絶縁膜IL21が形成される。この第2の層間絶縁膜IL21上に、たとえば50nmの膜厚でシリコン窒化膜よりなるエッチングストッパ層ES2が形成される。このエッチングストッパ層ES2上に、たとえばプラズマCVD法により100nmの膜厚でプラズマUSG膜よりなる絶縁膜IL31が形成される。
【0056】
図17を参照して、たとえばCMP法により絶縁膜IL31およびエッチングストッパ層ES2が研磨され、これにより第2の層間絶縁膜IL21の一部表面が露出する。この際、下地パターンの凸部(つまりゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWIが形成された領域)の真上に位置する第2の層間絶縁膜IL21の一部表面が露出する。この際、適当なCMP法の条件を用いることで、エッチングストッパ層ES2をCMP法における終点検出層として使用することもできる。
【0057】
図18を参照して、エッチングストッパ層ES2から層間絶縁膜IL21が露出した状態でドライエッチングが行われる。このドライエッチングでは、CF4ガスを用いることにより、シリコン窒化膜に対するUSG膜のエッチング選択比が確保されている。このドライエッチングにより、USG膜よりなる絶縁膜IL31、IL21、IL1が異方的にエッチング除去される。これにより、絶縁膜IL31はほとんど除去されてエッチングストッパ層ESの表面が露出し、かつエッチングストッパ層ESから露出した層間絶縁膜IL21、IL1の表面に凹部(溝)が形成される。この後、リン酸によりエッチングストッパ層ES2が選択的にエッチング除去される。
【0058】
図19を参照して、第1および第2の層間絶縁膜IL1、IL21上に、たとえばHDP(High Density Plasma)−CVD法によりプラズマUSG膜よりなる第3の層間絶縁膜IL22が形成される。そして、第3の層間絶縁膜IL22の上面がCMP法により平坦化される。この後、層間絶縁膜IL22、IL21、IL1とエッチングストッパ層ESとを貫通してソース/ドレイン領域SDに達する貫通孔THが形成され、この貫通孔TH内に導電層CLが埋め込まれることにより、図15に示す本実施の形態の半導体装置が製造される。
【0059】
本実施の形態によれば、実施の形態1と同様、図18に示すように下地パターンの凸部(つまりゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWIが形成された領域)上方の層間絶縁膜IL1、IL21が優先的にエッチング除去されるため、図19に示すCMP研磨により第3の層間絶縁膜IL22の上面を平坦化する際にスクラッチの発生を抑制することができる。
【0060】
上記の実施の形態1および2においては下地パターン層としてゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWIについて説明したが、下地パターン層はこれに限定されるものではなく、配線などの他の導電層や絶縁膜による凹凸よりなるパターンであってもよい。
【0061】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【0062】
本発明は、平坦化された絶縁膜を有する半導体装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【0063】
【図1】本発明の実施の形態1における半導体装置の構成を概略的に示す断面図である。
【図2】本発明の実施の形態1における半導体装置の製造方法の第1工程を示す概略断面図である。
【図3】本発明の実施の形態1における半導体装置の製造方法の第2工程を示す概略断面図である。
【図4】本発明の実施の形態1における半導体装置の製造方法の第3工程を示す概略断面図である。
【図5】本発明の実施の形態1における半導体装置の製造方法の第4工程を示す概略断面図である。
【図6】本発明の実施の形態1における半導体装置の製造方法の第5工程を示す概略断面図である。
【図7】本発明の実施の形態1における半導体装置の製造方法の第6工程を示す概略断面図である。
【図8】本発明の実施の形態1における半導体装置の製造方法の第7工程を示す概略断面図である。
【図9】本発明の実施の形態1における半導体装置の製造方法の第8工程を示す概略断面図である。
【図10】本発明の実施の形態1における半導体装置の製造方法の10工程を示す概略断面図である。
【図11】本発明の実施の形態1における半導体装置の製造方法の第11工程を示す概略断面図である。
【図12】たとえばO3/TEOS系USG膜IL11とプラズマUSG膜IL12とを1層ずつ順に積層した後の半導体装置の構成を概略的に示す断面図である。
【図13】図12の状態からプラズマUSG膜IL12の上面をCMP法により平坦化した場合にO3/TEOS系USG膜IL11が露出した様子を示す概略断面図である。
【図14】本発明の実施の形態1において、CMP研磨時の層間絶縁膜IL3の上面から層間絶縁膜IL1に達するまでの物理的な距離を大きく確保できることを説明するための概略断面図である。
【図15】本発明の実施の形態2における半導体装置の構成を概略的に示す断面図である。
【図16】本発明の実施の形態2における半導体装置の製造方法の第1工程を示す概略断面図である。
【図17】本発明の実施の形態2における半導体装置の製造方法の第2工程を示す概略断面図である。
【図18】本発明の実施の形態2における半導体装置の製造方法の第3工程を示す概略断面図である。
【図19】本発明の実施の形態2における半導体装置の製造方法の第4工程を示す概略断面図である。
【符号の説明】
【0064】
CL 導電層、EI 埋め込み絶縁膜、ES,ES2 エッチングストッパ層、GE ゲート電極層、GI ゲート絶縁膜、HD 高濃度領域、IL1〜IL3,IL11,IL12,IL21,IL22,IL31 層間絶縁膜、LD 低濃度領域、SC シリサイド層、SD ソース/ドレイン領域、SWI 側壁絶縁膜、SUB 半導体基板、TH 貫通孔、TI 素子分離構造、TR トランジスタ、TRC 溝。
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、平坦化された絶縁膜を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
近年、ロジックデバイスのトランジスタのゲートと第1配線との間の層間絶縁膜にはUSG(Undoped Silicate Glass)膜を用いることが主流になっている。その成膜方法としては幾つかの方法があるが、その優れた埋め込み特性からオゾン(O3)と正珪酸四エチル(Si(OC2H5)4:以下、TEOSと称する)とを原料とした熱による常圧CVD(Chemical Vapor Deposition)あるいは準常圧CVD法が多く採用されてきた。上記のO3/TEOS系熱CVD法は埋め込み性に優れるが、この方法により得られたUSG膜はプラズマCVD法により得られたUSG膜よりも低硬度である。低硬度のUSG膜はその次の工程であるCMP(Chemical Mechanical Polishing)平坦化を行う際にスクラッチが発生し易く問題となる。
【0003】
一般的に成膜後の高温熱処理を行うことで、USG膜の密度が増大し硬度が上がることが知られている。しかし、ニッケルシリサイドに代表される新材料の導入に伴う製造プロセス温度の低温化により、十分な熱処理を掛けることは困難になりつつある。そのため、プラズマCVD法によって成膜した硬度の高いUSG膜を上部に積み足して、CMPの被研磨膜として用いる方法が一般的に用いられている。
【0004】
たとえば特開2006−41107号公報(特許文献1)には、熱CVD法によりUSG膜を成膜した後、プラズマCVD法によりUSG膜を成膜して2層構造のUSG膜とし、この後CMPによりUSG膜を平坦化処理して層間絶縁膜とする技術が開示されている。
【特許文献1】特開2006−41107号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
半導体素子の微細化が進むと層間絶縁膜下層のエッチングストッパ層が薄くなる。このため、層間絶縁膜自体も薄くする必要があるのに加えて、CMP後の層間絶縁膜の膜厚ばらつきを小さくする必要がある。従来技術ではCMP研磨膜となるプラズマCVD法によって成膜したUSG膜があるため、プラズマCVD法の膜厚の面内分布ばらつきとCMP法の面内ばらつきとを加味しなければならなず、膜厚分布の均一化が困難であった。
【0006】
このため、プラズマUSG膜の膜厚が厚いところと薄いところとが生じる。よって、コンタクトホールが開口可能な厚みになるまで層間絶縁膜をCMPで研磨すると、厚みの薄いプラズマUSG膜の部分がすべて除去されて、O3/TEOS系USG膜が露出する場合がある。この場合、上述したように、O3/TEOS系USG膜は硬度が低いため、CMP平坦化時にスクラッチが生じるという課題があった。
【0007】
本発明は、上記の課題を鑑みてなされたものであり、その目的は、CMP研磨により上面を平坦化する際にスクラッチが生じにくい半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【0008】
本実施の形態の半導体装置は、半導体基板と、下地パターン層と、第1の絶縁膜と、第2の絶縁膜と、第3の絶縁膜とを備えている。半導体基板は主表面を有している。下地パターン層は主表面上に形成されている。第1の絶縁膜は下地パターン層を覆うように主表面上に形成されている。第2の絶縁膜は第1の絶縁膜上に選択的に形成されている。第3の絶縁膜は第1および第2の絶縁膜上を覆うように形成され、かつ上面が平坦化されている。第2の絶縁膜の上記主表面からの最上部の位置が、第1の絶縁膜の上記主表面からの最上部の位置よりも高い。
【発明の効果】
【0009】
本実施の形態の半導体装置によれば、第2の絶縁膜の半導体基板の主表面からの最上部の位置が、第1の絶縁膜の上記主表面からの最上部の位置よりも高い。このため、第3の絶縁膜の最上部の位置から第1の絶縁膜の最上部の位置までの距離は、第3の絶縁膜の膜厚と、第2の絶縁膜の最上部の位置から第1の絶縁膜の最上部の位置までの距離との和となる。これにより、CMP研磨時の第3の絶縁膜の上面から第1の絶縁膜に達するまでの物理的な距離を大きく確保することができる。よって、このCMP研磨時に第1の絶縁膜が露出することを防止することができ、それにより第1の絶縁膜にスクラッチが生じることを抑制することができる。
【発明を実施するための最良の形態】
【0010】
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置の構成を概略的に示す断面図である。図1を参照して、半導体基板SUBの主表面には、たとえばSTI(Shallow Trench Isolation)よりなる素子分離構造TIが形成されている。この素子分離構造TIは、半導体基板SUBの主表面に形成された溝TRCと、その溝TRC内を埋め込む埋め込み絶縁膜EIとを有している。
【0011】
素子分離構造TIにより電気的に分離された半導体基板SUBの主表面に、たとえば半導体素子としてMOS(Metal Oxide Semiconductor)トランジスタTRが形成されている。このMOSトランジスタTRは、1対のソース/ドレイン領域SDと、ゲート絶縁膜GIと、ゲート電極層GEとを有している。
【0012】
1対のソース/ドレイン領域SDは、半導体基板SUBの主表面に互いに距離をおいて形成されている。1対のソース/ドレイン領域SDの各々は、低濃度領域LDと高濃度領域HDとからなるLDD(Lightly Doped Drain)構造を有している。ゲート絶縁膜GIは、1対のソース/ドレイン領域SDに挟まれる半導体基板SUBの主表面上に形成されており、たとえばシリコン酸化膜、シリコン窒化膜などからなっている。ゲート電極層GEは、半導体基板SUBと絶縁するようにゲート絶縁膜GI上に形成されており、たとえば不純物がドープされた多結晶シリコン膜からなっている。
【0013】
このゲート電極層GEの側壁を覆うように、たとえばシリコン酸化膜よりなるサイドウォールスペーサ形状の側壁絶縁膜SWIが形成されている。なお1対のソース/ドレイン領域SDおよびゲート電極層GEの表面には、低抵抗化のためシリサイド層SCが形成されていることが好ましい。このシリサイド層SCは、たとえばニッケルシリサイド層である。
【0014】
上記のように半導体基板SUBの主表面上には、たとえばゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWIよりなる下地パターン層が形成されている。この下地パターン層を覆うように半導体基板SUBの主表面上に、層間絶縁膜のエッチング時にエッチングストッパとして機能する絶縁性のエッチングストッパ層ESが形成されている。このエッチングストッパ層ESは、たとえばシリコン窒化膜よりなっている。
【0015】
この下地パターン層を覆うようにエッチングストッパ層ES上に、第1の層間絶縁膜IL1が形成されている。この第1の層間絶縁膜IL1は、たとえばO3とTEOSとを原料とした熱による常圧CVDあるいは準常圧CVD法により形成されたUSG膜(以下、O3/TEOS系USG膜と称する)よりなっている。
【0016】
この第1の層間絶縁膜IL1上に第2の層間絶縁膜IL2が選択的に形成されている。この第2の層間絶縁膜IL2は、たとえばプラズマCVD法により形成されたUSG膜(以下、プラズマUSG膜と称する)よりなっている。この第2の層間絶縁膜IL2は、下地パターン層の凹部、つまり下地パターン(ゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWI)が形成されていない領域上に位置している。
【0017】
第1および第2の層間絶縁膜IL1、IL2を覆うように第3の層間絶縁膜IL3が形成されている。この第3の層間絶縁膜IL3は、たとえばプラズマUSG膜よりなっており、たとえばCMP法により平坦化された上面を有している。
【0018】
第3の層間絶縁膜IL3の上面から上記の絶縁膜ES、IL1〜IL3を貫通してソース/ドレイン領域SDに達するように貫通孔THが形成されている。この貫通孔TH内には、埋め込み導電層CLがソース/ドレイン領域SDと電気的に接続するように形成されている。ダマシン配線が採用されている場合には、貫通孔THは配線用溝とその配線用溝からソース/ドレイン領域SDに達するコンタクトホールとを有している。その場合、埋め込み導電層CLは配線用溝内の配線部分とコンタクトホール内のプラグ部分とを有している。また通常の配線が採用されている場合には、貫通孔THはコンタクトホールであり、配線層は埋め込み導電層CLとは別途に第3の層間絶縁膜IL3の上面上に形成される。
【0019】
第2の層間絶縁膜IL2の最上部の半導体基板SUBの主表面からの高さ位置H1が、第1の層間絶縁膜IL1の最上部の半導体基板SUBの主表面からの高さ位置H2よりも高くなっている。また第1の層間絶縁膜IL1の下地パターン層の形成領域上に形成された部分の厚みH3が、第1の層間絶縁膜IL1の下地パターン層の形成領域以外の領域上に形成された部分の厚み(たとえばH4)よりも薄くなっている。
【0020】
なお第1の層間絶縁膜IL1の最上部および第2の層間絶縁膜IL2の最上部の各々は、下地パターン(ゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWI)が形成されていない領域上に位置している。
【0021】
また第1の層間絶縁膜IL1はたとえばO3/TEOS系USG膜よりなっており、5.5GPa程度の硬度を有している。第2および第3の層間絶縁膜IL2、IL3はたとえばプラズマUSG膜よりなっており、10GPa程度の硬度を有している。このように第1の層間絶縁膜IL1は7GPa以下の硬度を有し、かつ第2および第3の層間絶縁膜IL2、IL3は7GPaより高い硬度を有しているため、第1の層間絶縁膜IL1の硬度は第2および第3の層間絶縁膜IL2、IL3の硬度よりも低くなっている。なお、この硬度は、たとえばインデンテーション法(尖った圧子を膜表面に押し込みながら必要な荷重(力)を測定する方法)により測定することができる。
【0022】
次に、本実施の形態の半導体装置の製造方法について説明する。
図2〜図11は、本発明の実施の形態1における半導体装置の製造方法を工程順に示す概略断面図である。図2を参照して、たとえばシリコンよりなる半導体基板SUBの主表面に溝TRCが形成された後に、その溝TRC内に絶縁膜EIが埋め込まれることにより、STIよりなる素子分離構造TIが形成される。この後、半導体基板SUBの主表面が酸素と水分を含む雰囲気化で熱処理される。これにより、半導体基板SUBの主表面のシリコンが酸化されて、たとえばシリコン酸化膜よりなるゲート絶縁膜GIが形成される。ここでは、ゲート絶縁膜GIとしてたとえば約950℃の温度で酸化処理が行なわれて約8nmの厚みのシリコン酸化膜が形成される。
【0023】
図3を参照して、ゲート絶縁膜GI上に不純物がドープされた多結晶シリコンからなるゲート用導電層GEが形成される。このゲート用導電層GEが、一般的な写真製版技術およびプラズマエッチング技術でパターニングされる。これにより、ゲート用導電層GEからゲート電極層GEが形成される。ここでは、たとえば高さ180nmのゲート電極層GEが形成される。
【0024】
この後、ゲート電極層GEなどをマスクとして、たとえばイオン注入などにより半導体基板SUBの主表面に不純物が注入される。これにより、半導体基板SUBの主表面にソース/ドレイン領域をなす低濃度領域LDが形成される。
【0025】
図4を参照して、ゲート電極層GEを覆うように半導体基板SUBの主表面全面にたとえば熱CVD法により20nmの膜厚のシリコン窒化膜よりなる絶縁膜SWIが形成される。この絶縁膜SWIに、ゲート電極層GEの上面および半導体基板SUBの主表面が露出するまでたとえばプラズマを用いたエッチバックが施される。これにより、ゲート電極層GEの側面を覆うように、たとえばシリコン窒化膜からなるサイドウォールスペーサ状の側壁絶縁膜SWIが形成される。
【0026】
この後、ゲート電極層GE、側壁絶縁膜SWIなどをマスクとして、たとえばイオン注入などにより半導体基板SUBの主表面に不純物が注入される。これにより、半導体基板SUBの主表面にソース/ドレイン領域をなす高濃度領域HDが形成される。この高濃度領域HDと低濃度領域LDとによりLDD構造のソース/ドレイン領域SDが形成される。
【0027】
図5を参照して、半導体基板SUBの主表面全面に、たとえばスパッタにより10nmの膜厚のニッケル層が形成され、その後500℃での熱処理が施される。これにより、半導体基板SUBの露出した主表面およびゲート電極層GEの上面に、たとえばニッケルシリサイドよりなるシリサイド層SCが形成される。上記により、半導体基板SUBの主表面上には、たとえばゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWIよりなる下地パターン層が形成される。
【0028】
図6を参照して、下地パターン層(ゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWI)を覆うように半導体基板SUBの主表面に、たとえばプラズマCVD法により450℃の温度にて40nmの膜厚でシリコン窒化膜からなるエッチングストッパ層ESが形成される。このエッチングストッパ層ES上に、たとえばオゾンと正珪酸四エチル(有機材料)を原料とした熱CVD法により450℃の温度にて150nmの膜厚でO3/TEOS系USG膜よりなる第1の層間絶縁膜IL1が形成される。
【0029】
図7を参照して、第1の層間絶縁膜IL1上に、たとえばプラズマCVD法により150nmの膜厚でプラズマUSG膜よりなる第2の層間絶縁膜IL2が形成される。なお、この段階ではまだ上部に配線構造を形成する訳ではないので、完全な平坦化は必要ない。従って、成膜量が少なくても問題ない。
【0030】
図8を参照して、たとえばCMP法により第2の層間絶縁膜IL2が研磨され、これにより第2の層間絶縁膜IL2の下にある第1の層間絶縁膜IL1の一部表面が露出する。この際、下地パターン層の凸部(つまりゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWIが形成された領域)の上方において第2の層間絶縁膜IL2から第1の層間絶縁膜IL1の一部表面が露出する。上記の第2の層間絶縁膜IL2の成膜工程において第2の層間絶縁膜IL2の成膜量を減らすことで、このCMP法による研磨量を連動して減らすことができる。
【0031】
図9を参照して、第2の層間絶縁膜IL2から第1の層間絶縁膜IL1が露出した状態でフッ酸系のウエットエッチング(等方性エッチング)が行われる。このフッ酸系のウエットエッチングでは、O3/TEOS系USG膜の方がプラズマUSG膜よりエッチング速度が大きくなる。このため、上記のフッ酸系のウエットエッチングを行うことで、第1の層間絶縁膜IL1を第2の層間絶縁膜IL2よりも優先的にエッチングすることができる。これにより、下地パターンの凸部(つまりゲート電極層GEおよび側壁絶縁膜SWIが形成された領域)上方に位置する第1の層間絶縁膜IL1が選択的にエッチング除去され、減厚される。
【0032】
仮に第1の層間絶縁膜IL1と第2の層間絶縁膜IL2とのウエットエッチングにおける速度差が大きすぎる場合には、図6で示した第1の層間絶縁膜IL1の成膜後に適当な熱処理を行って第1の層間絶縁膜IL1を改質することで、上記のウエットエッチングにおける第1の層間絶縁膜IL1のエッチングレートを下げることもできる。
【0033】
図10を参照して、第1および第2の層間絶縁膜IL1、IL2の上に、たとえばプラズマCVD法により200nmの膜厚でプラズマUSG膜よりなる第3の層間絶縁膜IL3が形成される。
【0034】
図11を参照して、第3の層間絶縁膜IL3の上面がCMP法により平坦化される。
この後、層間絶縁膜IL1〜IL3とエッチングストッパ層ESとを貫通してソース/ドレイン領域SDに達する貫通孔THが形成され、この貫通孔TH内に導電層CLが埋め込まれることにより、図1に示す本実施の形態の半導体装置が製造される。
【0035】
本実施の形態によれば、図9に示すように下地パターンの凸部(つまりゲート電極層GEおよび側壁絶縁膜SWIが形成された領域)上方の第1の層間絶縁膜IL1が優先的にエッチング除去されるため、図11に示すCMP研磨により上面を平坦化する際にスクラッチの発生を抑制することができる。以下、そのことを説明する。
【0036】
図12は、たとえばO3/TEOS系USG膜IL11とプラズマUSG膜IL12とを1層ずつ順に積層した後の半導体装置の構成を概略的に示す断面図である。この図12を参照して、層間絶縁膜の膜厚バラツキを考えてみる。O3/TEOS系USG膜IL11の平均膜厚が150nm、プラズマUSG膜IL12の平均膜厚が300nmである場合、合計の平均膜厚は450nmとなる。
【0037】
これら各工程の成膜量、若しくは除膜量のバラツキが平均値に対して±10%でカバーできているとすると、成膜の2工程合計で450nm±10%、すなわち405nm〜495nmの範囲で層間絶縁膜の膜厚がばらついていることになる。貫通孔THの開口可能な層間絶縁膜膜厚の上限が300nmの場合、CMP法により、最低495−300=195nmの厚み研磨する必要がある。この値がCMPの研磨量の最小値、すなわち平均研磨量の−10%とするならば、必要な平均研磨量は216nm、さらに研磨量の最大値は238nmとなる。
【0038】
一方で最も層間絶縁膜が薄い部分をCMP法で最も研磨した場合を想定すると、405−238=167nmとなる。この部分のO3/TEOS系USG膜IL11の膜厚は150nm−15nm(つまり150nmの10%)=135nmであり、その上部のプラズマUSG膜IL12の厚みは167−135=32nmであり、30nm程度しか残らない。
【0039】
以上の考察は層間絶縁膜の下に下地パターンによる凹凸がない場合であるが、実際には配線構造の凹凸がある。前述の例において配線段差が30nm以上あると配線上のプラズマUSG膜は全て研磨され、O3/TEOS系USG膜IL11が露出することになる。図13にこの様子を示す。図13に示すように、O3/TEOS系USG膜IL11が露出している部分ではCMP法によるスクラッチが発生する可能性がある。
【0040】
一方、本実施の形態においては、図8に示すように第1の層間絶縁膜IL1の凹部を埋め込むように第2の層間絶縁膜IL2が形成された後に、図9に示すように第2の層間絶縁膜IL2がマスクのように用いられて第1の層間絶縁膜IL1の凸部が優先的に除去される。これにより、半導体基板SUBの主表面からの第1の層間絶縁膜IL1の最も高い位置は、半導体基板SUBの主表面からの第2の層間絶縁膜IL2の最も高い位置よりも低くなる。
【0041】
この状態で、第1および第2の層間絶縁膜IL1、IL2上に第3の層間絶縁膜IL3が成膜されると、図14に示すように、半導体基板SUBの主表面からの第3の層間絶縁膜IL3の最も高い位置(たとえばポイントP3)は、半導体基板SUBの主表面からの第2の層間絶縁膜IL2の最も高い位置(たとえばポイントP2)の真上に位置することになる。
【0042】
ここで、半導体基板SUBの主表面からの第1の層間絶縁膜IL1の最も高い位置(P1)は、上記の第2の層間絶縁膜IL2の最も高い位置(P2)よりも低い位置にある。このため、第3の層間絶縁膜IL3の最も高い位置(P3)から第1の層間絶縁膜IL1の最も高い位置(P1)までの距離T3は、第3の層間絶縁膜IL3の膜厚T1と、第2の層間絶縁膜IL2の最も高い位置(P2)から第1の層間絶縁膜IL1の最も高い位置(P1)までの距離T2との和となる。この距離T3は、図12に示す構成の層間絶縁膜IL12の最も高い位置(P12)から層間絶縁膜IL11の最も高い位置(P11)までの距離T1よりも、距離T2だけ長くなっている。
【0043】
このように本実施の形態においては、下地パターンの凸部(つまりゲート電極層GEおよび側壁絶縁膜SWIが形成された領域)上方の第1の層間絶縁膜IL1を優先的にエッチング除去することで、CMP研磨時の第3の層間絶縁膜IL3の上面から第1の層間絶縁膜IL1に達するまでの物理的な距離を大きく確保することができる。このため、このCMP研磨時に第1の層間絶縁膜IL1が露出することを防止することができ、それにより第1の層間絶縁膜IL1にスクラッチが生じることを抑制することができる。
【0044】
また図8におけるCMP法により第1の層間絶縁膜IL1にスクラッチが生じる場合もある。しかし、図9におけるフッ酸系のウエットエッチングにより第1の層間絶縁膜IL1を選択的に除去することにより、第1の層間絶縁膜IL1のスクラッチが生じた部分も除去される。よって、従来例のようなスクラッチによる問題は本実施の形態においては生じない。
【0045】
(実施の形態2)
上記の実施の形態1においては、図9でウエットエッチング(等方性エッチング)により第1の層間絶縁膜IL1の凸部を優先的にエッチングする場合について説明したが、第1の層間絶縁膜IL1の凸部はドライエッチング(異方性エッチング)によって優先的にエッチングされてもよい。以下、その内容について説明する。
【0046】
図15は、本発明の実施の形態2における半導体装置の構成を概略的に示す断面図である。図15を参照して、本実施の形態の構成は、実施の形態1の構成と比較して、層間絶縁膜の構成において異なっている。
【0047】
本実施の形態の構成においては、エッチングストッパ層ES上に、層間絶縁膜IL1、IL21、IL22が形成されている。第1の層間絶縁膜IL1は、エッチングストッパ層ES上を覆うように形成されている。この第1の層間絶縁膜IL1は、たとえばO3/TEOS系USG膜よりなっている。
【0048】
この第1の層間絶縁膜IL1上に第2の層間絶縁膜IL21が選択的に形成されている。この第2の層間絶縁膜IL21は、たとえばプラズマUSG膜よりなっている。この第2の層間絶縁膜IL21は、下地パターン層の凹部、つまりゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWIが形成されていない領域上に位置している。
【0049】
第1および第2の層間絶縁膜IL1、IL21を覆うように第3の層間絶縁膜IL22が形成されている。この第3の層間絶縁膜IL22は、たとえばプラズマUSG膜よりなっており、たとえばCMP法により平坦化された上面を有している。
【0050】
第3の層間絶縁膜IL22の上面から上記の絶縁膜ES、IL1、IL21、IL22を貫通してソース/ドレイン領域SDに達するように貫通孔THが形成されている。この貫通孔TH内には、埋め込み導電層CLがソース/ドレイン領域SDと電気的に接続するように形成されている。
【0051】
第1の層間絶縁膜IL1の第2の層間絶縁膜IL21が形成されていない部分の表面には凹部が設けられている。この凹部は、ドライエッチングを経て形成されるものであるため、図1に示す構成の凹部よりも側壁と底壁との交差部のエッジが急峻になっている。
【0052】
第2の層間絶縁膜IL21の最上部の半導体基板SUBの主表面からの高さ位置H11が、第1の層間絶縁膜IL1の最上部の半導体基板SUBの主表面からの高さ位置H12よりも高くなっている。また第1の層間絶縁膜IL1の下地パターン層の形成領域上に形成された部分の厚みH13が、第1の層間絶縁膜IL1の下地パターン層の形成領域以外の領域上に形成された部分の厚み(たとえばH14)よりも薄くなっている。
【0053】
また第1の層間絶縁膜IL1はたとえばO3/TEOS系USG膜よりなっており、5.5GPa程度の硬度を有している。第2および第3の層間絶縁膜IL21、IL22はたとえばプラズマUSG膜よりなっており、10GPa程度の硬度を有している。このように第1の層間絶縁膜IL1は7GPa以下の硬度を有し、かつ第2および第3の層間絶縁膜IL21、IL22は7GPaより高い硬度を有しているため、第1の層間絶縁膜IL1の硬度は第2および第3の層間絶縁膜IL21、IL22の硬度よりも低くなっている。
【0054】
なお、これ以外の構成については、上述した実施の形態1の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【0055】
次に、本実施の形態の半導体装置の製造方法について説明する。
図16〜図19は、本発明の実施の形態2における半導体装置の製造方法を工程順に示す概略断面図である。本実施の形態の製造方法は、まず図1〜図6に示す実施の形態1の工程と同様の工程を経る。この後、図16を参照して、第1の層間絶縁膜IL1上に、たとえばプラズマCVD法により100nmの膜厚でプラズマUSG膜よりなる第2の層間絶縁膜IL21が形成される。この第2の層間絶縁膜IL21上に、たとえば50nmの膜厚でシリコン窒化膜よりなるエッチングストッパ層ES2が形成される。このエッチングストッパ層ES2上に、たとえばプラズマCVD法により100nmの膜厚でプラズマUSG膜よりなる絶縁膜IL31が形成される。
【0056】
図17を参照して、たとえばCMP法により絶縁膜IL31およびエッチングストッパ層ES2が研磨され、これにより第2の層間絶縁膜IL21の一部表面が露出する。この際、下地パターンの凸部(つまりゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWIが形成された領域)の真上に位置する第2の層間絶縁膜IL21の一部表面が露出する。この際、適当なCMP法の条件を用いることで、エッチングストッパ層ES2をCMP法における終点検出層として使用することもできる。
【0057】
図18を参照して、エッチングストッパ層ES2から層間絶縁膜IL21が露出した状態でドライエッチングが行われる。このドライエッチングでは、CF4ガスを用いることにより、シリコン窒化膜に対するUSG膜のエッチング選択比が確保されている。このドライエッチングにより、USG膜よりなる絶縁膜IL31、IL21、IL1が異方的にエッチング除去される。これにより、絶縁膜IL31はほとんど除去されてエッチングストッパ層ESの表面が露出し、かつエッチングストッパ層ESから露出した層間絶縁膜IL21、IL1の表面に凹部(溝)が形成される。この後、リン酸によりエッチングストッパ層ES2が選択的にエッチング除去される。
【0058】
図19を参照して、第1および第2の層間絶縁膜IL1、IL21上に、たとえばHDP(High Density Plasma)−CVD法によりプラズマUSG膜よりなる第3の層間絶縁膜IL22が形成される。そして、第3の層間絶縁膜IL22の上面がCMP法により平坦化される。この後、層間絶縁膜IL22、IL21、IL1とエッチングストッパ層ESとを貫通してソース/ドレイン領域SDに達する貫通孔THが形成され、この貫通孔TH内に導電層CLが埋め込まれることにより、図15に示す本実施の形態の半導体装置が製造される。
【0059】
本実施の形態によれば、実施の形態1と同様、図18に示すように下地パターンの凸部(つまりゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWIが形成された領域)上方の層間絶縁膜IL1、IL21が優先的にエッチング除去されるため、図19に示すCMP研磨により第3の層間絶縁膜IL22の上面を平坦化する際にスクラッチの発生を抑制することができる。
【0060】
上記の実施の形態1および2においては下地パターン層としてゲート絶縁膜GI、ゲート電極層GEおよび側壁絶縁膜SWIについて説明したが、下地パターン層はこれに限定されるものではなく、配線などの他の導電層や絶縁膜による凹凸よりなるパターンであってもよい。
【0061】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【0062】
本発明は、平坦化された絶縁膜を有する半導体装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【0063】
【図1】本発明の実施の形態1における半導体装置の構成を概略的に示す断面図である。
【図2】本発明の実施の形態1における半導体装置の製造方法の第1工程を示す概略断面図である。
【図3】本発明の実施の形態1における半導体装置の製造方法の第2工程を示す概略断面図である。
【図4】本発明の実施の形態1における半導体装置の製造方法の第3工程を示す概略断面図である。
【図5】本発明の実施の形態1における半導体装置の製造方法の第4工程を示す概略断面図である。
【図6】本発明の実施の形態1における半導体装置の製造方法の第5工程を示す概略断面図である。
【図7】本発明の実施の形態1における半導体装置の製造方法の第6工程を示す概略断面図である。
【図8】本発明の実施の形態1における半導体装置の製造方法の第7工程を示す概略断面図である。
【図9】本発明の実施の形態1における半導体装置の製造方法の第8工程を示す概略断面図である。
【図10】本発明の実施の形態1における半導体装置の製造方法の10工程を示す概略断面図である。
【図11】本発明の実施の形態1における半導体装置の製造方法の第11工程を示す概略断面図である。
【図12】たとえばO3/TEOS系USG膜IL11とプラズマUSG膜IL12とを1層ずつ順に積層した後の半導体装置の構成を概略的に示す断面図である。
【図13】図12の状態からプラズマUSG膜IL12の上面をCMP法により平坦化した場合にO3/TEOS系USG膜IL11が露出した様子を示す概略断面図である。
【図14】本発明の実施の形態1において、CMP研磨時の層間絶縁膜IL3の上面から層間絶縁膜IL1に達するまでの物理的な距離を大きく確保できることを説明するための概略断面図である。
【図15】本発明の実施の形態2における半導体装置の構成を概略的に示す断面図である。
【図16】本発明の実施の形態2における半導体装置の製造方法の第1工程を示す概略断面図である。
【図17】本発明の実施の形態2における半導体装置の製造方法の第2工程を示す概略断面図である。
【図18】本発明の実施の形態2における半導体装置の製造方法の第3工程を示す概略断面図である。
【図19】本発明の実施の形態2における半導体装置の製造方法の第4工程を示す概略断面図である。
【符号の説明】
【0064】
CL 導電層、EI 埋め込み絶縁膜、ES,ES2 エッチングストッパ層、GE ゲート電極層、GI ゲート絶縁膜、HD 高濃度領域、IL1〜IL3,IL11,IL12,IL21,IL22,IL31 層間絶縁膜、LD 低濃度領域、SC シリサイド層、SD ソース/ドレイン領域、SWI 側壁絶縁膜、SUB 半導体基板、TH 貫通孔、TI 素子分離構造、TR トランジスタ、TRC 溝。
【特許請求の範囲】
【請求項1】
主表面を有する半導体基板と、
前記主表面上に形成された下地パターン層と、
前記下地パターン層を覆うように前記主表面上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に選択的に形成された第2の絶縁膜と、
前記第1および第2の絶縁膜上を覆うように形成され、かつ上面が平坦化された第3の絶縁膜とを備え、
前記第2の絶縁膜の前記主表面からの最上部の位置が、前記第1の絶縁膜の前記主表面からの最上部の位置よりも高い、半導体装置。
【請求項2】
前記第1の絶縁膜の前記下地パターン層の形成領域上に形成された部分の厚みが、前記第1の絶縁膜の前記下地パターン層の形成領域以外の領域上に形成された部分の厚みよりも薄い、請求項1に記載の半導体装置。
【請求項3】
前記第1の絶縁膜は、前記第2の絶縁膜よりも硬度が低い、請求項1または2に記載の半導体装置。
【請求項4】
前記下地パターン層の形成領域以外の領域上に、前記第1、第2および第3の絶縁膜の各々を貫通する貫通孔が形成されている、請求項1〜3のいずれかに記載の半導体装置。
【請求項5】
半導体基板の主表面上に下地パターン層を形成する工程と、
前記下地パターン層を覆うように前記主表面上に、有機材料を原料として第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、プラズマを用いて第2の絶縁膜を形成する工程と、
前記下地パターン層の形成領域上の前記第2の絶縁膜の部分を除去し、かつ前記下地パターン層の形成領域以外の領域上の前記第2の絶縁膜の部分を残すとともに、前記下地パターン層の形成領域上の前記第1の絶縁膜の部分を除去して減厚させる工程と、
前記第1および第2の絶縁膜上を覆うように、プラズマを用いて第3の絶縁膜を形成する工程と、
前記第3の絶縁膜の上面を平坦化する工程とを備えた、半導体装置の製造方法。
【請求項6】
前記第1の絶縁膜を減厚させる工程は、前記第1および第2の絶縁膜に等方性エッチングを施す工程を含む、請求項5に記載の半導体装置の製造方法。
【請求項7】
前記第1の絶縁膜を減厚させる工程は、前記第1および第2の絶縁膜に異方性エッチングを施す工程を含む、請求項5に記載の半導体装置の製造方法。
【請求項8】
前記第2の絶縁膜上に、パターニングされたエッチングストッパ層を形成する工程をさらに備え、
前記異方性エッチングは前記エッチングストッパ層をマスクとして行なわれる、請求項7に記載の半導体装置の製造方法。
【請求項9】
前記下地パターン層の形成領域以外の領域上に、前記第1、第2および第3の絶縁膜の各々を貫通する貫通孔を形成する工程をさらに備えた、請求項5〜8のいずれかに記載の半導体装置の製造方法。
【請求項1】
主表面を有する半導体基板と、
前記主表面上に形成された下地パターン層と、
前記下地パターン層を覆うように前記主表面上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に選択的に形成された第2の絶縁膜と、
前記第1および第2の絶縁膜上を覆うように形成され、かつ上面が平坦化された第3の絶縁膜とを備え、
前記第2の絶縁膜の前記主表面からの最上部の位置が、前記第1の絶縁膜の前記主表面からの最上部の位置よりも高い、半導体装置。
【請求項2】
前記第1の絶縁膜の前記下地パターン層の形成領域上に形成された部分の厚みが、前記第1の絶縁膜の前記下地パターン層の形成領域以外の領域上に形成された部分の厚みよりも薄い、請求項1に記載の半導体装置。
【請求項3】
前記第1の絶縁膜は、前記第2の絶縁膜よりも硬度が低い、請求項1または2に記載の半導体装置。
【請求項4】
前記下地パターン層の形成領域以外の領域上に、前記第1、第2および第3の絶縁膜の各々を貫通する貫通孔が形成されている、請求項1〜3のいずれかに記載の半導体装置。
【請求項5】
半導体基板の主表面上に下地パターン層を形成する工程と、
前記下地パターン層を覆うように前記主表面上に、有機材料を原料として第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、プラズマを用いて第2の絶縁膜を形成する工程と、
前記下地パターン層の形成領域上の前記第2の絶縁膜の部分を除去し、かつ前記下地パターン層の形成領域以外の領域上の前記第2の絶縁膜の部分を残すとともに、前記下地パターン層の形成領域上の前記第1の絶縁膜の部分を除去して減厚させる工程と、
前記第1および第2の絶縁膜上を覆うように、プラズマを用いて第3の絶縁膜を形成する工程と、
前記第3の絶縁膜の上面を平坦化する工程とを備えた、半導体装置の製造方法。
【請求項6】
前記第1の絶縁膜を減厚させる工程は、前記第1および第2の絶縁膜に等方性エッチングを施す工程を含む、請求項5に記載の半導体装置の製造方法。
【請求項7】
前記第1の絶縁膜を減厚させる工程は、前記第1および第2の絶縁膜に異方性エッチングを施す工程を含む、請求項5に記載の半導体装置の製造方法。
【請求項8】
前記第2の絶縁膜上に、パターニングされたエッチングストッパ層を形成する工程をさらに備え、
前記異方性エッチングは前記エッチングストッパ層をマスクとして行なわれる、請求項7に記載の半導体装置の製造方法。
【請求項9】
前記下地パターン層の形成領域以外の領域上に、前記第1、第2および第3の絶縁膜の各々を貫通する貫通孔を形成する工程をさらに備えた、請求項5〜8のいずれかに記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公開番号】特開2009−200167(P2009−200167A)
【公開日】平成21年9月3日(2009.9.3)
【国際特許分類】
【出願番号】特願2008−39097(P2008−39097)
【出願日】平成20年2月20日(2008.2.20)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成21年9月3日(2009.9.3)
【国際特許分類】
【出願日】平成20年2月20日(2008.2.20)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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