半導体装置の耐圧シミュレーション方法およびシミュレーション装置
【課題】シミュレータの解析領域を縮小した場合であっても計算結果を保証し得る半導体装置の耐圧シミュレーション方法およびかかるシミュレーション方法を実行するシミュレーション装置を提供する。
【解決手段】
半導体装置に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、半導体装置における空乏層についての一次元シミュレーション値を取得する。少なくとも１つのｐｎジャンクションを含む半導体装置の一部である対象領域について、一次元シミュレーション値を用いて多次元シミュレーションを行って、対象領域内のｐｎジャンクションを逆バイアスしたときの対象領域内部における一次元シミュレーション値に基づく空乏層のエッジ位置を算出する。空乏層のエッジ位置が対象領域内の所定位置に達したときの対象領域への印加電圧を半導体装置の耐圧と推定する。
【解決手段】
半導体装置に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、半導体装置における空乏層についての一次元シミュレーション値を取得する。少なくとも１つのｐｎジャンクションを含む半導体装置の一部である対象領域について、一次元シミュレーション値を用いて多次元シミュレーションを行って、対象領域内のｐｎジャンクションを逆バイアスしたときの対象領域内部における一次元シミュレーション値に基づく空乏層のエッジ位置を算出する。空乏層のエッジ位置が対象領域内の所定位置に達したときの対象領域への印加電圧を半導体装置の耐圧と推定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デバイスシミュレータを使用した半導体装置の耐圧シミュレーション方法およびシミュレーション装置に関する。
【背景技術】
【０００２】
デバイスシミュレータは、ＦＥＴ等の半導体素子の断面構造もしくは三次元構造を入力し、そのデバイスの動作を確認するためのシミュレーション装置である。計算内容は、シミュレータにより異なるが、ＤＣ解析や小信号ＡＣ解析、ハーモニックバランス法を使用した大信号解析、過渡解析等が可能である。計算結果は、端子を流れる電流やＳパラメータ等の実測において確認できる結果のみでなく、各メッシュ点の電位(ポテンシャル)、電子密度、ホール密度等のパラメータの確認も可能である。デバイスシミュレータは、素子の製造工程を模擬的に再現するプロセスシミュレータとの統合も可能であり、これはＴＣＡＤ（Technology Computer Aided Design）と呼ばれている。ＴＣＡＤを用いることにより、短時間で製造プロセスに基づく素子の電気的特性を予測することができる。すなわち、従来の試行錯誤的な方法で素子製作から電気的特性の評価までに要する期間に比べると、圧倒的に短い時間で素子特性を予測することができる。
【０００３】
特許文献１には、レイアウト図よりデバイスシミュレーションを行なう部分を抽出し、抽出部分の構造に基づいてデバイスシミュレーションを行なうと共に、抽出部分を一つの素子に見立てて回路全体の集中定数回路を作成し、回路シミュレーションを行ない、抽出部分に供給される電圧及び電流を算出し、算出された電圧及び電流に基づいて抽出部分で発生する熱エネルギーを求め、回路の耐熱エネルギーと比較して回路構成の良否を評価する手法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−２６０８８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
デバイスシミュレータでは、半導体デバイスの全領域を小区間に分割し、解析対象である半導体デバイスの構造やそのデバイス中の不純物濃度分布等を考慮し、半導体デバイスの電気的特性をシミュレーションしている。例えば、図１に示すように、絶縁分離領域１０で隔てられた２つのＦＥＴ１およびＦＥＴ２の素子間の耐圧をデバイスシミュレータで計算しようとする場合、解析領域が広く、計算点が多くなるため計算時間が増大してしまうといった問題があった。計算時間を短縮するためには、解析領域を小さくすることが有効であるが、解析領域を小さくした場合でも、計算結果が適正なものであるかどうかは不明である。すなわち、解析領域を小さくした場合には、その結果を保証するための何らかの措置が必要となる。
【０００６】
本発明は、上記した点に鑑みてなされたものであり、デバイスシミュレータを用いて半導体素子間の耐圧を計算する場合において、シミュレータの解析領域を縮小した場合であっても計算結果を保証し得る半導体装置の耐圧シミュレーション方法およびかかるシミュレーション方法を実行するシミュレーション装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の耐圧シミュレーション方法は、２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧をデバイスシミュレータを用いて求める半導体装置の耐圧シミュレーション方法であって、前記半導体装置に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、前記半導体装置における空乏層についての一次元シミュレーション値を取得する一次元シミュレーションステップと、少なくとも１つのｐｎジャンクションを含む前記半導体装置の一部である対象領域について、前記一次元シミュレーション値を用いて多次元シミュレーションを行って、前記対象領域内のｐｎジャンクションを逆バイアスしたときの前記対象領域内部における前記一次元シミュレーション値に基づく空乏層のエッジ位置を算出する多次元シミュレーションステップと、前記空乏層のエッジ位置が前記対象領域内の所定位置に達したときの前記対象領域への印加電圧を前記半導体装置の耐圧と推定する耐圧推定ステップと、を含むことを特徴としている。
【０００８】
また、本発明の他の耐圧シミュレーション方法は、２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧をデバイスシミュレータを用いて求める半導体装置の耐圧シミュレーション方法であって、前記半導体装置に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、等電位線についての一次元シミュレーション値を取得する一次元シミュレーションステップと、少なくとも１つのｐｎジャンクションを含む前記半導体装置の一部である対象領域について、前記一次元シミュレーション値を用いて多次元シミュレーションを行って、前記対象領域内のｐｎジャンクションを逆バイアスしたときの前記対象領域内部における前記一次元シミュレーション値に基づく等電位線の位置を算出する多次元シミュレーションステップと、前記等電位線の位置が前記対象領域内の所定位置に達したときの前記対象領域への印加電圧を前記半導体装置の耐圧と推定する耐圧推定ステップと、を含むことを特徴としている。
【０００９】
また、本発明の他の耐圧シミュレーション方法は、２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧をデバイスシミュレータを用いて求める半導体装置の耐圧シミュレーション方法であって、ｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、前記半導体装置における空乏層についての一次元シミュレーション値を取得する一次元シミュレーションステップと、少なくとも１つのｐｎジャンクションを含む前記半導体装置の一部である対象領域について、前記一次元シミュレーション値を用いて多次元シミュレーションを行って、前記対象領域内のｐｎジャンクションを逆バイアスしたときの前記対象領域内部における前記一次元シミュレーション値に基づく空乏層のエッジ位置を算出する多次元シミュレーションステップと、前記空乏層のエッジ位置が前記対象領域内の所定位置に達したときの前記対象領域への印加電圧を前記半導体装置の耐圧と推定する耐圧推定ステップと、を含み、前記一次元シミュレーションステップは、前記接合構造における空乏層に関する定義値と不純物濃度との関係式を求めるステップと、前記関係式に前記半導体装置の不純物濃度を代入し、前記半導体装置について設定されるべき空乏層の定義値を前記一次シミュレーション値として求めるステップと、を含むことを特徴としている。
【００１０】
また、本発明の他の耐圧シミュレーション方法は、２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧をデバイスシミュレータを用いて求める半導体装置の耐圧シミュレーション方法であって、ｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、前記半導体装置の内部電位についての一次元シミュレーション値を取得する一次元シミュレーションステップと、少なくとも１つのｐｎジャンクションを含む前記半導体装置の一部である対象領域について多次元シミュレーションを行って、前記対象領域内のｐｎジャンクションを逆バイアスしたときの前記対象領域内部における電位を算出する多次元シミュレーションステップと、前記対象領域内部の最低電位が前記一次元シミュレーション値を超えたときの前記対象領域への印加電圧を前記半導体装置の耐圧と推定する耐圧推定ステップと、を含み、前記一次元シミュレーションステップは、前記接合構造の不純物濃度と、前記接合構造がパンチスルーに至る際の前記接合構造内部の最低電位との関係式を求めるステップと、前記関係式に前記半導体装置の不純物濃度を代入し、前記半導体装置がパンチスルーに至る際の前記半導体装置内部の最低電位を前記一次シミュレーション値として求めるステップと、を含むことを特徴としている。
【００１１】
また、本発明のシミュレーション装置は、２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧を求める半導体装置のシミュレーション装置であって、前記半導体装置の構造の入力を受け付ける入力手段と、前記入力手段に入力された前記半導体装置に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造若しくはｐｎｐ構造を含む接合構造を生成し、前記接合構造に対して一次元シミュレーションを行って、前記半導体装置における空乏層についての一次元シミュレーション値を算出する一次元シミュレーション手段と、多次元シミュレーションの対象とすべき前記半導体装置の領域を指定する対象領域指定手段と、前記対象領域指定手段によって指定された対象領域について、前記一次元シミュレーション値を用いて多次元シミュレーションを行って、前記対象領域をバイアスしたときの前記対象領域内部における前記一次元シミュレーション値に基づく空乏層のエッジ位置を算出する多次元シミュレーション手段と、を含むことを特徴としている。
【発明の効果】
【００１２】
本発明に係る半導体装置の耐圧シミュレーション方法およびシミュレーション装置によれば、計算時間を大幅に短縮しながらも計算結果の信頼性を確保することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】シミュレーションの対象となる半導体装置の構造を示す断面図である。
【図２】シミュレーションの対象となる半導体装置の構造を示す断面図である。
【図３】シミュレーション結果である半導体装置のＩ−Ｖ特性図である。
【図４】本発明の実施例１に係る耐圧シミュレーション方法を示すフローチャートである。
【図５】本発明の実施例に係る耐圧シミュレーション方法に用いられるｎｐｎ構造を示す図である。
【図６】空乏層が表示されたｎｐｎ構造を示す図である。
【図７】電圧印加に伴ってｎｐｎ構造上に拡がる空乏層エッジの様子を示す図である。
【図８】図８（ａ）は、計算対象となる部分が明示された半導体装置の断面図である。図８（ｂ）は、対象領域を逆バイアスしたときの空乏層の状態を示す断面図である。
【図９】本発明の実施例である半導体装置のシミュレーション装置の構成を示すブロック図である。
【図１０】本発明の実施例２に係る耐圧シミュレーション方法を示すフローチャートである。
【図１１】電圧印加に伴ってｎｐｎ構造上を移動する等電位線の様子を示す図である。
【図１２】本発明の実施例３に係る耐圧シミュレーション方法を示すフローチャートである。
【図１３】アクセプタ濃度Ｎａと空乏層の定義を示す定数Ｃとの関係を示すグラフである。
【図１４】本発明の実施例４に係る耐圧シミュレーション方法を示すフローチャートである。
【図１５】アクセプタ濃度Ｎａと閾地電圧Ｖｐとの関係を示すグラフである。
【図１６】多次元シミュレーションの対象となる対象領域を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
【００１５】
（実施例１）
図２に、本発明に係る耐圧シミュレーション方法を用いて耐圧を求めようとする半導体装置１の構造例を示す。半導体装置１は、ＳＴＩ（Shallow Trench Isolation）等の素子分離領域１０によって絶縁分離されたｎチャンネルＭＯＳ型のＦＥＴ１とＦＥＴ２とを含んでいる。ＦＥＴ１およびＦＥＴ２は、それぞれｎ型半導体からなるドレイン領域１２ａ、１２ｂ、ｎ型半導体からなるソース領域１４ａ、１４ｂ、およびゲート電極等を含んでいる。
【００１６】
従来、かかる構造の半導体装置において、ＦＥＴ１−ＦＥＴ２間の絶縁耐圧をデバイスシミュレータによって計算しようとする場合、半導体装置１の断面構造又は三次元構造をデバイスシミュレータに入力し、ＦＥＴ１のソース端子Ｓ１、ゲート端子Ｇ１、ＦＥＴ２のソース端子Ｓ２、ゲート端子Ｇ２、およびバックゲート端子Ｂに接地電位を印加し、ＦＥＴ１のドレイン端子Ｄ１およびＦＥＴ２のドレイン端子Ｄ２に電圧をスイープさせながら正電圧を印加してｐｎ接合を逆バイアスしてＶ−Ｉ特性を取得する。ドレイン端子Ｄ１およびＤ２への印加電圧の上昇に伴って、ドレイン領域１２ａ、１２ｂからそれぞれ空乏層１３ａ、１３ｂが拡がる。図２に示すように、空乏層１３ａおよび１３ｂが絶縁分離領域１０の底部を超えて繋がると、急激に電流が流れ始めブレークダウンに至る。
【００１７】
図３は、かかるデバイスシミュレーションを行った結果得られるＦＥＴ１とＦＥＴ２との間の絶縁耐圧を示すＶ−Ｉ特性である。このように、従来のシミュレーション方法においては、ＦＥＴ１およびＦＥＴ２を含む半導体装置１の全体を計算の対象としていたために計算結果が得られるまでに膨大な時間を要していた。また、計算時間を短縮するために解析領域を小さくした場合には、図３に示すＶ−Ｉ特性と同等の結果が得られない場合があった。
【００１８】
本発明は、計算結果を保証しつつ計算時間の短縮を図ろうとするものである。図４は、本発明に係る半導体装置の耐圧シミュレーション方法の手順を示すフローチャートである。以下、このフローチャートを参照して本発明に係るシミュレーション方法について説明する。
【００１９】
はじめに、図５に示すように、耐圧を求めようとする半導体装置１に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造２をＴＣＡＤに入力する。すなわち、ｎｐｎ構造２のｎ型領域２０ａおよび２０ｂの不純物濃度は、半導体装置１のドレイン領域１２ａおよび１２ｂ(又はソース領域１４ａおよび１４ｂ)と同一の不純物濃度に設定され、ｎｐｎ構造２のｐ型領域２０ｃの不純物濃度は、半導体装置１のｐ基板１１と同一の不純物濃度に設定される。
【００２０】
次に、入力したｎｐｎ構造２に対してＩ−Ｖ特性を計算する。具体的には、図６に示すように、ｎｐｎ構造２のｎ型領域２０ａおよび２０ｂにそれぞれ端子を設け、一方のｎ型領域２０ａを接地電圧とし、他方のｎ型領域２０ｂに電圧をスイープさせながら正電圧を印加し、このときの電流値を読取る。このようにしてｎｐｎ構造２のＩ−Ｖ特性を求めることにより、ｎｐｎ構造２のパンチスルー現象に基づくブレークダウン電圧を取得する（ステップＳ１）。かかるＩ−Ｖ特性の計算は、ｎｐｎ構造２のｎ型領域２０ａ、２０ｂおよびｐ型領域２０ｃが並ぶ方向についてのみ計算を行う一次元シミュレーションであるので、短時間で計算結果を得ることができる。
【００２１】
次に、ＴＣＡＤに空乏層の定義値を暫定的に入力して、ｎｐｎ構造２上に空乏層を表示させる（ステップＳ２）。空乏層の定義値とは、シミュレータ上で空乏層を表示させるために用いられる空乏層に関するシミュレーション値をいう。ここでは、空乏層の定義の初期設定として、ｎ型領域２０ａおよび２０ｂについては、ドナー濃度Ｎｄと電子濃度ｎの比ｎ／Ｎｄが例えば０．５となる位置を空乏層のエッジとして定義する。この場合、空乏層の定義値は０．５となる。ｐ型領域２０ｃについては、アクセプタ濃度Ｎａと正孔濃度ｐの比ｐ／Ｎａが例えば０．５となる位置を空乏層のエッジとして定義する。この場合、空乏層の定義値は０．５となる。このような空乏層の定義をＴＣＡＤ入力することで、図６に示すように、ｎｐｎ構造２上には、２つのｐｎジャンクションの近傍に空乏層２１、２２のエッジが表示されることとなる。
【００２２】
次に、ステップＳ１で取得したｎｐｎ構造２のブレークダウン電圧に至る前後の電圧をｎｐｎ構造２に印加しつつ空乏層の状態を確認し、ブレークダウン電圧と空乏層の状態が整合しているかどうかを判定する（ステップＳ３）。すなわち、ｎｐｎ構造２のブレークダウンは、図７に示すように、電圧印加に伴って正電圧を印加している側のｐｎジャンクションから伸びた空乏層エッジ２２ａが、空乏層２１まで到達し、空乏層２１と空乏層２２が繋がったときに急激に電流が増加するパンチスルー現象に基づいて起る。そこで、本ステップにおいては、ステップＳ１で求めたｎｐｎ構造２のブレークダウン電圧以上の電圧をｎｐｎ構造２に印加したときに空乏層２１と空乏層２２とが結合しいていない場合、又は、ステップＳ１で求めたｎｐｎ構造２のブレークダウン電圧未満の電圧をｎｐｎ構造２に印加したときに空乏層２１と空乏層２２とが既に結合している場合には、ブレークダウン電圧と空乏層の状態が整合していないものと判断する。
【００２３】
次に、ステップＳ３においてｎｐｎ構造２のブレークダウン電圧と、空乏層２１、２２の状態が整合していないものと判断された場合には、ステップＳ２において設定した空乏層の定義値を変更する。
【００２４】
具体的には、ｎｐｎ構造２にステップＳ１で得られた自身のブレークダウン電圧以上の電圧を印加しているにもかかわらず、空乏層２１と空乏層２２とが結合していない場合には（ステップＳ４）、ｎ／Ｎｄおよびｐ／Ｎａの値を増加させる方向に調整し、空乏層の定義値を再設定する（ステップＳ５）。反対に、ｎｐｎ構造２に印加された電圧がステップＳ１で求めた自身のブレークダウン電圧に満たないにもかかわらず、空乏層２１と空乏層２２とが結合してしまっている場合には（ステップＳ６）、ｎ／Ｎｄおよびｐ／Ｎａの値を減少させる方向に調整し、空乏層の定義値を再設定する（ステップＳ７）。そして、ステップＳ１で取得したｎｐｎ構造２のブレークダウン電圧と、空乏層２１、２２の状態が整合するまでステップＳ３からステップＳ７までの処理を繰り返し行う。かかるステップＳ２からステップ７までの処理は、ｎｐｎ構造２のｎ型領域２０ａ、２０ｂおよびｐ型領域２０ｃが並ぶ方向についてのみ計算を行う一次元シミュレーションであるので、短時間で計算結果を得ることができる。このようにして得られた空乏層の定義値は、一次元シミュレーション値として以降のステップで行われる多次元シミュレーションによる解析に利用される。
【００２５】
次に、ステップＳ７までの処理を経て得られた空乏層の定義値を一次元シミュレーション値として利用して、半導体装置１の耐圧を多次元シミュレーションにより求める。ここでは、半導体装置１の全体構造を計算対象とするのではなく、半導体装置１の一部分のみを抽出して解析対象領域を縮小した上で計算を行う。本実施例においては、図８（ａ）に示すように、ＦＥＴ１のドレイン領域１２ａと素子分離領域１０とを含む破線で囲む部分（以下、この領域を対象領域３０と称する）を多次元シミュレーションの対象として指定する（ステップＳ８）。
【００２６】
次に、ステップＳ７までの処理を経て取得した空乏層の定義をＴＣＡＤに入力する（ステップＳ９）。
【００２７】
次に、図８（ｂ）に示すように、対象領域３０に接続されたバックゲート端子Ｂに接地電位を印加し、ドレイン端子Ｄ１に電圧をスイープさせながら正電圧を加えることにより対象領域３０内のｐｎジャンクションを逆バイアスし、このときの先のステップで得られた空乏層の定義に基づき定義された空乏層１３ａのエッジ位置を算出する（ステップＳ１０）。尚、かかる空乏層１３ａのエッジ位置を算出する処理は、二次元又は三次元シミュレーションによるものであるが、解析領域が縮小されているので、半導体装置１の全体構造を計算対象とする場合と比較して計算時間を大幅に短縮することができる。
【００２８】
次に、対象領域３０に接続されたＤ１−Ｂ端子間の印加電圧の増加とともに伸びる空乏層１３ａのエッジが素子分離領域１０の底部の中央位置まで到達したときの電圧値を読み取る（ステップＳ１１）。このときの電圧値を半導体装置１の素子間絶縁耐圧であるとみなすことができる。
【００２９】
すなわち、図２に示すように、半導体装置１は、２つのドレイン領域１２ａおよび１２ｂの各々のエッジから伸びた空乏層１３ａ、１３ｂが素子分離領域１０の底部の中央位置において結合したときにブレークする。従って、一方のドレイン領域１２ａから伸びた空乏層１３ａが素子分離領域１０の底部の中央位置に到達したときの印加電圧を素子間絶縁耐圧とみなすことができる。ここで、ステップＳ７まで処理によって半導体装置１に対して空乏層は適性に定義され、空乏層の拡がりと耐圧の関係は、整合がとれているので、このようにして推定された半導体装置１の素子間絶縁耐圧は適正なものとなる。
【００３０】
図９は、上記した半導体装置の耐圧シミュレーション方法を実行する半導体装置のシミュレーション装置１００の構成を示すブロック図である。入力部１０１は、耐圧を求めようとする半導体装置１の構造の入力を受け付ける。一次元シミュレーション部１０２は、入力部１０１に入力された半導体装置１に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有する図５に示す如きｎｐｎ構造を生成し、生成したｎｐｎ構造について一次元シミュレーションを行って、半導体装置１における空乏層についての一次元シミュレーション値を算出する。対象領域指定部１０３は、外部入力に基づいて多次元シミュレーション部１０４による多次元シミュレーションの対象とすべき半導体装置１の領域を指定する。多次元シミュレーション部１０４は、対象領域指定部１０３によって指定された対象領域について一次元シミュレーション値を用いて多次元シミュレーションを行って、対象領域をバイアスしたときの対象領域内部における一次元シミュレーション値に基づく空乏層のエッジ位置を算出する。耐圧推定部１０５は、空乏層のエッジ位置が対象領域内の所定位置に達したときの対象領域への印加電圧を半導体装置１の耐圧として出力する。
【００３１】
次に、上記した構成を有するシミュレーション装置１００の動作について説明する。入力部１０１は、ユーザインターフェースを介して耐圧を求めようとする半導体装置１の断面構造の入力がなされると、装置内部に入力構造を取り込む。入力される半導体装置１の断面構造には、半導体装置１に含まれる各領域の形状、寸法、組成、不純物濃度等の情報が含まれている。
【００３２】
一次元シミュレーション部１０２は、入力された半導体装置１の断面構造に基づいて、半導体装置１に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造２を生成する。すなわち、ｎｐｎ構造２のｎ型領域２０ａおよび２０ｂの不純物濃度は、半導体装置１のドレイン領域１２ａおよび１２ｂ(又はソース領域１４ａおよび１４ｂ)と同一の不純物濃度に設定され、ｎｐｎ構造２のｐ型領域２０ｃの不純物濃度は、半導体装置１のｐ基板１１と同一の不純物濃度に設定される。
【００３３】
続いて、一次元シミュレーション部１０２は、生成したｎｐｎ構造２に対して一次元シミュレーションを行って、Ｉ−Ｖ特性を計算し、パンチスルー現象に基づくブレークダウン電圧を算出する。続いて、一次元シミュレーション部１０２は、上記ブレークダウン電圧とｎｐｎ構造内に形成される空乏層の状態が整合するように空乏層の定義値を算出する。すなわち、一次元シミュレーション部１０２は、ｎｐｎ構造２に印加された電圧が上記ブレークダウン電圧に到達したときに、ｎｐｎ構造２内の各ｐｎジャンクション近傍に形成される空乏層同士が結合することとなるような空乏層の定義値を算出する。算出された空乏層の定義値は、一次元シミュレーション値として多次元シミュレーション部１０４に供給される。
【００３４】
対象領域指定部１０３は、外部入力に基づいて、入力部１０１より入力された半導体装置１の構造のうち、多次元シミュレーション部１０４による多次元シミュレーションの対象とすべき領域を指定する。対象領域指定部１０３は、外部入力に基づいて、例えば、図８（ａ）に示すように、ＦＥＴ１のドレイン領域１２ａと素子分離領域１０とを含む破線で囲む領域を対象領域３０として指定する。
【００３５】
多次元シミュレーション部１０４は、対象領域指定部１０３によって指定された対象領域について、一次元シミュレーション部によって算出された空乏層に関する一次元シミュレーション値を用いて多次元シミュレーションを行う。すなわち、多次元シミュレーション部１０４は、図８（ｂ）に示すように、対象領域３０に接続されたバックゲート端子Ｂに接地電位を印加し、ドレイン端子Ｄ１に電圧をスイープさせながら正電圧を加えることにより対象領域３０内のｐｎジャンクションを逆バイアスし、このときの一次元シミュレーション部１０２によって算出された空乏層の定義値に基づく空乏層１３ａのエッジ位置を算出する。空乏層１３ａのエッジ位置は、対象領域３０の断面構造とともに表示モニタ（図示せず）上に図示されるようにしてもよい。
【００３６】
耐圧推定部１０５は、対象領域３０に印加された電圧の増加とともに伸びる空乏層１３ａのエッジが素子分離領域１０の底部の中央位置まで到達したときの電圧値を読み取り、このときの電圧値を半導体装置１の素子間絶縁耐圧として出力する。
【００３７】
このように、本発明に係る半導体装置の耐圧シミュレーション方法およびシミュレーション装置によれば、一次元シミュレーションによって耐圧を求めようとする半導体装置の空乏層に関する一次元シミュレーション値を取得し、該半導体装置の一部分のみを多次元シミュレーションによる計算対象として抽出し、取得した一次元シミュレーション値を用いて対象領域について多次元シミュレーションを行って、対象領域に含まれるｐｎジャンクションに逆バイアスを加えたときの当該一次元シミュレーション値に基づく空乏層のエッジ位置を算出し、該空乏層のエッジ位置が対象領域内の所定位置に達したときの印加電圧を該半導体装置の耐圧と推定することとしたので、多次元シミュレーションの計算対象領域が縮小され、計算時間を大幅に短縮しながらも計算結果の信頼性を確保することが可能となる。
【００３８】
（実施例２）
上記した実施例１においては、一次元シミュレーション値として空乏層の定義値を取得し、対象領域３０内における当該一次元シミュレーション値に基づき定義された空乏層のエッジの位置から対象とする半導体装置の素子間絶縁耐圧を推定することとした。本実施例においては、一次元シミュレーション値として等電位線の電位を求め、対象領域３０内における当該一次元シミュレーション値として求めた電位を示す等電位線の位置から対象とする半導体装置の素子間絶縁耐圧を推定することとしている。つまり、実施例１では空乏層の分布を耐圧の指標としているのに対して実施例２では特定の電位を示す等電位線の分布を耐圧の指標としているのである。
【００３９】
図１０は、本発明の実施例２に係る半導体装置の耐圧シミュレーション方法の手順を示すフローチャートである。
【００４０】
はじめに、実施例１と同様に、耐圧を求めようとする半導体装置１に含まれるｐ型領域およびｎ型領域と同一の不純物濃度を有するｎｐｎ構造２をＴＣＡＤに入力し、ｎｐｎ構造２のＩ−Ｖ特性を計算する。そして、得られたｎｐｎ構造２のＩ−Ｖ特性から、ｎｐｎ構造２のパンチスルー現象に基づくブレークダウン電圧を取得する（ステップＳ２１）。かかるＩ−Ｖ特性の計算は、一次元シミュレーションであるので、短時間で計算結果を得ることができる。
【００４１】
次に、ステップＳ２１で取得したｎｐｎ構造２のブレークダウン電圧に至る前後の電圧をｎｐｎ構造２に印加し、このときの等電位線をｎｐｎ構造２上に表示させる（ステップＳ２２）。例えば、初期設定として、０Ｖ電位の等電位線をｎｐｎ構造２上に表示させる。等電位線は、ｎｐｎ構造２の２つのｐｎジャンクションの近傍にそれぞれ現れる。図１１に示すように、ｎｐｎ構造２に対する印加電圧の増加に伴って、正電圧を印加した側のｐｎジャンクション近傍に位置していた等電位線４０ａは、接地電位を印加した側の他方のｐｎジャンクションの方向に向かって移動する。
【００４２】
続いて、ｎｐｎ構造２に印加した電圧がステップＳ２１で取得したｎｐｎ構造２のブレークダウン電圧に到達したときに等電位線４０ａが等電位線４０ｂと繋がることとなるか否かを判定する（ステップＳ２３）。すなわち、ｎｐｎ構造２に対する印加電圧が自身のブレークダウン電圧に達した場合、高電位側のｐｎジャンクションから低電位側のｐｎジャンクションに向けて連続的に電位が低下するような電位勾配が形成される。従って、各ｐｎジャンクション近傍にそれぞれ分離した存在していたある電位を示す等電位線は、ブレークダウン電圧印加時には繋がることとなる。
【００４３】
ｎｐｎ構造２にステップＳ２１で得られた自身のブレークダウン電圧以上の電圧を印加しているにもかかわらず、等電位線同士の結合が生じていない場合には（ステップＳ２４）、表示すべき等電位線の電位を減少させる方向に調整する（ステップＳ２５）。反対に、ｎｐｎ構造２に印加された電圧がステップＳ２１で得られた自身のブレークダウン電圧に満たないにもかかわらず、等電位線同士の結合が生じてしまっている場合には（ステップＳ２６）、表示すべき等電位線の電位を増加させる方向に調整する（ステップＳ２７）。そして、ステップＳ２１で取得した自身のブレークダウン電圧印加時に等電位線同士の結合が生じることとなるまでステップ２３からステップＳ２７までの処理を繰り返し行う。このようにして得られた電位は、一次元シミュレーション値として以降のステップで行われる多次元シミュレーションによる解析に利用される。
【００４４】
ステップＳ２２からステップ２７までの処理は、ｎｐｎ構造２のｎ型領域２０ａ、２０ｂおよびｐ型領域２０ｃが並ぶ方向についてのみ計算を行う一次元シミュレーションであるので、短時間で計算結果を得ることができる。
【００４５】
次に、ステップＳ２７までの処理を経て得られた電位を一次元シミュレーション値として利用して、半導体装置１の耐圧を多次元シミュレーションにより求める。ここでは、半導体装置１の全体構造を計算対象とするのではなく、半導体装置１の一部分のみを計算対象として指定して解析領域を縮小した上で計算を行う。実施例１の場合と同様、図８（ａ）において破線で囲まれた対象領域３０を多次元シミュレーションの対象として指定する（ステップＳ２８）。
【００４６】
次に、ステップＳ２７までの処理を経て取得した電位を示す等電位線を対象領域３０上に表示させながら対象領域３０内のｐｎジャンクションに逆バイアスを加える。すなわち、対象領域３０に接続されたバックゲート端子Ｂに接地電位を印加し、ドレイン端子Ｄ１に電圧をスイープさせながら正電圧を加えることによりｐｎジャンクションを逆バイアスし、このときの一次元シミュレーションにより取得した電位を示す等電位線の位置を算出する（ステップＳ２９）。尚、対象領域３０に対するシミュレーションは、二次元又は三次元シミュレーションであるが、解析領域が縮小されているので、半導体装置１の全体構造を計算対象とする場合と比較して計算時間を大幅に短縮することができる。
【００４７】
次に、対象領域３０に接続されたのＤ１−Ｂ端子間の印加電圧の増加とともに移動する等電位線が素子分離領域１０の底部の中央位置まで到達したときの印加電圧の値を読み取る（ステップＳ３０）。このときの電圧値を半導体装置１の素子間絶縁耐圧であるとみなすことができる。
【００４８】
このように、一次元シミュレーションによって耐圧を求めようとする半導体装置の等電位線に関する一次元シミュレーション値を取得し、該半導体装置の一部分のみを多次元シミュレーションによる計算対象として抽出し、取得した一次元シミュレーション値を用いて対象領域について多次元シミュレーションを行って、対象領域に含まれるｐｎジャンクションに逆バイアスを加えたときの当該一次元シミュレーション値に基づく等電位線を算出し、該等電位線の位置が対象領域内の所定位置に達したときの印加電圧を該半導体装置の耐圧と推定することとしたので、多次元シミュレーションの計算対象領域が縮小され、計算時間を大幅に短縮しながらも計算結果の信頼性を確保することが可能となる。
【００４９】
尚、上記各実施例においては、ｎｐｎ構造２を用いて一次元シミュレーションを行う場合を例に説明したが、これに代えて耐圧を求めようとする半導体装置１のｎ型領域およびｐ型領域と同一の不純物濃度を有するｐｎｐ構造等の他の接合構造を用いて一次元シミュレーションを行うこととしてもよい。
【００５０】
（実施例３）
以下本発明の実施例３について説明する。実施例１においては、ＴＣＡＤを用いてｎｐｎ構造２に対して、空乏層の定義を暫定的に設定し、ブレークダウン電圧と空乏層の状態が整合するまで空乏層の定義の設定の変更を繰り返し、適正な空乏層の定義を得るというものであった（ステップＳ１〜Ｓ７）。
【００５１】
実施例３においては、空乏層の定義を得るプロセスが実施例１の場合と異なる。一般的に空乏層の定義は、ｎ型領域においてｎ／Ｎｄ＝Ｃ、ｐ型領域においてｐ／Ｎａ＝Ｃで与えることができる。ここで、ｎは電子濃度、Ｎｄはドナー濃度、ｐは正孔濃度、Ｎａはアクセプタ濃度、Ｃは定数である。これは、半導体装置内部のｎ型領域において、電子濃度ｎをドナー濃度Ｎｄで除算した値がＣとなる位置、ｐ型領域において正孔濃度ｐをアクセプタ濃度Ｎａで除算した値がＣとなる位置がそれぞれ空乏層のエッジであることを意味している。かかる空乏層の定義において、例えばｐ型領域のアクセプタ濃度Ｎａが変化した場合には、定数Ｃの値は、アクセプタ濃度Ｎａとの間である相関をもって変化する。つまり、アクセプタ濃度Ｎａ１において空乏層はｐ／Ｎａ＝Ｃ１で定義されるが、アクセプタ濃度がＮａ２に変化した場合にはその変化に伴って、空乏層はｐ／Ｎａ＝Ｃ２で定義されることとなる。
【００５２】
実施例３では、予め空乏層の定義値である定数Ｃの値とアクセプタ濃度Ｎａまたはドナー濃度Ｎｄとの間の相関を取得しておくことにより、耐圧シミュレーションの対象となる半導体装置の空乏層の定義を得る。以下、その詳細について、図１２に示すフローチャートを参照しつつ説明する。
【００５３】
はじめに、ｎｐｎ構造２のｎ型領域２０ａ、２０ｂの不純物濃度（すなわちドナー濃度Ｎｄ）およびｐ型領域２０ｃの不純物濃度（すなわちアクセプタ濃度Ｎａ）を任意に設定し、図４に示すフローチャートに示すステップＳ１からステップＳ７に示された処理に準じて当該不純物濃度における空乏層の定義値である定数Ｃを得る（ステップＳ３１）。すなわち、本ステップでは、ＴＣＡＤに任意の不純物濃度を有するｎｐｎ構造２をＴＣＡＤに入力し、これのＩ−Ｖ特性を取得する。次に、暫定的に空乏層の定義を入力し、このｎｐｎ構造上に空乏層のエッジを表示させながら、空乏層の状態とＩ−Ｖ特性から得られたブレークダウン電圧とが整合するように空乏層の定義を合わせ込む。そして、Ｉ−Ｖ特性と整合するときの定数Ｃを取得する。
【００５４】
次に、ｎｐｎ構造２のｎ型領域２０ａ、２０ｂの不純物濃度（すなわちドナー濃度Ｎｄ）およびｐ型領域２０ｃの不純物濃度（すなわちアクセプタ濃度Ｎａ）の設定を変えて、ステップＳ３１と同様の処理によって空乏層の定義値である定数Ｃを得る（ステップＳ３２）。つまり、ｎｐｎ構造２の不純物濃度（ドナー濃度Ｎｄおよびアクセプタ濃度Ｎａ）を振って定数Ｃを取得するのである。尚、ｎｐｎ構造の不純物濃度を変化させる範囲および変化させる回数（すなわち、定数Ｃを取得するポイントの数）は任意であるが、耐圧を求めようとする半導体装置１に含まれるｎ型領域およびｐ型領域の不純物濃度がその範囲に含まれることとなるように設定することが好ましい。本実施例においては、アクセプタ濃度Ｎａを３条件（１．０×１０１６／ｃｍ３、１．０×１０１７／ｃｍ３、１．０×１０１８／ｃｍ３）設定し、ドナー濃度Ｎｄを１×１０１７／ｃｍ３ 〜１×１０２０の範囲で変化させ、それぞれの場合について空乏層の定義値（すなわち定数Ｃ）を取得した。かかるステップＳ３１およびステップＳ３２の処理は、ｎｐｎ構造２のｎ型領域２０ａ、２０ｂおよびｐ型領域２０ｃが並ぶ方向についてのみ計算を行う一次元シミュレーションであるので、短時間で計算結果を得ることができる。
【００５５】
次に、ステップＳ３１およびＳ３２で取得した各不純物濃度における空乏層の定義値からアクセプタ濃度Ｎａと、定数Ｃとの関係式を取得する（ステップＳ３３）。図１３は、アクセプタ濃度Ｎａを横軸にとり、定数Ｃの値を縦軸にとり、ステップＳ３１およびステップＳ３２で取得した定数Ｃの各々をプロットしたグラフである。図１３において横軸の目盛りは対数目盛となっている。図１３に示すように、アクセプタ濃度Ｎａの上昇に伴って、定数Ｃの値が上昇していることが確認できる。これは、ｐ型領域２０ｃ内のアクセプタ濃度が変化すると、その変化に伴って、ｐ型領域２０ｃ内における空乏層の定義が変化することを意味している。このように、アクセプタ濃度Ｎａと空乏層の定義値である定数Ｃは、ある一定の関係を有していることから、定数Ｃをアクセプタ濃度Ｎａの関数として表すことができる。アクセプタ濃度Ｎａと定数Ｃとの関係は、例えば図１３に示すグラフに対して近似線を引き、この近似線を数式化することにより取得することが可能である。図１３には、グラフ上の各プロットに基づいて描かれた近似線が表示されている。かかる近似線より、空乏層の定義を示す定数Ｃのアクセプタ濃度Ｎａに対する関数は、
Ｃ＝０．０５８ｌｏｇｅ（Ｎａ）−１．９４２７・・・（１）
と求めることができる。尚、定数Ｃとアクセプタ濃度Ｎａの関係式は、グラフ上の各プロットからこれを算出する計算ソフト等を用いて求めることも可能である。
【００５６】
次に、取得した定数Ｃとアクセプタ濃度Ｎａとの関係式から、耐圧を求めようとする半導体装置１の空乏層の定義値を得る（ステップＳ３４）。すなわち、耐圧を求めようとする半導体装置１のｐ基板１１のアクセプタ濃度Ｎａを数式（１）に代入することにより、半導体装置１のｐ基板１１に対して設定すべき空乏層の定義値を得る。例えば、ｐ基板１１のアクセプタ濃度Ｎａが１．５×１０１５／ｃｍ３である場合、上記した数式（１）にアクセプタ濃度Ｎａを代入してＣ＝０．０８を得る。
【００５７】
次に、得られた半導体装置１の空乏層の定義値を一次元シミュレーション値として利用して、半導体装置１の耐圧を多次元シミュレーションにより求める。ここでは、半導体装置１の全体構造を計算対象とするのではなく、半導体装置１の一部分のみを抽出して解析対象領域を縮小した上で計算を行う。本実施例においては、図８（ａ）に示すように、ＦＥＴ１のドレイン領域１２ａと素子分離領域１０とを含む破線で囲む部分（対象領域３０）を多次元シミュレーションの対象として指定する（ステップＳ３５）。
【００５８】
次に、ステップＳ３４にて取得したｐ基板１１の空乏層の定義をＴＣＡＤに入力する（ステップＳ３６）。上記の如く、ｐ／Ｎａ＝０．０８をｐ基板１１における空乏層の定義としてＴＣＡＤに入力する。
【００５９】
次に、図８（ｂ）に示すように、対象領域３０に接続されたバックゲート端子Ｂに接地電位を印加し、ドレイン端子Ｄ１に電圧をスイープさせながら正電圧を加えることにより対象領域３０内のｐｎジャンクションを逆バイアスし、このときのステップＳ３４で得られた空乏層の定義値に基づき定義された空乏層１３ａのエッジ位置を算出する（ステップＳ３７）。
【００６０】
次に、対象領域３０に接続されたＤ１−Ｂ端子間の印加電圧の増加とともに伸びる空乏層１３ａのエッジが素子分離領域１０の底部の中央位置まで到達したときの電圧値を読み取る（ステップＳ３８）。このときの電圧値を半導体装置１の素子間絶縁耐圧であるとみなすことができる。
【００６１】
すなわち、図２に示すように、半導体装置１は、２つのドレイン領域１２ａおよび１２ｂの各々のエッジから伸びた空乏層１３ａ、１３ｂが素子分離領域１０の底部の中央位置において結合したときにブレークする。従って、一方のドレイン領域１２ａから伸びた空乏層１３ａが素子分離領域１０の底部の中央位置に到達したときの印加電圧を素子間絶縁耐圧とみなすことができる。以上の各処理を経て半導体装置１の耐圧を求めることができる。
【００６２】
数式（１）に示す関係式を１回取得しておけば、次回からは耐圧を求めようとする半導体装置１のｐ基板１１の不純物濃度が異なる場合でも、数式（１）からすぐに空乏層の定義値を得ることが可能である。つまり、上記したステップＳ３１〜Ｓ３３までの処理は不要となる。
【００６３】
このように、実施例１においては、耐圧を求めようとする半導体装置１における空乏層の定義値を得るために、ｎｐｎ構造２を用いた１次元シミュレーションを行うことを要したが（すなわち、ステップＳ１からＳ７までの処理を行うことを要したが）、本実施例によれば、かかる処理を行うことなく、空乏層の定義値を示す定数Ｃとアクセプタ濃度Ｎａとの関係式を予め用意しておくことにより容易かつ迅速に、耐圧を求めようとする半導体装置１における空乏層の定義値を得ることができる。これにより、耐圧シミュレーションをより効率よく行うことが可能となる。尚、上記した実施例においては、ｐ基板１１を有する半導体装置１をシミュレーションの対象としたが、ｎ基板を有する半導体装置に対しても同様に耐圧シミュレーションを行うことが可能である。この場合、ｎｐｎ構造２に替えてｐｎｐ構造を用いて定数Ｃとドナー濃度Ｎｄとの関係式を求めておき、これに基づいて基板（ｎ型基板）内における空乏層の定義を取得すればよい。
【００６４】
（実施例４）
以下、本発明の実施例４について説明する。実施例１では半導体装置内部における空乏層の分布を耐圧の指標とし、実施例２では特定の電位の等電位線の分布を耐圧の指標とした。実施例４では、半導体装置１の基板電位を耐圧の指標とする。以下、本実施例に係る耐圧シミュレーション方法の詳細について図１４に示すフローチャートを参照しつつ説明する。
【００６５】
はじめに、ｎｐｎ構造２のｎ型領域２０ａ、２０ｂの不純物濃度（すなわちドナー濃度Ｎｄ）およびｐ型領域２０ｃの不純物濃度（すなわちアクセプタ濃度Ｎａ）を任意に設定し、ｎｐｎ構造２のＶ−Ｉ特性からブレークダウン電圧を得る。具体的には、ＴＣＡＤを用いて、図６に示すように、ｎｐｎ構造２のｎ型領域２０ａおよび２０ｂにそれぞれ端子を設け、一方のｎ型領域２０ａを接地電圧とし、他方のｎ型領域２０ｂに電圧をスイープさせながら正電圧を印加し、このときの電流値を読取る。このようにしてｎｐｎ構造２のＩ−Ｖ特性を求めることにより、ｎｐｎ構造２のパンチスルー現象に基づくブレークダウン電圧を取得する。次に、ｎｐｎ構造２がブレークダウンしたときの（すなわちパンチスルーに至ったときの）ｐ型領域２０ｃ内の最低電位（以下この電圧を閾値電圧Ｖｐと称する）を取得する（ステップＳ４１）。ｎｐｎ構造２がパンチスルーに至ったとき、高電位側のｐｎジャンクションから低電位側のｐｎジャンクションに向けて連続的に電位が低下するような電位勾配が形成される。故に、ｎｐｎ構造２がパンチスルーに至った後、更に印加電圧を増加するとｐ型領域２０ｃ内の最低電位は印加電圧に伴って上昇することとなる。従って、ｐ型領域２０ｃ内の最低電位をモニタし、閾値電圧Ｖｐと比較することにより、ｎｐｎ構造がブレークダウンしているかどうかを判別することが可能となる。
【００６６】
次に、ｎｐｎ構造２のｎ型領域２０ａ、２０ｂの不純物濃度（すなわちドナー濃度Ｎｄ）およびｐ型領域２０ｃの不純物濃度（すなわちアクセプタ濃度Ｎａ）の設定を変更し、ステップＳ４１と同様の手順にて閾値電圧Ｖｐを取得する（ステップＳ４２）。尚、ｎｐｎ構造の不純物濃度を変化させる範囲および変化させる回数（閾値電圧Ｖｐを取得するポイントの数）は任意であるが、耐圧を求めようとする半導体装置１に含まれるｎ型領域およびｐ型領域の不純物濃度がその範囲に含まれることとなるように設定することが好ましい。本実施例においては、アクセプタ濃度Ｎａを３条件（１．０×１０１６／ｃｍ３、１．０×１０１７／ｃｍ３、１．０×１０１８／ｃｍ３）設定し、ドナー濃度Ｎｄを１×１０１７／ｃｍ３ 〜１×１０２０の範囲で変化させ、それぞれの場合について閾値電圧Ｖｐを取得した。
【００６７】
次に、ステップＳ４１およびＳ４２で取得したデータに基づいて、閾値電圧Ｖｐとアクセプタ濃度Ｎａとの関係式を取得する（ステップＳ４３）。図１５は、アクセプタ濃度Ｎａを横軸にとり、ｐ型領域２０ｃの電位（基板電位）を縦軸にとり、ステップＳ４１およびステップＳ４２で取得した閾値電圧Ｖｐの各々をプロットしたグラフである。図１５において横軸の目盛りは対数目盛となっている。図１５に示すように、アクセプタ濃度Ｎａの上昇に伴って、閾値電圧Ｖｐが上昇していることが確認できる。このように、アクセプタ濃度Ｎａと閾値電圧Ｖｐは、ある一定の関係を有していることから、閾値電圧Ｖｐをアクセプタ濃度Ｎａの関数として表すことができる。アクセプタ濃度Ｎａと閾値電圧Ｖｐとの関係は、例えば図１５に示すグラフに対して近似線を引き、この近似線を数式化することにより取得することが可能である。図１５には、グラフ上の各プロットに基づいて描かれた近似線が表示されている。かかる近似線より、閾値電圧Ｖｐのアクセプタ濃度Ｎａに対する関数は、
Ｖｐ＝０．０１８５ｌｏｇｅ（Ｎａ）−０．０８０７・・・（２）
と求めることができる。このようにして得られたグラフにおいて、近似線よりも上の領域はパンチスルーが発生する領域であり、近似線よりも下の領域はパンチスルーが発生しない領域である。尚、閾値電圧Ｖｐとアクセプタ濃度Ｎａの関係式は、グラフ上の各プロットからこれを算出する計算ソフト等を用いて求めることも可能である。
【００６８】
次に、取得した閾値電圧Ｖｐとアクセプタ濃度Ｎａとの関係式を用いて半導体装置１の耐圧を多次元シミュレーションにより求める。ここでは、半導体装置１の全体構造を計算対象とするのではなく、半導体装置１の一部分のみを抽出して解析対象領域を縮小した上で計算を行う。本実施例においては、図１６に示すように、ＦＥＴ１のドレイン領域１２ａとソース領域１４ａおよびｐ基板１１とを含む対象領域３１を多次元シミュレーションの対象として指定する（ステップＳ４４）。
【００６９】
次に、ｐ基板１１のアクセプタ濃度Ｎａからｐ基板１１内においてパンチスルーが発生することとなる閾値電圧Ｖｐを式（２）から求める（ステップＳ４５）。具体的には、ｐ基板１１のアクセプタ濃度Ｎａは、例えば１．５×１０１５／ｃｍ３であり、上記した数式（２）にアクセプタ濃度Ｎａを代入して閾値電圧Ｖｐ＝−０．２２Ｖを得る。つまり、対象領域３１のソース−ドレイン間に電圧を印加した場合において、ｐ基板１１内の最低電位が−０．２２Ｖに達したときにソース−ドレイン間がブレークする。
【００７０】
次に、図１６に示すように、ＦＥＴ１のソース端子Ｓ１に接地電位に固定し、ドレイン端子Ｄ１にスイープさせながら正電圧を加え、このときのｐ基板１１内の最低電位をモニタする（ステップＳ４６）。そして、そのモニタ値がステップＳ４５において求めた閾値電圧Ｖｐ＝−０．２２Ｖに達したときの印加電圧をＦＥＴ１のソース−ドレイン間耐圧として得る（ステップＳ４７）。以上の各処理を経て半導体装置１の耐圧を求めることができる。尚、本実施例では、ｎチャンネルＭＯＳＦＥＴを耐圧シミュレーションの対象としたため、ｎｐｎ構造を用いて最低電位Ｖｐを取得した。ｐチャンネルＭＯＳＦＥＴを耐圧シミュレーションの対象とする場合には、ｐｎｐ構造を用いて上記した手順に準じてｎ型領域内における最低電位Ｖｐとドナー濃度Ｎｄとの関係式を求めればよい。尚、この場合、ｐｎｐ構造の最低電位Ｖｐを求める際にｐｎｐ構造に印加する電圧は負電圧となる。
【００７１】
このように本実施例の耐圧シミュレーション方法によれば、閾値電圧Ｖｐとアクセプタ濃度Ｎａまたはドナー濃度Ｎｄとの関係式を予め取得しておくことにより、閾値電圧Ｖｐを指標とした耐圧シミュレーションを行うことが可能となる。本実施例では、対象領域内の電位を耐圧の指標としているので、多次元シミュレーションを行う際に空乏層に関する計算が不要である。従って、空乏層を耐圧の指標とする実施例１および実施例３に係る方法に比べより短時間でシミュレーション結果を得ることが可能となる。
【符号の説明】
【００７２】
１ 半導体装置
２ ｎｐｎ構造
１０ 素子分離領域
１１ ｐ基板
１２ａ １２ｂ ドレイン領域
１３ａ １３ｂ 空乏層
１４ａ １４ｂ ソース領域
２１ ２２ 空乏層
２２ａ 空乏層エッジ
【技術分野】
【０００１】
本発明は、デバイスシミュレータを使用した半導体装置の耐圧シミュレーション方法およびシミュレーション装置に関する。
【背景技術】
【０００２】
デバイスシミュレータは、ＦＥＴ等の半導体素子の断面構造もしくは三次元構造を入力し、そのデバイスの動作を確認するためのシミュレーション装置である。計算内容は、シミュレータにより異なるが、ＤＣ解析や小信号ＡＣ解析、ハーモニックバランス法を使用した大信号解析、過渡解析等が可能である。計算結果は、端子を流れる電流やＳパラメータ等の実測において確認できる結果のみでなく、各メッシュ点の電位(ポテンシャル)、電子密度、ホール密度等のパラメータの確認も可能である。デバイスシミュレータは、素子の製造工程を模擬的に再現するプロセスシミュレータとの統合も可能であり、これはＴＣＡＤ（Technology Computer Aided Design）と呼ばれている。ＴＣＡＤを用いることにより、短時間で製造プロセスに基づく素子の電気的特性を予測することができる。すなわち、従来の試行錯誤的な方法で素子製作から電気的特性の評価までに要する期間に比べると、圧倒的に短い時間で素子特性を予測することができる。
【０００３】
特許文献１には、レイアウト図よりデバイスシミュレーションを行なう部分を抽出し、抽出部分の構造に基づいてデバイスシミュレーションを行なうと共に、抽出部分を一つの素子に見立てて回路全体の集中定数回路を作成し、回路シミュレーションを行ない、抽出部分に供給される電圧及び電流を算出し、算出された電圧及び電流に基づいて抽出部分で発生する熱エネルギーを求め、回路の耐熱エネルギーと比較して回路構成の良否を評価する手法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−２６０８８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
デバイスシミュレータでは、半導体デバイスの全領域を小区間に分割し、解析対象である半導体デバイスの構造やそのデバイス中の不純物濃度分布等を考慮し、半導体デバイスの電気的特性をシミュレーションしている。例えば、図１に示すように、絶縁分離領域１０で隔てられた２つのＦＥＴ１およびＦＥＴ２の素子間の耐圧をデバイスシミュレータで計算しようとする場合、解析領域が広く、計算点が多くなるため計算時間が増大してしまうといった問題があった。計算時間を短縮するためには、解析領域を小さくすることが有効であるが、解析領域を小さくした場合でも、計算結果が適正なものであるかどうかは不明である。すなわち、解析領域を小さくした場合には、その結果を保証するための何らかの措置が必要となる。
【０００６】
本発明は、上記した点に鑑みてなされたものであり、デバイスシミュレータを用いて半導体素子間の耐圧を計算する場合において、シミュレータの解析領域を縮小した場合であっても計算結果を保証し得る半導体装置の耐圧シミュレーション方法およびかかるシミュレーション方法を実行するシミュレーション装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の耐圧シミュレーション方法は、２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧をデバイスシミュレータを用いて求める半導体装置の耐圧シミュレーション方法であって、前記半導体装置に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、前記半導体装置における空乏層についての一次元シミュレーション値を取得する一次元シミュレーションステップと、少なくとも１つのｐｎジャンクションを含む前記半導体装置の一部である対象領域について、前記一次元シミュレーション値を用いて多次元シミュレーションを行って、前記対象領域内のｐｎジャンクションを逆バイアスしたときの前記対象領域内部における前記一次元シミュレーション値に基づく空乏層のエッジ位置を算出する多次元シミュレーションステップと、前記空乏層のエッジ位置が前記対象領域内の所定位置に達したときの前記対象領域への印加電圧を前記半導体装置の耐圧と推定する耐圧推定ステップと、を含むことを特徴としている。
【０００８】
また、本発明の他の耐圧シミュレーション方法は、２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧をデバイスシミュレータを用いて求める半導体装置の耐圧シミュレーション方法であって、前記半導体装置に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、等電位線についての一次元シミュレーション値を取得する一次元シミュレーションステップと、少なくとも１つのｐｎジャンクションを含む前記半導体装置の一部である対象領域について、前記一次元シミュレーション値を用いて多次元シミュレーションを行って、前記対象領域内のｐｎジャンクションを逆バイアスしたときの前記対象領域内部における前記一次元シミュレーション値に基づく等電位線の位置を算出する多次元シミュレーションステップと、前記等電位線の位置が前記対象領域内の所定位置に達したときの前記対象領域への印加電圧を前記半導体装置の耐圧と推定する耐圧推定ステップと、を含むことを特徴としている。
【０００９】
また、本発明の他の耐圧シミュレーション方法は、２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧をデバイスシミュレータを用いて求める半導体装置の耐圧シミュレーション方法であって、ｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、前記半導体装置における空乏層についての一次元シミュレーション値を取得する一次元シミュレーションステップと、少なくとも１つのｐｎジャンクションを含む前記半導体装置の一部である対象領域について、前記一次元シミュレーション値を用いて多次元シミュレーションを行って、前記対象領域内のｐｎジャンクションを逆バイアスしたときの前記対象領域内部における前記一次元シミュレーション値に基づく空乏層のエッジ位置を算出する多次元シミュレーションステップと、前記空乏層のエッジ位置が前記対象領域内の所定位置に達したときの前記対象領域への印加電圧を前記半導体装置の耐圧と推定する耐圧推定ステップと、を含み、前記一次元シミュレーションステップは、前記接合構造における空乏層に関する定義値と不純物濃度との関係式を求めるステップと、前記関係式に前記半導体装置の不純物濃度を代入し、前記半導体装置について設定されるべき空乏層の定義値を前記一次シミュレーション値として求めるステップと、を含むことを特徴としている。
【００１０】
また、本発明の他の耐圧シミュレーション方法は、２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧をデバイスシミュレータを用いて求める半導体装置の耐圧シミュレーション方法であって、ｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、前記半導体装置の内部電位についての一次元シミュレーション値を取得する一次元シミュレーションステップと、少なくとも１つのｐｎジャンクションを含む前記半導体装置の一部である対象領域について多次元シミュレーションを行って、前記対象領域内のｐｎジャンクションを逆バイアスしたときの前記対象領域内部における電位を算出する多次元シミュレーションステップと、前記対象領域内部の最低電位が前記一次元シミュレーション値を超えたときの前記対象領域への印加電圧を前記半導体装置の耐圧と推定する耐圧推定ステップと、を含み、前記一次元シミュレーションステップは、前記接合構造の不純物濃度と、前記接合構造がパンチスルーに至る際の前記接合構造内部の最低電位との関係式を求めるステップと、前記関係式に前記半導体装置の不純物濃度を代入し、前記半導体装置がパンチスルーに至る際の前記半導体装置内部の最低電位を前記一次シミュレーション値として求めるステップと、を含むことを特徴としている。
【００１１】
また、本発明のシミュレーション装置は、２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧を求める半導体装置のシミュレーション装置であって、前記半導体装置の構造の入力を受け付ける入力手段と、前記入力手段に入力された前記半導体装置に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造若しくはｐｎｐ構造を含む接合構造を生成し、前記接合構造に対して一次元シミュレーションを行って、前記半導体装置における空乏層についての一次元シミュレーション値を算出する一次元シミュレーション手段と、多次元シミュレーションの対象とすべき前記半導体装置の領域を指定する対象領域指定手段と、前記対象領域指定手段によって指定された対象領域について、前記一次元シミュレーション値を用いて多次元シミュレーションを行って、前記対象領域をバイアスしたときの前記対象領域内部における前記一次元シミュレーション値に基づく空乏層のエッジ位置を算出する多次元シミュレーション手段と、を含むことを特徴としている。
【発明の効果】
【００１２】
本発明に係る半導体装置の耐圧シミュレーション方法およびシミュレーション装置によれば、計算時間を大幅に短縮しながらも計算結果の信頼性を確保することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】シミュレーションの対象となる半導体装置の構造を示す断面図である。
【図２】シミュレーションの対象となる半導体装置の構造を示す断面図である。
【図３】シミュレーション結果である半導体装置のＩ−Ｖ特性図である。
【図４】本発明の実施例１に係る耐圧シミュレーション方法を示すフローチャートである。
【図５】本発明の実施例に係る耐圧シミュレーション方法に用いられるｎｐｎ構造を示す図である。
【図６】空乏層が表示されたｎｐｎ構造を示す図である。
【図７】電圧印加に伴ってｎｐｎ構造上に拡がる空乏層エッジの様子を示す図である。
【図８】図８（ａ）は、計算対象となる部分が明示された半導体装置の断面図である。図８（ｂ）は、対象領域を逆バイアスしたときの空乏層の状態を示す断面図である。
【図９】本発明の実施例である半導体装置のシミュレーション装置の構成を示すブロック図である。
【図１０】本発明の実施例２に係る耐圧シミュレーション方法を示すフローチャートである。
【図１１】電圧印加に伴ってｎｐｎ構造上を移動する等電位線の様子を示す図である。
【図１２】本発明の実施例３に係る耐圧シミュレーション方法を示すフローチャートである。
【図１３】アクセプタ濃度Ｎａと空乏層の定義を示す定数Ｃとの関係を示すグラフである。
【図１４】本発明の実施例４に係る耐圧シミュレーション方法を示すフローチャートである。
【図１５】アクセプタ濃度Ｎａと閾地電圧Ｖｐとの関係を示すグラフである。
【図１６】多次元シミュレーションの対象となる対象領域を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
【００１５】
（実施例１）
図２に、本発明に係る耐圧シミュレーション方法を用いて耐圧を求めようとする半導体装置１の構造例を示す。半導体装置１は、ＳＴＩ（Shallow Trench Isolation）等の素子分離領域１０によって絶縁分離されたｎチャンネルＭＯＳ型のＦＥＴ１とＦＥＴ２とを含んでいる。ＦＥＴ１およびＦＥＴ２は、それぞれｎ型半導体からなるドレイン領域１２ａ、１２ｂ、ｎ型半導体からなるソース領域１４ａ、１４ｂ、およびゲート電極等を含んでいる。
【００１６】
従来、かかる構造の半導体装置において、ＦＥＴ１−ＦＥＴ２間の絶縁耐圧をデバイスシミュレータによって計算しようとする場合、半導体装置１の断面構造又は三次元構造をデバイスシミュレータに入力し、ＦＥＴ１のソース端子Ｓ１、ゲート端子Ｇ１、ＦＥＴ２のソース端子Ｓ２、ゲート端子Ｇ２、およびバックゲート端子Ｂに接地電位を印加し、ＦＥＴ１のドレイン端子Ｄ１およびＦＥＴ２のドレイン端子Ｄ２に電圧をスイープさせながら正電圧を印加してｐｎ接合を逆バイアスしてＶ−Ｉ特性を取得する。ドレイン端子Ｄ１およびＤ２への印加電圧の上昇に伴って、ドレイン領域１２ａ、１２ｂからそれぞれ空乏層１３ａ、１３ｂが拡がる。図２に示すように、空乏層１３ａおよび１３ｂが絶縁分離領域１０の底部を超えて繋がると、急激に電流が流れ始めブレークダウンに至る。
【００１７】
図３は、かかるデバイスシミュレーションを行った結果得られるＦＥＴ１とＦＥＴ２との間の絶縁耐圧を示すＶ−Ｉ特性である。このように、従来のシミュレーション方法においては、ＦＥＴ１およびＦＥＴ２を含む半導体装置１の全体を計算の対象としていたために計算結果が得られるまでに膨大な時間を要していた。また、計算時間を短縮するために解析領域を小さくした場合には、図３に示すＶ−Ｉ特性と同等の結果が得られない場合があった。
【００１８】
本発明は、計算結果を保証しつつ計算時間の短縮を図ろうとするものである。図４は、本発明に係る半導体装置の耐圧シミュレーション方法の手順を示すフローチャートである。以下、このフローチャートを参照して本発明に係るシミュレーション方法について説明する。
【００１９】
はじめに、図５に示すように、耐圧を求めようとする半導体装置１に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造２をＴＣＡＤに入力する。すなわち、ｎｐｎ構造２のｎ型領域２０ａおよび２０ｂの不純物濃度は、半導体装置１のドレイン領域１２ａおよび１２ｂ(又はソース領域１４ａおよび１４ｂ)と同一の不純物濃度に設定され、ｎｐｎ構造２のｐ型領域２０ｃの不純物濃度は、半導体装置１のｐ基板１１と同一の不純物濃度に設定される。
【００２０】
次に、入力したｎｐｎ構造２に対してＩ−Ｖ特性を計算する。具体的には、図６に示すように、ｎｐｎ構造２のｎ型領域２０ａおよび２０ｂにそれぞれ端子を設け、一方のｎ型領域２０ａを接地電圧とし、他方のｎ型領域２０ｂに電圧をスイープさせながら正電圧を印加し、このときの電流値を読取る。このようにしてｎｐｎ構造２のＩ−Ｖ特性を求めることにより、ｎｐｎ構造２のパンチスルー現象に基づくブレークダウン電圧を取得する（ステップＳ１）。かかるＩ−Ｖ特性の計算は、ｎｐｎ構造２のｎ型領域２０ａ、２０ｂおよびｐ型領域２０ｃが並ぶ方向についてのみ計算を行う一次元シミュレーションであるので、短時間で計算結果を得ることができる。
【００２１】
次に、ＴＣＡＤに空乏層の定義値を暫定的に入力して、ｎｐｎ構造２上に空乏層を表示させる（ステップＳ２）。空乏層の定義値とは、シミュレータ上で空乏層を表示させるために用いられる空乏層に関するシミュレーション値をいう。ここでは、空乏層の定義の初期設定として、ｎ型領域２０ａおよび２０ｂについては、ドナー濃度Ｎｄと電子濃度ｎの比ｎ／Ｎｄが例えば０．５となる位置を空乏層のエッジとして定義する。この場合、空乏層の定義値は０．５となる。ｐ型領域２０ｃについては、アクセプタ濃度Ｎａと正孔濃度ｐの比ｐ／Ｎａが例えば０．５となる位置を空乏層のエッジとして定義する。この場合、空乏層の定義値は０．５となる。このような空乏層の定義をＴＣＡＤ入力することで、図６に示すように、ｎｐｎ構造２上には、２つのｐｎジャンクションの近傍に空乏層２１、２２のエッジが表示されることとなる。
【００２２】
次に、ステップＳ１で取得したｎｐｎ構造２のブレークダウン電圧に至る前後の電圧をｎｐｎ構造２に印加しつつ空乏層の状態を確認し、ブレークダウン電圧と空乏層の状態が整合しているかどうかを判定する（ステップＳ３）。すなわち、ｎｐｎ構造２のブレークダウンは、図７に示すように、電圧印加に伴って正電圧を印加している側のｐｎジャンクションから伸びた空乏層エッジ２２ａが、空乏層２１まで到達し、空乏層２１と空乏層２２が繋がったときに急激に電流が増加するパンチスルー現象に基づいて起る。そこで、本ステップにおいては、ステップＳ１で求めたｎｐｎ構造２のブレークダウン電圧以上の電圧をｎｐｎ構造２に印加したときに空乏層２１と空乏層２２とが結合しいていない場合、又は、ステップＳ１で求めたｎｐｎ構造２のブレークダウン電圧未満の電圧をｎｐｎ構造２に印加したときに空乏層２１と空乏層２２とが既に結合している場合には、ブレークダウン電圧と空乏層の状態が整合していないものと判断する。
【００２３】
次に、ステップＳ３においてｎｐｎ構造２のブレークダウン電圧と、空乏層２１、２２の状態が整合していないものと判断された場合には、ステップＳ２において設定した空乏層の定義値を変更する。
【００２４】
具体的には、ｎｐｎ構造２にステップＳ１で得られた自身のブレークダウン電圧以上の電圧を印加しているにもかかわらず、空乏層２１と空乏層２２とが結合していない場合には（ステップＳ４）、ｎ／Ｎｄおよびｐ／Ｎａの値を増加させる方向に調整し、空乏層の定義値を再設定する（ステップＳ５）。反対に、ｎｐｎ構造２に印加された電圧がステップＳ１で求めた自身のブレークダウン電圧に満たないにもかかわらず、空乏層２１と空乏層２２とが結合してしまっている場合には（ステップＳ６）、ｎ／Ｎｄおよびｐ／Ｎａの値を減少させる方向に調整し、空乏層の定義値を再設定する（ステップＳ７）。そして、ステップＳ１で取得したｎｐｎ構造２のブレークダウン電圧と、空乏層２１、２２の状態が整合するまでステップＳ３からステップＳ７までの処理を繰り返し行う。かかるステップＳ２からステップ７までの処理は、ｎｐｎ構造２のｎ型領域２０ａ、２０ｂおよびｐ型領域２０ｃが並ぶ方向についてのみ計算を行う一次元シミュレーションであるので、短時間で計算結果を得ることができる。このようにして得られた空乏層の定義値は、一次元シミュレーション値として以降のステップで行われる多次元シミュレーションによる解析に利用される。
【００２５】
次に、ステップＳ７までの処理を経て得られた空乏層の定義値を一次元シミュレーション値として利用して、半導体装置１の耐圧を多次元シミュレーションにより求める。ここでは、半導体装置１の全体構造を計算対象とするのではなく、半導体装置１の一部分のみを抽出して解析対象領域を縮小した上で計算を行う。本実施例においては、図８（ａ）に示すように、ＦＥＴ１のドレイン領域１２ａと素子分離領域１０とを含む破線で囲む部分（以下、この領域を対象領域３０と称する）を多次元シミュレーションの対象として指定する（ステップＳ８）。
【００２６】
次に、ステップＳ７までの処理を経て取得した空乏層の定義をＴＣＡＤに入力する（ステップＳ９）。
【００２７】
次に、図８（ｂ）に示すように、対象領域３０に接続されたバックゲート端子Ｂに接地電位を印加し、ドレイン端子Ｄ１に電圧をスイープさせながら正電圧を加えることにより対象領域３０内のｐｎジャンクションを逆バイアスし、このときの先のステップで得られた空乏層の定義に基づき定義された空乏層１３ａのエッジ位置を算出する（ステップＳ１０）。尚、かかる空乏層１３ａのエッジ位置を算出する処理は、二次元又は三次元シミュレーションによるものであるが、解析領域が縮小されているので、半導体装置１の全体構造を計算対象とする場合と比較して計算時間を大幅に短縮することができる。
【００２８】
次に、対象領域３０に接続されたＤ１−Ｂ端子間の印加電圧の増加とともに伸びる空乏層１３ａのエッジが素子分離領域１０の底部の中央位置まで到達したときの電圧値を読み取る（ステップＳ１１）。このときの電圧値を半導体装置１の素子間絶縁耐圧であるとみなすことができる。
【００２９】
すなわち、図２に示すように、半導体装置１は、２つのドレイン領域１２ａおよび１２ｂの各々のエッジから伸びた空乏層１３ａ、１３ｂが素子分離領域１０の底部の中央位置において結合したときにブレークする。従って、一方のドレイン領域１２ａから伸びた空乏層１３ａが素子分離領域１０の底部の中央位置に到達したときの印加電圧を素子間絶縁耐圧とみなすことができる。ここで、ステップＳ７まで処理によって半導体装置１に対して空乏層は適性に定義され、空乏層の拡がりと耐圧の関係は、整合がとれているので、このようにして推定された半導体装置１の素子間絶縁耐圧は適正なものとなる。
【００３０】
図９は、上記した半導体装置の耐圧シミュレーション方法を実行する半導体装置のシミュレーション装置１００の構成を示すブロック図である。入力部１０１は、耐圧を求めようとする半導体装置１の構造の入力を受け付ける。一次元シミュレーション部１０２は、入力部１０１に入力された半導体装置１に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有する図５に示す如きｎｐｎ構造を生成し、生成したｎｐｎ構造について一次元シミュレーションを行って、半導体装置１における空乏層についての一次元シミュレーション値を算出する。対象領域指定部１０３は、外部入力に基づいて多次元シミュレーション部１０４による多次元シミュレーションの対象とすべき半導体装置１の領域を指定する。多次元シミュレーション部１０４は、対象領域指定部１０３によって指定された対象領域について一次元シミュレーション値を用いて多次元シミュレーションを行って、対象領域をバイアスしたときの対象領域内部における一次元シミュレーション値に基づく空乏層のエッジ位置を算出する。耐圧推定部１０５は、空乏層のエッジ位置が対象領域内の所定位置に達したときの対象領域への印加電圧を半導体装置１の耐圧として出力する。
【００３１】
次に、上記した構成を有するシミュレーション装置１００の動作について説明する。入力部１０１は、ユーザインターフェースを介して耐圧を求めようとする半導体装置１の断面構造の入力がなされると、装置内部に入力構造を取り込む。入力される半導体装置１の断面構造には、半導体装置１に含まれる各領域の形状、寸法、組成、不純物濃度等の情報が含まれている。
【００３２】
一次元シミュレーション部１０２は、入力された半導体装置１の断面構造に基づいて、半導体装置１に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造２を生成する。すなわち、ｎｐｎ構造２のｎ型領域２０ａおよび２０ｂの不純物濃度は、半導体装置１のドレイン領域１２ａおよび１２ｂ(又はソース領域１４ａおよび１４ｂ)と同一の不純物濃度に設定され、ｎｐｎ構造２のｐ型領域２０ｃの不純物濃度は、半導体装置１のｐ基板１１と同一の不純物濃度に設定される。
【００３３】
続いて、一次元シミュレーション部１０２は、生成したｎｐｎ構造２に対して一次元シミュレーションを行って、Ｉ−Ｖ特性を計算し、パンチスルー現象に基づくブレークダウン電圧を算出する。続いて、一次元シミュレーション部１０２は、上記ブレークダウン電圧とｎｐｎ構造内に形成される空乏層の状態が整合するように空乏層の定義値を算出する。すなわち、一次元シミュレーション部１０２は、ｎｐｎ構造２に印加された電圧が上記ブレークダウン電圧に到達したときに、ｎｐｎ構造２内の各ｐｎジャンクション近傍に形成される空乏層同士が結合することとなるような空乏層の定義値を算出する。算出された空乏層の定義値は、一次元シミュレーション値として多次元シミュレーション部１０４に供給される。
【００３４】
対象領域指定部１０３は、外部入力に基づいて、入力部１０１より入力された半導体装置１の構造のうち、多次元シミュレーション部１０４による多次元シミュレーションの対象とすべき領域を指定する。対象領域指定部１０３は、外部入力に基づいて、例えば、図８（ａ）に示すように、ＦＥＴ１のドレイン領域１２ａと素子分離領域１０とを含む破線で囲む領域を対象領域３０として指定する。
【００３５】
多次元シミュレーション部１０４は、対象領域指定部１０３によって指定された対象領域について、一次元シミュレーション部によって算出された空乏層に関する一次元シミュレーション値を用いて多次元シミュレーションを行う。すなわち、多次元シミュレーション部１０４は、図８（ｂ）に示すように、対象領域３０に接続されたバックゲート端子Ｂに接地電位を印加し、ドレイン端子Ｄ１に電圧をスイープさせながら正電圧を加えることにより対象領域３０内のｐｎジャンクションを逆バイアスし、このときの一次元シミュレーション部１０２によって算出された空乏層の定義値に基づく空乏層１３ａのエッジ位置を算出する。空乏層１３ａのエッジ位置は、対象領域３０の断面構造とともに表示モニタ（図示せず）上に図示されるようにしてもよい。
【００３６】
耐圧推定部１０５は、対象領域３０に印加された電圧の増加とともに伸びる空乏層１３ａのエッジが素子分離領域１０の底部の中央位置まで到達したときの電圧値を読み取り、このときの電圧値を半導体装置１の素子間絶縁耐圧として出力する。
【００３７】
このように、本発明に係る半導体装置の耐圧シミュレーション方法およびシミュレーション装置によれば、一次元シミュレーションによって耐圧を求めようとする半導体装置の空乏層に関する一次元シミュレーション値を取得し、該半導体装置の一部分のみを多次元シミュレーションによる計算対象として抽出し、取得した一次元シミュレーション値を用いて対象領域について多次元シミュレーションを行って、対象領域に含まれるｐｎジャンクションに逆バイアスを加えたときの当該一次元シミュレーション値に基づく空乏層のエッジ位置を算出し、該空乏層のエッジ位置が対象領域内の所定位置に達したときの印加電圧を該半導体装置の耐圧と推定することとしたので、多次元シミュレーションの計算対象領域が縮小され、計算時間を大幅に短縮しながらも計算結果の信頼性を確保することが可能となる。
【００３８】
（実施例２）
上記した実施例１においては、一次元シミュレーション値として空乏層の定義値を取得し、対象領域３０内における当該一次元シミュレーション値に基づき定義された空乏層のエッジの位置から対象とする半導体装置の素子間絶縁耐圧を推定することとした。本実施例においては、一次元シミュレーション値として等電位線の電位を求め、対象領域３０内における当該一次元シミュレーション値として求めた電位を示す等電位線の位置から対象とする半導体装置の素子間絶縁耐圧を推定することとしている。つまり、実施例１では空乏層の分布を耐圧の指標としているのに対して実施例２では特定の電位を示す等電位線の分布を耐圧の指標としているのである。
【００３９】
図１０は、本発明の実施例２に係る半導体装置の耐圧シミュレーション方法の手順を示すフローチャートである。
【００４０】
はじめに、実施例１と同様に、耐圧を求めようとする半導体装置１に含まれるｐ型領域およびｎ型領域と同一の不純物濃度を有するｎｐｎ構造２をＴＣＡＤに入力し、ｎｐｎ構造２のＩ−Ｖ特性を計算する。そして、得られたｎｐｎ構造２のＩ−Ｖ特性から、ｎｐｎ構造２のパンチスルー現象に基づくブレークダウン電圧を取得する（ステップＳ２１）。かかるＩ−Ｖ特性の計算は、一次元シミュレーションであるので、短時間で計算結果を得ることができる。
【００４１】
次に、ステップＳ２１で取得したｎｐｎ構造２のブレークダウン電圧に至る前後の電圧をｎｐｎ構造２に印加し、このときの等電位線をｎｐｎ構造２上に表示させる（ステップＳ２２）。例えば、初期設定として、０Ｖ電位の等電位線をｎｐｎ構造２上に表示させる。等電位線は、ｎｐｎ構造２の２つのｐｎジャンクションの近傍にそれぞれ現れる。図１１に示すように、ｎｐｎ構造２に対する印加電圧の増加に伴って、正電圧を印加した側のｐｎジャンクション近傍に位置していた等電位線４０ａは、接地電位を印加した側の他方のｐｎジャンクションの方向に向かって移動する。
【００４２】
続いて、ｎｐｎ構造２に印加した電圧がステップＳ２１で取得したｎｐｎ構造２のブレークダウン電圧に到達したときに等電位線４０ａが等電位線４０ｂと繋がることとなるか否かを判定する（ステップＳ２３）。すなわち、ｎｐｎ構造２に対する印加電圧が自身のブレークダウン電圧に達した場合、高電位側のｐｎジャンクションから低電位側のｐｎジャンクションに向けて連続的に電位が低下するような電位勾配が形成される。従って、各ｐｎジャンクション近傍にそれぞれ分離した存在していたある電位を示す等電位線は、ブレークダウン電圧印加時には繋がることとなる。
【００４３】
ｎｐｎ構造２にステップＳ２１で得られた自身のブレークダウン電圧以上の電圧を印加しているにもかかわらず、等電位線同士の結合が生じていない場合には（ステップＳ２４）、表示すべき等電位線の電位を減少させる方向に調整する（ステップＳ２５）。反対に、ｎｐｎ構造２に印加された電圧がステップＳ２１で得られた自身のブレークダウン電圧に満たないにもかかわらず、等電位線同士の結合が生じてしまっている場合には（ステップＳ２６）、表示すべき等電位線の電位を増加させる方向に調整する（ステップＳ２７）。そして、ステップＳ２１で取得した自身のブレークダウン電圧印加時に等電位線同士の結合が生じることとなるまでステップ２３からステップＳ２７までの処理を繰り返し行う。このようにして得られた電位は、一次元シミュレーション値として以降のステップで行われる多次元シミュレーションによる解析に利用される。
【００４４】
ステップＳ２２からステップ２７までの処理は、ｎｐｎ構造２のｎ型領域２０ａ、２０ｂおよびｐ型領域２０ｃが並ぶ方向についてのみ計算を行う一次元シミュレーションであるので、短時間で計算結果を得ることができる。
【００４５】
次に、ステップＳ２７までの処理を経て得られた電位を一次元シミュレーション値として利用して、半導体装置１の耐圧を多次元シミュレーションにより求める。ここでは、半導体装置１の全体構造を計算対象とするのではなく、半導体装置１の一部分のみを計算対象として指定して解析領域を縮小した上で計算を行う。実施例１の場合と同様、図８（ａ）において破線で囲まれた対象領域３０を多次元シミュレーションの対象として指定する（ステップＳ２８）。
【００４６】
次に、ステップＳ２７までの処理を経て取得した電位を示す等電位線を対象領域３０上に表示させながら対象領域３０内のｐｎジャンクションに逆バイアスを加える。すなわち、対象領域３０に接続されたバックゲート端子Ｂに接地電位を印加し、ドレイン端子Ｄ１に電圧をスイープさせながら正電圧を加えることによりｐｎジャンクションを逆バイアスし、このときの一次元シミュレーションにより取得した電位を示す等電位線の位置を算出する（ステップＳ２９）。尚、対象領域３０に対するシミュレーションは、二次元又は三次元シミュレーションであるが、解析領域が縮小されているので、半導体装置１の全体構造を計算対象とする場合と比較して計算時間を大幅に短縮することができる。
【００４７】
次に、対象領域３０に接続されたのＤ１−Ｂ端子間の印加電圧の増加とともに移動する等電位線が素子分離領域１０の底部の中央位置まで到達したときの印加電圧の値を読み取る（ステップＳ３０）。このときの電圧値を半導体装置１の素子間絶縁耐圧であるとみなすことができる。
【００４８】
このように、一次元シミュレーションによって耐圧を求めようとする半導体装置の等電位線に関する一次元シミュレーション値を取得し、該半導体装置の一部分のみを多次元シミュレーションによる計算対象として抽出し、取得した一次元シミュレーション値を用いて対象領域について多次元シミュレーションを行って、対象領域に含まれるｐｎジャンクションに逆バイアスを加えたときの当該一次元シミュレーション値に基づく等電位線を算出し、該等電位線の位置が対象領域内の所定位置に達したときの印加電圧を該半導体装置の耐圧と推定することとしたので、多次元シミュレーションの計算対象領域が縮小され、計算時間を大幅に短縮しながらも計算結果の信頼性を確保することが可能となる。
【００４９】
尚、上記各実施例においては、ｎｐｎ構造２を用いて一次元シミュレーションを行う場合を例に説明したが、これに代えて耐圧を求めようとする半導体装置１のｎ型領域およびｐ型領域と同一の不純物濃度を有するｐｎｐ構造等の他の接合構造を用いて一次元シミュレーションを行うこととしてもよい。
【００５０】
（実施例３）
以下本発明の実施例３について説明する。実施例１においては、ＴＣＡＤを用いてｎｐｎ構造２に対して、空乏層の定義を暫定的に設定し、ブレークダウン電圧と空乏層の状態が整合するまで空乏層の定義の設定の変更を繰り返し、適正な空乏層の定義を得るというものであった（ステップＳ１〜Ｓ７）。
【００５１】
実施例３においては、空乏層の定義を得るプロセスが実施例１の場合と異なる。一般的に空乏層の定義は、ｎ型領域においてｎ／Ｎｄ＝Ｃ、ｐ型領域においてｐ／Ｎａ＝Ｃで与えることができる。ここで、ｎは電子濃度、Ｎｄはドナー濃度、ｐは正孔濃度、Ｎａはアクセプタ濃度、Ｃは定数である。これは、半導体装置内部のｎ型領域において、電子濃度ｎをドナー濃度Ｎｄで除算した値がＣとなる位置、ｐ型領域において正孔濃度ｐをアクセプタ濃度Ｎａで除算した値がＣとなる位置がそれぞれ空乏層のエッジであることを意味している。かかる空乏層の定義において、例えばｐ型領域のアクセプタ濃度Ｎａが変化した場合には、定数Ｃの値は、アクセプタ濃度Ｎａとの間である相関をもって変化する。つまり、アクセプタ濃度Ｎａ１において空乏層はｐ／Ｎａ＝Ｃ１で定義されるが、アクセプタ濃度がＮａ２に変化した場合にはその変化に伴って、空乏層はｐ／Ｎａ＝Ｃ２で定義されることとなる。
【００５２】
実施例３では、予め空乏層の定義値である定数Ｃの値とアクセプタ濃度Ｎａまたはドナー濃度Ｎｄとの間の相関を取得しておくことにより、耐圧シミュレーションの対象となる半導体装置の空乏層の定義を得る。以下、その詳細について、図１２に示すフローチャートを参照しつつ説明する。
【００５３】
はじめに、ｎｐｎ構造２のｎ型領域２０ａ、２０ｂの不純物濃度（すなわちドナー濃度Ｎｄ）およびｐ型領域２０ｃの不純物濃度（すなわちアクセプタ濃度Ｎａ）を任意に設定し、図４に示すフローチャートに示すステップＳ１からステップＳ７に示された処理に準じて当該不純物濃度における空乏層の定義値である定数Ｃを得る（ステップＳ３１）。すなわち、本ステップでは、ＴＣＡＤに任意の不純物濃度を有するｎｐｎ構造２をＴＣＡＤに入力し、これのＩ−Ｖ特性を取得する。次に、暫定的に空乏層の定義を入力し、このｎｐｎ構造上に空乏層のエッジを表示させながら、空乏層の状態とＩ−Ｖ特性から得られたブレークダウン電圧とが整合するように空乏層の定義を合わせ込む。そして、Ｉ−Ｖ特性と整合するときの定数Ｃを取得する。
【００５４】
次に、ｎｐｎ構造２のｎ型領域２０ａ、２０ｂの不純物濃度（すなわちドナー濃度Ｎｄ）およびｐ型領域２０ｃの不純物濃度（すなわちアクセプタ濃度Ｎａ）の設定を変えて、ステップＳ３１と同様の処理によって空乏層の定義値である定数Ｃを得る（ステップＳ３２）。つまり、ｎｐｎ構造２の不純物濃度（ドナー濃度Ｎｄおよびアクセプタ濃度Ｎａ）を振って定数Ｃを取得するのである。尚、ｎｐｎ構造の不純物濃度を変化させる範囲および変化させる回数（すなわち、定数Ｃを取得するポイントの数）は任意であるが、耐圧を求めようとする半導体装置１に含まれるｎ型領域およびｐ型領域の不純物濃度がその範囲に含まれることとなるように設定することが好ましい。本実施例においては、アクセプタ濃度Ｎａを３条件（１．０×１０１６／ｃｍ３、１．０×１０１７／ｃｍ３、１．０×１０１８／ｃｍ３）設定し、ドナー濃度Ｎｄを１×１０１７／ｃｍ３ 〜１×１０２０の範囲で変化させ、それぞれの場合について空乏層の定義値（すなわち定数Ｃ）を取得した。かかるステップＳ３１およびステップＳ３２の処理は、ｎｐｎ構造２のｎ型領域２０ａ、２０ｂおよびｐ型領域２０ｃが並ぶ方向についてのみ計算を行う一次元シミュレーションであるので、短時間で計算結果を得ることができる。
【００５５】
次に、ステップＳ３１およびＳ３２で取得した各不純物濃度における空乏層の定義値からアクセプタ濃度Ｎａと、定数Ｃとの関係式を取得する（ステップＳ３３）。図１３は、アクセプタ濃度Ｎａを横軸にとり、定数Ｃの値を縦軸にとり、ステップＳ３１およびステップＳ３２で取得した定数Ｃの各々をプロットしたグラフである。図１３において横軸の目盛りは対数目盛となっている。図１３に示すように、アクセプタ濃度Ｎａの上昇に伴って、定数Ｃの値が上昇していることが確認できる。これは、ｐ型領域２０ｃ内のアクセプタ濃度が変化すると、その変化に伴って、ｐ型領域２０ｃ内における空乏層の定義が変化することを意味している。このように、アクセプタ濃度Ｎａと空乏層の定義値である定数Ｃは、ある一定の関係を有していることから、定数Ｃをアクセプタ濃度Ｎａの関数として表すことができる。アクセプタ濃度Ｎａと定数Ｃとの関係は、例えば図１３に示すグラフに対して近似線を引き、この近似線を数式化することにより取得することが可能である。図１３には、グラフ上の各プロットに基づいて描かれた近似線が表示されている。かかる近似線より、空乏層の定義を示す定数Ｃのアクセプタ濃度Ｎａに対する関数は、
Ｃ＝０．０５８ｌｏｇｅ（Ｎａ）−１．９４２７・・・（１）
と求めることができる。尚、定数Ｃとアクセプタ濃度Ｎａの関係式は、グラフ上の各プロットからこれを算出する計算ソフト等を用いて求めることも可能である。
【００５６】
次に、取得した定数Ｃとアクセプタ濃度Ｎａとの関係式から、耐圧を求めようとする半導体装置１の空乏層の定義値を得る（ステップＳ３４）。すなわち、耐圧を求めようとする半導体装置１のｐ基板１１のアクセプタ濃度Ｎａを数式（１）に代入することにより、半導体装置１のｐ基板１１に対して設定すべき空乏層の定義値を得る。例えば、ｐ基板１１のアクセプタ濃度Ｎａが１．５×１０１５／ｃｍ３である場合、上記した数式（１）にアクセプタ濃度Ｎａを代入してＣ＝０．０８を得る。
【００５７】
次に、得られた半導体装置１の空乏層の定義値を一次元シミュレーション値として利用して、半導体装置１の耐圧を多次元シミュレーションにより求める。ここでは、半導体装置１の全体構造を計算対象とするのではなく、半導体装置１の一部分のみを抽出して解析対象領域を縮小した上で計算を行う。本実施例においては、図８（ａ）に示すように、ＦＥＴ１のドレイン領域１２ａと素子分離領域１０とを含む破線で囲む部分（対象領域３０）を多次元シミュレーションの対象として指定する（ステップＳ３５）。
【００５８】
次に、ステップＳ３４にて取得したｐ基板１１の空乏層の定義をＴＣＡＤに入力する（ステップＳ３６）。上記の如く、ｐ／Ｎａ＝０．０８をｐ基板１１における空乏層の定義としてＴＣＡＤに入力する。
【００５９】
次に、図８（ｂ）に示すように、対象領域３０に接続されたバックゲート端子Ｂに接地電位を印加し、ドレイン端子Ｄ１に電圧をスイープさせながら正電圧を加えることにより対象領域３０内のｐｎジャンクションを逆バイアスし、このときのステップＳ３４で得られた空乏層の定義値に基づき定義された空乏層１３ａのエッジ位置を算出する（ステップＳ３７）。
【００６０】
次に、対象領域３０に接続されたＤ１−Ｂ端子間の印加電圧の増加とともに伸びる空乏層１３ａのエッジが素子分離領域１０の底部の中央位置まで到達したときの電圧値を読み取る（ステップＳ３８）。このときの電圧値を半導体装置１の素子間絶縁耐圧であるとみなすことができる。
【００６１】
すなわち、図２に示すように、半導体装置１は、２つのドレイン領域１２ａおよび１２ｂの各々のエッジから伸びた空乏層１３ａ、１３ｂが素子分離領域１０の底部の中央位置において結合したときにブレークする。従って、一方のドレイン領域１２ａから伸びた空乏層１３ａが素子分離領域１０の底部の中央位置に到達したときの印加電圧を素子間絶縁耐圧とみなすことができる。以上の各処理を経て半導体装置１の耐圧を求めることができる。
【００６２】
数式（１）に示す関係式を１回取得しておけば、次回からは耐圧を求めようとする半導体装置１のｐ基板１１の不純物濃度が異なる場合でも、数式（１）からすぐに空乏層の定義値を得ることが可能である。つまり、上記したステップＳ３１〜Ｓ３３までの処理は不要となる。
【００６３】
このように、実施例１においては、耐圧を求めようとする半導体装置１における空乏層の定義値を得るために、ｎｐｎ構造２を用いた１次元シミュレーションを行うことを要したが（すなわち、ステップＳ１からＳ７までの処理を行うことを要したが）、本実施例によれば、かかる処理を行うことなく、空乏層の定義値を示す定数Ｃとアクセプタ濃度Ｎａとの関係式を予め用意しておくことにより容易かつ迅速に、耐圧を求めようとする半導体装置１における空乏層の定義値を得ることができる。これにより、耐圧シミュレーションをより効率よく行うことが可能となる。尚、上記した実施例においては、ｐ基板１１を有する半導体装置１をシミュレーションの対象としたが、ｎ基板を有する半導体装置に対しても同様に耐圧シミュレーションを行うことが可能である。この場合、ｎｐｎ構造２に替えてｐｎｐ構造を用いて定数Ｃとドナー濃度Ｎｄとの関係式を求めておき、これに基づいて基板（ｎ型基板）内における空乏層の定義を取得すればよい。
【００６４】
（実施例４）
以下、本発明の実施例４について説明する。実施例１では半導体装置内部における空乏層の分布を耐圧の指標とし、実施例２では特定の電位の等電位線の分布を耐圧の指標とした。実施例４では、半導体装置１の基板電位を耐圧の指標とする。以下、本実施例に係る耐圧シミュレーション方法の詳細について図１４に示すフローチャートを参照しつつ説明する。
【００６５】
はじめに、ｎｐｎ構造２のｎ型領域２０ａ、２０ｂの不純物濃度（すなわちドナー濃度Ｎｄ）およびｐ型領域２０ｃの不純物濃度（すなわちアクセプタ濃度Ｎａ）を任意に設定し、ｎｐｎ構造２のＶ−Ｉ特性からブレークダウン電圧を得る。具体的には、ＴＣＡＤを用いて、図６に示すように、ｎｐｎ構造２のｎ型領域２０ａおよび２０ｂにそれぞれ端子を設け、一方のｎ型領域２０ａを接地電圧とし、他方のｎ型領域２０ｂに電圧をスイープさせながら正電圧を印加し、このときの電流値を読取る。このようにしてｎｐｎ構造２のＩ−Ｖ特性を求めることにより、ｎｐｎ構造２のパンチスルー現象に基づくブレークダウン電圧を取得する。次に、ｎｐｎ構造２がブレークダウンしたときの（すなわちパンチスルーに至ったときの）ｐ型領域２０ｃ内の最低電位（以下この電圧を閾値電圧Ｖｐと称する）を取得する（ステップＳ４１）。ｎｐｎ構造２がパンチスルーに至ったとき、高電位側のｐｎジャンクションから低電位側のｐｎジャンクションに向けて連続的に電位が低下するような電位勾配が形成される。故に、ｎｐｎ構造２がパンチスルーに至った後、更に印加電圧を増加するとｐ型領域２０ｃ内の最低電位は印加電圧に伴って上昇することとなる。従って、ｐ型領域２０ｃ内の最低電位をモニタし、閾値電圧Ｖｐと比較することにより、ｎｐｎ構造がブレークダウンしているかどうかを判別することが可能となる。
【００６６】
次に、ｎｐｎ構造２のｎ型領域２０ａ、２０ｂの不純物濃度（すなわちドナー濃度Ｎｄ）およびｐ型領域２０ｃの不純物濃度（すなわちアクセプタ濃度Ｎａ）の設定を変更し、ステップＳ４１と同様の手順にて閾値電圧Ｖｐを取得する（ステップＳ４２）。尚、ｎｐｎ構造の不純物濃度を変化させる範囲および変化させる回数（閾値電圧Ｖｐを取得するポイントの数）は任意であるが、耐圧を求めようとする半導体装置１に含まれるｎ型領域およびｐ型領域の不純物濃度がその範囲に含まれることとなるように設定することが好ましい。本実施例においては、アクセプタ濃度Ｎａを３条件（１．０×１０１６／ｃｍ３、１．０×１０１７／ｃｍ３、１．０×１０１８／ｃｍ３）設定し、ドナー濃度Ｎｄを１×１０１７／ｃｍ３ 〜１×１０２０の範囲で変化させ、それぞれの場合について閾値電圧Ｖｐを取得した。
【００６７】
次に、ステップＳ４１およびＳ４２で取得したデータに基づいて、閾値電圧Ｖｐとアクセプタ濃度Ｎａとの関係式を取得する（ステップＳ４３）。図１５は、アクセプタ濃度Ｎａを横軸にとり、ｐ型領域２０ｃの電位（基板電位）を縦軸にとり、ステップＳ４１およびステップＳ４２で取得した閾値電圧Ｖｐの各々をプロットしたグラフである。図１５において横軸の目盛りは対数目盛となっている。図１５に示すように、アクセプタ濃度Ｎａの上昇に伴って、閾値電圧Ｖｐが上昇していることが確認できる。このように、アクセプタ濃度Ｎａと閾値電圧Ｖｐは、ある一定の関係を有していることから、閾値電圧Ｖｐをアクセプタ濃度Ｎａの関数として表すことができる。アクセプタ濃度Ｎａと閾値電圧Ｖｐとの関係は、例えば図１５に示すグラフに対して近似線を引き、この近似線を数式化することにより取得することが可能である。図１５には、グラフ上の各プロットに基づいて描かれた近似線が表示されている。かかる近似線より、閾値電圧Ｖｐのアクセプタ濃度Ｎａに対する関数は、
Ｖｐ＝０．０１８５ｌｏｇｅ（Ｎａ）−０．０８０７・・・（２）
と求めることができる。このようにして得られたグラフにおいて、近似線よりも上の領域はパンチスルーが発生する領域であり、近似線よりも下の領域はパンチスルーが発生しない領域である。尚、閾値電圧Ｖｐとアクセプタ濃度Ｎａの関係式は、グラフ上の各プロットからこれを算出する計算ソフト等を用いて求めることも可能である。
【００６８】
次に、取得した閾値電圧Ｖｐとアクセプタ濃度Ｎａとの関係式を用いて半導体装置１の耐圧を多次元シミュレーションにより求める。ここでは、半導体装置１の全体構造を計算対象とするのではなく、半導体装置１の一部分のみを抽出して解析対象領域を縮小した上で計算を行う。本実施例においては、図１６に示すように、ＦＥＴ１のドレイン領域１２ａとソース領域１４ａおよびｐ基板１１とを含む対象領域３１を多次元シミュレーションの対象として指定する（ステップＳ４４）。
【００６９】
次に、ｐ基板１１のアクセプタ濃度Ｎａからｐ基板１１内においてパンチスルーが発生することとなる閾値電圧Ｖｐを式（２）から求める（ステップＳ４５）。具体的には、ｐ基板１１のアクセプタ濃度Ｎａは、例えば１．５×１０１５／ｃｍ３であり、上記した数式（２）にアクセプタ濃度Ｎａを代入して閾値電圧Ｖｐ＝−０．２２Ｖを得る。つまり、対象領域３１のソース−ドレイン間に電圧を印加した場合において、ｐ基板１１内の最低電位が−０．２２Ｖに達したときにソース−ドレイン間がブレークする。
【００７０】
次に、図１６に示すように、ＦＥＴ１のソース端子Ｓ１に接地電位に固定し、ドレイン端子Ｄ１にスイープさせながら正電圧を加え、このときのｐ基板１１内の最低電位をモニタする（ステップＳ４６）。そして、そのモニタ値がステップＳ４５において求めた閾値電圧Ｖｐ＝−０．２２Ｖに達したときの印加電圧をＦＥＴ１のソース−ドレイン間耐圧として得る（ステップＳ４７）。以上の各処理を経て半導体装置１の耐圧を求めることができる。尚、本実施例では、ｎチャンネルＭＯＳＦＥＴを耐圧シミュレーションの対象としたため、ｎｐｎ構造を用いて最低電位Ｖｐを取得した。ｐチャンネルＭＯＳＦＥＴを耐圧シミュレーションの対象とする場合には、ｐｎｐ構造を用いて上記した手順に準じてｎ型領域内における最低電位Ｖｐとドナー濃度Ｎｄとの関係式を求めればよい。尚、この場合、ｐｎｐ構造の最低電位Ｖｐを求める際にｐｎｐ構造に印加する電圧は負電圧となる。
【００７１】
このように本実施例の耐圧シミュレーション方法によれば、閾値電圧Ｖｐとアクセプタ濃度Ｎａまたはドナー濃度Ｎｄとの関係式を予め取得しておくことにより、閾値電圧Ｖｐを指標とした耐圧シミュレーションを行うことが可能となる。本実施例では、対象領域内の電位を耐圧の指標としているので、多次元シミュレーションを行う際に空乏層に関する計算が不要である。従って、空乏層を耐圧の指標とする実施例１および実施例３に係る方法に比べより短時間でシミュレーション結果を得ることが可能となる。
【符号の説明】
【００７２】
１ 半導体装置
２ ｎｐｎ構造
１０ 素子分離領域
１１ ｐ基板
１２ａ １２ｂ ドレイン領域
１３ａ １３ｂ 空乏層
１４ａ １４ｂ ソース領域
２１ ２２ 空乏層
２２ａ 空乏層エッジ
【特許請求の範囲】
【請求項１】
２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧をデバイスシミュレータを用いて求める半導体装置の耐圧シミュレーション方法であって、
前記半導体装置に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、前記半導体装置における空乏層についての一次元シミュレーション値を取得する一次元シミュレーションステップと、
少なくとも１つのｐｎジャンクションを含む前記半導体装置の一部である対象領域について、前記一次元シミュレーション値を用いて多次元シミュレーションを行って、前記対象領域内のｐｎジャンクションを逆バイアスしたときの前記対象領域内部における前記一次元シミュレーション値に基づく空乏層のエッジ位置を算出する多次元シミュレーションステップと、
前記空乏層のエッジ位置が前記対象領域内の所定位置に達したときの前記対象領域への印加電圧を前記半導体装置の耐圧と推定する耐圧推定ステップと、を含むことを特徴とする耐圧シミュレーション方法。
【請求項２】
前記一次元シミュレーション値は、前記接合構造のブレークダウン電圧と前記接合構造内部に形成される空乏層の状態が整合する値であることを特徴とする請求項１に記載の耐圧シミュレーション方法。
【請求項３】
前記一次元シミュレーションステップは、
前記接合構造のブレークダウン電圧を一次元シミュレーションによって求めるステップと、
前記一次元シミュレーション値を暫定的に設定し、前記接合構造に電圧を印加したときの前記接合構造内部における空乏層のエッジ位置を一次元シミュレーションによって算出するステップと、
前記接合構造に印加した電圧が前記ブレークダウン電圧に達したときに前記接合構造内部に形成される前記空乏層の各々が結合するように前記一次元シミュレーション値を調整するステップと、を含むことを特徴とする請求項２に記載の耐圧シミュレーション方法。
【請求項４】
前記対象領域は、少なくとも１つの前記ＦＥＴのドレイン領域又はソース領域と、前記ＦＥＴ間を絶縁分離する素子分離領域とを含むことを特徴とする請求項１に記載の耐圧シミュレーション方法。
【請求項５】
前記耐圧推定ステップにおいて、前記空乏層のエッジ位置が前記素子分離領域底部の中央部に到達したときの前記対象領域への印加電圧を前記半導体装置の耐圧と推定することを特徴とする請求項４に記載の耐圧シミュレーション方法。
【請求項６】
２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧をデバイスシミュレータを用いて求める半導体装置の耐圧シミュレーション方法であって、
前記半導体装置に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、前記半導体装置における等電位線についての一次元シミュレーション値を取得する一次元シミュレーションステップと、
少なくとも１つのｐｎジャンクションを含む前記半導体装置の一部である対象領域について、前記一次元シミュレーション値を用いて多次元シミュレーションを行って、前記対象領域内のｐｎジャンクションを逆バイアスしたときの前記対象領域内部における前記一次元シミュレーション値に基づく等電位線の位置を算出する多次元シミュレーションステップと、
前記等電位線の位置が前記対象領域内の所定位置に達したときの前記対象領域への印加電圧を前記半導体装置の耐圧と推定する耐圧推定ステップと、を含むことを特徴とする耐圧シミュレーション方法。
【請求項７】
２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧を求める半導体装置のシミュレーション装置であって、
前記半導体装置の構造の入力を受け付ける入力手段と、
前記入力手段に入力された前記半導体装置に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造若しくはｐｎｐ構造を含む接合構造を生成し、前記接合構造に対して一次元シミュレーションを行って、前記半導体装置における空乏層についての一次元シミュレーション値を算出する一次元シミュレーション手段と、
多次元シミュレーションの対象とすべき前記半導体装置の領域を指定する対象領域指定手段と、
前記対象領域指定手段によって指定された対象領域について、前記一次元シミュレーション値を用いて多次元シミュレーションを行って、前記対象領域をバイアスしたときの前記対象領域内部における前記一次元シミュレーション値に基づく空乏層のエッジ位置を算出する多次元シミュレーション手段と、を含むことを特徴とするシミュレーション装置。
【請求項８】
前記空乏層のエッジ位置が前記対象領域内の所定位置に達したときの前記対象領域への印加電圧を前記半導体装置の耐圧として出力する耐圧推定手段を更に含むことを特徴とする請求項７に記載のシミュレーション装置。
【請求項９】
２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧をデバイスシミュレータを用いて求める半導体装置の耐圧シミュレーション方法であって、
ｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、前記半導体装置における空乏層についての一次元シミュレーション値を取得する一次元シミュレーションステップと、
少なくとも１つのｐｎジャンクションを含む前記半導体装置の一部である対象領域について、前記一次元シミュレーション値を用いて多次元シミュレーションを行って、前記対象領域内のｐｎジャンクションを逆バイアスしたときの前記対象領域内部における前記一次元シミュレーション値に基づく空乏層のエッジ位置を算出する多次元シミュレーションステップと、
前記空乏層のエッジ位置が前記対象領域内の所定位置に達したときの前記対象領域への印加電圧を前記半導体装置の耐圧と推定する耐圧推定ステップと、を含み、
前記一次元シミュレーションステップは、前記接合構造における空乏層に関する定義値と不純物濃度との関係式を求めるステップと、前記関係式に前記半導体装置の不純物濃度を代入し、前記半導体装置について設定されるべき空乏層の定義値を前記一次シミュレーション値として求めるステップと、を含むことを特徴とする耐圧シミュレーション方法。
【請求項１０】
前記関係式を求めるステップは、
任意の不純物濃度に設定された前記接合構造のブレークダウン電圧を一次元シミュレーションによって求める第１ステップと、
前記接合構造に電圧を印加したときの前記接合構造の内部における空乏層のエッジ位置を一次元シミュレーションによって算出する第２ステップと、
前記接合構造に印加した電圧が前記ブレークダウン電圧に達したときに前記接合構造の内部に形成される前記空乏層の各々が結合するように前記接合構造における空乏層の定義値を設定する第３ステップと、
前記接合構造の不純物濃度の設定を変更して前記第１ステップから前記第３ステップまでの処理を繰り返す第４ステップと、
前記第１ステップから前記第４ステップまでの処理によって得られた前記接合構造の不純物濃度毎の空乏層の定義値に基づいて前記関係式を求める第５ステップと、を含むことを特徴とする請求項９に記載の耐圧シミュレーション方法。
【請求項１１】
前記空乏層の定義値は、前記接合構造におけるキャリア濃度と不純物濃度の比に応じた値であることを特徴とする請求項９又は１０に記載の耐圧シミュレーション方法。
【請求項１２】
２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧をデバイスシミュレータを用いて求める半導体装置の耐圧シミュレーション方法であって、
ｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、前記半導体装置の内部電位についての一次元シミュレーション値を取得する一次元シミュレーションステップと、
少なくとも１つのｐｎジャンクションを含む前記半導体装置の一部である対象領域について多次元シミュレーションを行って、前記対象領域内のｐｎジャンクションを逆バイアスしたときの前記対象領域内部における電位を算出する多次元シミュレーションステップと、
前記対象領域内部の最低電位が前記一次元シミュレーション値を超えたときの前記対象領域への印加電圧を前記半導体装置の耐圧と推定する耐圧推定ステップと、を含み、
前記一次元シミュレーションステップは、前記接合構造の不純物濃度と、前記接合構造がパンチスルーに至る際の前記接合構造内部の最低電位との関係式を求めるステップと、前記関係式に前記半導体装置の不純物濃度を代入し、前記半導体装置がパンチスルーに至る際の前記半導体装置内部の最低電位を前記一次シミュレーション値として求めるステップと、を含むことを特徴とする耐圧シミュレーション方法。
【請求項１３】
前記関係式を求めるステップは、
任意の不純物濃度に設定された前記接合構造がブレークダウンしたときの前記接合構造内部の最低電位を一次元シミュレーションによって求める第１ステップと、
前記接合構造の不純物濃度の設定を変更して前記第１ステップの処理を繰り返す第２ステップと、
前記第１および第２ステップの処理によって得られた前記接合構造の不純物濃度毎の前記最低電位に基づいて前記関係式を求める第３ステップと、を含むことを特徴とする請求項１２に記載の耐圧シミュレーション方法。
【請求項１】
２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧をデバイスシミュレータを用いて求める半導体装置の耐圧シミュレーション方法であって、
前記半導体装置に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、前記半導体装置における空乏層についての一次元シミュレーション値を取得する一次元シミュレーションステップと、
少なくとも１つのｐｎジャンクションを含む前記半導体装置の一部である対象領域について、前記一次元シミュレーション値を用いて多次元シミュレーションを行って、前記対象領域内のｐｎジャンクションを逆バイアスしたときの前記対象領域内部における前記一次元シミュレーション値に基づく空乏層のエッジ位置を算出する多次元シミュレーションステップと、
前記空乏層のエッジ位置が前記対象領域内の所定位置に達したときの前記対象領域への印加電圧を前記半導体装置の耐圧と推定する耐圧推定ステップと、を含むことを特徴とする耐圧シミュレーション方法。
【請求項２】
前記一次元シミュレーション値は、前記接合構造のブレークダウン電圧と前記接合構造内部に形成される空乏層の状態が整合する値であることを特徴とする請求項１に記載の耐圧シミュレーション方法。
【請求項３】
前記一次元シミュレーションステップは、
前記接合構造のブレークダウン電圧を一次元シミュレーションによって求めるステップと、
前記一次元シミュレーション値を暫定的に設定し、前記接合構造に電圧を印加したときの前記接合構造内部における空乏層のエッジ位置を一次元シミュレーションによって算出するステップと、
前記接合構造に印加した電圧が前記ブレークダウン電圧に達したときに前記接合構造内部に形成される前記空乏層の各々が結合するように前記一次元シミュレーション値を調整するステップと、を含むことを特徴とする請求項２に記載の耐圧シミュレーション方法。
【請求項４】
前記対象領域は、少なくとも１つの前記ＦＥＴのドレイン領域又はソース領域と、前記ＦＥＴ間を絶縁分離する素子分離領域とを含むことを特徴とする請求項１に記載の耐圧シミュレーション方法。
【請求項５】
前記耐圧推定ステップにおいて、前記空乏層のエッジ位置が前記素子分離領域底部の中央部に到達したときの前記対象領域への印加電圧を前記半導体装置の耐圧と推定することを特徴とする請求項４に記載の耐圧シミュレーション方法。
【請求項６】
２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧をデバイスシミュレータを用いて求める半導体装置の耐圧シミュレーション方法であって、
前記半導体装置に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、前記半導体装置における等電位線についての一次元シミュレーション値を取得する一次元シミュレーションステップと、
少なくとも１つのｐｎジャンクションを含む前記半導体装置の一部である対象領域について、前記一次元シミュレーション値を用いて多次元シミュレーションを行って、前記対象領域内のｐｎジャンクションを逆バイアスしたときの前記対象領域内部における前記一次元シミュレーション値に基づく等電位線の位置を算出する多次元シミュレーションステップと、
前記等電位線の位置が前記対象領域内の所定位置に達したときの前記対象領域への印加電圧を前記半導体装置の耐圧と推定する耐圧推定ステップと、を含むことを特徴とする耐圧シミュレーション方法。
【請求項７】
２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧を求める半導体装置のシミュレーション装置であって、
前記半導体装置の構造の入力を受け付ける入力手段と、
前記入力手段に入力された前記半導体装置に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造若しくはｐｎｐ構造を含む接合構造を生成し、前記接合構造に対して一次元シミュレーションを行って、前記半導体装置における空乏層についての一次元シミュレーション値を算出する一次元シミュレーション手段と、
多次元シミュレーションの対象とすべき前記半導体装置の領域を指定する対象領域指定手段と、
前記対象領域指定手段によって指定された対象領域について、前記一次元シミュレーション値を用いて多次元シミュレーションを行って、前記対象領域をバイアスしたときの前記対象領域内部における前記一次元シミュレーション値に基づく空乏層のエッジ位置を算出する多次元シミュレーション手段と、を含むことを特徴とするシミュレーション装置。
【請求項８】
前記空乏層のエッジ位置が前記対象領域内の所定位置に達したときの前記対象領域への印加電圧を前記半導体装置の耐圧として出力する耐圧推定手段を更に含むことを特徴とする請求項７に記載のシミュレーション装置。
【請求項９】
２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧をデバイスシミュレータを用いて求める半導体装置の耐圧シミュレーション方法であって、
ｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、前記半導体装置における空乏層についての一次元シミュレーション値を取得する一次元シミュレーションステップと、
少なくとも１つのｐｎジャンクションを含む前記半導体装置の一部である対象領域について、前記一次元シミュレーション値を用いて多次元シミュレーションを行って、前記対象領域内のｐｎジャンクションを逆バイアスしたときの前記対象領域内部における前記一次元シミュレーション値に基づく空乏層のエッジ位置を算出する多次元シミュレーションステップと、
前記空乏層のエッジ位置が前記対象領域内の所定位置に達したときの前記対象領域への印加電圧を前記半導体装置の耐圧と推定する耐圧推定ステップと、を含み、
前記一次元シミュレーションステップは、前記接合構造における空乏層に関する定義値と不純物濃度との関係式を求めるステップと、前記関係式に前記半導体装置の不純物濃度を代入し、前記半導体装置について設定されるべき空乏層の定義値を前記一次シミュレーション値として求めるステップと、を含むことを特徴とする耐圧シミュレーション方法。
【請求項１０】
前記関係式を求めるステップは、
任意の不純物濃度に設定された前記接合構造のブレークダウン電圧を一次元シミュレーションによって求める第１ステップと、
前記接合構造に電圧を印加したときの前記接合構造の内部における空乏層のエッジ位置を一次元シミュレーションによって算出する第２ステップと、
前記接合構造に印加した電圧が前記ブレークダウン電圧に達したときに前記接合構造の内部に形成される前記空乏層の各々が結合するように前記接合構造における空乏層の定義値を設定する第３ステップと、
前記接合構造の不純物濃度の設定を変更して前記第１ステップから前記第３ステップまでの処理を繰り返す第４ステップと、
前記第１ステップから前記第４ステップまでの処理によって得られた前記接合構造の不純物濃度毎の空乏層の定義値に基づいて前記関係式を求める第５ステップと、を含むことを特徴とする請求項９に記載の耐圧シミュレーション方法。
【請求項１１】
前記空乏層の定義値は、前記接合構造におけるキャリア濃度と不純物濃度の比に応じた値であることを特徴とする請求項９又は１０に記載の耐圧シミュレーション方法。
【請求項１２】
２以上のＦＥＴを含む半導体装置の素子間絶縁耐圧をデバイスシミュレータを用いて求める半導体装置の耐圧シミュレーション方法であって、
ｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、前記半導体装置の内部電位についての一次元シミュレーション値を取得する一次元シミュレーションステップと、
少なくとも１つのｐｎジャンクションを含む前記半導体装置の一部である対象領域について多次元シミュレーションを行って、前記対象領域内のｐｎジャンクションを逆バイアスしたときの前記対象領域内部における電位を算出する多次元シミュレーションステップと、
前記対象領域内部の最低電位が前記一次元シミュレーション値を超えたときの前記対象領域への印加電圧を前記半導体装置の耐圧と推定する耐圧推定ステップと、を含み、
前記一次元シミュレーションステップは、前記接合構造の不純物濃度と、前記接合構造がパンチスルーに至る際の前記接合構造内部の最低電位との関係式を求めるステップと、前記関係式に前記半導体装置の不純物濃度を代入し、前記半導体装置がパンチスルーに至る際の前記半導体装置内部の最低電位を前記一次シミュレーション値として求めるステップと、を含むことを特徴とする耐圧シミュレーション方法。
【請求項１３】
前記関係式を求めるステップは、
任意の不純物濃度に設定された前記接合構造がブレークダウンしたときの前記接合構造内部の最低電位を一次元シミュレーションによって求める第１ステップと、
前記接合構造の不純物濃度の設定を変更して前記第１ステップの処理を繰り返す第２ステップと、
前記第１および第２ステップの処理によって得られた前記接合構造の不純物濃度毎の前記最低電位に基づいて前記関係式を求める第３ステップと、を含むことを特徴とする請求項１２に記載の耐圧シミュレーション方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−７１４５６（Ｐ２０１１−７１４５６Ａ）
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願番号】特願２００９−２５７１９４（Ｐ２００９−２５７１９４）
【出願日】平成２１年１１月１０日（２００９．１１．１０）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願日】平成２１年１１月１０日（２００９．１１．１０）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
[ Back to top ]