半導体装置及びその製造方法
【課題】微細化されたセル構造などの半導体装置において、容量コンタクトの接触抵抗を増大させることなく、ビットコンタクトと容量コンタクトのように2つの高さの異なるコンタクトが近接する場合に、その目合わせずれによるショートを防止する構造及びその製造方法を提供する。
【解決手段】少なくとも1層の層間膜3を共有し、少なくとも第1のコンタクト4と該第1のコンタクトよりも高い第2のコンタクト6が近接して配置された半導体装置において、前記第1のコンタクト4の上面が該第1のコンタクトの形成される層間膜3に対しリセス構造を成し、該リセス内に前記第1のコンタクトの上面からリセス側壁にかけてシリコン窒化膜サイドウォール9を有することを特徴とする。
【解決手段】少なくとも1層の層間膜3を共有し、少なくとも第1のコンタクト4と該第1のコンタクトよりも高い第2のコンタクト6が近接して配置された半導体装置において、前記第1のコンタクト4の上面が該第1のコンタクトの形成される層間膜3に対しリセス構造を成し、該リセス内に前記第1のコンタクトの上面からリセス側壁にかけてシリコン窒化膜サイドウォール9を有することを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、詳しくは、メモリセルにおける容量コンタクトとビットコンタクトが近接した装置において、両コンタクト間のショートを防止した構造及びその製造法に関する。
【背景技術】
【0002】
半導体装置、特にDRAM等を構成するメモリセルでは、メモリセル用トランジスタと容量素子とから構成されている。このメモリ素子を高い集積度で実現するために、容量素子をビット線よりも上層に設けた構造のCOB(Capacitor Over Bit-line)型DRAMが提案されている。
【0003】
図11は、このようなCOB型DRAMの一部を示す断面図である。セルトランジスタ(不図示)に接続されたセルコンタクト11にそれぞれ、ビットコンタクト12,容量コンタクト13が接続されており、ビットコンタクト12上にビット線14が配されている。容量コンタクト13はビット線14を覆う絶縁層の上層まで伸びており、下部電極15、容量絶縁膜16、上部電極17より構成される容量素子に接続されている。
【0004】
従来、ビット線と容量コンタクトのショートを防止するため、ビット線の側壁に窒化膜サイドウォールを自己整合的に形成する方法が提案されている(特許文献1,2参照)。又、特許文献3ではビット線とビットコンタクトを共にダイレクト窒化膜で覆うことでビット線と容量コンタクトとのショートを防止することが提案されている。
【0005】
一方、これらとは趣旨は異なるが、ビットコンタクトのコンタクトホール径を縮小するため、一部開口したホール内にサイドウォール窒化膜を形成し、このサイドウォール窒化膜をマスクに下部構造に到達するコンタクトホールを形成し、そこに導電材料を埋め込んだ後、CMP等で平坦化処理することで、ビットコンタクトの上端部周辺に窒化膜の形成された構造が示されている(特許文献4)。
【特許文献1】特開2002−231906号公報
【特許文献2】特開2003−7854号公報
【特許文献3】特開2005−39189号公報
【特許文献4】特開2000−299437号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
半導体デバイスの微細化が進むにつれ、ビット配線と容量コンタクトとのショートの問題だけでなく、容量コンタクト−ビットコンタクト間のショートマージンも小さくなる。しかしながら、十分な電気的接続を得るためにはコンタクト径を小さくすることは得策ではない。又、上層での目合わせ等を考慮するとコンタクト上部側の径を下部よりも大きくした構造であることが好ましい。
【0007】
そのため、容量コンタクトの合わせズレが起きた場合、ビットコンタクト上部の最も径が大きい所と容量コンタクトのショートが発生する。図12に示すように、ビットコンタクト22の上部と容量コンタクト23とが接触し、ショートが生じている。図12において、(b)は上面図であり、24はビット線、25はビットコンタクト22の上面、26は容量コンタクト23の上面であり、(a)は同図(b)のA−A線での断面図であり、21はセルコンタクトを示す。なお、同図(a)においては、ビット線、容量素子、セルトランジスタは省略している。
【0008】
特許文献3に示すようにビット線、ビットコンタクトを共に窒化膜で覆うことで、ショートを防ぐことができる。しかしながら、ビットコンタクトをも窒化膜で覆うためには、ビットコンタクトを覆っている層間膜を除去しなければなならい。さらに、図12に示すような上部の径が大きなコンタクトの場合、このようなコンタクトを窒化膜で覆うと下部は厚くなるため、微細化された下層の容量コンタクトと接続されるセルコンタクトの上面の一部も被覆されてしまい、容量コンタクトの接触抵抗が増大することが懸念される。
【0009】
そこで、本発明の目的は、微細化されたセル構造などの半導体装置において、容量コンタクトの接触抵抗を増大させることなく、ビットコンタクトと容量コンタクトのように2つの高さの異なるコンタクトが近接する場合に、その目合わせずれによるショートを防止する構造及びその製造方法を提供することにある。
【課題を解決するための手段】
【0010】
上記課題を解決する本発明は、
(A)少なくとも1層の層間膜を共有し、少なくとも第1のコンタクトと該第1のコンタクトよりも高い第2のコンタクトが近接して配置された半導体装置において、前記第1のコンタクトの上面が該第1のコンタクトの形成される層間膜に対しリセス構造を成し、該リセス内に前記第1のコンタクトの上面からリセス側壁にかけてシリコン窒化膜サイドウォールを有することを特徴とする半導体装置に関する。
【0011】
特に本発明では、以下の特徴を有する半導体装置に関する。
(A1)前記半導体装置は、メモリセル用トランジスタと容量素子とを含み、該容量素子をビット線よりも上層に設けたメモリセルを有する半導体装置であって、前記第1のコンタクトがビット線に接続されるビットコンタクトであり、前記第2のコンタクトが容量素子に接続される容量コンタクトであることを特徴とする。
(A2)前記第1のコンタクトに埋め込まれるプラグがバリア膜とプラグ金属部の少なくとも二層構造からなり、前記リセスが、該バリア膜部分でプラグ金属部の上面と同じかプラグ金属部の上面よりも深く形成されていることを特徴とする。
(A3)前記リセスの前記第1のコンタクト上面までの深さが30〜60nmであることを特徴とする。
(A4)前記バリア膜部分に形成されたリセスは、30nm以上、前記第1のコンタクトを形成する前記層間膜に形成されたコンタクトホールの深さの1/2以下の深さであることを特徴とする。
(A5)前記バリア膜がTiN/Tiからなる積層膜であり、前記プラグ金属部がタングステンからなる。
(A6)前記シリコン窒化膜サイドウォールの前記第1のコンタクト上面から前記リセス側壁までの距離が20nm以上、前記第1のコンタクト上部径の1/4以下の範囲であることを特徴とする。
(A7)また、前記バリア膜部分でプラグ金属部よりも深く形成されたリセスは前記第1のコンタクトを形成する前記層間膜に形成されたコンタクトホールの深さの1/2以下の深さであることを特徴とする。
【0012】
また本発明は、
(B) 少なくとも1層の層間膜を共有し、少なくとも第1のコンタクトと該第1のコンタクトよりも高い第2のコンタクトが近接して配置された半導体装置の製造方法であって、
前記第1のコンタクトの上面をエッチバックして、該第1のコンタクトの形成される層間膜に対しリセス構造を形成する工程、
該リセス内にシリコン窒化膜を成膜し、エッチバックして、前記第1のコンタクトの上面からリセス側壁にかけてサイドウォールを形成する工程
とを有することを特徴とする半導体装置の製造方法に関するものである。
【0013】
特に、前記第1のコンタクトに埋め込まれるプラグがバリア膜とプラグ金属部の少なくとも二層構造から構成される場合に、
(B1)前記第1のコンタクトを形成する前記層間膜に形成されたコンタクトホールにバリア膜及びプラグ金属を成膜した後、前記層間膜を露出するように平坦化する工程、
前記プラグ金属膜を選択的にエッチバックする工程、
前記バリア膜を選択的にエッチバックする工程
とにより前記リセスを形成する、或いは、
(B2)前記第1のコンタクトを形成する前記層間膜に形成されたコンタクトホールにバリア膜及びプラグ金属を成膜する工程、
前記プラグ金属膜を選択的にエッチバックする工程、
前記バリア膜を選択的にエッチバックする工程
とにより前記リセスを形成することを特徴とする製造方法に関する。
【発明の効果】
【0014】
本発明によれば、容量コンタクト形成時に、ビットコンタクト上部の縁付近に接触してもシリコン窒化膜部でエッチングがストップするため、ショートを防止できる。
【発明を実施するための最良の形態】
【0015】
以下、図面を用いて本発明を具体的に説明する。
【0016】
本発明の一実施形態になる半導体装置は、例えば、図1に示すDRAM等の半導体記憶装置のセルトランジスタ部において、ビットコンタクト4と容量コンタクト6が隣接する場合に、ビットコンタクト4の上部に、ビットコンタクト4が形成される層間膜3に対しリセス構造を成し、該リセス内にビットコンタクト4の上面からリセス側壁にかけてシリコン窒化膜サイドウォール9を有することを特徴とする。同図においては、ビットコンタクト4はバリア膜8とビット金属膜7とからなる例を示している。1は下層(不図示)に形成したセルトランジスタへのセルコンタクトを示し、2,3,5はそれぞれ層間膜を示す。ここでは、ビットコンタクト4が第1のコンタクトであり、容量コンタクトが第2のコンタクトとなる。また、ビットコンタクト4と容量コンタクト6とが層間膜3を共有している。なお、ビット線は省略している。
【0017】
同図に示すように、ビットコンタクト4の上部側面にシリコン窒化膜サイドウォール9を形成したことにより、容量コンタクト形成時にビットコンタクト4の縁にかかってもシリコン窒化膜サイドウォール9がエッチングストッパとなり、ビットコンタクト4自体は露出することが無くなる。この結果、ビットコンタクト4と容量コンタクト6のショートが防止できる。
【実施例】
【0018】
次に、本発明の実施例について説明する。
【0019】
(実施例1)
第1の実施例では、ビットコンタクトホール形成後にTiN/Tiバリア膜及びWを埋め込み、その後CMPで研磨する事で、ビットコンタクトを形成する。その後、ドライエッチングでエッチバックを行い、ビットコンタクト上面を下に下げるリセス構造となす。この際、Wプラグ外側のTiN/Tiバリア膜を選択的にエッチングし、Wプラグの上面よりも更に下方までエッチングしておく。その後、全面にシリコン窒化膜を成膜し、エッチバックして、ビットコンタクトの上面からリセス側壁にかけてシリコン窒化膜サイドウォールを形成する。
【0020】
以下、実施例1の製造方法を図2〜図9を用いて説明する。
まず、ビットコンタクトを形成する為に層間膜(シリコン酸化膜)3のエッチングを行い、下地のセルコンタクト(不図示)上までコンタクトホール4aを開口する(図2)。
【0021】
その後、TiN/Tiをバリア膜8として形成する。TiはTiCl4を用いたCVD(Chemical Vapor Deposition)で成膜し、TiNはTiCl4とNH3を用いたCVDで成膜する。その後タングステン(W)膜7を成膜する。W膜7の成膜はWF6とH2を用いたCVDにより成膜する(図3)。
【0022】
続いてCMPを行い、表面を平坦化してプラグを形成する(図4)。この時点ではプラグ上面は層間膜3上面と一致している為、次にW膜7、TiN/Tiバリア膜8の上面の位置を下に下げる。ドライエッチングによりW膜7とTiN/Tiバリア膜8をエッチバックしてリセスを形成する。W膜7のエッチングにはフッ素系のガスを用い、TiN/Tiバリア膜8のエッチングには塩素系のガスを用いる。また、W膜7は塩素系ガスではほとんどエッチングされず、TiN/Tiバリア膜8はフッ素系のガスではほとんどエッチングされない為、W膜7とTiN/Tiバリア膜8をそれぞれ独立に制御性良く、選択的にエッチングすることが可能である。W膜7のエッチングにおいては、例えば、ECR(Electron Cyclotron Resonance)エッチャーを用い、CF4/O2/N2のプロセスガスで、圧力1.33Pa(10mTorr)、マイクロ波パワー800W、RFパワー30Wで行う。Wプラグの上面を40nm下げるとすると、Wのエッチングレートが100nm/minである場合、約25秒の時間指定のエッチングを行えば良い。但し、フッ素ガスによるエッチングではシリコン酸化膜からなる層間膜3もエッチングされやすい為、RFパワーを下げる等により、対酸化膜選択比が高いエッチング条件であることが好ましい(図5)。
【0023】
またTiN/Tiバリア膜のエッチングは、例えば、ECRエッチャーを用い、BCl3/Cl2のプロセスガスで、圧力1.33Pa(10mTorr),マイクロ波パワー800W、RFパワー30Wで行う。TiN/Tiの上面を80nm下げるとすると、TiN/Tiのエッチングレートが100nm/minである場合、約50秒の時間指定のエッチングを行えば良い。塩素ガスによるエッチングでは層間膜3はエッチングされにくい為、対酸化膜選択比は高くできる。また、Wもエッチングされにくい(図6)。
【0024】
その後、シリコン窒化膜9をCVDで成膜する(図7)。シリコン窒化膜9の成膜膜厚が、後にサイドウォールを形成した際の横方向の長さになる。シリコン窒化膜9の成膜方法は、例えば、NH3、SiH2Cl2をプロセスガスとして、圧力133Pa(1Torr),温度680℃で行い、膜厚は例えば40nmとする。
【0025】
次に、シリコン窒化膜のエッチバックによりサイドウォールの形成を行う。シリコン窒化膜のエッチバックはドライエッチングで行うが、例えば平行平板式のエッチャ−を用い、CF4/CHF3/Ar/O2のプロセスガスで、圧力40mTorr,RFパワー250Wで行う。前記のWやTiN/Tiのエッチングではハーフエッチングの為、終点検出ができないが、シリコン窒化膜のエッチングはプラズマ発光を使用した終点検出が可能である。通常はSiFの発光(波長440nm)を検出してエッチングの終点検出を行う(図8)。これでビットコンタクトの側壁とコンタクト上部の縁にそってサイドウォールを形成できる。
【0026】
その後、ビット線を形成し(不図示)、層間膜(シリコン酸化膜)5を成膜して、容量コンタクトホール6aを開口する。容量コンタクトのパターンニングの際、合わせずれが大きく、容量コンタクトエッチングの際、ビットコンタクトの端部に接触してもシリコン窒化膜9のサイドウォールでエッチングが止まる為(容量コンタクトエッチング時の酸化膜エッチング条件は対シリコン窒化膜選択比の高い条件を用いる)、容量コンタクトとビットコンタクトがショートする事を防止できる(図9)。
【0027】
このように、ビットコンタクト側壁部及び上部縁に沿ってシリコン窒化膜サイドウォールを形成することによって、後に容量コンタクトを形成する際の合わせずれによって、容量コンタクトがビットコンタクト上部の縁付近に接触してもシリコン窒化膜部でエッチングがストップするため、ショートを防止できる。
【0028】
Wプラグを40nmエッチバックし、サイドウォール形成のためのシリコン窒化膜を40nm形成する場合を考える。ビットコンタクト深さ:180nm,容量コンタクトオーバーエッチ量:50nm,酸化膜/シリコン窒化膜エッチレート選択比:10として計算すると、シリコン窒化膜削れ量は23nmとなる。また、シリコン窒化膜サイドウォール初期の高さは40nmなので、シリコン窒化膜残膜:17nmとなり、ショートが防止できる。
【0029】
また、ビットコンタクトの側壁部においてはTiN/Tiをエッチバックしてシリコン窒化膜サイドウォールを形成している為、ビットコンタクト横部においても容量コンタクトとのショートには至らない。例えばTiN:15nm、Ti:10nmで成膜した場合、ビットコンタクト横部は25nmのシリコン窒化膜が形成されており、充分なショートマージンが確保できる。
【0030】
なお、Wプラグのエッチバック量はあまり大きすぎると、後にビット線を形成した時のビットコンタクト部での段差が大きくなり、その部分で断線の原因となる為、30〜60nm程度が好ましい。またTiN/Tiのエッチバック量はビットコンタクト下部まで行ってしまうと形状異常となる為、制御性を考慮して、30nm〜ビットコンタクト深さの半分程度が好ましい。
【0031】
(実施例2)
Wプラグの形成方法において先の実施例ではCMPを用いてプラグ形成を行ったが、CMP法に依らず、ドライエッチングにてWのエッチバックを行う方法について説明する。
【0032】
まず、図3に示すようにバリア膜8及びW膜7をビットコンタクトに埋め込んだ後、W膜7を上記と同様の条件にてエッチバックする。この際、発光スペクトルを用いてビットコンタクト形成部以外の平坦部層間膜3上にTiN/Tiバリア膜8が出たところで終点検出を行うことが可能となる。更に、オーバーエッチを行い、Wプラグ上面が所望の位置になる様にする(図10)。Wエッチング条件ではTiN/Tiはほとんどエッチングされない為、続いてTiN/Tiのエッチングを行う(エッチング条件は実施例1と同一)。TiN/Tiのエッチング条件では酸化膜、Wはほとんどエッチングされない為、形状の制御性良くTiN/Tiをエッチングすることが可能である。この結果、図6に示すようにバリア膜8が後退した形状が得られ、その後同様にサイドウォールを形成することができる。
【産業上の利用可能性】
【0033】
容量コンタクトとビットコンタクト間のショートを防止することを例として説明したが、コンタクトの形成時に下層に他のショートしてはいけないコンタクトが有る構造の半導体デバイス全てに適用可能である。
【図面の簡単な説明】
【0034】
【図1】本発明による容量コンタクトとビットコンタクトのショート防止策が採られた装置の概略断面図である。
【図2】本発明の製造工程の一例を示す概略断面図である。
【図3】本発明の製造工程の一例を示す概略断面図である。
【図4】本発明の製造工程の一例を示す概略断面図である。
【図5】本発明の製造工程の一例を示す概略断面図である。
【図6】本発明の製造工程の一例を示す概略断面図である。
【図7】本発明の製造工程の一例を示す概略断面図である。
【図8】本発明の製造工程の一例を示す概略断面図である。
【図9】本発明の製造工程の一例を示す概略断面図である。
【図10】本発明の製造工程の他の一例を示す概略断面図である。
【図11】一般的なCOB構造を有する半導体記憶装置の概略断面図である。
【図12】容量コンタクトとビットコンタクトのショート発生例の概略断面図(a)及び模式的平面図(b)である。
【符号の説明】
【0035】
1 セルコンタクト
2、3、5 層間膜
4 ビットコンタクト
4a ビットコンタクトホール
6 容量コンタクト
6a 容量コンタクトホール
7 タングステン膜
8 バリア膜(窒化チタン/チタン)
9 シリコン窒化膜
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、詳しくは、メモリセルにおける容量コンタクトとビットコンタクトが近接した装置において、両コンタクト間のショートを防止した構造及びその製造法に関する。
【背景技術】
【0002】
半導体装置、特にDRAM等を構成するメモリセルでは、メモリセル用トランジスタと容量素子とから構成されている。このメモリ素子を高い集積度で実現するために、容量素子をビット線よりも上層に設けた構造のCOB(Capacitor Over Bit-line)型DRAMが提案されている。
【0003】
図11は、このようなCOB型DRAMの一部を示す断面図である。セルトランジスタ(不図示)に接続されたセルコンタクト11にそれぞれ、ビットコンタクト12,容量コンタクト13が接続されており、ビットコンタクト12上にビット線14が配されている。容量コンタクト13はビット線14を覆う絶縁層の上層まで伸びており、下部電極15、容量絶縁膜16、上部電極17より構成される容量素子に接続されている。
【0004】
従来、ビット線と容量コンタクトのショートを防止するため、ビット線の側壁に窒化膜サイドウォールを自己整合的に形成する方法が提案されている(特許文献1,2参照)。又、特許文献3ではビット線とビットコンタクトを共にダイレクト窒化膜で覆うことでビット線と容量コンタクトとのショートを防止することが提案されている。
【0005】
一方、これらとは趣旨は異なるが、ビットコンタクトのコンタクトホール径を縮小するため、一部開口したホール内にサイドウォール窒化膜を形成し、このサイドウォール窒化膜をマスクに下部構造に到達するコンタクトホールを形成し、そこに導電材料を埋め込んだ後、CMP等で平坦化処理することで、ビットコンタクトの上端部周辺に窒化膜の形成された構造が示されている(特許文献4)。
【特許文献1】特開2002−231906号公報
【特許文献2】特開2003−7854号公報
【特許文献3】特開2005−39189号公報
【特許文献4】特開2000−299437号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
半導体デバイスの微細化が進むにつれ、ビット配線と容量コンタクトとのショートの問題だけでなく、容量コンタクト−ビットコンタクト間のショートマージンも小さくなる。しかしながら、十分な電気的接続を得るためにはコンタクト径を小さくすることは得策ではない。又、上層での目合わせ等を考慮するとコンタクト上部側の径を下部よりも大きくした構造であることが好ましい。
【0007】
そのため、容量コンタクトの合わせズレが起きた場合、ビットコンタクト上部の最も径が大きい所と容量コンタクトのショートが発生する。図12に示すように、ビットコンタクト22の上部と容量コンタクト23とが接触し、ショートが生じている。図12において、(b)は上面図であり、24はビット線、25はビットコンタクト22の上面、26は容量コンタクト23の上面であり、(a)は同図(b)のA−A線での断面図であり、21はセルコンタクトを示す。なお、同図(a)においては、ビット線、容量素子、セルトランジスタは省略している。
【0008】
特許文献3に示すようにビット線、ビットコンタクトを共に窒化膜で覆うことで、ショートを防ぐことができる。しかしながら、ビットコンタクトをも窒化膜で覆うためには、ビットコンタクトを覆っている層間膜を除去しなければなならい。さらに、図12に示すような上部の径が大きなコンタクトの場合、このようなコンタクトを窒化膜で覆うと下部は厚くなるため、微細化された下層の容量コンタクトと接続されるセルコンタクトの上面の一部も被覆されてしまい、容量コンタクトの接触抵抗が増大することが懸念される。
【0009】
そこで、本発明の目的は、微細化されたセル構造などの半導体装置において、容量コンタクトの接触抵抗を増大させることなく、ビットコンタクトと容量コンタクトのように2つの高さの異なるコンタクトが近接する場合に、その目合わせずれによるショートを防止する構造及びその製造方法を提供することにある。
【課題を解決するための手段】
【0010】
上記課題を解決する本発明は、
(A)少なくとも1層の層間膜を共有し、少なくとも第1のコンタクトと該第1のコンタクトよりも高い第2のコンタクトが近接して配置された半導体装置において、前記第1のコンタクトの上面が該第1のコンタクトの形成される層間膜に対しリセス構造を成し、該リセス内に前記第1のコンタクトの上面からリセス側壁にかけてシリコン窒化膜サイドウォールを有することを特徴とする半導体装置に関する。
【0011】
特に本発明では、以下の特徴を有する半導体装置に関する。
(A1)前記半導体装置は、メモリセル用トランジスタと容量素子とを含み、該容量素子をビット線よりも上層に設けたメモリセルを有する半導体装置であって、前記第1のコンタクトがビット線に接続されるビットコンタクトであり、前記第2のコンタクトが容量素子に接続される容量コンタクトであることを特徴とする。
(A2)前記第1のコンタクトに埋め込まれるプラグがバリア膜とプラグ金属部の少なくとも二層構造からなり、前記リセスが、該バリア膜部分でプラグ金属部の上面と同じかプラグ金属部の上面よりも深く形成されていることを特徴とする。
(A3)前記リセスの前記第1のコンタクト上面までの深さが30〜60nmであることを特徴とする。
(A4)前記バリア膜部分に形成されたリセスは、30nm以上、前記第1のコンタクトを形成する前記層間膜に形成されたコンタクトホールの深さの1/2以下の深さであることを特徴とする。
(A5)前記バリア膜がTiN/Tiからなる積層膜であり、前記プラグ金属部がタングステンからなる。
(A6)前記シリコン窒化膜サイドウォールの前記第1のコンタクト上面から前記リセス側壁までの距離が20nm以上、前記第1のコンタクト上部径の1/4以下の範囲であることを特徴とする。
(A7)また、前記バリア膜部分でプラグ金属部よりも深く形成されたリセスは前記第1のコンタクトを形成する前記層間膜に形成されたコンタクトホールの深さの1/2以下の深さであることを特徴とする。
【0012】
また本発明は、
(B) 少なくとも1層の層間膜を共有し、少なくとも第1のコンタクトと該第1のコンタクトよりも高い第2のコンタクトが近接して配置された半導体装置の製造方法であって、
前記第1のコンタクトの上面をエッチバックして、該第1のコンタクトの形成される層間膜に対しリセス構造を形成する工程、
該リセス内にシリコン窒化膜を成膜し、エッチバックして、前記第1のコンタクトの上面からリセス側壁にかけてサイドウォールを形成する工程
とを有することを特徴とする半導体装置の製造方法に関するものである。
【0013】
特に、前記第1のコンタクトに埋め込まれるプラグがバリア膜とプラグ金属部の少なくとも二層構造から構成される場合に、
(B1)前記第1のコンタクトを形成する前記層間膜に形成されたコンタクトホールにバリア膜及びプラグ金属を成膜した後、前記層間膜を露出するように平坦化する工程、
前記プラグ金属膜を選択的にエッチバックする工程、
前記バリア膜を選択的にエッチバックする工程
とにより前記リセスを形成する、或いは、
(B2)前記第1のコンタクトを形成する前記層間膜に形成されたコンタクトホールにバリア膜及びプラグ金属を成膜する工程、
前記プラグ金属膜を選択的にエッチバックする工程、
前記バリア膜を選択的にエッチバックする工程
とにより前記リセスを形成することを特徴とする製造方法に関する。
【発明の効果】
【0014】
本発明によれば、容量コンタクト形成時に、ビットコンタクト上部の縁付近に接触してもシリコン窒化膜部でエッチングがストップするため、ショートを防止できる。
【発明を実施するための最良の形態】
【0015】
以下、図面を用いて本発明を具体的に説明する。
【0016】
本発明の一実施形態になる半導体装置は、例えば、図1に示すDRAM等の半導体記憶装置のセルトランジスタ部において、ビットコンタクト4と容量コンタクト6が隣接する場合に、ビットコンタクト4の上部に、ビットコンタクト4が形成される層間膜3に対しリセス構造を成し、該リセス内にビットコンタクト4の上面からリセス側壁にかけてシリコン窒化膜サイドウォール9を有することを特徴とする。同図においては、ビットコンタクト4はバリア膜8とビット金属膜7とからなる例を示している。1は下層(不図示)に形成したセルトランジスタへのセルコンタクトを示し、2,3,5はそれぞれ層間膜を示す。ここでは、ビットコンタクト4が第1のコンタクトであり、容量コンタクトが第2のコンタクトとなる。また、ビットコンタクト4と容量コンタクト6とが層間膜3を共有している。なお、ビット線は省略している。
【0017】
同図に示すように、ビットコンタクト4の上部側面にシリコン窒化膜サイドウォール9を形成したことにより、容量コンタクト形成時にビットコンタクト4の縁にかかってもシリコン窒化膜サイドウォール9がエッチングストッパとなり、ビットコンタクト4自体は露出することが無くなる。この結果、ビットコンタクト4と容量コンタクト6のショートが防止できる。
【実施例】
【0018】
次に、本発明の実施例について説明する。
【0019】
(実施例1)
第1の実施例では、ビットコンタクトホール形成後にTiN/Tiバリア膜及びWを埋め込み、その後CMPで研磨する事で、ビットコンタクトを形成する。その後、ドライエッチングでエッチバックを行い、ビットコンタクト上面を下に下げるリセス構造となす。この際、Wプラグ外側のTiN/Tiバリア膜を選択的にエッチングし、Wプラグの上面よりも更に下方までエッチングしておく。その後、全面にシリコン窒化膜を成膜し、エッチバックして、ビットコンタクトの上面からリセス側壁にかけてシリコン窒化膜サイドウォールを形成する。
【0020】
以下、実施例1の製造方法を図2〜図9を用いて説明する。
まず、ビットコンタクトを形成する為に層間膜(シリコン酸化膜)3のエッチングを行い、下地のセルコンタクト(不図示)上までコンタクトホール4aを開口する(図2)。
【0021】
その後、TiN/Tiをバリア膜8として形成する。TiはTiCl4を用いたCVD(Chemical Vapor Deposition)で成膜し、TiNはTiCl4とNH3を用いたCVDで成膜する。その後タングステン(W)膜7を成膜する。W膜7の成膜はWF6とH2を用いたCVDにより成膜する(図3)。
【0022】
続いてCMPを行い、表面を平坦化してプラグを形成する(図4)。この時点ではプラグ上面は層間膜3上面と一致している為、次にW膜7、TiN/Tiバリア膜8の上面の位置を下に下げる。ドライエッチングによりW膜7とTiN/Tiバリア膜8をエッチバックしてリセスを形成する。W膜7のエッチングにはフッ素系のガスを用い、TiN/Tiバリア膜8のエッチングには塩素系のガスを用いる。また、W膜7は塩素系ガスではほとんどエッチングされず、TiN/Tiバリア膜8はフッ素系のガスではほとんどエッチングされない為、W膜7とTiN/Tiバリア膜8をそれぞれ独立に制御性良く、選択的にエッチングすることが可能である。W膜7のエッチングにおいては、例えば、ECR(Electron Cyclotron Resonance)エッチャーを用い、CF4/O2/N2のプロセスガスで、圧力1.33Pa(10mTorr)、マイクロ波パワー800W、RFパワー30Wで行う。Wプラグの上面を40nm下げるとすると、Wのエッチングレートが100nm/minである場合、約25秒の時間指定のエッチングを行えば良い。但し、フッ素ガスによるエッチングではシリコン酸化膜からなる層間膜3もエッチングされやすい為、RFパワーを下げる等により、対酸化膜選択比が高いエッチング条件であることが好ましい(図5)。
【0023】
またTiN/Tiバリア膜のエッチングは、例えば、ECRエッチャーを用い、BCl3/Cl2のプロセスガスで、圧力1.33Pa(10mTorr),マイクロ波パワー800W、RFパワー30Wで行う。TiN/Tiの上面を80nm下げるとすると、TiN/Tiのエッチングレートが100nm/minである場合、約50秒の時間指定のエッチングを行えば良い。塩素ガスによるエッチングでは層間膜3はエッチングされにくい為、対酸化膜選択比は高くできる。また、Wもエッチングされにくい(図6)。
【0024】
その後、シリコン窒化膜9をCVDで成膜する(図7)。シリコン窒化膜9の成膜膜厚が、後にサイドウォールを形成した際の横方向の長さになる。シリコン窒化膜9の成膜方法は、例えば、NH3、SiH2Cl2をプロセスガスとして、圧力133Pa(1Torr),温度680℃で行い、膜厚は例えば40nmとする。
【0025】
次に、シリコン窒化膜のエッチバックによりサイドウォールの形成を行う。シリコン窒化膜のエッチバックはドライエッチングで行うが、例えば平行平板式のエッチャ−を用い、CF4/CHF3/Ar/O2のプロセスガスで、圧力40mTorr,RFパワー250Wで行う。前記のWやTiN/Tiのエッチングではハーフエッチングの為、終点検出ができないが、シリコン窒化膜のエッチングはプラズマ発光を使用した終点検出が可能である。通常はSiFの発光(波長440nm)を検出してエッチングの終点検出を行う(図8)。これでビットコンタクトの側壁とコンタクト上部の縁にそってサイドウォールを形成できる。
【0026】
その後、ビット線を形成し(不図示)、層間膜(シリコン酸化膜)5を成膜して、容量コンタクトホール6aを開口する。容量コンタクトのパターンニングの際、合わせずれが大きく、容量コンタクトエッチングの際、ビットコンタクトの端部に接触してもシリコン窒化膜9のサイドウォールでエッチングが止まる為(容量コンタクトエッチング時の酸化膜エッチング条件は対シリコン窒化膜選択比の高い条件を用いる)、容量コンタクトとビットコンタクトがショートする事を防止できる(図9)。
【0027】
このように、ビットコンタクト側壁部及び上部縁に沿ってシリコン窒化膜サイドウォールを形成することによって、後に容量コンタクトを形成する際の合わせずれによって、容量コンタクトがビットコンタクト上部の縁付近に接触してもシリコン窒化膜部でエッチングがストップするため、ショートを防止できる。
【0028】
Wプラグを40nmエッチバックし、サイドウォール形成のためのシリコン窒化膜を40nm形成する場合を考える。ビットコンタクト深さ:180nm,容量コンタクトオーバーエッチ量:50nm,酸化膜/シリコン窒化膜エッチレート選択比:10として計算すると、シリコン窒化膜削れ量は23nmとなる。また、シリコン窒化膜サイドウォール初期の高さは40nmなので、シリコン窒化膜残膜:17nmとなり、ショートが防止できる。
【0029】
また、ビットコンタクトの側壁部においてはTiN/Tiをエッチバックしてシリコン窒化膜サイドウォールを形成している為、ビットコンタクト横部においても容量コンタクトとのショートには至らない。例えばTiN:15nm、Ti:10nmで成膜した場合、ビットコンタクト横部は25nmのシリコン窒化膜が形成されており、充分なショートマージンが確保できる。
【0030】
なお、Wプラグのエッチバック量はあまり大きすぎると、後にビット線を形成した時のビットコンタクト部での段差が大きくなり、その部分で断線の原因となる為、30〜60nm程度が好ましい。またTiN/Tiのエッチバック量はビットコンタクト下部まで行ってしまうと形状異常となる為、制御性を考慮して、30nm〜ビットコンタクト深さの半分程度が好ましい。
【0031】
(実施例2)
Wプラグの形成方法において先の実施例ではCMPを用いてプラグ形成を行ったが、CMP法に依らず、ドライエッチングにてWのエッチバックを行う方法について説明する。
【0032】
まず、図3に示すようにバリア膜8及びW膜7をビットコンタクトに埋め込んだ後、W膜7を上記と同様の条件にてエッチバックする。この際、発光スペクトルを用いてビットコンタクト形成部以外の平坦部層間膜3上にTiN/Tiバリア膜8が出たところで終点検出を行うことが可能となる。更に、オーバーエッチを行い、Wプラグ上面が所望の位置になる様にする(図10)。Wエッチング条件ではTiN/Tiはほとんどエッチングされない為、続いてTiN/Tiのエッチングを行う(エッチング条件は実施例1と同一)。TiN/Tiのエッチング条件では酸化膜、Wはほとんどエッチングされない為、形状の制御性良くTiN/Tiをエッチングすることが可能である。この結果、図6に示すようにバリア膜8が後退した形状が得られ、その後同様にサイドウォールを形成することができる。
【産業上の利用可能性】
【0033】
容量コンタクトとビットコンタクト間のショートを防止することを例として説明したが、コンタクトの形成時に下層に他のショートしてはいけないコンタクトが有る構造の半導体デバイス全てに適用可能である。
【図面の簡単な説明】
【0034】
【図1】本発明による容量コンタクトとビットコンタクトのショート防止策が採られた装置の概略断面図である。
【図2】本発明の製造工程の一例を示す概略断面図である。
【図3】本発明の製造工程の一例を示す概略断面図である。
【図4】本発明の製造工程の一例を示す概略断面図である。
【図5】本発明の製造工程の一例を示す概略断面図である。
【図6】本発明の製造工程の一例を示す概略断面図である。
【図7】本発明の製造工程の一例を示す概略断面図である。
【図8】本発明の製造工程の一例を示す概略断面図である。
【図9】本発明の製造工程の一例を示す概略断面図である。
【図10】本発明の製造工程の他の一例を示す概略断面図である。
【図11】一般的なCOB構造を有する半導体記憶装置の概略断面図である。
【図12】容量コンタクトとビットコンタクトのショート発生例の概略断面図(a)及び模式的平面図(b)である。
【符号の説明】
【0035】
1 セルコンタクト
2、3、5 層間膜
4 ビットコンタクト
4a ビットコンタクトホール
6 容量コンタクト
6a 容量コンタクトホール
7 タングステン膜
8 バリア膜(窒化チタン/チタン)
9 シリコン窒化膜
【特許請求の範囲】
【請求項1】
少なくとも1層の層間膜を共有し、少なくとも第1のコンタクトと該第1のコンタクトよりも高い第2のコンタクトが近接して配置された半導体装置において、前記第1のコンタクトの上面が該第1のコンタクトの形成される層間膜に対しリセス構造を成し、該リセス内に前記第1のコンタクトの上面からリセス側壁にかけてシリコン窒化膜サイドウォールを有することを特徴とする半導体装置。
【請求項2】
前記半導体装置は、メモリセル用トランジスタと容量素子とを含み、該容量素子をビット線よりも上層に設けたメモリセルを有する半導体装置であって、前記第1のコンタクトがビット線に接続されるビットコンタクトであり、前記第2のコンタクトが容量素子に接続される容量コンタクトであることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1のコンタクトに埋め込まれるプラグがバリア膜とプラグ金属部の少なくとも二層構造からなり、前記リセスが、該バリア膜部分でプラグ金属部の上面と同じかプラグ金属部の上面よりも深く形成されていることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記リセスの前記第1のコンタクト上面までの深さが30〜60nmであることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
【請求項5】
前記バリア膜部分に形成されたリセスは、30nm以上、前記第1のコンタクトを形成する前記層間膜に形成されたコンタクトホールの深さの1/2以下の深さであることを特徴とする請求項3に記載の半導体装置。
【請求項6】
前記バリア膜がTiN/Tiからなる積層膜であり、前記プラグ金属部がタングステンからなる請求項3又は5に記載の半導体装置。
【請求項7】
前記シリコン窒化膜サイドウォールの前記第1のコンタクト上面から前記リセス側壁までの距離が20nm以上、前記第1のコンタクト上部径の1/4以下の範囲であることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
【請求項8】
前記リセスの形成された第1のコンタクトの上部径が下部径よりも大きいことを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
【請求項9】
少なくとも1層の層間膜を共有し、少なくとも第1のコンタクトと該第1のコンタクトよりも高い第2のコンタクトが近接して配置された半導体装置の製造方法であって、
前記第1のコンタクトの上面をエッチバックして、該第1のコンタクトの形成される層間膜に対しリセス構造を形成する工程、
該リセス内にシリコン窒化膜を成膜し、エッチバックして、前記第1のコンタクトの上面からリセス側壁にかけてサイドウォールを形成する工程
とを有することを特徴とする半導体装置の製造方法。
【請求項10】
前記半導体装置は、メモリセル用トランジスタと容量素子とを含み、該容量素子をビット線よりも上層に設けたメモリセルを有する半導体装置であって、前記第1のコンタクトがビット線に接続されるビットコンタクトであり、前記第2のコンタクトが容量素子に接続される容量コンタクトであることを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項11】
前記第1のコンタクトに埋め込まれるプラグがバリア膜とプラグ金属部の少なくとも二層構造からなり、前記リセスを、該バリア膜部分でプラグ金属部の上面と同じかプラグ金属部の上面よりも深く形成することを特徴とする請求項9又は10に記載の半導体装置の製造方法。
【請求項12】
前記リセスの第1のコンタクト上面までの深さが30〜60nmであることを特徴とする請求項9乃至11のいずれか1項に記載の半導体装置の製造方法。
【請求項13】
前記バリア膜部分に形成されたリセスは、30nm以上、前記第1のコンタクトを形成する前記層間膜に形成されたコンタクトホールの深さの1/2以下の深さであることを特徴とする請求項11に記載の半導体装置の製造方法。
【請求項14】
前記バリア膜がTiN/Tiからなる積層膜であり、前記プラグ金属部がタングステンからなる請求項11又は13に記載の半導体装置の製造方法。
【請求項15】
前記リセスを、
前記第1のコンタクトを形成する前記層間膜に形成されたコンタクトホールにバリア膜及びプラグ金属を成膜した後、前記層間膜を露出するように平坦化する工程、
前記プラグ金属膜を選択的にエッチバックする工程、
前記バリア膜を選択的にエッチバックする工程
とにより形成することを特徴とする請求項11,13又は14に記載の半導体装置の製造方法。
【請求項16】
前記リセスを、
前記第1のコンタクトを形成する前記層間膜に形成されたコンタクトホールにバリア膜及びプラグ金属を成膜する工程、
前記プラグ金属膜を選択的にエッチバックする工程、
前記バリア膜を選択的にエッチバックする工程
とにより形成することを特徴とする請求項11,13又は14に記載の半導体装置の製造方法。
【請求項17】
前記シリコン窒化膜サイドウォールの前記第1のコンタクト上面から前記リセス側壁までの距離が20nm以上コンタクト上部径の1/4以下の範囲であることを特徴とする請求項9乃至16のいずれか1項に記載の半導体装置の製造方法。
【請求項18】
前記第1のコンタクトの上部径が下部径よりも大きいことを特徴とする請求項9乃至17のいずれか1項に記載の半導体装置の製造方法。
【請求項1】
少なくとも1層の層間膜を共有し、少なくとも第1のコンタクトと該第1のコンタクトよりも高い第2のコンタクトが近接して配置された半導体装置において、前記第1のコンタクトの上面が該第1のコンタクトの形成される層間膜に対しリセス構造を成し、該リセス内に前記第1のコンタクトの上面からリセス側壁にかけてシリコン窒化膜サイドウォールを有することを特徴とする半導体装置。
【請求項2】
前記半導体装置は、メモリセル用トランジスタと容量素子とを含み、該容量素子をビット線よりも上層に設けたメモリセルを有する半導体装置であって、前記第1のコンタクトがビット線に接続されるビットコンタクトであり、前記第2のコンタクトが容量素子に接続される容量コンタクトであることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1のコンタクトに埋め込まれるプラグがバリア膜とプラグ金属部の少なくとも二層構造からなり、前記リセスが、該バリア膜部分でプラグ金属部の上面と同じかプラグ金属部の上面よりも深く形成されていることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記リセスの前記第1のコンタクト上面までの深さが30〜60nmであることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
【請求項5】
前記バリア膜部分に形成されたリセスは、30nm以上、前記第1のコンタクトを形成する前記層間膜に形成されたコンタクトホールの深さの1/2以下の深さであることを特徴とする請求項3に記載の半導体装置。
【請求項6】
前記バリア膜がTiN/Tiからなる積層膜であり、前記プラグ金属部がタングステンからなる請求項3又は5に記載の半導体装置。
【請求項7】
前記シリコン窒化膜サイドウォールの前記第1のコンタクト上面から前記リセス側壁までの距離が20nm以上、前記第1のコンタクト上部径の1/4以下の範囲であることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
【請求項8】
前記リセスの形成された第1のコンタクトの上部径が下部径よりも大きいことを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
【請求項9】
少なくとも1層の層間膜を共有し、少なくとも第1のコンタクトと該第1のコンタクトよりも高い第2のコンタクトが近接して配置された半導体装置の製造方法であって、
前記第1のコンタクトの上面をエッチバックして、該第1のコンタクトの形成される層間膜に対しリセス構造を形成する工程、
該リセス内にシリコン窒化膜を成膜し、エッチバックして、前記第1のコンタクトの上面からリセス側壁にかけてサイドウォールを形成する工程
とを有することを特徴とする半導体装置の製造方法。
【請求項10】
前記半導体装置は、メモリセル用トランジスタと容量素子とを含み、該容量素子をビット線よりも上層に設けたメモリセルを有する半導体装置であって、前記第1のコンタクトがビット線に接続されるビットコンタクトであり、前記第2のコンタクトが容量素子に接続される容量コンタクトであることを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項11】
前記第1のコンタクトに埋め込まれるプラグがバリア膜とプラグ金属部の少なくとも二層構造からなり、前記リセスを、該バリア膜部分でプラグ金属部の上面と同じかプラグ金属部の上面よりも深く形成することを特徴とする請求項9又は10に記載の半導体装置の製造方法。
【請求項12】
前記リセスの第1のコンタクト上面までの深さが30〜60nmであることを特徴とする請求項9乃至11のいずれか1項に記載の半導体装置の製造方法。
【請求項13】
前記バリア膜部分に形成されたリセスは、30nm以上、前記第1のコンタクトを形成する前記層間膜に形成されたコンタクトホールの深さの1/2以下の深さであることを特徴とする請求項11に記載の半導体装置の製造方法。
【請求項14】
前記バリア膜がTiN/Tiからなる積層膜であり、前記プラグ金属部がタングステンからなる請求項11又は13に記載の半導体装置の製造方法。
【請求項15】
前記リセスを、
前記第1のコンタクトを形成する前記層間膜に形成されたコンタクトホールにバリア膜及びプラグ金属を成膜した後、前記層間膜を露出するように平坦化する工程、
前記プラグ金属膜を選択的にエッチバックする工程、
前記バリア膜を選択的にエッチバックする工程
とにより形成することを特徴とする請求項11,13又は14に記載の半導体装置の製造方法。
【請求項16】
前記リセスを、
前記第1のコンタクトを形成する前記層間膜に形成されたコンタクトホールにバリア膜及びプラグ金属を成膜する工程、
前記プラグ金属膜を選択的にエッチバックする工程、
前記バリア膜を選択的にエッチバックする工程
とにより形成することを特徴とする請求項11,13又は14に記載の半導体装置の製造方法。
【請求項17】
前記シリコン窒化膜サイドウォールの前記第1のコンタクト上面から前記リセス側壁までの距離が20nm以上コンタクト上部径の1/4以下の範囲であることを特徴とする請求項9乃至16のいずれか1項に記載の半導体装置の製造方法。
【請求項18】
前記第1のコンタクトの上部径が下部径よりも大きいことを特徴とする請求項9乃至17のいずれか1項に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2009−176819(P2009−176819A)
【公開日】平成21年8月6日(2009.8.6)
【国際特許分類】
【出願番号】特願2008−11532(P2008−11532)
【出願日】平成20年1月22日(2008.1.22)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成21年8月6日(2009.8.6)
【国際特許分類】
【出願日】平成20年1月22日(2008.1.22)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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