半導体装置及び半導体装置の作製方法
【課題】薄膜トランジスタのソース領域およびドレイン領域の低抵抗化、および短チャネル効果を抑制しＳ値を低減した半導体装置およびその作製方法を提供することを目的とする。
【解決手段】第１の半導体層１０２の上にゲート絶縁膜１０３を介して形成されたゲート電極１０４と、前記ゲート電極の側面に形成されたサイドウォール２０１と、該サイドウォールの端部２０２と、前記第１の半導体層１０２上に接して積層された第２の半導体層１０６と、を有し、前記第２の半導体層１０６は前記サイドウォールの端部２０２の少なくとも一部を覆って形成されている。
【解決手段】第１の半導体層１０２の上にゲート絶縁膜１０３を介して形成されたゲート電極１０４と、前記ゲート電極の側面に形成されたサイドウォール２０１と、該サイドウォールの端部２０２と、前記第１の半導体層１０２上に接して積層された第２の半導体層１０６と、を有し、前記第２の半導体層１０６は前記サイドウォールの端部２０２の少なくとも一部を覆って形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は、半導体装置及びその作製方法、並びに該半導体装置を備えた電子機器に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）は、半導体を用いて形成されたトランジスタである。近年、薄膜トランジスタの集積度の増大、薄膜トランジスタを用いた半導体装置の小型化が進むにともない、装置の性能を高めるためさまざまな技術が検討されている。
【０００３】
半導体装置の小型化によって、薄膜トランジスタのソース領域及びドレイン領域における寄生抵抗を無視できなくなり、シート抵抗が増大する。
【０００４】
ソース領域及びドレイン領域のシート抵抗が増大すると、作製された半導体装置において電流駆動能力が劣化するという問題が生じる。
【０００５】
上記問題を解決するため、薄膜トランジスタでは、半導体層上に高濃度不純物層を積層し、ドライエッチングにおける両者のエッチングレートの違いを利用して、高濃度不純物層のみをエッチング、下層の半導体層のエッチングは進行させないという技術が開発されている。（非特許文献１）
【０００６】
この技術により、半導体層と高濃度不純物層との積層部をソース領域及びドレイン領域に用いれば、該ソース領域及びドレイン領域が低抵抗化された薄膜トランジスタを作製することができる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】「Ｒａｉｓｅｄ ｓｏｕｒｃｅ ａｎｄ ｄｒａｉｎ ｓｔｒｕｃｔｕｒｅ ｏｆ ｐｏｌｙ−Ｓｉ ＴＦＴｓ」Ｅｌｅｃｔｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ Ｐｒｏｃｅｅｄｉｎｇ
【発明の概要】
【発明が解決しようとする課題】
【０００８】
非特許文献１では多結晶半導体層が１００ｎｍと厚膜であるため、多結晶半導体層と高濃度不純物層とのエッチングレートの差により多結晶半導体層を残してエッチングすることが可能である。
【０００９】
しかし、半導体装置の小型化にともなって、薄膜トランジスタのチャネル長（チャネル形成領域においてキャリアが流れる方向の長さ）が短くなると、リーク電流が増大し、薄膜トランジスタのサブスレッショルド係数（Ｓ値）が増大してしまう（短チャネル効果）。即ち、薄膜トランジスタのスイッチング特性が劣化することになる。
【００１０】
短チャネル効果を抑制するためには、薄膜トランジスタのチャネル形成領域を有する多結晶半導体層を薄く１００ｎｍ以下、特に４０ｎｍ以下に形成する必要がある。
【００１１】
多結晶半導体層が４０ｎｍ以下になると、非特許文献１のように多結晶半導体層を残してエッチングすることが難しく、エッチングレートの差の大小に関わらず多結晶半導体層の消失を防止することは困難を極める。
【００１２】
以上に鑑み、ソース領域及びドレイン領域のシート抵抗の低減、短チャネル効果の抑制、なおかつ半導体層の消失を防止した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様は、絶縁物上に形成された第１の半導体層と、前記第１の半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に接して形成されたサイドウォールと、前記第１の半導体層に接して積層され、かつ前記サイドウォールの一部に接し又は覆って形成された第２の半導体層と、を有することを特徴とする。
【００１４】
本発明の他の一態様は、絶縁物上に形成された第１の半導体層と、前記第１の半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に接して形成されたサイドウォールと、前記第１の半導体層上に延伸された前記サイドウォールの端部と、前記第１の半導体層に接して積層され、かつ前記サイドウォールの端部の少なくとも一部に接し又は覆って形成された第２の半導体層と、を有することを特徴とする。
【００１５】
ここで、サイドウォールが延伸した端部は、サイドウォールの一部であり、該端部を覆って第２の半導体層が形成されている時にも、第２の半導体層はサイドウォールの一部を覆っているとする。
【００１６】
ここで、第２の半導体層は、サイドウォールの少なくとも一部と接するように形成されており、サイドウォールと第２の半導体層との間において第１の半導体層が露出することを防止できる構造であるとする。
【００１７】
また本発明の他の一態様は、第１の半導体層にチャネル形成領域と、ソース領域及びドレイン領域と、該チャネル形成領域とソース領域またはドレイン領域との間に低濃度不純物領域（ＬＤＤ；Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎともいう）が形成されており、第２の半導体層と第１の半導体層とが積層する部分には、高濃度不純物領域が形成されていることを特徴とする。
【００１８】
また他の一態様として、ゲート電極の上面を覆って絶縁層が形成されていることを特徴とする。
【００１９】
また本発明の他の一態様は、絶縁物上に第１の半導体層を形成し、前記第１の半導体層上に順に積層するゲート絶縁膜及びゲート電極を形成し、前記ゲート電極をマスクとして、前記第１の半導体層に導電性を付与する不純物元素を添加して低濃度不純物領域を形成し、前記ゲート電極の側面にサイドウォールを形成し、前記ゲート電極と、前記サイドウォールと、前記第１の半導体層と、を覆って半導体膜を形成し、レジストマスクを用いて前記半導体膜をエッチングして、前記第１の半導体層に接して積層し、かつ前記サイドウォールの一部に接し又は該一部を覆って、２つの第２の半導体層を形成し、前記２つの第２の半導体層に導電性を付与する不純物元素を添加して高濃度不純物領域を形成することを特徴とする。
【００２０】
また本発明の他の一態様は、絶縁物上に第１の半導体層を形成し、前記第１の半導体層上に順に積層するゲート絶縁膜及びゲート電極を形成し、前記ゲート電極をマスクとして、前記第１の半導体層に導電性を付与する不純物元素を添加して低濃度不純物領域を形成し、前記ゲート電極の側面に接し、端部が前記第１の半導体層上に延伸するサイドウォールを形成し、前記ゲート電極と、前記サイドウォールと、前記サイドウォールの端部と、前記第１の半導体層と、を覆って半導体膜を形成し、レジストマスクを用いて前記半導体膜をエッチングして、前記第１の半導体層に接して積層し、かつ前記端部の少なくとも一部に接し又は該一部を覆って、２つの第２の半導体層を形成し、前記２つの第２の半導体層に導電性を付与する不純物元素を添加して高濃度不純物領域を形成することを特徴とする。
【００２１】
また本発明の他の一態様は、絶縁物上に第１の半導体層を形成し、前記第１の半導体層上に順に形成するゲート絶縁膜、ゲート電極、及び絶縁層を形成し、前記ゲート電極をマスクとして、前記第１の半導体層に導電性を付与する不純物元素を添加して低濃度不純物領域を形成し、前記ゲート電極の側面にサイドウォールを形成し、前記絶縁層と、前記サイドウォールと、前記第１の半導体層と、を覆って半導体膜を形成し、レジストマスクを用いて前記半導体膜をエッチングして、前記第１の半導体層に接して積層し、かつ前記サイドウォールの少なくとも一部に接し又は該一部を覆って、２つの第２の半導体層を形成し、前記２つの第２の半導体層に導電性を付与する不純物元素を添加して高濃度不純物領域を形成することを特徴とする。
【００２２】
また本発明の他の一態様は、絶縁物上に第１の半導体層を形成し、前記第１の半導体層上に順に積層するゲート絶縁膜、ゲート電極、及び絶縁層を形成し、前記ゲート電極をマスクとして、前記第１の半導体層に導電性を付与する不純物元素を添加して低濃度不純物領域を形成し、前記ゲート電極の側面にサイドウォールを形成し、前記絶縁層と、前記サイドウォールと、前記第１の半導体層と、を覆って半導体膜を形成し、前記半導体膜を覆ってネガ型レジストを形成し、前記ネガ型レジストに、前記ゲート電極をマスクとして前記絶縁物の裏面側から露光を行ってレジストマスクを形成し、前記レジストマスクを用いて前記半導体膜をエッチングし、前記エッチングされた半導体膜をパターニングして、前記第１の半導体層に接して積層し、かつ前記サイドウォールの少なくとも一部に接し又は該一部を覆って、２つの第２の半導体層を形成し、前記２つの第２の半導体層に導電性を付与する不純物元素を添加して高濃度不純物領域を形成することを特徴とする。
【００２３】
すなわち、開示した作製方法により得られた半導体装置は、第１の半導体層と第２の半導体層とが積層され、該積層部分の膜厚が第１の半導体層のゲート電極に重なる部分の膜厚より厚く形成されていることを特徴とする。
【００２４】
また他の一態様は、サイドウォールの一部を覆って第２の半導体層が形成されていることを特徴とする。
【発明の効果】
【００２５】
薄膜化した半導体層にチャネル形成領域を形成することで短チャネル効果を抑制し、Ｓ値を低減することができる。また、該半導体層と高濃度不純物層との積層部にソース領域及びドレイン領域を形成して厚膜化することにより、ソース領域及びドレイン領域のシート抵抗を低減させることができる。
【００２６】
また、ゲート電極側面に形成されたサイドウォールの一部と高濃度不純物層とが重なる構造を取ることで、半導体層の消失を防止した半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００２７】
【図１】実施の形態１の半導体装置の断面図。
【図２】実施の形態２の半導体装置の断面図。
【図３】実施の形態１の半導体装置の断面図。
【図４】実施の形態１の半導体装置の断面図。
【図５】実施の形態３の作製方法の断面図。
【図６】実施の形態３の作製方法の断面図。
【図７】実施の形態３の作製方法の断面図。
【図８】実施の形態４の作製方法の断面図。
【図９】実施の形態４の作製方法の断面図。
【図１０】実施の形態５の作製方法の断面図。
【図１１】実施の形態５の作製方法の断面図。
【図１２】実施の形態６の作製方法の断面図。
【図１３】電子機器の例。
【図１４】非接触タグの例。
【発明を実施するための形態】
【００２８】
以下に、実施の形態を図面に基づいて説明する。ただし、発明は多くの異なる様態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００２９】
なお、以下の実施の形態１〜７は、適宜組み合わせることが可能である。また、特に断らない限り、図面において、同一の符号で記されているものに関しては、同一の材料、方法等を用いて形成することができる。
【００３０】
（実施の形態１）
本実施の形態１では、半導体装置の素子構造の一について説明する。
【００３１】
図１は、実施の形態１の半導体装置の断面図である。
【００３２】
図１の半導体装置は、絶縁物１０１、第１の半導体層１０２、ゲート絶縁膜１０３、ゲート電極１０４、サイドウォール１０５、第２の半導体層１０６、層間絶縁膜１１０、電極１１３、１１４を有する。
【００３３】
ゲート電極１０４の側面にサイドウォール１０５が形成されており、サイドウォール１０５の一部を覆って第２の半導体層１０６が形成されている。
【００３４】
第１の半導体層１０２は、チャネル形成領域１０７と、低濃度不純物領域１０８と、高濃度不純物領域１０９と、を有する。第１の半導体層の膜厚は、１０ｎｍ〜４０ｎｍにすることが好ましい。なお、低濃度不純物領域１０８を設けない構造としてもいい。
【００３５】
チャネル形成領域１０７の上にはゲート絶縁膜１０３を介してゲート電極１０４が形成されており、低濃度不純物領域１０８の上にはゲート絶縁膜１０３を介してサイドウォール１０５が形成されており、高濃度不純物領域１０９の上には第２の半導体層１０６が直接接するように形成されている。第２の半導体層１０６の膜厚は５０ｎｍ以上（望ましくは１００ｎｍ以上）にすることが好ましい。
【００３６】
第２の半導体層１０６には、導電性を付与する高濃度の不純物元素が添加されており、高濃度不純物領域１０９と第２の半導体層１０６とによって、ソース領域及びドレイン領域が形成されている。
【００３７】
すなわち、ソース領域及びドレイン領域が、チャネル形成領域１０７及び低濃度不純物領域１０８より厚く形成された薄膜トランジスタが作製される。
【００３８】
そして、薄膜トランジスタを覆って層間絶縁膜１１０が形成されており、層間絶縁膜１１０に形成されたコンタクトホール１１１及び１１２を介して電極１１３及び１１４が第２の半導体層１０６と電気的に接続されている。
【００３９】
したがって、本実施の形態の半導体装置は、第１の半導体層１０２の膜厚が薄く形成されているため短チャネル効果を抑制でき、ソース領域及びドレイン領域の膜厚が厚く形成されているためにシート抵抗を低減できる。
【００４０】
更に、第２の半導体層１０６が高濃度不純物領域１０９とサイドウォール１０５の一部とを覆っているため、第２の半導体層をパターニングする際、サイドウォール１０５がエッチングストッパーとなって第１の半導体層１０２の消失を防ぐことができる。
【００４１】
なお、図１ではサイドウォール１０５の下面はゲート絶縁膜１０３に接して形成されているが、図４のようにサイドウォール４０１の下面がゲート絶縁膜４０２には接しておらず第１の半導体層１０２の低濃度不純物領域１０８に接するように形成されていてもよい。
【００４２】
また、図３のようにゲート電極１０４の上面を覆って絶縁層３０２が形成された構造としても良い。
【００４３】
図３のように絶縁層３０２がゲート電極１０４の上面を覆っていることにより、ゲート電極１０４と第２の半導体層１０６が短絡することを防止できる。
【００４４】
また、低濃度不純物領域１０８は、必ずしも設ける必要ないが、低濃度不純物領域１０８を有することで、短チャネル効果の抑制、オフ電流の低下によるスイッチング特性の上昇、及びホットキャリアの発生の抑制等の効果を奏するため、低濃度不純物領域１０８を設ける構造とした方が好ましい。なお、低濃度不純物領域１０８を設けない場合は、低濃度不純物領域に相当する領域には高濃度に不純物を添加しても良い。
【００４５】
（実施の形態２）
実施の形態２では、実施の形態１とは異なる半導体装置の素子構造について説明する。
【００４６】
図２は、実施の形態２の半導体装置の断面図である。
【００４７】
図１と同一の符号で記されているものは、同一の材料、方法を用いて形成することができる。
【００４８】
実施の形態２では、図２に示すようにサイドウォール２０１の端部２０２が延伸し、第１の半導体層１０２の一部と重なっている点で実施の形態１とは構造が異なっている。
【００４９】
実施の形態１（図１参照）では、第２の半導体層１０６を形成する際、マスクずれが生じてレジストがサイドウォール１０５の上にパターニングできなかった場合、第１の半導体層１０２の一部が露呈してしまう。この時、第１の半導体層１０２の膜厚が極薄であることから、第２の半導体層１０６のパターニングとともに第１の半導体層が消失するという問題が生じる。
【００５０】
そこで、図２の素子構造を有することによって、第２の半導体層１０６を形成する際にマスクずれが生じ、サイドウォール２０１の上に第２の半導体層１０６を形成できなかった場合にも、サイドウォール２０１の端部２０２の幅２０３の分だけマスクずれのマージンをとることで、第１の半導体層１０２の消失を防ぐことができる。
【００５１】
また、本実施の形態の半導体装置は、端部２０２を有することにより、第２の半導体層１０６とゲート電極１０４と間に距離を設けられるため、ゲート電極１０４と第２の半導体層１０６との間で生じる寄生容量を低減することができる。
【００５２】
（実施の形態３）
実施の形態３では、半導体装置を作製する第１の方法について図５〜７を用いて説明する。
【００５３】
絶縁物１０１の上に第１の半導体層１０２を形成する。絶縁物は絶縁性基板であっても良いし、基板上に設けられた単層または積層の下地絶縁膜であっても良い。（図５（Ａ））
【００５４】
絶縁性基板としては、ガラス基板、石英基板、樹脂基板等を用いることができる。
【００５５】
下地絶縁膜としては、酸化珪素膜、窒化珪素膜、酸素濃度より窒素濃度が高い窒化酸化珪素膜、窒素濃度より酸素濃度が高い酸化窒化珪素膜、樹脂膜等を単層または積層した膜を用いることができる。半導体基板、ガラス基板、石英基板、樹脂基板等の上に該下地絶縁膜を設けたものが絶縁物１０１となる。
【００５６】
また、第１の半導体層１０２は、シリコン、シリコンゲルマニウム等を用い、ＣＶＤ法、スパッタ法等の公知の方法を用いて形成された非晶質半導体膜、多結晶（微結晶を含む）半導体膜、単結晶半導体膜をパターニングすることによって形成する。なお、第１の半導体層１０２は、Ｎ型或いはＰ型の導電性を付与する不純物元素を含んでいても良い。
【００５７】
また、熱または光照射（レーザー、赤外線等）により結晶化を行うことにより、結晶性に優れた結晶性半導体を形成しても良い。
【００５８】
また、ＳＩＭＯＸ法、貼り合わせ法等を用いて形成したＳＯＩ層を用いても良い。
【００５９】
第１の半導層１０２の膜厚は、完成後の薄膜トランジスタの電気特性に及ぼす短チャネル効果の影響を抑制するため、１０ｎｍ〜４０ｎｍにすることが好ましい。
【００６０】
次に、第１の半導体層１０２の上にゲート絶縁膜となる単層または積層の絶縁膜５０１を成膜し、続けてゲート電極となる導電膜（図示せず）を積層する。そして、該導電膜をパターニングして第１の半導体層１０２の上に絶縁膜５０１を介してゲート電極１０４を形成する。（図５（Ｂ））
【００６１】
さらに、ゲート電極１０４をマスクとして第１の半導体層１０２に導電性を付与する不純物元素を添加し、ゲート電極１０４に重なる部分にチャネル形成領域１０７を形成する。添加する不純物元素はＰ型の導電性を付与する元素であっても、Ｎ型の導電性を付与するものであっても良い。完成後の薄膜トランジスタにＬＤＤ領域を設けない構成とする場合は、ここでの不純物添加は行わなくても良く、もしくは高濃度に不純物を添加しても良い。（図５（Ｂ））
【００６２】
導電性を付与する不純物は、Ｎ型であればリン、ヒ素等を用いることができ、Ｐ型であれば、ボロン等を用いることができる。不純物の添加は、イオンドーピング、イオン注入、レーザードーピング、熱拡散法等の方法を用いることができる。
【００６３】
また、本実施の形態においては、便宜上、素子を一つだけ示した例で説明しているが、面内に複数の素子を形成し、Ｎ型の薄膜トランジスタとＰ型の薄膜トランスタとが両方とも形成されたＣＭＯＳ構造とすることが好ましい。
【００６４】
なお、本実施の形態においては、ゲート絶縁膜となる絶縁膜５０１が形成された状態で絶縁膜５０１を介して不純物元素を添加しているが、ゲート電極１０４をマスクとして絶縁膜５０１をエッチングしゲート絶縁膜を形成した後、第１の半導体層１０２が露出した状態で不純物元素を添加しても良い。絶縁膜５０１を介したドーピングの場合、絶縁膜５０１が第１の半導体層１０２を覆っているためドーピングによる第１の半導体層１０２の損傷を低減できる。
【００６５】
続いて、ゲート電極１０４を覆ってサイドウォールとなる単層または積層の絶縁膜５０２を成膜する。（図５（Ｃ））
【００６６】
サイドウォールとなる絶縁膜５０２は、窒化珪素膜、酸化珪素膜、酸素濃度より窒素濃度が高い窒化酸化珪素膜、窒素濃度より酸素濃度が高い酸化窒化珪素膜等を用いることができる。絶縁膜５０２の膜厚は、１００ｎｍ〜１μｍが好ましい。
【００６７】
絶縁膜５０２を形成すると、ゲート電極１０４の段差の影響をうけて段差が形成される。
【００６８】
そして、絶縁膜５０２及び絶縁膜５０１をエッチングし、ゲート電極１０４の側面を覆うサイドウォール１０５を形成する。サイドウォール１０５の形成方法はエッチバック法を用いて行うことで、マスクを用いる場合に比べて工程数を削減することができる。（図５（Ｄ））
【００６９】
サイドウォール１０５を形成する際、サイドウォールとなる絶縁膜５０２に積層されたゲート絶縁膜となる絶縁膜５０１もともにエッチングすることが好ましい。この段階で第１の半導体層１０２の表面が露出され、ゲート絶縁膜１０３が形成される。上述したように、前の工程でゲート電極をマスクとして絶縁膜５０１をエッチングしてゲート絶縁膜が形成してもよい。
【００７０】
その後、サイドウォール１０５、第１の半導体層１０２、及び絶縁物１０１を覆って第２の半導体層となる半導体膜６０１を成膜する。（図６（Ａ））
【００７１】
半導体膜６０１の膜厚は、ソース領域及びドレイン領域となる部分のシート抵抗を低減できる程度に厚くする必要があり、５０ｎｍ以上（望ましくは１００ｎｍ以上）にすることが好ましい。
【００７２】
半導体膜６０１としては、シリコン、シリコンゲルマニウム等を用い、ＣＶＤ法、スパッタ法等の公知の方法を用いて形成された非晶質半導体膜、多結晶（微結晶を含む）半導体膜、単結晶半導体膜を用いる。なお、半導体膜６０１は、閾値制御のためのＮ型或いはＰ型の導電性を付与する不純物元素を含んでいてもよい。
【００７３】
また、熱または光照射（レーザー、赤外線等）により結晶化を行うことにより、結晶性に優れた結晶性半導体を形成しても良い。
【００７４】
そして、レジストマスク６０２を用いて半導体膜６０１を、サイドウォール１０５上で分断するようにエッチングするとともに、第１の半導体層１０２の上に積層するように端部をエッチングして、第１の半導体層１０２に接する２つの第２の半導体層６０３を形成する。ゲート電極１０４と第２の半導体層６０３とが接触しないように分断することが必要である。（図６（Ｂ）、（Ｃ））
【００７５】
ここで２つの第２の半導体層６０３は、図６（Ｃ）に示すように、サイドウォール１０５の一部を覆って形成する必要がある。サイドウォール１０５の一部を覆っていることにより、第２の半導体層６０３のパターニングの際に、サイドウォール１０５がエッチングストッパーとして機能するため、サイドウォール１０５と第２の半導体層６０３の間において第１の半導体層１０２の上面が露出することはない。よって、当該パターニングにおける第１の半導体層１０２の消失を防止できる。
【００７６】
そして、第２の半導体層６０３、及び第１の半導体層１０２と第２の半導体層６０３とが積層された部分に導電性を付与する不純物元素を添加し、高濃度不純物領域７０１、７０３を形成するとともに、高濃度不純物領域７０３とチャネル形成領域１０７との間に低濃度不純物領域７０２を形成する。（図７（Ａ））
【００７７】
この工程では、第１の半導体層１０２のうち第２の半導体層６０３と積層する部分に低濃度不純物領域を残すように不純物を添加して、第１の半導体層１０２中に低濃度不純物領域と高濃度不純物領域とを形成しても良い。この場合、第１の半導体層１０２のうち、第２の半導体層６０３に重なる部分に低濃度不純物領域が形成される。この低濃度不純物領域の機能によりトランジスタのリーク電流を低減することができる。
【００７８】
ここで添加される不純物元素は、Ｐ型の導電性を付与するものでもＮ型の導電性を付与するものでもよいが、低濃度不純物領域７０２と同一型の導電性を付与する元素を添加する必要がある。また高濃度不純物領域７０１の不純物濃度が、低濃度不純物領域７０２よりも高くなるように添加を行う。
【００７９】
本実施の形態では、第２の半導体層６０３を形成した後に不純物を添加したが、半導体膜６０１を形成した段階（図６（Ａ））で添加を行って高濃度不純物領域を形成し、その後にパターニングを行い第２の半導体層６０３を形成する工程としても良い。
【００８０】
導電性を付与する不純物は、Ｎ型であればリン、ヒ素等を用いることができ、Ｐ型であれば、ボロン等を用いることができる。不純物の添加は、イオンドーピング、イオン注入、レーザードーピング、熱拡散法等の方法を用いることができる。
【００８１】
その後、添加された不純物を、熱または光照射（レーザー、赤外線等）の公知の方法を用いて活性化する。
【００８２】
形成された高濃度不純物領域７０１が薄膜トランジスタのソース領域またはドレイン領域として機能する。
【００８３】
続いて、単層または積層の層間絶縁膜１１０を形成する。そして層間絶縁膜１１０に設けられたコンタクトホール１１１、１１２を通じて電極１１３及び１１４を高濃度不純物領域７０１と電気的に接続させる。（図７（Ｂ））
【００８４】
ソース領域及びドレイン領域のシート抵抗を下げるために、高濃度不純物領域７０１の上に金属シリサイドを形成し、電極１１３及び１１４と電気的な接続をとるような構造としても良い。
【００８５】
以上のように、第１の方法を用いて半導体装置が作製される。
【００８６】
（実施の形態４）
実施の形態４では、半導体装置を作製する第２の方法について図８、９を用いて説明する。
【００８７】
実施の形態３と同様に、絶縁物１０１、第１の半導体層１０２、ゲート絶縁膜となる絶縁膜５０１、及びゲート電極となる導電膜８０１を順に形成する。
【００８８】
ついで、ゲート電極となる導電膜８０１の上に絶縁膜８０２を形成する。（図８（Ａ））
【００８９】
そして、絶縁膜５０１、導電膜８０１、及び絶縁膜８０２をマスク（図示せず）を用いてエッチングし、ゲート絶縁膜８０３、ゲート電極８０４、及びゲート電極８０４の上面を覆う絶縁層８０５を形成する。（図８（Ｂ））
【００９０】
ＬＤＤ領域を形成する場合は、実施の形態３と同様に低濃度の不純物元素の添加を行う。この段階で添加を行っても良いし、絶縁膜５０１はエッチングせずゲート電極８０４及びその上面の絶縁層８０５のみエッチングした後、絶縁膜５０１を介して添加しても良い。絶縁膜を介して添加する場合は、後の工程でサイドウォールを形成する際に絶縁膜５０１をエッチングしてゲート絶縁膜を形成することが望ましい。なお、ＬＤＤ領域を形成しない場合は、高濃度に不純物を添加しても良い。
【００９１】
次に、サイドウォールとなる絶縁膜８０６を形成する。（図８（Ｃ））
【００９２】
そして、絶縁膜８０６にエッチバックを行って、ゲート電極８０４の側面を覆うサイドウォール９０１を形成する。この際、絶縁層８０５がエッチバックを行った際のエッチングストッパーとなり、ゲート電極８０４の上面が露出して損傷することを防止できる。そのため、絶縁層８０５は、サイドウォールに対しエッチングレートの低い材料を用いることが好ましい。この段階でゲート絶縁膜を形成する場合は、絶縁層８０５はゲート絶縁膜に対してもエッチングレートの低い材料を用いることが好ましい。（図９（Ａ））
【００９３】
その後、実施の形態３と同様に、サイドウォール９０１、第１の半導体層１０２、及び絶縁物１０１を覆って第２の半導体層となる半導体膜（図示せず）を成膜する。そして、該半導体層をパターニングして、第１の半導体層１０２と接する２つの第２の半導体層９０２を形成する。第２の半導体層９０２はサイドウォール９０１の一部を覆って形成することが必要であり、一部を覆っていることにより第２の半導体層９０２をパターニングする際に、サイドウォール９０１と第２の半導体層９０２の間において、第１の半導体層１０２が露出し消失することを防止できる。（図９（Ｂ））
【００９４】
本実施の形態では、ゲート電極８０４の上面に絶縁層８０５が形成されているため、ゲート電極８０４と重なる位置に第２の半導体層９０２が形成されても、第２の半導体層９０２とゲート電極８０４とが短絡することを防止できる。
【００９５】
高濃度不純物領域の形成およびその後の工程は実施の形態３（図７（Ａ）以降）と同様であるため省略する。
【００９６】
（実施の形態５）
実施の形態５では、半導体装置を作製する第３の方法について図１０、１１を用いて説明する。
【００９７】
サイドウォールを形成するための絶縁膜５０２を成膜する工程までは実施の形態３（図５（Ｃ））と同一であるので、本実施の形態ではサイドウォールを形成する工程から説明する。
【００９８】
絶縁膜５０２を成膜後に、レジストマスク１００１を、ゲート電極１０４を覆うように形成する。（図１０（Ａ））
【００９９】
レジストマスク１００１を用いて絶縁膜５０２をエッチングし、サイドウォール１００２と、第１の半導体層１０２上に延伸したサイドウォール１００２の端部１００３と、を形成する。端部１００３は幅１００４を有する。（図１０（Ｂ））
【０１００】
実施の形態３と同様に、ゲート絶縁膜１０３はこの段階で形状を形成しても良いし、ゲート電極１０４を形成する際に形成しても良い。
【０１０１】
その後、レジストマスク１００１を除去し、サイドウォール１００２、端部１００３、第１の半導体層１０２、及び絶縁物１０１を覆って第２の半導体層となる半導体膜１００５を成膜する。（図１０（Ｃ））
【０１０２】
半導体膜１００５の膜厚は、ソース領域及びドレイン領域となる部分のシート抵抗を低減できる程度に厚くする必要があり、５０ｎｍ以上（望ましくは１００ｎｍ以上）にすることが好ましい。
【０１０３】
そして、レジストマスク１１０１を用いて半導体膜１００５をエッチングし、サイドウォール１００２を露出させ、かつ端部１００３の少なくとも一部を覆うとともに、第１の半導体層１０２に接して積層する２つの第２の半導体層１１０２を形成する。（図１１（Ａ）、（Ｂ））
【０１０４】
ここで第２の半導体層１１０２は、図１１（Ｂ）に示すように、端部１００３の少なくとも一部を覆って形成する必要がある。端部１００３の一部を覆って形成することで、端部１００３がエッチングストッパーとなり、第２の半導体層１１０２のパターニングの際に、サイドウォールの端部１００３と第２の半導体層の間において、第１の半導体層１０２の上面が露出することはない。よって、当該パターニングにおける第１の半導体層１０２の消失を防止できる。
【０１０５】
なお、第２の半導体層１１０２の端部と第１の半導体層１０２の端部とが、一致していなくてもよい。
【０１０６】
端部１００３を有することにより、レジストマスク１１０１のマスクずれにより第２の半導体層１１０２がサイドウォール１００２を覆って形成できない場合でも、幅１００４の分だけマージンが得られ、アライメントの冗長性を向上させることが可能となる。
【０１０７】
また、端部１００３を有するため、第２の半導体層１１０２をゲート電極１０４と距離を設けて形成することも可能となるため、第２の半導体層１１０２とゲート電極１０４の間で生じる寄生容量を低減することができる。
【０１０８】
その後、導電性を付与する不純物元素を添加して、第１の半導体層１０２と第２の半導体層１１０２とが積層される部分に高濃度不純物領域１１０３、１１０５を形成するとともに、高濃度不純物領域１１０３とチャネル形成領域１０７との間に低濃度不純物領域１１０４を形成する。ここでは、低濃度不純物領域１１０４と同一型の導電性を付与し、低濃度不純物領域１１０４より高い濃度となるように不純物を添加する。この場合、不純物元素が端部１００３を通過して第１の半導体層１０２に添加され、第１の半導体層１０２のうち端部１００３に重なる部分も高濃度不純物領域１１０３となる。（図１１（Ｃ））
【０１０９】
また、端部１００３の膜厚を厚く形成することにより、この不純物元素添加の際に端部１００３がマスクとなるため、第１の半導体層１０２の端部１００３と重なる部分まで低濃度不純物領域１１０４を形成することができる。
【０１１０】
更に、端部１００３の膜厚または不純物元素添加の条件を調整し、不純物元素の一部を端部１００３を通過させることにより、第１の半導体層１０２の低濃度不純物領域１１０４と高濃度不純物領域１１０３との間であって端部１００３と重なる部分に、不純物濃度が低濃度不純物領域より高く高濃度不純物領域より低い不純物領域を形成することが可能となる。
【０１１１】
また、第１の半導体層１０２のうち第２の半導体層１１０２と積層する部分に低濃度不純物領域を残すように不純物を添加して、第１の半導体層１０２中に低濃度不純物領域と高濃度不純物領域との積層構造を形成しても良い。
【０１１２】
なお、本実施の形態では、第２の半導体層１１０２を形成した後に不純物を添加したが、半導体膜１００５を形成した段階（図１０（Ｃ））で添加を行って高濃度不純物領域を形成し、その後に第２の半導体層１１０２を形成する工程としても良い。
【０１１３】
その後、添加された不純物を、熱または光照射（レーザー、赤外線等）を用いて活性化する。
【０１１４】
そして形成された高濃度不純物領域１１０３が薄膜トランジスタのソース領域またはドレイン領域として機能する。
【０１１５】
続いて、単層または積層の層間絶縁膜１１０を形成する。そして層間絶縁膜１１０に設けられたコンタクトホール１１１、１１２を通じて電極１１３及び１１４を高濃度不純物領域１１０３と電気的に接続する。（図１１（Ｃ））
【０１１６】
ソース領域及びドレイン領域の抵抗を下げるために、高濃度不純物領域１１０３の上に金属シリサイドを形成し、電極１１３及び１１４と電気的な接続をとるような構造としても良い。
【０１１７】
（実施の形態６）
実施の形態６では、半導体装置を作製する第４の方法について図１２を用いて説明する。
【０１１８】
サイドウォール９０１を形成する工程までは実施の形態４（図９（Ａ））と同様であるので省略する。
【０１１９】
サイドウォール９０１、絶縁層８０５、第１の半導体層１０２、及び絶縁物１０１を覆って第２の半導体層となる半導体膜１２０１を形成した後、半導体膜１２０１の上にネガ型レジストを成膜し、絶縁物１０１側からネガ型レジストに露光（裏面露光）を行う。その後、現像し所望の形状に加工する。（図１２（Ａ））
【０１２０】
裏面露光を行うことで、ゲート電極１０４をマスクとして利用することができるため、新たなマスクを用いる必要がなくなり、工程の削減及びコストダウンを図ることが可能となる。
【０１２１】
なお裏面露光を行うためには、透光性を有する基板を用い、露光に必要なエネルギーがネガ型レジストに照射されることが重要である。
【０１２２】
その後、加工したレジストマスク１２０２を用いて半導体膜１２０１を、サイドウォール９０１の上で分断するようにエッチングする。（図１２（Ｂ））
【０１２３】
そして、半導体膜１２０１の端部をエッチングし、第１の半導体層１０２に積層する２つの第２の半導体層１２０３を形成する。（図１２（Ｃ））
【０１２４】
第２の半導体層１２０３は、ゲート電極１０４をマスクとした裏面露光によって形成されたレジストをマスクとして形成される。そのため、第２の半導体層１２０３をサイドウォール９０１の一部に重なるように形成することができる。その結果、実施の形態３と同様、第１の半導体層１０２の消失を防止することが可能となる。
【０１２５】
その後の工程は実施の形態３（図７（Ａ）以降）と同様であるため省略する。
【０１２６】
（実施の形態７）
本実施の形態においては、開示した半導体装置を用いて作製した電子機器等の例について説明する。
【０１２７】
開示した半導体装置は、有機発光素子、無機発光素子、又は液晶素子等を備えた表示装置の画素部及び駆動回路部等に適用することができる。
【０１２８】
また、開示した半導体装置は、デジタルカメラ、カーナビゲーション、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（携帯電話機、携帯型ゲーム機等）、家庭用ゲーム機などの記録媒体を備えた電子機器などを作製することも可能である。
【０１２９】
また、開示した半導体装置は、ＣＰＵ（中央演算回路：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の集積回路に適用することができる。
【０１３０】
例えば、図１３（Ａ）は、携帯情報端末である。図１３（Ｂ）は、デジタルカメラである。図１３（Ｃ）は、携帯電話である。図１３（Ｄ）は、カーナビゲーションである。図１３（Ｅ）は、ノート型パーソナルコンピュータである。いずれも、本体１３０１〜１３０５に組み込まれた集積回路、若しくは表示部１３１１〜１３１５に開示した半導体装置を適用可能である。
【０１３１】
表示装置を作製する場合、第１の方法、第２の方法、第３の方法、及び第４の方法を用い、基板の大きさに制約がなく安価なガラス基板を用いると好適である。
【０１３２】
また、開示した半導体装置は、非接触でデータの入出力が可能である装置に適用することができる。非接触でデータの入出力が可能である装置は利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。これらを総称して非接触タグ（非接触チップ）と呼ぶ。
【０１３３】
例えば、図１４（Ａ）〜（Ｈ）の非接触タグ１４００〜１４０７に開示した半導体装置を適用可能である。
【符号の説明】
【０１３４】
１０１ 絶縁物
１０２ 第１の半導体層
１０３ ゲート絶縁膜
１０４ ゲート電極
１０５ サイドウォール
１０６ 第２の半導体層
１０７ チャネル形成領域
１０８ 低濃度不純物領域
１０９ 高濃度不純物領域
１１０ 層間絶縁膜
１１１ コンタクトホール
１１２ コンタクトホール
１１３ 電極
１１４ 電極
２０１ サイドウォール
２０２ 端部
２０３ 幅
３０１ サイドウォール
３０２ 絶縁層
４０１ サイドウォール
４０２ ゲート絶縁膜
５０１ 絶縁膜
５０２ 絶縁膜
６０１ 半導体膜
６０２ レジストマスク
６０３ 第２の半導体層
７０１ 高濃度不純物領域
７０２ 低濃度不純物領域
７０３ 高濃度不純物領域
８０１ 導電膜
８０２ 絶縁膜
８０３ ゲート絶縁膜
８０４ ゲート電極
８０５ 絶縁層
８０６ 絶縁膜
９０１ サイドウォール
９０２ 第２の半導体層
１００１ レジストマスク
１００２ サイドウォール
１００３ 端部
１００４ 幅
１００５ 半導体膜
１１０１ レジストマスク
１１０２ 第２の半導体層
１１０３ 高濃度不純物領域
１１０５ 高濃度不純物領域
１１０４ 低濃度不純物領域
１２０１ 半導体膜
１２０２ レジストマスク
１２０３ 第２の半導体層
１３０１〜１３０５ 本体
１３１１〜１３１５ 表示部
１４００〜１４０７ 非接触タグ
【技術分野】
【０００１】
技術分野は、半導体装置及びその作製方法、並びに該半導体装置を備えた電子機器に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）は、半導体を用いて形成されたトランジスタである。近年、薄膜トランジスタの集積度の増大、薄膜トランジスタを用いた半導体装置の小型化が進むにともない、装置の性能を高めるためさまざまな技術が検討されている。
【０００３】
半導体装置の小型化によって、薄膜トランジスタのソース領域及びドレイン領域における寄生抵抗を無視できなくなり、シート抵抗が増大する。
【０００４】
ソース領域及びドレイン領域のシート抵抗が増大すると、作製された半導体装置において電流駆動能力が劣化するという問題が生じる。
【０００５】
上記問題を解決するため、薄膜トランジスタでは、半導体層上に高濃度不純物層を積層し、ドライエッチングにおける両者のエッチングレートの違いを利用して、高濃度不純物層のみをエッチング、下層の半導体層のエッチングは進行させないという技術が開発されている。（非特許文献１）
【０００６】
この技術により、半導体層と高濃度不純物層との積層部をソース領域及びドレイン領域に用いれば、該ソース領域及びドレイン領域が低抵抗化された薄膜トランジスタを作製することができる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】「Ｒａｉｓｅｄ ｓｏｕｒｃｅ ａｎｄ ｄｒａｉｎ ｓｔｒｕｃｔｕｒｅ ｏｆ ｐｏｌｙ−Ｓｉ ＴＦＴｓ」Ｅｌｅｃｔｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ Ｐｒｏｃｅｅｄｉｎｇ
【発明の概要】
【発明が解決しようとする課題】
【０００８】
非特許文献１では多結晶半導体層が１００ｎｍと厚膜であるため、多結晶半導体層と高濃度不純物層とのエッチングレートの差により多結晶半導体層を残してエッチングすることが可能である。
【０００９】
しかし、半導体装置の小型化にともなって、薄膜トランジスタのチャネル長（チャネル形成領域においてキャリアが流れる方向の長さ）が短くなると、リーク電流が増大し、薄膜トランジスタのサブスレッショルド係数（Ｓ値）が増大してしまう（短チャネル効果）。即ち、薄膜トランジスタのスイッチング特性が劣化することになる。
【００１０】
短チャネル効果を抑制するためには、薄膜トランジスタのチャネル形成領域を有する多結晶半導体層を薄く１００ｎｍ以下、特に４０ｎｍ以下に形成する必要がある。
【００１１】
多結晶半導体層が４０ｎｍ以下になると、非特許文献１のように多結晶半導体層を残してエッチングすることが難しく、エッチングレートの差の大小に関わらず多結晶半導体層の消失を防止することは困難を極める。
【００１２】
以上に鑑み、ソース領域及びドレイン領域のシート抵抗の低減、短チャネル効果の抑制、なおかつ半導体層の消失を防止した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様は、絶縁物上に形成された第１の半導体層と、前記第１の半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に接して形成されたサイドウォールと、前記第１の半導体層に接して積層され、かつ前記サイドウォールの一部に接し又は覆って形成された第２の半導体層と、を有することを特徴とする。
【００１４】
本発明の他の一態様は、絶縁物上に形成された第１の半導体層と、前記第１の半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に接して形成されたサイドウォールと、前記第１の半導体層上に延伸された前記サイドウォールの端部と、前記第１の半導体層に接して積層され、かつ前記サイドウォールの端部の少なくとも一部に接し又は覆って形成された第２の半導体層と、を有することを特徴とする。
【００１５】
ここで、サイドウォールが延伸した端部は、サイドウォールの一部であり、該端部を覆って第２の半導体層が形成されている時にも、第２の半導体層はサイドウォールの一部を覆っているとする。
【００１６】
ここで、第２の半導体層は、サイドウォールの少なくとも一部と接するように形成されており、サイドウォールと第２の半導体層との間において第１の半導体層が露出することを防止できる構造であるとする。
【００１７】
また本発明の他の一態様は、第１の半導体層にチャネル形成領域と、ソース領域及びドレイン領域と、該チャネル形成領域とソース領域またはドレイン領域との間に低濃度不純物領域（ＬＤＤ；Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎともいう）が形成されており、第２の半導体層と第１の半導体層とが積層する部分には、高濃度不純物領域が形成されていることを特徴とする。
【００１８】
また他の一態様として、ゲート電極の上面を覆って絶縁層が形成されていることを特徴とする。
【００１９】
また本発明の他の一態様は、絶縁物上に第１の半導体層を形成し、前記第１の半導体層上に順に積層するゲート絶縁膜及びゲート電極を形成し、前記ゲート電極をマスクとして、前記第１の半導体層に導電性を付与する不純物元素を添加して低濃度不純物領域を形成し、前記ゲート電極の側面にサイドウォールを形成し、前記ゲート電極と、前記サイドウォールと、前記第１の半導体層と、を覆って半導体膜を形成し、レジストマスクを用いて前記半導体膜をエッチングして、前記第１の半導体層に接して積層し、かつ前記サイドウォールの一部に接し又は該一部を覆って、２つの第２の半導体層を形成し、前記２つの第２の半導体層に導電性を付与する不純物元素を添加して高濃度不純物領域を形成することを特徴とする。
【００２０】
また本発明の他の一態様は、絶縁物上に第１の半導体層を形成し、前記第１の半導体層上に順に積層するゲート絶縁膜及びゲート電極を形成し、前記ゲート電極をマスクとして、前記第１の半導体層に導電性を付与する不純物元素を添加して低濃度不純物領域を形成し、前記ゲート電極の側面に接し、端部が前記第１の半導体層上に延伸するサイドウォールを形成し、前記ゲート電極と、前記サイドウォールと、前記サイドウォールの端部と、前記第１の半導体層と、を覆って半導体膜を形成し、レジストマスクを用いて前記半導体膜をエッチングして、前記第１の半導体層に接して積層し、かつ前記端部の少なくとも一部に接し又は該一部を覆って、２つの第２の半導体層を形成し、前記２つの第２の半導体層に導電性を付与する不純物元素を添加して高濃度不純物領域を形成することを特徴とする。
【００２１】
また本発明の他の一態様は、絶縁物上に第１の半導体層を形成し、前記第１の半導体層上に順に形成するゲート絶縁膜、ゲート電極、及び絶縁層を形成し、前記ゲート電極をマスクとして、前記第１の半導体層に導電性を付与する不純物元素を添加して低濃度不純物領域を形成し、前記ゲート電極の側面にサイドウォールを形成し、前記絶縁層と、前記サイドウォールと、前記第１の半導体層と、を覆って半導体膜を形成し、レジストマスクを用いて前記半導体膜をエッチングして、前記第１の半導体層に接して積層し、かつ前記サイドウォールの少なくとも一部に接し又は該一部を覆って、２つの第２の半導体層を形成し、前記２つの第２の半導体層に導電性を付与する不純物元素を添加して高濃度不純物領域を形成することを特徴とする。
【００２２】
また本発明の他の一態様は、絶縁物上に第１の半導体層を形成し、前記第１の半導体層上に順に積層するゲート絶縁膜、ゲート電極、及び絶縁層を形成し、前記ゲート電極をマスクとして、前記第１の半導体層に導電性を付与する不純物元素を添加して低濃度不純物領域を形成し、前記ゲート電極の側面にサイドウォールを形成し、前記絶縁層と、前記サイドウォールと、前記第１の半導体層と、を覆って半導体膜を形成し、前記半導体膜を覆ってネガ型レジストを形成し、前記ネガ型レジストに、前記ゲート電極をマスクとして前記絶縁物の裏面側から露光を行ってレジストマスクを形成し、前記レジストマスクを用いて前記半導体膜をエッチングし、前記エッチングされた半導体膜をパターニングして、前記第１の半導体層に接して積層し、かつ前記サイドウォールの少なくとも一部に接し又は該一部を覆って、２つの第２の半導体層を形成し、前記２つの第２の半導体層に導電性を付与する不純物元素を添加して高濃度不純物領域を形成することを特徴とする。
【００２３】
すなわち、開示した作製方法により得られた半導体装置は、第１の半導体層と第２の半導体層とが積層され、該積層部分の膜厚が第１の半導体層のゲート電極に重なる部分の膜厚より厚く形成されていることを特徴とする。
【００２４】
また他の一態様は、サイドウォールの一部を覆って第２の半導体層が形成されていることを特徴とする。
【発明の効果】
【００２５】
薄膜化した半導体層にチャネル形成領域を形成することで短チャネル効果を抑制し、Ｓ値を低減することができる。また、該半導体層と高濃度不純物層との積層部にソース領域及びドレイン領域を形成して厚膜化することにより、ソース領域及びドレイン領域のシート抵抗を低減させることができる。
【００２６】
また、ゲート電極側面に形成されたサイドウォールの一部と高濃度不純物層とが重なる構造を取ることで、半導体層の消失を防止した半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００２７】
【図１】実施の形態１の半導体装置の断面図。
【図２】実施の形態２の半導体装置の断面図。
【図３】実施の形態１の半導体装置の断面図。
【図４】実施の形態１の半導体装置の断面図。
【図５】実施の形態３の作製方法の断面図。
【図６】実施の形態３の作製方法の断面図。
【図７】実施の形態３の作製方法の断面図。
【図８】実施の形態４の作製方法の断面図。
【図９】実施の形態４の作製方法の断面図。
【図１０】実施の形態５の作製方法の断面図。
【図１１】実施の形態５の作製方法の断面図。
【図１２】実施の形態６の作製方法の断面図。
【図１３】電子機器の例。
【図１４】非接触タグの例。
【発明を実施するための形態】
【００２８】
以下に、実施の形態を図面に基づいて説明する。ただし、発明は多くの異なる様態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００２９】
なお、以下の実施の形態１〜７は、適宜組み合わせることが可能である。また、特に断らない限り、図面において、同一の符号で記されているものに関しては、同一の材料、方法等を用いて形成することができる。
【００３０】
（実施の形態１）
本実施の形態１では、半導体装置の素子構造の一について説明する。
【００３１】
図１は、実施の形態１の半導体装置の断面図である。
【００３２】
図１の半導体装置は、絶縁物１０１、第１の半導体層１０２、ゲート絶縁膜１０３、ゲート電極１０４、サイドウォール１０５、第２の半導体層１０６、層間絶縁膜１１０、電極１１３、１１４を有する。
【００３３】
ゲート電極１０４の側面にサイドウォール１０５が形成されており、サイドウォール１０５の一部を覆って第２の半導体層１０６が形成されている。
【００３４】
第１の半導体層１０２は、チャネル形成領域１０７と、低濃度不純物領域１０８と、高濃度不純物領域１０９と、を有する。第１の半導体層の膜厚は、１０ｎｍ〜４０ｎｍにすることが好ましい。なお、低濃度不純物領域１０８を設けない構造としてもいい。
【００３５】
チャネル形成領域１０７の上にはゲート絶縁膜１０３を介してゲート電極１０４が形成されており、低濃度不純物領域１０８の上にはゲート絶縁膜１０３を介してサイドウォール１０５が形成されており、高濃度不純物領域１０９の上には第２の半導体層１０６が直接接するように形成されている。第２の半導体層１０６の膜厚は５０ｎｍ以上（望ましくは１００ｎｍ以上）にすることが好ましい。
【００３６】
第２の半導体層１０６には、導電性を付与する高濃度の不純物元素が添加されており、高濃度不純物領域１０９と第２の半導体層１０６とによって、ソース領域及びドレイン領域が形成されている。
【００３７】
すなわち、ソース領域及びドレイン領域が、チャネル形成領域１０７及び低濃度不純物領域１０８より厚く形成された薄膜トランジスタが作製される。
【００３８】
そして、薄膜トランジスタを覆って層間絶縁膜１１０が形成されており、層間絶縁膜１１０に形成されたコンタクトホール１１１及び１１２を介して電極１１３及び１１４が第２の半導体層１０６と電気的に接続されている。
【００３９】
したがって、本実施の形態の半導体装置は、第１の半導体層１０２の膜厚が薄く形成されているため短チャネル効果を抑制でき、ソース領域及びドレイン領域の膜厚が厚く形成されているためにシート抵抗を低減できる。
【００４０】
更に、第２の半導体層１０６が高濃度不純物領域１０９とサイドウォール１０５の一部とを覆っているため、第２の半導体層をパターニングする際、サイドウォール１０５がエッチングストッパーとなって第１の半導体層１０２の消失を防ぐことができる。
【００４１】
なお、図１ではサイドウォール１０５の下面はゲート絶縁膜１０３に接して形成されているが、図４のようにサイドウォール４０１の下面がゲート絶縁膜４０２には接しておらず第１の半導体層１０２の低濃度不純物領域１０８に接するように形成されていてもよい。
【００４２】
また、図３のようにゲート電極１０４の上面を覆って絶縁層３０２が形成された構造としても良い。
【００４３】
図３のように絶縁層３０２がゲート電極１０４の上面を覆っていることにより、ゲート電極１０４と第２の半導体層１０６が短絡することを防止できる。
【００４４】
また、低濃度不純物領域１０８は、必ずしも設ける必要ないが、低濃度不純物領域１０８を有することで、短チャネル効果の抑制、オフ電流の低下によるスイッチング特性の上昇、及びホットキャリアの発生の抑制等の効果を奏するため、低濃度不純物領域１０８を設ける構造とした方が好ましい。なお、低濃度不純物領域１０８を設けない場合は、低濃度不純物領域に相当する領域には高濃度に不純物を添加しても良い。
【００４５】
（実施の形態２）
実施の形態２では、実施の形態１とは異なる半導体装置の素子構造について説明する。
【００４６】
図２は、実施の形態２の半導体装置の断面図である。
【００４７】
図１と同一の符号で記されているものは、同一の材料、方法を用いて形成することができる。
【００４８】
実施の形態２では、図２に示すようにサイドウォール２０１の端部２０２が延伸し、第１の半導体層１０２の一部と重なっている点で実施の形態１とは構造が異なっている。
【００４９】
実施の形態１（図１参照）では、第２の半導体層１０６を形成する際、マスクずれが生じてレジストがサイドウォール１０５の上にパターニングできなかった場合、第１の半導体層１０２の一部が露呈してしまう。この時、第１の半導体層１０２の膜厚が極薄であることから、第２の半導体層１０６のパターニングとともに第１の半導体層が消失するという問題が生じる。
【００５０】
そこで、図２の素子構造を有することによって、第２の半導体層１０６を形成する際にマスクずれが生じ、サイドウォール２０１の上に第２の半導体層１０６を形成できなかった場合にも、サイドウォール２０１の端部２０２の幅２０３の分だけマスクずれのマージンをとることで、第１の半導体層１０２の消失を防ぐことができる。
【００５１】
また、本実施の形態の半導体装置は、端部２０２を有することにより、第２の半導体層１０６とゲート電極１０４と間に距離を設けられるため、ゲート電極１０４と第２の半導体層１０６との間で生じる寄生容量を低減することができる。
【００５２】
（実施の形態３）
実施の形態３では、半導体装置を作製する第１の方法について図５〜７を用いて説明する。
【００５３】
絶縁物１０１の上に第１の半導体層１０２を形成する。絶縁物は絶縁性基板であっても良いし、基板上に設けられた単層または積層の下地絶縁膜であっても良い。（図５（Ａ））
【００５４】
絶縁性基板としては、ガラス基板、石英基板、樹脂基板等を用いることができる。
【００５５】
下地絶縁膜としては、酸化珪素膜、窒化珪素膜、酸素濃度より窒素濃度が高い窒化酸化珪素膜、窒素濃度より酸素濃度が高い酸化窒化珪素膜、樹脂膜等を単層または積層した膜を用いることができる。半導体基板、ガラス基板、石英基板、樹脂基板等の上に該下地絶縁膜を設けたものが絶縁物１０１となる。
【００５６】
また、第１の半導体層１０２は、シリコン、シリコンゲルマニウム等を用い、ＣＶＤ法、スパッタ法等の公知の方法を用いて形成された非晶質半導体膜、多結晶（微結晶を含む）半導体膜、単結晶半導体膜をパターニングすることによって形成する。なお、第１の半導体層１０２は、Ｎ型或いはＰ型の導電性を付与する不純物元素を含んでいても良い。
【００５７】
また、熱または光照射（レーザー、赤外線等）により結晶化を行うことにより、結晶性に優れた結晶性半導体を形成しても良い。
【００５８】
また、ＳＩＭＯＸ法、貼り合わせ法等を用いて形成したＳＯＩ層を用いても良い。
【００５９】
第１の半導層１０２の膜厚は、完成後の薄膜トランジスタの電気特性に及ぼす短チャネル効果の影響を抑制するため、１０ｎｍ〜４０ｎｍにすることが好ましい。
【００６０】
次に、第１の半導体層１０２の上にゲート絶縁膜となる単層または積層の絶縁膜５０１を成膜し、続けてゲート電極となる導電膜（図示せず）を積層する。そして、該導電膜をパターニングして第１の半導体層１０２の上に絶縁膜５０１を介してゲート電極１０４を形成する。（図５（Ｂ））
【００６１】
さらに、ゲート電極１０４をマスクとして第１の半導体層１０２に導電性を付与する不純物元素を添加し、ゲート電極１０４に重なる部分にチャネル形成領域１０７を形成する。添加する不純物元素はＰ型の導電性を付与する元素であっても、Ｎ型の導電性を付与するものであっても良い。完成後の薄膜トランジスタにＬＤＤ領域を設けない構成とする場合は、ここでの不純物添加は行わなくても良く、もしくは高濃度に不純物を添加しても良い。（図５（Ｂ））
【００６２】
導電性を付与する不純物は、Ｎ型であればリン、ヒ素等を用いることができ、Ｐ型であれば、ボロン等を用いることができる。不純物の添加は、イオンドーピング、イオン注入、レーザードーピング、熱拡散法等の方法を用いることができる。
【００６３】
また、本実施の形態においては、便宜上、素子を一つだけ示した例で説明しているが、面内に複数の素子を形成し、Ｎ型の薄膜トランジスタとＰ型の薄膜トランスタとが両方とも形成されたＣＭＯＳ構造とすることが好ましい。
【００６４】
なお、本実施の形態においては、ゲート絶縁膜となる絶縁膜５０１が形成された状態で絶縁膜５０１を介して不純物元素を添加しているが、ゲート電極１０４をマスクとして絶縁膜５０１をエッチングしゲート絶縁膜を形成した後、第１の半導体層１０２が露出した状態で不純物元素を添加しても良い。絶縁膜５０１を介したドーピングの場合、絶縁膜５０１が第１の半導体層１０２を覆っているためドーピングによる第１の半導体層１０２の損傷を低減できる。
【００６５】
続いて、ゲート電極１０４を覆ってサイドウォールとなる単層または積層の絶縁膜５０２を成膜する。（図５（Ｃ））
【００６６】
サイドウォールとなる絶縁膜５０２は、窒化珪素膜、酸化珪素膜、酸素濃度より窒素濃度が高い窒化酸化珪素膜、窒素濃度より酸素濃度が高い酸化窒化珪素膜等を用いることができる。絶縁膜５０２の膜厚は、１００ｎｍ〜１μｍが好ましい。
【００６７】
絶縁膜５０２を形成すると、ゲート電極１０４の段差の影響をうけて段差が形成される。
【００６８】
そして、絶縁膜５０２及び絶縁膜５０１をエッチングし、ゲート電極１０４の側面を覆うサイドウォール１０５を形成する。サイドウォール１０５の形成方法はエッチバック法を用いて行うことで、マスクを用いる場合に比べて工程数を削減することができる。（図５（Ｄ））
【００６９】
サイドウォール１０５を形成する際、サイドウォールとなる絶縁膜５０２に積層されたゲート絶縁膜となる絶縁膜５０１もともにエッチングすることが好ましい。この段階で第１の半導体層１０２の表面が露出され、ゲート絶縁膜１０３が形成される。上述したように、前の工程でゲート電極をマスクとして絶縁膜５０１をエッチングしてゲート絶縁膜が形成してもよい。
【００７０】
その後、サイドウォール１０５、第１の半導体層１０２、及び絶縁物１０１を覆って第２の半導体層となる半導体膜６０１を成膜する。（図６（Ａ））
【００７１】
半導体膜６０１の膜厚は、ソース領域及びドレイン領域となる部分のシート抵抗を低減できる程度に厚くする必要があり、５０ｎｍ以上（望ましくは１００ｎｍ以上）にすることが好ましい。
【００７２】
半導体膜６０１としては、シリコン、シリコンゲルマニウム等を用い、ＣＶＤ法、スパッタ法等の公知の方法を用いて形成された非晶質半導体膜、多結晶（微結晶を含む）半導体膜、単結晶半導体膜を用いる。なお、半導体膜６０１は、閾値制御のためのＮ型或いはＰ型の導電性を付与する不純物元素を含んでいてもよい。
【００７３】
また、熱または光照射（レーザー、赤外線等）により結晶化を行うことにより、結晶性に優れた結晶性半導体を形成しても良い。
【００７４】
そして、レジストマスク６０２を用いて半導体膜６０１を、サイドウォール１０５上で分断するようにエッチングするとともに、第１の半導体層１０２の上に積層するように端部をエッチングして、第１の半導体層１０２に接する２つの第２の半導体層６０３を形成する。ゲート電極１０４と第２の半導体層６０３とが接触しないように分断することが必要である。（図６（Ｂ）、（Ｃ））
【００７５】
ここで２つの第２の半導体層６０３は、図６（Ｃ）に示すように、サイドウォール１０５の一部を覆って形成する必要がある。サイドウォール１０５の一部を覆っていることにより、第２の半導体層６０３のパターニングの際に、サイドウォール１０５がエッチングストッパーとして機能するため、サイドウォール１０５と第２の半導体層６０３の間において第１の半導体層１０２の上面が露出することはない。よって、当該パターニングにおける第１の半導体層１０２の消失を防止できる。
【００７６】
そして、第２の半導体層６０３、及び第１の半導体層１０２と第２の半導体層６０３とが積層された部分に導電性を付与する不純物元素を添加し、高濃度不純物領域７０１、７０３を形成するとともに、高濃度不純物領域７０３とチャネル形成領域１０７との間に低濃度不純物領域７０２を形成する。（図７（Ａ））
【００７７】
この工程では、第１の半導体層１０２のうち第２の半導体層６０３と積層する部分に低濃度不純物領域を残すように不純物を添加して、第１の半導体層１０２中に低濃度不純物領域と高濃度不純物領域とを形成しても良い。この場合、第１の半導体層１０２のうち、第２の半導体層６０３に重なる部分に低濃度不純物領域が形成される。この低濃度不純物領域の機能によりトランジスタのリーク電流を低減することができる。
【００７８】
ここで添加される不純物元素は、Ｐ型の導電性を付与するものでもＮ型の導電性を付与するものでもよいが、低濃度不純物領域７０２と同一型の導電性を付与する元素を添加する必要がある。また高濃度不純物領域７０１の不純物濃度が、低濃度不純物領域７０２よりも高くなるように添加を行う。
【００７９】
本実施の形態では、第２の半導体層６０３を形成した後に不純物を添加したが、半導体膜６０１を形成した段階（図６（Ａ））で添加を行って高濃度不純物領域を形成し、その後にパターニングを行い第２の半導体層６０３を形成する工程としても良い。
【００８０】
導電性を付与する不純物は、Ｎ型であればリン、ヒ素等を用いることができ、Ｐ型であれば、ボロン等を用いることができる。不純物の添加は、イオンドーピング、イオン注入、レーザードーピング、熱拡散法等の方法を用いることができる。
【００８１】
その後、添加された不純物を、熱または光照射（レーザー、赤外線等）の公知の方法を用いて活性化する。
【００８２】
形成された高濃度不純物領域７０１が薄膜トランジスタのソース領域またはドレイン領域として機能する。
【００８３】
続いて、単層または積層の層間絶縁膜１１０を形成する。そして層間絶縁膜１１０に設けられたコンタクトホール１１１、１１２を通じて電極１１３及び１１４を高濃度不純物領域７０１と電気的に接続させる。（図７（Ｂ））
【００８４】
ソース領域及びドレイン領域のシート抵抗を下げるために、高濃度不純物領域７０１の上に金属シリサイドを形成し、電極１１３及び１１４と電気的な接続をとるような構造としても良い。
【００８５】
以上のように、第１の方法を用いて半導体装置が作製される。
【００８６】
（実施の形態４）
実施の形態４では、半導体装置を作製する第２の方法について図８、９を用いて説明する。
【００８７】
実施の形態３と同様に、絶縁物１０１、第１の半導体層１０２、ゲート絶縁膜となる絶縁膜５０１、及びゲート電極となる導電膜８０１を順に形成する。
【００８８】
ついで、ゲート電極となる導電膜８０１の上に絶縁膜８０２を形成する。（図８（Ａ））
【００８９】
そして、絶縁膜５０１、導電膜８０１、及び絶縁膜８０２をマスク（図示せず）を用いてエッチングし、ゲート絶縁膜８０３、ゲート電極８０４、及びゲート電極８０４の上面を覆う絶縁層８０５を形成する。（図８（Ｂ））
【００９０】
ＬＤＤ領域を形成する場合は、実施の形態３と同様に低濃度の不純物元素の添加を行う。この段階で添加を行っても良いし、絶縁膜５０１はエッチングせずゲート電極８０４及びその上面の絶縁層８０５のみエッチングした後、絶縁膜５０１を介して添加しても良い。絶縁膜を介して添加する場合は、後の工程でサイドウォールを形成する際に絶縁膜５０１をエッチングしてゲート絶縁膜を形成することが望ましい。なお、ＬＤＤ領域を形成しない場合は、高濃度に不純物を添加しても良い。
【００９１】
次に、サイドウォールとなる絶縁膜８０６を形成する。（図８（Ｃ））
【００９２】
そして、絶縁膜８０６にエッチバックを行って、ゲート電極８０４の側面を覆うサイドウォール９０１を形成する。この際、絶縁層８０５がエッチバックを行った際のエッチングストッパーとなり、ゲート電極８０４の上面が露出して損傷することを防止できる。そのため、絶縁層８０５は、サイドウォールに対しエッチングレートの低い材料を用いることが好ましい。この段階でゲート絶縁膜を形成する場合は、絶縁層８０５はゲート絶縁膜に対してもエッチングレートの低い材料を用いることが好ましい。（図９（Ａ））
【００９３】
その後、実施の形態３と同様に、サイドウォール９０１、第１の半導体層１０２、及び絶縁物１０１を覆って第２の半導体層となる半導体膜（図示せず）を成膜する。そして、該半導体層をパターニングして、第１の半導体層１０２と接する２つの第２の半導体層９０２を形成する。第２の半導体層９０２はサイドウォール９０１の一部を覆って形成することが必要であり、一部を覆っていることにより第２の半導体層９０２をパターニングする際に、サイドウォール９０１と第２の半導体層９０２の間において、第１の半導体層１０２が露出し消失することを防止できる。（図９（Ｂ））
【００９４】
本実施の形態では、ゲート電極８０４の上面に絶縁層８０５が形成されているため、ゲート電極８０４と重なる位置に第２の半導体層９０２が形成されても、第２の半導体層９０２とゲート電極８０４とが短絡することを防止できる。
【００９５】
高濃度不純物領域の形成およびその後の工程は実施の形態３（図７（Ａ）以降）と同様であるため省略する。
【００９６】
（実施の形態５）
実施の形態５では、半導体装置を作製する第３の方法について図１０、１１を用いて説明する。
【００９７】
サイドウォールを形成するための絶縁膜５０２を成膜する工程までは実施の形態３（図５（Ｃ））と同一であるので、本実施の形態ではサイドウォールを形成する工程から説明する。
【００９８】
絶縁膜５０２を成膜後に、レジストマスク１００１を、ゲート電極１０４を覆うように形成する。（図１０（Ａ））
【００９９】
レジストマスク１００１を用いて絶縁膜５０２をエッチングし、サイドウォール１００２と、第１の半導体層１０２上に延伸したサイドウォール１００２の端部１００３と、を形成する。端部１００３は幅１００４を有する。（図１０（Ｂ））
【０１００】
実施の形態３と同様に、ゲート絶縁膜１０３はこの段階で形状を形成しても良いし、ゲート電極１０４を形成する際に形成しても良い。
【０１０１】
その後、レジストマスク１００１を除去し、サイドウォール１００２、端部１００３、第１の半導体層１０２、及び絶縁物１０１を覆って第２の半導体層となる半導体膜１００５を成膜する。（図１０（Ｃ））
【０１０２】
半導体膜１００５の膜厚は、ソース領域及びドレイン領域となる部分のシート抵抗を低減できる程度に厚くする必要があり、５０ｎｍ以上（望ましくは１００ｎｍ以上）にすることが好ましい。
【０１０３】
そして、レジストマスク１１０１を用いて半導体膜１００５をエッチングし、サイドウォール１００２を露出させ、かつ端部１００３の少なくとも一部を覆うとともに、第１の半導体層１０２に接して積層する２つの第２の半導体層１１０２を形成する。（図１１（Ａ）、（Ｂ））
【０１０４】
ここで第２の半導体層１１０２は、図１１（Ｂ）に示すように、端部１００３の少なくとも一部を覆って形成する必要がある。端部１００３の一部を覆って形成することで、端部１００３がエッチングストッパーとなり、第２の半導体層１１０２のパターニングの際に、サイドウォールの端部１００３と第２の半導体層の間において、第１の半導体層１０２の上面が露出することはない。よって、当該パターニングにおける第１の半導体層１０２の消失を防止できる。
【０１０５】
なお、第２の半導体層１１０２の端部と第１の半導体層１０２の端部とが、一致していなくてもよい。
【０１０６】
端部１００３を有することにより、レジストマスク１１０１のマスクずれにより第２の半導体層１１０２がサイドウォール１００２を覆って形成できない場合でも、幅１００４の分だけマージンが得られ、アライメントの冗長性を向上させることが可能となる。
【０１０７】
また、端部１００３を有するため、第２の半導体層１１０２をゲート電極１０４と距離を設けて形成することも可能となるため、第２の半導体層１１０２とゲート電極１０４の間で生じる寄生容量を低減することができる。
【０１０８】
その後、導電性を付与する不純物元素を添加して、第１の半導体層１０２と第２の半導体層１１０２とが積層される部分に高濃度不純物領域１１０３、１１０５を形成するとともに、高濃度不純物領域１１０３とチャネル形成領域１０７との間に低濃度不純物領域１１０４を形成する。ここでは、低濃度不純物領域１１０４と同一型の導電性を付与し、低濃度不純物領域１１０４より高い濃度となるように不純物を添加する。この場合、不純物元素が端部１００３を通過して第１の半導体層１０２に添加され、第１の半導体層１０２のうち端部１００３に重なる部分も高濃度不純物領域１１０３となる。（図１１（Ｃ））
【０１０９】
また、端部１００３の膜厚を厚く形成することにより、この不純物元素添加の際に端部１００３がマスクとなるため、第１の半導体層１０２の端部１００３と重なる部分まで低濃度不純物領域１１０４を形成することができる。
【０１１０】
更に、端部１００３の膜厚または不純物元素添加の条件を調整し、不純物元素の一部を端部１００３を通過させることにより、第１の半導体層１０２の低濃度不純物領域１１０４と高濃度不純物領域１１０３との間であって端部１００３と重なる部分に、不純物濃度が低濃度不純物領域より高く高濃度不純物領域より低い不純物領域を形成することが可能となる。
【０１１１】
また、第１の半導体層１０２のうち第２の半導体層１１０２と積層する部分に低濃度不純物領域を残すように不純物を添加して、第１の半導体層１０２中に低濃度不純物領域と高濃度不純物領域との積層構造を形成しても良い。
【０１１２】
なお、本実施の形態では、第２の半導体層１１０２を形成した後に不純物を添加したが、半導体膜１００５を形成した段階（図１０（Ｃ））で添加を行って高濃度不純物領域を形成し、その後に第２の半導体層１１０２を形成する工程としても良い。
【０１１３】
その後、添加された不純物を、熱または光照射（レーザー、赤外線等）を用いて活性化する。
【０１１４】
そして形成された高濃度不純物領域１１０３が薄膜トランジスタのソース領域またはドレイン領域として機能する。
【０１１５】
続いて、単層または積層の層間絶縁膜１１０を形成する。そして層間絶縁膜１１０に設けられたコンタクトホール１１１、１１２を通じて電極１１３及び１１４を高濃度不純物領域１１０３と電気的に接続する。（図１１（Ｃ））
【０１１６】
ソース領域及びドレイン領域の抵抗を下げるために、高濃度不純物領域１１０３の上に金属シリサイドを形成し、電極１１３及び１１４と電気的な接続をとるような構造としても良い。
【０１１７】
（実施の形態６）
実施の形態６では、半導体装置を作製する第４の方法について図１２を用いて説明する。
【０１１８】
サイドウォール９０１を形成する工程までは実施の形態４（図９（Ａ））と同様であるので省略する。
【０１１９】
サイドウォール９０１、絶縁層８０５、第１の半導体層１０２、及び絶縁物１０１を覆って第２の半導体層となる半導体膜１２０１を形成した後、半導体膜１２０１の上にネガ型レジストを成膜し、絶縁物１０１側からネガ型レジストに露光（裏面露光）を行う。その後、現像し所望の形状に加工する。（図１２（Ａ））
【０１２０】
裏面露光を行うことで、ゲート電極１０４をマスクとして利用することができるため、新たなマスクを用いる必要がなくなり、工程の削減及びコストダウンを図ることが可能となる。
【０１２１】
なお裏面露光を行うためには、透光性を有する基板を用い、露光に必要なエネルギーがネガ型レジストに照射されることが重要である。
【０１２２】
その後、加工したレジストマスク１２０２を用いて半導体膜１２０１を、サイドウォール９０１の上で分断するようにエッチングする。（図１２（Ｂ））
【０１２３】
そして、半導体膜１２０１の端部をエッチングし、第１の半導体層１０２に積層する２つの第２の半導体層１２０３を形成する。（図１２（Ｃ））
【０１２４】
第２の半導体層１２０３は、ゲート電極１０４をマスクとした裏面露光によって形成されたレジストをマスクとして形成される。そのため、第２の半導体層１２０３をサイドウォール９０１の一部に重なるように形成することができる。その結果、実施の形態３と同様、第１の半導体層１０２の消失を防止することが可能となる。
【０１２５】
その後の工程は実施の形態３（図７（Ａ）以降）と同様であるため省略する。
【０１２６】
（実施の形態７）
本実施の形態においては、開示した半導体装置を用いて作製した電子機器等の例について説明する。
【０１２７】
開示した半導体装置は、有機発光素子、無機発光素子、又は液晶素子等を備えた表示装置の画素部及び駆動回路部等に適用することができる。
【０１２８】
また、開示した半導体装置は、デジタルカメラ、カーナビゲーション、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（携帯電話機、携帯型ゲーム機等）、家庭用ゲーム機などの記録媒体を備えた電子機器などを作製することも可能である。
【０１２９】
また、開示した半導体装置は、ＣＰＵ（中央演算回路：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の集積回路に適用することができる。
【０１３０】
例えば、図１３（Ａ）は、携帯情報端末である。図１３（Ｂ）は、デジタルカメラである。図１３（Ｃ）は、携帯電話である。図１３（Ｄ）は、カーナビゲーションである。図１３（Ｅ）は、ノート型パーソナルコンピュータである。いずれも、本体１３０１〜１３０５に組み込まれた集積回路、若しくは表示部１３１１〜１３１５に開示した半導体装置を適用可能である。
【０１３１】
表示装置を作製する場合、第１の方法、第２の方法、第３の方法、及び第４の方法を用い、基板の大きさに制約がなく安価なガラス基板を用いると好適である。
【０１３２】
また、開示した半導体装置は、非接触でデータの入出力が可能である装置に適用することができる。非接触でデータの入出力が可能である装置は利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。これらを総称して非接触タグ（非接触チップ）と呼ぶ。
【０１３３】
例えば、図１４（Ａ）〜（Ｈ）の非接触タグ１４００〜１４０７に開示した半導体装置を適用可能である。
【符号の説明】
【０１３４】
１０１ 絶縁物
１０２ 第１の半導体層
１０３ ゲート絶縁膜
１０４ ゲート電極
１０５ サイドウォール
１０６ 第２の半導体層
１０７ チャネル形成領域
１０８ 低濃度不純物領域
１０９ 高濃度不純物領域
１１０ 層間絶縁膜
１１１ コンタクトホール
１１２ コンタクトホール
１１３ 電極
１１４ 電極
２０１ サイドウォール
２０２ 端部
２０３ 幅
３０１ サイドウォール
３０２ 絶縁層
４０１ サイドウォール
４０２ ゲート絶縁膜
５０１ 絶縁膜
５０２ 絶縁膜
６０１ 半導体膜
６０２ レジストマスク
６０３ 第２の半導体層
７０１ 高濃度不純物領域
７０２ 低濃度不純物領域
７０３ 高濃度不純物領域
８０１ 導電膜
８０２ 絶縁膜
８０３ ゲート絶縁膜
８０４ ゲート電極
８０５ 絶縁層
８０６ 絶縁膜
９０１ サイドウォール
９０２ 第２の半導体層
１００１ レジストマスク
１００２ サイドウォール
１００３ 端部
１００４ 幅
１００５ 半導体膜
１１０１ レジストマスク
１１０２ 第２の半導体層
１１０３ 高濃度不純物領域
１１０５ 高濃度不純物領域
１１０４ 低濃度不純物領域
１２０１ 半導体膜
１２０２ レジストマスク
１２０３ 第２の半導体層
１３０１〜１３０５ 本体
１３１１〜１３１５ 表示部
１４００〜１４０７ 非接触タグ
【特許請求の範囲】
【請求項１】
絶縁物上に形成された第１の半導体層と、
前記第１の半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面に接し、端部が前記第１の半導体層上に延伸されたサイドウォールと、
前記第１の半導体層に接して積層され、かつ前記サイドウォールの端部の少なくとも一部に接し又は覆って形成された第２の半導体層と、
を有することを特徴とする半導体装置。
【請求項２】
絶縁物上に形成された第１の半導体層と、
前記第１の半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面に接し、端部が前記第１の半導体層上に延伸されたサイドウォールと、
前記第１の半導体層に接して積層され、かつ前記サイドウォールの端部の少なくとも一部に接し又は該一部を覆って形成された第２の半導体層と、
を有し、
前記第１の半導体層には、前記ゲート電極と重なる領域にチャネル形成領域が形成されており、前記サイドウォールと重なる領域には低濃度不純物領域が形成されており、
前記第２の半導体層には、高濃度不純物領域が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記ゲート絶縁膜の上面は、前記サイドウォールに接していることを特徴とする半導体装置。
【請求項４】
請求項１または請求項２において、
前記第１の半導体層の上面は、前記サイドウォールに接していることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
第２の半導体層と積層する第１の半導体層には、高濃度不純物領域が形成されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一に記載の半導体装置を備えたことを特徴とする電子機器。
【請求項７】
絶縁物上に第１の半導体層を形成し、
前記第１の半導体層上に順に積層するゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極をマスクとして、前記第１の半導体層に導電性を付与する不純物元素を添加して低濃度不純物領域を形成し、
前記ゲート電極の側面に接し、端部が前記第１の半導体層上に延伸するサイドウォールを形成し、
前記ゲート電極と、前記サイドウォールと、前記サイドウォールの端部と、前記第１の半導体層と、を覆って第２の半導体膜を形成し、
レジストマスクを用いて前記第２の半導体体膜をエッチングして、前記第１の半導体層に接して積層し、かつ前記端部の少なくとも一部に接し又は該一部を覆って、２つの第２の半導体層を形成し、
前記２つの第２の半導体層に導電性を付与する不純物元素を添加して高濃度不純物領域を形成することを特徴とする半導体装置の作製方法。
【請求項８】
絶縁物上に第１の半導体層を形成し、
前記第１の半導体層上に順に積層するゲート絶縁膜、ゲート電極、絶縁層を形成し、
前記ゲート電極をマスクとして、前記第１の半導体層に導電性を付与する不純物元素を添加して低濃度不純物領域を形成し、
前記ゲート電極の側面にサイドウォールを形成し、
前記絶縁層と、前記サイドウォールと、前記第１の半導体層と、を覆って第２の半導体膜を形成し、
前記第２の半導体膜を覆ってネガ型レジストを形成し、
前記ネガ型レジストに、前記ゲート電極をマスクとして前記絶縁物の裏面側から露光を行ってレジストマスクを形成し、
前記レジストマスクを用いて前記第２の半導体膜をエッチングし、
前記エッチングされた第２の半導体膜をパターニングして、前記第１の半導体層に接して積層し、かつ前記サイドウォールの一部に接し又は該一部を覆って、２つの第２の半導体層を形成し、
前記２つの第２の半導体層に導電性を付与する不純物元素を添加して高濃度不純物領域を形成することを特徴とする半導体装置の作製方法。
【請求項９】
請求項７又は請求項８において、
前記ゲート絶縁膜の上面は、前記サイドウォールに接するように形成することを特徴とする半導体装置の作製方法。
【請求項１０】
請求項７又は請求項８において、
前記第１の半導体層の上面は、前記サイドウォールに接するように形成することを特徴とする半導体装置の作製方法。
【請求項１】
絶縁物上に形成された第１の半導体層と、
前記第１の半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面に接し、端部が前記第１の半導体層上に延伸されたサイドウォールと、
前記第１の半導体層に接して積層され、かつ前記サイドウォールの端部の少なくとも一部に接し又は覆って形成された第２の半導体層と、
を有することを特徴とする半導体装置。
【請求項２】
絶縁物上に形成された第１の半導体層と、
前記第１の半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面に接し、端部が前記第１の半導体層上に延伸されたサイドウォールと、
前記第１の半導体層に接して積層され、かつ前記サイドウォールの端部の少なくとも一部に接し又は該一部を覆って形成された第２の半導体層と、
を有し、
前記第１の半導体層には、前記ゲート電極と重なる領域にチャネル形成領域が形成されており、前記サイドウォールと重なる領域には低濃度不純物領域が形成されており、
前記第２の半導体層には、高濃度不純物領域が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記ゲート絶縁膜の上面は、前記サイドウォールに接していることを特徴とする半導体装置。
【請求項４】
請求項１または請求項２において、
前記第１の半導体層の上面は、前記サイドウォールに接していることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
第２の半導体層と積層する第１の半導体層には、高濃度不純物領域が形成されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一に記載の半導体装置を備えたことを特徴とする電子機器。
【請求項７】
絶縁物上に第１の半導体層を形成し、
前記第１の半導体層上に順に積層するゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極をマスクとして、前記第１の半導体層に導電性を付与する不純物元素を添加して低濃度不純物領域を形成し、
前記ゲート電極の側面に接し、端部が前記第１の半導体層上に延伸するサイドウォールを形成し、
前記ゲート電極と、前記サイドウォールと、前記サイドウォールの端部と、前記第１の半導体層と、を覆って第２の半導体膜を形成し、
レジストマスクを用いて前記第２の半導体体膜をエッチングして、前記第１の半導体層に接して積層し、かつ前記端部の少なくとも一部に接し又は該一部を覆って、２つの第２の半導体層を形成し、
前記２つの第２の半導体層に導電性を付与する不純物元素を添加して高濃度不純物領域を形成することを特徴とする半導体装置の作製方法。
【請求項８】
絶縁物上に第１の半導体層を形成し、
前記第１の半導体層上に順に積層するゲート絶縁膜、ゲート電極、絶縁層を形成し、
前記ゲート電極をマスクとして、前記第１の半導体層に導電性を付与する不純物元素を添加して低濃度不純物領域を形成し、
前記ゲート電極の側面にサイドウォールを形成し、
前記絶縁層と、前記サイドウォールと、前記第１の半導体層と、を覆って第２の半導体膜を形成し、
前記第２の半導体膜を覆ってネガ型レジストを形成し、
前記ネガ型レジストに、前記ゲート電極をマスクとして前記絶縁物の裏面側から露光を行ってレジストマスクを形成し、
前記レジストマスクを用いて前記第２の半導体膜をエッチングし、
前記エッチングされた第２の半導体膜をパターニングして、前記第１の半導体層に接して積層し、かつ前記サイドウォールの一部に接し又は該一部を覆って、２つの第２の半導体層を形成し、
前記２つの第２の半導体層に導電性を付与する不純物元素を添加して高濃度不純物領域を形成することを特徴とする半導体装置の作製方法。
【請求項９】
請求項７又は請求項８において、
前記ゲート絶縁膜の上面は、前記サイドウォールに接するように形成することを特徴とする半導体装置の作製方法。
【請求項１０】
請求項７又は請求項８において、
前記第１の半導体層の上面は、前記サイドウォールに接するように形成することを特徴とする半導体装置の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００９−２８３９２１（Ｐ２００９−２８３９２１Ａ）
【公開日】平成２１年１２月３日（２００９．１２．３）
【国際特許分類】
【出願番号】特願２００９−９９６６７（Ｐ２００９−９９６６７）
【出願日】平成２１年４月１６日（２００９．４．１６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２１年１２月３日（２００９．１２．３）
【国際特許分類】
【出願日】平成２１年４月１６日（２００９．４．１６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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