半導体装置及び電子機器
【課題】半導体装置の駆動能力の向上を図ることを課題の一とする。
【解決手段】半導体装置は、第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、第２のトランジスタのゲートは、第３の配線と電気的に接続され、第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、第２のトランジスタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、第１のトランジスタ及び第２のトランジスタは、酸化物半導体によりチャネル領域が形成され、第１のトランジスタ及び第２のトランジスタのチャネル幅が１μｍあたりのオフ電流が１ａＡ以下である。
【解決手段】半導体装置は、第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、第２のトランジスタのゲートは、第３の配線と電気的に接続され、第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、第２のトランジスタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、第１のトランジスタ及び第２のトランジスタは、酸化物半導体によりチャネル領域が形成され、第１のトランジスタ及び第２のトランジスタのチャネル幅が１μｍあたりのオフ電流が１ａＡ以下である。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明の技術分野は、半導体装置、表示装置、液晶表示装置及びそれらの駆動方法に関するものである。
【背景技術】
【０００２】
一つの極性のトランジスタのみにより構成される半導体装置の開発が進められている。特に、Ｎチャネル型トランジスタのみにより構成される半導体装置の開発が進められている（例えば特許文献１〜特許文献４）。
【０００３】
このような半導体装置は、例えば、ソースとドレインとの一方が電源線と接続され、ソースとドレインとの他方が出力と接続される第１のトランジスタと、第１のトランジスタのゲートと各配線との間に接続される１つ又は２つ以上の第２のトランジスタとで構成される。
【０００４】
そして、半導体装置の出力信号の振幅電圧を電源電圧と等しくするために、第１のトランジスタのゲートの電位を容量結合により電源電圧よりも高く（又は低く）することが多い。これを実現するために、第１のトランジスタのゲートをフローティングにする必要がある。そのために、第１のトランジスタのゲートと接続される１つ又は２つ以上の第２のトランジスタを、全てオフにする必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３２８６４３号公報
【特許文献２】特開２００３−１７９４７９号公報
【特許文献３】特開２００４−０６４５２８号公報
【特許文献４】特開２００３−２２２２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の技術では、第２のトランジスタがオフになっても、第２のトランジスタのオフ電流により、第１のトランジスタのゲートが保持する電荷は、時間と共に失われていた。そのため、半導体装置の駆動能力が低下していた。
【０００７】
上記問題点に鑑み、本発明の一態様は、よりよい動作を実現することを課題の一とする。または、本発明の一態様は、半導体装置の駆動能力の向上を図ることを課題の一とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、第２のトランジスタのゲートは、第３の配線と電気的に接続され、第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、第２のトランジスタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、第１のトランジスタ及び第２のトランジスタは、酸化物半導体によりチャネル領域が形成され、第１のトランジスタ及び第２のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置である。
【０００９】
本発明の他の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタとを有し、第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、第２のトランジスタのゲートは、第３の配線と電気的に接続され、第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、第２のトランジスタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、第３のトランジスタのゲートは、第４の配線と電気的に接続され、第３のトランジスタの第１の端子は、第５の配線と電気的に接続され、第３のトランジスタの第２の端子は、第２の配線と電気的に接続され、第４のトランジスタのゲートは、第４の配線と電気的に接続され、第４のトランジスタの第１の端子は、第５の配線と電気的に接続され、第４のトランジスタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、第１のトランジスタ乃至第４のトランジスタは、酸化物半導体によりチャネル領域が形成され、第１のトランジスタ乃至第４のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置である。
【００１０】
本発明の他の一態様は、第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、第２のトランジスタのゲートは、第１の配線と電気的に接続され、第２のトランジスタの第１の端子は、第１の配線と電気的に接続され、第２のトランジスタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、第１のトランジスタ及び第２のトランジスタは、酸化物半導体によりチャネル領域が形成され、第１のトランジスタ及び第２のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置である。
【００１１】
本発明の他の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタとを有し、第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、第２のトランジスタのゲートは、第１の配線と電気的に接続され、第２のトランジスタの第１の端子は、第１の配線と電気的に接続され、第２のトランジスタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、第３のトランジスタのゲートは、第３の配線と電気的に接続され、第３のトランジスタの第１の端子は、第４の配線と電気的に接続され、第３のトランジスタの第２の端子は、第２の配線と電気的に接続され、第４のトランジスタのゲートは、第３の配線と電気的に接続され、第４のトランジスタの第１の端子は、第４の配線と電気的に接続され、第４のトランジスタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、第１のトランジスタ乃至第４のトランジスタは、酸化物半導体によりチャネル領域が形成され、第１のトランジスタ乃至第４のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置である。
【００１２】
本発明の他の一態様は、第１のトランジスタと、第２のトランジスタと、Ｎ（Ｎは自然数）個の第３のトランジスタと、Ｎ個の第４のトランジスタとを有し、第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、第２のトランジスタのゲートは、第１の配線と電気的に接続され、第２のトランジスタの第１の端子は、第１の配線と電気的に接続され、第２のトランジスタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、Ｎ個の第３のトランジスタのゲートは、各々、Ｎ本の第３の配線と電気的に接続され、Ｎ個の第３のトランジスタの第１の端子のすべては、第４の配線と電気的に接続され、Ｎ個の第３のトランジスタの第２の端子のすべては、第２の配線と電気的に接続され、Ｎ個の第４のトランジスタのゲートは、各々、Ｎ本の第３の配線と電気的に接続され、Ｎ個の第４のトランジスタの第１の端子のすべては、第４の配線と電気的に接続され、Ｎ個の第４のトランジスタの第２の端子のすべては、第１のトランジスタのゲートと電気的に接続され、第１のトランジスタ、第２のトランジスタ、Ｎ個の第３のトランジスタ及びＮ個の第４のトランジスタは、酸化物半導体によりチャネル領域が形成され、第１のトランジスタ、第２のトランジスタ、Ｎ個の第３のトランジスタ及びＮ個の第４のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置である。
【００１３】
上記の半導体装置において、酸化物半導体は、非単結晶領域を有する構造とすることが好ましい。または、上記の半導体装置において、酸化物半導体の表面に対して垂直な方向にｃ軸が配向する非単結晶領域を有することが好ましい。
【００１４】
また、本発明の一態様は、上記の半導体装置と、操作スイッチとを有する電子機器である。
【００１５】
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
【００１６】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が、ＸとＹとの間に１個以上接続される構成がある。なお、「電気的に接続される」の表現を、「接続される」と同じ意味で用いる場合がある。この場合、「電気的に接続される」には、「機能的に接続される」と「直接接続される」が含まれることになる。
【００１７】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続される構成がある。また、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
【００１８】
例えば、本明細書等において、Ｘの上にＹが形成されている、あるいは、Ｘ上にＹが形成されている、と明示的に記載する場合は、Ｘの上にＹが直接接して形成されていることに限定されない。直接接してはいない場合、つまり、ＸとＹと間に別の対象物が介在する場合も含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００１９】
従って例えば、層Ｘの上に（又は層Ｘ上に）、層Ｙが形成されている、と明示的に記載されている場合は、層Ｘの上に直接接して層Ｙが形成されている場合と、層Ｘの上に直接接して別の層（例えば層Ｚ）などが形成されていて、その上に直接接して層Ｙが形成されている場合とを含むものとする。なお、別の層（例えば層Ｚ）は、単層でもよいし、複層（積層）でもよい。
【００２０】
さらに、Ｘの上方にＹが形成されている、と明示的に記載されている場合についても同様であり、Ｘの上にＹが直接接していることに限定されず、ＸとＹとの間に別の対象物が介在する場合も含むものとする。従って例えば、層Ｘの上方に、層Ｙが形成されている、という場合は、層Ｘの上に直接接して層Ｙが形成されている場合と、層Ｘの上に直接接して別の層（例えば層Ｚ）などが形成されていて、その上に直接接して層Ｙが形成されている場合とを含むものとする。なお、別の層（例えば層Ｚ）は、単層でもよいし、複層（積層）でもよい。
【００２１】
なお、Ｘの上にＹが形成されている、Ｘ上にＹが形成されている、又はＸの上方にＹが形成されている、と明示的に記載する場合、Ｘの斜め上にＹが形成される場合も含むこととする。
【００２２】
なお、Ｘの下にＹが、あるいは、Ｘの下方にＹが、の場合についても、同様である。
【００２３】
例えば、本明細書等において、明示的に単数として記載されているものについては、単数であることが望ましい。ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数として記載されているものについては、複数であることが望ましい。ただし、これに限定されず、単数であることも可能である。
【００２４】
例えば、本明細書等において、第１、第２、第３などの語句は、様々な要素、部材、領域、層、区域を他のものと区別して記述するために用いられる。よって、第１、第２、第３などの語句は、要素、部材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第１の」を「第２の」又は「第３の」などと置き換えることが可能である。
【００２５】
例えば、本明細書等において、「上に」、「上方に」、「下に」、「下方に」、「横に」、「右に」、「左に」、「斜めに」、「奥に」、「手前に」、「内に」、「外に」、又は「中に」などの空間的配置を示す語句は、ある要素又は特徴と、他の要素又は特徴との関連を、図によって簡単に示すために用いられる場合が多い。ただし、これに限定されず、これらの空間的配置を示す語句は、図に描く方向に加えて、他の方向を含むことが可能である。例えば、Ｘの上にＹ、と明示的に示される場合は、ＹがＸの上にあることに限定されない。図中のデバイスは反転、又は１８０°回転することが可能なので、ＹがＸの下にあることを含むことが可能である。このように、「上に」という語句は、「上に」の方向に加え、「下に」の方向を含むことが可能である。ただし、これに限定されず、図中のデバイスは様々な方向に回転することが可能なので、「上に」という語句は、「上に」、及び「下に」の方向に加え、「横に」、「右に」、「左に」、「斜めに」、「奥に」、「手前に」、「内に」、「外に」、又は「中に」などの他の方向を含むことが可能である。つまり、状況に応じて適切に解釈することが可能である。
【００２６】
なお、図において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２７】
なお、図は、理想的な例を模式的に示したものであり、図に示す形状又は値などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【発明の効果】
【００２８】
本発明の一態様は、よりよい動作を実現することができる。または、半導体装置の駆動能力の向上を図ることができる。
【図面の簡単な説明】
【００２９】
【図１】実施の形態１における半導体装置の回路図の一例、及びその半導体装置の動作を説明するための模式図の一例。
【図２】実施の形態１における半導体装置の動作を説明するための模式図の一例。
【図３】実施の形態１における半導体装置の回路図の一例。
【図４】実施の形態１における半導体装置の回路図の一例。
【図５】実施の形態２における半導体装置の回路図の一例、及びその半導体装置の動作を説明するためのタイミングチャートの一例。
【図６】実施の形態２における半導体装置の動作を説明するための模式図の一例。
【図７】実施の形態２における半導体装置の回路図の一例。
【図８】実施の形態２における半導体装置の回路図の一例。
【図９】実施の形態２における半導体装置の回路図の一例。
【図１０】実施の形態２における半導体装置の回路図の一例。
【図１１】実施の形態３における半導体装置の回路図の一例。
【図１２】実施の形態３における半導体装置の動作を説明するための模式図の一例。
【図１３】実施の形態３における半導体装置の回路図の一例。
【図１４】実施の形態３における半導体装置の動作を説明するための模式図の一例。
【図１５】実施の形態５における半導体装置の作製工程を説明するための図の一例。
【図１６】実施の形態４における半導体装置の回路図の一例。
【図１７】実施の形態４における半導体装置の回路図の一例。
【図１８】実施の形態６における表示装置のブロック図の一例。
【図１９】実施の形態６における表示装置のブロック図の一例。
【図２０】実施の形態７における画素の回路図の一例、及びその画素の断面図の一例。
【図２１】実施の形態７における画素の断面図の一例。
【図２２】実施の形態７における画素の動作を説明するためのタイミングチャートの一例。
【図２３】実施の形態５における半導体装置を説明するための図の一例。
【図２４】実施の形態５における半導体装置を説明するための図の一例。
【図２５】実施の形態５における半導体装置を説明するための図の一例。
【図２６】実施の形態５における半導体装置を説明するための図の一例。
【図２７】実施の形態８における電子機器を説明するための図の一例。
【図２８】実施の形態８における電子機器を説明するための図の一例。
【図２９】実施の形態９における半導体装置の作製工程を説明するための図の一例。
【発明を実施するための形態】
【００３０】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有する部分は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
【００３１】
なお、ある一の実施の形態において述べる内容（一部の内容でもよい）は、一又は複数の実施の形態（その実施の形態および他の実施の形態を含む）で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
【００３２】
（実施の形態１）
本実施の形態では、半導体装置の一例及びその半導体装置の駆動方法の一例について説明する。特に、ブートストラップ動作を用いた回路の一例及びその回路の駆動方法の一例について説明する。
【００３３】
まず、本実施の形態の半導体装置の構成の一例について説明する。
【００３４】
図１（Ａ）は、本実施の形態の半導体装置の一例を示す。図１（Ａ）に示す半導体装置は、トランジスタ１０１及びトランジスタ１０２を有する。トランジスタ１０１の第１の端子は、配線１１１と接続され、トランジスタ１０１の第２の端子は、配線１１２と接続される。トランジスタ１０２の第１の端子は、配線１１３と接続され、トランジスタ１０２の第２の端子は、トランジスタ１０１のゲートと接続され、トランジスタ１０２のゲートは、配線１１３と接続される。ただし、本実施の形態の半導体装置は、図１（Ａ）に示す構成に限定されず、他にも様々な構成とすることができる。
【００３５】
なお、トランジスタ１０１のゲートと、トランジスタ１０２の第２の端子との接続箇所を、ノード１１と示す。
【００３６】
なお、トランジスタ１０１及びトランジスタ１０２がＮチャネル型である場合について説明する。Ｎチャネル型のトランジスタは、ゲートとソースとの間の電位差が閾値電圧よりも大きい場合に、オンになる。
【００３７】
なお、本実施の形態の半導体装置を構成するトランジスタの半導体層としては、酸化物半導体を用いることが好ましい。半導体層として酸化物半導体を用いることにより、トランジスタのＳ値の向上、トランジスタのオフ電流の低減、及び／又はトランジスタの耐圧の向上を図ることができる。
【００３８】
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子が接続される箇所を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。特に、端子と接続される箇所が複数のケース考えられる場合には、その端子と接続される箇所を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その端子と接続される箇所を特定することによって、発明の一態様を構成することが可能な場合がある。
【００３９】
なお、本明細書等においては、ある回路について、少なくとも端子と接続される箇所を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、端子と接続される箇所を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、端子と接続される箇所を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
【００４０】
次に、各配線に与えられる電位の一例について説明する。
【００４１】
配線１１１には、電位Ｖ１が与えられる。言い換えると、配線１１１には、一定の電圧（例えば電圧Ｖ１）が供給される。または、配線１１１には、電位Ｖ１と電位Ｖ２（電位Ｖ２＜電位Ｖ１）とが選択的に又は交互に与えられる。言い換えると、配線１１１には、信号（例えばクロック信号）が入力される。配線１１１に電位Ｖ１が与えられる場合、配線１１１は電源線としての機能を有する。一方で、配線１１１に電位Ｖ１と電位Ｖ２とが選択的に与えられる場合、配線１１１は信号線（例えばクロック信号線）としての機能を有する。ただし、配線１１１に与えられる電位は、電位Ｖ１と電位Ｖ２とに限定されず、他にも様々な電位が与えられることが可能である。
【００４２】
また、配線１１２からは、信号が出力される。そのため、配線１１２は、信号線としての機能を有する。なお、配線１１２の電位は、例えば、Ｖ２以上Ｖ１以下である。
【００４３】
また、配線１１３には、電位Ｖ１と電位Ｖ２（電位Ｖ２＜電位Ｖ１）とが選択的に与えられる。言い換えると、配線１１３には、信号が入力される。そのため、配線１１３は、信号線としての機能を有する。ただし、配線１１３に与えられる電位は、電位Ｖ１と電位Ｖ２とに限定されない。例えば、配線１１３には、一定の電圧が供給されることが可能である。別の例として、配線１１３には、アナログ信号、又は３つ以上の電位を有する信号が入力されることが可能である。
【００４４】
なお、電位Ａがノード、配線、電極又は端子などに与えられると、これらの電位は電位Ａと等しくなると仮定して説明する。
【００４５】
なお、本明細書等において、「等しい」又は「同じ」などの表現は、誤差の範囲での差異が存在する場合を含むことがある。例えば、「電位（又は電圧）が等しい」という場合には、少なくとも±１０％の範囲を誤差として含むことがある。より好ましくは、±５％である。さらに好ましくは、±３％である。または、漏れ電流等による電位の変動の範囲、フィードスルー等による電位の変動の範囲、ノイズ等による電位の変動の範囲、測定装置等による測定誤差の範囲、又はプロセスのばらつき等による電位のばらつきの範囲などを、誤差の範囲として含むものとする。
【００４６】
次に、本実施の形態の半導体装置の動作の一例について説明する。以下には、配線１１１に電位Ｖ１が与えられる場合と、配線１１１に電位Ｖ１と電位Ｖ２とを選択的に与える場合との２通りの動作について説明する。
【００４７】
配線１１１に電位Ｖ１が与えられる場合の本実施の形態の半導体装置の動作の一例について説明する。
【００４８】
ノード１１の電位の初期値及び配線１１２の電位の初期値は、電位Ｖ２と等しいと仮定する。配線１１３に電位Ｖ１が与えられると、トランジスタ１０２がオンになるので、配線１１３とノード１１とは導通状態になる。すると、配線１１３の電位はノード１１に供給されるので、ノード１１の電位は上昇し始める。やがて、ノード１１の電位がＶ２＋Ｖｔｈ１０１（Ｖｔｈ１０１はトランジスタ１０１の閾値電圧）に達すると、トランジスタ１０１がオンになるため、配線１１１と配線１１２とは導通状態になる。すると、配線１１１の電位は配線１１２に供給されるので、配線１１２の電位は上昇し始める（図１（Ｂ）参照）。
【００４９】
その後、ノード１１の電位がＶ１−Ｖｔｈ１０２（Ｖｔｈ１０２はトランジスタ１０２の閾値電圧：Ｖ２＋Ｖｔｈ１０１＜Ｖ１−Ｖｔｈ１０２を満たす）に達すると、トランジスタ１０２がオフになるので、配線１１３とノード１１とは非導通状態になる。すると、ノード１１は、浮遊状態になる。その後も、配線１１２の電位は上昇し続け、やがて電位Ｖ１と等しい値まで上昇する。配線１１２の電位上昇に伴い、ノード１１の電位は、トランジスタ１０１のゲートと第２の端子との間の寄生容量により、Ｖ１＋Ｖｔｈ１０１＋Ｖａ（Ｖａは正の数）まで上昇する（図１（Ｃ）参照）。これが、いわゆるブートストラップ動作である。
【００５０】
なお、配線１１３に電位Ｖ２が与えられる場合、トランジスタ１０２はオフになるので、配線１１３とノード１１とは非導通状態になる。つまり、ノード１１は浮遊状態になる。この場合、図１（Ａ）に示す半導体装置の動作は、配線１１３に電位Ｖ２を与える前のノード１１の電位に依存する。例えば、配線１１３に電位Ｖ２を与える前のノード１１の電位が、Ｖ２＋Ｖｔｈ１０１未満であるとする。この状態で配線１１３に電位Ｖ２が与えられると、トランジスタ１０１はオフになるので、配線１１１と配線１１２とは非導通状態になる。そのため、配線１１２の電位は、配線１１３に電位Ｖ２を与える前の値のままとなる。また、例えば、配線１１３に電位Ｖ２を与える前のノード１１の電位が、Ｖ２＋Ｖｔｈ１０１を超えているとする。この状態で配線１１３に電位Ｖ２が与えられると、トランジスタ１０１はオンになるので、配線１１１と配線１１２とは導通状態になる。そのため、配線１１２の電位は、電位Ｖ１と等しい値となり、ノード１１の電位は、ブートストラップ動作によって、Ｖ１＋Ｖｔｈ１０１＋Ｖａになる。
【００５１】
配線１１１に電位Ｖ１と電位Ｖ２とを選択的に与える場合の本実施の形態の半導体装置の動作の一例について説明する。
【００５２】
ノード１１の電位の初期値及び配線１１２の電位の初期値は、電位Ｖ２と等しいと仮定する。配線１１３に電位Ｖ１が与えられ、配線１１１に電位Ｖ２が与えられると、トランジスタ１０２がオンになるので、配線１１３とノード１１とは導通状態になる。すると、配線１１３の電位はノード１１に供給されるので、ノード１１の電位は上昇し始める。やがて、ノード１１の電位は、Ｖ２＋Ｖｔｈ１０１に達すると、トランジスタ１０１がオンになるので、配線１１１と配線１１２とは導通状態になる。すると、配線１１１の電位は配線１１２に供給されるので、配線１１２の電位は、電位Ｖ２と等しくなる（図２（Ａ）参照）。
【００５３】
その後、ノード１１の電位は、Ｖ１−Ｖｔｈ１０２に達すると、トランジスタ１０２がオフになるので、配線１１３とノード１１とは非導通状態になる。すると、ノード１１は、浮遊状態になる（図２（Ｂ）参照）。
【００５４】
その後、配線１１１に、電位Ｖ１が与えられる。このとき、ノード１１は、浮遊状態のままなので、ノード１１の電位は、Ｖ１−Ｖｔｈ１０２のままとなる。そのため、トランジスタ１０１はオンのままであり、配線１１１と配線１１２とは導通状態のままとなる。つまり、配線１１１の電位は、配線１１２に供給され続ける。よって、配線１１１に電位Ｖ１が与えられるタイミングと同じタイミングで、配線１１２の電位は上昇し始め、電位Ｖ１と等しい値まで上昇する。配線１１２の電位上昇に伴い、ノード１１の電位は、トランジスタ１０１のゲートと第２の端子との間の寄生容量により、Ｖ１＋Ｖｔｈ１０１＋Ｖａ（Ｖａは正の数）まで上昇する（図２（Ｃ）参照）。いわゆる、ブートストラップ動作である。
【００５５】
なお、配線１１３に電位Ｖ２が与えられる場合、トランジスタ１０２はオフになるので、配線１１３とノード１１とは非導通状態になる。つまり、ノード１１は浮遊状態になる。この場合、図２（Ａ）に示す半導体装置の動作は、配線１１３に電位Ｖ２を与える前の、ノード１１の電位に依存する。例えば、配線１１３に電位Ｖ２を与える前のノード１１の電位が、Ｖ２＋Ｖｔｈ１０１未満であるとする。この状態で配線１１３に電位Ｖ２が与えられると、トランジスタ１０１はオフになるので、配線１１１と配線１１２とは非導通状態になる。そのため、配線１１２の電位は、配線１１３に電位Ｖ２を与える前の値のままとなる。また、例えば、配線１１３に電位Ｖ２を与える前のノード１１の電位が、Ｖ２＋Ｖｔｈ１０１を超えているとする。この状態で配線１１３に電位Ｖ２が与えられると、トランジスタ１０１はオンになるので、配線１１１と配線１１２とは導通状態になる。そのため、配線１１２の電位は、配線１１１の電位と等しくなる。つまり、配線１１１に電位Ｖ１が与えられると、配線１１２の電位は電位Ｖ１と等しくなり、配線１１１に電位Ｖ２が与えられると、配線１１２の電位は電位Ｖ２と等しくなる。
【００５６】
以上のように、本実施の形態の半導体装置では、ブートストラップ動作を用いることにより、配線１１２の電位を配線１１１の電位と等しい値とすることができる。
【００５７】
また、従来の技術では、トランジスタのＳ値は大きいものであった。そのため、配線１１３に電位Ｖ１が与えられてからトランジスタ１０２がオフになるまでの時間が長くなっていた。または、ノード１１の電位がブートストラップ動作により上昇し始めるタイミングが遅くなっていた。または、ノード１１の電位が低くなっていた。または、トランジスタ１０１のゲートと第２の端子との間の電位差が小さくなっていた。または、配線１１２の電位の立ち上がり時間が長くなっていた。または、配線１１２に接続できる負荷が小さかった。または、トランジスタ１０１のチャネル幅が大きくなっていた。または、レイアウト面積が大きくなっていた。
【００５８】
これに対し、本実施の形態の半導体装置では、半導体装置を構成するトランジスタの半導体層として酸化物半導体を用いるため、Ｓ値を小さくすることができる。そのため、半導体装置の駆動能力の向上を図ることができる。例えば、トランジスタ１０２のＳ値が小さいと、配線１１３に電位Ｖ１が与えられてからトランジスタ１０２がオフになるまでの時間を短くすることができるので、ノード１１の電位がブートストラップ動作により上昇し始めるタイミングを早くすることができる。ノード１１の電位が上昇し始めるタイミングが早くなると、ノード１１の電位を高くすることができるので、トランジスタ１０１のゲートと第２の端子との間の電位差を大きくすることができる。その結果、配線１１２の電位の立ち上がり時間を短くすることができる。または、配線１１２に大きな負荷を接続しても、該負荷を駆動することができる。または、トランジスタ１０１のチャネル幅を小さくすることができるので、レイアウト面積を小さくすることができる。別の例として、トランジスタ１０１のＳ値が小さいと、配線１１２の電位の立ち上がり時間を短くすることができる。
【００５９】
また、従来の技術では、トランジスタのオフ電流が大きかった。そのため、時間の経過と共にノード１１から失われる電荷の量が多かった。または、ノード１１の電位が低下していた。または、ノード１１の電位をＶ１＋Ｖｔｈ１０１よりも高い値に維持できる時間が短くなっていた。または、駆動周波数を低くすることが困難であった。または、半導体装置が動作することができる駆動周波数の範囲が狭くなっていた。
【００６０】
これに対し、本実施の形態の半導体装置では、半導体装置を構成するトランジスタのオフ電流は小さい。そのため、半導体装置の駆動能力の向上を図ることができる。例えば、トランジスタ１０２のオフ電流が小さいと、ノード１１から失われる電荷の量を少なくすることができるため、ノード１１の電位の低下を抑制することができる。つまり、ノード１１の電位をＶ１＋Ｖｔｈ１０１よりも高い値に維持できる時間を、長くすることができる。その結果、駆動周波数を低くすることができるので、本実施の形態の半導体装置が動作することができる駆動周波数の範囲を広くすることができる。
【００６１】
また、配線１１１に電位Ｖ１と電位Ｖ２とを選択的に与える場合、ノード１１の電位は、Ｖ１−Ｖｔｈ１０２まで上昇した後に、ブートストラップ動作によりさらに上昇する。すなわち、トランジスタ１０１のゲートと第２の端子との間の電位差を大きくすることができる。その結果、配線１１２の電位の立ち上がり時間を短くすることができる。または、配線１１２に大きな負荷を接続しても、該負荷を駆動することができる。または、トランジスタ１０１のチャネル幅を小さくすることができるので、レイアウト面積を小さくすることができる。
【００６２】
なお、配線１１１に電位Ｖ１と電位Ｖ２とを選択的に与える場合、配線１１３に電位Ｖ１が与えられた後において、配線１１１に電位Ｖ１が与えられるタイミングと同時に、配線１１２の電位が上昇する。したがって、本実施の形態の半導体装置は、シフトレジスタ回路の一部として用いることができる。
【００６３】
次に、各トランジスタが有する機能の一例について説明する。
【００６４】
トランジスタ１０１は、配線１１１と配線１１２との間の導通状態を制御する機能を有する。つまり、トランジスタ１０１は、スイッチとしての機能を有する。または、トランジスタ１０１は、配線１１２に配線１１１の電位を供給するタイミングを制御する機能を有する。または、トランジスタ１０１は、配線１１２の電位を上昇させるタイミングを制御する機能を有する。または、トランジスタ１０１は、トランジスタ１０１のゲートと第２の端子との間の寄生容量により、ノード１１の電位を上昇させるタイミングを制御する機能を有する。ただし、トランジスタ１０１は、前述する機能の少なくとも１つを有していればよい。
【００６５】
トランジスタ１０２は、配線１１３とノード１１との間の導通状態を制御する機能を有する。つまり、トランジスタ１０２は、スイッチとしての機能を有する。または、トランジスタ１０２は、配線１１３の電位がノード１１の電位よりも高い場合に、配線１１３とノード１１とを導通状態とし、配線１１３の電位がノード１１の電位よりも低い場合に、配線１１３とノード１１とを非導通状態とする機能を有する。つまり、トランジスタ１０２は、ダイオードとしての機能を有する。または、トランジスタ１０２は、配線１１３の電位をノード１１に供給するタイミングを制御する機能を有する。または、トランジスタ１０２は、ノード１１の電位を上昇させるタイミングを制御する機能を有する。または、トランジスタ１０２は、ノード１１を浮遊状態にするタイミングを制御する機能を有する。ただし、トランジスタ１０２は、前述する機能の少なくとも１つを有していればよい。
【００６６】
次に、各配線に与えられる電位の一例について説明する。各配線に与えられる電位を適宜制御することにより、本実施の形態の半導体装置に様々な機能を持たせること、又は半導体装置の駆動能力の向上を図ることができる。
【００６７】
例えば、配線１１３に電位Ｖ１と電位Ｖ２とが選択的に与えられる場合において、配線１１１に電位Ｖ１よりも高い電位又は電位Ｖ１未満の電位を与えることが可能である。配線１１１に電位Ｖ１よりも高い電位又は電位Ｖ１未満の電位を与えることにより、本実施の形態の半導体装置は、レベルシフト回路としての機能を有することができる。
【００６８】
なお、配線１１１に電位Ｖ１よりも高い電位を与える場合、配線１１１に与える電位は、電位Ｖ１の１倍より高く、４倍以下であることが好ましい。より好ましくは、１．２倍以上、３倍以下である。さらに好ましくは、１．５倍以上、２．３倍以下である。
【００６９】
なお、配線１１１に電位Ｖ１未満の電位を与える場合、配線１１１に与える電位は、電位Ｖ１の０．２倍以上、１倍未満であることが好ましい。より好ましくは、０．３倍以上、０．９倍以下である。さらに好ましくは、０．５倍以上、０．７倍以下である。
【００７０】
また、例えば、配線１１１に電位Ｖ１が与えられる場合において、配線１１３に電位Ｖ１よりも高い電位を与えることが可能である。具体的には、配線１１３に与えられる電位は、配線１１１に与えられる電位の１倍より高く、３倍以下であることが好ましい。より好ましくは、１．３倍以上、２．５倍以下である。さらに好ましくは、１．５倍以上、２倍以下である。配線１１３に与えられる電位が高いと、配線１１３に電位Ｖ１が与えられてからトランジスタ１０２がオフになるまでの時間を短くすることができるので、ノード１１の電位がブートストラップ動作により上昇し始めるタイミングを早くすることができる。ノード１１の電位が上昇し始めるタイミングが早いと、ノード１１の電位を高くすることができるので、トランジスタ１０１のゲートと第２の端子との間の電位差を大きくすることができる。その結果、配線１１２の電位の立ち上がり時間を短くすることができる。または、配線１１２に大きな負荷を接続しても、該負荷を駆動することができる。または、トランジスタ１０１のチャネル幅を小さくすることができるので、レイアウト面積を小さくすることができる。
【００７１】
次に、各トランジスタの閾値電圧の一例について説明する。各トランジスタの閾値電圧を適切な値とすることにより、半導体装置の駆動能力の向上を図ることができる。
【００７２】
例えば、トランジスタ１０２の閾値電圧は、小さいほど好ましい。具体的には、トランジスタ１０２の閾値電圧は、トランジスタ１０１の閾値電圧よりも小さいことが好ましい。好ましくは、トランジスタ１０２の閾値電圧は、トランジスタ１０１の閾値電圧の０．１倍以上、１倍未満である。より好ましくは、０．３倍以上、０．９倍以下である。さらに好ましくは、０．５倍以上、０．７倍以下である。トランジスタ１０２の閾値電圧が小さいと、配線１１３に電位Ｖ１が与えられてからトランジスタ１０２がオフになるまでの時間を短くすることができるので、ノード１１の電位がブートストラップ動作により上昇し始めるタイミングを早くすることができる。ノード１１の電位が上昇し始めるタイミングが早いと、ノード１１の電位を高くすることができるので、トランジスタ１０１のゲートと第２の端子との間の電位差を大きくすることができる。その結果、配線１１２の電位の立ち上がり時間を短くすることができる。または、配線１１２に大きな負荷を接続しても、該負荷を駆動することができる。または、トランジスタ１０１のチャネル幅を小さくすることができるので、レイアウト面積を小さくすることができる。
【００７３】
また、例えば、トランジスタ１０１の閾値電圧は、半導体装置の駆動電圧（例えば電位Ｖ１−電位Ｖ２）よりも小さいことが好ましい。特に、トランジスタ１０１の閾値電圧は、半導体装置の駆動電圧の１／５０倍以上、１／２倍以下であることが好ましい。より好ましくは、１／４０倍以上、１／７倍以下である。さらに好ましくは、１／３０倍以上、１／１０倍以下である。トランジスタ１０１の閾値電圧を半導体装置の駆動電圧よりも小さくすることにより、半導体装置の誤動作を防ぎ、半導体装置を正常に動作させることができる。
【００７４】
次に、各トランジスタのサイズの一例について説明する。各トランジスタのサイズを適切な値とすることにより、本実施の形態の半導体装置の駆動能力の向上を図ることができる。
【００７５】
例えば、トランジスタ１０１のチャネル幅は、トランジスタ１０２のチャネル幅よりも大きいことが好ましい。好ましくは、トランジスタ１０１のチャネル幅は、トランジスタ１０２のチャネル幅の２倍以上、１００倍以下である。より好ましくは、５倍以上、５０倍以下である。さらに好ましくは、１０倍以上、３０倍以下である。
【００７６】
なお、トランジスタのチャネル幅（Ｗ）によって、電流供給能力を制御することができる。具体的には、トランジスタのチャネル幅が大きいほど、トランジスタの電流供給能力は向上する。ただし、トランジスタの電流供給能力を制御する因子は、トランジスタのチャネル幅に限定されない。例えば、トランジスタのチャネル長（Ｌ）、トランジスタのＷ／Ｌ比、トランジスタのゲートとソースとの間の電位差（Ｖｇｓ）などによっても、トランジスタの電流供給能力を制御することができる。具体的には、トランジスタのチャネル長が小さいほど、トランジスタのＷ／Ｌ比が大きいほど、又はトランジスタのＶｇｓが大きいほど、トランジスタの電流供給能力は向上する。したがって、本明細書等において、「トランジスタのチャネル幅が大きい」という記載は、「トランジスタのチャネル長が小さい」、「トランジスタのＷ／Ｌ比が大きい」又は「トランジスタのＶｇｓが大きい」と同義であることを付記する。
【００７７】
次に、図１（Ａ）に示す半導体装置とは異なる構成の半導体装置について説明する。
【００７８】
例えば、図１（Ａ）に示す半導体装置において、トランジスタ１０２のゲート及び／又は第１の端子が接続される配線は、配線１１３に限定されず、他の様々な配線とすることが可能である。
【００７９】
図３（Ａ）は、図１（Ａ）に示す半導体装置において、トランジスタ１０２のゲートが配線１１１と接続される場合の例を示す。図３（Ａ）に示す半導体装置では、配線１１３に電位Ｖ２が与えられる場合、ノード１１の電位を電位Ｖ２と等しい値にすることができる。
【００８０】
図３（Ｂ）は、図１（Ａ）に示す半導体装置において、トランジスタ１０２の第１の端子が配線１１１と接続される場合の例を示す。図３（Ｂ）に示す半導体装置では、ノード１１に配線１１３よりも配線抵抗が小さい配線１１１から電位Ｖ１を供給することができるため、ノード１１の電位を早く上昇させることができる。
【００８１】
図３（Ｃ）は、図１（Ａ）に示す半導体装置において、トランジスタ１０２のゲートが配線１１１と接続され、トランジスタ１０２の第１の端子が配線１１１と接続される場合の例を示す。図３（Ｃ）に示す半導体装置では、配線１１３を省略することができるので、配線の数及び信号の数を減らすことができる。
【００８２】
また、例えば、図１（Ａ）及び図３（Ａ）〜（Ｃ）に示す半導体装置において、ノード１１と配線１１２との間の容量値を大きくすることにより、ブートストラップ動作時におけるノード１１の電位を高くすることができる。
【００８３】
具体的には、例えば、図１（Ａ）及び図３（Ａ）〜（Ｃ）に示す半導体装置において、ノード１１と配線１１２との間に、容量素子を接続することが可能である。容量素子１２１の一方の電極は、トランジスタ１０１のゲートと同じ材料により構成され、ノード１１と接続されることが好ましい。そして、容量素子１２１の他方の電極は、トランジスタ１０１の第２の端子と同じ材料により構成され、配線１１２と接続されることが好ましい。こうして、コンタクトホールなどを省略できるので、レイアウト面積を小さくすることができる。
【００８４】
あるいは、例えば、図１（Ａ）及び図３（Ａ）〜（Ｃ）に示す半導体装置において、トランジスタ１０１のゲートを構成する材料と、トランジスタ１０１の第２の端子を構成する材料とが重なる面積を、トランジスタ１０１のゲートを構成する材料と、トランジスタ１０１の第１の端子を構成する材料とが重なる面積よりも大きくすることが可能である。特に、トランジスタ１０１のゲートを構成する材料と、トランジスタ１０１の第２の端子を構成する材料とが重なる面積は、トランジスタ１０１のゲートを構成する材料と、トランジスタ１０１の第１の端子を構成する材料とが重なる面積の１倍より大きく、５倍以下であることが好ましい。より好ましくは、１．５倍以上、４倍以下である。さらに好ましくは、２倍以上３倍以下である。
【００８５】
図３（Ｄ）は、図１（Ａ）に示す半導体装置において、トランジスタ１０１のゲートと第２の端子との間に、容量素子１２１を接続した場合の例を示す。
【００８６】
また、例えば、図３（Ａ）〜（Ｄ）に示す半導体装置において、トランジスタ１０１の第１の端子と、トランジスタ１０２のゲート又は第１の端子とは、異なる配線と接続されることが可能である。
【００８７】
図４（Ａ）は、図３（Ａ）に示す半導体装置において、トランジスタ１０１の第１の端子が配線１１１Ａと接続され、トランジスタ１０２のゲートが配線１１１Ｂと接続される場合の例を示す。
【００８８】
図４（Ｂ）は、図３（Ｂ）に示す半導体装置において、トランジスタ１０１の第１の端子が配線１１１Ａと接続され、トランジスタ１０２の第１の端子が配線１１１Ｂと接続される場合の例を示す。
【００８９】
図４（Ｃ）は、図３（Ｃ）に示す半導体装置において、トランジスタ１０１の第１の端子が配線１１１Ａと接続され、トランジスタ１０２のゲートが配線１１１Ｂと接続され、トランジスタ１０２の第１の端子が配線１１１Ｂと接続される場合の例を示す。
【００９０】
なお、配線１１１Ａ及び配線１１１Ｂは、配線１１１と同様の機能を有する。そして、配線１１１Ａ及び配線１１１Ｂには、電位Ｖ１が供給される。ただし、配線１１１Ａと配線１１１Ｂとに与える電位は、異なる値とすることが可能である。例えば、配線１１１Ａに、電位Ｖ１よりも高い電位又は電位Ｖ１未満の電位を与えることにより、図４（Ａ）〜（Ｃ）に示す半導体装置は、レベルシフト回路としての機能を有することになる。別の例として、配線１１１Ｂに電位Ｖ１よりも高い電位を与えることにより、ノード１１の電位の立ち上がり時間を短くすることができる。別の例として、配線１１１Ｂに電位Ｖ１よりも低い電位を与えることにより、トランジスタ１０２がオフになるタイミングを早くすることができる。
【００９１】
なお、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、複数のゲート電極に対応する複数のチャネル領域が互いに直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、さらなるオフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。または、マルチゲート構造により、トランジスタが飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することが出来る。その結果、特性のよい差動回路やカレントミラー回路などを実現することが出来る。
【００９２】
なお、トランジスタの一例としては、チャネルの上下にゲート電極が配置されている構造のトランジスタを適用することができる。チャネルの上下にゲート電極が配置される構造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チャネル領域が増えるため、電流値の増加を図ることができる。または、チャネルの上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
【００９３】
なお、トランジスタの一例としては、チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、チャネル領域を並列に接続した構造、又はチャネル領域が直列に接続する構造などのトランジスタを用いることができる。
【００９４】
なお、トランジスタの一例としては、チャネル領域（又はその一部）にソース電極やドレイン電極が重なっている構造のトランジスタを用いることができる。チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なる構造にすることによって、チャネル領域の一部に電荷が溜まり、動作が不安定になることを防ぐことができる。
【００９５】
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数又は複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。
【００９６】
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
【００９７】
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
【００９８】
（実施の形態２）
本実施の形態では、半導体装置の構成の一例及びその半導体装置の駆動方法の一例について説明する。特に、実施の形態１に示す半導体装置を用いたインバータ回路及びバッファ回路の一例、並びにそのインバータ回路及びバッファ回路の駆動方法の一例について説明する。
【００９９】
まず、本実施の形態の半導体装置の構成の一例について説明する。
【０１００】
図５（Ａ）は、半導体装置の構成の一例を示す。図５（Ａ）に示す半導体装置は、トランジスタ１０１と、トランジスタ１０２と、トランジスタ１０３と、トランジスタ１０４と、配線１１２、配線１１３、配線１１４、配線１１５と、から構成されている。トランジスタ１０１〜１０４は、酸化物半導体材料を用いて形成されている。また、トランジスタ１０３及びトランジスタ１０４は、Ｎチャネル型である。
【０１０１】
図５（Ａ）は、図１（Ａ）に示す半導体装置に、トランジスタ１０３及びトランジスタ１０４を加えて設ける場合の半導体装置を示す。トランジスタ１０３のゲートは、配線１１４と接続され、トランジスタ１０３の第１の端子は、配線１１５と接続され、トランジスタ１０３の第２の端子は、配線１１２に接続される。また、トランジスタ１０４のゲートは、配線１１４と接続され、トランジスタ１０４の第１の端子は、配線１１５と接続され、トランジスタ１０４の第２の端子は、トランジスタ１０１のゲートと接続される。ただし、本実施の形態の半導体装置の構成は、図５（Ａ）に限定されず、他にも様々な構成とすることが可能である。
【０１０２】
次に、各配線に与えられる電位の一例について説明する。
【０１０３】
配線１１４には、電位Ｖ１と電位Ｖ２とが選択的に与えられる。言い換えると、配線１１４には、信号が入力される。そのため、配線１１４は、信号線としての機能を有する。ここでは、配線１１４には、配線１１３に入力される信号の反転信号が入力されると仮定する。よって、配線１１３に電位Ｖ２が与えられる場合、配線１１４には電位Ｖ１が与えられ、配線１１３に電位Ｖ１が与えられる場合、配線１１４には電位Ｖ２が与えられる。ただし、これに限定されず、配線１１３と配線１１４とには、同じ電位が与えられることが可能である。
【０１０４】
配線１１５には、電位Ｖ２が与えられる。言い換えると、配線１１５には、一定の電圧（例えば電圧Ｖ２）が供給される。そのため、配線１１５は、電源線としての機能を有するものとする。ただし、配線１１５に与えられる電位は、電位Ｖ２に限定されず、他にも様々な電位が与えられることが可能である。例えば、配線１１５には、電位Ｖ１と電位Ｖ２とを選択的に与えることが可能である。配線１１５に電位Ｖ１が与えられることによって、トランジスタ１０３及びトランジスタ１０４に逆バイアスを印加することができるので、これらのトランジスタの閾値電圧のシフトを抑制することができる。
【０１０５】
次に、図５（Ａ）に示す半導体装置の動作の一例について説明する。以下には、配線１１３に電位Ｖ２が与えられ、配線１１４に電位Ｖ１が与えられる場合と、配線１１３に電位Ｖ１が与えられ、配線１１４に電位Ｖ２が与えられる場合との２通りの動作について説明する。
【０１０６】
なお、図５（Ｂ）は、図５（Ａ）に示す半導体装置の動作を説明するためのタイミングチャートの一例を示す。図５（Ｂ）には、配線１１３の電位（電位Ｖ１１３）、配線１１４の電位（電位Ｖ１１４）、ノード１１の電位（電位Ｖ１１）及び配線１１２の電位（電位Ｖ１１２）を示す。
【０１０７】
配線１１３に電位Ｖ２が与えられ、配線１１４に電位Ｖ１が与えられる場合の動作について説明する。
【０１０８】
配線１１３に電位Ｖ２が与えられ、配線１１４に電位Ｖ１が与えられると、トランジスタ１０４はオンになるので、配線１１５とノード１１とは導通状態になる。このとき、トランジスタ１０２はオフになり、配線１１３とノード１１とは非導通状態になる。こうして、ノード１１には、配線１１５の電位が供給されるので、ノード１１の電位は、電位Ｖ２と等しい値になる。そのため、トランジスタ１０１はオフになり、配線１１１と配線１１２とは非導通状態になる。このとき、トランジスタ１０３はオンになり、配線１１５と配線１１２とは導通状態になる。こうして、配線１１２には、配線１１５の電位が供給されるので、配線１１２の電位は、電位Ｖ２と等しい値となる（図６（Ａ）参照）。
【０１０９】
配線１１３に電位Ｖ１が与えられ、配線１１４に電位Ｖ２が与えられる場合の動作について説明する。
【０１１０】
配線１１３に電位Ｖ１が与えられ、配線１１４に電位Ｖ２が与えられると、トランジスタ１０４はオフになり、配線１１５とノード１１とは非導通状態になる。このとき、トランジスタ１０２はオンになり、配線１１３とノード１１とは導通状態になる。こうして、ノード１１には、配線１１３の電位が供給されるので、ノード１１の電位は上昇し始める。やがて、ノード１１の電位は、Ｖ２＋Ｖｔｈ１０１まで上昇する。そのため、トランジスタ１０１はオンになり、配線１１１と配線１１２とは導通状態になる。このとき、トランジスタ１０３はオフになっているので、配線１１５と配線１１２とは非導通状態になる。こうして、配線１１２には、配線１１１の電位が供給されるので、配線１１２の電位は、上昇し始める（図６（Ｂ）参照）。
【０１１１】
その後、ノード１１の電位がＶ１−Ｖｔｈ１０２まで上昇する。そのため、トランジスタ１０２はオフになるので、配線１１３とノード１１とは非導通状態になる。すると、ノード１１は、浮遊状態になる。このとき、配線１１２の電位は、上昇し続けている。そのため、ノード１１の電位は、トランジスタ１０１のゲートと第２の端子との間の寄生容量により、Ｖ１＋Ｖｔｈ１０１＋Ｖａまで上昇する。いわゆる、ブートストラップ動作である。こうして、配線１１２の電位は、電位Ｖ１と等しい値まで上昇する（図６（Ｃ）参照）。
【０１１２】
以上のように、本実施の形態の半導体装置は、ブートストラップ動作を用いることにより、配線１１２の電位を、配線１１１の電位又は配線１１５の電位と等しい値とすることができる。
【０１１３】
また、従来の技術では、トランジスタのＳ値が大きかった。そのため、配線１１３に電位Ｖ１が与えられてからトランジスタ１０２がオフになるまでの時間が長くなっていた。または、ノード１１の電位がブートストラップ動作により上昇し始めるタイミングが遅くなっていた。または、ノード１１の電位が低くなっていた。または、トランジスタ１０１のゲートと第２の端子との間の電位差が小さくなっていた。または、配線１１２の電位の立ち上がり時間が長くなっていた。または、配線１１２に接続できる負荷が小さかった。または、トランジスタ１０１のチャネル幅が大きくなっていた。または、レイアウト面積が大きくなっていた。または、配線１１２の電位の立ち下がり時間が長くなっていていた。または、配線１１４に電位Ｖ１が与えられてから、トランジスタ１０１がオフになるまでの時間が長くなっていた。または、配線１１１からトランジスタ１０１及びトランジスタ１０３を介して配線１１５に電流が流れる時間が長かった。または、消費電力が増加していた。
【０１１４】
これに対し、本実施の形態の半導体装置では、半導体装置を構成するトランジスタの半導体層として酸化物半導体を用いるため、Ｓ値を小さくすることができる。そのため、半導体装置の駆動能力の向上を図ることができる。例えば、トランジスタ１０２のＳ値が小さいと、配線１１３に電位Ｖ１が与えられてからトランジスタ１０２がオフになるまでの時間を短くすることができるので、ノード１１の電位がブートストラップ動作により上昇し始めるタイミングを早くすることができる。ノード１１の電位が上昇し始めるタイミングが早くなると、ノード１１の電位を高くすることができるので、トランジスタ１０１のゲートと第２の端子との間の電位差を大きくすることができる。その結果、配線１１２の電位の立ち上がり時間を短くすることができる。または、配線１１２に大きな負荷を接続しても、該負荷を駆動することができる。または、トランジスタ１０１のチャネル幅を小さくすることができるので、レイアウト面積を小さくすることができる。別の例として、トランジスタ１０１のＳ値が小さいと、配線１１２の電位の立ち上がり時間を短くすることができる。別の例として、トランジスタ１０３のＳ値が小さいと、配線１１２の電位の立ち下がり時間を短くすることができる。別の例として、トランジスタ１０４のＳ値が小さいことにより、配線１１４に電位Ｖ１が与えられてから、トランジスタ１０１がオフになるまでの時間を短くすることができる。そのため、配線１１１からトランジスタ１０１及びトランジスタ１０３を介して配線１１５に電流が流れることを抑制することができる。これにより、消費電力の削減を図ることができる。
【０１１５】
なお、従来の技術では、トランジスタのオフ電流が大きかった。そのため、ノード１１から漏れる電荷の量が多かった。または、ノード１１の電位が低下していた。または、ノード１１の電位をＶ１＋Ｖｔｈ１０１よりも高い値に維持できる時間が短くなっていた。または、駆動周波数を遅くすることが困難であった。または、半導体装置が動作することができる駆動周波数の範囲が狭くなっていた。
【０１１６】
これに対し、本実施の形態の半導体装置を構成するトランジスタのオフ電流は小さいという特徴がある。そのため、半導体装置の駆動能力の向上を図ることができる。例えば、トランジスタ１０２及びトランジスタ１０４のオフ電流が小さいことにより、ノード１１から漏れる電荷の量を少なくすることができる。そのため、ノード１１の電位の低下を抑制することができる。つまり、ノード１１の電位をＶ１＋Ｖｔｈ１０１よりも高い値に維持できる時間を、長くすることができる。これにより、駆動周波数を低くすることができるので、本実施の形態の半導体装置が動作することができる駆動周波数の範囲を広くすることができる。
【０１１７】
なお、配線１１２から出力される信号は、配線１１４に入力される信号の反転信号となる。つまり、本実施の形態の半導体装置は、インバータ回路としての機能を有することができる。または、配線１１２から出力される信号は、配線１１３に入力される信号の非反転信号となる。つまり、本実施の形態の半導体装置は、バッファ回路としての機能を有することができる。
【０１１８】
次に、各トランジスタが有する機能の一例について説明する。
【０１１９】
トランジスタ１０３は、配線１１５と配線１１２との間の導通状態を制御する機能を有する。つまり、トランジスタ１０３は、スイッチとしての機能を有する。または、トランジスタ１０３は、配線１１５の電位を配線１１２に供給するタイミングを制御する機能を有する。または、トランジスタ１０３は、配線１１２の電位を減少させるタイミングを制御する機能を有する。ただし、トランジスタ１０３は、前述する機能の少なくとも１つを有していればよい。
【０１２０】
トランジスタ１０４は、配線１１５とノード１１との間の導通状態を制御する機能を有する。つまり、トランジスタ１０４は、スイッチとしての機能を有する。または、トランジスタ１０４は、配線１１５の電位をノード１１に供給するタイミングを制御する機能を有する。または、トランジスタ１０４は、ノード１１の電位を減少させるタイミングを制御する機能を有する。ただし、トランジスタ１０４は、前述する機能の少なくとも１つを有していればよい。
【０１２１】
次に、各配線に与えられる電位のバリエーションについて説明する。各配線に与えられる電位を適宜制御することにより、本実施の形態の半導体装置に様々な機能を持たせること、又は半導体装置の駆動能力の向上を図ることができる。
【０１２２】
例えば、配線１１３又は配線１１４に、電位Ｖ１と電位Ｖ２とが選択的に与えられる場合、配線１１１には、電位Ｖ１よりも高い電位又は電位Ｖ１未満の電位が与えられることが可能である。これにより、本実施の形態の半導体装置は、レベルシフト回路としての機能を有することができる。
【０１２３】
なお、配線１１１に、電位Ｖ１よりも高い電位を与えるとする。この場合、該電位は、電位Ｖ１の１倍より高く、４倍以下であることが好ましい。より好ましくは、１．２倍以上、３倍以下である。さらに好ましくは、１．５倍以上、２．３倍以下である。
【０１２４】
なお、配線１１１に、電位Ｖ１未満の電位を与えるとする。この場合、該電位は、電位Ｖ１の０．２倍以上、１倍未満であることが好ましい。より好ましくは、０．３倍以上、０．９倍以下である。さらに好ましくは、０．５倍以上、０．７倍以下である。
【０１２５】
また、例えば、配線１１４に、電位Ｖ１と電位Ｖ２とが選択的に与えられる場合、配線１１３には、電位Ｖ１未満の電位と、電位Ｖ２よりも高い電位とが選択的に与えられることが可能である。この場合、配線１１４の電位の立ち上がり時間は、配線１１３の電位の立ち上がり時間よりも短いことが多い。または、配線１１４の電位の立ち下がり時間は、配線１１３の電位の立ち下がり時間よりも短いことが多い。または、配線１１４は、配線１１３とインバータ回路を介して接続されることが多い。
【０１２６】
また、例えば、配線１１３に、電位Ｖ１と電位Ｖ２とが選択的に与えられる場合、配線１１４には、電位Ｖ１未満の電位と、電位Ｖ２よりも高い電位とが選択的に与えられることが可能である。この場合、配線１１３の電位の立ち上がり時間は、配線１１４の電位の立ち上がり時間よりも短いことが多い。または、配線１１３の電位の立ち下がり時間は、配線１１４の電位の立ち下がり時間よりも短いことが多い。または、配線１１３は、配線１１４とインバータ回路を介して接続されることが多い。
【０１２７】
次に、各トランジスタの閾値電圧の一例について説明する。各トランジスタの閾値電圧を適切な値とすることにより、半導体装置の駆動能力の向上を図ることができる。
【０１２８】
例えば、トランジスタ１０３の閾値電圧は、トランジスタ１０１の閾値電圧及び／又はトランジスタ１０２の閾値電圧よりも大きいことが好ましい。特に、トランジスタ１０３の閾値電圧は、トランジスタ１０１の閾値電圧の１倍より高く、３倍以下であることが好ましい。より好ましくは、１．２倍以上２．５倍以下である。さらに好ましくは、１．５倍以上、２倍以下である。
【０１２９】
また、例えば、トランジスタ１０４の閾値電圧は、トランジスタ１０１の閾値電圧及び／又はトランジスタ１０２の閾値電圧よりも大きいことが好ましい。特に、トランジスタ１０４の閾値電圧は、トランジスタ１０１の閾値電圧の１倍を超え、３倍以下であることが好ましい。より好ましくは、１．２倍以上２．５倍以下である。さらに好ましくは、１．５倍以上、２倍以下である。
【０１３０】
また、例えば、トランジスタ１０１の閾値電圧とトランジスタ１０３の閾値電圧との和は、半導体装置の駆動電圧（例えば電位Ｖ１−電位Ｖ２）よりも小さいことが好ましい。特に、トランジスタ１０１の閾値電圧とトランジスタ１０３の閾値電圧との和は、半導体装置の駆動電圧の１／１００倍以上、１／２倍以下であることが好ましい。より好ましくは、１／５０倍以上、１／５倍以下である。さらに好ましくは、１／３０倍以上、１／１０倍以下である。トランジスタ１０１の閾値電圧とトランジスタ１０３の閾値電圧との和が半導体装置の駆動電圧よりも小さいことにより、半導体装置の誤動作を防ぎ、半導体装置を正常に動作させることができる。
【０１３１】
次に、各トランジスタのサイズの一例について説明する。各トランジスタのサイズを適切な値とすることにより、本実施の形態の半導体装置の駆動能力の向上を図ることができる。
【０１３２】
例えば、トランジスタ１０１がオンになるときのゲートとソースとの間の電位差は、トランジスタ１０３がオンになるときのゲートとソースとの間の電位差よりも小さいことが多い。そのため、トランジスタ１０１のチャネル幅は、トランジスタ１０３のチャネル幅よりも大きいことが好ましい。特に、トランジスタ１０１のチャネル幅は、トランジスタ１０３のチャネル幅の１倍より大きく、１０倍以下であることが好ましい。より好ましくは、１．３倍以上、５倍以下である。さらに好ましくは、１．５倍以上、３倍以下である。
【０１３３】
また、例えば、配線１１２の負荷は、ノード１１の負荷よりも大きい場合が多い。そのため、トランジスタ１０３のチャネル幅は、トランジスタ１０４のチャネル幅よりも大きいことが好ましい。特に、トランジスタ１０３のチャネル幅は、トランジスタ１０４のチャネル幅の１倍より大きく、１０倍以下であることが好ましい。より好ましくは、１．５倍以上、７倍以下である。さらに好ましくは、２倍以上、５倍以下である。
【０１３４】
また、例えば、トランジスタ１０３のチャネル長、及び／又はトランジスタ１０４のチャネル長は大きいことが好ましい。具体的には、トランジスタ１０３のチャネル長は、トランジスタ１０１のチャネル長及び／又はトランジスタ１０２のチャネル長よりも大きいことが好ましい。または、トランジスタ１０４のチャネル長は、トランジスタ１０１のチャネル長及び／又はトランジスタ１０２のチャネル長よりも大きいことが好ましい。トランジスタ１０３のチャネル長、及び／又はトランジスタ１０４のチャネル長を大きくすることにより、トランジスタ１０３、及び／又はトランジスタ１０４の閾値電圧のシフト量を低減することができる。よって、半導体装置の信頼性の向上を図ることができる。
【０１３５】
次に、図５（Ａ）に示す半導体装置とは異なる構成の半導体装置について説明する。
【０１３６】
例えば、トランジスタ１０３及びトランジスタ１０４は、図１（Ａ）に示す半導体装置だけでなく、図３（Ａ）〜（Ｄ）及び図４（Ａ）〜（Ｃ）に示す半導体装置にも設けることが可能である。トランジスタ１０３及びトランジスタ１０４を設けた図３（Ａ）〜（Ｄ）及び図４（Ａ）〜（Ｃ）に示す半導体装置は、図５（Ａ）に示す半導体装置と同様の機能及び同様の効果を有する。
【０１３７】
図７（Ａ）は、図３（Ａ）に示す半導体装置に、トランジスタ１０３及びトランジスタ１０４を設ける場合の例を示す。
【０１３８】
図７（Ｂ）は、図３（Ｂ）に示す半導体装置に、トランジスタ１０３及びトランジスタ１０４を設ける場合の例を示す。
【０１３９】
図７（Ｃ）は、図３（Ｃ）に示す半導体装置に、トランジスタ１０３及びトランジスタ１０４を設ける場合の例を示す。図７（Ｃ）に示す半導体装置では、配線１１３を省略することができるので、配線の数及び信号の数を減らすことができる。
【０１４０】
図８（Ａ）は、図４（Ａ）に示す半導体装置に、トランジスタ１０３及びトランジスタ１０４を設ける場合の例を示す。
【０１４１】
図８（Ｂ）は、図４（Ｂ）に示す半導体装置に、トランジスタ１０３及びトランジスタ１０４を設ける場合の例を示す。
【０１４２】
図８（Ｃ）は、図４（Ｃ）に示す半導体装置に、トランジスタ１０３及びトランジスタ１０４を設ける場合の例を示す。
【０１４３】
また、例えば、図５（Ａ）、図７（Ａ）〜（Ｃ）及び図８（Ａ）〜（Ｃ）に示す半導体装置において、トランジスタ１０４を省略することが可能である。トランジスタ１０４を省略することにより、トランジスタの数を減らすことができるので、レイアウト面積を小さくすることができる。
【０１４４】
図９（Ａ）は、図５（Ａ）に示す半導体装置において、トランジスタ１０４を省略する場合の例を示す。
【０１４５】
図９（Ｂ）は、図７（Ｃ）に示す半導体装置において、トランジスタ１０４を省略する場合の例を示す。
【０１４６】
次に、半導体装置を制御する機能を有する回路（制御回路ともいう）の一例について説明する。
【０１４７】
図１０は、半導体装置を制御するための回路１３０を示す。図１０では、半導体装置として、図５（Ａ）に示す半導体装置を用いている。ただし、半導体装置としては、図５（Ａ）に示す半導体装置に限定されない。例えば、半導体装置としては、実施の形態１に示す半導体装置、本実施の形態に示す半導体装置、又はその他の実施の形態に示す半導体装置を用いることが可能である。
【０１４８】
回路１３０は、半導体装置の各配線に電位を与える機能を有する。すなわち、回路１３０は、半導体装置の各配線に、信号の出力や、電圧を供給するタイミングを制御する機能を有する。
【０１４９】
回路１３０は、回路１３１、回路１３２、回路１３３及び回路１３４を有する。回路１３１は、配線１１１に電圧Ｖ１を供給する機能を有する。または、回路１３１は、配線１１１に信号を供給する機能を有する。回路１３２は、配線１１３に信号を供給する機能を有する。回路１３３は、配線１１４に信号を供給する機能を有する。回路１３４は、配線１１５に電圧Ｖ１を供給する機能を有する。このように、回路１３１、回路１３２及び回路１３３は、信号生成回路又はタイミングジェネレータ回路などとしての機能を有する。回路１３１及び回路１３４は、電圧生成回路又はレギュレータ回路などとしての機能を有する。
【０１５０】
なお、回路１３１〜１３４は、各々、増幅回路、バイポーラトランジスタ、ＭＯＳトランジスタ、容量素子、抵抗素子、コイル、直流電圧源、交流電圧源、直流電流源及びスイッチのうちの、少なくとも１つから構成されることが可能である。
【０１５１】
なお、配線１１３及び配線１１４には、保護回路１４０が接続されることが可能である。保護回路１４０は、複数のトランジスタ１４１及び複数のトランジスタ１４２を有する。トランジスタ１４１の第１の端子は、配線１１５と接続され、トランジスタ１４１の第２の端子は、配線１１３又は配線１１４と接続され、トランジスタ１４１のゲートは、配線１１５と接続される。トランジスタ１４２の第１の端子は、配線１１１と接続され、トランジスタ１４２の第２の端子は、配線１１３又は配線１１４と接続され、トランジスタ１４２のゲートは、配線１１３又は配線１１４と接続される。なお、トランジスタ１４１とトランジスタ１４２との一方を省略することが可能である。
【０１５２】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１５３】
（実施の形態３）
本実施の形態では、半導体装置の一例及びその半導体装置の駆動方法の一例について説明する。特に、実施の形態２に示す半導体装置を用いたＮＯＲ回路及びＮＡＮＤ回路の一例、並びにそのＮＯＲ回路及びＮＡＮＤ回路の駆動方法の一例について説明する。
【０１５４】
まず、実施の形態２に示す半導体装置にＮＯＲ回路としての機能を持たせるための構成について説明する。
【０１５５】
実施の形態２に示す半導体装置において、配線１１５と配線１１２との間に、Ｎ（Ｎは自然数）個のトランジスタ１０３（トランジスタ１０３＿１〜１０３＿Ｎと示す）が並列に接続される。Ｎ個のトランジスタ１０３のゲートは、各々、Ｎ本の配線１１４（配線１１４＿１〜１１４＿Ｎ）と接続される。そして、配線１１５とノード１１との間に、Ｎ個のトランジスタ１０４（トランジスタ１０４＿１〜１０４＿Ｎと示す）が並列に接続される。Ｎ個のトランジスタ１０４のゲートは、各々、Ｎ本の配線１１４と接続される。例えば、トランジスタ１０３＿ｉ（ｉは１〜Ｎのいずれか一）の第１の端子は、配線１１５と接続され、トランジスタ１０３＿ｉの第２の端子は、配線１１２と接続され、トランジスタ１０３＿ｉのゲートは、配線１１４＿ｉと接続される。トランジスタ１０４＿ｉ（ｉは１〜Ｎのいずれか一）の第１の端子は、配線１１５と接続され、トランジスタ１０４＿ｉの第２の端子は、ノード１１と接続され、トランジスタ１０４＿ｉのゲートは、配線１１４＿ｉと接続される。このような構成により、実施の形態２に示す半導体装置は、Ｎ入力のＮＯＲ回路としての機能を有することができる。
【０１５６】
図１１（Ａ）は、図７（Ｃ）に示す半導体装置に上記の構成を追加したＮＯＲ回路の一例を示す。
【０１５７】
図１１（Ｂ）は、図５（Ａ）に示す半導体装置に上記の構成を追加したＮＯＲ回路の一例を示す。図１１（Ｂ）に示すＮＯＲ回路において、配線１１３には、Ｎ本の配線１１４のいずれかに入力する信号の反転信号を入力すればよい。
【０１５８】
次に、実施の形態２に示す半導体装置を用いたＮＯＲ回路の動作の一例について、図１１（Ａ）に示す半導体装置を例にして説明する。ここでは、Ｎ本の配線１１４の少なくとも１つに電位Ｖ１が与えられる場合と、Ｎ本の配線１１４のすべてに電位Ｖ２が与えられる場合との２通りの動作について説明する。
【０１５９】
Ｎ本の配線１１４の少なくとも１つに、電位Ｖ１が与えられる場合の動作について説明する。ここでは、配線１１４＿１に電位Ｖ１が与えられ、その他の配線（配線１１４＿２〜１１４＿Ｎ）に電位Ｖ２が与えられると仮定する。また、配線１１１に電位Ｖ１、配線１１５に電位Ｖ２が与えられると仮定する。そのため、トランジスタ１０４＿１はオンになり、トランジスタ１０４＿２〜１０４＿Ｎはオフになるので、配線１１５とノード１１とが導通状態になる。このとき、トランジスタ１０２はオンになるので、配線１１１とノード１１とは導通状態になる。こうして、ノード１１には、配線１１５の電位と配線１１１の電位とが供給される。よって、ノード１１の電位は、配線１１５の電位（電位Ｖ２）を超え、配線１１１の電位（電位Ｖ１）未満となる。ここでは、ノード１１の電位は、Ｖ２＋Ｖｔｈ１０１未満になると仮定する。そのため、トランジスタ１０１はオフになるので、配線１１１と配線１１２とは非導通状態になる。このとき、トランジスタ１０３＿１はオンになり、トランジスタ１０３＿２〜１０３＿Ｎはオフになるので、配線１１５と配線１１２とは導通状態になる。こうして、配線１１５の電位は、配線１１２に供給されるので、配線１１２の電位は、電位Ｖ２と等しい値となる（図１２（Ａ）参照）。
【０１６０】
Ｎ本の配線１１４のすべてに、電位Ｖ２が与えられる場合の動作について説明する。また、配線１１１には電位Ｖ１、配線１１５に電位Ｖ２が与えられる仮定する。そのため、トランジスタ１０４＿１〜１０４＿Ｎはオフになるので、配線１１５とノード１１とは非導通状態になる。このとき、トランジスタ１０２はオンになるので、配線１１１とノード１１とは導通状態になる。すると、配線１１１の電位はノード１１に供給されるので、ノード１１の電位は上昇し始める。やがて、ノード１１の電位は、Ｖ２＋Ｖｔｈ１０１まで上昇する。そのため、トランジスタ１０１はオンになるので、配線１１１と配線１１２とは導通状態になる。このとき、トランジスタ１０３＿１〜１０３＿Ｎはオフになっているので、配線１１５と配線１１２とは非導通状態になる。こうして、配線１１２には、配線１１１の電位が供給されるので、配線１１２の電位は、上昇し始める。その後、ノード１１の電位がＶ１−Ｖｔｈ１０２まで上昇する。そのため、トランジスタ１０２はオフになるので、配線１１１とノード１１とは非導通状態になる。すると、ノード１１は、浮遊状態になる。このとき、配線１１２の電位は、上昇し続けている。そのため、ノード１１の電位は、トランジスタ１０１のゲートと第２の端子との間の寄生容量により、Ｖ１＋Ｖｔｈ１０１＋Ｖａまで上昇する。いわゆる、ブートストラップ動作である。こうして、配線１１２の電位は、電位Ｖ１と等しい値まで上昇する（図１２（Ｂ）参照）。
【０１６１】
なお、Ｎ個のトランジスタ１０３のチャネル幅は、互いに等しいことが望ましい。回路配置の制限などから、Ｎ個のトランジスタ１０３のチャネル幅を互いに等しくすることが困難な場合には、Ｎ個のトランジスタ１０３の少なくとも２つのチャネル幅を互いに等しくすると良い。チャネル幅を互いに等しくすることで、回路設計が容易になり、また、動作の不具合を抑制することができるためである。トランジスタ１０４についても同様である。
【０１６２】
なお、Ｎ個のトランジスタ１０３は、配線１１２を駆動するために、駆動能力が大きいことが好ましい。そのため、Ｎ個のトランジスタ１０３の少なくとも１つのチャネル幅は、Ｎ個のトランジスタ１０４の少なくとも１つのチャネル幅よりも大きいことが好ましい。特に、Ｎ個のトランジスタ１０３の少なくとも１つのチャネル幅は、Ｎ個のトランジスタ１０４の少なくとも１つのチャネル幅の１倍より高く、１０倍以下であることが好ましい。より好ましくは、１．５倍以上、７倍以下である。さらに好ましくは、２倍以上、５倍以下である。
【０１６３】
なお、Ｎ本の配線１１４に電位Ｖ２が与えられる場合に、ノード１１の電位は、トランジスタ１０１がオフになるような値になることが好ましい。そのため、Ｎ個のトランジスタ１０４の少なくとも１つのチャネル幅は、トランジスタ１０２のチャネル幅よりも大きいことが好ましい。特に、Ｎ個のトランジスタ１０４の少なくとも１つのチャネル幅は、トランジスタ１０２のチャネル幅の１倍より高く、１０倍以下であることが好ましい。より好ましくは、２倍以上、５倍以下であることが好ましい。さらに好ましくは、２．５倍以上、３．５倍以下である。
【０１６４】
次に、実施の形態２に示す半導体装置にＮＡＮＤ回路としての機能を持たせるための構成について説明する。
【０１６５】
以下に、実施の形態２に示す半導体装置にＮＡＮＤ回路としての機能を持たせるための構成を示す。実施の形態２に示す半導体装置において、配線１１５と配線１１２との間に、Ｎ（Ｎは自然数）個のトランジスタ１０３（トランジスタ１０３＿１〜１０３＿Ｎと示す）が直列に接続される。Ｎ個のトランジスタ１０３のゲートは、各々、Ｎ本の配線１１４（配線１１４＿１〜１１４＿Ｎ）と接続される。そして、配線１１５とノード１１との間に、Ｎ個のトランジスタ１０４（トランジスタ１０４＿１〜１０４＿Ｎと示す）が直列に接続される。Ｎ個のトランジスタ１０４のゲートは、各々、Ｎ本の配線１１４と接続される。例えば、トランジスタ１０３＿ｉ（ｉは１〜Ｎのいずれか一）の第１の端子は、トランジスタ１０３＿ｉ＋１の第２の端子と接続され、トランジスタ１０３＿ｉの第２の端子は、トランジスタ１０３＿ｉ−１の第１の端子と接続され、トランジスタ１０３＿ｉのゲートは、配線１１４＿ｉと接続される。トランジスタ１０４＿ｉ（ｉは１〜Ｎのいずれか一）の第１の端子は、トランジスタ１０４＿ｉ＋１の第２の端子と接続され、トランジスタ１０４＿ｉの第２の端子は、トランジスタ１０４＿ｉ−１の第１の端子と接続され、トランジスタ１０４＿ｉのゲートは、配線１１４＿ｉと接続される。ただし、トランジスタ１０３＿１の第２の端子は、配線１１２と接続される。トランジスタ１０３＿Ｎの第１の端子は、配線１１５と接続される。トランジスタ１０４＿１の第２の端子は、ノード１１と接続される。トランジスタ１０４＿Ｎの第１の端子は、配線１１５と接続される。このような構成により、実施の形態２に示す半導体装置は、Ｎ入力のＮＡＮＤ回路としての機能を有することができる。
【０１６６】
図１３（Ａ）は、図７（Ｃ）に示す半導体装置に上記の構成を追加したＮＡＮＤ回路の一例を示す。
【０１６７】
図１３（Ｂ）には、図５（Ａ）に示す半導体装置に上記の構成を追加したＮＡＮＤ回路の一例を示す。なお、配線１１３には、Ｎ本の配線１１４のいずれかに入力する信号の反転信号を入力すればよい。
【０１６８】
次に、実施の形態２に示す半導体装置を用いたＮＡＮＤ回路の動作の一例について、図１３（Ａ）に示す半導体装置を例にして説明する。ここでは、Ｎ本の配線１１４の少なくとも１つに電位Ｖ２が与えられる場合と、Ｎ本の配線１１４のすべてに電位Ｖ１が与えられる場合との２通りの動作について説明する。
【０１６９】
Ｎ本の配線１１４の少なくとも１つに、電位Ｖ２が与えられる場合の動作について説明する。ここでは、配線１１４＿１に電位Ｖ１が与えられ、その他の配線（配線１１４＿２〜１１４＿Ｎ）に電位Ｖ２が与えられると仮定する。また、配線１１１に電位Ｖ１、配線１１５に電位Ｖ２が与えられると仮定する。そのため、トランジスタ１０４＿１はオンになり、トランジスタ１０４＿２〜１０４＿Ｎはオフになるので、配線１１５とノード１１とは非導通状態になる。このとき、トランジスタ１０２はオンになるので、配線１１１とノード１１とは導通状態になる。すると、配線１１１の電位はノード１１に供給されるので、ノード１１の電位は上昇し始める。やがて、ノード１１の電位は、Ｖ２＋Ｖｔｈ１０１まで上昇する。そのため、トランジスタ１０１はオンになるので、配線１１１と配線１１２とは導通状態になる。このとき、トランジスタ１０３＿１はオンになり、トランジスタ１０３＿２〜１０３＿Ｎはオフになるので、配線１１５と配線１１２とは非導通状態になる。こうして、配線１１２には、配線１１１の電位が供給されるので、配線１１２の電位は、上昇し始める。その後、ノード１１の電位がＶ１−Ｖｔｈ１０２まで上昇する。そのため、トランジスタ１０２はオフになるので、配線１１１とノード１１とは非導通状態になる。すると、ノード１１は、浮遊状態になる。このとき、配線１１２の電位は、上昇し続けている。そのため、ノード１１の電位は、トランジスタ１０１のゲートと第２の端子との間の寄生容量により、Ｖ１＋Ｖｔｈ１０１＋Ｖａまで上昇する。いわゆる、ブートストラップ動作である。こうして、配線１１２の電位は、電位Ｖ１と等しい値まで上昇する（図１４（Ａ）参照）。
【０１７０】
Ｎ本の配線１１４のすべてに、電位Ｖ１が与えられる場合の動作について説明する。また、配線１１１に電位Ｖ１、配線１１５に電位Ｖ２が与えられると仮定する。そのため、トランジスタ１０４＿１〜１０４＿Ｎはオンになるので、配線１１５とノード１１とは導通状態になる。このとき、トランジスタ１０２はオンになるので、配線１１１とノード１１とは導通状態になる。こうして、ノード１１には、配線１１５の電位と配線１１１の電位とが供給される。よって、ノード１１の電位は、配線１１５の電位（電位Ｖ２）を超え、配線１１１の電位（電位Ｖ１）未満となる。ここでは、ノード１１の電位は、Ｖ２＋Ｖｔｈ１０２未満とする。そのため、トランジスタ１０２はオフになるので、配線１１１と配線１１２とは非導通状態になる。このとき、トランジスタ１０３＿１〜１０３＿Ｎはオンになるので、配線１１５と配線１１２とは導通状態になる。こうして、配線１１５の電位は、配線１１２に供給されるので、配線１１２の電位は、電位Ｖ２と等しい値となる（図１４（Ｂ）参照）。
【０１７１】
なお、Ｎ個のトランジスタ１０３のチャネル幅は、互いに等しいことが望ましい。回路配置の制限などから、Ｎ個のトランジスタ１０３のチャネル幅を互いに等しくすることが困難な場合には、Ｎ個のトランジスタ１０３の少なくとも２つのチャネル幅を互いに等しくすると良い。チャネル幅を互いに等しくすることで、回路設計が容易になり、また、動作の不具合を抑制することができるためである。トランジスタ１０４についても同様である。
【０１７２】
なお、配線１１２の電位の立ち下がり時間を短くするために、Ｎ個のトランジスタ１０３のチャネル幅は大きいほうが好ましい。ただし、該チャネル幅が大きすぎると、レイアウト面積がおおきくなってしまう。そのため、Ｎ個のトランジスタ１０３のチャネル幅の少なくとも１つのチャネル幅は、トランジスタ１０１のチャネル幅のＮ倍以下であることが好ましい。より好ましくは、１／３倍以上、３倍以下である。さらに好ましくは、１／２倍以上、２倍以下である。
【０１７３】
なお、Ｎ本の配線１１４のすべてに電位Ｖ１を与える場合に、ノード１１の電位をＶ２＋Ｖｔｈ１０１未満とするために、Ｎ個のトランジスタ１０４のチャネル幅は大きいほうが好ましい。ただし、該チャネル幅が大きすぎると、レイアウト面積がおおきくなってしまう。そのため、Ｎ個のトランジスタ１０４の少なくとも１つのチャネル幅は、トランジスタ１０２のチャネル幅のＮ倍以下であることが好ましい。より好ましくは、１／３倍以上、３倍以下である。さらに好ましくは、１／２倍以上、２倍以下である。
【０１７４】
以上のように、実施の形態２に示す半導体装置を用いて、本実施の形態のＮＯＲ回路又はＮＡＮＤ回路を構成することができる。よって、本実施の形態のＮＯＲ回路及びＮＡＮＤ回路は、実施の形態１、２に示す半導体装置と同様の効果を得ることができる。
【０１７５】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１７６】
（実施の形態４）
本実施の形態では、半導体装置の一例及びその半導体装置の駆動方法の一例について説明する。特に、実施の形態３に示す半導体装置を用いたデコーダ回路の一例及びそのデコーダ回路の駆動方法の一例について説明する。
【０１７７】
まず、本実施の形態の半導体装置の構成の一例について説明する。
【０１７８】
図１６は、本実施の形態のデコーダ回路の例を示す。図１６に示すデコーダ回路は、ｍ（ｍは自然数）個のＮＯＲ回路２０１（ＮＯＲ回路２０１＿１〜２０１＿ｍと示す）を有する。
【０１７９】
なお、ｍ個のＮＯＲ回路２０１としては、各々、実施の形態３に示すＮＯＲ回路を用いるとよい。
【０１８０】
ｍ個のＮＯＲ回路２０１には、各々、Ｎ（Ｎは自然数、２Ｎ＞ｍ）ビットの制御信号が入力される。Ｎビットの制御信号は、制御信号Ｄ１〜ＤＮ及び制御信号Ｄｂ１〜ＤｂＮから選ばれる。制御信号Ｄｂ１〜ＤｂＮは、制御信号Ｄ１〜ＤＮの反転信号である。そして、ｍ個のＮＯＲ回路２０１には、互いに異なる制御信号が入力される。例えば、ＮＯＲ回路２０１＿１には、制御信号Ｄ１〜ＤＮが入力される。ＮＯＲ回路２０１＿２には、制御信号Ｄｂ１及び制御信号Ｄ２〜ＤＮが入力される。ＮＯＲ回路２０１＿３には、制御信号Ｄ１、制御信号Ｄｂ２及び制御信号Ｄ３〜ＤＮが入力される。このように、ｍ個のＮＯＲ回路２０１に入力される制御信号を、互いに異ならせることにより、ｍ個のＮＯＲ回路２０１のいずれか１つから出力される信号のみを、他のＮＯＲ回路２０１から出力される信号とは異なる値とすることができる。具体的には、ｍ個のＮＯＲ回路２０１のいずれか１つから出力される信号を、Ｈレベルとし、その他のＮＯＲ回路２０１から出力される信号を、Ｌレベルとすることができる。そして、制御信号Ｄ１〜ＤＮ及び制御信号Ｄｂ１〜ＤｂＮの値を所定の時間（例えば１ゲート選択期間）毎に変えることにより、ＮＯＲ回路２０１＿１からＮＯＲ回路２０１＿ｍまで順番に、Ｈレベルの信号を出力することができる。または、ｍ個のＮＯＲ回路２０１から、任意の順番で、Ｈレベルの信号を出力することができる。
【０１８１】
なお、制御信号Ｄ１〜ＤＮは、Ｎ本の配線２１２（配線２１２＿１〜２１２＿Ｎと示す）を介してデコーダ回路に入力される。制御信号Ｄｂ１〜ＤｂＮは、Ｎ本の配線２１３（配線２１３＿１〜２１３＿Ｎと示す）を介してデコーダ回路に入力される。ｍ個のＮＯＲ回路２０１の出力信号は、各々、ｍ本の配線２１１（配線２１１＿１〜２１１＿ｍ）に出力される。
【０１８２】
なお、制御信号Ｄｂ１〜ＤｂＮは、インバータ回路などにより、制御信号Ｄ１〜ＤＮを反転させることにより生成されることが可能である。制御信号Ｄｂ１〜ＤｂＮを生成するためのインバータ回路としては、実施の形態１に示す半導体装置などを用いることが可能である。
【０１８３】
なお、デコーダ回路は、ＮＯＲ回路だけでなく、ＮＡＮＤ回路を用いても構成することができる。ＮＡＮＤ回路としては、実施の形態３に示すＮＡＮＤ回路を用いるとよい。図１７は、ＮＡＮＤ回路によりデコーダ回路を構成する場合の回路図を示す。図１７に示すデコーダ回路は、図１６に示すデコーダ回路と比較して、ｍ個のＮＯＲ回路２０１の代わりに、ｍ個のＮＡＮＤ回路２０２（ＮＡＮＤ回路２０２＿１〜２０２＿ｍと示す）を用いる点で異なる。
【０１８４】
なお、図１７に示すデコーダ回路では、ｍ個のＮＡＮＤ回路２０２のいずれか１つから出力される信号がＬレベルとなり、その他のＮＡＮＤ回路２０２から出力される信号がＨレベルとなる。よって、必要に応じてｍ個のインバータ回路２０３（インバータ回路２０３＿１〜２０３＿ｍと示す）を設けることが可能である。ｍ個のＮＡＮＤ回路２０２の出力信号は、ｍ個のインバータ回路２０３を介して、ｍ本の配線２１１に出力される。
【０１８５】
以上のように、実施の形態３に示すＮＯＲ回路又はＮＡＮＤ回路を用いて、本実施の形態のデコーダ回路を構成することができる。よって、本実施の形態のデコーダ回路は、実施の形態１、２に示す半導体装置と同様の効果を得ることができる。
【０１８６】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１８７】
（実施の形態５）
本実施の形態では、半導体装置の構成の一例及びその半導体装置の作製工程の一例について説明する。特に、チャネル形成領域が酸化物半導体によって構成される薄膜トランジスタの一例及びその薄膜トランジスタの作製工程の一例について説明する。
【０１８８】
＜トランジスタの構成例＞
図１５（Ｄ）は、半導体装置の構成の一例であるトランジスタ４５０（例えば薄膜トランジスタ）を示す断面図である。図１５（Ｄ）に示すトランジスタ４５０は、逆スタガ型薄膜トランジスタである。また、図１５（Ｄ）には、シングルゲート構造の薄膜トランジスタを示すが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタとすることができる。薄膜トランジスタは、ｎ型トランジスタであるものとして説明するが、ｐ型トランジスタとしてもよい。
【０１８９】
トランジスタ４５０は、基板４００上に設けられたゲート電極層４１１と、ゲート電極層４１１を覆うゲート絶縁層４０２と、ゲート電極層４１１上に設けられた酸化物半導体層４０６ａと、酸化物半導体層４０６ａと電気的に接続するソース電極層及びドレイン電極層４０８ａ、４０８ｂと、を有する。また、トランジスタ４５０上には、絶縁層４１２および絶縁層４１８が設けられている。なお、絶縁層４１２および絶縁層４１８は、必須の構成要素ではないから、適宜省略することができる。
【０１９０】
酸化物半導体層４０６ａには、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などが用いられる。
【０１９１】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【０１９２】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。また、本明細書でいうＩｎ−Ｇａ−Ｚｎ−Ｏで表記される酸化物半導体材料は、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）であり、ｍが自然数でないことは、ＩＣＰ−ＭＳ分析や、ＲＢＳ分析を用いて確認することができる。
【０１９３】
酸化物半導体層の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下とすることが好ましい。
【０１９４】
＜トランジスタの作製方法＞
次に、上述した薄膜トランジスタの作製方法について図１５（Ａ）乃至図１５（Ｄ）を参照して説明する。
【０１９５】
まず、基板４００上にゲート電極層４１１を形成した後、該ゲート電極層４１１を覆うようにゲート絶縁層４０２を形成する。その後、ゲート絶縁層４０２上に、酸化物半導体層４０６を形成する（図１５（Ａ）参照）。
【０１９６】
基板４００として、例えば、ガラス基板を用いることができる。ガラス基板は、無アルカリガラス基板であることが望ましい。無アルカリガラス基板として、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラス等のガラス材料が用いられる。基板４００は、ガラス基板の他にも、セラミック基板、石英基板、サファイア基板等の絶縁体でなる絶縁性基板や、シリコン等の半導体材料でなる半導体基板の表面を絶縁材料で被覆したもの、金属やステンレス等の導電体でなる導電性基板の表面を絶縁材料で被覆したもの、を用いることができる。また、プラスチック等の可撓性を有する合成樹脂からなる基板は、耐熱温度が一般的に低い傾向があるが、後の作製工程における処理温度に耐えられるのであれば、基板４００として用いることが可能である。
【０１９７】
ゲート電極層４１１は、基板４００上に導電層を形成し、該導電層を選択的にエッチングすることで形成することができる。ゲート電極層４１１は、スパッタリング法をはじめとするＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などのＣＶＤ法を用いて形成することができる。また、ゲート電極層４１１は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属材料や、上述した元素を成分とする合金材料等を用いて形成することができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数を含む材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を一または複数含有させた材料を用いてもよい。
【０１９８】
また、ゲート電極層４１１は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１９９】
ゲート電極層４１１は、単層構造としてもよいし、２層以上の積層構造としてもよい。なお、本実施の形態では、ゲート電極層４１１の形成後に、比較的高い温度で熱処理が行われるため、ゲート電極層４１１は、この熱処理に耐えうる程度の耐熱性を有する材料を用いて形成することが望ましい。耐熱性を有する材料としては、例えば、チタン、タンタル、タングステン、モリブデンなどである。また、不純物元素を添加することにより導電性を高めたポリシリコンなども用いることができる。
【０２００】
ゲート絶縁層４０２は、ＣＶＤ法やスパッタリング法などを用いて形成することができる。また、ゲート絶縁層４０２は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成することが好ましい。ゲート絶縁層４０２は、単層構造としてもよいし、二層以上の積層構造としてもよい。ゲート絶縁層の膜厚は、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。
【０２０１】
また、ゲート絶縁層４０２として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲートリークを低減できる。さらには、ｈｉｇｈ−ｋ材料を用いた層と、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化アルミニウム層のいずれか一以上と、の積層構造とすることができる。
【０２０２】
なお、ゲート絶縁層４０２は、できるだけ、水素や水などの不純物を含まないように形成することが好ましい。ゲート絶縁層４０２に水素や水が含まれると、水素の酸化物半導体層４０６ａへの侵入や、水素による酸化物半導体層４０６ａ中の酸素の引き抜きが生じ、トランジスタの特性が悪化するおそれがあるからである。
【０２０３】
例えば、スパッタリング法などを用いてゲート絶縁層４０２を形成する場合には、処理室内の残留水分を除去した状態で形成することが望ましい。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気した処理室は、水素や水などが十分に除去されているため、ゲート絶縁層４０２に含まれる不純物の濃度を低減することができる。
【０２０４】
また、マイクロ波（例えば、周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の高い高品質なゲート絶縁層４０２を形成できる点で好適である。また、酸化物半導体層４０６ａと高品質なゲート絶縁層４０２とが密接することにより、界面準位を低減して界面特性を良好なものとすることができる。特に、１×１０１１／ｃｍ３以上のプラズマ密度を達成できる高密度プラズマ装置を用いるのが好ましい。このようにゲート絶縁層４０２との界面特性を良好にするとともに、酸化物半導体の不純物、特に水素や水などを排除することで、ゲートバイアス・熱ストレス試験（ＢＴ試験：例えば、８５℃、２×１０６Ｖ／ｃｍ、１２時間など）に対しても、しきい値電圧（Ｖｔｈ）が変動しない安定なトランジスタを得ることが可能である。
【０２０５】
また、ゲート電極層４１１を形成する際には、水素や水などの不純物が、濃度数ｐｐｍ程度、濃度数ｐｐｂ程度にまで、低減された高純度ガスを用いることが望ましい。
【０２０６】
なお、後の工程でｉ型化又は実質的にｉ型化される酸化物半導体層（高純度化された酸化物半導体層）は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体層に接するゲート絶縁層（ＧＩ）は、高品質化が要求される。従ってμ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁層が密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できることが重要である。
【０２０７】
酸化物半導体層４０６は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素の混合雰囲気下においてスパッタリング法により形成することができる。酸化物半導体層４０６の形成雰囲気は、例えば、水素、水、水酸基、水素化物などの不純物が、濃度数ｐｐｍ程度（望ましくは濃度数ｐｐｂ程度）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【０２０８】
酸化物半導体層４０６をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層４０２の表面に付着している粉状物質（パーティクル、ゴミともいう）を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
【０２０９】
酸化物半導体層４０６は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【０２１０】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【０２１１】
本実施の形態では、酸化物半導体層４０６としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体ターゲットを用いて、非晶質の酸化物半導体層４０６をスパッタリング法により形成することとする。
【０２１２】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体層４０６をスパッタリング法で形成するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で現されるターゲットを用いればよい。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組成比を有するターゲットなどを用いても良い。また、酸化物半導体ターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］の組成比を有するターゲット、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。また、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、酸化物半導体層４０６にＳｉＯｘ（Ｘ＞０）を含ませることもできる。
【０２１３】
酸化物半導体ターゲット中の酸化物半導体の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い酸化物半導体ターゲットを用いることにより、緻密な構造の酸化物半導体層４０６を形成することが可能である。
【０２１４】
酸化物半導体層４０６の形成の際には、例えば、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下に熱する。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層４０６を形成する。基板を熱しながら酸化物半導体層４０６を形成することにより、酸化物半導体層４０６に含まれる不純物を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、上述の吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプを用いて排気した処理室は、水素や水などが除去されているため、酸化物半導体層４０６に含まれる不純物の濃度を低減することができる。
【０２１５】
酸化物半導体層４０６の形成条件としては、例えば、基板とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状もしくはフレーク状の物質）が軽減でき、膜厚分布も均一となるため好ましい。酸化物半導体層４０６の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。ただし、適用する酸化物半導体材料や用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択すればよい。
【０２１６】
次に、酸化物半導体層４０６を選択的にエッチングして、島状の酸化物半導体層４０６ａを形成する。その後、ゲート絶縁層４０２及び酸化物半導体層４０６ａを覆うように導電層を形成し、該導電層をエッチングすることで、ソース電極層及びドレイン電極層４０８ａ、４０８ｂを形成する（図１５（Ｂ）参照）。
【０２１７】
酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれか、または両方を組み合わせて行うことができる。酸化物半導体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）は適宜設定する。
【０２１８】
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法などを用いることができる。この場合にも、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）は適宜設定する必要がある。
【０２１９】
ドライエッチングに用いることができるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いてもよい。
【０２２０】
ウェットエッチングに用いることができるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）などがある。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
【０２２１】
次に、酸化物半導体層４０６ａに対して、第１の熱処理を行うことが好ましい。第１の熱処理を行うことによって、酸化物半導体層４０６ａ中の、過剰な水（水酸基を含む）や水素などを除去することができる。第１の熱処理の温度は、例えば、４００℃以上７５０℃以下、または４００℃以上基板の歪み点未満とする。第１の熱処理は、例えば、抵抗発熱体などを用いた電気炉に基板４００を導入し、窒素雰囲気下、４５０℃、１時間で行うことができる。この間、酸化物半導体層４０６ａは、大気に触れさせず、水や水素の混入を防ぐことが好ましい。
【０２２２】
熱処理装置は、電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であってもよい。例えば、ランプ加熱式のＲＴＡ（ＬＲＴＡ；Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、加熱された気体を用いるガス加熱式のＲＴＡ（ＧＲＴＡ；Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、又はランプ加熱式とガス加熱式の両方を備えたＲＴＡ装置等を用いることができる。また、ガス加熱式の装置を用いる場合、ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０２２３】
例えば、第１の熱処理として、６５０℃〜７００℃の高温に熱した不活性ガス雰囲気中に基板を投入し、数分間熱した後、当該不活性ガス雰囲気から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の耐熱温度を超える温度条件であっても適用が可能となる。例えば、ガラス基板を用いる場合、耐熱温度（歪み点）を超える温度では基板のシュリンクが問題となるが、短時間の熱処理の場合にはこれは問題とならない。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因する欠陥を低減することができるためである。
【０２２４】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。また、Ｈ２Ｏが２０ｐｐｍ以下の超乾燥空気中で、さらに好ましくは、Ｈ２Ｏが１ｐｐｍ以下の超乾燥空気中で、第１の熱処理を行っても良い。このような第１の熱処理によって第１の酸化物半導体層４０６中の水（水酸基を含む）や水素などを除去することができる。
【０２２５】
以上のような第１の熱処理を行うことにより、酸化物半導体層４０６に含まれる水素を低減し、好ましくは、酸化物半導体層４０６に含まれる水素を除去し、酸化物半導体層の主成分以外の不純物が極力含まれないように高純度化することができる。
【０２２６】
なお、酸化物半導体層に行う第１の熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体層４０６に対して行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板を取り出した後、マスクを用いたエッチングなどを行う。
【０２２７】
酸化物半導体層に対する脱水化、脱水素化のための熱処理は、酸化物半導体層の形成後、酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、ソース電極層及びドレイン電極層上に保護絶縁膜を形成した後、のいずれの工程で行っても良い。
【０２２８】
ソース電極層及びドレイン電極層４０８ａ、４０８ｂは、酸化物半導体層４０６ａを覆うように、導電層を形成した後、導電層を選択的にエッチングして形成する。導電層は、スパッタリング法や真空蒸着法を用いて形成することができる。導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属材料、上述した元素を成分とする合金材料、又は上述した元素を組み合わせた合金材料等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、イットリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を一または複数含有させた材料を用いてもよい。
【０２２９】
また、ソース電極層及びドレイン電極層４０８ａ、４０８ｂは、単層構造としてもよいし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜上のアルミニウム膜を積層し、さらにアルミニウム膜上のチタン膜を積層する３層構造などが挙げられる。
【０２３０】
導電層に、酸化物半導体層４０６ａの脱水化、脱水素化のための熱処理を行う場合には、この熱処理に耐えうる程度の耐熱性を有する導電層を用いることが好ましい。
【０２３１】
導電層のエッチングの際に、酸化物半導体層４０６ａは除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
【０２３２】
本実施の形態では、導電層としてチタン膜を用いて、酸化物半導体層４０６ａにはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いて、エッチャントとして過水アンモニア水（アンモニア、水、過酸化水素水の混合液）を用いる。
【０２３３】
なお、導電層のエッチングの際に、酸化物半導体層４０６ａは一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層４０６ａとなることもある。また、当該工程において用いるマスクをインクジェット法で形成してもよい。マスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２３４】
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、アッシングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０２３５】
次に、亜酸化窒素（Ｎ２Ｏ）、窒素（Ｎ２）、またはアルゴン（Ａｒ）などのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０２３６】
次に、酸化物半導体層４０６ａ、及びソース電極層及びドレイン電極層４０８ａ、４０８ｂを覆うように、絶縁層４１２を形成する（図１５（Ｃ）参照）。
【０２３７】
絶縁層４１２は、スパッタリング法やＣＶＤ法など、絶縁層４１２に水や水素などの不純物を混入させない方法を適宜用いて形成することができる。絶縁層４１２に水素が含まれると、水素の酸化物半導体層４０６ａへの侵入が生じ、酸化物半導体層４０６ａのバックチャネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成される。よって、絶縁層４１２はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
【０２３８】
絶縁層４１２は、酸化珪素、酸化窒化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。特にスパッタリング法を用いて形成される酸化珪素膜が好ましい。なお、絶縁層４１２は、単層構造としてもよいし、積層構造としてもよい。絶縁層４１２の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下、好ましくは、５０ｎｍ以上２００ｎｍ以下とすることができる。
【０２３９】
次に、酸化物半導体層４０６ａに対して、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うことが好ましい。第２の熱処理を行うことによって、該酸化物半導体層４０６ａの酸素欠損に酸素を供給して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することができる。また、第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを低減することができる。第２の熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下とする。第２の熱処理は、例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行うことができる。
【０２４０】
以上の工程により、トランジスタ４５０を形成することができる。
【０２４１】
絶縁層４１２上に、さらに、絶縁層４１８を形成してもよい。絶縁層４１８は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁材料を用いることが好ましく、例えば、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウム膜などを用いる。本実施の形態では、例えば、ＲＦスパッタリング法を用いて窒化珪素膜を形成する。ＲＦスパッタリング法は、量産性がよいため、絶縁層４１８の成膜方法として好ましい（図１５（Ｄ）参照）。
【０２４２】
なお、第１の熱処理及び第２の熱処理の条件、または酸化物半導体層４０６ａの材料によっては、酸化物半導体層４０６ａの一部が結晶化し、酸化物半導体層４０６ａ中に微結晶または多結晶が形成される場合もある。このように、酸化物半導体層４０６ａを、非単結晶領域を有する構造とすることによって、より電界効果移動度及びオン電流の高いトランジスタとすることができる。また、酸化物半導体層４０６ａが非晶質構造の場合は、複数の素子間における特性のばらつきを低減することができる。
【０２４３】
以上のような第１の熱処理を行うことにより、酸化物半導体層４０６に含まれる水素を低減し、好ましくは、酸化物半導体層４０６に含まれる水素を除去し、酸化物半導体層４０６の主成分以外の不純物が極力含まれないように高純度化することができる。これにより、過剰な水素原子により形成される欠陥準位を低減することができる。このときの酸化物半導体層４０６の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下が好ましい。また、酸化物半導体層４０６のキャリア密度が１×１０１４ｃｍ−３未満、好ましくは１×１０１２ｃｍ−３未満、さらに好ましくは１．４５×１０１０ｃｍ−３未満が好ましい。即ち、酸化物半導体層４０６のキャリア密度は、限りなくゼロに近い。また、バンドギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
【０２４４】
このような高純度化された酸化物半導体層４０６をチャネル形成領域に用いると、トランジスタのオフ電流を低減することができる。オフ電流は、直接再結合または間接再結合による正孔と電子の生成−再結合によって流れるが、酸化物半導体層はバンドギャップが広く、電子の励起のために大きな熱エネルギーが必要であるため、直接再結合及び間接再結合が生じにくい。オフ状態では、少数キャリアであるホールは実質的にゼロであるため、直接再結合及び間接再結合が生じにくく、オフ電流は限りなく低減できる。このため、オフ電流を低減し、且つオン電流及び電界効果移動度を向上させた、優れた特性を有するトランジスタとなる。
【０２４５】
以上のように、高純度化された酸化物半導体層は通路（パス）として機能し、キャリアは電極のソース、ドレインにより供給される。酸化物半導体の電子親和力χおよびフェルミレベル、理想的には真性フェルミレベルと一致したフェルミレベルと、ソース、ドレインの電極の仕事関数とを適宜選択することで、酸化物半導体層のキャリア密度を低減したまま、ソース電極及びドレイン電極からキャリアを注入させることが可能となり、ｎ型トランジスタ及びｐ型トランジスタを適宜作製することができる。
【０２４６】
また、高純度化された酸化物半導体の真性キャリア密度は、シリコンと比較して、極端に低い。シリコン及び酸化物半導体の真性キャリア密度は、フェルミ・ディラック分布及びボルツマン分布の近似式から求めることが可能であり、シリコンの真性キャリア密度ｎｉは１．４５×１０１０ｃｍ−３、酸化物半導体（ここでは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ層）の真性キャリア密度ｎｉは１．２×１０−７ｃｍ−３となり、前者は後者より真性キャリア密度が１０１７倍大きい。即ち、シリコンと比較して、酸化物半導体の真性キャリア密度が極端に低いことが分かる。
【０２４７】
本実施の形態では、ボトムゲート構造の薄膜トランジスタを作製する場合について説明したが、本発明の一態様はこれに限定されず、トップゲート構造の薄膜トランジスタを作製することもできる。
【０２４８】
〈酸化物半導体を用いたトランジスタの電動機構〉
次に、酸化物半導体を用いたトランジスタの電導機構につき、図２３乃至図２６を用いて説明する。なお、以下の説明では、理解の容易にするため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎないことを付記する。
【０２４９】
図２３は、酸化物半導体を用いた逆スタガー型のトランジスタ（薄膜トランジスタ）の断面図である。ゲート電極層（ＧＥ）上にゲート絶縁層（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、その上にソース電極層（Ｓ）及びドレイン電極層（Ｄ）が設けられている。
【０２５０】
図２４（Ａ）、図２４（Ｂ）には、図２３のＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。図２４（Ａ）はソースとドレインの間の電位差をゼロ（等電位、ＶＤ＝０Ｖ）とした場合を示しており、図２４（Ｂ）はソースに対しドレインの電位を高くした場合（ＶＤ＞０）を示している。
【０２５１】
図２５（Ａ）、図２５（Ｂ）には、図２３におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）を示す。図２５（Ａ）は、ゲート（ＧＥ１）に正の電位（＋ＶＧ）が与えられた状態であり、ソースとドレインとの間にキャリア（電子）が流れるオン状態を示している。また、図２５（Ｂ）は、ゲート（ＧＥ１）に負の電位（−ＶＧ）が印加された状態であり、オフ状態（少数キャリアは流れない状態）である場合を示す。
【０２５２】
図２６は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す。
【０２５３】
金属中の電子は縮退しているため、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体はｎ型であり、そのフェルミ準位（Ｅｆ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において水素はドナーでありｎ型化する要因の一つであることが知られている。また、酸素欠損もｎ型化する一つの要因であることが知られている。
【０２５４】
これに対して開示する発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化し、かつ、酸素欠損を除去することにより真性（ｉ型）とし、または真性に近づけた酸化物半導体である。すなわち、不純物元素を添加してｉ型化するのでなく、水素や水等の不純物や酸素欠損を極力除去することにより、高純度化されたｉ型（真性半導体）またはそれに近づけることを特徴としている。これにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同程度とすることができる。
【０２５５】
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は４．３ｅＶと言われている。ソース電極やドレイン電極を構成するチタン（Ｔｉ）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。
【０２５６】
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、両者が接触すると図２４（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
【０２５７】
図２４（Ｂ）において黒丸（●）は電子を示す。ドレインに正の電位が与えられると、電子はバリア（ｈ）をこえて酸化物半導体に注入され、ドレインに向かって流れる。バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレイン電圧が印加される場合には、電圧印加のない図２４（Ａ）のバリアの高さ、すなわちバンドギャップ（Ｅｇ）の１／２、より低くなる。
【０２５８】
このとき電子は、図２５（Ａ）で示すように、ゲート絶縁層と高純度化された酸化物半導体との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
【０２５９】
また、図２５（Ｂ）に示すように、ゲート電極（ＧＥ１）に負の電位（逆バイアス）が与えられると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
【０２６０】
例えば、薄膜トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長が３μｍの素子であっても、室温においてオフ電流が１０−１３Ａ以下であり、サブスレッショルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．（ゲート絶縁層膜厚１００ｎｍ）が得られる。
【０２６１】
このように、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより、薄膜トランジスタの動作を良好なものとすることができる。例えば、室温に置けるオフ電流を１×１０−２０Ａ（１０ｚＡ（ゼプトアンペア））から、１×１０−１９Ａ（１００ｚＡ）程度にまで低減することも可能である。
【０２６２】
上述した酸化物半導体は、電気的特性変動を抑止するため、変動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を意図的に排除し、かつ不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料である酸素を供給することによって、高純度化及び電気的にＩ型（真性）化された酸化物半導体である。
【０２６３】
よって酸化物半導体中の水素は少なければ少ないほどよく、酸化物半導体に含まれる水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下として、酸化物半導体に含まれる水素をゼロに近いほど極力除去する。なお、酸化物半導体の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行えばよい。
【０２６４】
また、高純度化された酸化物半導体中にはキャリアが極めて少なく（ゼロに近い）、キャリア密度は１×１０１２ｃｍ−３未満、好ましくは１．４５×１０１０ｃｍ−３未満である。即ち、酸化物半導体層のキャリア密度は、限りなくゼロにする。酸化物半導体層中にキャリアが極めて少ないため、薄膜トランジスタでは、オフ電流を少なくすることができる。オフ電流は少なければ少ないほど好ましい。薄膜トランジスタは、チャネル幅（ｗ）が１μｍあたりの電流値が１００ａＡ（つまり、１００ａＡ／μｍ）以下、好ましくは１０ａＡ（つまり、１０ａＡ／μｍ）以下、さらに好ましくは１ａＡ（つまり、１ａＡ／μｍ）以下である。さらに、ｐｎ接合がなく、ホットキャリア劣化がないため、これらに薄膜トランジスタの電気的特性が影響を受けない。
【０２６５】
このように、酸化物半導体層に含まれる水素を徹底的に除去することにより高純度化された酸化物半導体層を薄膜トランジスタのチャネル形成領域に用いた薄膜トランジスタは、オフ電流を極めて小さくすることができる。つまり、薄膜トランジスタの非導通状態において、酸化物半導体層を絶縁体と見なして回路設計を行うことができる。一方で、酸化物半導体層は、薄膜トランジスタの導通状態においては、非晶質シリコンで形成される半導体層よりも高い電流供給能力を見込むことができる。
【０２６６】
また、低温ポリシリコンを具備する薄膜トランジスタでは、酸化物半導体を用いて作製された薄膜トランジスタと比べて、オフ電流が１００００倍程度大きい値であると見積もって設計等行っている。そのため、酸化物半導体を有する薄膜トランジスタでは、低温ポリシリコンを具備する薄膜トランジスタに比べて、保持容量が同等（０．１ｐＦ程度）である際、電圧の保持期間を１００００倍程度に引き延ばすことができる。一例として、動画表示を毎秒６０フレームで行う場合、１回の信号書き込みによる保持期間を１００００倍の１６０秒程度とすることができる。そして、少ない画像信号の書き込み回数でも、表示部での静止画の表示を行うことができる。
【０２６７】
本実施の形態に示すトランジスタを、実施の形態１乃至実施の形態３に示す半導体装置に適用することにより、半導体装置の駆動能力の向上を図ることができる。
【０２６８】
（実施の形態６）
本実施の形態では、表示装置の一例について説明する。
【０２６９】
図１８（Ａ）は、表示装置の一例を示す。図１８（Ａ）に示す表示装置は、回路５３６１、回路５３６２、回路５３６３＿１、回路５３６３＿２及び画素部５３６４を有するものとする。画素部５３６４には、回路５３６２から複数の配線５３７１が延伸して配置され、回路５３６３＿１、及び回路５３６３＿２から複数の配線５３７２が延伸して配置されている。そして、複数の配線５３７１と複数の配線５３７２との交差領域には、各々、画素５３６７がマトリクス状に配置されている。
【０２７０】
回路５３６１は、回路５３６２、回路５３６３＿１及び回路５３６３＿２が動作するタイミングを制御する機能を有するものとする。そのために、回路５３６１は、映像信号５３６０に応じて、回路５３６２、回路５３６３＿１及び回路５３６３＿２に、信号、電圧又は電流などを供給する。例えば、回路５３６１は、回路５３６２に、ソースドライバ回路用スタート信号（ＳＳＰ）、ソースドライバ回路用クロック信号（ＳＣＫ）、ソースドライバ回路用反転クロック信号（ＳＣＫＢ）、ビデオ信号用データ（ＤＡＴＡ）、ラッチ信号（ＬＡＴ）を供給するものとする。また、回路５３６１は、回路５３６３＿１、及び回路５３６３＿２に、ゲートドライバ回路用スタート信号（ＧＳＰ）、ゲートドライバ回路用クロック信号（ＧＣＫ）、及びゲートドライバ回路用反転クロック信号（ＧＣＫＢ）を供給するものとする。このように、回路５３６１は、コントローラ、制御回路、タイミングジェネレータ、電源回路、又はレギュレータなどとしての機能を有するものとする。
【０２７１】
回路５３６２は、回路５３６１から供給される信号（例えば、ＳＳＰ、ＳＣＫ、ＳＣＫＢ、ＤＡＴＡ、ＬＡＴ）に応じて、ビデオ信号を複数の配線５３７１に出力する機能を有するものとする。つまり、回路５３６２は、ソースドライバ回路としての機能を有するものとする。
【０２７２】
回路５３６３＿１及び回路５３６３＿２は、回路５３６１から供給される信号（ＧＳＰ、ＧＣＫ、ＧＣＫＢ）に応じて、ゲート信号を複数の配線５３７２に出力する機能を有するものとする。つまり、回路５３６３＿１及び回路５３６３＿２は、ゲートドライバ回路として機能することが可能である。
【０２７３】
なお、図１８（Ａ）に示す表示装置では、回路５３６３＿１と回路５３６３＿２とに、同じ信号が供給されているので、回路５３６３＿１と回路５３６３＿２とは、おおむね等しいタイミングで、ゲート信号を複数の配線５３７２に出力することが多い。これにより、回路５３６３＿１及び回路５３６３＿２の負荷を小さくすることができる。ただし、本実施の形態の一例は、これに限定されない。例えば、図１８（Ｂ）に示すように、回路５３６３＿１と回路５３６３＿２とには、別々の信号が入力されることが可能である。これにより、複数の配線５３７２の一部（例えば奇数行）を回路５３６３＿１が制御し、複数の配線５３７２の別の一部（例えば偶数行）を回路５３６３＿２が制御することができる。そのため、回路５３６３＿１及び回路５３６３＿２の駆動周波数を小さくすることができる。
【０２７４】
なお、図１８（Ｂ）に示すように、表示装置は、回路５３６５及び照明装置５３６６を有することが可能である。回路５３６５は、回路５３６１から供給されるバックライト制御信号（ＢＬＣ）に応じて、照明装置５３６６に供給する電力の量、又は時間などを制御する機能を有するものとする。これにより、照明装置５３６６の輝度（又は平均輝度）を映像信号５３６０に応じて制御することができる。そのため、バックライトエリア制御を実現することができる。または、画像が全体的に暗いときには、照明装置５３６６の輝度を低くし、画像が全体的に明るい場合には、照明装置５３６６の輝度を高くすることができる。こうして、コントラスト比の向上、又は消費電力の削減を図ることができる。
【０２７５】
なお、複数の配線５３７１及び複数の配線５３７２は、信号線としての機能を有するものとする。特に、複数の配線５３７１は、ソース信号線（ビデオ信号線ともいう）としての機能を有するものとする。特に、複数の配線５３７２は、ゲート信号線（走査信号線又は選択信号線ともいう）としての機能を有するものとする。
【０２７６】
なお、回路５３６３＿１と回路５３６３＿２との一方を省略することが可能である。または、回路５３６３＿１及び回路５３６３＿２と同様の機能を有する回路を新たに設けることが可能である。
【０２７７】
なお、画素部５３６４には、画素５３６７の構成に応じて、一つ又は複数の配線（例えば、容量線、電源線、ゲート信号線及び／又はソース信号線など）を配置することが可能である。このような場合、新たに設ける配線の電位を制御するための回路も、新たに設けることが可能である。特に、表示素子として、液晶素子又は電気泳動素子などを用いる場合、画素部５３６４には容量線を設けることが好ましい。特に、表示素子として、ＥＬ素子を用いる場合、電源を画素部５３６４に設けることが好ましい。
【０２７８】
次に、図１８（Ａ）に示す表示装置は、図１９（Ａ）に示すように、回路５３６２、回路５３６３＿１及び回路５３６３＿２は、画素部５３６４と同じ基板５３８０に形成されることが可能である。そして、図１８（Ａ）に示す表示装置の回路５３６１は、画素部５３６４とは別の基板に形成されることが可能である。
【０２７９】
なお、図１８（Ａ）に示す表示装置は、図１９（Ｂ）に示すように、回路５３６１及び回路５３６２は、画素部５３６４とは別の基板に形成されることが可能である。回路５３６３＿１及び回路５３６３＿２の駆動周波数は、回路５３６１及び回路５３６２と比較して、低い場合が多いので、回路５３６１及び回路５３６２は、回路５３６３＿１及び回路５３６３＿２と別の基板に形成するのが好ましい。この結果、回路５３６１及び回路５３６２の駆動周波数を高くすることができるので、表示装置を大きくすることができる。また、回路５３６３＿１及び回路５３６３＿２を画素部５３６４と同一基板上に形成できるので、表示装置を安価に製造することができる。
【０２８０】
なお、図１８（Ａ）に示す表示装置は、図１９（Ｃ）に示すように、回路５３６２ａ（回路５３６２の一部）が画素部５３６４と同じ基板に形成され、回路５３６１及び回路５３６２ｂ（回路５３６２の別の一部）が画素部５３６４とは別の基板に形成されることが可能である。回路５３６２ａとしては、スイッチ、シフトレジスタ及び／又はセレクタなどの比較的駆動周波数が低い回路を用いることが可能である。そのため、回路５３６１及び回路５３６２ｂの駆動周波数を高くすることができるので、表示装置を大きくすることができる。または、回路５３６２ａ、回路５３６３＿１及び回路５３６３＿２を画素部５３６４と同一基板上に形成できるので、表示装置を安価に製造することができる。
【０２８１】
なお、図１８（Ａ）に示す表示装置は、図１９（Ｄ）に示すように、回路５３６１ａ（回路５３６１の一部）が画素部５３６４と同じ基板に形成され、回路５３６１ｂ（回路５３６１の別の一部）が画素部５３６４とは別の基板に形成されることが可能である。
【０２８２】
なお、画素部５３６４とは別の基板に形成される回路（外部回路ともいう）は、入力端子５３８１を介して、画素部５３６４と同じ基板に形成される回路又は配線に、信号、電圧、又は電流などを供給することが多い。
【０２８３】
なお、外部回路は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式を用いて、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）に実装することが可能である。または、当該外部回路は、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式によって画素部５３６４と同じ基板５３８０に実装することが可能である。
【０２８４】
なお、外部回路は、単結晶基板又はＳＯＩ基板などに形成されることが好ましい。これにより、駆動周波数の向上、駆動電圧の向上又は出力信号のばらつきの低減などを図ることができる。
【０２８５】
なお、本実施の形態の表示装置は、実施の形態１〜実施の形態４に示す半導体装置を適用することができる。特に、回路５３６２及び回路５３６３として、実施の形態１〜実施の形態４に示す半導体装置を用いることが可能である。これにより、画素部５３６４を駆動する回路（例えば回路５３６２及び回路５３６３）の駆動能力の向上を図ることができる。したがって、画素の解像度の向上を図ることができる。または、表示装置を大型にすることができる。
【０２８６】
なお、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイなど、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
【０２８７】
ＥＬ素子の一例としては、陽極と、陰極と、陽極と陰極との間に挟まれたＥＬ層と、を有する素子などがある。ＥＬ層の一例としては、１重項励起子からの発光（蛍光）を利用するもの、３重項励起子からの発光（燐光）を利用するもの、１重項励起子からの発光（蛍光）を利用するものと３重項励起子からの発光（燐光）を利用するものとを含むもの、有機物によって形成されたもの、無機物によって形成されたもの、有機物によって形成されたものと無機物によって形成されたものとを含むもの、高分子の材料を含むもの、低分子の材料を含むもの、又は高分子の材料と低分子の材料とを含むもの、などがある。ただし、これに限定されず、ＥＬ素子として様々なものを用いることができる。
【０２８８】
なお、液晶素子の一例としては、液晶の光学的変調作用によって光の透過又は非透過を制御する素子がある。その素子は一対の電極と液晶層により構造されることが可能である。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む）によって制御される。なお、具体的には、液晶素子の一例としては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス液晶（ＰＡＬＣ）、バナナ型液晶などを挙げることができる。また液晶の駆動方法としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
【０２８９】
なお、電子ペーパーの表示方法の一例としては、分子により表示されるもの（光学異方性、染料分子配向など）、粒子により表示されるもの（電気泳動、粒子移動、粒子回転、相変化など）、フィルムの一端が移動することにより表示されるもの、分子の発色／相変化により表示されるもの、分子の光吸収により表示されるもの、又は電子とホールが結合して自発光により表示されるものなどを用いることができる。具体的には、電子ペーパーの表示方法の一例としては、マイクロカプセル型電気泳動、水平移動型電気泳動、垂直移動型電気泳動、球状ツイストボール、磁気ツイストボール、円柱ツイストボール方式、帯電トナー、電子粉流体（登録商標）、磁気泳動型、磁気感熱式、エレクトロウェッティング、光散乱（透明／白濁変化）、コレステリック液晶／光導電層、コレステリック液晶、双安定性ネマチック液晶、強誘電性液晶、２色性色素・液晶分散型、可動フィルム、ロイコ染料による発消色、フォトクロミック、エレクトロクロミック、エレクトロデポジション、フレキシブル有機ＥＬなどがある。ただし、これに限定されず、電子ペーパー及びその表示方法として様々なものを用いることができる。ここで、電子ペーパーの表示方法としてマイクロカプセル型電気泳動を用いることによって、電気泳動方式の欠点である泳動粒子の凝集、沈殿を解決することができる。また、電子ペーパーの表示方法として電子粉流体（登録商標）を用いることによって、高速応答性、高反射率、広視野角、低消費電力、メモリ性などのメリットを有する。
【０２９０】
なお、光源を必要とする表示装置、例えば、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）、グレーティングライトバルブ（ＧＬＶ）を用いた表示装置、デジタルマイクロミラーデバイス（ＤＭＤ）を用いた表示装置などの光源の一例としては、エレクトロルミネッセンス、冷陰極管、熱陰極管、ＬＥＤ、レーザー光源、水銀ランプなどを用いることができる。ただし、これに限定されず、光源として様々なものを用いることができる。
【０２９１】
なお、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。トランジスタを形成する基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、又は塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
【０２９２】
なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
【０２９３】
なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能である。
【０２９４】
なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されていることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させるために必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩＣチップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＳＭＴ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板などを用いてガラス基板と接続することが可能である。
【０２９５】
なお、駆動回路（例えば回路５３６２及び回路５３６３）を構成するトランジスタ、及び／又は画素部５３５４を構成するトランジスタとして、実施の形態５に示すトランジスタを用いることができる。
【０２９６】
（実施の形態７）
本実施の形態では、画素の一例及びその画素の駆動方法について説明する。特に、メモリ性を有する表示素子を含む画素の一例及びその画素の駆動方法の一例について説明する。
【０２９７】
図２０（Ａ）は、画素の回路図の一例を示す。画素５４５０は、トランジスタ５４５１、容量素子５４５２及び表示素子５４５３を有する。トランジスタ５４５１の第１の端子は、配線５４６１と接続される。トランジスタ５４５１の第２の端子は、容量素子５４５２の一方の電極及び表示素子５４５３の一方の電極（画素電極ともいう）と接続される。トランジスタ５４５１のゲートは、配線５４６２と接続される。容量素子５４５２の他方の電極は、配線５４６３と接続される。表示素子５４５３の他方の電極は、電極５４５４（コモン電極、共通電極、対向電極、カソード電極ともいう）と接続される。
【０２９８】
なお、表示素子５４５３の一方の電極を、電極５４５５と示す。
【０２９９】
表示素子５４５３は、メモリ性を有することが好ましい。表示素子５４５３又は表示素子の駆動方式としては、マイクロカプセル型電気泳動方式、マイクロカップ型電気泳動方式、水平移動型電気泳動方式、垂直移動型電気泳動方式、ツイストボール方式、粉体移動方式、電子粉流体（登録商標）方式、コレステリック液晶素子、カイラルネマチック液晶、反強誘電性液晶、高分子分散型液晶、帯電トナー、エレクトロウェッティング方式、エレクトロクロミズム方式、エレクトロデポジション方式などがある。
【０３００】
図２０（Ｂ）は、マイクロカプセル型の電気泳動方式を用いた画素の断面図を示す。電極５４５４と電極５４５５との間に、複数のマイクロカプセル５４８０が配置される。複数のマイクロカプセル５４８０は、樹脂５４８１により固定される。樹脂５４８１は、バインダとしての機能を有する。樹脂５４８１は、透光性を有するとよい。ただし、電極５４５４と電極５４５５とマイクロカプセル５４８０とによって形成される空間には、空気又は不活性ガスなどの気体が充填されうる。なお、電極５４５４と電極５４５５との一方又は両方の表面に粘着剤等を含む層を形成して、マイクロカプセル５４８０を固定することもできる。
【０３０１】
マイクロカプセル５４８０は、膜５４８２と、液体５４８３と、粒子５４８４と、粒子５４８５とを有する。液体５４８３と、粒子５４８４と、粒子５４８５とは、膜５４８２の中に封入されている。膜５４８２は、透光性を有する。液体５４８３は、分散液としての機能を有する。液体５４８３により、粒子５４８４及び粒子５４８５を膜５４８２内に分散させることができる。なお、液体５４８３は、透光性を有し、無着色であるとよい。粒子５４８４及び粒子５４８５とは、互いに異なる色である。例えば、粒子５４８４及び粒子５４８５の一方は、黒色であり、粒子５４８４及び粒子５４８５の他方は、白色であるとよい。なお、粒子５４８４及び粒子５４８５は、互いの電荷密度が異なるように、帯電されている。例えば、粒子５４８４及び粒子５４８５の一方は、正に帯電され、粒子５４８４及び粒子５４８５の他方は、負に帯電される。これにより、電極５４５４と電極５４５５との間に電位差が生じると、粒子５４８４及び粒子５４８５は、電界方向に応じて移動する。こうして、表示素子５４５３の反射率が変化することにより、階調を制御することができる。ただし、マイクロカプセル５４８０の構造は、前述したものに限定されない。例えば、液体５４８３は、着色されることが可能である。別の例として、膜５４８２の中に封入される粒子は、１種類であることが可能である。または、３種類以上であることが可能である。別の例として、粒子５４８４及び粒子５４８５は、白色及び黒色だけでなく、赤色、緑色、青色、シアン、マゼンダ、イエローエメラルドグリーン、朱色などの中から選択することが可能である。
【０３０２】
膜５４８２としては、透光性を有する材料（例えばアクリル樹脂（例えばポリメタクリル酸メチル、ポリメタクリル酸エチルなど）、ユリア樹脂又はアラビアゴムなどの高分子樹脂）などがある。なお、膜５４８２は、ゼラチン状であるとよい。これにより、柔軟性、曲げ強度及び機械的強度などの向上を図ることができるため、フレキシビリティの向上を図ることができる。または、マイクロカプセル５４８０を隙間なく且つ均一に、フィルムなどの基板に配置することができる。
【０３０３】
液体５４８３としては、透光性を有する油性の液体を用いるとよい。具体的には、液体５４８３としては、アルコール系溶媒（例えばメタノール、エタノール、イソプロパノール、ブタノール、オクタノール又はメチルセロソルブなど）、エステル（例えば酢酸エチル又は酢酸ブチルなど）、脂肪族炭化水素（例えばアセトン、メチルエチルケトン、メチルイソブチルケトン等のケトン類、ぺンタン、ヘキサン又はオクタンなど）、脂環式炭化水素（例えばシクロへキサン又はメチルシクロへキサンなど）、長鎖アルキル基を有するベンゼン類等の芳香族炭化水素（例えばベンゼン、トルエン、キシレン、ヘキシルベンゼン、ブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン又はテトラデシルベンゼンなど）、ハロゲン化炭化水素（例えば塩化メチレン、クロロホルム、四塩化炭素又はジクロロエタンなど）、カルボン酸塩、水、若しくはその他の油類などがある。または、これらの材料の中の少なくとも２つ以上の混合物がある。または、これらの材料又はこれらの材料の中の少なくとも２つ以上の混合物に、界面活性剤などを配合したものなどがある。
【０３０４】
粒子５４８４及び粒子５４８５は、各々、顔料により構成される。粒子５４８４及び粒子５４８５を構成する顔料は、互いに異なる色であることが好ましい。例えば、粒子５４８４は、黒色の顔料により構成され、粒子５４８５は、白色の顔料により構成されるとよい。黒色の顔料としては、アニリンブラック又はカーボンブラックなどがある。白色の顔料としては、二酸化チタン、亜鉛華（酸化亜鉛）又は三酸化アンチモンなどがある。なお、これらの顔料には、荷電制御剤（例えば電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス又はコンパウンドなど）、分散剤（例えばチタン系カップリング剤、アルミニウム系カップリング剤又はシラン系カップリング剤など）、潤滑剤又は安定化剤などを添加することが可能である。
【０３０５】
図２１（Ａ）は、表示素子５４５３の方式として、ツイストボール方式を用いる場合の画素の断面図を示す。ツイストボール方式は、表示素子の回転により、反射率を変化させ、階調を制御するものである。図２０（Ｂ）との違いは、電極５４５４と電極５４５５との間に、マイクロカプセル５４８０の代わりに、ツイストボール５４８６が配置されているところである。ツイストボール５４８６は、粒子５４８７と、粒子５４８７の周りに形成されるキャビティ５４８８とにより構成される。粒子５４８７は、半球面をそれぞれある色と該ある色とは異なる色とに塗り分けた球状粒子である。ここでは、粒子５４８７は、半球面をそれぞれ白色と黒色とに塗り分けられているとする。なお、２つの半球面には電荷密度差が設けられている。そのため、電極５４５４と電極５４５５との間に電位差を生じさせることにより、粒子５４８７を電界方向に応じて回転させることができる。キャビティ５４８８は、液体で満たされている。該液体は、液体５４８３と同様なものを用いることができる。ただし、ツイストボール５４８６は、図２１（Ａ）に示す構造に限定されない。例えば、ツイストボール５４８６の構造は、円柱又は楕円などとすることが可能である。
【０３０６】
図２１（Ｂ）は、表示素子５４５３の方式として、マイクロカップ型の電気泳動方式を用いる場合の画素の断面図を示す。マイクロカップアレイは、ＵＶ硬化樹脂等からなり複数の凹部を有するマイクロカップ５４９１に、誘電性溶媒５４９２に分散させた帯電色素粒子５４９３を充填し、封止層５４９４で封止することにより作製できる。封止層５４９４と電極５４５５との間には、粘着層５４９５を形成するとよい。誘電性溶媒５４９２としては、無着色溶媒を用いることが可能であるし、赤や青などの着色溶媒を用いることも可能である。ここでは、帯電色素粒子を１種類有する場合を図示したが、帯電色素粒子を２種類以上有していてもよい。マイクロカップはセルを区切る壁構造を有するため、衝撃や圧力にも十分な耐久性がある。または、マイクロカップの内容物は密閉されているため、環境変化の影響を低減することができる。
【０３０７】
図２１（Ｃ）は、表示素子５４５３の方式として、電子粉流体（登録商標）方式を用いる場合の画素の断面図を示す。電子粉流体（登録商標）は流動性を示し、流体と粒子の特性を兼ね備えた物質である。この方式では、隔壁５５０４でセルを区切り、セル内に電子粉流体（登録商標）５５０２及び電子粉流体（登録商標）５５０３を配置する。電子粉流体（登録商標）５５０２及び電子粉流体（登録商標）５５０３として、白色粒子と黒色粒子とを用いるとよい。ただし、電子粉流体（登録商標）５５０２及び電子粉流体（登録商標）５５０３の種類は、これに限定されない。例えば、電子粉流体（登録商標）５５０２及び電子粉流体（登録商標）５５０３としては、白及び黒以外の２色の有色粒子を用いることが可能である。別の例として、電子粉流体（登録商標）５５０２と電子粉流体（登録商標）５５０３との一方を省略することが可能である。
【０３０８】
配線５４６１には、信号が入力されるものとする。特に、配線５４６１には、表示素子５４５３の階調を制御するための信号（例えばビデオ信号）が入力されるものとする。このように、配線５４６１は、信号線又はソース信号線（ビデオ信号線又はソース線ともいう）としての機能を有するものとする。配線５４６２には、信号が入力されるものとする。特に、配線５４６２には、トランジスタ５４５１の導通状態を制御するための信号（例えばゲート信号、走査信号、選択信号など）が入力されるものとする。このように、配線５４６２は、信号線又はゲート信号線（走査信号線又はゲート線ともいう）としての機能を有するものとする。配線５４６３には、一定の電圧が供給されるものとする。配線５４６３は、容量素子５４５２と接続されている。そのため、配線５４６３は、電源線又は容量線としての機能を有するものとする。電極５４５４には、一定の電圧が供給されているものとする。電極５４５４は、複数の画素又は全ての画素間において、共通である場合が多い。そのため、電極５４５４は、コモン電極（共通電極、対向電極又はカソード電極ともいう）としての機能を有するものとする。
【０３０９】
なお、配線５４６１、配線５４６２、配線５４６３及び電極５４５４に入力される信号又は電圧は、上述したものに限定されず、他にも様々な信号又は様々な電圧などを入力することが可能である。例えば、配線５４６３に、信号を入力することが可能である。これにより、電極５４５５の電位を制御することができるので、配線５４６１に入力される信号の振幅電圧を小さくすることができる。そのため、配線５４６３は、信号線としての機能を有することが可能である。別の例として、電極５４５４に供給する電圧を変化させることにより、表示素子５４５３に印加される電圧を調整することができる。これにより、配線５４６１に入力される信号の振幅電圧を小さくすることができる。
【０３１０】
トランジスタ５４５１は、配線５４６１と電極５４５５との間の導通状態を制御する機能を有する。または、トランジスタ５４５１は、配線５４６１の電位を、電極５４５５に供給するタイミングを制御する機能を有する。または、トランジスタ５４５１は、画素５４５０を選択するタイミングを制御する機能を有する。このように、トランジスタ５４５１は、スイッチ又は選択用トランジスタとしての機能を有するものとする。なお、トランジスタ５４５１は、Ｎチャネル型とする。そのため、トランジスタ５４５１は、配線５４６２にＨ信号が入力されるとオンになり、配線５４６２にＬ信号が入力されるとオフになるものとする。ただし、トランジスタ５４５１の極性は、Ｎチャネル型に限定されず、トランジスタ５４５１は、Ｐチャネル型であることが可能である。この場合、トランジスタ５４５１は、配線５４６２にＬ信号が入力されるとオンになり、配線５４６２にＨ信号が入力されるとオフになるものとする。容量素子５４５２は、電極５４５５と、配線５４６３との間の電位差を保持する機能を有する。または、容量素子５４５２は、電極５４５５の電位を所定の値に維持する機能を有する。これにより、トランジスタ５４５１がオフになっても、表示素子５４５３に電圧が印加し続けることができる。このように、容量素子５４５２は、保持容量としての機能を有するものとする。ただし、トランジスタ５４５１及び容量素子５４５２が有する機能は、前述したものに限定されず、他にも様々な機能を有することが可能である。
【０３１１】
次に、本実施の形態の画素の動作の概略について説明する。表示素子５４５３の階調の制御は、表示素子５４５３に電圧を印加し、表示素子５４５３に電界を発生させることにより行われる。表示素子５４５３に印加される電圧の制御は、電極５４５４の電位及び電極５４５５の電位を制御することにより行われる。具体的には、電極５４５４の電位の制御は、電極５４５４に供給する電圧を制御することにより行われる。電極５４５５の電位の制御は、配線５４６１に入力される信号を制御することにより行われる。なお、配線５４６１に入力される信号は、トランジスタ５４５１がオンになることにより、電極５４５５に供給される。
【０３１２】
なお、表示素子５４５３にかかる電界の強度、表示素子５４５３にかかる電界の向き、表示素子５４５３に電界をかける時間などを制御するにより、表示素子５４５３の階調を制御することができる。なお、電極５４５４と電極５４５５との間に、電位差を生じさせないことにより、表示素子５４５３の階調を保持することができる。
【０３１３】
次に、本実施の形態の画素の動作の一例について説明する。図２２（Ａ）に示すタイミングチャートは、選択期間と非選択期間とを有する期間Ｔについて示す。期間Ｔは、選択期間の開始時刻から、次の選択期間の開始時刻までの間の期間のことをいう。
【０３１４】
選択期間では、配線５４６２にＨ信号が入力されるので、配線５４６２の電位（電位Ｖ５４６２と示す）は、Ｈレベルとなる。そのため、トランジスタ５４５１はオンになるので、配線５４６１と電極５４５５とは導通状態になる。これにより、配線５４６１に入力される信号は、トランジスタ５４５１を介して、電極５４５５に供給される。そして、電極５４５５の電位（電位Ｖ５４５５と示す）は、配線５４６１に入力される信号と等しい値となる。このとき、容量素子５４５２は、電極５４５５と、配線５４６３との間の電位差を保持する。非選択期間では、配線５４６２にＬ信号が入力されるため、配線５４６２の電位は、Ｌレベルになる。そのため、トランジスタ５４５１はオフになるので、配線５４６１と電極５４５５とは非導通状態になる。すると、電極５４５５は浮遊状態になる。このとき、容量素子５４５２は、選択期間における、電極５４５５と配線５４６３との間の電位差を保持している。そのため、電極５４５５の電位は、選択期間における配線５４６１に入力される信号と等しい値のままとなる。こうして、非選択期間において、トランジスタ５４５１がオフになっても、表示素子５４５３に電圧を印加し続けることができる。以上のように、選択期間における配線５４６１に入力される信号を制御することにより、表示素子５４５３に印加される電圧を制御することができる。つまり、表示素子５４５３の階調の制御は、選択期間における配線５４６１に入力される信号を制御することにより行うことができる。
【０３１５】
なお、非選択期間における電極５４５５の電位は、トランジスタ５４５１のオフ電流、トランジスタ５４５１のフィードスルー、トランジスタ５４５１のチャージインジェクションなどの影響により、選択期間における配線５４６１に入力される信号と異なることがある。
【０３１６】
なお、図２２（Ｂ）に示すように、選択期間の一部において、電極５４５５の電位を、電極５４５４と等しい値とすることが可能である。よって、配線５４６１に同じ信号が連続して入力され続けても、選択期間の一部において電極５４５５の電位を変化させることにより、表示素子５４５３の電界強度を変化させることができる。そのため、残像を低減することができる。または、応答速度を早くすることができる。または、画素間の応答速度のばらつきを小さくすることができ、ムラ又は残像を防止することができる。このような駆動方法を実現するためには、選択期間を、期間Ｔ１と期間Ｔ２とに分割するとよい。そして、期間Ｔ１において、配線５４６１に入力される信号を、電極５４５４と等しい値とするとよい。なお、期間Ｔ２においては、配線５４６１に入力される信号は、表示素子５４５３の階調を制御するために様々な値とするとよい。なお、期間Ｔ１の時間が長すぎると、表示素子５４５３の階調を制御するための信号を、画素５４５０に書き込む時間が短くなってしまう。したがって、期間Ｔ１は、期間Ｔ２よりも短いことが好ましい。特に、期間Ｔ１は、選択期間の１％以上２０％以下であることが好ましい。より好ましくは、３％以上１５％以下である。さらに好ましくは５％以上１０％以下である。
【０３１７】
次に、表示素子５４５３に電圧を印加する時間により、表示素子５４５３の階調を制御する、本実施の形態の画素の動作の一例について説明する。図２２（Ｃ）に示すタイミングチャートは、期間Ｔａと期間Ｔｂとを有する。そして、期間Ｔａは、Ｎ（Ｎは自然数）個の期間Ｔを有する。Ｎ個の期間Ｔは、各々、図２２（Ａ）〜（Ｂ）に示す期間Ｔと同様である。期間Ｔａは、表示素子５４５３の階調を変化させるための期間（例えば、アドレス期間、書込期間、画像書き換え期間など）である。期間Ｔｂは、期間Ｔａにおける表示素子５４５３の階調を保持する期間（保持期間）である。
【０３１８】
電極５４５４には、電圧Ｖ０が供給されるものとする。そのため、電極５４５４には、電位Ｖ０が与えられるものとする。配線５４６３には、少なくとも３つの値を有する信号が入力されるものとする。該信号の３つの値の電位は、各々、電位ＶＨ（ＶＨ＞Ｖ０）と、電位Ｖ０と、電位ＶＬ（ＶＬ＜Ｖ０）とする。そのため、電極５４５５には、電位ＶＨと電位Ｖ０と電位ＶＬとが選択的に与えられるものとする。
【０３１９】
期間Ｔａが有するＮ個の期間Ｔにおいて、各々、電極５４５５に与える電位を制御することにより、表示素子５４５３に印加される電圧を制御することができる。例えば、電極５４５５に電位ＶＨが与えられることにより、電極５４５４と電極５４５５との電位差は、ＶＨ−ＶＬとなる。これにより、表示素子５４５３に、正の電圧を印加することができる。電極５４５５に電位Ｖ０が与えられることにより、電極５４５４と電極５４５５との電位差は、ゼロとなる。これにより、表示素子５４５３に、電圧ゼロを印加することができる。電極５４５５に電位ＶＬが与えられることにより、電極５４５４と電極５４５５との電位差は、ＶＬ−ＶＨとなる。これにより、表示素子５４５３に、負の電圧を印加することができる。以上のように、期間Ｔａでは、表示素子５４５３に、正の電圧（ＶＨ−ＶＬ）と負の電圧（ＶＬ−ＶＨ）とゼロとを様々な順番で印加することができる。これにより、表示素子５４５３の階調を細かく制御することができる。または、残像を低減することができる。または、応答速度を早くすることができる。
【０３２０】
なお、本実施の形態では、表示素子５４５３に正の電圧が印加されると、表示素子５４５３の階調は、黒（第１の階調ともいう）に近づくものとする。表示素子５４５３に負の電圧が印加されると、表示素子５４５３の階調は、白（第２の階調ともいう）に近づくものとする。表示素子５４５３に電圧ゼロが印加されると、表示素子５４５３の階調は、保持されるものとする。
【０３２１】
期間Ｔｂでは、配線５４６１に入力される信号は、画素５４５０に書き込まれないものとする。そのため、期間Ｔｂでは、期間ＴａのＮ番目の期間Ｔにおいて電極５４５５に与えられる電位が、電極５４５５に与えられ続ける。特に、期間Ｔｂでは、表示素子５４５３に電界を生じさせないことにより、表示素子５４５３の階調を保持することが好ましい。そのために、期間ＴａのＮ番目の期間Ｔにおいて、電極５４５５に電位Ｖ０が与えられることが好ましい。これにより、期間Ｔｂにおいても、電極５４５５には電位Ｖ０が与えられるので、表示素子５４５３には電圧ゼロが印加される。そのため、表示素子５４５３の階調を保持することができる。
【０３２２】
なお、表示素子５４５３が次に表示する階調が、第１の階調に近いほど、期間Ｔａのうち、電位ＶＨが電極５４５５に与えられる時間を長くするとよい。または、Ｎ個の期間Ｔのうち、電位ＶＨが電極５４５５に与えられる回数を多くするとよい。または、期間Ｔａのうち、電位ＶＨが電極５４５５に与えられる時間から電位ＶＬが電極５４５５に与えられる時間を引いた時間を長くするとよい。または、Ｎ個の期間Ｔのうち、電位ＶＨが電極５４５５に与えられる回数から電位ＶＬが電極５４５５に与えられる回数を引いた回数を、多くするとよい。
【０３２３】
なお、表示素子５４５３が次に表示する階調が、第２の階調に近いほど、期間Ｔａのうち、電位ＶＬが電極５４５５に与えられる時間を長くするとよい。または、Ｎ個の期間Ｔのうち、電位ＶＬが電極５４５５に与えられる回数を多くするとよい。または、期間Ｔａのうち、電位ＶＬが電極５４５５に与えられる時間から電位ＶＨが電極５４５５に与えられる時間を引いた時間を長くするとよい。または、Ｎ個の期間Ｔのうち、電位ＶＬが電極５４５５に与えられる回数から電位ＶＨが電極５４５５に与えられる回数を引いた回数を、多くするとよい。
【０３２４】
なお、期間Ｔａにおいて、電極５４５５に与えられる電位（電位ＶＨ、電位Ｖ０、電位ＶＬ）の組み合わせは、表示素子５４５３が次に表示する階調に依存するだけでなく、表示素子５４５３が既に表示している階調に依存することが可能である。そのため、次に表示素子５４５３が表示する階調が同じ場合でも、既に表示素子５４５３が表示している階調が異なると、電極５４５５に与えられる電位の組み合わせが異なることがある。
【０３２５】
例えば、表示素子５４５３が既に表示している階調を、表示するための期間Ｔａにおいて、電位ＶＨが電極５４５５に与えられる時間が長いほど、電位ＶＨが電極５４５５に与えられる時間から電位ＶＬが電極５４５５に与えられる時間を引いた時間が長いほど、Ｎ個の期間Ｔのうち、電位ＶＨが電極５４５５に与えられる回数が多いほど、又はＮ個の期間Ｔのうち、電位ＶＨが電極５４５５に与えられる回数から電位ＶＬが電極５４５５に与えられる回数を引いた値が多いほど、期間Ｔａのうち、電位ＶＬが電極５４５５に与えられる時間を長くするとよい。または、Ｎ個の期間Ｔのうち、電位ＶＬが電極５４５５に与えられる回数を多くするとよい。または、期間Ｔａのうち、電位ＶＬが電極５４５５に与えられる時間から電位ＶＨが電極５４５５に与えられる時間を引いた時間を長くするとよい。または、Ｎ個の期間Ｔのうち、電位ＶＬが電極５４５５に与えられる回数から電位ＶＨが電極５４５５に与えられる回数を引いた回数を、多くするとよい。これにより、残像を低減することができる。
【０３２６】
別の例として、表示素子５４５３が既に表示している階調を、表示するための期間Ｔａにおいて、電位ＶＬが電極５４５５に与えられる時間が長いほど、電位ＶＬが電極５４５５に与えられる時間から電位ＶＨが電極５４５５に与えられる時間を引いた時間が長いほど、Ｎ個の期間Ｔのうち、電位ＶＬが電極５４５５に与えられる回数が多いほど、又はＮ個の期間Ｔのち、電位ＶＬが電極５４５５に与えられる回数から電位ＶＨが電極５４５５に与えられる回数を引いた値が多いほど、期間Ｔａのうち、電位ＶＨが電極５４５５に与えられる時間を長くするとよい。または、Ｎ個の期間Ｔのうち、電位ＶＨが電極５４５５に与えられる回数を多くするとよい。または、期間Ｔａのうち、電位ＶＨが電極５４５５に与えられる時間から電位ＶＬが電極５４５５に与えられる時間を引いた時間を長くするとよい。または、Ｎ個の期間Ｔのうち、電位ＶＨが電極５４５５に与えられる回数から電位ＶＬが電極５４５５に与えられる回数を引いた回数を、多くするとよい。これにより、残像を低減することができる。
【０３２７】
なお、Ｎ個の期間Ｔは、各々、等しい長さであるものとする。ただし、Ｎ個の期間Ｔの長さは、これに限定されない。例えば、Ｎ個の期間Ｔのうちの少なくとも２つは、互いに異なる長さであることが可能である。特に、Ｎ個の期間Ｔの長さを重み付けするとよい。例えば、Ｎ＝４である場合、１番目の期間Ｔの長さを時間ｈとすると、２番目の期間Ｔの長さを時間ｈ×２とするとよい。３番目の期間Ｔの長さを時間ｈ×４とするとよい。４番目の期間Ｔの長さを時間ｈ×８とするとよい。このように、Ｎ個の期間Ｔの長さに重み付けを行うことにより、画素５４５０を選択する回数を減らすことができ、且つ表示素子５４５３に電圧を印加する時間を細かく制御することができる。よって、消費電力の削減を図ることができる。
【０３２８】
なお、電極５４５４には、電位ＶＨと電位ＶＬと選択的に与えることが可能である。この場合、電極５４５５にも、電位ＶＨと電位ＶＬとを選択的に与えることが好ましい。例えば、電極５４５４に電位ＶＨが与えられる場合、電極５４５５に電位ＶＨが与えられると、表示素子５４５３には電圧ゼロが印加される。電極５４５５に電位ＶＬが与えられると、表示素子５４５３には負の電圧が印加される。一方で、電極５４５４に電位ＶＬが与えられる場合、電極５４５５に電位ＶＨが与えられると、表示素子５４５３には正の電圧が印加される。電極５４５５に電位ＶＬが与えられると、表示素子５４５３には電圧ゼロが印加される。このようにして、配線５４６１に入力される信号を２値（デジタル信号）とすることができる。そのため、配線５４６１に信号を出力する回路を簡単にすることができる。
【０３２９】
なお、期間Ｔｂ又は期間Ｔｂの一部において、配線５４６１及び配線５４６２には、信号を入力しないことが可能である。つまり、配線５４６１及び配線５４６２を浮遊状態にすることが可能である。なお、期間Ｔｂ又は期間Ｔｂの一部において、配線５４６３には、信号を入力しないことが可能である。つまり、配線５４６３を浮遊状態にすることが可能である。なお、期間Ｔｂ又は期間Ｔｂの一部において、電極５４５４には、電圧を供給しないことが可能である。つまり、電極５４５４を浮遊状態にすることが可能である。
【０３３０】
本実施の形態で示した、メモリ性を有する表示素子は、通常の液晶素子（例えば、ＴＮ液晶）と比較して、大きい電圧を印加する必要がある。メモリ性を有する表示素子を駆動する回路として、実施の形態５のトランジスタを用いた実施の形態１〜４の半導体装置を適用することによって、駆動電圧を大きくすることができる。なぜなら、実施の形態５に示すトランジスタの耐圧は、ａ−Ｓｉ ＴＦＴ（非晶質シリコン薄膜トランジスタ）又はｐ−Ｓｉ ＴＦＴ（多結晶シリコン薄膜トランジスタ）などと比較して高いからである。
【０３３１】
さらに、メモリ性を有する表示素子を駆動する回路に、実施の形態５に示すトランジスタを適用すると共に、メモリ性を有する表示素子とともに画素を構成するトランジスタ５４５１として、実施の形態５に示すトランジスタを用いることが好ましい。これにより、トランジスタ５４５１のオフ電流を小さくすることができるので、トランジスタ５４５１のチャネル幅を小さくすることができる。または、容量素子５４５２の面積を小さくすることができる。したがって、画素の面積を小さくすることができる。よって、本実施の形態の画素を表示装置の画素部に設けることにより、該表示装置を高精細にすることができる。また、メモリ性を有する表示素子を駆動する回路とメモリ性を有する表示素子を含む画素部を容易に同一基板上に形成することができる。
【０３３２】
（実施の形態８）
本実施の形態においては、電子機器の例について説明する。
【０３３３】
図２７（Ａ）乃至図２７（Ｈ）、図２８（Ａ）乃至図２８（Ｄ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
【０３３４】
図２７（Ａ）は携帯端末であり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図２７（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図２７（Ｅ）は携帯型テレビであり、上述したものの他に、アンテナ５０１４等を有することができる。図２７（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図２７（Ｃ）はプロジェクタであり、上述したものの他に、光源５０３３、投射レンズ５０３４、等を有することができる。図２７（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図２７（Ｇ）はテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図２７（Ｈ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。図２８（Ａ）はディスプレイであり、上述したものの他に、支持台５０１８、等を有することができる。図２８（Ｂ）はカメラであり、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部５０１６、等を有することができる。図２８（Ｃ）はコンピュータであり、上述したものの他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５０２１、等を有することができる。図２８（Ｄ）は携帯電話機であり、上述したものの他に、アンテナ５０１４、携帯電話・移動端末向けの１セグメント部分受信サービス用チューナ、等を有することができる。
【０３３５】
図２７（Ａ）乃至図２７（Ｈ）、図２８（Ａ）乃至図２８（Ｄ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図２７（Ａ）乃至図２７（Ｈ）、図２８（Ａ）乃至図２８（Ｄ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
【０３３６】
次に、半導体装置の応用例を説明する。
【０３３７】
図２８（Ｅ）に、半導体装置を、建造物と一体にして設けた例について示す。図２８（Ｅ）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５０２５等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペースを広く必要とすることなく設置可能である。
【０３３８】
図２８（Ｆ）に、建造物内に半導体装置を、建造物と一体にして設けた別の例について示す。表示パネル５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者は表示パネル５０２６の視聴が可能になる。
【０３３９】
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
【０３４０】
次に、半導体装置を、移動体と一体にして設けた例について示す。
【０３４１】
図２８（Ｇ）は、半導体装置を、自動車に設けた例について示した図である。表示パネル５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有していてもよい。
【０３４２】
図２８（Ｈ）は、半導体装置を、旅客用飛行機と一体にして設けた例について示した図である。図２８（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示パネル５０３１を設けたときの、使用時の形状について示した図である。表示パネル５０３１は、天井５０３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮により乗客は表示パネル５０３１の視聴が可能になる。表示パネル５０３１は乗客が操作することで情報を表示する機能を有する。
【０３４３】
なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレール、鉄道等を含む）、船舶等、様々なものに設置することができる。
【０３４４】
本実施の形態に示す電子機器に、実施の形態１〜実施の形態４の半導体装置を搭載することが好ましい。特に、電子機器の表示部を駆動するための回路として、実施の形態１〜実施の形態４の半導体装置を搭載することが好ましい。実施の形態１〜実施の形態４の半導体装置を電子機器の表示部を駆動するための回路として搭載することで、駆動回路の面積を縮小することができ、表示部を大型化することができる。または、表示部の解像度の向上を図ることができる。
【０３４５】
（実施の形態９）
本実施の形態では、実施の形態５に係る半導体装置の構造及び作製方法の他の一例について、図２９を用いて説明する。本実施の形態では、実施の形態５と異なる点について詳細に説明し、同様な点は実施の形態５の説明を援用するものとする。
【０３４６】
まず、基板４００上にゲート電極層４１１を形成した後、該ゲート電極層４１１を覆うようにゲート絶縁層４０２を形成する。その後、ゲート絶縁層４０２上に、第１の酸化物半導体層４０４を形成する。
【０３４７】
第１の酸化物半導体層４０４は、三元系金属酸化物であり、Ｉｎ−ＭＸ−ＺｎＹ−ＯＺ（Ｙ＝０．５〜５）で表現される酸化物半導体材料を用いることができる。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、ボロン（Ｂ）などの１３族元素から選択される一または複数種類の元素を表す。なお、Ｉｎ、Ｍ、Ｚｎ、及びＯの含有量は任意であり、Ｍの含有量がゼロ（即ち、ｘ＝０）の場合を含む。一方、ＩｎおよびＺｎの含有量はゼロではない。すなわち、上述の表記には、Ｉｎ−Ｇａ−Ｚｎ−ＯやＩｎ−Ｚｎ−Ｏなどが含まれる。
【０３４８】
また、第１の酸化物半導体層４０４は、実施の形態５の酸化物半導体層４０６と同様、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いることもできる。
【０３４９】
本実施の形態では、第１の酸化物半導体層４０４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体ターゲットを用いて、スパッタリング法により形成することとする。
【０３５０】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の第１の酸化物半導体層４０４をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体ターゲットの組成比は、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）とする。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組成比を有するターゲットなどを用いても良い。また、酸化物半導体ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］の組成比を有するターゲット、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。本実施の形態では、後に熱処理を行い第１の酸化物半導体層４０４を意図的に結晶化させるため、結晶が生じやすい酸化物半導体ターゲットを用いることが好ましい。
【０３５１】
次に、第１の酸化物半導体層４０４に対して第１の熱処理を行うことによって、少なくとも第１の酸化物半導体層４０４の表面を含む領域を結晶化させる（図２９（Ａ）参照）。また、第１の酸化物半導体層４０４に対して第１の熱処理を行うことによって、第１の酸化物半導体層４０４中の過剰な水（水酸基を含む）や水素などを除去することができる。第１の熱処理温度は、４５０℃以上８５０℃以下、好ましくは、５５０℃以上７５０℃以下とする。また、第１の熱処理の時間は、１分以上２４時間以下とする。
【０３５２】
本実施の形態では、第１の熱処理として、窒素雰囲気下で７００℃、１時間の熱処理を行い、脱水または脱水素化が行われた後、雰囲気を切り替えて酸素雰囲気にすることで第１の酸化物半導体層４０４内部に酸素を供給する。
【０３５３】
その他の熱処理の条件に関しては、実施の形態５の第１の熱処理を参照すればよいため、詳細な説明は省略する。
【０３５４】
第１の酸化物半導体層４０４に対して、第１の熱処理を行うことによって、第１の酸化物半導体層４０４の少なくとも表面を含む領域に非単結晶領域を形成することができる。第１の酸化物半導体層４０４の表面を含む領域に形成される非単結晶領域は、表面から内部に向かって結晶成長することで形成される。当該非単結晶領域は、平均厚さが２ｎｍ以上１０ｎｍ以下の板状の非単結晶層である。また、当該非単結晶領域は、第１の酸化物半導体層４０４の表面に対して略垂直な方向にｃ軸が配向する非単結晶層を有する領域である。ここで、略平行とは、平行方向から±１０°以内の状態をいうものとする。また、略垂直とは、垂直方向から±１０°以内の状態をいうものとする。
【０３５５】
次に、第１の酸化物半導体層４０４上に、第２の酸化物半導体層４０５を形成する（図２９（Ｂ）参照）。
【０３５６】
第２の酸化物半導体層４０５は、第１の酸化物半導体層４０４と同様に、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【０３５７】
第２の酸化物半導体層４０５は、第１の酸化物半導体層４０４と同一主成分の材料を用いること、または同一の結晶構造かつ近接した格子定数（ミスマッチが１％以下）を有することが好ましい。第２の酸化物半導体層４０５及び第１の酸化物半導体層４０４に同一主成分の材料を用いる場合、後に行われる第２の熱処理において、第１の酸化物半導体層４０４の非単結晶領域を種として結晶成長させる際、第２の酸化物半導体層４０５を結晶化し易くなる。また、同一主成分である場合には、第２の酸化物半導体層４０５と第１の酸化物半導体層４０４との密着性などの界面物性や、電気的特性も良好となる。
【０３５８】
または、第２の酸化物半導体層４０５は、第１の酸化物半導体層４０４とは異なる主成分の材料を用いて形成してもよい。異なる主成分の材料を用いる場合、各層の電気特性を異ならせることができる。これにより、例えば、第２の酸化物半導体層４０５に電気伝導率が高い材料を用い、第１の酸化物半導体層４０４に電気伝導率が低い材料を用いることで、下地界面の影響を低減した半導体装置を実現することが可能である。また、第１の酸化物半導体層４０４に結晶化が容易な材料を用いて良好な種結晶を形成し、その後、第２の酸化物半導体層４０５を形成し結晶化することで、第２の酸化物半導体層４０５の結晶化し易さにかかわらず、第２の酸化物半導体層４０５の結晶性を良好にすることができる。
【０３５９】
本実施の形態では、第２の酸化物半導体層４０５は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体ターゲットを用いて、スパッタリング法により成膜する。第２の酸化物半導体層４０５の成膜は、第１の酸化物半導体層４０４の成膜と同様の方法で行えばよい。ただし、第２の酸化物半導体層４０５の厚さは、第１の酸化物半導体層４０４の厚さより厚くすることが好ましい。また、第１の酸化物半導体層４０４と第２の酸化物半導体層４０５の厚さの和が３ｎｍ以上５０ｎｍ以下となるように、第２の酸化物半導体層４０５を形成することが好ましい。なお、適用する酸化物半導体材料や用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択すればよい。
【０３６０】
次に、第２の酸化物半導体層４０５に第２の熱処理を行い、第１の酸化物半導体層４０４の非単結晶領域を種として結晶成長させて、結晶化した第２の酸化物半導体層４０５を形成する（図２９（Ｃ）参照）。
【０３６１】
第２の酸化物半導体層４０５に対して、第２の熱処理を行うことによって、第１の酸化物半導体層４０４と、第２の酸化物半導体層４０５との界面に形成された非単結晶領域から、第２の酸化物半導体層４０５全体を結晶成長させ、結晶化した第２の酸化物半導体層４０５を形成することができる。また、第２の熱処理を行うことによって、第１の酸化物半導体層４０４を、さらに高い配向性を有する非単結晶層とすることができる。
【０３６２】
なお、第１の酸化物半導体層４０４のうち、ゲート絶縁層４０２の凹凸と重なる領域は結晶粒界があり、非単結晶体となる。また、第２の酸化物半導体層４０５のうち、チャネル形成領域となる領域は、少なくとも平坦面を有する。また、第２の酸化物半導体層４０５のうち、チャネル形成領域となる領域は、第１の酸化物半導体層４０４と同じＣ軸配向している非単結晶体を含む。なお、第２の酸化物半導体層４０５表面の高低差は、ゲート電極層４１１と重畳する領域（チャネル形成領域）において、１ｎｍ以下（好ましくは０．２ｎｍ以下）であることが好ましい。また、第２の酸化物半導体層４０５のうち、チャネル形成領域も非単結晶体のａ軸及びｂ軸がずれる。
【０３６３】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を第２の酸化物半導体層４０５に用いる場合、第２の酸化物半導体層４０５は、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）で表される結晶や、Ｉｎ２Ｇａ２ＺｎＯ７（Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝２：２：１：７）で表される結晶などを含み得る。このような結晶は、第２の熱処理によって、そのｃ軸が、第２の酸化物半導体層４０５の表面と略垂直な方向をとるように配向する。
【０３６４】
ここで、上述の結晶は、Ｉｎ、Ｇａ、Ｚｎのいずれかを含有し、ａ軸（ａ−ａｘｉｓ）およびｂ軸（ｂ−ａｘｉｓ）に平行なレイヤーの積層構造として捉えることができる。具体的には、上述の結晶は、Ｉｎを含有するレイヤーと、Ｉｎを含有しないレイヤー（ＧａまたはＺｎを含有するレイヤー）が、ｃ軸方向に積層された構造を有する。
【０３６５】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体では、Ｉｎを含有するレイヤーの、ａ軸およびｂ軸に平行な方向の導電性は良好である。これは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体では電気伝導が主としてＩｎによって制御されること、および、一のＩｎの５ｓ軌道が、隣接するＩｎの５ｓ軌道と重なりを有することにより、キャリアパスが形成されることによる。
【０３６６】
また、第１の酸化物半導体層４０４がゲート絶縁層４０２との界面に非晶質領域を有するような構造の場合、第２の熱処理を行うことにより、第１の酸化物半導体層４０４の表面に形成されている結晶領域から第１の酸化物半導体層４０４の下面に向かって結晶成長し、該非晶質領域が結晶化される場合もある。なお、ゲート絶縁層４０２を構成する材料や、熱処理の条件などによっては、該非晶質領域が残存する場合もある。
【０３６７】
第１の酸化物半導体層４０４と第２の酸化物半導体層４０５とに、同一主成分の酸化物半導体材料を用いる場合、図２９（Ｃ）に示すように、第１の酸化物半導体層４０４を結晶成長の種として、第２の酸化物半導体層４０５の表面に向かって上方に結晶成長させると、第１の酸化物半導体層４０４と第２の酸化物半導体層４０５とが、同一結晶構造を有する。そのため、図２９（Ｃ）では点線で示したが、第１の酸化物半導体層４０４と第２の酸化物半導体層４０６の境界が判別できなくなり、第１の酸化物半導体層４０４と第２の酸化物半導体層４０６を同一の層と見なせることもある。
【０３６８】
このように、第２の熱処理を行うことにより、第２の酸化物半導体層４０５と第１の酸化物半導体層４０４の界面に形成された非単結晶領域から、第２の酸化物半導体層４０５全体を結晶化させることができる。また、第２の熱処理を行うことによって、第１の酸化物半導体層４０４を、さらに高い配向性を有する非単結晶層とすることができる。
【０３６９】
第２の熱処理の温度は、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下とする。第２の熱処理の時間は１分以上１００時間以下とし、好ましくは５時間以上２０時間以下とし、代表的には１０時間とする。
【０３７０】
また、第２の熱処理においても、窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、とすることが好ましい。また、Ｈ２Ｏが２０ｐｐｍ以下の超乾燥空気中で、さらに好ましくは、Ｈ２Ｏが１ｐｐｍ以下の超乾燥空気中で、第２の熱処理を行っても良い。このような第２の熱処理によって第２の酸化物半導体層４０５中の水（水酸基を含む）や水素などを除去することができる。よって不純物を低減して高純度化し、ｉ型化または実質的にｉ型化された第１の酸化物半導体層４０４及び第２の酸化物半導体層４０５を形成することができる。
【０３７１】
また、第２の熱処理の昇温時には炉の内部を窒素雰囲気とし、冷却時には炉の内部を酸素雰囲気として雰囲気を切り替えてもよく、窒素雰囲気で脱水または脱水素化が行われた後、雰囲気を切り替えて酸素雰囲気にすることで第２の酸化物半導体層４０５内部に酸素を供給することができる。
【０３７２】
第２の熱処理に用いる熱処理装置も、実施の形態５の熱処理装置を参照すればよいため、詳細な説明は省略する。
【０３７３】
これ以降の工程については、実施の形態５（図１５（Ｂ）〜（Ｄ））を参照することができる。
【０３７４】
以上により、酸化物半導体層４０６ａを用いたトランジスタ４５０が完成する（図２９（Ｄ）参照）。
【０３７５】
以上のように、酸化物半導体層４０６ａに非単結晶領域を形成することで、トランジスタの移動度を向上させることができる。このように、移動度が向上したトランジスタを、高速動作が要求される回路に適用することで、回路の駆動能力を向上させることができる。
【０３７６】
本実施の形態に示すトランジスタを、実施の形態１乃至実施の形態３に示す半導体装置に適用することにより、半導体装置の駆動能力の向上を図ることができる。
【０３７７】
また、本実施の形態に示すトランジスタと、実施の形態５に示すトランジスタとを組み合わせて、実施の形態１乃至実施の形態４に示す半導体装置に適用することもできる。
【符号の説明】
【０３７８】
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１１１ 配線
１１２ 配線
１１３ 配線
１１４ 配線
１１５ 配線
１２１ 容量素子
１３０ 回路
１３１ 回路
１３２ 回路
１３３ 回路
１３４ 回路
１４０ 保護回路
１４１ トランジスタ
１４２ トランジスタ
２０１ ＮＯＲ回路
２０２ ＮＡＮＤ回路
２０３ インバータ回路
２１１ 配線
２１２ 配線
２１３ 配線
４００ 基板
４０２ ゲート絶縁層
４０４ 酸化物半導体層
４０５ 酸化物半導体層
４０６ 酸化物半導体層
４０６ａ 酸化物半導体層
４０８ａ ソース電極層及びドレイン電極層
４０８ｂ ソース電極層及びドレイン電極層
４１１ ゲート電極層
４１２ 絶縁層
４１８ 絶縁層
４５０ トランジスタ
１１１Ａ 配線
１１１Ｂ 配線
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示パネル
５０２７ ユニットバス
５０２８ 表示パネル
５０２９ 車体
５０３０ 天井
５０３１ 表示パネル
５０３２ ヒンジ部
５０３３ 光源
５０３４ 投射レンズ
５３５４ 画素部
５３６０ 映像信号
５３６１ 回路
５３６２ 回路
５３６３ 回路
５３６４ 画素部
５３６５ 回路
５３６６ 照明装置
５３６７ 画素
５３７１ 配線
５３７２ 配線
５３８０ 基板
５３８１ 入力端子
５４５０ 画素
５４５１ トランジスタ
５４５２ 容量素子
５４５３ 表示素子
５４５４ 電極
５４５５ 電極
５４６１ 配線
５４６２ 配線
５４６３ 配線
５４８０ マイクロカプセル
５４８１ 樹脂
５４８２ 膜
５４８３ 液体
５４８４ 粒子
５４８５ 粒子
５４８６ ツイストボール
５４８７ 粒子
５４８８ キャビティ
５４９１ マイクロカップ
５４９２ 誘電性溶媒
５４９３ 帯電色素粒子
５４９４ 封止層
５４９５ 粘着層
５５０２ 電子粉流体（登録商標）
５５０３ 電子粉流体（登録商標）
５５０４ 隔壁
５３６１ａ 回路
５３６１ｂ 回路
５３６２ａ 回路
５３６２ｂ 回路
【技術分野】
【０００１】
開示する発明の技術分野は、半導体装置、表示装置、液晶表示装置及びそれらの駆動方法に関するものである。
【背景技術】
【０００２】
一つの極性のトランジスタのみにより構成される半導体装置の開発が進められている。特に、Ｎチャネル型トランジスタのみにより構成される半導体装置の開発が進められている（例えば特許文献１〜特許文献４）。
【０００３】
このような半導体装置は、例えば、ソースとドレインとの一方が電源線と接続され、ソースとドレインとの他方が出力と接続される第１のトランジスタと、第１のトランジスタのゲートと各配線との間に接続される１つ又は２つ以上の第２のトランジスタとで構成される。
【０００４】
そして、半導体装置の出力信号の振幅電圧を電源電圧と等しくするために、第１のトランジスタのゲートの電位を容量結合により電源電圧よりも高く（又は低く）することが多い。これを実現するために、第１のトランジスタのゲートをフローティングにする必要がある。そのために、第１のトランジスタのゲートと接続される１つ又は２つ以上の第２のトランジスタを、全てオフにする必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３２８６４３号公報
【特許文献２】特開２００３−１７９４７９号公報
【特許文献３】特開２００４−０６４５２８号公報
【特許文献４】特開２００３−２２２２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の技術では、第２のトランジスタがオフになっても、第２のトランジスタのオフ電流により、第１のトランジスタのゲートが保持する電荷は、時間と共に失われていた。そのため、半導体装置の駆動能力が低下していた。
【０００７】
上記問題点に鑑み、本発明の一態様は、よりよい動作を実現することを課題の一とする。または、本発明の一態様は、半導体装置の駆動能力の向上を図ることを課題の一とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、第２のトランジスタのゲートは、第３の配線と電気的に接続され、第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、第２のトランジスタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、第１のトランジスタ及び第２のトランジスタは、酸化物半導体によりチャネル領域が形成され、第１のトランジスタ及び第２のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置である。
【０００９】
本発明の他の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタとを有し、第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、第２のトランジスタのゲートは、第３の配線と電気的に接続され、第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、第２のトランジスタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、第３のトランジスタのゲートは、第４の配線と電気的に接続され、第３のトランジスタの第１の端子は、第５の配線と電気的に接続され、第３のトランジスタの第２の端子は、第２の配線と電気的に接続され、第４のトランジスタのゲートは、第４の配線と電気的に接続され、第４のトランジスタの第１の端子は、第５の配線と電気的に接続され、第４のトランジスタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、第１のトランジスタ乃至第４のトランジスタは、酸化物半導体によりチャネル領域が形成され、第１のトランジスタ乃至第４のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置である。
【００１０】
本発明の他の一態様は、第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、第２のトランジスタのゲートは、第１の配線と電気的に接続され、第２のトランジスタの第１の端子は、第１の配線と電気的に接続され、第２のトランジスタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、第１のトランジスタ及び第２のトランジスタは、酸化物半導体によりチャネル領域が形成され、第１のトランジスタ及び第２のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置である。
【００１１】
本発明の他の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタとを有し、第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、第２のトランジスタのゲートは、第１の配線と電気的に接続され、第２のトランジスタの第１の端子は、第１の配線と電気的に接続され、第２のトランジスタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、第３のトランジスタのゲートは、第３の配線と電気的に接続され、第３のトランジスタの第１の端子は、第４の配線と電気的に接続され、第３のトランジスタの第２の端子は、第２の配線と電気的に接続され、第４のトランジスタのゲートは、第３の配線と電気的に接続され、第４のトランジスタの第１の端子は、第４の配線と電気的に接続され、第４のトランジスタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、第１のトランジスタ乃至第４のトランジスタは、酸化物半導体によりチャネル領域が形成され、第１のトランジスタ乃至第４のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置である。
【００１２】
本発明の他の一態様は、第１のトランジスタと、第２のトランジスタと、Ｎ（Ｎは自然数）個の第３のトランジスタと、Ｎ個の第４のトランジスタとを有し、第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、第２のトランジスタのゲートは、第１の配線と電気的に接続され、第２のトランジスタの第１の端子は、第１の配線と電気的に接続され、第２のトランジスタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、Ｎ個の第３のトランジスタのゲートは、各々、Ｎ本の第３の配線と電気的に接続され、Ｎ個の第３のトランジスタの第１の端子のすべては、第４の配線と電気的に接続され、Ｎ個の第３のトランジスタの第２の端子のすべては、第２の配線と電気的に接続され、Ｎ個の第４のトランジスタのゲートは、各々、Ｎ本の第３の配線と電気的に接続され、Ｎ個の第４のトランジスタの第１の端子のすべては、第４の配線と電気的に接続され、Ｎ個の第４のトランジスタの第２の端子のすべては、第１のトランジスタのゲートと電気的に接続され、第１のトランジスタ、第２のトランジスタ、Ｎ個の第３のトランジスタ及びＮ個の第４のトランジスタは、酸化物半導体によりチャネル領域が形成され、第１のトランジスタ、第２のトランジスタ、Ｎ個の第３のトランジスタ及びＮ個の第４のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置である。
【００１３】
上記の半導体装置において、酸化物半導体は、非単結晶領域を有する構造とすることが好ましい。または、上記の半導体装置において、酸化物半導体の表面に対して垂直な方向にｃ軸が配向する非単結晶領域を有することが好ましい。
【００１４】
また、本発明の一態様は、上記の半導体装置と、操作スイッチとを有する電子機器である。
【００１５】
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
【００１６】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が、ＸとＹとの間に１個以上接続される構成がある。なお、「電気的に接続される」の表現を、「接続される」と同じ意味で用いる場合がある。この場合、「電気的に接続される」には、「機能的に接続される」と「直接接続される」が含まれることになる。
【００１７】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続される構成がある。また、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
【００１８】
例えば、本明細書等において、Ｘの上にＹが形成されている、あるいは、Ｘ上にＹが形成されている、と明示的に記載する場合は、Ｘの上にＹが直接接して形成されていることに限定されない。直接接してはいない場合、つまり、ＸとＹと間に別の対象物が介在する場合も含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００１９】
従って例えば、層Ｘの上に（又は層Ｘ上に）、層Ｙが形成されている、と明示的に記載されている場合は、層Ｘの上に直接接して層Ｙが形成されている場合と、層Ｘの上に直接接して別の層（例えば層Ｚ）などが形成されていて、その上に直接接して層Ｙが形成されている場合とを含むものとする。なお、別の層（例えば層Ｚ）は、単層でもよいし、複層（積層）でもよい。
【００２０】
さらに、Ｘの上方にＹが形成されている、と明示的に記載されている場合についても同様であり、Ｘの上にＹが直接接していることに限定されず、ＸとＹとの間に別の対象物が介在する場合も含むものとする。従って例えば、層Ｘの上方に、層Ｙが形成されている、という場合は、層Ｘの上に直接接して層Ｙが形成されている場合と、層Ｘの上に直接接して別の層（例えば層Ｚ）などが形成されていて、その上に直接接して層Ｙが形成されている場合とを含むものとする。なお、別の層（例えば層Ｚ）は、単層でもよいし、複層（積層）でもよい。
【００２１】
なお、Ｘの上にＹが形成されている、Ｘ上にＹが形成されている、又はＸの上方にＹが形成されている、と明示的に記載する場合、Ｘの斜め上にＹが形成される場合も含むこととする。
【００２２】
なお、Ｘの下にＹが、あるいは、Ｘの下方にＹが、の場合についても、同様である。
【００２３】
例えば、本明細書等において、明示的に単数として記載されているものについては、単数であることが望ましい。ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数として記載されているものについては、複数であることが望ましい。ただし、これに限定されず、単数であることも可能である。
【００２４】
例えば、本明細書等において、第１、第２、第３などの語句は、様々な要素、部材、領域、層、区域を他のものと区別して記述するために用いられる。よって、第１、第２、第３などの語句は、要素、部材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第１の」を「第２の」又は「第３の」などと置き換えることが可能である。
【００２５】
例えば、本明細書等において、「上に」、「上方に」、「下に」、「下方に」、「横に」、「右に」、「左に」、「斜めに」、「奥に」、「手前に」、「内に」、「外に」、又は「中に」などの空間的配置を示す語句は、ある要素又は特徴と、他の要素又は特徴との関連を、図によって簡単に示すために用いられる場合が多い。ただし、これに限定されず、これらの空間的配置を示す語句は、図に描く方向に加えて、他の方向を含むことが可能である。例えば、Ｘの上にＹ、と明示的に示される場合は、ＹがＸの上にあることに限定されない。図中のデバイスは反転、又は１８０°回転することが可能なので、ＹがＸの下にあることを含むことが可能である。このように、「上に」という語句は、「上に」の方向に加え、「下に」の方向を含むことが可能である。ただし、これに限定されず、図中のデバイスは様々な方向に回転することが可能なので、「上に」という語句は、「上に」、及び「下に」の方向に加え、「横に」、「右に」、「左に」、「斜めに」、「奥に」、「手前に」、「内に」、「外に」、又は「中に」などの他の方向を含むことが可能である。つまり、状況に応じて適切に解釈することが可能である。
【００２６】
なお、図において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２７】
なお、図は、理想的な例を模式的に示したものであり、図に示す形状又は値などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【発明の効果】
【００２８】
本発明の一態様は、よりよい動作を実現することができる。または、半導体装置の駆動能力の向上を図ることができる。
【図面の簡単な説明】
【００２９】
【図１】実施の形態１における半導体装置の回路図の一例、及びその半導体装置の動作を説明するための模式図の一例。
【図２】実施の形態１における半導体装置の動作を説明するための模式図の一例。
【図３】実施の形態１における半導体装置の回路図の一例。
【図４】実施の形態１における半導体装置の回路図の一例。
【図５】実施の形態２における半導体装置の回路図の一例、及びその半導体装置の動作を説明するためのタイミングチャートの一例。
【図６】実施の形態２における半導体装置の動作を説明するための模式図の一例。
【図７】実施の形態２における半導体装置の回路図の一例。
【図８】実施の形態２における半導体装置の回路図の一例。
【図９】実施の形態２における半導体装置の回路図の一例。
【図１０】実施の形態２における半導体装置の回路図の一例。
【図１１】実施の形態３における半導体装置の回路図の一例。
【図１２】実施の形態３における半導体装置の動作を説明するための模式図の一例。
【図１３】実施の形態３における半導体装置の回路図の一例。
【図１４】実施の形態３における半導体装置の動作を説明するための模式図の一例。
【図１５】実施の形態５における半導体装置の作製工程を説明するための図の一例。
【図１６】実施の形態４における半導体装置の回路図の一例。
【図１７】実施の形態４における半導体装置の回路図の一例。
【図１８】実施の形態６における表示装置のブロック図の一例。
【図１９】実施の形態６における表示装置のブロック図の一例。
【図２０】実施の形態７における画素の回路図の一例、及びその画素の断面図の一例。
【図２１】実施の形態７における画素の断面図の一例。
【図２２】実施の形態７における画素の動作を説明するためのタイミングチャートの一例。
【図２３】実施の形態５における半導体装置を説明するための図の一例。
【図２４】実施の形態５における半導体装置を説明するための図の一例。
【図２５】実施の形態５における半導体装置を説明するための図の一例。
【図２６】実施の形態５における半導体装置を説明するための図の一例。
【図２７】実施の形態８における電子機器を説明するための図の一例。
【図２８】実施の形態８における電子機器を説明するための図の一例。
【図２９】実施の形態９における半導体装置の作製工程を説明するための図の一例。
【発明を実施するための形態】
【００３０】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有する部分は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
【００３１】
なお、ある一の実施の形態において述べる内容（一部の内容でもよい）は、一又は複数の実施の形態（その実施の形態および他の実施の形態を含む）で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
【００３２】
（実施の形態１）
本実施の形態では、半導体装置の一例及びその半導体装置の駆動方法の一例について説明する。特に、ブートストラップ動作を用いた回路の一例及びその回路の駆動方法の一例について説明する。
【００３３】
まず、本実施の形態の半導体装置の構成の一例について説明する。
【００３４】
図１（Ａ）は、本実施の形態の半導体装置の一例を示す。図１（Ａ）に示す半導体装置は、トランジスタ１０１及びトランジスタ１０２を有する。トランジスタ１０１の第１の端子は、配線１１１と接続され、トランジスタ１０１の第２の端子は、配線１１２と接続される。トランジスタ１０２の第１の端子は、配線１１３と接続され、トランジスタ１０２の第２の端子は、トランジスタ１０１のゲートと接続され、トランジスタ１０２のゲートは、配線１１３と接続される。ただし、本実施の形態の半導体装置は、図１（Ａ）に示す構成に限定されず、他にも様々な構成とすることができる。
【００３５】
なお、トランジスタ１０１のゲートと、トランジスタ１０２の第２の端子との接続箇所を、ノード１１と示す。
【００３６】
なお、トランジスタ１０１及びトランジスタ１０２がＮチャネル型である場合について説明する。Ｎチャネル型のトランジスタは、ゲートとソースとの間の電位差が閾値電圧よりも大きい場合に、オンになる。
【００３７】
なお、本実施の形態の半導体装置を構成するトランジスタの半導体層としては、酸化物半導体を用いることが好ましい。半導体層として酸化物半導体を用いることにより、トランジスタのＳ値の向上、トランジスタのオフ電流の低減、及び／又はトランジスタの耐圧の向上を図ることができる。
【００３８】
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子が接続される箇所を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。特に、端子と接続される箇所が複数のケース考えられる場合には、その端子と接続される箇所を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その端子と接続される箇所を特定することによって、発明の一態様を構成することが可能な場合がある。
【００３９】
なお、本明細書等においては、ある回路について、少なくとも端子と接続される箇所を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、端子と接続される箇所を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、端子と接続される箇所を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
【００４０】
次に、各配線に与えられる電位の一例について説明する。
【００４１】
配線１１１には、電位Ｖ１が与えられる。言い換えると、配線１１１には、一定の電圧（例えば電圧Ｖ１）が供給される。または、配線１１１には、電位Ｖ１と電位Ｖ２（電位Ｖ２＜電位Ｖ１）とが選択的に又は交互に与えられる。言い換えると、配線１１１には、信号（例えばクロック信号）が入力される。配線１１１に電位Ｖ１が与えられる場合、配線１１１は電源線としての機能を有する。一方で、配線１１１に電位Ｖ１と電位Ｖ２とが選択的に与えられる場合、配線１１１は信号線（例えばクロック信号線）としての機能を有する。ただし、配線１１１に与えられる電位は、電位Ｖ１と電位Ｖ２とに限定されず、他にも様々な電位が与えられることが可能である。
【００４２】
また、配線１１２からは、信号が出力される。そのため、配線１１２は、信号線としての機能を有する。なお、配線１１２の電位は、例えば、Ｖ２以上Ｖ１以下である。
【００４３】
また、配線１１３には、電位Ｖ１と電位Ｖ２（電位Ｖ２＜電位Ｖ１）とが選択的に与えられる。言い換えると、配線１１３には、信号が入力される。そのため、配線１１３は、信号線としての機能を有する。ただし、配線１１３に与えられる電位は、電位Ｖ１と電位Ｖ２とに限定されない。例えば、配線１１３には、一定の電圧が供給されることが可能である。別の例として、配線１１３には、アナログ信号、又は３つ以上の電位を有する信号が入力されることが可能である。
【００４４】
なお、電位Ａがノード、配線、電極又は端子などに与えられると、これらの電位は電位Ａと等しくなると仮定して説明する。
【００４５】
なお、本明細書等において、「等しい」又は「同じ」などの表現は、誤差の範囲での差異が存在する場合を含むことがある。例えば、「電位（又は電圧）が等しい」という場合には、少なくとも±１０％の範囲を誤差として含むことがある。より好ましくは、±５％である。さらに好ましくは、±３％である。または、漏れ電流等による電位の変動の範囲、フィードスルー等による電位の変動の範囲、ノイズ等による電位の変動の範囲、測定装置等による測定誤差の範囲、又はプロセスのばらつき等による電位のばらつきの範囲などを、誤差の範囲として含むものとする。
【００４６】
次に、本実施の形態の半導体装置の動作の一例について説明する。以下には、配線１１１に電位Ｖ１が与えられる場合と、配線１１１に電位Ｖ１と電位Ｖ２とを選択的に与える場合との２通りの動作について説明する。
【００４７】
配線１１１に電位Ｖ１が与えられる場合の本実施の形態の半導体装置の動作の一例について説明する。
【００４８】
ノード１１の電位の初期値及び配線１１２の電位の初期値は、電位Ｖ２と等しいと仮定する。配線１１３に電位Ｖ１が与えられると、トランジスタ１０２がオンになるので、配線１１３とノード１１とは導通状態になる。すると、配線１１３の電位はノード１１に供給されるので、ノード１１の電位は上昇し始める。やがて、ノード１１の電位がＶ２＋Ｖｔｈ１０１（Ｖｔｈ１０１はトランジスタ１０１の閾値電圧）に達すると、トランジスタ１０１がオンになるため、配線１１１と配線１１２とは導通状態になる。すると、配線１１１の電位は配線１１２に供給されるので、配線１１２の電位は上昇し始める（図１（Ｂ）参照）。
【００４９】
その後、ノード１１の電位がＶ１−Ｖｔｈ１０２（Ｖｔｈ１０２はトランジスタ１０２の閾値電圧：Ｖ２＋Ｖｔｈ１０１＜Ｖ１−Ｖｔｈ１０２を満たす）に達すると、トランジスタ１０２がオフになるので、配線１１３とノード１１とは非導通状態になる。すると、ノード１１は、浮遊状態になる。その後も、配線１１２の電位は上昇し続け、やがて電位Ｖ１と等しい値まで上昇する。配線１１２の電位上昇に伴い、ノード１１の電位は、トランジスタ１０１のゲートと第２の端子との間の寄生容量により、Ｖ１＋Ｖｔｈ１０１＋Ｖａ（Ｖａは正の数）まで上昇する（図１（Ｃ）参照）。これが、いわゆるブートストラップ動作である。
【００５０】
なお、配線１１３に電位Ｖ２が与えられる場合、トランジスタ１０２はオフになるので、配線１１３とノード１１とは非導通状態になる。つまり、ノード１１は浮遊状態になる。この場合、図１（Ａ）に示す半導体装置の動作は、配線１１３に電位Ｖ２を与える前のノード１１の電位に依存する。例えば、配線１１３に電位Ｖ２を与える前のノード１１の電位が、Ｖ２＋Ｖｔｈ１０１未満であるとする。この状態で配線１１３に電位Ｖ２が与えられると、トランジスタ１０１はオフになるので、配線１１１と配線１１２とは非導通状態になる。そのため、配線１１２の電位は、配線１１３に電位Ｖ２を与える前の値のままとなる。また、例えば、配線１１３に電位Ｖ２を与える前のノード１１の電位が、Ｖ２＋Ｖｔｈ１０１を超えているとする。この状態で配線１１３に電位Ｖ２が与えられると、トランジスタ１０１はオンになるので、配線１１１と配線１１２とは導通状態になる。そのため、配線１１２の電位は、電位Ｖ１と等しい値となり、ノード１１の電位は、ブートストラップ動作によって、Ｖ１＋Ｖｔｈ１０１＋Ｖａになる。
【００５１】
配線１１１に電位Ｖ１と電位Ｖ２とを選択的に与える場合の本実施の形態の半導体装置の動作の一例について説明する。
【００５２】
ノード１１の電位の初期値及び配線１１２の電位の初期値は、電位Ｖ２と等しいと仮定する。配線１１３に電位Ｖ１が与えられ、配線１１１に電位Ｖ２が与えられると、トランジスタ１０２がオンになるので、配線１１３とノード１１とは導通状態になる。すると、配線１１３の電位はノード１１に供給されるので、ノード１１の電位は上昇し始める。やがて、ノード１１の電位は、Ｖ２＋Ｖｔｈ１０１に達すると、トランジスタ１０１がオンになるので、配線１１１と配線１１２とは導通状態になる。すると、配線１１１の電位は配線１１２に供給されるので、配線１１２の電位は、電位Ｖ２と等しくなる（図２（Ａ）参照）。
【００５３】
その後、ノード１１の電位は、Ｖ１−Ｖｔｈ１０２に達すると、トランジスタ１０２がオフになるので、配線１１３とノード１１とは非導通状態になる。すると、ノード１１は、浮遊状態になる（図２（Ｂ）参照）。
【００５４】
その後、配線１１１に、電位Ｖ１が与えられる。このとき、ノード１１は、浮遊状態のままなので、ノード１１の電位は、Ｖ１−Ｖｔｈ１０２のままとなる。そのため、トランジスタ１０１はオンのままであり、配線１１１と配線１１２とは導通状態のままとなる。つまり、配線１１１の電位は、配線１１２に供給され続ける。よって、配線１１１に電位Ｖ１が与えられるタイミングと同じタイミングで、配線１１２の電位は上昇し始め、電位Ｖ１と等しい値まで上昇する。配線１１２の電位上昇に伴い、ノード１１の電位は、トランジスタ１０１のゲートと第２の端子との間の寄生容量により、Ｖ１＋Ｖｔｈ１０１＋Ｖａ（Ｖａは正の数）まで上昇する（図２（Ｃ）参照）。いわゆる、ブートストラップ動作である。
【００５５】
なお、配線１１３に電位Ｖ２が与えられる場合、トランジスタ１０２はオフになるので、配線１１３とノード１１とは非導通状態になる。つまり、ノード１１は浮遊状態になる。この場合、図２（Ａ）に示す半導体装置の動作は、配線１１３に電位Ｖ２を与える前の、ノード１１の電位に依存する。例えば、配線１１３に電位Ｖ２を与える前のノード１１の電位が、Ｖ２＋Ｖｔｈ１０１未満であるとする。この状態で配線１１３に電位Ｖ２が与えられると、トランジスタ１０１はオフになるので、配線１１１と配線１１２とは非導通状態になる。そのため、配線１１２の電位は、配線１１３に電位Ｖ２を与える前の値のままとなる。また、例えば、配線１１３に電位Ｖ２を与える前のノード１１の電位が、Ｖ２＋Ｖｔｈ１０１を超えているとする。この状態で配線１１３に電位Ｖ２が与えられると、トランジスタ１０１はオンになるので、配線１１１と配線１１２とは導通状態になる。そのため、配線１１２の電位は、配線１１１の電位と等しくなる。つまり、配線１１１に電位Ｖ１が与えられると、配線１１２の電位は電位Ｖ１と等しくなり、配線１１１に電位Ｖ２が与えられると、配線１１２の電位は電位Ｖ２と等しくなる。
【００５６】
以上のように、本実施の形態の半導体装置では、ブートストラップ動作を用いることにより、配線１１２の電位を配線１１１の電位と等しい値とすることができる。
【００５７】
また、従来の技術では、トランジスタのＳ値は大きいものであった。そのため、配線１１３に電位Ｖ１が与えられてからトランジスタ１０２がオフになるまでの時間が長くなっていた。または、ノード１１の電位がブートストラップ動作により上昇し始めるタイミングが遅くなっていた。または、ノード１１の電位が低くなっていた。または、トランジスタ１０１のゲートと第２の端子との間の電位差が小さくなっていた。または、配線１１２の電位の立ち上がり時間が長くなっていた。または、配線１１２に接続できる負荷が小さかった。または、トランジスタ１０１のチャネル幅が大きくなっていた。または、レイアウト面積が大きくなっていた。
【００５８】
これに対し、本実施の形態の半導体装置では、半導体装置を構成するトランジスタの半導体層として酸化物半導体を用いるため、Ｓ値を小さくすることができる。そのため、半導体装置の駆動能力の向上を図ることができる。例えば、トランジスタ１０２のＳ値が小さいと、配線１１３に電位Ｖ１が与えられてからトランジスタ１０２がオフになるまでの時間を短くすることができるので、ノード１１の電位がブートストラップ動作により上昇し始めるタイミングを早くすることができる。ノード１１の電位が上昇し始めるタイミングが早くなると、ノード１１の電位を高くすることができるので、トランジスタ１０１のゲートと第２の端子との間の電位差を大きくすることができる。その結果、配線１１２の電位の立ち上がり時間を短くすることができる。または、配線１１２に大きな負荷を接続しても、該負荷を駆動することができる。または、トランジスタ１０１のチャネル幅を小さくすることができるので、レイアウト面積を小さくすることができる。別の例として、トランジスタ１０１のＳ値が小さいと、配線１１２の電位の立ち上がり時間を短くすることができる。
【００５９】
また、従来の技術では、トランジスタのオフ電流が大きかった。そのため、時間の経過と共にノード１１から失われる電荷の量が多かった。または、ノード１１の電位が低下していた。または、ノード１１の電位をＶ１＋Ｖｔｈ１０１よりも高い値に維持できる時間が短くなっていた。または、駆動周波数を低くすることが困難であった。または、半導体装置が動作することができる駆動周波数の範囲が狭くなっていた。
【００６０】
これに対し、本実施の形態の半導体装置では、半導体装置を構成するトランジスタのオフ電流は小さい。そのため、半導体装置の駆動能力の向上を図ることができる。例えば、トランジスタ１０２のオフ電流が小さいと、ノード１１から失われる電荷の量を少なくすることができるため、ノード１１の電位の低下を抑制することができる。つまり、ノード１１の電位をＶ１＋Ｖｔｈ１０１よりも高い値に維持できる時間を、長くすることができる。その結果、駆動周波数を低くすることができるので、本実施の形態の半導体装置が動作することができる駆動周波数の範囲を広くすることができる。
【００６１】
また、配線１１１に電位Ｖ１と電位Ｖ２とを選択的に与える場合、ノード１１の電位は、Ｖ１−Ｖｔｈ１０２まで上昇した後に、ブートストラップ動作によりさらに上昇する。すなわち、トランジスタ１０１のゲートと第２の端子との間の電位差を大きくすることができる。その結果、配線１１２の電位の立ち上がり時間を短くすることができる。または、配線１１２に大きな負荷を接続しても、該負荷を駆動することができる。または、トランジスタ１０１のチャネル幅を小さくすることができるので、レイアウト面積を小さくすることができる。
【００６２】
なお、配線１１１に電位Ｖ１と電位Ｖ２とを選択的に与える場合、配線１１３に電位Ｖ１が与えられた後において、配線１１１に電位Ｖ１が与えられるタイミングと同時に、配線１１２の電位が上昇する。したがって、本実施の形態の半導体装置は、シフトレジスタ回路の一部として用いることができる。
【００６３】
次に、各トランジスタが有する機能の一例について説明する。
【００６４】
トランジスタ１０１は、配線１１１と配線１１２との間の導通状態を制御する機能を有する。つまり、トランジスタ１０１は、スイッチとしての機能を有する。または、トランジスタ１０１は、配線１１２に配線１１１の電位を供給するタイミングを制御する機能を有する。または、トランジスタ１０１は、配線１１２の電位を上昇させるタイミングを制御する機能を有する。または、トランジスタ１０１は、トランジスタ１０１のゲートと第２の端子との間の寄生容量により、ノード１１の電位を上昇させるタイミングを制御する機能を有する。ただし、トランジスタ１０１は、前述する機能の少なくとも１つを有していればよい。
【００６５】
トランジスタ１０２は、配線１１３とノード１１との間の導通状態を制御する機能を有する。つまり、トランジスタ１０２は、スイッチとしての機能を有する。または、トランジスタ１０２は、配線１１３の電位がノード１１の電位よりも高い場合に、配線１１３とノード１１とを導通状態とし、配線１１３の電位がノード１１の電位よりも低い場合に、配線１１３とノード１１とを非導通状態とする機能を有する。つまり、トランジスタ１０２は、ダイオードとしての機能を有する。または、トランジスタ１０２は、配線１１３の電位をノード１１に供給するタイミングを制御する機能を有する。または、トランジスタ１０２は、ノード１１の電位を上昇させるタイミングを制御する機能を有する。または、トランジスタ１０２は、ノード１１を浮遊状態にするタイミングを制御する機能を有する。ただし、トランジスタ１０２は、前述する機能の少なくとも１つを有していればよい。
【００６６】
次に、各配線に与えられる電位の一例について説明する。各配線に与えられる電位を適宜制御することにより、本実施の形態の半導体装置に様々な機能を持たせること、又は半導体装置の駆動能力の向上を図ることができる。
【００６７】
例えば、配線１１３に電位Ｖ１と電位Ｖ２とが選択的に与えられる場合において、配線１１１に電位Ｖ１よりも高い電位又は電位Ｖ１未満の電位を与えることが可能である。配線１１１に電位Ｖ１よりも高い電位又は電位Ｖ１未満の電位を与えることにより、本実施の形態の半導体装置は、レベルシフト回路としての機能を有することができる。
【００６８】
なお、配線１１１に電位Ｖ１よりも高い電位を与える場合、配線１１１に与える電位は、電位Ｖ１の１倍より高く、４倍以下であることが好ましい。より好ましくは、１．２倍以上、３倍以下である。さらに好ましくは、１．５倍以上、２．３倍以下である。
【００６９】
なお、配線１１１に電位Ｖ１未満の電位を与える場合、配線１１１に与える電位は、電位Ｖ１の０．２倍以上、１倍未満であることが好ましい。より好ましくは、０．３倍以上、０．９倍以下である。さらに好ましくは、０．５倍以上、０．７倍以下である。
【００７０】
また、例えば、配線１１１に電位Ｖ１が与えられる場合において、配線１１３に電位Ｖ１よりも高い電位を与えることが可能である。具体的には、配線１１３に与えられる電位は、配線１１１に与えられる電位の１倍より高く、３倍以下であることが好ましい。より好ましくは、１．３倍以上、２．５倍以下である。さらに好ましくは、１．５倍以上、２倍以下である。配線１１３に与えられる電位が高いと、配線１１３に電位Ｖ１が与えられてからトランジスタ１０２がオフになるまでの時間を短くすることができるので、ノード１１の電位がブートストラップ動作により上昇し始めるタイミングを早くすることができる。ノード１１の電位が上昇し始めるタイミングが早いと、ノード１１の電位を高くすることができるので、トランジスタ１０１のゲートと第２の端子との間の電位差を大きくすることができる。その結果、配線１１２の電位の立ち上がり時間を短くすることができる。または、配線１１２に大きな負荷を接続しても、該負荷を駆動することができる。または、トランジスタ１０１のチャネル幅を小さくすることができるので、レイアウト面積を小さくすることができる。
【００７１】
次に、各トランジスタの閾値電圧の一例について説明する。各トランジスタの閾値電圧を適切な値とすることにより、半導体装置の駆動能力の向上を図ることができる。
【００７２】
例えば、トランジスタ１０２の閾値電圧は、小さいほど好ましい。具体的には、トランジスタ１０２の閾値電圧は、トランジスタ１０１の閾値電圧よりも小さいことが好ましい。好ましくは、トランジスタ１０２の閾値電圧は、トランジスタ１０１の閾値電圧の０．１倍以上、１倍未満である。より好ましくは、０．３倍以上、０．９倍以下である。さらに好ましくは、０．５倍以上、０．７倍以下である。トランジスタ１０２の閾値電圧が小さいと、配線１１３に電位Ｖ１が与えられてからトランジスタ１０２がオフになるまでの時間を短くすることができるので、ノード１１の電位がブートストラップ動作により上昇し始めるタイミングを早くすることができる。ノード１１の電位が上昇し始めるタイミングが早いと、ノード１１の電位を高くすることができるので、トランジスタ１０１のゲートと第２の端子との間の電位差を大きくすることができる。その結果、配線１１２の電位の立ち上がり時間を短くすることができる。または、配線１１２に大きな負荷を接続しても、該負荷を駆動することができる。または、トランジスタ１０１のチャネル幅を小さくすることができるので、レイアウト面積を小さくすることができる。
【００７３】
また、例えば、トランジスタ１０１の閾値電圧は、半導体装置の駆動電圧（例えば電位Ｖ１−電位Ｖ２）よりも小さいことが好ましい。特に、トランジスタ１０１の閾値電圧は、半導体装置の駆動電圧の１／５０倍以上、１／２倍以下であることが好ましい。より好ましくは、１／４０倍以上、１／７倍以下である。さらに好ましくは、１／３０倍以上、１／１０倍以下である。トランジスタ１０１の閾値電圧を半導体装置の駆動電圧よりも小さくすることにより、半導体装置の誤動作を防ぎ、半導体装置を正常に動作させることができる。
【００７４】
次に、各トランジスタのサイズの一例について説明する。各トランジスタのサイズを適切な値とすることにより、本実施の形態の半導体装置の駆動能力の向上を図ることができる。
【００７５】
例えば、トランジスタ１０１のチャネル幅は、トランジスタ１０２のチャネル幅よりも大きいことが好ましい。好ましくは、トランジスタ１０１のチャネル幅は、トランジスタ１０２のチャネル幅の２倍以上、１００倍以下である。より好ましくは、５倍以上、５０倍以下である。さらに好ましくは、１０倍以上、３０倍以下である。
【００７６】
なお、トランジスタのチャネル幅（Ｗ）によって、電流供給能力を制御することができる。具体的には、トランジスタのチャネル幅が大きいほど、トランジスタの電流供給能力は向上する。ただし、トランジスタの電流供給能力を制御する因子は、トランジスタのチャネル幅に限定されない。例えば、トランジスタのチャネル長（Ｌ）、トランジスタのＷ／Ｌ比、トランジスタのゲートとソースとの間の電位差（Ｖｇｓ）などによっても、トランジスタの電流供給能力を制御することができる。具体的には、トランジスタのチャネル長が小さいほど、トランジスタのＷ／Ｌ比が大きいほど、又はトランジスタのＶｇｓが大きいほど、トランジスタの電流供給能力は向上する。したがって、本明細書等において、「トランジスタのチャネル幅が大きい」という記載は、「トランジスタのチャネル長が小さい」、「トランジスタのＷ／Ｌ比が大きい」又は「トランジスタのＶｇｓが大きい」と同義であることを付記する。
【００７７】
次に、図１（Ａ）に示す半導体装置とは異なる構成の半導体装置について説明する。
【００７８】
例えば、図１（Ａ）に示す半導体装置において、トランジスタ１０２のゲート及び／又は第１の端子が接続される配線は、配線１１３に限定されず、他の様々な配線とすることが可能である。
【００７９】
図３（Ａ）は、図１（Ａ）に示す半導体装置において、トランジスタ１０２のゲートが配線１１１と接続される場合の例を示す。図３（Ａ）に示す半導体装置では、配線１１３に電位Ｖ２が与えられる場合、ノード１１の電位を電位Ｖ２と等しい値にすることができる。
【００８０】
図３（Ｂ）は、図１（Ａ）に示す半導体装置において、トランジスタ１０２の第１の端子が配線１１１と接続される場合の例を示す。図３（Ｂ）に示す半導体装置では、ノード１１に配線１１３よりも配線抵抗が小さい配線１１１から電位Ｖ１を供給することができるため、ノード１１の電位を早く上昇させることができる。
【００８１】
図３（Ｃ）は、図１（Ａ）に示す半導体装置において、トランジスタ１０２のゲートが配線１１１と接続され、トランジスタ１０２の第１の端子が配線１１１と接続される場合の例を示す。図３（Ｃ）に示す半導体装置では、配線１１３を省略することができるので、配線の数及び信号の数を減らすことができる。
【００８２】
また、例えば、図１（Ａ）及び図３（Ａ）〜（Ｃ）に示す半導体装置において、ノード１１と配線１１２との間の容量値を大きくすることにより、ブートストラップ動作時におけるノード１１の電位を高くすることができる。
【００８３】
具体的には、例えば、図１（Ａ）及び図３（Ａ）〜（Ｃ）に示す半導体装置において、ノード１１と配線１１２との間に、容量素子を接続することが可能である。容量素子１２１の一方の電極は、トランジスタ１０１のゲートと同じ材料により構成され、ノード１１と接続されることが好ましい。そして、容量素子１２１の他方の電極は、トランジスタ１０１の第２の端子と同じ材料により構成され、配線１１２と接続されることが好ましい。こうして、コンタクトホールなどを省略できるので、レイアウト面積を小さくすることができる。
【００８４】
あるいは、例えば、図１（Ａ）及び図３（Ａ）〜（Ｃ）に示す半導体装置において、トランジスタ１０１のゲートを構成する材料と、トランジスタ１０１の第２の端子を構成する材料とが重なる面積を、トランジスタ１０１のゲートを構成する材料と、トランジスタ１０１の第１の端子を構成する材料とが重なる面積よりも大きくすることが可能である。特に、トランジスタ１０１のゲートを構成する材料と、トランジスタ１０１の第２の端子を構成する材料とが重なる面積は、トランジスタ１０１のゲートを構成する材料と、トランジスタ１０１の第１の端子を構成する材料とが重なる面積の１倍より大きく、５倍以下であることが好ましい。より好ましくは、１．５倍以上、４倍以下である。さらに好ましくは、２倍以上３倍以下である。
【００８５】
図３（Ｄ）は、図１（Ａ）に示す半導体装置において、トランジスタ１０１のゲートと第２の端子との間に、容量素子１２１を接続した場合の例を示す。
【００８６】
また、例えば、図３（Ａ）〜（Ｄ）に示す半導体装置において、トランジスタ１０１の第１の端子と、トランジスタ１０２のゲート又は第１の端子とは、異なる配線と接続されることが可能である。
【００８７】
図４（Ａ）は、図３（Ａ）に示す半導体装置において、トランジスタ１０１の第１の端子が配線１１１Ａと接続され、トランジスタ１０２のゲートが配線１１１Ｂと接続される場合の例を示す。
【００８８】
図４（Ｂ）は、図３（Ｂ）に示す半導体装置において、トランジスタ１０１の第１の端子が配線１１１Ａと接続され、トランジスタ１０２の第１の端子が配線１１１Ｂと接続される場合の例を示す。
【００８９】
図４（Ｃ）は、図３（Ｃ）に示す半導体装置において、トランジスタ１０１の第１の端子が配線１１１Ａと接続され、トランジスタ１０２のゲートが配線１１１Ｂと接続され、トランジスタ１０２の第１の端子が配線１１１Ｂと接続される場合の例を示す。
【００９０】
なお、配線１１１Ａ及び配線１１１Ｂは、配線１１１と同様の機能を有する。そして、配線１１１Ａ及び配線１１１Ｂには、電位Ｖ１が供給される。ただし、配線１１１Ａと配線１１１Ｂとに与える電位は、異なる値とすることが可能である。例えば、配線１１１Ａに、電位Ｖ１よりも高い電位又は電位Ｖ１未満の電位を与えることにより、図４（Ａ）〜（Ｃ）に示す半導体装置は、レベルシフト回路としての機能を有することになる。別の例として、配線１１１Ｂに電位Ｖ１よりも高い電位を与えることにより、ノード１１の電位の立ち上がり時間を短くすることができる。別の例として、配線１１１Ｂに電位Ｖ１よりも低い電位を与えることにより、トランジスタ１０２がオフになるタイミングを早くすることができる。
【００９１】
なお、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、複数のゲート電極に対応する複数のチャネル領域が互いに直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、さらなるオフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。または、マルチゲート構造により、トランジスタが飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することが出来る。その結果、特性のよい差動回路やカレントミラー回路などを実現することが出来る。
【００９２】
なお、トランジスタの一例としては、チャネルの上下にゲート電極が配置されている構造のトランジスタを適用することができる。チャネルの上下にゲート電極が配置される構造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チャネル領域が増えるため、電流値の増加を図ることができる。または、チャネルの上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
【００９３】
なお、トランジスタの一例としては、チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、チャネル領域を並列に接続した構造、又はチャネル領域が直列に接続する構造などのトランジスタを用いることができる。
【００９４】
なお、トランジスタの一例としては、チャネル領域（又はその一部）にソース電極やドレイン電極が重なっている構造のトランジスタを用いることができる。チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なる構造にすることによって、チャネル領域の一部に電荷が溜まり、動作が不安定になることを防ぐことができる。
【００９５】
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数又は複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。
【００９６】
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
【００９７】
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
【００９８】
（実施の形態２）
本実施の形態では、半導体装置の構成の一例及びその半導体装置の駆動方法の一例について説明する。特に、実施の形態１に示す半導体装置を用いたインバータ回路及びバッファ回路の一例、並びにそのインバータ回路及びバッファ回路の駆動方法の一例について説明する。
【００９９】
まず、本実施の形態の半導体装置の構成の一例について説明する。
【０１００】
図５（Ａ）は、半導体装置の構成の一例を示す。図５（Ａ）に示す半導体装置は、トランジスタ１０１と、トランジスタ１０２と、トランジスタ１０３と、トランジスタ１０４と、配線１１２、配線１１３、配線１１４、配線１１５と、から構成されている。トランジスタ１０１〜１０４は、酸化物半導体材料を用いて形成されている。また、トランジスタ１０３及びトランジスタ１０４は、Ｎチャネル型である。
【０１０１】
図５（Ａ）は、図１（Ａ）に示す半導体装置に、トランジスタ１０３及びトランジスタ１０４を加えて設ける場合の半導体装置を示す。トランジスタ１０３のゲートは、配線１１４と接続され、トランジスタ１０３の第１の端子は、配線１１５と接続され、トランジスタ１０３の第２の端子は、配線１１２に接続される。また、トランジスタ１０４のゲートは、配線１１４と接続され、トランジスタ１０４の第１の端子は、配線１１５と接続され、トランジスタ１０４の第２の端子は、トランジスタ１０１のゲートと接続される。ただし、本実施の形態の半導体装置の構成は、図５（Ａ）に限定されず、他にも様々な構成とすることが可能である。
【０１０２】
次に、各配線に与えられる電位の一例について説明する。
【０１０３】
配線１１４には、電位Ｖ１と電位Ｖ２とが選択的に与えられる。言い換えると、配線１１４には、信号が入力される。そのため、配線１１４は、信号線としての機能を有する。ここでは、配線１１４には、配線１１３に入力される信号の反転信号が入力されると仮定する。よって、配線１１３に電位Ｖ２が与えられる場合、配線１１４には電位Ｖ１が与えられ、配線１１３に電位Ｖ１が与えられる場合、配線１１４には電位Ｖ２が与えられる。ただし、これに限定されず、配線１１３と配線１１４とには、同じ電位が与えられることが可能である。
【０１０４】
配線１１５には、電位Ｖ２が与えられる。言い換えると、配線１１５には、一定の電圧（例えば電圧Ｖ２）が供給される。そのため、配線１１５は、電源線としての機能を有するものとする。ただし、配線１１５に与えられる電位は、電位Ｖ２に限定されず、他にも様々な電位が与えられることが可能である。例えば、配線１１５には、電位Ｖ１と電位Ｖ２とを選択的に与えることが可能である。配線１１５に電位Ｖ１が与えられることによって、トランジスタ１０３及びトランジスタ１０４に逆バイアスを印加することができるので、これらのトランジスタの閾値電圧のシフトを抑制することができる。
【０１０５】
次に、図５（Ａ）に示す半導体装置の動作の一例について説明する。以下には、配線１１３に電位Ｖ２が与えられ、配線１１４に電位Ｖ１が与えられる場合と、配線１１３に電位Ｖ１が与えられ、配線１１４に電位Ｖ２が与えられる場合との２通りの動作について説明する。
【０１０６】
なお、図５（Ｂ）は、図５（Ａ）に示す半導体装置の動作を説明するためのタイミングチャートの一例を示す。図５（Ｂ）には、配線１１３の電位（電位Ｖ１１３）、配線１１４の電位（電位Ｖ１１４）、ノード１１の電位（電位Ｖ１１）及び配線１１２の電位（電位Ｖ１１２）を示す。
【０１０７】
配線１１３に電位Ｖ２が与えられ、配線１１４に電位Ｖ１が与えられる場合の動作について説明する。
【０１０８】
配線１１３に電位Ｖ２が与えられ、配線１１４に電位Ｖ１が与えられると、トランジスタ１０４はオンになるので、配線１１５とノード１１とは導通状態になる。このとき、トランジスタ１０２はオフになり、配線１１３とノード１１とは非導通状態になる。こうして、ノード１１には、配線１１５の電位が供給されるので、ノード１１の電位は、電位Ｖ２と等しい値になる。そのため、トランジスタ１０１はオフになり、配線１１１と配線１１２とは非導通状態になる。このとき、トランジスタ１０３はオンになり、配線１１５と配線１１２とは導通状態になる。こうして、配線１１２には、配線１１５の電位が供給されるので、配線１１２の電位は、電位Ｖ２と等しい値となる（図６（Ａ）参照）。
【０１０９】
配線１１３に電位Ｖ１が与えられ、配線１１４に電位Ｖ２が与えられる場合の動作について説明する。
【０１１０】
配線１１３に電位Ｖ１が与えられ、配線１１４に電位Ｖ２が与えられると、トランジスタ１０４はオフになり、配線１１５とノード１１とは非導通状態になる。このとき、トランジスタ１０２はオンになり、配線１１３とノード１１とは導通状態になる。こうして、ノード１１には、配線１１３の電位が供給されるので、ノード１１の電位は上昇し始める。やがて、ノード１１の電位は、Ｖ２＋Ｖｔｈ１０１まで上昇する。そのため、トランジスタ１０１はオンになり、配線１１１と配線１１２とは導通状態になる。このとき、トランジスタ１０３はオフになっているので、配線１１５と配線１１２とは非導通状態になる。こうして、配線１１２には、配線１１１の電位が供給されるので、配線１１２の電位は、上昇し始める（図６（Ｂ）参照）。
【０１１１】
その後、ノード１１の電位がＶ１−Ｖｔｈ１０２まで上昇する。そのため、トランジスタ１０２はオフになるので、配線１１３とノード１１とは非導通状態になる。すると、ノード１１は、浮遊状態になる。このとき、配線１１２の電位は、上昇し続けている。そのため、ノード１１の電位は、トランジスタ１０１のゲートと第２の端子との間の寄生容量により、Ｖ１＋Ｖｔｈ１０１＋Ｖａまで上昇する。いわゆる、ブートストラップ動作である。こうして、配線１１２の電位は、電位Ｖ１と等しい値まで上昇する（図６（Ｃ）参照）。
【０１１２】
以上のように、本実施の形態の半導体装置は、ブートストラップ動作を用いることにより、配線１１２の電位を、配線１１１の電位又は配線１１５の電位と等しい値とすることができる。
【０１１３】
また、従来の技術では、トランジスタのＳ値が大きかった。そのため、配線１１３に電位Ｖ１が与えられてからトランジスタ１０２がオフになるまでの時間が長くなっていた。または、ノード１１の電位がブートストラップ動作により上昇し始めるタイミングが遅くなっていた。または、ノード１１の電位が低くなっていた。または、トランジスタ１０１のゲートと第２の端子との間の電位差が小さくなっていた。または、配線１１２の電位の立ち上がり時間が長くなっていた。または、配線１１２に接続できる負荷が小さかった。または、トランジスタ１０１のチャネル幅が大きくなっていた。または、レイアウト面積が大きくなっていた。または、配線１１２の電位の立ち下がり時間が長くなっていていた。または、配線１１４に電位Ｖ１が与えられてから、トランジスタ１０１がオフになるまでの時間が長くなっていた。または、配線１１１からトランジスタ１０１及びトランジスタ１０３を介して配線１１５に電流が流れる時間が長かった。または、消費電力が増加していた。
【０１１４】
これに対し、本実施の形態の半導体装置では、半導体装置を構成するトランジスタの半導体層として酸化物半導体を用いるため、Ｓ値を小さくすることができる。そのため、半導体装置の駆動能力の向上を図ることができる。例えば、トランジスタ１０２のＳ値が小さいと、配線１１３に電位Ｖ１が与えられてからトランジスタ１０２がオフになるまでの時間を短くすることができるので、ノード１１の電位がブートストラップ動作により上昇し始めるタイミングを早くすることができる。ノード１１の電位が上昇し始めるタイミングが早くなると、ノード１１の電位を高くすることができるので、トランジスタ１０１のゲートと第２の端子との間の電位差を大きくすることができる。その結果、配線１１２の電位の立ち上がり時間を短くすることができる。または、配線１１２に大きな負荷を接続しても、該負荷を駆動することができる。または、トランジスタ１０１のチャネル幅を小さくすることができるので、レイアウト面積を小さくすることができる。別の例として、トランジスタ１０１のＳ値が小さいと、配線１１２の電位の立ち上がり時間を短くすることができる。別の例として、トランジスタ１０３のＳ値が小さいと、配線１１２の電位の立ち下がり時間を短くすることができる。別の例として、トランジスタ１０４のＳ値が小さいことにより、配線１１４に電位Ｖ１が与えられてから、トランジスタ１０１がオフになるまでの時間を短くすることができる。そのため、配線１１１からトランジスタ１０１及びトランジスタ１０３を介して配線１１５に電流が流れることを抑制することができる。これにより、消費電力の削減を図ることができる。
【０１１５】
なお、従来の技術では、トランジスタのオフ電流が大きかった。そのため、ノード１１から漏れる電荷の量が多かった。または、ノード１１の電位が低下していた。または、ノード１１の電位をＶ１＋Ｖｔｈ１０１よりも高い値に維持できる時間が短くなっていた。または、駆動周波数を遅くすることが困難であった。または、半導体装置が動作することができる駆動周波数の範囲が狭くなっていた。
【０１１６】
これに対し、本実施の形態の半導体装置を構成するトランジスタのオフ電流は小さいという特徴がある。そのため、半導体装置の駆動能力の向上を図ることができる。例えば、トランジスタ１０２及びトランジスタ１０４のオフ電流が小さいことにより、ノード１１から漏れる電荷の量を少なくすることができる。そのため、ノード１１の電位の低下を抑制することができる。つまり、ノード１１の電位をＶ１＋Ｖｔｈ１０１よりも高い値に維持できる時間を、長くすることができる。これにより、駆動周波数を低くすることができるので、本実施の形態の半導体装置が動作することができる駆動周波数の範囲を広くすることができる。
【０１１７】
なお、配線１１２から出力される信号は、配線１１４に入力される信号の反転信号となる。つまり、本実施の形態の半導体装置は、インバータ回路としての機能を有することができる。または、配線１１２から出力される信号は、配線１１３に入力される信号の非反転信号となる。つまり、本実施の形態の半導体装置は、バッファ回路としての機能を有することができる。
【０１１８】
次に、各トランジスタが有する機能の一例について説明する。
【０１１９】
トランジスタ１０３は、配線１１５と配線１１２との間の導通状態を制御する機能を有する。つまり、トランジスタ１０３は、スイッチとしての機能を有する。または、トランジスタ１０３は、配線１１５の電位を配線１１２に供給するタイミングを制御する機能を有する。または、トランジスタ１０３は、配線１１２の電位を減少させるタイミングを制御する機能を有する。ただし、トランジスタ１０３は、前述する機能の少なくとも１つを有していればよい。
【０１２０】
トランジスタ１０４は、配線１１５とノード１１との間の導通状態を制御する機能を有する。つまり、トランジスタ１０４は、スイッチとしての機能を有する。または、トランジスタ１０４は、配線１１５の電位をノード１１に供給するタイミングを制御する機能を有する。または、トランジスタ１０４は、ノード１１の電位を減少させるタイミングを制御する機能を有する。ただし、トランジスタ１０４は、前述する機能の少なくとも１つを有していればよい。
【０１２１】
次に、各配線に与えられる電位のバリエーションについて説明する。各配線に与えられる電位を適宜制御することにより、本実施の形態の半導体装置に様々な機能を持たせること、又は半導体装置の駆動能力の向上を図ることができる。
【０１２２】
例えば、配線１１３又は配線１１４に、電位Ｖ１と電位Ｖ２とが選択的に与えられる場合、配線１１１には、電位Ｖ１よりも高い電位又は電位Ｖ１未満の電位が与えられることが可能である。これにより、本実施の形態の半導体装置は、レベルシフト回路としての機能を有することができる。
【０１２３】
なお、配線１１１に、電位Ｖ１よりも高い電位を与えるとする。この場合、該電位は、電位Ｖ１の１倍より高く、４倍以下であることが好ましい。より好ましくは、１．２倍以上、３倍以下である。さらに好ましくは、１．５倍以上、２．３倍以下である。
【０１２４】
なお、配線１１１に、電位Ｖ１未満の電位を与えるとする。この場合、該電位は、電位Ｖ１の０．２倍以上、１倍未満であることが好ましい。より好ましくは、０．３倍以上、０．９倍以下である。さらに好ましくは、０．５倍以上、０．７倍以下である。
【０１２５】
また、例えば、配線１１４に、電位Ｖ１と電位Ｖ２とが選択的に与えられる場合、配線１１３には、電位Ｖ１未満の電位と、電位Ｖ２よりも高い電位とが選択的に与えられることが可能である。この場合、配線１１４の電位の立ち上がり時間は、配線１１３の電位の立ち上がり時間よりも短いことが多い。または、配線１１４の電位の立ち下がり時間は、配線１１３の電位の立ち下がり時間よりも短いことが多い。または、配線１１４は、配線１１３とインバータ回路を介して接続されることが多い。
【０１２６】
また、例えば、配線１１３に、電位Ｖ１と電位Ｖ２とが選択的に与えられる場合、配線１１４には、電位Ｖ１未満の電位と、電位Ｖ２よりも高い電位とが選択的に与えられることが可能である。この場合、配線１１３の電位の立ち上がり時間は、配線１１４の電位の立ち上がり時間よりも短いことが多い。または、配線１１３の電位の立ち下がり時間は、配線１１４の電位の立ち下がり時間よりも短いことが多い。または、配線１１３は、配線１１４とインバータ回路を介して接続されることが多い。
【０１２７】
次に、各トランジスタの閾値電圧の一例について説明する。各トランジスタの閾値電圧を適切な値とすることにより、半導体装置の駆動能力の向上を図ることができる。
【０１２８】
例えば、トランジスタ１０３の閾値電圧は、トランジスタ１０１の閾値電圧及び／又はトランジスタ１０２の閾値電圧よりも大きいことが好ましい。特に、トランジスタ１０３の閾値電圧は、トランジスタ１０１の閾値電圧の１倍より高く、３倍以下であることが好ましい。より好ましくは、１．２倍以上２．５倍以下である。さらに好ましくは、１．５倍以上、２倍以下である。
【０１２９】
また、例えば、トランジスタ１０４の閾値電圧は、トランジスタ１０１の閾値電圧及び／又はトランジスタ１０２の閾値電圧よりも大きいことが好ましい。特に、トランジスタ１０４の閾値電圧は、トランジスタ１０１の閾値電圧の１倍を超え、３倍以下であることが好ましい。より好ましくは、１．２倍以上２．５倍以下である。さらに好ましくは、１．５倍以上、２倍以下である。
【０１３０】
また、例えば、トランジスタ１０１の閾値電圧とトランジスタ１０３の閾値電圧との和は、半導体装置の駆動電圧（例えば電位Ｖ１−電位Ｖ２）よりも小さいことが好ましい。特に、トランジスタ１０１の閾値電圧とトランジスタ１０３の閾値電圧との和は、半導体装置の駆動電圧の１／１００倍以上、１／２倍以下であることが好ましい。より好ましくは、１／５０倍以上、１／５倍以下である。さらに好ましくは、１／３０倍以上、１／１０倍以下である。トランジスタ１０１の閾値電圧とトランジスタ１０３の閾値電圧との和が半導体装置の駆動電圧よりも小さいことにより、半導体装置の誤動作を防ぎ、半導体装置を正常に動作させることができる。
【０１３１】
次に、各トランジスタのサイズの一例について説明する。各トランジスタのサイズを適切な値とすることにより、本実施の形態の半導体装置の駆動能力の向上を図ることができる。
【０１３２】
例えば、トランジスタ１０１がオンになるときのゲートとソースとの間の電位差は、トランジスタ１０３がオンになるときのゲートとソースとの間の電位差よりも小さいことが多い。そのため、トランジスタ１０１のチャネル幅は、トランジスタ１０３のチャネル幅よりも大きいことが好ましい。特に、トランジスタ１０１のチャネル幅は、トランジスタ１０３のチャネル幅の１倍より大きく、１０倍以下であることが好ましい。より好ましくは、１．３倍以上、５倍以下である。さらに好ましくは、１．５倍以上、３倍以下である。
【０１３３】
また、例えば、配線１１２の負荷は、ノード１１の負荷よりも大きい場合が多い。そのため、トランジスタ１０３のチャネル幅は、トランジスタ１０４のチャネル幅よりも大きいことが好ましい。特に、トランジスタ１０３のチャネル幅は、トランジスタ１０４のチャネル幅の１倍より大きく、１０倍以下であることが好ましい。より好ましくは、１．５倍以上、７倍以下である。さらに好ましくは、２倍以上、５倍以下である。
【０１３４】
また、例えば、トランジスタ１０３のチャネル長、及び／又はトランジスタ１０４のチャネル長は大きいことが好ましい。具体的には、トランジスタ１０３のチャネル長は、トランジスタ１０１のチャネル長及び／又はトランジスタ１０２のチャネル長よりも大きいことが好ましい。または、トランジスタ１０４のチャネル長は、トランジスタ１０１のチャネル長及び／又はトランジスタ１０２のチャネル長よりも大きいことが好ましい。トランジスタ１０３のチャネル長、及び／又はトランジスタ１０４のチャネル長を大きくすることにより、トランジスタ１０３、及び／又はトランジスタ１０４の閾値電圧のシフト量を低減することができる。よって、半導体装置の信頼性の向上を図ることができる。
【０１３５】
次に、図５（Ａ）に示す半導体装置とは異なる構成の半導体装置について説明する。
【０１３６】
例えば、トランジスタ１０３及びトランジスタ１０４は、図１（Ａ）に示す半導体装置だけでなく、図３（Ａ）〜（Ｄ）及び図４（Ａ）〜（Ｃ）に示す半導体装置にも設けることが可能である。トランジスタ１０３及びトランジスタ１０４を設けた図３（Ａ）〜（Ｄ）及び図４（Ａ）〜（Ｃ）に示す半導体装置は、図５（Ａ）に示す半導体装置と同様の機能及び同様の効果を有する。
【０１３７】
図７（Ａ）は、図３（Ａ）に示す半導体装置に、トランジスタ１０３及びトランジスタ１０４を設ける場合の例を示す。
【０１３８】
図７（Ｂ）は、図３（Ｂ）に示す半導体装置に、トランジスタ１０３及びトランジスタ１０４を設ける場合の例を示す。
【０１３９】
図７（Ｃ）は、図３（Ｃ）に示す半導体装置に、トランジスタ１０３及びトランジスタ１０４を設ける場合の例を示す。図７（Ｃ）に示す半導体装置では、配線１１３を省略することができるので、配線の数及び信号の数を減らすことができる。
【０１４０】
図８（Ａ）は、図４（Ａ）に示す半導体装置に、トランジスタ１０３及びトランジスタ１０４を設ける場合の例を示す。
【０１４１】
図８（Ｂ）は、図４（Ｂ）に示す半導体装置に、トランジスタ１０３及びトランジスタ１０４を設ける場合の例を示す。
【０１４２】
図８（Ｃ）は、図４（Ｃ）に示す半導体装置に、トランジスタ１０３及びトランジスタ１０４を設ける場合の例を示す。
【０１４３】
また、例えば、図５（Ａ）、図７（Ａ）〜（Ｃ）及び図８（Ａ）〜（Ｃ）に示す半導体装置において、トランジスタ１０４を省略することが可能である。トランジスタ１０４を省略することにより、トランジスタの数を減らすことができるので、レイアウト面積を小さくすることができる。
【０１４４】
図９（Ａ）は、図５（Ａ）に示す半導体装置において、トランジスタ１０４を省略する場合の例を示す。
【０１４５】
図９（Ｂ）は、図７（Ｃ）に示す半導体装置において、トランジスタ１０４を省略する場合の例を示す。
【０１４６】
次に、半導体装置を制御する機能を有する回路（制御回路ともいう）の一例について説明する。
【０１４７】
図１０は、半導体装置を制御するための回路１３０を示す。図１０では、半導体装置として、図５（Ａ）に示す半導体装置を用いている。ただし、半導体装置としては、図５（Ａ）に示す半導体装置に限定されない。例えば、半導体装置としては、実施の形態１に示す半導体装置、本実施の形態に示す半導体装置、又はその他の実施の形態に示す半導体装置を用いることが可能である。
【０１４８】
回路１３０は、半導体装置の各配線に電位を与える機能を有する。すなわち、回路１３０は、半導体装置の各配線に、信号の出力や、電圧を供給するタイミングを制御する機能を有する。
【０１４９】
回路１３０は、回路１３１、回路１３２、回路１３３及び回路１３４を有する。回路１３１は、配線１１１に電圧Ｖ１を供給する機能を有する。または、回路１３１は、配線１１１に信号を供給する機能を有する。回路１３２は、配線１１３に信号を供給する機能を有する。回路１３３は、配線１１４に信号を供給する機能を有する。回路１３４は、配線１１５に電圧Ｖ１を供給する機能を有する。このように、回路１３１、回路１３２及び回路１３３は、信号生成回路又はタイミングジェネレータ回路などとしての機能を有する。回路１３１及び回路１３４は、電圧生成回路又はレギュレータ回路などとしての機能を有する。
【０１５０】
なお、回路１３１〜１３４は、各々、増幅回路、バイポーラトランジスタ、ＭＯＳトランジスタ、容量素子、抵抗素子、コイル、直流電圧源、交流電圧源、直流電流源及びスイッチのうちの、少なくとも１つから構成されることが可能である。
【０１５１】
なお、配線１１３及び配線１１４には、保護回路１４０が接続されることが可能である。保護回路１４０は、複数のトランジスタ１４１及び複数のトランジスタ１４２を有する。トランジスタ１４１の第１の端子は、配線１１５と接続され、トランジスタ１４１の第２の端子は、配線１１３又は配線１１４と接続され、トランジスタ１４１のゲートは、配線１１５と接続される。トランジスタ１４２の第１の端子は、配線１１１と接続され、トランジスタ１４２の第２の端子は、配線１１３又は配線１１４と接続され、トランジスタ１４２のゲートは、配線１１３又は配線１１４と接続される。なお、トランジスタ１４１とトランジスタ１４２との一方を省略することが可能である。
【０１５２】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１５３】
（実施の形態３）
本実施の形態では、半導体装置の一例及びその半導体装置の駆動方法の一例について説明する。特に、実施の形態２に示す半導体装置を用いたＮＯＲ回路及びＮＡＮＤ回路の一例、並びにそのＮＯＲ回路及びＮＡＮＤ回路の駆動方法の一例について説明する。
【０１５４】
まず、実施の形態２に示す半導体装置にＮＯＲ回路としての機能を持たせるための構成について説明する。
【０１５５】
実施の形態２に示す半導体装置において、配線１１５と配線１１２との間に、Ｎ（Ｎは自然数）個のトランジスタ１０３（トランジスタ１０３＿１〜１０３＿Ｎと示す）が並列に接続される。Ｎ個のトランジスタ１０３のゲートは、各々、Ｎ本の配線１１４（配線１１４＿１〜１１４＿Ｎ）と接続される。そして、配線１１５とノード１１との間に、Ｎ個のトランジスタ１０４（トランジスタ１０４＿１〜１０４＿Ｎと示す）が並列に接続される。Ｎ個のトランジスタ１０４のゲートは、各々、Ｎ本の配線１１４と接続される。例えば、トランジスタ１０３＿ｉ（ｉは１〜Ｎのいずれか一）の第１の端子は、配線１１５と接続され、トランジスタ１０３＿ｉの第２の端子は、配線１１２と接続され、トランジスタ１０３＿ｉのゲートは、配線１１４＿ｉと接続される。トランジスタ１０４＿ｉ（ｉは１〜Ｎのいずれか一）の第１の端子は、配線１１５と接続され、トランジスタ１０４＿ｉの第２の端子は、ノード１１と接続され、トランジスタ１０４＿ｉのゲートは、配線１１４＿ｉと接続される。このような構成により、実施の形態２に示す半導体装置は、Ｎ入力のＮＯＲ回路としての機能を有することができる。
【０１５６】
図１１（Ａ）は、図７（Ｃ）に示す半導体装置に上記の構成を追加したＮＯＲ回路の一例を示す。
【０１５７】
図１１（Ｂ）は、図５（Ａ）に示す半導体装置に上記の構成を追加したＮＯＲ回路の一例を示す。図１１（Ｂ）に示すＮＯＲ回路において、配線１１３には、Ｎ本の配線１１４のいずれかに入力する信号の反転信号を入力すればよい。
【０１５８】
次に、実施の形態２に示す半導体装置を用いたＮＯＲ回路の動作の一例について、図１１（Ａ）に示す半導体装置を例にして説明する。ここでは、Ｎ本の配線１１４の少なくとも１つに電位Ｖ１が与えられる場合と、Ｎ本の配線１１４のすべてに電位Ｖ２が与えられる場合との２通りの動作について説明する。
【０１５９】
Ｎ本の配線１１４の少なくとも１つに、電位Ｖ１が与えられる場合の動作について説明する。ここでは、配線１１４＿１に電位Ｖ１が与えられ、その他の配線（配線１１４＿２〜１１４＿Ｎ）に電位Ｖ２が与えられると仮定する。また、配線１１１に電位Ｖ１、配線１１５に電位Ｖ２が与えられると仮定する。そのため、トランジスタ１０４＿１はオンになり、トランジスタ１０４＿２〜１０４＿Ｎはオフになるので、配線１１５とノード１１とが導通状態になる。このとき、トランジスタ１０２はオンになるので、配線１１１とノード１１とは導通状態になる。こうして、ノード１１には、配線１１５の電位と配線１１１の電位とが供給される。よって、ノード１１の電位は、配線１１５の電位（電位Ｖ２）を超え、配線１１１の電位（電位Ｖ１）未満となる。ここでは、ノード１１の電位は、Ｖ２＋Ｖｔｈ１０１未満になると仮定する。そのため、トランジスタ１０１はオフになるので、配線１１１と配線１１２とは非導通状態になる。このとき、トランジスタ１０３＿１はオンになり、トランジスタ１０３＿２〜１０３＿Ｎはオフになるので、配線１１５と配線１１２とは導通状態になる。こうして、配線１１５の電位は、配線１１２に供給されるので、配線１１２の電位は、電位Ｖ２と等しい値となる（図１２（Ａ）参照）。
【０１６０】
Ｎ本の配線１１４のすべてに、電位Ｖ２が与えられる場合の動作について説明する。また、配線１１１には電位Ｖ１、配線１１５に電位Ｖ２が与えられる仮定する。そのため、トランジスタ１０４＿１〜１０４＿Ｎはオフになるので、配線１１５とノード１１とは非導通状態になる。このとき、トランジスタ１０２はオンになるので、配線１１１とノード１１とは導通状態になる。すると、配線１１１の電位はノード１１に供給されるので、ノード１１の電位は上昇し始める。やがて、ノード１１の電位は、Ｖ２＋Ｖｔｈ１０１まで上昇する。そのため、トランジスタ１０１はオンになるので、配線１１１と配線１１２とは導通状態になる。このとき、トランジスタ１０３＿１〜１０３＿Ｎはオフになっているので、配線１１５と配線１１２とは非導通状態になる。こうして、配線１１２には、配線１１１の電位が供給されるので、配線１１２の電位は、上昇し始める。その後、ノード１１の電位がＶ１−Ｖｔｈ１０２まで上昇する。そのため、トランジスタ１０２はオフになるので、配線１１１とノード１１とは非導通状態になる。すると、ノード１１は、浮遊状態になる。このとき、配線１１２の電位は、上昇し続けている。そのため、ノード１１の電位は、トランジスタ１０１のゲートと第２の端子との間の寄生容量により、Ｖ１＋Ｖｔｈ１０１＋Ｖａまで上昇する。いわゆる、ブートストラップ動作である。こうして、配線１１２の電位は、電位Ｖ１と等しい値まで上昇する（図１２（Ｂ）参照）。
【０１６１】
なお、Ｎ個のトランジスタ１０３のチャネル幅は、互いに等しいことが望ましい。回路配置の制限などから、Ｎ個のトランジスタ１０３のチャネル幅を互いに等しくすることが困難な場合には、Ｎ個のトランジスタ１０３の少なくとも２つのチャネル幅を互いに等しくすると良い。チャネル幅を互いに等しくすることで、回路設計が容易になり、また、動作の不具合を抑制することができるためである。トランジスタ１０４についても同様である。
【０１６２】
なお、Ｎ個のトランジスタ１０３は、配線１１２を駆動するために、駆動能力が大きいことが好ましい。そのため、Ｎ個のトランジスタ１０３の少なくとも１つのチャネル幅は、Ｎ個のトランジスタ１０４の少なくとも１つのチャネル幅よりも大きいことが好ましい。特に、Ｎ個のトランジスタ１０３の少なくとも１つのチャネル幅は、Ｎ個のトランジスタ１０４の少なくとも１つのチャネル幅の１倍より高く、１０倍以下であることが好ましい。より好ましくは、１．５倍以上、７倍以下である。さらに好ましくは、２倍以上、５倍以下である。
【０１６３】
なお、Ｎ本の配線１１４に電位Ｖ２が与えられる場合に、ノード１１の電位は、トランジスタ１０１がオフになるような値になることが好ましい。そのため、Ｎ個のトランジスタ１０４の少なくとも１つのチャネル幅は、トランジスタ１０２のチャネル幅よりも大きいことが好ましい。特に、Ｎ個のトランジスタ１０４の少なくとも１つのチャネル幅は、トランジスタ１０２のチャネル幅の１倍より高く、１０倍以下であることが好ましい。より好ましくは、２倍以上、５倍以下であることが好ましい。さらに好ましくは、２．５倍以上、３．５倍以下である。
【０１６４】
次に、実施の形態２に示す半導体装置にＮＡＮＤ回路としての機能を持たせるための構成について説明する。
【０１６５】
以下に、実施の形態２に示す半導体装置にＮＡＮＤ回路としての機能を持たせるための構成を示す。実施の形態２に示す半導体装置において、配線１１５と配線１１２との間に、Ｎ（Ｎは自然数）個のトランジスタ１０３（トランジスタ１０３＿１〜１０３＿Ｎと示す）が直列に接続される。Ｎ個のトランジスタ１０３のゲートは、各々、Ｎ本の配線１１４（配線１１４＿１〜１１４＿Ｎ）と接続される。そして、配線１１５とノード１１との間に、Ｎ個のトランジスタ１０４（トランジスタ１０４＿１〜１０４＿Ｎと示す）が直列に接続される。Ｎ個のトランジスタ１０４のゲートは、各々、Ｎ本の配線１１４と接続される。例えば、トランジスタ１０３＿ｉ（ｉは１〜Ｎのいずれか一）の第１の端子は、トランジスタ１０３＿ｉ＋１の第２の端子と接続され、トランジスタ１０３＿ｉの第２の端子は、トランジスタ１０３＿ｉ−１の第１の端子と接続され、トランジスタ１０３＿ｉのゲートは、配線１１４＿ｉと接続される。トランジスタ１０４＿ｉ（ｉは１〜Ｎのいずれか一）の第１の端子は、トランジスタ１０４＿ｉ＋１の第２の端子と接続され、トランジスタ１０４＿ｉの第２の端子は、トランジスタ１０４＿ｉ−１の第１の端子と接続され、トランジスタ１０４＿ｉのゲートは、配線１１４＿ｉと接続される。ただし、トランジスタ１０３＿１の第２の端子は、配線１１２と接続される。トランジスタ１０３＿Ｎの第１の端子は、配線１１５と接続される。トランジスタ１０４＿１の第２の端子は、ノード１１と接続される。トランジスタ１０４＿Ｎの第１の端子は、配線１１５と接続される。このような構成により、実施の形態２に示す半導体装置は、Ｎ入力のＮＡＮＤ回路としての機能を有することができる。
【０１６６】
図１３（Ａ）は、図７（Ｃ）に示す半導体装置に上記の構成を追加したＮＡＮＤ回路の一例を示す。
【０１６７】
図１３（Ｂ）には、図５（Ａ）に示す半導体装置に上記の構成を追加したＮＡＮＤ回路の一例を示す。なお、配線１１３には、Ｎ本の配線１１４のいずれかに入力する信号の反転信号を入力すればよい。
【０１６８】
次に、実施の形態２に示す半導体装置を用いたＮＡＮＤ回路の動作の一例について、図１３（Ａ）に示す半導体装置を例にして説明する。ここでは、Ｎ本の配線１１４の少なくとも１つに電位Ｖ２が与えられる場合と、Ｎ本の配線１１４のすべてに電位Ｖ１が与えられる場合との２通りの動作について説明する。
【０１６９】
Ｎ本の配線１１４の少なくとも１つに、電位Ｖ２が与えられる場合の動作について説明する。ここでは、配線１１４＿１に電位Ｖ１が与えられ、その他の配線（配線１１４＿２〜１１４＿Ｎ）に電位Ｖ２が与えられると仮定する。また、配線１１１に電位Ｖ１、配線１１５に電位Ｖ２が与えられると仮定する。そのため、トランジスタ１０４＿１はオンになり、トランジスタ１０４＿２〜１０４＿Ｎはオフになるので、配線１１５とノード１１とは非導通状態になる。このとき、トランジスタ１０２はオンになるので、配線１１１とノード１１とは導通状態になる。すると、配線１１１の電位はノード１１に供給されるので、ノード１１の電位は上昇し始める。やがて、ノード１１の電位は、Ｖ２＋Ｖｔｈ１０１まで上昇する。そのため、トランジスタ１０１はオンになるので、配線１１１と配線１１２とは導通状態になる。このとき、トランジスタ１０３＿１はオンになり、トランジスタ１０３＿２〜１０３＿Ｎはオフになるので、配線１１５と配線１１２とは非導通状態になる。こうして、配線１１２には、配線１１１の電位が供給されるので、配線１１２の電位は、上昇し始める。その後、ノード１１の電位がＶ１−Ｖｔｈ１０２まで上昇する。そのため、トランジスタ１０２はオフになるので、配線１１１とノード１１とは非導通状態になる。すると、ノード１１は、浮遊状態になる。このとき、配線１１２の電位は、上昇し続けている。そのため、ノード１１の電位は、トランジスタ１０１のゲートと第２の端子との間の寄生容量により、Ｖ１＋Ｖｔｈ１０１＋Ｖａまで上昇する。いわゆる、ブートストラップ動作である。こうして、配線１１２の電位は、電位Ｖ１と等しい値まで上昇する（図１４（Ａ）参照）。
【０１７０】
Ｎ本の配線１１４のすべてに、電位Ｖ１が与えられる場合の動作について説明する。また、配線１１１に電位Ｖ１、配線１１５に電位Ｖ２が与えられると仮定する。そのため、トランジスタ１０４＿１〜１０４＿Ｎはオンになるので、配線１１５とノード１１とは導通状態になる。このとき、トランジスタ１０２はオンになるので、配線１１１とノード１１とは導通状態になる。こうして、ノード１１には、配線１１５の電位と配線１１１の電位とが供給される。よって、ノード１１の電位は、配線１１５の電位（電位Ｖ２）を超え、配線１１１の電位（電位Ｖ１）未満となる。ここでは、ノード１１の電位は、Ｖ２＋Ｖｔｈ１０２未満とする。そのため、トランジスタ１０２はオフになるので、配線１１１と配線１１２とは非導通状態になる。このとき、トランジスタ１０３＿１〜１０３＿Ｎはオンになるので、配線１１５と配線１１２とは導通状態になる。こうして、配線１１５の電位は、配線１１２に供給されるので、配線１１２の電位は、電位Ｖ２と等しい値となる（図１４（Ｂ）参照）。
【０１７１】
なお、Ｎ個のトランジスタ１０３のチャネル幅は、互いに等しいことが望ましい。回路配置の制限などから、Ｎ個のトランジスタ１０３のチャネル幅を互いに等しくすることが困難な場合には、Ｎ個のトランジスタ１０３の少なくとも２つのチャネル幅を互いに等しくすると良い。チャネル幅を互いに等しくすることで、回路設計が容易になり、また、動作の不具合を抑制することができるためである。トランジスタ１０４についても同様である。
【０１７２】
なお、配線１１２の電位の立ち下がり時間を短くするために、Ｎ個のトランジスタ１０３のチャネル幅は大きいほうが好ましい。ただし、該チャネル幅が大きすぎると、レイアウト面積がおおきくなってしまう。そのため、Ｎ個のトランジスタ１０３のチャネル幅の少なくとも１つのチャネル幅は、トランジスタ１０１のチャネル幅のＮ倍以下であることが好ましい。より好ましくは、１／３倍以上、３倍以下である。さらに好ましくは、１／２倍以上、２倍以下である。
【０１７３】
なお、Ｎ本の配線１１４のすべてに電位Ｖ１を与える場合に、ノード１１の電位をＶ２＋Ｖｔｈ１０１未満とするために、Ｎ個のトランジスタ１０４のチャネル幅は大きいほうが好ましい。ただし、該チャネル幅が大きすぎると、レイアウト面積がおおきくなってしまう。そのため、Ｎ個のトランジスタ１０４の少なくとも１つのチャネル幅は、トランジスタ１０２のチャネル幅のＮ倍以下であることが好ましい。より好ましくは、１／３倍以上、３倍以下である。さらに好ましくは、１／２倍以上、２倍以下である。
【０１７４】
以上のように、実施の形態２に示す半導体装置を用いて、本実施の形態のＮＯＲ回路又はＮＡＮＤ回路を構成することができる。よって、本実施の形態のＮＯＲ回路及びＮＡＮＤ回路は、実施の形態１、２に示す半導体装置と同様の効果を得ることができる。
【０１７５】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１７６】
（実施の形態４）
本実施の形態では、半導体装置の一例及びその半導体装置の駆動方法の一例について説明する。特に、実施の形態３に示す半導体装置を用いたデコーダ回路の一例及びそのデコーダ回路の駆動方法の一例について説明する。
【０１７７】
まず、本実施の形態の半導体装置の構成の一例について説明する。
【０１７８】
図１６は、本実施の形態のデコーダ回路の例を示す。図１６に示すデコーダ回路は、ｍ（ｍは自然数）個のＮＯＲ回路２０１（ＮＯＲ回路２０１＿１〜２０１＿ｍと示す）を有する。
【０１７９】
なお、ｍ個のＮＯＲ回路２０１としては、各々、実施の形態３に示すＮＯＲ回路を用いるとよい。
【０１８０】
ｍ個のＮＯＲ回路２０１には、各々、Ｎ（Ｎは自然数、２Ｎ＞ｍ）ビットの制御信号が入力される。Ｎビットの制御信号は、制御信号Ｄ１〜ＤＮ及び制御信号Ｄｂ１〜ＤｂＮから選ばれる。制御信号Ｄｂ１〜ＤｂＮは、制御信号Ｄ１〜ＤＮの反転信号である。そして、ｍ個のＮＯＲ回路２０１には、互いに異なる制御信号が入力される。例えば、ＮＯＲ回路２０１＿１には、制御信号Ｄ１〜ＤＮが入力される。ＮＯＲ回路２０１＿２には、制御信号Ｄｂ１及び制御信号Ｄ２〜ＤＮが入力される。ＮＯＲ回路２０１＿３には、制御信号Ｄ１、制御信号Ｄｂ２及び制御信号Ｄ３〜ＤＮが入力される。このように、ｍ個のＮＯＲ回路２０１に入力される制御信号を、互いに異ならせることにより、ｍ個のＮＯＲ回路２０１のいずれか１つから出力される信号のみを、他のＮＯＲ回路２０１から出力される信号とは異なる値とすることができる。具体的には、ｍ個のＮＯＲ回路２０１のいずれか１つから出力される信号を、Ｈレベルとし、その他のＮＯＲ回路２０１から出力される信号を、Ｌレベルとすることができる。そして、制御信号Ｄ１〜ＤＮ及び制御信号Ｄｂ１〜ＤｂＮの値を所定の時間（例えば１ゲート選択期間）毎に変えることにより、ＮＯＲ回路２０１＿１からＮＯＲ回路２０１＿ｍまで順番に、Ｈレベルの信号を出力することができる。または、ｍ個のＮＯＲ回路２０１から、任意の順番で、Ｈレベルの信号を出力することができる。
【０１８１】
なお、制御信号Ｄ１〜ＤＮは、Ｎ本の配線２１２（配線２１２＿１〜２１２＿Ｎと示す）を介してデコーダ回路に入力される。制御信号Ｄｂ１〜ＤｂＮは、Ｎ本の配線２１３（配線２１３＿１〜２１３＿Ｎと示す）を介してデコーダ回路に入力される。ｍ個のＮＯＲ回路２０１の出力信号は、各々、ｍ本の配線２１１（配線２１１＿１〜２１１＿ｍ）に出力される。
【０１８２】
なお、制御信号Ｄｂ１〜ＤｂＮは、インバータ回路などにより、制御信号Ｄ１〜ＤＮを反転させることにより生成されることが可能である。制御信号Ｄｂ１〜ＤｂＮを生成するためのインバータ回路としては、実施の形態１に示す半導体装置などを用いることが可能である。
【０１８３】
なお、デコーダ回路は、ＮＯＲ回路だけでなく、ＮＡＮＤ回路を用いても構成することができる。ＮＡＮＤ回路としては、実施の形態３に示すＮＡＮＤ回路を用いるとよい。図１７は、ＮＡＮＤ回路によりデコーダ回路を構成する場合の回路図を示す。図１７に示すデコーダ回路は、図１６に示すデコーダ回路と比較して、ｍ個のＮＯＲ回路２０１の代わりに、ｍ個のＮＡＮＤ回路２０２（ＮＡＮＤ回路２０２＿１〜２０２＿ｍと示す）を用いる点で異なる。
【０１８４】
なお、図１７に示すデコーダ回路では、ｍ個のＮＡＮＤ回路２０２のいずれか１つから出力される信号がＬレベルとなり、その他のＮＡＮＤ回路２０２から出力される信号がＨレベルとなる。よって、必要に応じてｍ個のインバータ回路２０３（インバータ回路２０３＿１〜２０３＿ｍと示す）を設けることが可能である。ｍ個のＮＡＮＤ回路２０２の出力信号は、ｍ個のインバータ回路２０３を介して、ｍ本の配線２１１に出力される。
【０１８５】
以上のように、実施の形態３に示すＮＯＲ回路又はＮＡＮＤ回路を用いて、本実施の形態のデコーダ回路を構成することができる。よって、本実施の形態のデコーダ回路は、実施の形態１、２に示す半導体装置と同様の効果を得ることができる。
【０１８６】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１８７】
（実施の形態５）
本実施の形態では、半導体装置の構成の一例及びその半導体装置の作製工程の一例について説明する。特に、チャネル形成領域が酸化物半導体によって構成される薄膜トランジスタの一例及びその薄膜トランジスタの作製工程の一例について説明する。
【０１８８】
＜トランジスタの構成例＞
図１５（Ｄ）は、半導体装置の構成の一例であるトランジスタ４５０（例えば薄膜トランジスタ）を示す断面図である。図１５（Ｄ）に示すトランジスタ４５０は、逆スタガ型薄膜トランジスタである。また、図１５（Ｄ）には、シングルゲート構造の薄膜トランジスタを示すが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタとすることができる。薄膜トランジスタは、ｎ型トランジスタであるものとして説明するが、ｐ型トランジスタとしてもよい。
【０１８９】
トランジスタ４５０は、基板４００上に設けられたゲート電極層４１１と、ゲート電極層４１１を覆うゲート絶縁層４０２と、ゲート電極層４１１上に設けられた酸化物半導体層４０６ａと、酸化物半導体層４０６ａと電気的に接続するソース電極層及びドレイン電極層４０８ａ、４０８ｂと、を有する。また、トランジスタ４５０上には、絶縁層４１２および絶縁層４１８が設けられている。なお、絶縁層４１２および絶縁層４１８は、必須の構成要素ではないから、適宜省略することができる。
【０１９０】
酸化物半導体層４０６ａには、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などが用いられる。
【０１９１】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【０１９２】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。また、本明細書でいうＩｎ−Ｇａ−Ｚｎ−Ｏで表記される酸化物半導体材料は、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）であり、ｍが自然数でないことは、ＩＣＰ−ＭＳ分析や、ＲＢＳ分析を用いて確認することができる。
【０１９３】
酸化物半導体層の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下とすることが好ましい。
【０１９４】
＜トランジスタの作製方法＞
次に、上述した薄膜トランジスタの作製方法について図１５（Ａ）乃至図１５（Ｄ）を参照して説明する。
【０１９５】
まず、基板４００上にゲート電極層４１１を形成した後、該ゲート電極層４１１を覆うようにゲート絶縁層４０２を形成する。その後、ゲート絶縁層４０２上に、酸化物半導体層４０６を形成する（図１５（Ａ）参照）。
【０１９６】
基板４００として、例えば、ガラス基板を用いることができる。ガラス基板は、無アルカリガラス基板であることが望ましい。無アルカリガラス基板として、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラス等のガラス材料が用いられる。基板４００は、ガラス基板の他にも、セラミック基板、石英基板、サファイア基板等の絶縁体でなる絶縁性基板や、シリコン等の半導体材料でなる半導体基板の表面を絶縁材料で被覆したもの、金属やステンレス等の導電体でなる導電性基板の表面を絶縁材料で被覆したもの、を用いることができる。また、プラスチック等の可撓性を有する合成樹脂からなる基板は、耐熱温度が一般的に低い傾向があるが、後の作製工程における処理温度に耐えられるのであれば、基板４００として用いることが可能である。
【０１９７】
ゲート電極層４１１は、基板４００上に導電層を形成し、該導電層を選択的にエッチングすることで形成することができる。ゲート電極層４１１は、スパッタリング法をはじめとするＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などのＣＶＤ法を用いて形成することができる。また、ゲート電極層４１１は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属材料や、上述した元素を成分とする合金材料等を用いて形成することができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数を含む材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を一または複数含有させた材料を用いてもよい。
【０１９８】
また、ゲート電極層４１１は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１９９】
ゲート電極層４１１は、単層構造としてもよいし、２層以上の積層構造としてもよい。なお、本実施の形態では、ゲート電極層４１１の形成後に、比較的高い温度で熱処理が行われるため、ゲート電極層４１１は、この熱処理に耐えうる程度の耐熱性を有する材料を用いて形成することが望ましい。耐熱性を有する材料としては、例えば、チタン、タンタル、タングステン、モリブデンなどである。また、不純物元素を添加することにより導電性を高めたポリシリコンなども用いることができる。
【０２００】
ゲート絶縁層４０２は、ＣＶＤ法やスパッタリング法などを用いて形成することができる。また、ゲート絶縁層４０２は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成することが好ましい。ゲート絶縁層４０２は、単層構造としてもよいし、二層以上の積層構造としてもよい。ゲート絶縁層の膜厚は、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。
【０２０１】
また、ゲート絶縁層４０２として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲートリークを低減できる。さらには、ｈｉｇｈ−ｋ材料を用いた層と、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化アルミニウム層のいずれか一以上と、の積層構造とすることができる。
【０２０２】
なお、ゲート絶縁層４０２は、できるだけ、水素や水などの不純物を含まないように形成することが好ましい。ゲート絶縁層４０２に水素や水が含まれると、水素の酸化物半導体層４０６ａへの侵入や、水素による酸化物半導体層４０６ａ中の酸素の引き抜きが生じ、トランジスタの特性が悪化するおそれがあるからである。
【０２０３】
例えば、スパッタリング法などを用いてゲート絶縁層４０２を形成する場合には、処理室内の残留水分を除去した状態で形成することが望ましい。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気した処理室は、水素や水などが十分に除去されているため、ゲート絶縁層４０２に含まれる不純物の濃度を低減することができる。
【０２０４】
また、マイクロ波（例えば、周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の高い高品質なゲート絶縁層４０２を形成できる点で好適である。また、酸化物半導体層４０６ａと高品質なゲート絶縁層４０２とが密接することにより、界面準位を低減して界面特性を良好なものとすることができる。特に、１×１０１１／ｃｍ３以上のプラズマ密度を達成できる高密度プラズマ装置を用いるのが好ましい。このようにゲート絶縁層４０２との界面特性を良好にするとともに、酸化物半導体の不純物、特に水素や水などを排除することで、ゲートバイアス・熱ストレス試験（ＢＴ試験：例えば、８５℃、２×１０６Ｖ／ｃｍ、１２時間など）に対しても、しきい値電圧（Ｖｔｈ）が変動しない安定なトランジスタを得ることが可能である。
【０２０５】
また、ゲート電極層４１１を形成する際には、水素や水などの不純物が、濃度数ｐｐｍ程度、濃度数ｐｐｂ程度にまで、低減された高純度ガスを用いることが望ましい。
【０２０６】
なお、後の工程でｉ型化又は実質的にｉ型化される酸化物半導体層（高純度化された酸化物半導体層）は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体層に接するゲート絶縁層（ＧＩ）は、高品質化が要求される。従ってμ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁層が密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できることが重要である。
【０２０７】
酸化物半導体層４０６は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素の混合雰囲気下においてスパッタリング法により形成することができる。酸化物半導体層４０６の形成雰囲気は、例えば、水素、水、水酸基、水素化物などの不純物が、濃度数ｐｐｍ程度（望ましくは濃度数ｐｐｂ程度）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【０２０８】
酸化物半導体層４０６をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層４０２の表面に付着している粉状物質（パーティクル、ゴミともいう）を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
【０２０９】
酸化物半導体層４０６は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【０２１０】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【０２１１】
本実施の形態では、酸化物半導体層４０６としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体ターゲットを用いて、非晶質の酸化物半導体層４０６をスパッタリング法により形成することとする。
【０２１２】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体層４０６をスパッタリング法で形成するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で現されるターゲットを用いればよい。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組成比を有するターゲットなどを用いても良い。また、酸化物半導体ターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］の組成比を有するターゲット、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。また、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、酸化物半導体層４０６にＳｉＯｘ（Ｘ＞０）を含ませることもできる。
【０２１３】
酸化物半導体ターゲット中の酸化物半導体の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い酸化物半導体ターゲットを用いることにより、緻密な構造の酸化物半導体層４０６を形成することが可能である。
【０２１４】
酸化物半導体層４０６の形成の際には、例えば、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下に熱する。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層４０６を形成する。基板を熱しながら酸化物半導体層４０６を形成することにより、酸化物半導体層４０６に含まれる不純物を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、上述の吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプを用いて排気した処理室は、水素や水などが除去されているため、酸化物半導体層４０６に含まれる不純物の濃度を低減することができる。
【０２１５】
酸化物半導体層４０６の形成条件としては、例えば、基板とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状もしくはフレーク状の物質）が軽減でき、膜厚分布も均一となるため好ましい。酸化物半導体層４０６の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。ただし、適用する酸化物半導体材料や用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択すればよい。
【０２１６】
次に、酸化物半導体層４０６を選択的にエッチングして、島状の酸化物半導体層４０６ａを形成する。その後、ゲート絶縁層４０２及び酸化物半導体層４０６ａを覆うように導電層を形成し、該導電層をエッチングすることで、ソース電極層及びドレイン電極層４０８ａ、４０８ｂを形成する（図１５（Ｂ）参照）。
【０２１７】
酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれか、または両方を組み合わせて行うことができる。酸化物半導体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）は適宜設定する。
【０２１８】
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法などを用いることができる。この場合にも、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）は適宜設定する必要がある。
【０２１９】
ドライエッチングに用いることができるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いてもよい。
【０２２０】
ウェットエッチングに用いることができるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）などがある。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
【０２２１】
次に、酸化物半導体層４０６ａに対して、第１の熱処理を行うことが好ましい。第１の熱処理を行うことによって、酸化物半導体層４０６ａ中の、過剰な水（水酸基を含む）や水素などを除去することができる。第１の熱処理の温度は、例えば、４００℃以上７５０℃以下、または４００℃以上基板の歪み点未満とする。第１の熱処理は、例えば、抵抗発熱体などを用いた電気炉に基板４００を導入し、窒素雰囲気下、４５０℃、１時間で行うことができる。この間、酸化物半導体層４０６ａは、大気に触れさせず、水や水素の混入を防ぐことが好ましい。
【０２２２】
熱処理装置は、電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であってもよい。例えば、ランプ加熱式のＲＴＡ（ＬＲＴＡ；Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、加熱された気体を用いるガス加熱式のＲＴＡ（ＧＲＴＡ；Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、又はランプ加熱式とガス加熱式の両方を備えたＲＴＡ装置等を用いることができる。また、ガス加熱式の装置を用いる場合、ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０２２３】
例えば、第１の熱処理として、６５０℃〜７００℃の高温に熱した不活性ガス雰囲気中に基板を投入し、数分間熱した後、当該不活性ガス雰囲気から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の耐熱温度を超える温度条件であっても適用が可能となる。例えば、ガラス基板を用いる場合、耐熱温度（歪み点）を超える温度では基板のシュリンクが問題となるが、短時間の熱処理の場合にはこれは問題とならない。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因する欠陥を低減することができるためである。
【０２２４】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。また、Ｈ２Ｏが２０ｐｐｍ以下の超乾燥空気中で、さらに好ましくは、Ｈ２Ｏが１ｐｐｍ以下の超乾燥空気中で、第１の熱処理を行っても良い。このような第１の熱処理によって第１の酸化物半導体層４０６中の水（水酸基を含む）や水素などを除去することができる。
【０２２５】
以上のような第１の熱処理を行うことにより、酸化物半導体層４０６に含まれる水素を低減し、好ましくは、酸化物半導体層４０６に含まれる水素を除去し、酸化物半導体層の主成分以外の不純物が極力含まれないように高純度化することができる。
【０２２６】
なお、酸化物半導体層に行う第１の熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体層４０６に対して行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板を取り出した後、マスクを用いたエッチングなどを行う。
【０２２７】
酸化物半導体層に対する脱水化、脱水素化のための熱処理は、酸化物半導体層の形成後、酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、ソース電極層及びドレイン電極層上に保護絶縁膜を形成した後、のいずれの工程で行っても良い。
【０２２８】
ソース電極層及びドレイン電極層４０８ａ、４０８ｂは、酸化物半導体層４０６ａを覆うように、導電層を形成した後、導電層を選択的にエッチングして形成する。導電層は、スパッタリング法や真空蒸着法を用いて形成することができる。導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属材料、上述した元素を成分とする合金材料、又は上述した元素を組み合わせた合金材料等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、イットリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を一または複数含有させた材料を用いてもよい。
【０２２９】
また、ソース電極層及びドレイン電極層４０８ａ、４０８ｂは、単層構造としてもよいし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜上のアルミニウム膜を積層し、さらにアルミニウム膜上のチタン膜を積層する３層構造などが挙げられる。
【０２３０】
導電層に、酸化物半導体層４０６ａの脱水化、脱水素化のための熱処理を行う場合には、この熱処理に耐えうる程度の耐熱性を有する導電層を用いることが好ましい。
【０２３１】
導電層のエッチングの際に、酸化物半導体層４０６ａは除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
【０２３２】
本実施の形態では、導電層としてチタン膜を用いて、酸化物半導体層４０６ａにはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いて、エッチャントとして過水アンモニア水（アンモニア、水、過酸化水素水の混合液）を用いる。
【０２３３】
なお、導電層のエッチングの際に、酸化物半導体層４０６ａは一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層４０６ａとなることもある。また、当該工程において用いるマスクをインクジェット法で形成してもよい。マスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２３４】
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、アッシングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０２３５】
次に、亜酸化窒素（Ｎ２Ｏ）、窒素（Ｎ２）、またはアルゴン（Ａｒ）などのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０２３６】
次に、酸化物半導体層４０６ａ、及びソース電極層及びドレイン電極層４０８ａ、４０８ｂを覆うように、絶縁層４１２を形成する（図１５（Ｃ）参照）。
【０２３７】
絶縁層４１２は、スパッタリング法やＣＶＤ法など、絶縁層４１２に水や水素などの不純物を混入させない方法を適宜用いて形成することができる。絶縁層４１２に水素が含まれると、水素の酸化物半導体層４０６ａへの侵入が生じ、酸化物半導体層４０６ａのバックチャネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成される。よって、絶縁層４１２はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
【０２３８】
絶縁層４１２は、酸化珪素、酸化窒化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。特にスパッタリング法を用いて形成される酸化珪素膜が好ましい。なお、絶縁層４１２は、単層構造としてもよいし、積層構造としてもよい。絶縁層４１２の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下、好ましくは、５０ｎｍ以上２００ｎｍ以下とすることができる。
【０２３９】
次に、酸化物半導体層４０６ａに対して、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うことが好ましい。第２の熱処理を行うことによって、該酸化物半導体層４０６ａの酸素欠損に酸素を供給して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することができる。また、第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを低減することができる。第２の熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下とする。第２の熱処理は、例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行うことができる。
【０２４０】
以上の工程により、トランジスタ４５０を形成することができる。
【０２４１】
絶縁層４１２上に、さらに、絶縁層４１８を形成してもよい。絶縁層４１８は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁材料を用いることが好ましく、例えば、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウム膜などを用いる。本実施の形態では、例えば、ＲＦスパッタリング法を用いて窒化珪素膜を形成する。ＲＦスパッタリング法は、量産性がよいため、絶縁層４１８の成膜方法として好ましい（図１５（Ｄ）参照）。
【０２４２】
なお、第１の熱処理及び第２の熱処理の条件、または酸化物半導体層４０６ａの材料によっては、酸化物半導体層４０６ａの一部が結晶化し、酸化物半導体層４０６ａ中に微結晶または多結晶が形成される場合もある。このように、酸化物半導体層４０６ａを、非単結晶領域を有する構造とすることによって、より電界効果移動度及びオン電流の高いトランジスタとすることができる。また、酸化物半導体層４０６ａが非晶質構造の場合は、複数の素子間における特性のばらつきを低減することができる。
【０２４３】
以上のような第１の熱処理を行うことにより、酸化物半導体層４０６に含まれる水素を低減し、好ましくは、酸化物半導体層４０６に含まれる水素を除去し、酸化物半導体層４０６の主成分以外の不純物が極力含まれないように高純度化することができる。これにより、過剰な水素原子により形成される欠陥準位を低減することができる。このときの酸化物半導体層４０６の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下が好ましい。また、酸化物半導体層４０６のキャリア密度が１×１０１４ｃｍ−３未満、好ましくは１×１０１２ｃｍ−３未満、さらに好ましくは１．４５×１０１０ｃｍ−３未満が好ましい。即ち、酸化物半導体層４０６のキャリア密度は、限りなくゼロに近い。また、バンドギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
【０２４４】
このような高純度化された酸化物半導体層４０６をチャネル形成領域に用いると、トランジスタのオフ電流を低減することができる。オフ電流は、直接再結合または間接再結合による正孔と電子の生成−再結合によって流れるが、酸化物半導体層はバンドギャップが広く、電子の励起のために大きな熱エネルギーが必要であるため、直接再結合及び間接再結合が生じにくい。オフ状態では、少数キャリアであるホールは実質的にゼロであるため、直接再結合及び間接再結合が生じにくく、オフ電流は限りなく低減できる。このため、オフ電流を低減し、且つオン電流及び電界効果移動度を向上させた、優れた特性を有するトランジスタとなる。
【０２４５】
以上のように、高純度化された酸化物半導体層は通路（パス）として機能し、キャリアは電極のソース、ドレインにより供給される。酸化物半導体の電子親和力χおよびフェルミレベル、理想的には真性フェルミレベルと一致したフェルミレベルと、ソース、ドレインの電極の仕事関数とを適宜選択することで、酸化物半導体層のキャリア密度を低減したまま、ソース電極及びドレイン電極からキャリアを注入させることが可能となり、ｎ型トランジスタ及びｐ型トランジスタを適宜作製することができる。
【０２４６】
また、高純度化された酸化物半導体の真性キャリア密度は、シリコンと比較して、極端に低い。シリコン及び酸化物半導体の真性キャリア密度は、フェルミ・ディラック分布及びボルツマン分布の近似式から求めることが可能であり、シリコンの真性キャリア密度ｎｉは１．４５×１０１０ｃｍ−３、酸化物半導体（ここでは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ層）の真性キャリア密度ｎｉは１．２×１０−７ｃｍ−３となり、前者は後者より真性キャリア密度が１０１７倍大きい。即ち、シリコンと比較して、酸化物半導体の真性キャリア密度が極端に低いことが分かる。
【０２４７】
本実施の形態では、ボトムゲート構造の薄膜トランジスタを作製する場合について説明したが、本発明の一態様はこれに限定されず、トップゲート構造の薄膜トランジスタを作製することもできる。
【０２４８】
〈酸化物半導体を用いたトランジスタの電動機構〉
次に、酸化物半導体を用いたトランジスタの電導機構につき、図２３乃至図２６を用いて説明する。なお、以下の説明では、理解の容易にするため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎないことを付記する。
【０２４９】
図２３は、酸化物半導体を用いた逆スタガー型のトランジスタ（薄膜トランジスタ）の断面図である。ゲート電極層（ＧＥ）上にゲート絶縁層（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、その上にソース電極層（Ｓ）及びドレイン電極層（Ｄ）が設けられている。
【０２５０】
図２４（Ａ）、図２４（Ｂ）には、図２３のＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。図２４（Ａ）はソースとドレインの間の電位差をゼロ（等電位、ＶＤ＝０Ｖ）とした場合を示しており、図２４（Ｂ）はソースに対しドレインの電位を高くした場合（ＶＤ＞０）を示している。
【０２５１】
図２５（Ａ）、図２５（Ｂ）には、図２３におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）を示す。図２５（Ａ）は、ゲート（ＧＥ１）に正の電位（＋ＶＧ）が与えられた状態であり、ソースとドレインとの間にキャリア（電子）が流れるオン状態を示している。また、図２５（Ｂ）は、ゲート（ＧＥ１）に負の電位（−ＶＧ）が印加された状態であり、オフ状態（少数キャリアは流れない状態）である場合を示す。
【０２５２】
図２６は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す。
【０２５３】
金属中の電子は縮退しているため、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体はｎ型であり、そのフェルミ準位（Ｅｆ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において水素はドナーでありｎ型化する要因の一つであることが知られている。また、酸素欠損もｎ型化する一つの要因であることが知られている。
【０２５４】
これに対して開示する発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化し、かつ、酸素欠損を除去することにより真性（ｉ型）とし、または真性に近づけた酸化物半導体である。すなわち、不純物元素を添加してｉ型化するのでなく、水素や水等の不純物や酸素欠損を極力除去することにより、高純度化されたｉ型（真性半導体）またはそれに近づけることを特徴としている。これにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同程度とすることができる。
【０２５５】
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は４．３ｅＶと言われている。ソース電極やドレイン電極を構成するチタン（Ｔｉ）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。
【０２５６】
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、両者が接触すると図２４（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
【０２５７】
図２４（Ｂ）において黒丸（●）は電子を示す。ドレインに正の電位が与えられると、電子はバリア（ｈ）をこえて酸化物半導体に注入され、ドレインに向かって流れる。バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレイン電圧が印加される場合には、電圧印加のない図２４（Ａ）のバリアの高さ、すなわちバンドギャップ（Ｅｇ）の１／２、より低くなる。
【０２５８】
このとき電子は、図２５（Ａ）で示すように、ゲート絶縁層と高純度化された酸化物半導体との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
【０２５９】
また、図２５（Ｂ）に示すように、ゲート電極（ＧＥ１）に負の電位（逆バイアス）が与えられると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
【０２６０】
例えば、薄膜トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長が３μｍの素子であっても、室温においてオフ電流が１０−１３Ａ以下であり、サブスレッショルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．（ゲート絶縁層膜厚１００ｎｍ）が得られる。
【０２６１】
このように、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより、薄膜トランジスタの動作を良好なものとすることができる。例えば、室温に置けるオフ電流を１×１０−２０Ａ（１０ｚＡ（ゼプトアンペア））から、１×１０−１９Ａ（１００ｚＡ）程度にまで低減することも可能である。
【０２６２】
上述した酸化物半導体は、電気的特性変動を抑止するため、変動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を意図的に排除し、かつ不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料である酸素を供給することによって、高純度化及び電気的にＩ型（真性）化された酸化物半導体である。
【０２６３】
よって酸化物半導体中の水素は少なければ少ないほどよく、酸化物半導体に含まれる水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下として、酸化物半導体に含まれる水素をゼロに近いほど極力除去する。なお、酸化物半導体の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行えばよい。
【０２６４】
また、高純度化された酸化物半導体中にはキャリアが極めて少なく（ゼロに近い）、キャリア密度は１×１０１２ｃｍ−３未満、好ましくは１．４５×１０１０ｃｍ−３未満である。即ち、酸化物半導体層のキャリア密度は、限りなくゼロにする。酸化物半導体層中にキャリアが極めて少ないため、薄膜トランジスタでは、オフ電流を少なくすることができる。オフ電流は少なければ少ないほど好ましい。薄膜トランジスタは、チャネル幅（ｗ）が１μｍあたりの電流値が１００ａＡ（つまり、１００ａＡ／μｍ）以下、好ましくは１０ａＡ（つまり、１０ａＡ／μｍ）以下、さらに好ましくは１ａＡ（つまり、１ａＡ／μｍ）以下である。さらに、ｐｎ接合がなく、ホットキャリア劣化がないため、これらに薄膜トランジスタの電気的特性が影響を受けない。
【０２６５】
このように、酸化物半導体層に含まれる水素を徹底的に除去することにより高純度化された酸化物半導体層を薄膜トランジスタのチャネル形成領域に用いた薄膜トランジスタは、オフ電流を極めて小さくすることができる。つまり、薄膜トランジスタの非導通状態において、酸化物半導体層を絶縁体と見なして回路設計を行うことができる。一方で、酸化物半導体層は、薄膜トランジスタの導通状態においては、非晶質シリコンで形成される半導体層よりも高い電流供給能力を見込むことができる。
【０２６６】
また、低温ポリシリコンを具備する薄膜トランジスタでは、酸化物半導体を用いて作製された薄膜トランジスタと比べて、オフ電流が１００００倍程度大きい値であると見積もって設計等行っている。そのため、酸化物半導体を有する薄膜トランジスタでは、低温ポリシリコンを具備する薄膜トランジスタに比べて、保持容量が同等（０．１ｐＦ程度）である際、電圧の保持期間を１００００倍程度に引き延ばすことができる。一例として、動画表示を毎秒６０フレームで行う場合、１回の信号書き込みによる保持期間を１００００倍の１６０秒程度とすることができる。そして、少ない画像信号の書き込み回数でも、表示部での静止画の表示を行うことができる。
【０２６７】
本実施の形態に示すトランジスタを、実施の形態１乃至実施の形態３に示す半導体装置に適用することにより、半導体装置の駆動能力の向上を図ることができる。
【０２６８】
（実施の形態６）
本実施の形態では、表示装置の一例について説明する。
【０２６９】
図１８（Ａ）は、表示装置の一例を示す。図１８（Ａ）に示す表示装置は、回路５３６１、回路５３６２、回路５３６３＿１、回路５３６３＿２及び画素部５３６４を有するものとする。画素部５３６４には、回路５３６２から複数の配線５３７１が延伸して配置され、回路５３６３＿１、及び回路５３６３＿２から複数の配線５３７２が延伸して配置されている。そして、複数の配線５３７１と複数の配線５３７２との交差領域には、各々、画素５３６７がマトリクス状に配置されている。
【０２７０】
回路５３６１は、回路５３６２、回路５３６３＿１及び回路５３６３＿２が動作するタイミングを制御する機能を有するものとする。そのために、回路５３６１は、映像信号５３６０に応じて、回路５３６２、回路５３６３＿１及び回路５３６３＿２に、信号、電圧又は電流などを供給する。例えば、回路５３６１は、回路５３６２に、ソースドライバ回路用スタート信号（ＳＳＰ）、ソースドライバ回路用クロック信号（ＳＣＫ）、ソースドライバ回路用反転クロック信号（ＳＣＫＢ）、ビデオ信号用データ（ＤＡＴＡ）、ラッチ信号（ＬＡＴ）を供給するものとする。また、回路５３６１は、回路５３６３＿１、及び回路５３６３＿２に、ゲートドライバ回路用スタート信号（ＧＳＰ）、ゲートドライバ回路用クロック信号（ＧＣＫ）、及びゲートドライバ回路用反転クロック信号（ＧＣＫＢ）を供給するものとする。このように、回路５３６１は、コントローラ、制御回路、タイミングジェネレータ、電源回路、又はレギュレータなどとしての機能を有するものとする。
【０２７１】
回路５３６２は、回路５３６１から供給される信号（例えば、ＳＳＰ、ＳＣＫ、ＳＣＫＢ、ＤＡＴＡ、ＬＡＴ）に応じて、ビデオ信号を複数の配線５３７１に出力する機能を有するものとする。つまり、回路５３６２は、ソースドライバ回路としての機能を有するものとする。
【０２７２】
回路５３６３＿１及び回路５３６３＿２は、回路５３６１から供給される信号（ＧＳＰ、ＧＣＫ、ＧＣＫＢ）に応じて、ゲート信号を複数の配線５３７２に出力する機能を有するものとする。つまり、回路５３６３＿１及び回路５３６３＿２は、ゲートドライバ回路として機能することが可能である。
【０２７３】
なお、図１８（Ａ）に示す表示装置では、回路５３６３＿１と回路５３６３＿２とに、同じ信号が供給されているので、回路５３６３＿１と回路５３６３＿２とは、おおむね等しいタイミングで、ゲート信号を複数の配線５３７２に出力することが多い。これにより、回路５３６３＿１及び回路５３６３＿２の負荷を小さくすることができる。ただし、本実施の形態の一例は、これに限定されない。例えば、図１８（Ｂ）に示すように、回路５３６３＿１と回路５３６３＿２とには、別々の信号が入力されることが可能である。これにより、複数の配線５３７２の一部（例えば奇数行）を回路５３６３＿１が制御し、複数の配線５３７２の別の一部（例えば偶数行）を回路５３６３＿２が制御することができる。そのため、回路５３６３＿１及び回路５３６３＿２の駆動周波数を小さくすることができる。
【０２７４】
なお、図１８（Ｂ）に示すように、表示装置は、回路５３６５及び照明装置５３６６を有することが可能である。回路５３６５は、回路５３６１から供給されるバックライト制御信号（ＢＬＣ）に応じて、照明装置５３６６に供給する電力の量、又は時間などを制御する機能を有するものとする。これにより、照明装置５３６６の輝度（又は平均輝度）を映像信号５３６０に応じて制御することができる。そのため、バックライトエリア制御を実現することができる。または、画像が全体的に暗いときには、照明装置５３６６の輝度を低くし、画像が全体的に明るい場合には、照明装置５３６６の輝度を高くすることができる。こうして、コントラスト比の向上、又は消費電力の削減を図ることができる。
【０２７５】
なお、複数の配線５３７１及び複数の配線５３７２は、信号線としての機能を有するものとする。特に、複数の配線５３７１は、ソース信号線（ビデオ信号線ともいう）としての機能を有するものとする。特に、複数の配線５３７２は、ゲート信号線（走査信号線又は選択信号線ともいう）としての機能を有するものとする。
【０２７６】
なお、回路５３６３＿１と回路５３６３＿２との一方を省略することが可能である。または、回路５３６３＿１及び回路５３６３＿２と同様の機能を有する回路を新たに設けることが可能である。
【０２７７】
なお、画素部５３６４には、画素５３６７の構成に応じて、一つ又は複数の配線（例えば、容量線、電源線、ゲート信号線及び／又はソース信号線など）を配置することが可能である。このような場合、新たに設ける配線の電位を制御するための回路も、新たに設けることが可能である。特に、表示素子として、液晶素子又は電気泳動素子などを用いる場合、画素部５３６４には容量線を設けることが好ましい。特に、表示素子として、ＥＬ素子を用いる場合、電源を画素部５３６４に設けることが好ましい。
【０２７８】
次に、図１８（Ａ）に示す表示装置は、図１９（Ａ）に示すように、回路５３６２、回路５３６３＿１及び回路５３６３＿２は、画素部５３６４と同じ基板５３８０に形成されることが可能である。そして、図１８（Ａ）に示す表示装置の回路５３６１は、画素部５３６４とは別の基板に形成されることが可能である。
【０２７９】
なお、図１８（Ａ）に示す表示装置は、図１９（Ｂ）に示すように、回路５３６１及び回路５３６２は、画素部５３６４とは別の基板に形成されることが可能である。回路５３６３＿１及び回路５３６３＿２の駆動周波数は、回路５３６１及び回路５３６２と比較して、低い場合が多いので、回路５３６１及び回路５３６２は、回路５３６３＿１及び回路５３６３＿２と別の基板に形成するのが好ましい。この結果、回路５３６１及び回路５３６２の駆動周波数を高くすることができるので、表示装置を大きくすることができる。また、回路５３６３＿１及び回路５３６３＿２を画素部５３６４と同一基板上に形成できるので、表示装置を安価に製造することができる。
【０２８０】
なお、図１８（Ａ）に示す表示装置は、図１９（Ｃ）に示すように、回路５３６２ａ（回路５３６２の一部）が画素部５３６４と同じ基板に形成され、回路５３６１及び回路５３６２ｂ（回路５３６２の別の一部）が画素部５３６４とは別の基板に形成されることが可能である。回路５３６２ａとしては、スイッチ、シフトレジスタ及び／又はセレクタなどの比較的駆動周波数が低い回路を用いることが可能である。そのため、回路５３６１及び回路５３６２ｂの駆動周波数を高くすることができるので、表示装置を大きくすることができる。または、回路５３６２ａ、回路５３６３＿１及び回路５３６３＿２を画素部５３６４と同一基板上に形成できるので、表示装置を安価に製造することができる。
【０２８１】
なお、図１８（Ａ）に示す表示装置は、図１９（Ｄ）に示すように、回路５３６１ａ（回路５３６１の一部）が画素部５３６４と同じ基板に形成され、回路５３６１ｂ（回路５３６１の別の一部）が画素部５３６４とは別の基板に形成されることが可能である。
【０２８２】
なお、画素部５３６４とは別の基板に形成される回路（外部回路ともいう）は、入力端子５３８１を介して、画素部５３６４と同じ基板に形成される回路又は配線に、信号、電圧、又は電流などを供給することが多い。
【０２８３】
なお、外部回路は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式を用いて、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）に実装することが可能である。または、当該外部回路は、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式によって画素部５３６４と同じ基板５３８０に実装することが可能である。
【０２８４】
なお、外部回路は、単結晶基板又はＳＯＩ基板などに形成されることが好ましい。これにより、駆動周波数の向上、駆動電圧の向上又は出力信号のばらつきの低減などを図ることができる。
【０２８５】
なお、本実施の形態の表示装置は、実施の形態１〜実施の形態４に示す半導体装置を適用することができる。特に、回路５３６２及び回路５３６３として、実施の形態１〜実施の形態４に示す半導体装置を用いることが可能である。これにより、画素部５３６４を駆動する回路（例えば回路５３６２及び回路５３６３）の駆動能力の向上を図ることができる。したがって、画素の解像度の向上を図ることができる。または、表示装置を大型にすることができる。
【０２８６】
なお、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイなど、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
【０２８７】
ＥＬ素子の一例としては、陽極と、陰極と、陽極と陰極との間に挟まれたＥＬ層と、を有する素子などがある。ＥＬ層の一例としては、１重項励起子からの発光（蛍光）を利用するもの、３重項励起子からの発光（燐光）を利用するもの、１重項励起子からの発光（蛍光）を利用するものと３重項励起子からの発光（燐光）を利用するものとを含むもの、有機物によって形成されたもの、無機物によって形成されたもの、有機物によって形成されたものと無機物によって形成されたものとを含むもの、高分子の材料を含むもの、低分子の材料を含むもの、又は高分子の材料と低分子の材料とを含むもの、などがある。ただし、これに限定されず、ＥＬ素子として様々なものを用いることができる。
【０２８８】
なお、液晶素子の一例としては、液晶の光学的変調作用によって光の透過又は非透過を制御する素子がある。その素子は一対の電極と液晶層により構造されることが可能である。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む）によって制御される。なお、具体的には、液晶素子の一例としては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス液晶（ＰＡＬＣ）、バナナ型液晶などを挙げることができる。また液晶の駆動方法としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
【０２８９】
なお、電子ペーパーの表示方法の一例としては、分子により表示されるもの（光学異方性、染料分子配向など）、粒子により表示されるもの（電気泳動、粒子移動、粒子回転、相変化など）、フィルムの一端が移動することにより表示されるもの、分子の発色／相変化により表示されるもの、分子の光吸収により表示されるもの、又は電子とホールが結合して自発光により表示されるものなどを用いることができる。具体的には、電子ペーパーの表示方法の一例としては、マイクロカプセル型電気泳動、水平移動型電気泳動、垂直移動型電気泳動、球状ツイストボール、磁気ツイストボール、円柱ツイストボール方式、帯電トナー、電子粉流体（登録商標）、磁気泳動型、磁気感熱式、エレクトロウェッティング、光散乱（透明／白濁変化）、コレステリック液晶／光導電層、コレステリック液晶、双安定性ネマチック液晶、強誘電性液晶、２色性色素・液晶分散型、可動フィルム、ロイコ染料による発消色、フォトクロミック、エレクトロクロミック、エレクトロデポジション、フレキシブル有機ＥＬなどがある。ただし、これに限定されず、電子ペーパー及びその表示方法として様々なものを用いることができる。ここで、電子ペーパーの表示方法としてマイクロカプセル型電気泳動を用いることによって、電気泳動方式の欠点である泳動粒子の凝集、沈殿を解決することができる。また、電子ペーパーの表示方法として電子粉流体（登録商標）を用いることによって、高速応答性、高反射率、広視野角、低消費電力、メモリ性などのメリットを有する。
【０２９０】
なお、光源を必要とする表示装置、例えば、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）、グレーティングライトバルブ（ＧＬＶ）を用いた表示装置、デジタルマイクロミラーデバイス（ＤＭＤ）を用いた表示装置などの光源の一例としては、エレクトロルミネッセンス、冷陰極管、熱陰極管、ＬＥＤ、レーザー光源、水銀ランプなどを用いることができる。ただし、これに限定されず、光源として様々なものを用いることができる。
【０２９１】
なお、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。トランジスタを形成する基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、又は塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
【０２９２】
なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
【０２９３】
なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能である。
【０２９４】
なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されていることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させるために必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩＣチップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＳＭＴ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板などを用いてガラス基板と接続することが可能である。
【０２９５】
なお、駆動回路（例えば回路５３６２及び回路５３６３）を構成するトランジスタ、及び／又は画素部５３５４を構成するトランジスタとして、実施の形態５に示すトランジスタを用いることができる。
【０２９６】
（実施の形態７）
本実施の形態では、画素の一例及びその画素の駆動方法について説明する。特に、メモリ性を有する表示素子を含む画素の一例及びその画素の駆動方法の一例について説明する。
【０２９７】
図２０（Ａ）は、画素の回路図の一例を示す。画素５４５０は、トランジスタ５４５１、容量素子５４５２及び表示素子５４５３を有する。トランジスタ５４５１の第１の端子は、配線５４６１と接続される。トランジスタ５４５１の第２の端子は、容量素子５４５２の一方の電極及び表示素子５４５３の一方の電極（画素電極ともいう）と接続される。トランジスタ５４５１のゲートは、配線５４６２と接続される。容量素子５４５２の他方の電極は、配線５４６３と接続される。表示素子５４５３の他方の電極は、電極５４５４（コモン電極、共通電極、対向電極、カソード電極ともいう）と接続される。
【０２９８】
なお、表示素子５４５３の一方の電極を、電極５４５５と示す。
【０２９９】
表示素子５４５３は、メモリ性を有することが好ましい。表示素子５４５３又は表示素子の駆動方式としては、マイクロカプセル型電気泳動方式、マイクロカップ型電気泳動方式、水平移動型電気泳動方式、垂直移動型電気泳動方式、ツイストボール方式、粉体移動方式、電子粉流体（登録商標）方式、コレステリック液晶素子、カイラルネマチック液晶、反強誘電性液晶、高分子分散型液晶、帯電トナー、エレクトロウェッティング方式、エレクトロクロミズム方式、エレクトロデポジション方式などがある。
【０３００】
図２０（Ｂ）は、マイクロカプセル型の電気泳動方式を用いた画素の断面図を示す。電極５４５４と電極５４５５との間に、複数のマイクロカプセル５４８０が配置される。複数のマイクロカプセル５４８０は、樹脂５４８１により固定される。樹脂５４８１は、バインダとしての機能を有する。樹脂５４８１は、透光性を有するとよい。ただし、電極５４５４と電極５４５５とマイクロカプセル５４８０とによって形成される空間には、空気又は不活性ガスなどの気体が充填されうる。なお、電極５４５４と電極５４５５との一方又は両方の表面に粘着剤等を含む層を形成して、マイクロカプセル５４８０を固定することもできる。
【０３０１】
マイクロカプセル５４８０は、膜５４８２と、液体５４８３と、粒子５４８４と、粒子５４８５とを有する。液体５４８３と、粒子５４８４と、粒子５４８５とは、膜５４８２の中に封入されている。膜５４８２は、透光性を有する。液体５４８３は、分散液としての機能を有する。液体５４８３により、粒子５４８４及び粒子５４８５を膜５４８２内に分散させることができる。なお、液体５４８３は、透光性を有し、無着色であるとよい。粒子５４８４及び粒子５４８５とは、互いに異なる色である。例えば、粒子５４８４及び粒子５４８５の一方は、黒色であり、粒子５４８４及び粒子５４８５の他方は、白色であるとよい。なお、粒子５４８４及び粒子５４８５は、互いの電荷密度が異なるように、帯電されている。例えば、粒子５４８４及び粒子５４８５の一方は、正に帯電され、粒子５４８４及び粒子５４８５の他方は、負に帯電される。これにより、電極５４５４と電極５４５５との間に電位差が生じると、粒子５４８４及び粒子５４８５は、電界方向に応じて移動する。こうして、表示素子５４５３の反射率が変化することにより、階調を制御することができる。ただし、マイクロカプセル５４８０の構造は、前述したものに限定されない。例えば、液体５４８３は、着色されることが可能である。別の例として、膜５４８２の中に封入される粒子は、１種類であることが可能である。または、３種類以上であることが可能である。別の例として、粒子５４８４及び粒子５４８５は、白色及び黒色だけでなく、赤色、緑色、青色、シアン、マゼンダ、イエローエメラルドグリーン、朱色などの中から選択することが可能である。
【０３０２】
膜５４８２としては、透光性を有する材料（例えばアクリル樹脂（例えばポリメタクリル酸メチル、ポリメタクリル酸エチルなど）、ユリア樹脂又はアラビアゴムなどの高分子樹脂）などがある。なお、膜５４８２は、ゼラチン状であるとよい。これにより、柔軟性、曲げ強度及び機械的強度などの向上を図ることができるため、フレキシビリティの向上を図ることができる。または、マイクロカプセル５４８０を隙間なく且つ均一に、フィルムなどの基板に配置することができる。
【０３０３】
液体５４８３としては、透光性を有する油性の液体を用いるとよい。具体的には、液体５４８３としては、アルコール系溶媒（例えばメタノール、エタノール、イソプロパノール、ブタノール、オクタノール又はメチルセロソルブなど）、エステル（例えば酢酸エチル又は酢酸ブチルなど）、脂肪族炭化水素（例えばアセトン、メチルエチルケトン、メチルイソブチルケトン等のケトン類、ぺンタン、ヘキサン又はオクタンなど）、脂環式炭化水素（例えばシクロへキサン又はメチルシクロへキサンなど）、長鎖アルキル基を有するベンゼン類等の芳香族炭化水素（例えばベンゼン、トルエン、キシレン、ヘキシルベンゼン、ブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン又はテトラデシルベンゼンなど）、ハロゲン化炭化水素（例えば塩化メチレン、クロロホルム、四塩化炭素又はジクロロエタンなど）、カルボン酸塩、水、若しくはその他の油類などがある。または、これらの材料の中の少なくとも２つ以上の混合物がある。または、これらの材料又はこれらの材料の中の少なくとも２つ以上の混合物に、界面活性剤などを配合したものなどがある。
【０３０４】
粒子５４８４及び粒子５４８５は、各々、顔料により構成される。粒子５４８４及び粒子５４８５を構成する顔料は、互いに異なる色であることが好ましい。例えば、粒子５４８４は、黒色の顔料により構成され、粒子５４８５は、白色の顔料により構成されるとよい。黒色の顔料としては、アニリンブラック又はカーボンブラックなどがある。白色の顔料としては、二酸化チタン、亜鉛華（酸化亜鉛）又は三酸化アンチモンなどがある。なお、これらの顔料には、荷電制御剤（例えば電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス又はコンパウンドなど）、分散剤（例えばチタン系カップリング剤、アルミニウム系カップリング剤又はシラン系カップリング剤など）、潤滑剤又は安定化剤などを添加することが可能である。
【０３０５】
図２１（Ａ）は、表示素子５４５３の方式として、ツイストボール方式を用いる場合の画素の断面図を示す。ツイストボール方式は、表示素子の回転により、反射率を変化させ、階調を制御するものである。図２０（Ｂ）との違いは、電極５４５４と電極５４５５との間に、マイクロカプセル５４８０の代わりに、ツイストボール５４８６が配置されているところである。ツイストボール５４８６は、粒子５４８７と、粒子５４８７の周りに形成されるキャビティ５４８８とにより構成される。粒子５４８７は、半球面をそれぞれある色と該ある色とは異なる色とに塗り分けた球状粒子である。ここでは、粒子５４８７は、半球面をそれぞれ白色と黒色とに塗り分けられているとする。なお、２つの半球面には電荷密度差が設けられている。そのため、電極５４５４と電極５４５５との間に電位差を生じさせることにより、粒子５４８７を電界方向に応じて回転させることができる。キャビティ５４８８は、液体で満たされている。該液体は、液体５４８３と同様なものを用いることができる。ただし、ツイストボール５４８６は、図２１（Ａ）に示す構造に限定されない。例えば、ツイストボール５４８６の構造は、円柱又は楕円などとすることが可能である。
【０３０６】
図２１（Ｂ）は、表示素子５４５３の方式として、マイクロカップ型の電気泳動方式を用いる場合の画素の断面図を示す。マイクロカップアレイは、ＵＶ硬化樹脂等からなり複数の凹部を有するマイクロカップ５４９１に、誘電性溶媒５４９２に分散させた帯電色素粒子５４９３を充填し、封止層５４９４で封止することにより作製できる。封止層５４９４と電極５４５５との間には、粘着層５４９５を形成するとよい。誘電性溶媒５４９２としては、無着色溶媒を用いることが可能であるし、赤や青などの着色溶媒を用いることも可能である。ここでは、帯電色素粒子を１種類有する場合を図示したが、帯電色素粒子を２種類以上有していてもよい。マイクロカップはセルを区切る壁構造を有するため、衝撃や圧力にも十分な耐久性がある。または、マイクロカップの内容物は密閉されているため、環境変化の影響を低減することができる。
【０３０７】
図２１（Ｃ）は、表示素子５４５３の方式として、電子粉流体（登録商標）方式を用いる場合の画素の断面図を示す。電子粉流体（登録商標）は流動性を示し、流体と粒子の特性を兼ね備えた物質である。この方式では、隔壁５５０４でセルを区切り、セル内に電子粉流体（登録商標）５５０２及び電子粉流体（登録商標）５５０３を配置する。電子粉流体（登録商標）５５０２及び電子粉流体（登録商標）５５０３として、白色粒子と黒色粒子とを用いるとよい。ただし、電子粉流体（登録商標）５５０２及び電子粉流体（登録商標）５５０３の種類は、これに限定されない。例えば、電子粉流体（登録商標）５５０２及び電子粉流体（登録商標）５５０３としては、白及び黒以外の２色の有色粒子を用いることが可能である。別の例として、電子粉流体（登録商標）５５０２と電子粉流体（登録商標）５５０３との一方を省略することが可能である。
【０３０８】
配線５４６１には、信号が入力されるものとする。特に、配線５４６１には、表示素子５４５３の階調を制御するための信号（例えばビデオ信号）が入力されるものとする。このように、配線５４６１は、信号線又はソース信号線（ビデオ信号線又はソース線ともいう）としての機能を有するものとする。配線５４６２には、信号が入力されるものとする。特に、配線５４６２には、トランジスタ５４５１の導通状態を制御するための信号（例えばゲート信号、走査信号、選択信号など）が入力されるものとする。このように、配線５４６２は、信号線又はゲート信号線（走査信号線又はゲート線ともいう）としての機能を有するものとする。配線５４６３には、一定の電圧が供給されるものとする。配線５４６３は、容量素子５４５２と接続されている。そのため、配線５４６３は、電源線又は容量線としての機能を有するものとする。電極５４５４には、一定の電圧が供給されているものとする。電極５４５４は、複数の画素又は全ての画素間において、共通である場合が多い。そのため、電極５４５４は、コモン電極（共通電極、対向電極又はカソード電極ともいう）としての機能を有するものとする。
【０３０９】
なお、配線５４６１、配線５４６２、配線５４６３及び電極５４５４に入力される信号又は電圧は、上述したものに限定されず、他にも様々な信号又は様々な電圧などを入力することが可能である。例えば、配線５４６３に、信号を入力することが可能である。これにより、電極５４５５の電位を制御することができるので、配線５４６１に入力される信号の振幅電圧を小さくすることができる。そのため、配線５４６３は、信号線としての機能を有することが可能である。別の例として、電極５４５４に供給する電圧を変化させることにより、表示素子５４５３に印加される電圧を調整することができる。これにより、配線５４６１に入力される信号の振幅電圧を小さくすることができる。
【０３１０】
トランジスタ５４５１は、配線５４６１と電極５４５５との間の導通状態を制御する機能を有する。または、トランジスタ５４５１は、配線５４６１の電位を、電極５４５５に供給するタイミングを制御する機能を有する。または、トランジスタ５４５１は、画素５４５０を選択するタイミングを制御する機能を有する。このように、トランジスタ５４５１は、スイッチ又は選択用トランジスタとしての機能を有するものとする。なお、トランジスタ５４５１は、Ｎチャネル型とする。そのため、トランジスタ５４５１は、配線５４６２にＨ信号が入力されるとオンになり、配線５４６２にＬ信号が入力されるとオフになるものとする。ただし、トランジスタ５４５１の極性は、Ｎチャネル型に限定されず、トランジスタ５４５１は、Ｐチャネル型であることが可能である。この場合、トランジスタ５４５１は、配線５４６２にＬ信号が入力されるとオンになり、配線５４６２にＨ信号が入力されるとオフになるものとする。容量素子５４５２は、電極５４５５と、配線５４６３との間の電位差を保持する機能を有する。または、容量素子５４５２は、電極５４５５の電位を所定の値に維持する機能を有する。これにより、トランジスタ５４５１がオフになっても、表示素子５４５３に電圧が印加し続けることができる。このように、容量素子５４５２は、保持容量としての機能を有するものとする。ただし、トランジスタ５４５１及び容量素子５４５２が有する機能は、前述したものに限定されず、他にも様々な機能を有することが可能である。
【０３１１】
次に、本実施の形態の画素の動作の概略について説明する。表示素子５４５３の階調の制御は、表示素子５４５３に電圧を印加し、表示素子５４５３に電界を発生させることにより行われる。表示素子５４５３に印加される電圧の制御は、電極５４５４の電位及び電極５４５５の電位を制御することにより行われる。具体的には、電極５４５４の電位の制御は、電極５４５４に供給する電圧を制御することにより行われる。電極５４５５の電位の制御は、配線５４６１に入力される信号を制御することにより行われる。なお、配線５４６１に入力される信号は、トランジスタ５４５１がオンになることにより、電極５４５５に供給される。
【０３１２】
なお、表示素子５４５３にかかる電界の強度、表示素子５４５３にかかる電界の向き、表示素子５４５３に電界をかける時間などを制御するにより、表示素子５４５３の階調を制御することができる。なお、電極５４５４と電極５４５５との間に、電位差を生じさせないことにより、表示素子５４５３の階調を保持することができる。
【０３１３】
次に、本実施の形態の画素の動作の一例について説明する。図２２（Ａ）に示すタイミングチャートは、選択期間と非選択期間とを有する期間Ｔについて示す。期間Ｔは、選択期間の開始時刻から、次の選択期間の開始時刻までの間の期間のことをいう。
【０３１４】
選択期間では、配線５４６２にＨ信号が入力されるので、配線５４６２の電位（電位Ｖ５４６２と示す）は、Ｈレベルとなる。そのため、トランジスタ５４５１はオンになるので、配線５４６１と電極５４５５とは導通状態になる。これにより、配線５４６１に入力される信号は、トランジスタ５４５１を介して、電極５４５５に供給される。そして、電極５４５５の電位（電位Ｖ５４５５と示す）は、配線５４６１に入力される信号と等しい値となる。このとき、容量素子５４５２は、電極５４５５と、配線５４６３との間の電位差を保持する。非選択期間では、配線５４６２にＬ信号が入力されるため、配線５４６２の電位は、Ｌレベルになる。そのため、トランジスタ５４５１はオフになるので、配線５４６１と電極５４５５とは非導通状態になる。すると、電極５４５５は浮遊状態になる。このとき、容量素子５４５２は、選択期間における、電極５４５５と配線５４６３との間の電位差を保持している。そのため、電極５４５５の電位は、選択期間における配線５４６１に入力される信号と等しい値のままとなる。こうして、非選択期間において、トランジスタ５４５１がオフになっても、表示素子５４５３に電圧を印加し続けることができる。以上のように、選択期間における配線５４６１に入力される信号を制御することにより、表示素子５４５３に印加される電圧を制御することができる。つまり、表示素子５４５３の階調の制御は、選択期間における配線５４６１に入力される信号を制御することにより行うことができる。
【０３１５】
なお、非選択期間における電極５４５５の電位は、トランジスタ５４５１のオフ電流、トランジスタ５４５１のフィードスルー、トランジスタ５４５１のチャージインジェクションなどの影響により、選択期間における配線５４６１に入力される信号と異なることがある。
【０３１６】
なお、図２２（Ｂ）に示すように、選択期間の一部において、電極５４５５の電位を、電極５４５４と等しい値とすることが可能である。よって、配線５４６１に同じ信号が連続して入力され続けても、選択期間の一部において電極５４５５の電位を変化させることにより、表示素子５４５３の電界強度を変化させることができる。そのため、残像を低減することができる。または、応答速度を早くすることができる。または、画素間の応答速度のばらつきを小さくすることができ、ムラ又は残像を防止することができる。このような駆動方法を実現するためには、選択期間を、期間Ｔ１と期間Ｔ２とに分割するとよい。そして、期間Ｔ１において、配線５４６１に入力される信号を、電極５４５４と等しい値とするとよい。なお、期間Ｔ２においては、配線５４６１に入力される信号は、表示素子５４５３の階調を制御するために様々な値とするとよい。なお、期間Ｔ１の時間が長すぎると、表示素子５４５３の階調を制御するための信号を、画素５４５０に書き込む時間が短くなってしまう。したがって、期間Ｔ１は、期間Ｔ２よりも短いことが好ましい。特に、期間Ｔ１は、選択期間の１％以上２０％以下であることが好ましい。より好ましくは、３％以上１５％以下である。さらに好ましくは５％以上１０％以下である。
【０３１７】
次に、表示素子５４５３に電圧を印加する時間により、表示素子５４５３の階調を制御する、本実施の形態の画素の動作の一例について説明する。図２２（Ｃ）に示すタイミングチャートは、期間Ｔａと期間Ｔｂとを有する。そして、期間Ｔａは、Ｎ（Ｎは自然数）個の期間Ｔを有する。Ｎ個の期間Ｔは、各々、図２２（Ａ）〜（Ｂ）に示す期間Ｔと同様である。期間Ｔａは、表示素子５４５３の階調を変化させるための期間（例えば、アドレス期間、書込期間、画像書き換え期間など）である。期間Ｔｂは、期間Ｔａにおける表示素子５４５３の階調を保持する期間（保持期間）である。
【０３１８】
電極５４５４には、電圧Ｖ０が供給されるものとする。そのため、電極５４５４には、電位Ｖ０が与えられるものとする。配線５４６３には、少なくとも３つの値を有する信号が入力されるものとする。該信号の３つの値の電位は、各々、電位ＶＨ（ＶＨ＞Ｖ０）と、電位Ｖ０と、電位ＶＬ（ＶＬ＜Ｖ０）とする。そのため、電極５４５５には、電位ＶＨと電位Ｖ０と電位ＶＬとが選択的に与えられるものとする。
【０３１９】
期間Ｔａが有するＮ個の期間Ｔにおいて、各々、電極５４５５に与える電位を制御することにより、表示素子５４５３に印加される電圧を制御することができる。例えば、電極５４５５に電位ＶＨが与えられることにより、電極５４５４と電極５４５５との電位差は、ＶＨ−ＶＬとなる。これにより、表示素子５４５３に、正の電圧を印加することができる。電極５４５５に電位Ｖ０が与えられることにより、電極５４５４と電極５４５５との電位差は、ゼロとなる。これにより、表示素子５４５３に、電圧ゼロを印加することができる。電極５４５５に電位ＶＬが与えられることにより、電極５４５４と電極５４５５との電位差は、ＶＬ−ＶＨとなる。これにより、表示素子５４５３に、負の電圧を印加することができる。以上のように、期間Ｔａでは、表示素子５４５３に、正の電圧（ＶＨ−ＶＬ）と負の電圧（ＶＬ−ＶＨ）とゼロとを様々な順番で印加することができる。これにより、表示素子５４５３の階調を細かく制御することができる。または、残像を低減することができる。または、応答速度を早くすることができる。
【０３２０】
なお、本実施の形態では、表示素子５４５３に正の電圧が印加されると、表示素子５４５３の階調は、黒（第１の階調ともいう）に近づくものとする。表示素子５４５３に負の電圧が印加されると、表示素子５４５３の階調は、白（第２の階調ともいう）に近づくものとする。表示素子５４５３に電圧ゼロが印加されると、表示素子５４５３の階調は、保持されるものとする。
【０３２１】
期間Ｔｂでは、配線５４６１に入力される信号は、画素５４５０に書き込まれないものとする。そのため、期間Ｔｂでは、期間ＴａのＮ番目の期間Ｔにおいて電極５４５５に与えられる電位が、電極５４５５に与えられ続ける。特に、期間Ｔｂでは、表示素子５４５３に電界を生じさせないことにより、表示素子５４５３の階調を保持することが好ましい。そのために、期間ＴａのＮ番目の期間Ｔにおいて、電極５４５５に電位Ｖ０が与えられることが好ましい。これにより、期間Ｔｂにおいても、電極５４５５には電位Ｖ０が与えられるので、表示素子５４５３には電圧ゼロが印加される。そのため、表示素子５４５３の階調を保持することができる。
【０３２２】
なお、表示素子５４５３が次に表示する階調が、第１の階調に近いほど、期間Ｔａのうち、電位ＶＨが電極５４５５に与えられる時間を長くするとよい。または、Ｎ個の期間Ｔのうち、電位ＶＨが電極５４５５に与えられる回数を多くするとよい。または、期間Ｔａのうち、電位ＶＨが電極５４５５に与えられる時間から電位ＶＬが電極５４５５に与えられる時間を引いた時間を長くするとよい。または、Ｎ個の期間Ｔのうち、電位ＶＨが電極５４５５に与えられる回数から電位ＶＬが電極５４５５に与えられる回数を引いた回数を、多くするとよい。
【０３２３】
なお、表示素子５４５３が次に表示する階調が、第２の階調に近いほど、期間Ｔａのうち、電位ＶＬが電極５４５５に与えられる時間を長くするとよい。または、Ｎ個の期間Ｔのうち、電位ＶＬが電極５４５５に与えられる回数を多くするとよい。または、期間Ｔａのうち、電位ＶＬが電極５４５５に与えられる時間から電位ＶＨが電極５４５５に与えられる時間を引いた時間を長くするとよい。または、Ｎ個の期間Ｔのうち、電位ＶＬが電極５４５５に与えられる回数から電位ＶＨが電極５４５５に与えられる回数を引いた回数を、多くするとよい。
【０３２４】
なお、期間Ｔａにおいて、電極５４５５に与えられる電位（電位ＶＨ、電位Ｖ０、電位ＶＬ）の組み合わせは、表示素子５４５３が次に表示する階調に依存するだけでなく、表示素子５４５３が既に表示している階調に依存することが可能である。そのため、次に表示素子５４５３が表示する階調が同じ場合でも、既に表示素子５４５３が表示している階調が異なると、電極５４５５に与えられる電位の組み合わせが異なることがある。
【０３２５】
例えば、表示素子５４５３が既に表示している階調を、表示するための期間Ｔａにおいて、電位ＶＨが電極５４５５に与えられる時間が長いほど、電位ＶＨが電極５４５５に与えられる時間から電位ＶＬが電極５４５５に与えられる時間を引いた時間が長いほど、Ｎ個の期間Ｔのうち、電位ＶＨが電極５４５５に与えられる回数が多いほど、又はＮ個の期間Ｔのうち、電位ＶＨが電極５４５５に与えられる回数から電位ＶＬが電極５４５５に与えられる回数を引いた値が多いほど、期間Ｔａのうち、電位ＶＬが電極５４５５に与えられる時間を長くするとよい。または、Ｎ個の期間Ｔのうち、電位ＶＬが電極５４５５に与えられる回数を多くするとよい。または、期間Ｔａのうち、電位ＶＬが電極５４５５に与えられる時間から電位ＶＨが電極５４５５に与えられる時間を引いた時間を長くするとよい。または、Ｎ個の期間Ｔのうち、電位ＶＬが電極５４５５に与えられる回数から電位ＶＨが電極５４５５に与えられる回数を引いた回数を、多くするとよい。これにより、残像を低減することができる。
【０３２６】
別の例として、表示素子５４５３が既に表示している階調を、表示するための期間Ｔａにおいて、電位ＶＬが電極５４５５に与えられる時間が長いほど、電位ＶＬが電極５４５５に与えられる時間から電位ＶＨが電極５４５５に与えられる時間を引いた時間が長いほど、Ｎ個の期間Ｔのうち、電位ＶＬが電極５４５５に与えられる回数が多いほど、又はＮ個の期間Ｔのち、電位ＶＬが電極５４５５に与えられる回数から電位ＶＨが電極５４５５に与えられる回数を引いた値が多いほど、期間Ｔａのうち、電位ＶＨが電極５４５５に与えられる時間を長くするとよい。または、Ｎ個の期間Ｔのうち、電位ＶＨが電極５４５５に与えられる回数を多くするとよい。または、期間Ｔａのうち、電位ＶＨが電極５４５５に与えられる時間から電位ＶＬが電極５４５５に与えられる時間を引いた時間を長くするとよい。または、Ｎ個の期間Ｔのうち、電位ＶＨが電極５４５５に与えられる回数から電位ＶＬが電極５４５５に与えられる回数を引いた回数を、多くするとよい。これにより、残像を低減することができる。
【０３２７】
なお、Ｎ個の期間Ｔは、各々、等しい長さであるものとする。ただし、Ｎ個の期間Ｔの長さは、これに限定されない。例えば、Ｎ個の期間Ｔのうちの少なくとも２つは、互いに異なる長さであることが可能である。特に、Ｎ個の期間Ｔの長さを重み付けするとよい。例えば、Ｎ＝４である場合、１番目の期間Ｔの長さを時間ｈとすると、２番目の期間Ｔの長さを時間ｈ×２とするとよい。３番目の期間Ｔの長さを時間ｈ×４とするとよい。４番目の期間Ｔの長さを時間ｈ×８とするとよい。このように、Ｎ個の期間Ｔの長さに重み付けを行うことにより、画素５４５０を選択する回数を減らすことができ、且つ表示素子５４５３に電圧を印加する時間を細かく制御することができる。よって、消費電力の削減を図ることができる。
【０３２８】
なお、電極５４５４には、電位ＶＨと電位ＶＬと選択的に与えることが可能である。この場合、電極５４５５にも、電位ＶＨと電位ＶＬとを選択的に与えることが好ましい。例えば、電極５４５４に電位ＶＨが与えられる場合、電極５４５５に電位ＶＨが与えられると、表示素子５４５３には電圧ゼロが印加される。電極５４５５に電位ＶＬが与えられると、表示素子５４５３には負の電圧が印加される。一方で、電極５４５４に電位ＶＬが与えられる場合、電極５４５５に電位ＶＨが与えられると、表示素子５４５３には正の電圧が印加される。電極５４５５に電位ＶＬが与えられると、表示素子５４５３には電圧ゼロが印加される。このようにして、配線５４６１に入力される信号を２値（デジタル信号）とすることができる。そのため、配線５４６１に信号を出力する回路を簡単にすることができる。
【０３２９】
なお、期間Ｔｂ又は期間Ｔｂの一部において、配線５４６１及び配線５４６２には、信号を入力しないことが可能である。つまり、配線５４６１及び配線５４６２を浮遊状態にすることが可能である。なお、期間Ｔｂ又は期間Ｔｂの一部において、配線５４６３には、信号を入力しないことが可能である。つまり、配線５４６３を浮遊状態にすることが可能である。なお、期間Ｔｂ又は期間Ｔｂの一部において、電極５４５４には、電圧を供給しないことが可能である。つまり、電極５４５４を浮遊状態にすることが可能である。
【０３３０】
本実施の形態で示した、メモリ性を有する表示素子は、通常の液晶素子（例えば、ＴＮ液晶）と比較して、大きい電圧を印加する必要がある。メモリ性を有する表示素子を駆動する回路として、実施の形態５のトランジスタを用いた実施の形態１〜４の半導体装置を適用することによって、駆動電圧を大きくすることができる。なぜなら、実施の形態５に示すトランジスタの耐圧は、ａ−Ｓｉ ＴＦＴ（非晶質シリコン薄膜トランジスタ）又はｐ−Ｓｉ ＴＦＴ（多結晶シリコン薄膜トランジスタ）などと比較して高いからである。
【０３３１】
さらに、メモリ性を有する表示素子を駆動する回路に、実施の形態５に示すトランジスタを適用すると共に、メモリ性を有する表示素子とともに画素を構成するトランジスタ５４５１として、実施の形態５に示すトランジスタを用いることが好ましい。これにより、トランジスタ５４５１のオフ電流を小さくすることができるので、トランジスタ５４５１のチャネル幅を小さくすることができる。または、容量素子５４５２の面積を小さくすることができる。したがって、画素の面積を小さくすることができる。よって、本実施の形態の画素を表示装置の画素部に設けることにより、該表示装置を高精細にすることができる。また、メモリ性を有する表示素子を駆動する回路とメモリ性を有する表示素子を含む画素部を容易に同一基板上に形成することができる。
【０３３２】
（実施の形態８）
本実施の形態においては、電子機器の例について説明する。
【０３３３】
図２７（Ａ）乃至図２７（Ｈ）、図２８（Ａ）乃至図２８（Ｄ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
【０３３４】
図２７（Ａ）は携帯端末であり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図２７（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図２７（Ｅ）は携帯型テレビであり、上述したものの他に、アンテナ５０１４等を有することができる。図２７（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図２７（Ｃ）はプロジェクタであり、上述したものの他に、光源５０３３、投射レンズ５０３４、等を有することができる。図２７（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図２７（Ｇ）はテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図２７（Ｈ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。図２８（Ａ）はディスプレイであり、上述したものの他に、支持台５０１８、等を有することができる。図２８（Ｂ）はカメラであり、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部５０１６、等を有することができる。図２８（Ｃ）はコンピュータであり、上述したものの他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５０２１、等を有することができる。図２８（Ｄ）は携帯電話機であり、上述したものの他に、アンテナ５０１４、携帯電話・移動端末向けの１セグメント部分受信サービス用チューナ、等を有することができる。
【０３３５】
図２７（Ａ）乃至図２７（Ｈ）、図２８（Ａ）乃至図２８（Ｄ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図２７（Ａ）乃至図２７（Ｈ）、図２８（Ａ）乃至図２８（Ｄ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
【０３３６】
次に、半導体装置の応用例を説明する。
【０３３７】
図２８（Ｅ）に、半導体装置を、建造物と一体にして設けた例について示す。図２８（Ｅ）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５０２５等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペースを広く必要とすることなく設置可能である。
【０３３８】
図２８（Ｆ）に、建造物内に半導体装置を、建造物と一体にして設けた別の例について示す。表示パネル５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者は表示パネル５０２６の視聴が可能になる。
【０３３９】
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
【０３４０】
次に、半導体装置を、移動体と一体にして設けた例について示す。
【０３４１】
図２８（Ｇ）は、半導体装置を、自動車に設けた例について示した図である。表示パネル５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有していてもよい。
【０３４２】
図２８（Ｈ）は、半導体装置を、旅客用飛行機と一体にして設けた例について示した図である。図２８（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示パネル５０３１を設けたときの、使用時の形状について示した図である。表示パネル５０３１は、天井５０３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮により乗客は表示パネル５０３１の視聴が可能になる。表示パネル５０３１は乗客が操作することで情報を表示する機能を有する。
【０３４３】
なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレール、鉄道等を含む）、船舶等、様々なものに設置することができる。
【０３４４】
本実施の形態に示す電子機器に、実施の形態１〜実施の形態４の半導体装置を搭載することが好ましい。特に、電子機器の表示部を駆動するための回路として、実施の形態１〜実施の形態４の半導体装置を搭載することが好ましい。実施の形態１〜実施の形態４の半導体装置を電子機器の表示部を駆動するための回路として搭載することで、駆動回路の面積を縮小することができ、表示部を大型化することができる。または、表示部の解像度の向上を図ることができる。
【０３４５】
（実施の形態９）
本実施の形態では、実施の形態５に係る半導体装置の構造及び作製方法の他の一例について、図２９を用いて説明する。本実施の形態では、実施の形態５と異なる点について詳細に説明し、同様な点は実施の形態５の説明を援用するものとする。
【０３４６】
まず、基板４００上にゲート電極層４１１を形成した後、該ゲート電極層４１１を覆うようにゲート絶縁層４０２を形成する。その後、ゲート絶縁層４０２上に、第１の酸化物半導体層４０４を形成する。
【０３４７】
第１の酸化物半導体層４０４は、三元系金属酸化物であり、Ｉｎ−ＭＸ−ＺｎＹ−ＯＺ（Ｙ＝０．５〜５）で表現される酸化物半導体材料を用いることができる。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、ボロン（Ｂ）などの１３族元素から選択される一または複数種類の元素を表す。なお、Ｉｎ、Ｍ、Ｚｎ、及びＯの含有量は任意であり、Ｍの含有量がゼロ（即ち、ｘ＝０）の場合を含む。一方、ＩｎおよびＺｎの含有量はゼロではない。すなわち、上述の表記には、Ｉｎ−Ｇａ−Ｚｎ−ＯやＩｎ−Ｚｎ−Ｏなどが含まれる。
【０３４８】
また、第１の酸化物半導体層４０４は、実施の形態５の酸化物半導体層４０６と同様、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いることもできる。
【０３４９】
本実施の形態では、第１の酸化物半導体層４０４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体ターゲットを用いて、スパッタリング法により形成することとする。
【０３５０】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の第１の酸化物半導体層４０４をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体ターゲットの組成比は、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）とする。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組成比を有するターゲットなどを用いても良い。また、酸化物半導体ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］の組成比を有するターゲット、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。本実施の形態では、後に熱処理を行い第１の酸化物半導体層４０４を意図的に結晶化させるため、結晶が生じやすい酸化物半導体ターゲットを用いることが好ましい。
【０３５１】
次に、第１の酸化物半導体層４０４に対して第１の熱処理を行うことによって、少なくとも第１の酸化物半導体層４０４の表面を含む領域を結晶化させる（図２９（Ａ）参照）。また、第１の酸化物半導体層４０４に対して第１の熱処理を行うことによって、第１の酸化物半導体層４０４中の過剰な水（水酸基を含む）や水素などを除去することができる。第１の熱処理温度は、４５０℃以上８５０℃以下、好ましくは、５５０℃以上７５０℃以下とする。また、第１の熱処理の時間は、１分以上２４時間以下とする。
【０３５２】
本実施の形態では、第１の熱処理として、窒素雰囲気下で７００℃、１時間の熱処理を行い、脱水または脱水素化が行われた後、雰囲気を切り替えて酸素雰囲気にすることで第１の酸化物半導体層４０４内部に酸素を供給する。
【０３５３】
その他の熱処理の条件に関しては、実施の形態５の第１の熱処理を参照すればよいため、詳細な説明は省略する。
【０３５４】
第１の酸化物半導体層４０４に対して、第１の熱処理を行うことによって、第１の酸化物半導体層４０４の少なくとも表面を含む領域に非単結晶領域を形成することができる。第１の酸化物半導体層４０４の表面を含む領域に形成される非単結晶領域は、表面から内部に向かって結晶成長することで形成される。当該非単結晶領域は、平均厚さが２ｎｍ以上１０ｎｍ以下の板状の非単結晶層である。また、当該非単結晶領域は、第１の酸化物半導体層４０４の表面に対して略垂直な方向にｃ軸が配向する非単結晶層を有する領域である。ここで、略平行とは、平行方向から±１０°以内の状態をいうものとする。また、略垂直とは、垂直方向から±１０°以内の状態をいうものとする。
【０３５５】
次に、第１の酸化物半導体層４０４上に、第２の酸化物半導体層４０５を形成する（図２９（Ｂ）参照）。
【０３５６】
第２の酸化物半導体層４０５は、第１の酸化物半導体層４０４と同様に、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【０３５７】
第２の酸化物半導体層４０５は、第１の酸化物半導体層４０４と同一主成分の材料を用いること、または同一の結晶構造かつ近接した格子定数（ミスマッチが１％以下）を有することが好ましい。第２の酸化物半導体層４０５及び第１の酸化物半導体層４０４に同一主成分の材料を用いる場合、後に行われる第２の熱処理において、第１の酸化物半導体層４０４の非単結晶領域を種として結晶成長させる際、第２の酸化物半導体層４０５を結晶化し易くなる。また、同一主成分である場合には、第２の酸化物半導体層４０５と第１の酸化物半導体層４０４との密着性などの界面物性や、電気的特性も良好となる。
【０３５８】
または、第２の酸化物半導体層４０５は、第１の酸化物半導体層４０４とは異なる主成分の材料を用いて形成してもよい。異なる主成分の材料を用いる場合、各層の電気特性を異ならせることができる。これにより、例えば、第２の酸化物半導体層４０５に電気伝導率が高い材料を用い、第１の酸化物半導体層４０４に電気伝導率が低い材料を用いることで、下地界面の影響を低減した半導体装置を実現することが可能である。また、第１の酸化物半導体層４０４に結晶化が容易な材料を用いて良好な種結晶を形成し、その後、第２の酸化物半導体層４０５を形成し結晶化することで、第２の酸化物半導体層４０５の結晶化し易さにかかわらず、第２の酸化物半導体層４０５の結晶性を良好にすることができる。
【０３５９】
本実施の形態では、第２の酸化物半導体層４０５は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体ターゲットを用いて、スパッタリング法により成膜する。第２の酸化物半導体層４０５の成膜は、第１の酸化物半導体層４０４の成膜と同様の方法で行えばよい。ただし、第２の酸化物半導体層４０５の厚さは、第１の酸化物半導体層４０４の厚さより厚くすることが好ましい。また、第１の酸化物半導体層４０４と第２の酸化物半導体層４０５の厚さの和が３ｎｍ以上５０ｎｍ以下となるように、第２の酸化物半導体層４０５を形成することが好ましい。なお、適用する酸化物半導体材料や用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択すればよい。
【０３６０】
次に、第２の酸化物半導体層４０５に第２の熱処理を行い、第１の酸化物半導体層４０４の非単結晶領域を種として結晶成長させて、結晶化した第２の酸化物半導体層４０５を形成する（図２９（Ｃ）参照）。
【０３６１】
第２の酸化物半導体層４０５に対して、第２の熱処理を行うことによって、第１の酸化物半導体層４０４と、第２の酸化物半導体層４０５との界面に形成された非単結晶領域から、第２の酸化物半導体層４０５全体を結晶成長させ、結晶化した第２の酸化物半導体層４０５を形成することができる。また、第２の熱処理を行うことによって、第１の酸化物半導体層４０４を、さらに高い配向性を有する非単結晶層とすることができる。
【０３６２】
なお、第１の酸化物半導体層４０４のうち、ゲート絶縁層４０２の凹凸と重なる領域は結晶粒界があり、非単結晶体となる。また、第２の酸化物半導体層４０５のうち、チャネル形成領域となる領域は、少なくとも平坦面を有する。また、第２の酸化物半導体層４０５のうち、チャネル形成領域となる領域は、第１の酸化物半導体層４０４と同じＣ軸配向している非単結晶体を含む。なお、第２の酸化物半導体層４０５表面の高低差は、ゲート電極層４１１と重畳する領域（チャネル形成領域）において、１ｎｍ以下（好ましくは０．２ｎｍ以下）であることが好ましい。また、第２の酸化物半導体層４０５のうち、チャネル形成領域も非単結晶体のａ軸及びｂ軸がずれる。
【０３６３】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を第２の酸化物半導体層４０５に用いる場合、第２の酸化物半導体層４０５は、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）で表される結晶や、Ｉｎ２Ｇａ２ＺｎＯ７（Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝２：２：１：７）で表される結晶などを含み得る。このような結晶は、第２の熱処理によって、そのｃ軸が、第２の酸化物半導体層４０５の表面と略垂直な方向をとるように配向する。
【０３６４】
ここで、上述の結晶は、Ｉｎ、Ｇａ、Ｚｎのいずれかを含有し、ａ軸（ａ−ａｘｉｓ）およびｂ軸（ｂ−ａｘｉｓ）に平行なレイヤーの積層構造として捉えることができる。具体的には、上述の結晶は、Ｉｎを含有するレイヤーと、Ｉｎを含有しないレイヤー（ＧａまたはＺｎを含有するレイヤー）が、ｃ軸方向に積層された構造を有する。
【０３６５】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体では、Ｉｎを含有するレイヤーの、ａ軸およびｂ軸に平行な方向の導電性は良好である。これは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体では電気伝導が主としてＩｎによって制御されること、および、一のＩｎの５ｓ軌道が、隣接するＩｎの５ｓ軌道と重なりを有することにより、キャリアパスが形成されることによる。
【０３６６】
また、第１の酸化物半導体層４０４がゲート絶縁層４０２との界面に非晶質領域を有するような構造の場合、第２の熱処理を行うことにより、第１の酸化物半導体層４０４の表面に形成されている結晶領域から第１の酸化物半導体層４０４の下面に向かって結晶成長し、該非晶質領域が結晶化される場合もある。なお、ゲート絶縁層４０２を構成する材料や、熱処理の条件などによっては、該非晶質領域が残存する場合もある。
【０３６７】
第１の酸化物半導体層４０４と第２の酸化物半導体層４０５とに、同一主成分の酸化物半導体材料を用いる場合、図２９（Ｃ）に示すように、第１の酸化物半導体層４０４を結晶成長の種として、第２の酸化物半導体層４０５の表面に向かって上方に結晶成長させると、第１の酸化物半導体層４０４と第２の酸化物半導体層４０５とが、同一結晶構造を有する。そのため、図２９（Ｃ）では点線で示したが、第１の酸化物半導体層４０４と第２の酸化物半導体層４０６の境界が判別できなくなり、第１の酸化物半導体層４０４と第２の酸化物半導体層４０６を同一の層と見なせることもある。
【０３６８】
このように、第２の熱処理を行うことにより、第２の酸化物半導体層４０５と第１の酸化物半導体層４０４の界面に形成された非単結晶領域から、第２の酸化物半導体層４０５全体を結晶化させることができる。また、第２の熱処理を行うことによって、第１の酸化物半導体層４０４を、さらに高い配向性を有する非単結晶層とすることができる。
【０３６９】
第２の熱処理の温度は、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下とする。第２の熱処理の時間は１分以上１００時間以下とし、好ましくは５時間以上２０時間以下とし、代表的には１０時間とする。
【０３７０】
また、第２の熱処理においても、窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、とすることが好ましい。また、Ｈ２Ｏが２０ｐｐｍ以下の超乾燥空気中で、さらに好ましくは、Ｈ２Ｏが１ｐｐｍ以下の超乾燥空気中で、第２の熱処理を行っても良い。このような第２の熱処理によって第２の酸化物半導体層４０５中の水（水酸基を含む）や水素などを除去することができる。よって不純物を低減して高純度化し、ｉ型化または実質的にｉ型化された第１の酸化物半導体層４０４及び第２の酸化物半導体層４０５を形成することができる。
【０３７１】
また、第２の熱処理の昇温時には炉の内部を窒素雰囲気とし、冷却時には炉の内部を酸素雰囲気として雰囲気を切り替えてもよく、窒素雰囲気で脱水または脱水素化が行われた後、雰囲気を切り替えて酸素雰囲気にすることで第２の酸化物半導体層４０５内部に酸素を供給することができる。
【０３７２】
第２の熱処理に用いる熱処理装置も、実施の形態５の熱処理装置を参照すればよいため、詳細な説明は省略する。
【０３７３】
これ以降の工程については、実施の形態５（図１５（Ｂ）〜（Ｄ））を参照することができる。
【０３７４】
以上により、酸化物半導体層４０６ａを用いたトランジスタ４５０が完成する（図２９（Ｄ）参照）。
【０３７５】
以上のように、酸化物半導体層４０６ａに非単結晶領域を形成することで、トランジスタの移動度を向上させることができる。このように、移動度が向上したトランジスタを、高速動作が要求される回路に適用することで、回路の駆動能力を向上させることができる。
【０３７６】
本実施の形態に示すトランジスタを、実施の形態１乃至実施の形態３に示す半導体装置に適用することにより、半導体装置の駆動能力の向上を図ることができる。
【０３７７】
また、本実施の形態に示すトランジスタと、実施の形態５に示すトランジスタとを組み合わせて、実施の形態１乃至実施の形態４に示す半導体装置に適用することもできる。
【符号の説明】
【０３７８】
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１１１ 配線
１１２ 配線
１１３ 配線
１１４ 配線
１１５ 配線
１２１ 容量素子
１３０ 回路
１３１ 回路
１３２ 回路
１３３ 回路
１３４ 回路
１４０ 保護回路
１４１ トランジスタ
１４２ トランジスタ
２０１ ＮＯＲ回路
２０２ ＮＡＮＤ回路
２０３ インバータ回路
２１１ 配線
２１２ 配線
２１３ 配線
４００ 基板
４０２ ゲート絶縁層
４０４ 酸化物半導体層
４０５ 酸化物半導体層
４０６ 酸化物半導体層
４０６ａ 酸化物半導体層
４０８ａ ソース電極層及びドレイン電極層
４０８ｂ ソース電極層及びドレイン電極層
４１１ ゲート電極層
４１２ 絶縁層
４１８ 絶縁層
４５０ トランジスタ
１１１Ａ 配線
１１１Ｂ 配線
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示パネル
５０２７ ユニットバス
５０２８ 表示パネル
５０２９ 車体
５０３０ 天井
５０３１ 表示パネル
５０３２ ヒンジ部
５０３３ 光源
５０３４ 投射レンズ
５３５４ 画素部
５３６０ 映像信号
５３６１ 回路
５３６２ 回路
５３６３ 回路
５３６４ 画素部
５３６５ 回路
５３６６ 照明装置
５３６７ 画素
５３７１ 配線
５３７２ 配線
５３８０ 基板
５３８１ 入力端子
５４５０ 画素
５４５１ トランジスタ
５４５２ 容量素子
５４５３ 表示素子
５４５４ 電極
５４５５ 電極
５４６１ 配線
５４６２ 配線
５４６３ 配線
５４８０ マイクロカプセル
５４８１ 樹脂
５４８２ 膜
５４８３ 液体
５４８４ 粒子
５４８５ 粒子
５４８６ ツイストボール
５４８７ 粒子
５４８８ キャビティ
５４９１ マイクロカップ
５４９２ 誘電性溶媒
５４９３ 帯電色素粒子
５４９４ 封止層
５４９５ 粘着層
５５０２ 電子粉流体（登録商標）
５５０３ 電子粉流体（登録商標）
５５０４ 隔壁
５３６１ａ 回路
５３６１ｂ 回路
５３６２ａ 回路
５３６２ｂ 回路
【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタとを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、前記第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ及び前記第２のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ及び前記第２のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置。
【請求項２】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタとを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、前記第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、前記第３のトランジスタの第１の端子は、第５の配線と電気的に接続され、前記第３のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第４の配線と電気的に接続され、前記第４のトランジスタの第１の端子は、前記第５の配線と電気的に接続され、前記第４のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ乃至前記第４のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ乃至前記第４のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置。
【請求項３】
第１のトランジスタと、第２のトランジスタとを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、前記第１の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ及び前記第２のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ及び前記第２のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置。
【請求項４】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタとを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、前記第１の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのゲートは、第３の配線と電気的に接続され、前記第３のトランジスタの第１の端子は、第４の配線と電気的に接続され、前記第３のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、前記第４のトランジスタの第１の端子は、前記第４の配線と電気的に接続され、前記第４のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ乃至前記第４のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ乃至前記第４のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置。
【請求項５】
第１のトランジスタと、第２のトランジスタと、Ｎ（Ｎは自然数）個の第３のトランジスタと、Ｎ個の第４のトランジスタとを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、前記第１の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記Ｎ個の第３のトランジスタのゲートは、各々、Ｎ本の第３の配線と電気的に接続され、前記Ｎ個の第３のトランジスタの第１の端子のすべては、第４の配線と電気的に接続され、前記Ｎ個の第３のトランジスタの第２の端子のすべては、前記第２の配線と電気的に接続され、
前記Ｎ個の第４のトランジスタのゲートは、各々、前記Ｎ本の第３の配線と電気的に接続され、前記Ｎ個の第４のトランジスタの第１の端子のすべては、前記第４の配線と電気的に接続され、前記Ｎ個の第４のトランジスタの第２の端子のすべては、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ、前記第２のトランジスタ、前記Ｎ個の第３のトランジスタ及び前記Ｎ個の第４のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ、前記第２のトランジスタ、前記Ｎ個の第３のトランジスタ及び前記Ｎ個の第４のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記酸化物半導体は、非単結晶領域を有する構造である半導体装置。
【請求項７】
請求項１乃至請求項５のいずれか一項において、
前記酸化物半導体は、前記酸化物半導体の表面に対して垂直な方向にｃ軸が配向する非単結晶領域を有する半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項に記載の半導体装置と、操作スイッチとを有する電子機器。
【請求項１】
第１のトランジスタと、第２のトランジスタとを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、前記第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ及び前記第２のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ及び前記第２のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置。
【請求項２】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタとを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、前記第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、前記第３のトランジスタの第１の端子は、第５の配線と電気的に接続され、前記第３のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第４の配線と電気的に接続され、前記第４のトランジスタの第１の端子は、前記第５の配線と電気的に接続され、前記第４のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ乃至前記第４のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ乃至前記第４のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置。
【請求項３】
第１のトランジスタと、第２のトランジスタとを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、前記第１の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ及び前記第２のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ及び前記第２のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置。
【請求項４】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタとを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、前記第１の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのゲートは、第３の配線と電気的に接続され、前記第３のトランジスタの第１の端子は、第４の配線と電気的に接続され、前記第３のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、前記第４のトランジスタの第１の端子は、前記第４の配線と電気的に接続され、前記第４のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ乃至前記第４のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ乃至前記第４のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置。
【請求項５】
第１のトランジスタと、第２のトランジスタと、Ｎ（Ｎは自然数）個の第３のトランジスタと、Ｎ個の第４のトランジスタとを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、前記第１の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記Ｎ個の第３のトランジスタのゲートは、各々、Ｎ本の第３の配線と電気的に接続され、前記Ｎ個の第３のトランジスタの第１の端子のすべては、第４の配線と電気的に接続され、前記Ｎ個の第３のトランジスタの第２の端子のすべては、前記第２の配線と電気的に接続され、
前記Ｎ個の第４のトランジスタのゲートは、各々、前記Ｎ本の第３の配線と電気的に接続され、前記Ｎ個の第４のトランジスタの第１の端子のすべては、前記第４の配線と電気的に接続され、前記Ｎ個の第４のトランジスタの第２の端子のすべては、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ、前記第２のトランジスタ、前記Ｎ個の第３のトランジスタ及び前記Ｎ個の第４のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ、前記第２のトランジスタ、前記Ｎ個の第３のトランジスタ及び前記Ｎ個の第４のトランジスタのオフ電流が１ａＡ／μｍ以下である半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記酸化物半導体は、非単結晶領域を有する構造である半導体装置。
【請求項７】
請求項１乃至請求項５のいずれか一項において、
前記酸化物半導体は、前記酸化物半導体の表面に対して垂直な方向にｃ軸が配向する非単結晶領域を有する半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項に記載の半導体装置と、操作スイッチとを有する電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１１−１４１５４３（Ｐ２０１１−１４１５４３Ａ）
【公開日】平成２３年７月２１日（２０１１．７．２１）
【国際特許分類】
【出願番号】特願２０１０−２７５２１８（Ｐ２０１０−２７５２１８）
【出願日】平成２２年１２月１０日（２０１０．１２．１０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年７月２１日（２０１１．７．２１）
【国際特許分類】
【出願日】平成２２年１２月１０日（２０１０．１２．１０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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